JPH1022743A - 増幅装置 - Google Patents
増幅装置Info
- Publication number
- JPH1022743A JPH1022743A JP17043896A JP17043896A JPH1022743A JP H1022743 A JPH1022743 A JP H1022743A JP 17043896 A JP17043896 A JP 17043896A JP 17043896 A JP17043896 A JP 17043896A JP H1022743 A JPH1022743 A JP H1022743A
- Authority
- JP
- Japan
- Prior art keywords
- amplifying
- effect transistor
- field effect
- nonlinear
- amplifying device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
- H03F1/342—Negative-feedback-circuit arrangements with or without positive feedback in field-effect transistor amplifiers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 容易に利得を制御できるとともに非線形二次
歪みを小さくした増幅装置を提供する。 【解決手段】 高周波入力信号を入力すると、コンデン
サC1で直流をカットして電界効果トランジスタQ1のゲー
トに入力し、電界効果トランジスタQ1は入力信号を増幅
し、コンデンサC2を介して高周波出力端子から出力す
る。可変抵抗素子R2，R3の抵抗値および電源ＶC の電圧
値を任意に設定すれば、電界効果トランジスタQ1の非線
形二次歪みの発生を抑えることができる。
歪みを小さくした増幅装置を提供する。 【解決手段】 高周波入力信号を入力すると、コンデン
サC1で直流をカットして電界効果トランジスタQ1のゲー
トに入力し、電界効果トランジスタQ1は入力信号を増幅
し、コンデンサC2を介して高周波出力端子から出力す
る。可変抵抗素子R2，R3の抵抗値および電源ＶC の電圧
値を任意に設定すれば、電界効果トランジスタQ1の非線
形二次歪みの発生を抑えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波を増幅する
増幅装置に関する。
増幅装置に関する。
【０００２】
【従来の技術】従来、この種の高周波を増幅する増幅装
置としては、たとえば図３に示す構成が知られている。
置としては、たとえば図３に示す構成が知られている。
【０００３】この図３に示す増幅装置は、高周波入力信
号の入力端子に直流カット用のコンデンサC11 を介して
増幅素子としての電界効果トランジスタQ11 のゲートが
接続されるとともに、この電界効果トランジスタQ1のゲ
ートは抵抗R11 を介して電源ＶG に接続され、この電界
効果トランジスタQ11 のドレインは直流カット用のコン
デンサC12 を介して高周波出力端子が形成されていると
ともに、高周波カット用のインダクタL11 および抵抗R1
2 を介して電源ＶDDに接続されている。また、電界効果
トランジスタQ11 のソースは、接地されている。
号の入力端子に直流カット用のコンデンサC11 を介して
増幅素子としての電界効果トランジスタQ11 のゲートが
接続されるとともに、この電界効果トランジスタQ1のゲ
ートは抵抗R11 を介して電源ＶG に接続され、この電界
効果トランジスタQ11 のドレインは直流カット用のコン
デンサC12 を介して高周波出力端子が形成されていると
ともに、高周波カット用のインダクタL11 および抵抗R1
2 を介して電源ＶDDに接続されている。また、電界効果
トランジスタQ11 のソースは、接地されている。
【０００４】さらに、電界効果トランジスタQ11 のドレ
インおよびゲート間には、帰還回路11が形成され、この
帰還回路11は可変抵抗素子R13 およびコンデンサC13 の
直列回路にて形成されている。
インおよびゲート間には、帰還回路11が形成され、この
帰還回路11は可変抵抗素子R13 およびコンデンサC13 の
直列回路にて形成されている。
【０００５】そして、高周波入力信号が入力されると、
コンデンサC11 で直流をカットして電界効果トランジス
タQ11 のゲートに入力され、この電界効果トランジスタ
Q11は入力信号を増幅し、コンデンサC12 を介して高周
波出力端子から出力する。
コンデンサC11 で直流をカットして電界効果トランジス
タQ11 のゲートに入力され、この電界効果トランジスタ
Q11は入力信号を増幅し、コンデンサC12 を介して高周
波出力端子から出力する。
【０００６】また、可変抵抗素子R13 の抵抗値を任意に
設定すれば、電界効果トランジスタQ11 の利得を変化さ
せることができる。
設定すれば、電界効果トランジスタQ11 の利得を変化さ
せることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記図
３に示す構成では、利得を変化させることはできるもの
の、電界効果トランジスタQ11 で発生した二次歪みを有
効に除去できない問題を有している。
３に示す構成では、利得を変化させることはできるもの
の、電界効果トランジスタQ11 で発生した二次歪みを有
効に除去できない問題を有している。
【０００８】本発明は、上記問題点に鑑みなされたもの
で、容易に利得を制御できるとともに非線形二次歪みを
小さくした増幅装置を提供することを目的とする。
で、容易に利得を制御できるとともに非線形二次歪みを
小さくした増幅装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の増幅装置
は、増幅素子と；可変抵抗素子および非線形素子を有し
増幅素子の出力を帰還させる帰還回路と；増幅素子に印
加する電圧を可変する可変抵抗素子とを具備したもの
で、帰還回路に設けられた非線形抵抗素子により非線形
二次歪みを低減するとともに、帰還回路に設けられた可
変抵抗素子および増幅素子に印加する電圧を可変する可
変抵抗素子の抵抗値を変化することにより利得を変化さ
せるとともに、非線形二次歪みを低減する。
は、増幅素子と；可変抵抗素子および非線形素子を有し
増幅素子の出力を帰還させる帰還回路と；増幅素子に印
加する電圧を可変する可変抵抗素子とを具備したもの
で、帰還回路に設けられた非線形抵抗素子により非線形
二次歪みを低減するとともに、帰還回路に設けられた可
変抵抗素子および増幅素子に印加する電圧を可変する可
変抵抗素子の抵抗値を変化することにより利得を変化さ
せるとともに、非線形二次歪みを低減する。
【００１０】請求項２記載の増幅装置は、請求項１記載
の増幅装置において、増幅素子は、電界効果トランジス
タであるもので、簡単な構成で非線形二次歪みを低減す
る。
の増幅装置において、増幅素子は、電界効果トランジス
タであるもので、簡単な構成で非線形二次歪みを低減す
る。
【００１１】請求項３記載の増幅装置は、請求項１また
は２記載の増幅装置において、非線形素子は、ＰＩＮダ
イオードおよびＰＮ接合ダイオードのいずれかであるも
ので、簡単な構成で非線形二次歪みを低減する。
は２記載の増幅装置において、非線形素子は、ＰＩＮダ
イオードおよびＰＮ接合ダイオードのいずれかであるも
ので、簡単な構成で非線形二次歪みを低減する。
【００１２】請求項４記載の増幅装置は、請求項３記載
の増幅装置において、非線形素子に対して並列に接続さ
れた可変抵抗素子を備え、増幅素子は複数個であるもの
で、非線形素子の特性を変化させ、より確実に非線形二
次歪みを低減する。
の増幅装置において、非線形素子に対して並列に接続さ
れた可変抵抗素子を備え、増幅素子は複数個であるもの
で、非線形素子の特性を変化させ、より確実に非線形二
次歪みを低減する。
【００１３】請求項５記載の増幅装置は、請求項３また
は４記載の増幅装置において、複数段の増幅素子は、複
数段の電界効果トランジスタで形成されたもので、簡単
な構成で複数段で増幅する。
は４記載の増幅装置において、複数段の増幅素子は、複
数段の電界効果トランジスタで形成されたもので、簡単
な構成で複数段で増幅する。
【００１４】
【発明の実施の形態】以下、本発明の増幅装置の一実施
の形態を図面を参照して説明する。
の形態を図面を参照して説明する。
【００１５】図１は本発明の一実施の形態の増幅装置を
示す回路図で、高周波入力信号の入力端子に直流カット
用のコンデンサC1を介して増幅素子としての電界効果ト
ランジスタQ1のゲートが接続されるとともに、この電界
効果トランジスタQ1のゲートは抵抗R1を介して電源ＶG
に接続され、この電界効果トランジスタQ1のドレインは
直流カット用のコンデンサC2を介して高周波出力端子が
形成されているとともに、高周波カット用のインダクタ
L1および可変抵抗素子R2を介して電源ＶDDに接続されて
いる。また、電界効果トランジスタQ1のソースは、接地
されている。
示す回路図で、高周波入力信号の入力端子に直流カット
用のコンデンサC1を介して増幅素子としての電界効果ト
ランジスタQ1のゲートが接続されるとともに、この電界
効果トランジスタQ1のゲートは抵抗R1を介して電源ＶG
に接続され、この電界効果トランジスタQ1のドレインは
直流カット用のコンデンサC2を介して高周波出力端子が
形成されているとともに、高周波カット用のインダクタ
L1および可変抵抗素子R2を介して電源ＶDDに接続されて
いる。また、電界効果トランジスタQ1のソースは、接地
されている。
【００１６】さらに、電界効果トランジスタQ1のドレイ
ンおよびゲート間には、帰還回路１が形成され、この帰
還回路１は非線形素子であるＰＩＮダイオードD1および
可変抵抗素子R3およびコンデンサC3の直列回路にて形成
され、ＰＩＮダイオードD1および可変抵抗素子R3の接続
点は、抵抗R4を介して電源ＶC に接続されている。
ンおよびゲート間には、帰還回路１が形成され、この帰
還回路１は非線形素子であるＰＩＮダイオードD1および
可変抵抗素子R3およびコンデンサC3の直列回路にて形成
され、ＰＩＮダイオードD1および可変抵抗素子R3の接続
点は、抵抗R4を介して電源ＶC に接続されている。
【００１７】次に、上記実施の形態の動作について説明
する。
する。
【００１８】まず、高周波入力信号が入力されると、コ
ンデンサC1で直流をカットして電界効果トランジスタQ1
のゲートに入力され、この電界効果トランジスタQ1は入
力信号を増幅し、コンデンサC2を介して高周波出力端子
から出力する。
ンデンサC1で直流をカットして電界効果トランジスタQ1
のゲートに入力され、この電界効果トランジスタQ1は入
力信号を増幅し、コンデンサC2を介して高周波出力端子
から出力する。
【００１９】そして、可変抵抗素子R2および可変抵抗素
子R3の抵抗値および電源ＶC の電圧値を任意に設定すれ
ば、電界効果トランジスタQ1の消費電流および利得の変
化を抑えながら、電界効果トランジスタQ1の非線形二次
歪みの発生を抑えることができる。
子R3の抵抗値および電源ＶC の電圧値を任意に設定すれ
ば、電界効果トランジスタQ1の消費電流および利得の変
化を抑えながら、電界効果トランジスタQ1の非線形二次
歪みの発生を抑えることができる。
【００２０】なお、ＰＩＮダイオードD1に代えて、ＰＮ
接合ダイオードを用いても同様の効果を得ることができ
る。
接合ダイオードを用いても同様の効果を得ることができ
る。
【００２１】次に、他の実施の形態の増幅装置を図２を
参照して説明する。
参照して説明する。
【００２２】図２は他の実施の形態の増幅装置を示す回
路図で、この図２に示す実施の形態の増幅装置は、図１
に示す実施の形態の増幅装置において、コンデンサC1お
よび抵抗R1の接続点に初段の増幅素子である電界効果ト
ランジスタQ3のゲートを接続し、この電界効果トランジ
スタQ3のドレインを終段となるソースフォロアの電界効
果トランジスタQ1のゲートに接続している。また、電界
効果トランジスタQ1のソースに、直流カット用のコンデ
ンサC3を介して出力端子を形成するとともに、抵抗R5を
介して接地されている。さらに、電界効果トランジスタ
Q1のドレインは電源ＶDDに接続される。また、電界効果
トランジスタQ3のドレイン負荷回路には可変抵抗素子R6
および非線形素子としてのＰＩＮダイオードD2の直列回
路を有し、このＰＩＮダイオードD2に対して並列に可変
抵抗素子R7が接続されている。
路図で、この図２に示す実施の形態の増幅装置は、図１
に示す実施の形態の増幅装置において、コンデンサC1お
よび抵抗R1の接続点に初段の増幅素子である電界効果ト
ランジスタQ3のゲートを接続し、この電界効果トランジ
スタQ3のドレインを終段となるソースフォロアの電界効
果トランジスタQ1のゲートに接続している。また、電界
効果トランジスタQ1のソースに、直流カット用のコンデ
ンサC3を介して出力端子を形成するとともに、抵抗R5を
介して接地されている。さらに、電界効果トランジスタ
Q1のドレインは電源ＶDDに接続される。また、電界効果
トランジスタQ3のドレイン負荷回路には可変抵抗素子R6
および非線形素子としてのＰＩＮダイオードD2の直列回
路を有し、このＰＩＮダイオードD2に対して並列に可変
抵抗素子R7が接続されている。
【００２３】そして、基本的動作は図１に示す実施の形
態の増幅装置と類似であるが、非線形回路が帰還部では
なく負荷部に配置されており、可変抵抗素子R6および可
変抵抗素子R7の抵抗値を任意に設定すれば、ＰＩＮダイ
オードD2の非線形の特性も変化し、電界効果トランジス
タQ1の消費電流および利得の変化を抑えながら、電界効
果トランジスタQ1の非線形二次歪みの発生を抑えること
ができる。
態の増幅装置と類似であるが、非線形回路が帰還部では
なく負荷部に配置されており、可変抵抗素子R6および可
変抵抗素子R7の抵抗値を任意に設定すれば、ＰＩＮダイ
オードD2の非線形の特性も変化し、電界効果トランジス
タQ1の消費電流および利得の変化を抑えながら、電界効
果トランジスタQ1の非線形二次歪みの発生を抑えること
ができる。
【００２４】この場合のＰＩＮダイオードD2に代えて、
ＰＮ接合ダイオードにしても同様の動作を行なう。
ＰＮ接合ダイオードにしても同様の動作を行なう。
【００２５】なお、いずれの場合にも増幅素子の電界効
果トランジスタとしては、たとえばＪＦＥＴ、ＧａＡｓ
ＦＥＴ、ＭＯＳＦＥＴを用いることができる。
果トランジスタとしては、たとえばＪＦＥＴ、ＧａＡｓ
ＦＥＴ、ＭＯＳＦＥＴを用いることができる。
【００２６】そして、上記いずれの実施の形態の増幅装
置も、準マイクロ波帯で使用されるセンサアンプや、デ
ジタル通信分野で有効に用いることができる。
置も、準マイクロ波帯で使用されるセンサアンプや、デ
ジタル通信分野で有効に用いることができる。
【００２７】
【発明の効果】請求項１記載の増幅装置によれば、帰還
回路に設けられた非線形抵抗素子により非線形二次歪み
を低減できるとともに、帰還回路に設けられた可変抵抗
素子および増幅素子に印加する電圧を可変する可変抵抗
素子の抵抗値を変化することにより利得を変化させると
ともに、非線形二次歪みを低減できる。
回路に設けられた非線形抵抗素子により非線形二次歪み
を低減できるとともに、帰還回路に設けられた可変抵抗
素子および増幅素子に印加する電圧を可変する可変抵抗
素子の抵抗値を変化することにより利得を変化させると
ともに、非線形二次歪みを低減できる。
【００２８】請求項２記載の増幅装置によれば、請求項
１記載の増幅装置に加え、増幅素子は、電界効果トラン
ジスタであるもので、簡単な構成で二次歪みを低減でき
る。
１記載の増幅装置に加え、増幅素子は、電界効果トラン
ジスタであるもので、簡単な構成で二次歪みを低減でき
る。
【００２９】請求項３記載の増幅装置によれば、請求１
または２記載の増幅装置に加え、非線形素子は、ＰＩＮ
ダイオードおよびＰＮ接合ダイオードのいずれかである
もので、簡単な構成で非線形二次歪みを低減できる。
または２記載の増幅装置に加え、非線形素子は、ＰＩＮ
ダイオードおよびＰＮ接合ダイオードのいずれかである
もので、簡単な構成で非線形二次歪みを低減できる。
【００３０】請求項４記載の増幅装置によれば、請求項
３記載の増幅装置に加え、非線形素子に対して並列に接
続された可変抵抗素子を具備したので、非線形素子の特
性を変化させ、より確実に非線形二次歪みを低減でき
る。
３記載の増幅装置に加え、非線形素子に対して並列に接
続された可変抵抗素子を具備したので、非線形素子の特
性を変化させ、より確実に非線形二次歪みを低減でき
る。
【００３１】請求項５記載の増幅装置によれば、請求項
３または４記載の増幅装置に加え、複数段の増幅素子
は、複数段の電界効果トランジスタで形成されたので、
簡単な構成で複数段で増幅できる。
３または４記載の増幅装置に加え、複数段の増幅素子
は、複数段の電界効果トランジスタで形成されたので、
簡単な構成で複数段で増幅できる。
【図１】本発明の増幅装置の一実施の形態を示す回路図
である。
である。
【図２】同上他の実施の形態の増幅装置を示す回路図で
ある。
ある。
【図３】同上従来例の増幅装置を示す回路図である。
１ 帰還回路 D1，D2 非線形素子としてのＰＩＮダイオード Q1，Q3 増幅素子としての電界効果トランジスタ R2，R3，R6，R7 可変抵抗素子
Claims (5)
- 【請求項１】 増幅素子と；可変抵抗素子および非線形
素子を有し増幅素子の出力を帰還させる帰還回路と；増
幅素子に印加する電圧を可変する可変抵抗素子と；を具
備したことを特徴とする増幅装置。 - 【請求項２】 増幅素子は、電界効果トランジスタであ
ることを特徴とする請求項１記載の増幅装置。 - 【請求項３】 非線形素子は、ＰＩＮダイオードおよび
ＰＮ接合ダイオードのいずれかであることを特徴とする
請求項１または２記載の増幅装置。 - 【請求項４】 非線形素子に対して並列に接続された可
変抵抗素子を備え、増幅素子は複数個であることを特徴
とする請求項３記載の増幅装置。 - 【請求項５】 複数段の増幅素子は、複数段の電界効果
トランジスタで形成されたことを特徴とする請求項３ま
たは４記載の増幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17043896A JPH1022743A (ja) | 1996-06-28 | 1996-06-28 | 増幅装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17043896A JPH1022743A (ja) | 1996-06-28 | 1996-06-28 | 増幅装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022743A true JPH1022743A (ja) | 1998-01-23 |
Family
ID=15904927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17043896A Withdrawn JPH1022743A (ja) | 1996-06-28 | 1996-06-28 | 増幅装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022743A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011155368A (ja) * | 2010-01-26 | 2011-08-11 | Hitachi Ltd | ピーキング回路、ピーキング回路制御方法、波形測定装置、情報処理装置 |
| JP2023133674A (ja) * | 2022-03-14 | 2023-09-27 | 三菱電機株式会社 | 帰還増幅回路 |
-
1996
- 1996-06-28 JP JP17043896A patent/JPH1022743A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011155368A (ja) * | 2010-01-26 | 2011-08-11 | Hitachi Ltd | ピーキング回路、ピーキング回路制御方法、波形測定装置、情報処理装置 |
| JP2023133674A (ja) * | 2022-03-14 | 2023-09-27 | 三菱電機株式会社 | 帰還増幅回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Effective date: 20040809 Free format text: JAPANESE INTERMEDIATE CODE: A761 |
|
| RD02 | Notification of acceptance of power of attorney |
Effective date: 20040809 Free format text: JAPANESE INTERMEDIATE CODE: A7422 |