JPH1022789A - フリップフロップのためのタイミング調整方法およびその方法を実施するためのタイミング調整回路 - Google Patents

Abstract

(57)【要約】 【課題】 Ｄフリップフロップ７のＱ端子からの期待す
る“Ｈ”出力信号が得られなった場合に、ディレイセル
３〜６から出力される信号ｄの遅延タイミングを容易に
変更することができないなどの課題があった。 【解決手段】 判定回路１２はＤフリップフロップ７か
らの出力値と正規値出力回路１１から出力値ｆを入力
し、合致しているタイミングのパターンに基づいて判定
信号ｇを出力し、ディレイセル選択回路１３はこの判定
信号ｇに基づいてＤフリップフロップ７が正規なタイミ
ングで出力するための上記ディレイセル３〜６の何れか
を選択するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＩＣ製造時の電
気的特性にばらつきが生じ、信号間のセットアップおよ
びホールドマージンを満足しなくなった場合でも、容易
に適切なタイミングを設定することができるフリップフ
ロップのためのタイミング調整方法およびその方法を実
施するためのタイミング調整回路に関するものである。

【０００２】

【従来の技術】図１２は従来のタイミング調整回路の概
略を示す構成図、図１３は従来のタイミング調整回路の
正常時の動作タイミングを示すタイミングチャート、図
１４は従来のタイミング調整回路の異常時の動作タイミ
ングを示すタイミングチャート、図１５は従来のタイミ
ング調整回路の異常時の動作タイミングを示すタイミン
グチャートである。図１２において、１および２はシス
テムクロック信号ａを入力し、信号ｂまたは信号ｃを出
力するロジック回路群、３，４，５および６はＤフリッ
プフロップ７が信号ｃの立ち上がりで信号ｂのデータを
ラッチすることができるように、タイミング調整を行う
ディレイセル、７は入力端子Ｄに信号ｄが入力され、入
力端子Ｔに信号ｃが入力されることにより、出力端子Ｑ
から信号ｅを出力するＤフリップフロップである。

【０００３】次に動作について説明する。まず、ロジッ
ク回路群１，２はシステムクロック信号ａを入力し、信
号ｂまたは信号ｃを出力する。次に、ディレイセル３〜
６において、図１３に示すように、この入力した信号ｂ
を遅延し信号ｄとして出力する。ここで、ディレイセル
３〜６から出力される信号ｄの遅延タイミングが回路設
計時の設定値を満足しているのであれば、Ｄフリップフ
ロップ７において、セットアップマージンおよびホール
ドマージンを満足し、Ｔ端子から入力される信号ｃの立
ち上がり信号で、Ｑ端子から出力される信号ｅが“Ｌ”
から“Ｈ”に変化し、データをラッチする。

【０００４】しかし、図１４に示すように、ＩＣ製造時
の電気的特性のばらつきでディレイセル３〜６から出力
される信号ｄの遅延タイミングが回路設計時の設定値よ
りも大きな遅延を持った場合、Ｄフリップフロップ７の
セットアップマージンを満たさなくなり、Ｑ端子からの
期待する“Ｈ”出力信号が得られなくなる。

【０００５】また、図１５に示すように、ディレイセル
３〜６から出力される信号ｄの遅延タイミングが回路設
計時の設定値よりも小さな遅延を持った場合、Ｄフリッ
プフロップ７のホールドマージンを満たさなくなり、同
じくＱ端子からの期待する“Ｈ”出力信号が得られなく
なる。したがって、ディレイセル３〜６から出力される
信号ｄの遅延タイミングが回路設計時の設定値よりも大
きな遅延または小さな遅延を有する場合には、回路変更
によりディレイセル３〜６の追加、削減またはディレイ
セル３〜６自身のディレイ値の変更を行わなければなら
なかった。

【０００６】

【発明が解決しようとする課題】従来のタイミング調整
回路は以上のように構成されているので、ＩＣ製造時の
電気的特性のばらつきにより、Ｄフリップフロップ７の
Ｑ端子からの期待する“Ｈ”出力信号が得られなかった
場合に、ディレイセル３〜６から出力される信号ｄの遅
延タイミングを容易に変更することができないなどの課
題があった。

【０００７】この発明は上記のような課題を解決するた
めになされたもので、ＩＣ製造時の電気的特性にばらつ
きが生じ、信号間のセットアップおよびホールドマージ
ンを満足しなくなった場合でも、容易に適切なタイミン
グを自動的に設定することができるタイミング調整回路
を得ることを目的とする。

【０００８】

【課題を解決するための手段】請求項１記載の発明に係
るタイミング調整方法は、Ｄフリップフロップから出力
された信号の出力値とＤフリップフロップが所定期間内
に出力すべき正規な出力値とが合致しているか否かを特
定タイミング毎に所定期間検知し、合致しているタイミ
ングのパターンに基づいて判定信号を出力し、この判定
信号に基づいてＤフリップフロップが正規なタイミング
で出力するためのディレイセルの何れかを選択するよう
にしたものである。

【０００９】請求項２記載の発明に係るタイミング調整
回路は、Ｄフリップフロップにより第１ロジック回路群
の第１出力信号を第２ロジック回路群の第２出力信号の
立ち上がりで出力し、複数のディレイセルにより第１ロ
ジック回路群の出力側に接続され、第１ロジック回路群
の第１出力信号のタイミング調整を行い、最適ディレイ
セル選択手段によりＤフリップフロップの第１出力信号
を特定タイミング毎に所定期間検知し、この検知結果に
基づいて何れかのディレイセルを選択するようにしたも
のである。

【００１０】請求項３記載の発明に係るタイミング調整
回路は、最適ディレイセル選択手段において、正規値出
力回路により所定期間内にＤフリップフロップが出力す
べき正規な出力値を出力し、判定回路によりＤフリップ
フロップから出力された信号の出力値と正規値出力回路
から出力された正規な出力値とが合致しているか否かを
特定タイミング毎に所定期間検知し、合致しているタイ
ミングのパターンに基づいて判定信号を出力し、ディレ
イセル選択回路により出力された判定信号を入力し、こ
の判定信号に基づいてＤフリップフロップが正規なタイ
ミングで出力するためのディレイセルの何れかを選択す
るようにしたものである。

【００１１】請求項４記載の発明に係るタイミング調整
回路は、判定回路において、複数のラッチ回路によりＤ
フリップフロップから出力された信号の出力値と正規値
出力回路から出力された正規な出力値とが所定期間内に
合致している特定タイミングをビットデータとして保持
し、単一ビット選択回路によりラッチ回路で保持された
特定タイミングのビットデータのうち、何れか一つのビ
ットを選択し、ディレイセル選択回路に出力するように
したものである。

【００１２】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるタ
イミング調整回路の概略的構成を示す構成図であり、図
において、１および２はシステムクロック信号ａを入力
し、信号ｂまたは信号ｃを出力する第１および第２ロジ
ック回路群、３，４，５および６はＤフリップフロップ
７が信号ｃの立ち上がりで信号ｂのデータをラッチする
ことができるように、タイミング調整を行うディレイセ
ル、７は入力端子Ｄに信号ｄが入力され、入力端子Ｔに
信号ｃが入力されることにより、出力端子Ｑから信号ｅ
を出力するＤフリップフロップである。

【００１３】１１は所定期間内にＤフリップフロップ７
が出力すべき正規な出力値ｆを出力する正規値出力回路
（最適ディレイセル選択手段）、１２はＤフリップフロ
ップ７の出力端子Ｑから出力された信号ｅの出力値と正
規値出力回路１１から出力された正規な出力値ｆとが合
致しているか否かを特定タイミング毎に所定期間検知
し、合致しているタイミングのパターンに基づいて判定
信号ｇを出力する判定回路（最適ディレイセル選択手
段）と、１３は判定回路１２から出力された判定信号ｇ
を入力し、この判定信号に基づいてＤフリップフロップ
７が正規なタイミングで出力するための上記ディレイセ
ル３，４，５および６の何れかを選択するディレイセル
選択回路（最適ディレイセル選択手段）である。

【００１４】次に動作について説明する。まず、正規値
出力回路１１は、所定期間内にＤフリップフロップ７が
出力すべき正規な出力値ｆを出力する。次に、判定回路
１２はＤフリップフロップ７の出力端子Ｑから出力され
た信号ｅの出力値と正規値出力回路１１から出力された
正規な出力値ｆとを入力し、この両者が合致しているか
否かを特定タイミング毎に所定期間検知し、上記合致し
ているタイミングのパターンに基づいて判定信号ｇを出
力する。そして、ディレイセル選択回路１３は判定回路
１２から出力された判定信号ｇを入力し、この判定信号
に基づいてＤフリップフロップ７が正規なタイミングで
出力するための上記ディレイセル３，４，５および６の
何れかを選択する。

【００１５】図２は図１のタイミング調整回路よりも具
体的な構成を示す回路図であり、図において、Ｄフリッ
プフロップ（正規値出力回路）２１，２２、セレクタ
（正規値出力回路）２３およびＡＮＤ回路（正規値出力
回路）２４は正規値出力回路１１を構成するものであ
り、Ｄフリップフロップ２２からの出力端子がセレクタ
２３のＳ端子に接続され、その出力結果がＹ出力端子か
ら出力されている。また、あらかじめセレクタ２３のＡ
端子を“Ｈ”に、Ｂ端子を“Ｌ”に固定している。した
がって、図３のセレクタ２３の真理値表の矢印Ｐを参照
すると、Ａ端子を“Ｈ”、Ｂ端子を“Ｌ”およびＳ端子
を“Ｌ”に設定したときに、Ｙ端子が“Ｈ”になること
がわかる。

【００１６】３１はＤフリップフロップ７の出力端子Ｑ
から出力された信号ｅの出力値と正規値出力回路１１か
ら出力された正規な出力値ｆとの排他的論理和を出力す
るＸＯＲ（判定回路）であり、その出力端子は次段の判
定回路１２のラッチ回路Ａ４１ａ〜４１ｅのＡ端子に接
続されている。４１ａ〜４１ｅはＸＯＲ３１から出力さ
れた信号ｈを所定期間内に合致している特定タイミング
をビットデータとして保持するラッチ回路Ａ（判定回
路）であり、その内部回路は図４に示すように、インバ
ータ回路５１、ＮＡＮＤ回路５２、Ｎチャネル電界効果
トランジスタ５３、Ｐチャネル電界効果トランジスタ５
４、３ステートドライバ５５およびＯＲ回路５６から構
成されている。また、そのＹ端子からの出力状態は、図
５の真理値表に示すものである。

【００１７】４２はこれらのラッチ回路Ａ４１ａ〜４１
ｅで保持された特定タイミングのビットデータのうち、
何れか一つのビットを選択し、ディレイセル選択回路１
３に出力する単一ビット選択回路（判定回路）であり、
その内部回路は図６に示すように、ＮＡＮＤ回路６１、
インバータ６２およびＮＯＲ回路６３から構成されてい
る。また、入力端子Ａ０、Ａ１、Ａ２、Ａ３およびＡ４
の入力パターン（特定タイミングのビットデータ）に対
する出力端子Ｙ０、Ｙ１、Ｙ２、Ｙ３およびＹ４の出力
パターンは、図７の真理値表に示している。

【００１８】７１ａ〜７１ｅは単一ビット選択回路４２
からの出力信号ｉが入力されるセレクタ（ディレイセル
選択回路）であり、入力端子Ａ、ＢおよびＣの入力パタ
ーンに対する出力端子Ｙの出力パターンを図８の真理値
表に示す。７２ａ〜７２ｅはセレクタ７１ａ〜７１ｅか
らの信号に基づいて、ディレイセル３〜６のうち何れか
を選択する３ステートドライバ（ディレイセル選択回
路）、７３はラッチ回路Ａ４１ａ〜４１ｅおよびセレク
タ７１ａ〜７１ｅを選択するカウンタ、７４はカウンタ
７３の信号に基づいてラッチ回路Ａ４１ａ〜４１ｅおよ
びセレクタ７１ａ〜７１ｅにリセット信号を送信するデ
コーダである。

【００１９】７５は図９に示すようにインバータ回路５
１、ＮＡＮＤ回路５２、Ｎチャネル電界効果トランジス
タ５３、Ｐチャネル電界効果トランジスタ５４から構成
されるラッチ回路Ｂ（ディレイセル選択回路）であり、
入力端子ＡおよびＲの入力パターンに対する出力端子Ｙ
の出力パターンを図１０の真理値表に示す。ここで＊
は、Ｒが“Ｌ”から“Ｈ”に変化した後、最初にＡに
“Ｈ”を入力すると、次に“Ｌ”を入力してもラッチ内
容は変化せず、出力は“Ｌ”を保持していることを示
す。

【００２０】次に動作について説明する。図１１はこの
発明の実施の形態１によるタイミング調整回路の動作手
順を示すタイミングチャートである。まず、１周期目か
ら５周期目までのクロック信号においてＤフリップフロ
ップ７のＱ端子から出力される正規な出力値を“Ｈ”と
仮定する。また、６周期目から１０周期目までのクロッ
ク信号においてＤフリップフロップ７のＱ端子から出力
される正規な出力値を“Ｌ”と仮定すると、あらかじめ
セレクタ２３のＡ端子を“Ｈ”に、Ｂ端子を“Ｌ”に固
定しておき、タイミング調整を行うための動作として、
まず回路のリセットを行うためリセット端子を“Ｌ”に
する。

【００２１】カウンタ７３の出力はＱ０＝“Ｌ”、Ｑ１
＝“Ｌ”、Ｑ２＝“Ｌ”、Ｃ０＝“Ｌ”に設定され、デ
コーダ７４の出力は、Ｙ０のみ“Ｌ”、他は“Ｈ”とな
る。よって、３ステートドライバ７２ａ〜７２ｅの内、
３ステートドライバ７２ａのみスルー状態になり、他は
ハイインピーダンス状態となる。次に、リセット端子を
“Ｈ”にした後、Ｄフリップフロップ７が“Ｈ”データ
のラッチを期待するように、第１ロジック回路群の出力
信号ｂを設定する。

【００２２】そして、クロック端子に１周期目のクロッ
クが入力されると、このクロックが第１ロジック回路群
を介してＤフリップフロップ７のＤ端子に到達する。一
方、このクロックは第２ロジック回路群２を介してＤフ
リップフロップ７のＴ端子にも到達する。なお、セレク
タ２３のＳ端子には“Ｌ”が入力されており、セレクタ
２３のＹ出力は“Ｈ”となっている。ここで、Ｄフリッ
プフロップ７のＱ出力が“Ｌ”ならば、期待される正規
な出力値と不一致となり、ＸＯＲ３１の出力に“Ｈ”が
検出される。また、ＸＯＲ３１の出力は、ラッチ回路Ａ
４１ａのＡ端子に接続されており、ラッチ回路Ａ４１ａ
のＹ出力が“Ｌ”となる。

【００２３】次に、１周期目のクロックの立ち下がりで
カウンタ７３の出力は、Ｑ０＝“Ｈ”、Ｑ１＝“Ｌ”、
Ｑ２＝“Ｌ”、Ｃ０＝“Ｌ”に設定され、デコーダ７４
の出力は、Ｙ１のみ“Ｌ”、他は“Ｈ”となる。よっ
て、３ステートドライバ７２ａ〜７２ｅの内、３ステー
トドライバ７２ｂのみがスルー状態になり、他はハイイ
ンピーダンス状態となる。また、２周期目のクロック信
号がクロック端子に入力されると、ｌ周期目のクロック
信号と同様に第１ロジック回路群を介してＤフリップフ
ロップ７のＤ端子に到達する。一方、第２ロジック回路
群２を介してＤフリップフロップ７のＴ端子にも到達す
る。ここで、Ｄフリップフロップ７のＱ出力が“Ｈ”な
らば、セレクタ２３のＹ出力が“Ｈ”のため、期待され
る正規な出力値と一致し、ＸＯＲ３１の出力が“Ｌ”と
なる。また、ＸＯＲ３１の出力は、ラッチ回路Ａ４１ｂ
のＡ端子に接続されており、ラッチ回路Ａ４１ｂのＹ出
力が“Ｈ”となる。

【００２４】以上の動作を５周期目のクロック信号まで
繰り返し行い、Ｄフリップフロップ７のラッチする値が
期待される正規な出力値の“Ｈ”と一致するディレイセ
ル３〜６を検索し、ラッチ回路Ａ４１ａ〜４１ｅに判定
結果をラッチする。

【００２５】次に、Ｄフリップフロップ７が“Ｌ”デー
タのラッチを期待するように第１ロジック回路群の出力
信号ｂを設定すると、カウンタ７３の出力は、５周期目
のクロックの立ち下がりでＱ０＝“Ｌ”、Ｑ１＝
“Ｌ”、Ｑ２＝“Ｌ”、Ｃ０＝“Ｌ”に設定され、デコ
ーダ７４の出力は、Ｙ０のみ“Ｌ”、他は“Ｈ”とな
る。よって３ステートドライバ７２ａ〜７２ｅの内、３
ステートドライバ７２ａのみスルー状態になり、他はハ
イインピーダンス状態となる。

【００２６】また、セレクタ２３のＳ端子に“Ｈ”が入
力されており、セレクタ２３のＹ出力は“Ｌ”となる。
そして、６周期目のクロック信号がクロック端子に入力
されると、第１ロジック回路群を介してＤフリップフロ
ップ７のＤ端子に到達する。一方、第２ロジック回路群
２を介してＤフリップフロップ７のＴ端子にも到達す
る。ここで、Ｄフリップフロップ７のＱ出力が“Ｈ”な
らばセレクタ２３のＹ出力が“Ｌ”のため、期待される
正規な出力値と不一致となり、ＸＯＲ３１の出力が
“Ｈ”となる。ラッチ回路Ａ４１ａの出力Ｙは“Ｌ”の
ままである。

【００２７】以上の動作を１０周期目のクロック信号ま
で繰り返し行い、Ｄフリップフロップ７のラッチする値
が期待される正規な出力値“Ｌ”と一致するディレイセ
ル３〜６を検索し、ラッチ回路Ａ４１ａ〜４１ｅにラッ
チする。ここで、ラッチ回路Ｂ７５およびラッチ回路Ａ
４１ａ〜４１ｅは一度、Ａ端子に“Ｈ”を入力すると、
次に“Ｈ”または“Ｌ”が入力されてもラッチ内容は変
化せず、出力端子Ｙは“Ｌ”のまま保持する。また、最
初にＡ端子に“Ｌ”を入力すれば、出力端子Ｙは“Ｈ”
となり、次に“Ｈ”を入力するとラッチの内容が変化
し、出力端子Ｙは“Ｈ”から“Ｌ”に変化し、この
“Ｌ”を保持する。

【００２８】１〜１０周期目までの判定結果として、ラ
ッチ回路Ａ４１ａ〜４１ｅの出力値が“Ｌ，Ｌ，Ｈ，
Ｈ，Ｌ”になったと仮定すると、単一ビット選択回路４
２の出力は、Ｙ０〜Ｙ４の順に“Ｈ，Ｈ，Ｈ，Ｌ，Ｈ”
となる。次に、ラッチ回路Ｂ７５の出力が“Ｌ”に固定
され、セレクタ７１ａ〜７１ｅの出力は、単一ビット選
択回路４２の出力を選択し、最終的に３ステートドライ
バ７２ｄの出力のみがスルー状態となり、他はハイイン
ピーダンス状態になりディレイセル５の出力が選択され
ることになる。

【００２９】なお、Ｄフリップフロップ７のＱ出力の期
待される正規な出力値“Ｈ”および期待される正規な出
力値“Ｌ”を満足するディレイ値は、ディレイセル４ま
たは５の出力となるが、この実施の形態１では、単一ビ
ット選択回路４２によりディレイセル５を選択するよう
に構成されている。なお、ディレイセル４を選択するよ
うに構成しても問題はない。

【００３０】この実施の形態１では、ディレイ値の選択
を５種類に限定して説明を行ったが、ディレイセル３〜
６、セレクタ７１ａ〜７１ｅ、３ステートドライバ７２
ａ〜７２ｅ、ラッチ回路Ａ４１ａ〜４１ｅの個数および
カウンタ７３、デコーダ７４、単一ビット選択回路４２
のビット数を増加することで、ディレイ値の選択の種類
を増加することが可能である。

【００３１】以上のように、この実施の形態１によれ
ば、判定回路１２はＤフリップフロップ７からの出力値
と正規値出力回路１１からの正規な出力値ｆとを入力
し、この両者が合致しているか否かを特定タイミング毎
に所定期間検知し、上記合致しているタイミングのパタ
ーンに基づいて判定信号ｇを出力し、ディレイセル選択
回路１３はこの判定信号ｇに基づいてＤフリップフロッ
プ７が正規なタイミングで出力するための上記ディレイ
セル３，４，５および６の何れかを選択するため、ＩＣ
製造時の電気的特性にばらつきが生じ、信号間のセット
アップおよびホールドマージンを満足しなくなった場合
でも、容易に適切なタイミングを自動的に設定すること
ができるなどの効果が得られる。

【００３２】

【発明の効果】以上のように、請求項１記載の発明によ
れば、Ｄフリップフロップから出力された信号の出力値
とＤフリップフロップが所定期間内に出力すべき正規な
出力値とが合致しているか否かを特定タイミング毎に所
定期間検知し、合致しているタイミングのパターンに基
づいて判定信号を出力し、この判定信号に基づいてＤフ
リップフロップが正規なタイミングで出力するためのデ
ィレイセルの何れかを選択するように構成したので、信
号間のセットアップおよびホールドマージンを満足しな
くなった場合でも、容易に適切なタイミングを自動的に
設定することができる効果がある。

【００３３】請求項２記載の発明によれば、Ｄフリップ
フロップにより第１ロジック回路群の第１出力信号を第
２ロジック回路群の第２出力信号の立ち上がりで出力
し、複数のディレイセルにより第１ロジック回路群の出
力側に接続され、第１ロジック回路群の第１出力信号の
タイミング調整を行い、最適ディレイセル選択手段によ
りＤフリップフロップの第１出力信号を特定タイミング
毎に所定期間検知し、この検知結果に基づいて何れかの
ディレイセルを選択するように構成したので、信号間の
セットアップおよびホールドマージンを満足しなくなっ
た場合でも、容易に適切なタイミングを自動的に設定す
ることができる効果がある。

【００３４】請求項３記載の発明によれば、最適ディレ
イセル選択手段において、正規値出力回路により所定期
間内にＤフリップフロップが出力すべき正規な出力値を
出力し、判定回路によりＤフリップフロップから出力さ
れた信号の出力値と正規値出力回路から出力された正規
な出力値とが合致しているか否かを特定タイミング毎に
所定期間検知し、合致しているタイミングのパターンに
基づいて判定信号を出力し、ディレイセル選択回路によ
り出力された判定信号を入力し、この判定信号に基づい
てＤフリップフロップが正規なタイミングで出力するた
めのディレイセルの何れかを選択するように構成したの
で、信号間のセットアップおよびホールドマージンを満
足しなくなった場合でも、容易に適切なタイミングを自
動的に設定することができる効果がある。

【００３５】請求項４記載の発明によれば、判定回路に
おいて、複数のラッチ回路によりＤフリップフロップか
ら出力された信号の出力値と正規値出力回路から出力さ
れた正規な出力値とが所定期間内に合致している特定タ
イミングをビットデータとして保持し、単一ビット選択
回路によりラッチ回路で保持された特定タイミングのビ
ットデータのうち、何れか一つのビットを選択し、ディ
レイセル選択回路に出力するように構成したので、信号
間のセットアップおよびホールドマージンを満足しなく
なった場合でも、容易に適切なタイミングを自動的に設
定することができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるタイミング調
整回路の概略的構成を示す構成図である。

【図２】 図１のタイミング調整回路よりも具体的な構
成を示す回路図である。

【図３】 セレクタの入力の組み合わせに対する出力の
値を示す真理値表図である。

【図４】 ラッチ回路Ａの内部構成を示す回路図であ
る。

【図５】 ラッチ回路Ａの入力の組み合わせに対する出
力の値を示す真理値表図である。

【図６】 単一ビット選択回路の内部構成を示す回路図
である。

【図７】 単一ビット選択回路の入力の組み合わせに対
する出力の値を示す真理値表図である。

【図８】 セレクタの入力の組み合わせに対する出力の
値を示す真理値表図である。

【図９】 ラッチ回路Ｂの内部構成を示す回路図であ
る。

【図１０】 ラッチ回路Ｂの入力の組み合わせに対する
出力の値を示す真理値表図である。

【図１１】 この発明の実施の形態１によるタイミング
調整回路の動作手順を示すタイミングチャートである。

【図１２】 従来のタイミング調整回路の概略を示す構
成図である。

【図１３】 従来のタイミング調整回路の正常時の動作
タイミングを示すタイミングチャートである。

【図１４】 従来のタイミング調整回路の異常時の動作
タイミングを示すタイミングチャートである。

【図１５】 従来のタイミング調整回路の異常時の動作
タイミングを示すタイミングチャートである。

【符号の説明】

１ 第１ロジック回路群、２ 第２ロジック回路群、３
〜６ ディレイセル、７ Ｄフリップフロップ、１１
正規値出力回路（最適ディレイセル選択手段）、１２
判定回路（最適ディレイセル選択手段）、１３ ディレ
イセル選択回路（最適ディレイセル選択手段）、２１，
２２ Ｄフリップフロップ（正規値出力回路）、２３
セレクタ（正規値出力回路）、２４ ＡＮＤ回路（正規
値出力回路）、３１ ＸＯＲ（判定回路）、４１ａ〜４
１ｅ ラッチ回路Ａ（判定回路）、４２ 単一ビット選
択回路（判定回路）、７１ａ〜７１ｅ セレクタ（ディ
レイセル選択回路）、７２ａ〜７２ｅ ３ステートドラ
イバ（ディレイセル選択回路）、７５ ラッチ回路Ｂ
（ディレイセル選択回路）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 前 嘉子 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内 (72)発明者 石田 雅彦 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１ロジック回路群から入力した第１出
   力信号を第２ロジック回路群から入力した第２出力信号
   の立ち上がりで出力するＤフリップフロップと上記第１
   ロジック回路群との間に複数のディレイセルを設け、上
   記第１ロジック回路群の上記第１出力信号のタイミング
   調整を行うフリップフロップのためのタイミング調整方
   法において、上記Ｄフリップフロップから出力された信
   号の出力値と上記Ｄフリップフロップが所定期間内に出
   力すべき正規な出力値とが合致しているか否かを特定タ
   イミング毎に所定期間検知し、合致しているタイミング
   のパターンに基づいて判定信号を出力し、この判定信号
   に基づいて上記Ｄフリップフロップが正規なタイミング
   で出力するための上記ディレイセルの何れかを選択する
   ことを特徴とするタイミング調整方法。
2. 【請求項２】 第１ロジック回路群の第１出力信号が第
   ２ロジック回路群の第２出力信号の立ち上がりで出力さ
   れるＤフリップフロップと、上記第１ロジック回路群の
   出力側に接続され、上記第１ロジック回路群の第１出力
   信号のタイミング調整を行う複数のディレイセルと、上
   記Ｄフリップフロップの第１出力信号を特定タイミング
   毎に所定期間検知し、この検知結果に基づいて何れかの
   上記ディレイセルを選択する最適ディレイセル選択手段
   とを備えたタイミング調整回路。
3. 【請求項３】 最適ディレイセル選択手段は、所定期間
   内にＤフリップフロップが出力すべき正規な出力値を出
   力する正規値出力回路と、上記Ｄフリップフロップから
   出力された信号の出力値と上記正規値出力回路から出力
   された正規な出力値とが合致しているか否かを特定タイ
   ミング毎に所定期間検知し、合致しているタイミングの
   パターンに基づいて判定信号を出力する判定回路と、こ
   の判定回路から出力された判定信号を入力し、この判定
   信号に基づいて上記Ｄフリップフロップが正規なタイミ
   ングで出力するための上記ディレイセルの何れかを選択
   するディレイセル選択回路とを備えたことを特徴とする
   請求項２記載のタイミング調整回路。
4. 【請求項４】 判定回路は、Ｄフリップフロップから出
   力された信号の出力値と正規値出力回路から出力された
   正規な出力値とが所定期間内に合致している特定タイミ
   ングをビットデータとして保持する複数のラッチ回路
   と、これらのラッチ回路で保持された特定タイミングの
   ビットデータのうち、何れか一つのビットを選択し、デ
   ィレイセル選択回路に出力する単一ビット選択回路とを
   備えたことを特徴とする請求項３記載のタイミング調整
   回路。