JPH10228340A - 電子装置 - Google Patents

電子装置

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JPH10228340A
JPH10228340A JP10005295A JP529598A JPH10228340A JP H10228340 A JPH10228340 A JP H10228340A JP 10005295 A JP10005295 A JP 10005295A JP 529598 A JP529598 A JP 529598A JP H10228340 A JPH10228340 A JP H10228340A
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JP
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memory
sleep
processor
power mode
low power
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JP10005295A
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Pierre-Yves Thoulon
ソーロン・ピエール・イブス
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Hewlett Packard Co
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    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
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    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】 【課題】新たな回路を備えることなく、プロセッサと共
にメモリの低電力モードを制御する。 【解決手段】オンとされたスリープ信号に応答してスリ
ープ受信通知を発信して低電力モードに入るプロセッサ
および低電力モードに設定可能なメモリを含む電子装置
において、スリープ制御手段を使用して、プロセッサに
よって発信されるスリープ受信通知信号の検出とともに
メモリを低電力モードに設定する。スリープ制御手段は
メモリ・コントローラの一部に含まれる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スリープ信号オン
に応答して受信通知を発して低電力モードに入るプロセ
ッサおよび低電力モードに設定可能なメモリを備える電
子装置に関するものである。本発明は、また、スリープ
信号のオンに応答して受信通知を発して低電力モードに
入るプロセッサおよび低電力モードに設定可能なメモリ
を備える電子装置を低電力モードに設定する方法に関す
るものである。本発明は、更に、メモリ・コントローラ
に関するものである。
【０００２】
【従来の技術】セルフ・リフレッシュ・モードを持つメ
モリがますます普及しつつある。例えば、これらの特徴
を示す同期ダイナミック・ランダム・アクセス・メモリ
(すなわちＳＤＲＡＭ)が、富士通、ＮＥＣ、三星および
その他のメモリ供給元によって販売され、最近のコンピ
ュータにおいて広く使用されている。米国特許第5,262,
998号は単一外部信号に応答してスリープまたは低電力
モードに入れられるＤＲＡＭを開示している。
【０００３】また、コンピュータおよび接続モニタにス
リープまたは低電力モードを備えることがコンピュータ
産業における傾向である。これは、環境上の考慮や例え
ばラップトップ・コンピュータの場合のように実用上の
考慮に基づいている。従って、スリープ・モードへのプ
ロセッサの設定を制御する規格が、最近のAdvanced Con
figuration and Power Interface(ACPI)の一部として定
義された。
【０００４】最近のプロセッサにおいては、スリープ信
号をプロセッサの特定のピン、例えばインテル社のPent
iumProプロセッサのSTPCLK#に送信することによって、
プロセッサをスリープ・モードに設定することが可能で
ある。プロセッサは、スリープ信号を受け取ると、スリ
ープ解除の時に動作を正しく元に戻すことができること
を確実にするためメモリの内部クリーンアップおよび更
新を含む一定のタスクを実行する。次に、プロセッサは
プロセッサ・バス上にプロセッサがスリープ・モードに
移りつつあることを標示するトランザクションを送信す
る。PentiumProプロセッサの場合は、プロセッサがスリ
ープ・モードに移りつつある時、STPCLKACKトランザク
ションがバス上に送信される。
【０００５】しかしながら、メモリをスリープまたは低
電力モードに設定するシステム・レベルの標準化された
解決手段がない。１つの解決手段が、例えば欧州特許出
願第EP-A-0632463号に開示されている。この発明は、Ｃ
ＰＵ、スリープ・モードを持つ疑似ＳＲＡＭ、およびス
リープ信号を送信するための特定の回路を備えた電子装
置を開示している。このアプローチは、特定のハードウ
ェア解決手段を必要とし、更に、メモリ・スリープ・モ
ードが標準化されてない限り、このアプローチは所与の
タイプのメモリにしか使用できない。
【０００６】米国特許第5,262,998号は、メモリ・スリ
ープ・モードにＣＰＵからのコマンドに応答して入るこ
とができることを教示している。この場合、メモリ・コ
ントローラはこのコマンドによって励起され、メモリ・
チップをスリープ・モードに入れるスリープ信号を生成
する。この解決策の欠点は、スリープ・モードに入らせ
るためプロセッサが特定のファームウェアを駆動させな
ければならないということである。この解決策も、メモ
リをスリープ・モードに設定するためどのようなタイプ
のコマンドを出さなければならないかをプロセッサが知
っていなければならないことを意味する。従って、この
解決策の使用も、前述の場合と同様、特定タイプのメモ
リまたはメモリ・コントローラに限定される。
【０００７】同様の問題は、スリープ解除の際に遭遇さ
れる。メモリがなおそのスリープ・モードにあるとすれ
ば、プロセッサは正しく動作しない。欧州特許出願第EP
-A-O632463号に従えば、このスリープ解除問題にタイす
る解決策は、プロセッサにスリープ解除信号を送信する
前にスリープ解除信号をメモリへ送信することである。
この解決策も特定の回路を使用するという同様の欠点を
持つ。
【０００８】米国特許第5,262,998号は、ＣＰＵからの
コマンドに応答してメモリ・スリープ・モードに入る場
合のスリープ解除問題に対処するのではなく、むしろ、
ＣＰＵに対して透過的であって活動的サイクルの迅速な
復帰を可能にする特定のメモリ・スリープ・モードを提
供している。
【０００９】
【発明が解決しようとする課題】このように，電子装置
におけるスリープ・モードを制御する手段として、上述
のような特定のハードウェアおよびファームウェア解決
手段ではなく、もっと普遍的性質を持つ解決手段の必要
性が存在する。
【００１０】
【課題を解決するための手段】本発明に従って提供され
る電子装置は、オンにされたスリープ信号に応答して受
信通知信号を発信して低電力モードに入るプロセッサ、
低電力モードに設定可能なメモリ、および、上記受信通
知信号の検出に応じて上記メモリを低電力モードに設定
するスリープ制御手段を備える。
【００１１】好ましくは、上記スリープ制御手段はメモ
リ・コントローラに組み込まれる。上記電子装置は、更
に、上記プロセッサおよび上記メモリ・コントローラに
接続されるバスを備え、この場合、上記受信通知信号は
好ましくは該バス上の１つのトランザクションである。
【００１２】好ましくは、また、上記メモリ・コントロ
ーラは低電力モードに設定可能であり、上記スリープ制
御手段は、メモリ・コントローラの低電力モードを制御
するように構成される。また、上記メモリは、メモリが
低電力モードに設定されている時動作可能なセルフ・リ
フレッシュ回路を有する。
【００１３】本発明の１つの局面において、上記スリー
プ制御手段は、オフにされた上記スリープ信号に応答し
てメモリを低電力モードから解除する。この場合、メモ
リがスリープから解除されるまで上記オフとされたスリ
ープ信号のプロセッサへの送信を遅延させるように上記
スリープ制御手段は構成される。別の局面において、上
記スリープ制御手段は、バス上で交信されるトランザク
ションに応答してメモリを低電力モードから解除させ
る。
【００１４】本発明は、また、低電力モードに設定可能
なメモリおよびオンにされたスリープ信号に応答して受
信通知信号を発して低電力モードに入る機能を持つプロ
セッサを備える電子装置を低電力モードに設定する方法
を提供する。該方法は、(a)プロセッサによる受信通知
信号の発信を検出するステップ、および(b)上記ステッ
プ(a)に従ってメモリを低電力モードに設定するステッ
プ、を含む。上記方法は、更に、(c)プロセッサへのス
リープ信号がオフとなっていることを検出するステッ
プ、および(d)上記ステップ(c)に従ってメモリの低電力
モードを解除するステップ、を含む。この場合、上記方
法は、(e)メモリのスリープが解除されるまで上記オフ
となったスリープ信号のプロセッサへの送信を遅延させ
るステップ、を含む。
【００１５】本発明の更に別の局面において、上記電子
装置は、上記プロセッサに接続するバスを備え、上記方
法が、(c)バス上のトランザクションを監視するステッ
プ、および(d)バス上でトランザクションが検出される
時メモリの低電力モードを解除するステップを含む。
【００１６】本発明は、更に別の局面において、バスお
よびメモリに接続し、プロセッサからのスリープ受信通
知トランザクションを上記バス上で検出し、該スリープ
受信通知トランザクションの検出とともに上記メモリを
低電力モードに設定する機能を持つスリープ制御手段を
備える。好ましくは、また、上記メモリ・コントローラ
は低電力モードに設定可能であり、上記スリープ制御手
段は、メモリ・コントローラの低電力モードを制御する
ように構成される。
【００１７】上記スリープ制御手段は、バス上に交信さ
れるトランザクションに応答してメモリを低電力モード
から解除する。また、上記スリープ制御手段は、バス上
に交信されるトランザクションに応答して上記メモリ・
コントローラを低電力モードから解除する。
【００１８】
【発明の実施の形態】図１は、本発明を使用するコンピ
ュータの関連部分を示している。図１のコンピュータ
は、本発明を実施することができる電子装置の１つの例
にすぎず、別のタイプのプロセッサに基づく電子装置に
関しても本発明を同様に使用することが可能なことは明
白である。
【００１９】図１のコンピュータは、バス１１に接続す
るプロセッサまたはＣＰＵ１０を含む。メモリ・コント
ローラ１２はバスに接続し、メモリ１３はメモリ・コン
トローラ１２に接続している。プロセッサ１０は、オン
にされたスリープ信号に応答してスリープまたは低電力
モードに入る。このスリープ信号は、例えばPentiumPro
プロセッサのSTPCLK#と呼ばれるスリープ信号のよう
に、プロセッサ１０の特定のピンまたは端子上でオンに
される場合がある。スリープ信号は、また、バス１１に
発生する特定のトランザクションであることもある。ど
のような場合でも、なんらかの適切な手段によって電子
装置が所定の時間量使用されていないことが検出される
と、スリープ信号がオンにされる。ソフトウェアまたは
ハードウェア・タイマのようなどのような既存の手段も
スリープ信号をオンにするため使用することができる。
【００２０】プロセッサ１０は、スリープまたは低電力
モードに入る時、受信通知信号を発する。この受信通知
信号は、どのようなタイプのものでもよい。本発明の１
つの好ましい実施形態においては、この受信通知信号は
プロセッサ１０によってバス１１上に送信されるトラン
ザクションであり、例えば、PentiumProプロセッサのST
PCLKACKトランザクションである。しかしながら、どの
ようなタイプの受信通知信号でもよい。
【００２１】本発明に従って、この受信通知信号は、低
電力モードへのメモリ１３の設定を制御するために使用
される。これは、メモリをスリープ・モードに設定する
ため、例えば米国特許第5,262,998号に記載されている
ような特定のプロセッサ・コマンドの準備の必要性をな
くし、スリープまたは低電力モードに設定可能ないかな
る種類のメモリをも備えるプロセッサに対して本発明を
透過的に実施することができることを保証する。
【００２２】受信通知信号がプロセッサ１０によってバ
ス１１に送信されるトランザクションであれば、受信通
知信号を検出しメモリを低電力モードに設定する手段１
４は、メモリ・コントローラ１２に備えられるスリープ
制御手段１５に組み込むことが可能である。この構成
は、本発明の実施を特に簡単にする。実際、この場合、
いかなる新しい電気回路を備えることも必要でなく、バ
ス上の受信通知トランザクションを認識しこのトランザ
クションに応答してスリープ・コマンドをメモリ１３に
発信するようにメモリ・コントローラをプログラムすれ
ば十分である。
【００２３】その他のケースでは、受信通知信号を検出
するスリープ制御手段の実施形態は受信通知信号の特性
に依存する。どのようなケースであっても、本発明の手
段は、プロセッサにとって透過的であり、そのプロセッ
サに関する特定のファームウェアを必要としない。
【００２４】本発明は、例えばＳＤＲＡＭなどセルフ・
リフレーッシュ・モードを持つタイプのメモリに関して
活用可能である。この場合、メモリ１３は低電力モード
に設定されるとセルフ・リフレッシュ・モードに入る。
【００２５】このように、本発明はプロセッサおよびメ
モリの両方をスリープまたは低電力モードに設定する問
題の単純で簡単な解決策を提供する。当業者に明白であ
るように、本発明の使用は、メモリの低電力モードをプ
ロセッサに対して透過的にさせ、どのような特定のプロ
セッサ・ファームウェアの必要性をも回避する。本発明
の解決手段は、プロセッサがスリープ受信通知信号を発
信するや否やスリープ・モードへの迅速なメモリ設定を
行う。
【００２６】メモリのスリープ解除に関しては、多数の
アプローチが可能である。第１のアプーローチでは、ス
リープ信号はプロセッサの専用のピンに適用される信号
であり、プロセッサがスリープ・モードにある限りオン
に維持され、メモリを低電力モードに設定するためのス
リープ制御手段１５は、スリープ信号を検出し監視する
ように構成され、スリープ信号のオフに応答して、メモ
リの低電力モードを解除する。このような形態でのスリ
ープ信号の監視は、メモリ・スリープを解除すべき時を
認識する単純な手段である。
【００２７】このアプローチを拡張して、メモリ１３が
始動するまでオフとなったスリープ信号のプロセッサへ
の伝播を遅延させることができる。これは、スリープ信
号のオフへの切り替えをメモリの始動に必要な時間に対
応するあらかじめ定められた間遅延させることによって
実施される(図１のオフ信号検出および遅延機構１６参
照)。これは、プロセッサが始動する時メモリがスリー
プ解除されていて動作可能であることを保証する。
【００２８】メモリのスリープ解除の第２のアプローチ
は、メモリを低電力モードに設定するスリープ制御手段
１５が、バス上で交信されるトランザクションに応答し
て、メモリの低電力モードを解除するものである。この
アプローチの利点は、スリープ制御手段１５がスリープ
信号を監視する必要がないことである。また、プロセッ
サのスリープ期間中常にスリープ信号をオンにしておく
必要はなく、スリープ・モードを始動させるときにのみ
信号をオンにさせればよいという利点もある。このアプ
ローチは、また、プロセッサをスリープさせたままメモ
リ・アクセスのため一時的にメモリのスリープを解除す
ることができるという利点を持つ。これは、例えば、プ
ロセッサから独立してＩ／Ｏ装置によって実行されるＤ
ＭＡのようなアクセスの場合可能であり、この場合、例
えばバス・トランザクションが所与の期間検出されない
とメモリは再びスリープ・モードに戻される。
【００２９】上述の第２のアプローチに関する限り、メ
モリ・コントローラは、アクセスをバッファするか、あ
るいは後刻実行すべきことをプロセッサに通知するかい
ずれかの方法によって、メモリへの初期プロセッサ・ア
クセスを遅延させる必要がある。これは、ユーザによっ
て知覚される程全般的スリープ解除速度を遅くさせるも
のではない。試行されたメモリ・アクセスを遅延させる
代わりに、メモリがスリープから始動できる十分な時間
を確保するため、受け取る最初のトランザクションの後
のプロセッサ動作に一定の遅延を組み込むことは可能で
ある。
【００３０】また、スリープ制御手段１５がメモリがス
リープ解除中であることを標示するトランザクションを
バス上に発信し、プロセッサがこのトランザクションを
使用してメモリにアクセスすべきる時を決定するように
構成することも可能である。
【００３１】このように、上述した実施形態は、プロセ
ッサだけでなくメモリもスリープ・モードに設定し、メ
モリおよびプロセッサの適切なスリープ解除を保証する
解決手段を提供する。本現在によって提供される解決手
段は、プロセッサに対して透過的であり、プロセッサに
おけるいかなる特定のファームウェアも不要とする。本
発明の解決手段は、メモリ・コントローラの形態で実施
することができるが、この場合、使用されるメモリの特
定の特性に依存することなくメモリ・コントローラの形
態で実施することができる。このことは、本発明の実施
が余分なコストを要せずに可能であることを意味する。
【００３２】上記本発明の実施形態は、１例として記述
されたものにすぎない。本発明は、コンピュータ以外の
装置において使用することも、マルチプロセッサ・コン
ピュータにおいて使用することも可能である。
【００３３】本発明には、例として次のような実施様態
が含まれる。 （１）オンにされたスリープ信号に応答して受信通知信
号を発信して低電力モードに入るプロセッサと、低電力
モードに設定可能なメモリと、上記受信通知信号の検出
に応じて上記メモリを低電力モードに設定するスリープ
制御手段と、を備える電子装置。 （２）上記電子装置がメモリ・コントローラを更に備
え、上記スリープ制御手段が該メモリ・コントローラに
組み込まれる、上記（１）に記載の電子装置。 （３）上記電子装置が更に上記プロセッサおよび上記メ
モリ・コントローラに接続されるバスを備え、上記受信
通知信号が該バス上の１つのトランザクションである、
上記（２）に記載の電子装置。 （４）上記メモリ・コントローラが低電力モードに設定
可能であり、上記スリープ制御手段が上記メモリ・コン
トローラの低電力モードを制御するように構成される、
上記（２）または（３）のいずれかに記載の電子装置。 （５）上記メモリが低電力モードに設定されている時動
作可能なセルフ・リフレッシュ回路を上記メモリが有す
る、上記（１）乃至（４）のいずれかに記載の電子装
置。 （６）上記スリープ制御手段がオフにされた上記スリー
プ信号に応答して上記メモリを低電力モードから解除す
る、上記（１）乃至（５）のいずれかに記載の電子装
置。 （７）上記メモリがスリープから解除されるまで上記オ
フとされたスリープ信号のプロセッサへの送信を遅延さ
せるように上記スリープ制御手段が構成される、上記
（６）に記載の電子装置。 （８）上記スリープ制御手段が、上記バス上で交信され
るトランザクションに応答してメモリを低電力モードか
ら解除させる、上記（１）乃至（５）のいずれかに記載
の電子装置。
【００３４】（９）低電力モードに設定可能なメモリお
よびオンにされたスリープ信号に応答して受信通知信号
を発信して低電力モードに入る機能を持つプロセッサを
備える電子装置を低電力モードに設定する方法であっ
て、上記プロセッサによる受信通知信号の発信を検出す
るステップ(a)と、上記ステップ(a)に従って上記メモリ
を低電力モードに設定するステップ(b)と、を含む方
法。 （１０）上記プロセッサへのスリープ信号がオフとなっ
ていることを検出するステップ(c)と、上記ステップ(c)
に従って上記メモリの低電力モードを解除するステップ
(d)と、を含む上記（９）に記載の方法。 （１１）上記メモリのスリープが解除されるまで上記オ
フとなったスリープ信号の上記プロセッサへの送信を遅
延させるステップ(e)、を含む上記（１０）に記載の方
法。 （１２）上記電子装置が上記プロセッサに接続するバス
を備え、上記方法が、該バス上のトランザクションを監
視するステップ(c)と、該バス上でトランザクションが
検出される時上記メモリの低電力モードを解除するステ
ップ(d)と、を含む上記（９）に記載の方法。
【００３５】（１３）バスおよびメモリに接続するメモ
リ・コントローラであって、プロセッサからのスリープ
受信通知トランザクションを上記バス上で検出し、該ス
リープ受信通知トランザクションの検出とともに上記メ
モリを低電力モードに設定する機能を持つスリープ制御
手段を備えるメモリ・コントローラ。 （１４）上記メモリ・コントローラが低電力モードに設
定可能であり、上記スリープ制御手段が上記メモリ・コ
ントローラの低電力モードを制御するように構成され
る、上記（１３）に記載のメモリ・コントローラ。 （１５）上記スリープ制御手段が、上記バス上に交信さ
れるトランザクションに応答して上記メモリを低電力モ
ードから解除する、上記（１３）または（１４）のいず
れかに記載のメモリ・コントローラ。 （１６）上記スリープ制御手段が、上記バス上に交信さ
れるトランザクションに応答して上記メモリ・コントロ
ーラを低電力モードから解除する、上記（１４）または
（１５）のいずれかに記載のメモリ・コントローラ。
【００３６】
【発明の効果】本発明によって、プロセッサのスリープ
・モード信号受領信号に応答して、メモリおよびメモリ
・コントローラの低電力モードへの設定が可能となる。
また、メモリおよびメモリ・コントローラの低電力モー
ドはプロセッサへのスリープ解除検出とともに実行さ
れ、プロセッサの始動の時点でメモリが動作可能とな
る。本発明の実施には、いかなる新しい回路を備える必
要もない。
【図面の簡単な説明】
【図１】メモリ・コントローラを組み込んだコンピュー
タの一部を示すブロック図である。
【符号の説明】
１０ プロセッサ １１ バス １２ メモリ・コントローラ １３ メモリ １４ スリープ信号オン検出手段 １５ スリープ制御機構 １６ スリープ信号オフ検出／遅延手段

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】オンにされたスリープ信号に応答して受信
    通知信号を発信して低電力モードに入るプロセッサと、 低電力モードに設定可能なメモリと、 上記受信通知信号の検出に応じて上記メモリを低電力モ
    ードに設定するスリープ制御手段と、 を備える電子装置。
JP10005295A 1997-01-28 1998-01-14 電子装置 Pending JPH10228340A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP97410011A EP0855718A1 (en) 1997-01-28 1997-01-28 Memory low power mode control
EP97410011.7 1997-01-28

Publications (1)

Publication Number Publication Date
JPH10228340A true JPH10228340A (ja) 1998-08-25

Family

ID=8229945

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10005295A Pending JPH10228340A (ja) 1997-01-28 1998-01-14 電子装置

Country Status (3)

Country Link
US (1) US6128747A (ja)
EP (1) EP0855718A1 (ja)
JP (1) JPH10228340A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005202948A (ja) * 2003-12-24 2005-07-28 Texas Instruments Inc 移動装置のメモリ電流漏れを減少する方法と装置
JP2006517315A (ja) * 2003-01-09 2006-07-20 インテル コーポレイション プロセッサ電力状態を考慮するメモリコントローラ
US7302598B2 (en) 2001-10-26 2007-11-27 Fujitsu Limited Apparatus to reduce the internal frequency of an integrated circuit by detecting a drop in the voltage and frequency

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100603926B1 (ko) * 1999-10-25 2006-07-24 삼성전자주식회사 여러 전원 관리 상태를 갖는 컴퓨터 시스템을 위한 전원 공급 제어 회로 및 그의 제어 방법
US6571333B1 (en) * 1999-11-05 2003-05-27 Intel Corporation Initializing a memory controller by executing software in second memory to wakeup a system
JP2003515831A (ja) * 1999-11-24 2003-05-07 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 待機中に他のデータ処理装置の記憶装置にアクセス可能なデータ処理装置
US6886105B2 (en) * 2000-02-14 2005-04-26 Intel Corporation Method and apparatus for resuming memory operations from a low latency wake-up low power state
US6892315B1 (en) * 2000-05-24 2005-05-10 Cypress Semiconductor Corp. Adjustable microcontroller wake-up scheme that calibrates a programmable delay value based on a measured delay
JP4689087B2 (ja) * 2000-08-22 2011-05-25 キヤノン株式会社 情報処理装置及び省電力移行制御方法
US6779122B2 (en) * 2000-12-26 2004-08-17 Intel Corporation Method and apparatus for executing a long latency instruction to delay the restarting of an instruction fetch unit
US6802018B2 (en) * 2000-12-27 2004-10-05 Intel Corporation Method and apparatus to directly access a peripheral device when central processor operations are suspended
DE10108922B4 (de) * 2001-02-23 2013-01-31 Rohde & Schwarz Gmbh & Co. Kg Elektronische Speicheranordnung
US7051218B1 (en) * 2001-07-18 2006-05-23 Advanced Micro Devices, Inc. Message based power management
US7174467B1 (en) 2001-07-18 2007-02-06 Advanced Micro Devices, Inc. Message based power management in a multi-processor system
US7539878B2 (en) * 2001-09-19 2009-05-26 Freescale Semiconductor, Inc. CPU powerdown method and apparatus therefor
JP4007848B2 (ja) * 2002-05-08 2007-11-14 富士通株式会社 マイクロプロセッサおよびマイクロプロセッサの動作モード切替方法
US7032120B2 (en) * 2002-07-18 2006-04-18 Agere Systems Inc. Method and apparatus for minimizing power requirements in a computer peripheral device while in suspend state and returning to full operation state without loss of data
TWI224728B (en) * 2002-10-03 2004-12-01 Via Tech Inc Method and related apparatus for maintaining stored data of a dynamic random access memory
EP1548547A1 (en) * 2003-12-24 2005-06-29 Texas Instruments Incorporated Method and apparatus for reducing memory current leakage in a mobile device
US7698575B2 (en) 2004-03-30 2010-04-13 Intel Corporation Managing power consumption by requesting an adjustment to an operating point of a processor
US20050273559A1 (en) 2004-05-19 2005-12-08 Aris Aristodemou Microprocessor architecture including unified cache debug unit
US7343502B2 (en) * 2004-07-26 2008-03-11 Intel Corporation Method and apparatus for dynamic DLL powerdown and memory self-refresh
US8549186B2 (en) * 2005-02-17 2013-10-01 Hewlett-Packard Development Company, L.P. System and method for sharing a device across operating systems
US20070242550A1 (en) * 2006-03-29 2007-10-18 Sandisk Il Ltd. Device and method of controlling operation of a flash memory
JP4314249B2 (ja) * 2006-04-21 2009-08-12 キヤノン株式会社 省エネモード搭載装置を制御する情報処理装置及びその制御方法
US8090967B2 (en) * 2008-05-23 2012-01-03 Intel Corporation Power state transition initiation control of memory interconnect based on early warning signal, memory response time, and wakeup delay
US8051314B2 (en) * 2008-06-25 2011-11-01 Intel Corporation Serial ATA (SATA) power optimization through automatic deeper power state transition
US8271812B2 (en) 2010-04-07 2012-09-18 Apple Inc. Hardware automatic performance state transitions in system on processor sleep and wake events
US8468373B2 (en) 2011-01-14 2013-06-18 Apple Inc. Modifying performance parameters in multiple circuits according to a performance state table upon receiving a request to change a performance state
US8443221B2 (en) 2011-03-04 2013-05-14 Sandisk Technologies Inc. Methods, systems, and computer readable media for advanced power management for serial advanced technology attachment (SATA)-based storage devices
US8799697B2 (en) * 2011-09-26 2014-08-05 Qualcomm Incorporated Operating system synchronization in loosely coupled multiprocessor system and chips
TW201325136A (zh) * 2011-12-05 2013-06-16 Asix Electronics Corp 具有特殊遮罩遠端喚醒功能之通用序列匯流排裝置
KR20130087853A (ko) * 2012-01-30 2013-08-07 삼성전자주식회사 파워 컨트롤 시스템 및 그 동작 방법
KR102108374B1 (ko) * 2013-10-25 2020-05-08 삼성전자주식회사 스토리지 시스템 및 그것의 비신호 분석 방법
JP2016162303A (ja) * 2015-03-03 2016-09-05 株式会社東芝 無線通信装置
US11675659B2 (en) * 2016-07-15 2023-06-13 Advanced Micro Devices, Inc. DDR memory error recovery
CN111356214B (zh) * 2018-12-21 2023-08-04 杭州登虹科技有限公司 一种低功耗无线可视门铃休眠时间差唤醒优化方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4556952A (en) * 1981-08-12 1985-12-03 International Business Machines Corporation Refresh circuit for dynamic memory of a data processor employing a direct memory access controller
US5247655A (en) * 1989-11-07 1993-09-21 Chips And Technologies, Inc. Sleep mode refresh apparatus
JPH03231320A (ja) * 1990-02-06 1991-10-15 Mitsubishi Electric Corp マイクロコンピュータシステム
US5262998A (en) 1991-08-14 1993-11-16 Micron Technology, Inc. Dynamic random access memory with operational sleep mode
US5842029A (en) * 1991-10-17 1998-11-24 Intel Corporation Method and apparatus for powering down an integrated circuit transparently and its phase locked loop
JPH07504282A (ja) * 1991-11-12 1995-05-11 マイクロチップ テクノロジー インコーポレイテッド マイクロコントローラパワーアップ遅延装置
US5428252A (en) * 1992-01-03 1995-06-27 Zilog, Inc. Power supply interruption detection and response system for a microcontroller
US5365487A (en) * 1992-03-24 1994-11-15 Texas Instruments Incorporated DRAM power management with self-refresh
US5630143A (en) * 1992-03-27 1997-05-13 Cyrix Corporation Microprocessor with externally controllable power management
US5404543A (en) * 1992-05-29 1995-04-04 International Business Machines Corporation Method and system for reducing an amount of power utilized by selecting a lowest power mode from a plurality of power modes
JPH0773146A (ja) 1993-06-28 1995-03-17 Casio Comput Co Ltd 電子機器
WO1995018998A1 (en) * 1994-01-05 1995-07-13 Norand Corporation Safe-stop mode for a microprocessor operating in a pseudo-static random access memory environment
US5524249A (en) * 1994-01-27 1996-06-04 Compaq Computer Corporation Video subsystem power management apparatus and method
AU3313795A (en) * 1994-10-14 1996-04-26 Compaq Computer Corporation Circuit for placing a cache memory into low power mode in response to special bus cycles
US5586308A (en) * 1994-10-19 1996-12-17 Advanced Micro Devices, Inc. Clock control unit responsive to a power management state for clocking multiple clocked circuits connected thereto
US5692197A (en) * 1995-03-31 1997-11-25 Sun Microsystems, Inc. Method and apparatus for reducing power consumption in a computer network without sacrificing performance
US5774736A (en) * 1995-12-15 1998-06-30 Wright; Robert S. Redundant CPU power system
US5721935A (en) * 1995-12-20 1998-02-24 Compaq Computer Corporation Apparatus and method for entering low power mode in a computer system
JP3798476B2 (ja) * 1996-08-30 2006-07-19 株式会社東芝 コンピュータシステムおよびそのシステムにおけるキャッシュメモリのパワーダウン制御方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7302598B2 (en) 2001-10-26 2007-11-27 Fujitsu Limited Apparatus to reduce the internal frequency of an integrated circuit by detecting a drop in the voltage and frequency
US7320079B2 (en) 2001-10-26 2008-01-15 Fujitsu Limited Semiconductor integrated circuit device, an electronic apparatus including the device, and a power consumption reduction method
JP2006517315A (ja) * 2003-01-09 2006-07-20 インテル コーポレイション プロセッサ電力状態を考慮するメモリコントローラ
JP2005202948A (ja) * 2003-12-24 2005-07-28 Texas Instruments Inc 移動装置のメモリ電流漏れを減少する方法と装置

Also Published As

Publication number Publication date
US6128747A (en) 2000-10-03
EP0855718A1 (en) 1998-07-29

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