JPH10229165A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH10229165A JPH10229165A JP9031846A JP3184697A JPH10229165A JP H10229165 A JPH10229165 A JP H10229165A JP 9031846 A JP9031846 A JP 9031846A JP 3184697 A JP3184697 A JP 3184697A JP H10229165 A JPH10229165 A JP H10229165A
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Abstract
(57)【要約】
【課題】 より小さな電圧で所望のしきい値電圧の変化
量を得ることができ、低電圧における高速動作と低スタ
ンバイリーク電流を両立した半導体集積回路装置を提供
する。 【解決手段】 高電圧側電源線電圧Ｖｄｄと低電圧側電
源線電圧Ｖｓｓとの間に接続された、ＰＭＯＳＦＥＴ１
とＮＭＯＳＦＥＴ２を備えたＣＭＯＳ回路を含む半導体
集積回路装置が提供される。スイッチＳＷ１は動作モー
ド信号に応じて高電圧側電源線電圧Ｖｄｄ１とＶｄｄ２
とを選択的に切り換えてＶｄｄを設定する。スイッチＳ
Ｗ２は動作モード信号に応じてＰＭＯＳＦＥＴ１の基板
電圧Ｖｂｐ１とＶｂｐ２とを選択的に切り換えてＶｂｐ
を設定する。スイッチＳＷ３は動作モード信号に応じて
ＮＭＯＳＦＥＴの基板電圧Ｖｂｎ１とＶｂｎ２とを選択
的に切り換えてＶｂｎを設定する。スイッチＳＷ４は動
作モード信号に応じて低電圧側電源線電圧Ｖｓｓ１とＶ
ｓｓ２とを選択的に切り換えてＶｓｓを設定する。
量を得ることができ、低電圧における高速動作と低スタ
ンバイリーク電流を両立した半導体集積回路装置を提供
する。 【解決手段】 高電圧側電源線電圧Ｖｄｄと低電圧側電
源線電圧Ｖｓｓとの間に接続された、ＰＭＯＳＦＥＴ１
とＮＭＯＳＦＥＴ２を備えたＣＭＯＳ回路を含む半導体
集積回路装置が提供される。スイッチＳＷ１は動作モー
ド信号に応じて高電圧側電源線電圧Ｖｄｄ１とＶｄｄ２
とを選択的に切り換えてＶｄｄを設定する。スイッチＳ
Ｗ２は動作モード信号に応じてＰＭＯＳＦＥＴ１の基板
電圧Ｖｂｐ１とＶｂｐ２とを選択的に切り換えてＶｂｐ
を設定する。スイッチＳＷ３は動作モード信号に応じて
ＮＭＯＳＦＥＴの基板電圧Ｖｂｎ１とＶｂｎ２とを選択
的に切り換えてＶｂｎを設定する。スイッチＳＷ４は動
作モード信号に応じて低電圧側電源線電圧Ｖｓｓ１とＶ
ｓｓ２とを選択的に切り換えてＶｓｓを設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧Ｖｄｄを有す
る高電圧側電源線と、電圧Ｖｓｓを有する低電圧側電源
線との間に接続された、ＰＭＯＳＦＥＴとＮＭＯＳＦＥ
Ｔを備えたＣＭＯＳ回路を含む半導体集積回路装置に関
する。
る高電圧側電源線と、電圧Ｖｓｓを有する低電圧側電源
線との間に接続された、ＰＭＯＳＦＥＴとＮＭＯＳＦＥ
Ｔを備えたＣＭＯＳ回路を含む半導体集積回路装置に関
する。
【０００２】
【従来の技術】半導体集積回路の速度を維持しつつ低電
力化を達成するため、電源電圧としきい値電圧の両方を
下げる手法が用いられている。しきい値電圧を下げた場
合、スタンバイリーク電流が大きくなる問題があり、こ
の問題に対する解決方法が、例えば、従来技術文献１
「黒田忠広ほか，“しきい電圧を可変にして消費電力を
最大で１桁カットする”，日経マイクロデバイス，９６
年８月号，ｐｐ．５７−６６」、従来技術文献２「藤田
哲也ほか，“A 0.9V 150MHz 10mW 4mm2 2-D Discrete C
osine Transform Core Processor with Variable Thres
hold-Voltage(VT) Scheme”，電子通信情報学会技術報
告，ＥＤ９６−４９，ＳＤＭ９６−３２，ＩＣＤ９６−
５２，１９９６年６月」及び特開平６−５３４９６号公
報において開示されている。
力化を達成するため、電源電圧としきい値電圧の両方を
下げる手法が用いられている。しきい値電圧を下げた場
合、スタンバイリーク電流が大きくなる問題があり、こ
の問題に対する解決方法が、例えば、従来技術文献１
「黒田忠広ほか，“しきい電圧を可変にして消費電力を
最大で１桁カットする”，日経マイクロデバイス，９６
年８月号，ｐｐ．５７−６６」、従来技術文献２「藤田
哲也ほか，“A 0.9V 150MHz 10mW 4mm2 2-D Discrete C
osine Transform Core Processor with Variable Thres
hold-Voltage(VT) Scheme”，電子通信情報学会技術報
告，ＥＤ９６−４９，ＳＤＭ９６−３２，ＩＣＤ９６−
５２，１９９６年６月」及び特開平６−５３４９６号公
報において開示されている。
【０００３】これらの従来技術において、ＭＯＳＦＥＴ
のしきい値電圧の可変制御のために、基板電圧又はソー
ス電圧のどちらか一方の電圧制御により生じる基板・ソ
ース間電圧Ｖｂｓが用いられていた。この場合、電圧を
制御しない電源線の電圧は固定されていた。
のしきい値電圧の可変制御のために、基板電圧又はソー
ス電圧のどちらか一方の電圧制御により生じる基板・ソ
ース間電圧Ｖｂｓが用いられていた。この場合、電圧を
制御しない電源線の電圧は固定されていた。
【０００４】従来技術のＶＴ方式をＣＭＯＳインバータ
回路に応用した場合の具体例を図５に示す。ＶＴ方式
は、基板電圧によりしきい値電圧を制御するもので、Ｎ
ＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの各ソースの電圧はそ
れぞれＯＶ及び０．９Ｖに固定されている。また、ＮＭ
ＯＳＦＥＴの基板電圧Ｖｂｎは回路動作時には−０．５
Ｖに、待機時には−３．３Ｖに設定されるとともに、Ｐ
ＭＯＳＦＥＴの基板電圧Ｖｂｐは回路動作時には１．４
Ｖに、待機時には４．２Ｖに設定されており、ＮＭＯＳ
ＦＥＴ及びＰＭＯＳＦＥＴともに、回路動作時には０．
５Ｖ、待機時には３．３Ｖの逆方向の基板・ソース間電
圧Ｖｂｓが印加されるようになっている。ところで、Ｎ
ＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのしきい値電圧の絶対
値は、回路動作時には０．１Ｖ、待機時には０．５Ｖと
なっており、低電源電圧での回路動作時における高速性
の確保と待機時のリーク電流抑制が可能となっている。
さらに、基板電圧の値は、リーク電流モニタと呼ばれる
しきい値電圧変動検知回路と基板電圧制御回路による帰
還制御となっており、しきい値電圧のバラツキも抑制す
ることができるように工夫されている。
回路に応用した場合の具体例を図５に示す。ＶＴ方式
は、基板電圧によりしきい値電圧を制御するもので、Ｎ
ＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの各ソースの電圧はそ
れぞれＯＶ及び０．９Ｖに固定されている。また、ＮＭ
ＯＳＦＥＴの基板電圧Ｖｂｎは回路動作時には−０．５
Ｖに、待機時には−３．３Ｖに設定されるとともに、Ｐ
ＭＯＳＦＥＴの基板電圧Ｖｂｐは回路動作時には１．４
Ｖに、待機時には４．２Ｖに設定されており、ＮＭＯＳ
ＦＥＴ及びＰＭＯＳＦＥＴともに、回路動作時には０．
５Ｖ、待機時には３．３Ｖの逆方向の基板・ソース間電
圧Ｖｂｓが印加されるようになっている。ところで、Ｎ
ＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのしきい値電圧の絶対
値は、回路動作時には０．１Ｖ、待機時には０．５Ｖと
なっており、低電源電圧での回路動作時における高速性
の確保と待機時のリーク電流抑制が可能となっている。
さらに、基板電圧の値は、リーク電流モニタと呼ばれる
しきい値電圧変動検知回路と基板電圧制御回路による帰
還制御となっており、しきい値電圧のバラツキも抑制す
ることができるように工夫されている。
【０００５】
【発明が解決しようとする課題】図６に、実際のＮＭＯ
ＳＦＥＴにおける、基板電圧Ｖｂｎ（正で順方向バイア
スであり、負で逆方向バイアスである。）としきい値電
圧Ｖｔｎの関係を示す。ソース電圧は０Ｖで固定され、
ドレイン電圧は０．１Ｖで固定している。一般に、ＮＭ
ＯＳＦＥＴにおける、基板・ソース間電圧Ｖｂｓとしき
い値電圧Ｖｔの関係は、次の数１で表される。
ＳＦＥＴにおける、基板電圧Ｖｂｎ（正で順方向バイア
スであり、負で逆方向バイアスである。）としきい値電
圧Ｖｔｎの関係を示す。ソース電圧は０Ｖで固定され、
ドレイン電圧は０．１Ｖで固定している。一般に、ＮＭ
ＯＳＦＥＴにおける、基板・ソース間電圧Ｖｂｓとしき
い値電圧Ｖｔの関係は、次の数１で表される。
【０００６】
【数１】Ｖｔ＝ａ＋ｂ・√（ｃ−Ｖｂｓ）
【０００７】ここで、ａ、ｂ及びｃはデバイス構造や製
造プロセスによるパラメータで、シリコン材料を用いた
ＮＭＯＳＦＥＴでは、ｃの値はおよそ０〜１．２Ｖの範
囲である。図６及び数１から明らかなように、基板・ソ
ース間電圧Ｖｂｓを変化させてしきい値電圧Ｖｔを制御
する場合、基板・ソース間電圧Ｖｂｓの変化量に対する
Ｖｔの変化量の割合ΔＶｔ／ΔＶｂｓは、逆方向バイア
ス電圧の絶対値を大きくすればするほど小さくなる。従
って、従来技術文献１及び２のように逆方向の基板・ソ
ース間電圧Ｖｂｓのみを用いた場合は、所望のしきい値
電圧変化量を得るためには大きなＶｂｓの差が必要とな
る。さらに、逆方向の基板・ソース間電圧Ｖｂｓのみを
用いる場合、元のＭＯＳＦＥＴのしきい値電圧の設定を
低くする必要がある。一般に、低いしきい値電圧のＭＯ
ＳＦＥＴを形成するには基板濃度を薄くする方法が知ら
れているが、基板濃度が薄いと基板バイアス効果が小さ
くなり、所望のしきい値電圧変化量を得るためには、よ
り大きな基板・ソース間電圧Ｖｂｓが必要となる。ま
た、基板濃度が薄いと短チャネル効果も大きくなり、素
子の微細化が困難になるという問題もある。
造プロセスによるパラメータで、シリコン材料を用いた
ＮＭＯＳＦＥＴでは、ｃの値はおよそ０〜１．２Ｖの範
囲である。図６及び数１から明らかなように、基板・ソ
ース間電圧Ｖｂｓを変化させてしきい値電圧Ｖｔを制御
する場合、基板・ソース間電圧Ｖｂｓの変化量に対する
Ｖｔの変化量の割合ΔＶｔ／ΔＶｂｓは、逆方向バイア
ス電圧の絶対値を大きくすればするほど小さくなる。従
って、従来技術文献１及び２のように逆方向の基板・ソ
ース間電圧Ｖｂｓのみを用いた場合は、所望のしきい値
電圧変化量を得るためには大きなＶｂｓの差が必要とな
る。さらに、逆方向の基板・ソース間電圧Ｖｂｓのみを
用いる場合、元のＭＯＳＦＥＴのしきい値電圧の設定を
低くする必要がある。一般に、低いしきい値電圧のＭＯ
ＳＦＥＴを形成するには基板濃度を薄くする方法が知ら
れているが、基板濃度が薄いと基板バイアス効果が小さ
くなり、所望のしきい値電圧変化量を得るためには、よ
り大きな基板・ソース間電圧Ｖｂｓが必要となる。ま
た、基板濃度が薄いと短チャネル効果も大きくなり、素
子の微細化が困難になるという問題もある。
【０００８】また、上述の特開平６−５３４９６号公報
のように順方向の基板・ソース間電圧Ｖｂｓをも用いた
場合は、所望のしきい値電圧の変化量を得るための変化
量ΔＶｂｓは、従来技術文献１及び２のように逆方向の
基板・ソース間電圧Ｖｂｓのみを用いた場合よりは小さ
くてよいが、基板電圧又はソース電圧のどちらか一方の
電圧制御だけではある程度の電圧を必要とすることに変
わりはない。
のように順方向の基板・ソース間電圧Ｖｂｓをも用いた
場合は、所望のしきい値電圧の変化量を得るための変化
量ΔＶｂｓは、従来技術文献１及び２のように逆方向の
基板・ソース間電圧Ｖｂｓのみを用いた場合よりは小さ
くてよいが、基板電圧又はソース電圧のどちらか一方の
電圧制御だけではある程度の電圧を必要とすることに変
わりはない。
【０００９】この場合、ＭＯＳＦＥＴのゲート酸化膜耐
圧も大きくなくてはならず、ゲート酸化膜厚を厚くする
等の工夫が必要であるが、駆動能力を上げるにはできる
だけ薄いゲート酸化膜を用いた方がよいので、このよう
なデバイス構造は低電源電圧での高速動作には不利であ
る。また、ウェル間耐圧も大きくなくてはならず、低電
源電圧に対応させウェル間耐圧を小さくし、チップ面積
を小さくできるという利点をうまく活用できない。ま
た、電源電圧よりも高い電圧や負電圧の発生には、例え
ばチャージポンピング回路が用いられるが、このチャー
ジポンピング回路の能力も高いものが必要になる。従来
技術のＶＴ方式の例では、回路の電源電圧は０．９Ｖで
あるが、ＭＯＳＦＥＴのゲート酸化膜耐圧は４．２Ｖ、
ウェル間耐圧は７．５Ｖ必要で、回路の電源電圧に対し
て±３．３Ｖを発生するチャージポンピング回路が必要
になるという問題点があった。
圧も大きくなくてはならず、ゲート酸化膜厚を厚くする
等の工夫が必要であるが、駆動能力を上げるにはできる
だけ薄いゲート酸化膜を用いた方がよいので、このよう
なデバイス構造は低電源電圧での高速動作には不利であ
る。また、ウェル間耐圧も大きくなくてはならず、低電
源電圧に対応させウェル間耐圧を小さくし、チップ面積
を小さくできるという利点をうまく活用できない。ま
た、電源電圧よりも高い電圧や負電圧の発生には、例え
ばチャージポンピング回路が用いられるが、このチャー
ジポンピング回路の能力も高いものが必要になる。従来
技術のＶＴ方式の例では、回路の電源電圧は０．９Ｖで
あるが、ＭＯＳＦＥＴのゲート酸化膜耐圧は４．２Ｖ、
ウェル間耐圧は７．５Ｖ必要で、回路の電源電圧に対し
て±３．３Ｖを発生するチャージポンピング回路が必要
になるという問題点があった。
【００１０】本発明の目的は以上問題点を解決し、より
小さな電圧で所望のしきい値電圧の変化量を得ることが
でき、低電圧における高速動作と低スタンバイリーク電
流を両立した半導体集積回路装置を提供することにあ
る。
小さな電圧で所望のしきい値電圧の変化量を得ることが
でき、低電圧における高速動作と低スタンバイリーク電
流を両立した半導体集積回路装置を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体集積回路装置は、電圧Ｖｄｄを有する高電圧
側電源線と、電圧Ｖｓｓを有する低電圧側電源線との間
に接続された、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを備え
たＣＭＯＳ回路を含む半導体集積回路装置において、上
記半導体集積回路装置の動作モード信号に応じて、それ
ぞれ電源回路から供給された、第１の動作モードのとき
の高電圧側電源線電圧Ｖｄｄ１と、第２の動作モードの
ときの高電圧側電源線電圧Ｖｄｄ２とを選択的に切り換
えて高電圧側電源線電圧Ｖｄｄを設定する第１の切換手
段と、上記動作モード信号に応じて、それぞれ電源回路
から供給された、第１の動作モードのときのＰＭＯＳＦ
ＥＴの基板電圧又はウェル電圧Ｖｂｐ１と、第２の動作
モードのときのＰＭＯＳＦＥＴの基板電圧又はウェル電
圧Ｖｂｐ２とを選択的に切り換えてＰＭＯＳＦＥＴの基
板電圧又はウェル電圧Ｖｂｐを設定する第２の切換手段
と、上記動作モード信号に応じて、それぞれ電源回路か
ら供給された、第１の動作モードのときのＮＭＯＳＦＥ
Ｔの基板電圧又はウェル電圧Ｖｂｎ１と、第２の動作モ
ードのときのＮＭＯＳＦＥＴの基板電圧又はウェル電圧
Ｖｂｎ２とを選択的に切り換えてＮＭＯＳＦＥＴの基板
電圧又はウェル電圧Ｖｂｎを設定する第３の切換手段
と、上記動作モード信号に応じて、それぞれ電源回路か
ら供給された、第１の動作モードのときの低電圧側電源
線電圧Ｖｓｓ１と、第２の動作モードのときの低電圧側
電源線電圧Ｖｓｓ２とを選択的に切り換えて低電圧側電
源線電圧Ｖｓｓを設定する第４の切換手段と、上記動作
モード信号を発生して上記第１と第２と第３と第４の切
換手段の切り換え動作を制御する制御手段を備えたこと
を特徴とする。
載の半導体集積回路装置は、電圧Ｖｄｄを有する高電圧
側電源線と、電圧Ｖｓｓを有する低電圧側電源線との間
に接続された、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを備え
たＣＭＯＳ回路を含む半導体集積回路装置において、上
記半導体集積回路装置の動作モード信号に応じて、それ
ぞれ電源回路から供給された、第１の動作モードのとき
の高電圧側電源線電圧Ｖｄｄ１と、第２の動作モードの
ときの高電圧側電源線電圧Ｖｄｄ２とを選択的に切り換
えて高電圧側電源線電圧Ｖｄｄを設定する第１の切換手
段と、上記動作モード信号に応じて、それぞれ電源回路
から供給された、第１の動作モードのときのＰＭＯＳＦ
ＥＴの基板電圧又はウェル電圧Ｖｂｐ１と、第２の動作
モードのときのＰＭＯＳＦＥＴの基板電圧又はウェル電
圧Ｖｂｐ２とを選択的に切り換えてＰＭＯＳＦＥＴの基
板電圧又はウェル電圧Ｖｂｐを設定する第２の切換手段
と、上記動作モード信号に応じて、それぞれ電源回路か
ら供給された、第１の動作モードのときのＮＭＯＳＦＥ
Ｔの基板電圧又はウェル電圧Ｖｂｎ１と、第２の動作モ
ードのときのＮＭＯＳＦＥＴの基板電圧又はウェル電圧
Ｖｂｎ２とを選択的に切り換えてＮＭＯＳＦＥＴの基板
電圧又はウェル電圧Ｖｂｎを設定する第３の切換手段
と、上記動作モード信号に応じて、それぞれ電源回路か
ら供給された、第１の動作モードのときの低電圧側電源
線電圧Ｖｓｓ１と、第２の動作モードのときの低電圧側
電源線電圧Ｖｓｓ２とを選択的に切り換えて低電圧側電
源線電圧Ｖｓｓを設定する第４の切換手段と、上記動作
モード信号を発生して上記第１と第２と第３と第４の切
換手段の切り換え動作を制御する制御手段を備えたこと
を特徴とする。
【００１２】また、請求項２記載の半導体集積回路装置
は、請求項１記載の半導体集積回路装置において、Ｖｄ
ｄ１＞Ｖｄｄ２＞Ｖｓｓ２＞Ｖｓｓ１、Ｖｂｐ２＞Ｖｂ
ｐ１、及びＶｂｎ１＞Ｖｂｎ２となるように設定された
ことを特徴とする。
は、請求項１記載の半導体集積回路装置において、Ｖｄ
ｄ１＞Ｖｄｄ２＞Ｖｓｓ２＞Ｖｓｓ１、Ｖｂｐ２＞Ｖｂ
ｐ１、及びＶｂｎ１＞Ｖｂｎ２となるように設定された
ことを特徴とする。
【００１３】さらに、請求項３記載の半導体集積回路装
置は、請求項１記載の半導体集積回路装置において、Ｖ
ｄｄ１＝Ｖｂｐ１、Ｖｓｓ１＝Ｖｂｎ１、Ｖｄｄ２＜Ｖ
ｂｐ２、及びＶｓｓ２＞Ｖｂｎ２となるように設定され
たことを特徴とする。
置は、請求項１記載の半導体集積回路装置において、Ｖ
ｄｄ１＝Ｖｂｐ１、Ｖｓｓ１＝Ｖｂｎ１、Ｖｄｄ２＜Ｖ
ｂｐ２、及びＶｓｓ２＞Ｖｂｎ２となるように設定され
たことを特徴とする。
【００１４】また、請求項４記載の半導体集積回路装置
は、請求項１記載の半導体集積回路装置において、Ｖｄ
ｄ１＞Ｖｂｐ１、Ｖｂｎ１＞Ｖｓｓ１、Ｖｂｐ２＞Ｖｄ
ｄ２、及びＶｓｓ２＞Ｖｂｎ２となるように設定された
ことを特徴とする。
は、請求項１記載の半導体集積回路装置において、Ｖｄ
ｄ１＞Ｖｂｐ１、Ｖｂｎ１＞Ｖｓｓ１、Ｖｂｐ２＞Ｖｄ
ｄ２、及びＶｓｓ２＞Ｖｂｎ２となるように設定された
ことを特徴とする。
【００１５】さらに、請求項５記載の半導体集積回路装
置は、請求項４記載の半導体集積回路装置において、Ｖ
ｄｄ１＝Ｖｂｐ２、Ｖｄｄ２＝Ｖｂｐ１、Ｖｓｓ２＝Ｖ
ｂｎ１、及びＶｓｓ１＝Ｖｂｎ２となるように設定され
たことを特徴とする。
置は、請求項４記載の半導体集積回路装置において、Ｖ
ｄｄ１＝Ｖｂｐ２、Ｖｄｄ２＝Ｖｂｐ１、Ｖｓｓ２＝Ｖ
ｂｎ１、及びＶｓｓ１＝Ｖｂｎ２となるように設定され
たことを特徴とする。
【００１６】またさらに、請求項６記載の半導体集積回
路装置は、請求項３記載の半導体集積回路装置におい
て、上記電源回路は、第１の電源から供給された電圧Ｖ
ｄｄ１＝Ｖｂｐ１を上記第１と第２の切換手段に印加す
る第１の印加手段と、上記第１の電源から供給された電
圧Ｖｄｄ１＝Ｖｂｐ１を電圧Ｖｄｄ２に降圧して上記第
１の切換手段に供給する第１の降圧手段と、上記第１の
電源から供給された電圧Ｖｄｄ１＝Ｖｂｐ１を電圧Ｖｂ
ｐ２に昇圧して上記第２の切換手段に供給する第１の昇
圧手段と、第２の電源から供給された電圧Ｖｂｎ１＝Ｖ
ｓｓ１を上記第３と第４の切換手段に印加する第２の印
加手段と、上記第２の電源から供給された電圧Ｖｂｎ１
＝Ｖｓｓ１を電圧Ｖｂｎ２に降圧して上記第３の切換手
段に供給する第２の降圧手段と、上記第２の電源から供
給された電圧Ｖｂｎ１＝Ｖｓｓ１を電圧Ｖｓｓ２に昇圧
して上記第４の切換手段に供給する第２の昇圧手段とを
備えたことを特徴とする。
路装置は、請求項３記載の半導体集積回路装置におい
て、上記電源回路は、第１の電源から供給された電圧Ｖ
ｄｄ１＝Ｖｂｐ１を上記第１と第２の切換手段に印加す
る第１の印加手段と、上記第１の電源から供給された電
圧Ｖｄｄ１＝Ｖｂｐ１を電圧Ｖｄｄ２に降圧して上記第
１の切換手段に供給する第１の降圧手段と、上記第１の
電源から供給された電圧Ｖｄｄ１＝Ｖｂｐ１を電圧Ｖｂ
ｐ２に昇圧して上記第２の切換手段に供給する第１の昇
圧手段と、第２の電源から供給された電圧Ｖｂｎ１＝Ｖ
ｓｓ１を上記第３と第４の切換手段に印加する第２の印
加手段と、上記第２の電源から供給された電圧Ｖｂｎ１
＝Ｖｓｓ１を電圧Ｖｂｎ２に降圧して上記第３の切換手
段に供給する第２の降圧手段と、上記第２の電源から供
給された電圧Ｖｂｎ１＝Ｖｓｓ１を電圧Ｖｓｓ２に昇圧
して上記第４の切換手段に供給する第２の昇圧手段とを
備えたことを特徴とする。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明に係
る実施形態について説明する。
る実施形態について説明する。
【００１８】＜第１の実施形態＞図１は、本発明に係る
第１の実施形態であるＣＭＯＳインバータ回路とその電
源回路とを示す回路図である。本実施形態のＣＭＯＳイ
ンバータ回路は、図１に示すように、電圧Ｖｄｄを有す
る高電圧側電源線と、電圧Ｖｓｓを有する低電圧側電源
線との間に接続された、ＰＭＯＳＦＥＴ１とＮＭＯＳＦ
ＥＴ２を備えたＣＭＯＳインバータ回路であって、当該
回路の動作時である第１の動作モードと、当該回路の待
機時である第２の動作モードとを有する。動作モード切
換信号発生器１０は、第１の動作モードのときに、Ｈレ
ベルの動作モード切換信号を発生してスイッチＳＷ１，
ＳＷ２，ＳＷ３，ＳＷ４の各制御端子に出力する一方、
第２の動作モードのときに、Ｌレベルの動作モード切換
信号を発生してスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ
４の各制御端子に出力する。
第１の実施形態であるＣＭＯＳインバータ回路とその電
源回路とを示す回路図である。本実施形態のＣＭＯＳイ
ンバータ回路は、図１に示すように、電圧Ｖｄｄを有す
る高電圧側電源線と、電圧Ｖｓｓを有する低電圧側電源
線との間に接続された、ＰＭＯＳＦＥＴ１とＮＭＯＳＦ
ＥＴ２を備えたＣＭＯＳインバータ回路であって、当該
回路の動作時である第１の動作モードと、当該回路の待
機時である第２の動作モードとを有する。動作モード切
換信号発生器１０は、第１の動作モードのときに、Ｈレ
ベルの動作モード切換信号を発生してスイッチＳＷ１，
ＳＷ２，ＳＷ３，ＳＷ４の各制御端子に出力する一方、
第２の動作モードのときに、Ｌレベルの動作モード切換
信号を発生してスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ
４の各制御端子に出力する。
【００１９】図１において、入力信号は、ＰＭＯＳＦＥ
Ｔ１及びＮＭＯＳＦＥＴ２の各ゲートに印加され、ＰＭ
ＯＳＦＥＴ１のソースは、電圧Ｖｄｄを有する高電圧側
電源線及びスイッチＳＷ１の共通端子に接続される一
方、ＮＭＯＳＦＥＴ２のソースは、電圧Ｖｓｓ（＜Ｖｄ
ｄ）を有する低電圧側電源線及びスイッチＳＷ４の共通
端子に接続される。ＰＭＯＳＦＥＴ１の半導体基板に
は、スイッチＳＷ２の共通端子から基板電圧Ｖｂｐが印
加される一方、ＮＭＯＳＦＥＴ２の半導体基板には、ス
イッチＳＷ３の共通端子から基板電圧Ｖｂｎが印加され
る。ＰＭＯＳＦＥＴ１及びＮＭＯＳＦＥＴ２の各ドレイ
ンはともに接続されて、当該ドレインから出力信号が出
力される。
Ｔ１及びＮＭＯＳＦＥＴ２の各ゲートに印加され、ＰＭ
ＯＳＦＥＴ１のソースは、電圧Ｖｄｄを有する高電圧側
電源線及びスイッチＳＷ１の共通端子に接続される一
方、ＮＭＯＳＦＥＴ２のソースは、電圧Ｖｓｓ（＜Ｖｄ
ｄ）を有する低電圧側電源線及びスイッチＳＷ４の共通
端子に接続される。ＰＭＯＳＦＥＴ１の半導体基板に
は、スイッチＳＷ２の共通端子から基板電圧Ｖｂｐが印
加される一方、ＮＭＯＳＦＥＴ２の半導体基板には、ス
イッチＳＷ３の共通端子から基板電圧Ｖｂｎが印加され
る。ＰＭＯＳＦＥＴ１及びＮＭＯＳＦＥＴ２の各ドレイ
ンはともに接続されて、当該ドレインから出力信号が出
力される。
【００２０】スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４
はそれぞれ、第１の動作モードのときのＨレベルの動作
モード切換信号に応答してａ接点側に切り換えられる一
方、第２の動作モードのときのＬレベルの動作モード切
換信号に応答してｂ接点側に切り換えられる。従って、
スイッチＳＷ１は、動作モード切換信号に応答して、そ
れぞれ当該ＣＭＯＳインバータ回路のチップ内部に形成
された電源回路から供給された、第１の動作モードのと
きの高電圧側電源線電圧Ｖｄｄ１と、第２の動作モード
のときの高電圧側電源線電圧Ｖｄｄ２とを選択的に切り
換えて高電圧側電源線電圧Ｖｄｄを設定する。また、ス
イッチＳＷ２は、動作モード切換信号に応答して、それ
ぞれ電源回路から供給された、第１の動作モードのとき
のＰＭＯＳＦＥＴ１の基板電圧Ｖｂｐ１と、第２の動作
モードのときのＰＭＯＳＦＥＴ１の基板電圧Ｖｂｐ２と
を選択的に切り換えてＰＭＯＳＦＥＴ１の基板電圧を設
定する。さらに、スイッチＳＷ３は、動作モード切換信
号に応答して、それぞれ電源回路から供給された、第１
の動作モードのときのＮＭＯＳＦＥＴの基板電圧Ｖｂｎ
１と、第２の動作モードのときのＮＭＯＳＦＥＴの基板
電圧Ｖｂｎ２とを選択的に切り換えてＮＭＯＳＦＥＴの
基板電圧Ｖｂｎを設定する。またさらに、スイッチＳＷ
４は、動作モード切換信号に応答して、それぞれ電源回
路から供給された、第１の動作モードのときの低電圧側
電源線電圧Ｖｓｓ１と、第２の動作モードのときの低電
圧側電源線電圧Ｖｓｓ２とを選択的に切り換えて低電圧
側電源線電圧Ｖｓｓを設定する。
はそれぞれ、第１の動作モードのときのＨレベルの動作
モード切換信号に応答してａ接点側に切り換えられる一
方、第２の動作モードのときのＬレベルの動作モード切
換信号に応答してｂ接点側に切り換えられる。従って、
スイッチＳＷ１は、動作モード切換信号に応答して、そ
れぞれ当該ＣＭＯＳインバータ回路のチップ内部に形成
された電源回路から供給された、第１の動作モードのと
きの高電圧側電源線電圧Ｖｄｄ１と、第２の動作モード
のときの高電圧側電源線電圧Ｖｄｄ２とを選択的に切り
換えて高電圧側電源線電圧Ｖｄｄを設定する。また、ス
イッチＳＷ２は、動作モード切換信号に応答して、それ
ぞれ電源回路から供給された、第１の動作モードのとき
のＰＭＯＳＦＥＴ１の基板電圧Ｖｂｐ１と、第２の動作
モードのときのＰＭＯＳＦＥＴ１の基板電圧Ｖｂｐ２と
を選択的に切り換えてＰＭＯＳＦＥＴ１の基板電圧を設
定する。さらに、スイッチＳＷ３は、動作モード切換信
号に応答して、それぞれ電源回路から供給された、第１
の動作モードのときのＮＭＯＳＦＥＴの基板電圧Ｖｂｎ
１と、第２の動作モードのときのＮＭＯＳＦＥＴの基板
電圧Ｖｂｎ２とを選択的に切り換えてＮＭＯＳＦＥＴの
基板電圧Ｖｂｎを設定する。またさらに、スイッチＳＷ
４は、動作モード切換信号に応答して、それぞれ電源回
路から供給された、第１の動作モードのときの低電圧側
電源線電圧Ｖｓｓ１と、第２の動作モードのときの低電
圧側電源線電圧Ｖｓｓ２とを選択的に切り換えて低電圧
側電源線電圧Ｖｓｓを設定する。
【００２１】第１の実施形態において、例えば、図１か
ら明らかなように、第１の動作モードにおいて、ＣＭＯ
Ｓインバータ回路が高速に動作（高速モード）するよう
に、Ｖｄｄ１＝３Ｖ、Ｖｓｓ１＝０Ｖ、Ｖｂｐ１＝３．
５Ｖ、Ｖｂｎ１＝−０．５Ｖとした。このとき、ＰＭＯ
ＳＦＥＴ１の基板・ソース間電圧Ｖｂｓｐ１＝Ｖｂｐ１
−Ｖｄｄ１＝０．５Ｖであり、ＮＭＯＳＦＥＴ２の基板
・ソース間電圧Ｖｂｓｎ１＝Ｖｂｎ１−Ｖｓｓ１＝−
０．５Ｖである。このときのＰＭＯＳＦＥＴ１及びＮＭ
ＯＳＦＥＴ２のしきい値電圧Ｖｔｈｐ１，Ｖｔｈｎ１
は、製造プロセスを制御することにより、Ｖｔｈｐ１＝
Ｖｔｈｎ１＝０．４Ｖになるように設定した。
ら明らかなように、第１の動作モードにおいて、ＣＭＯ
Ｓインバータ回路が高速に動作（高速モード）するよう
に、Ｖｄｄ１＝３Ｖ、Ｖｓｓ１＝０Ｖ、Ｖｂｐ１＝３．
５Ｖ、Ｖｂｎ１＝−０．５Ｖとした。このとき、ＰＭＯ
ＳＦＥＴ１の基板・ソース間電圧Ｖｂｓｐ１＝Ｖｂｐ１
−Ｖｄｄ１＝０．５Ｖであり、ＮＭＯＳＦＥＴ２の基板
・ソース間電圧Ｖｂｓｎ１＝Ｖｂｎ１−Ｖｓｓ１＝−
０．５Ｖである。このときのＰＭＯＳＦＥＴ１及びＮＭ
ＯＳＦＥＴ２のしきい値電圧Ｖｔｈｐ１，Ｖｔｈｎ１
は、製造プロセスを制御することにより、Ｖｔｈｐ１＝
Ｖｔｈｎ１＝０．４Ｖになるように設定した。
【００２２】また、第２の動作モードにおいて、スタン
バイリーク電流が小さく（待機モード）なるように、例
えば、Ｖｄｄ２＝２Ｖ、Ｖｓｓ２＝１Ｖ、Ｖｂｐ２＝
４．５Ｖ、Ｖｂｎ２＝−１．５Ｖとした。このとき、Ｐ
ＭＯＳＦＥＴ１の基板・ソース間電圧Ｖｂｓｐ２＝Ｖｂ
ｐ２−Ｖｄｄ２＝２．５Ｖであり、ＮＭＯＳＦＥＴ２の
基板・ソース間電圧Ｖｂｓｎ２＝Ｖｂｎ２−Ｖｓｓ２＝
−２．５Ｖである。このときのこのときのＰＭＯＳＦＥ
Ｔ１及びＮＭＯＳＦＥＴ２のしきい値電圧Ｖｔｈｐ２，
Ｖｔｈｎ２は、製造プロセスを制御することにより、Ｖ
ｔｈｐ２＝Ｖｔｈｎ２＝０．７Ｖになるように設定し
た。
バイリーク電流が小さく（待機モード）なるように、例
えば、Ｖｄｄ２＝２Ｖ、Ｖｓｓ２＝１Ｖ、Ｖｂｐ２＝
４．５Ｖ、Ｖｂｎ２＝−１．５Ｖとした。このとき、Ｐ
ＭＯＳＦＥＴ１の基板・ソース間電圧Ｖｂｓｐ２＝Ｖｂ
ｐ２−Ｖｄｄ２＝２．５Ｖであり、ＮＭＯＳＦＥＴ２の
基板・ソース間電圧Ｖｂｓｎ２＝Ｖｂｎ２−Ｖｓｓ２＝
−２．５Ｖである。このときのこのときのＰＭＯＳＦＥ
Ｔ１及びＮＭＯＳＦＥＴ２のしきい値電圧Ｖｔｈｐ２，
Ｖｔｈｎ２は、製造プロセスを制御することにより、Ｖ
ｔｈｐ２＝Ｖｔｈｎ２＝０．７Ｖになるように設定し
た。
【００２３】本実施形態では、２Ｖの基板・ソース間電
圧変化量ΔＶｂｓで０．３Ｖだけしきい値電圧を変化さ
せている。２Ｖの基板・ソース間電圧変化量ΔＶｂｓを
得るためには、基板電圧のみを変化させた場合は、基板
電圧変化量ΔＶｂｐ，ΔＶｂｎはそれぞれ２Ｖ必要であ
ったが、本実施形態では、高電圧側電源線電圧Ｖｄｄと
低電圧側電源線電圧Ｖｓｓも変化させているので、基板
電圧変化量ΔＶｂｐ，ΔＶｂｎはそれぞれ１Ｖでよい。
従って、ＰＭＯＳＦＥＴ１及びＮＭＯＳＦＥＴ２のゲー
ト酸化膜耐圧やウェル耐圧は小さくてもよいことにな
る。この場合、ＰＭＯＳＦＥＴ１及びＮＭＯＳＦＥＴ２
のゲート酸化膜耐圧は３．５Ｖとなり、ウェル間耐圧は
６Ｖとなる。
圧変化量ΔＶｂｓで０．３Ｖだけしきい値電圧を変化さ
せている。２Ｖの基板・ソース間電圧変化量ΔＶｂｓを
得るためには、基板電圧のみを変化させた場合は、基板
電圧変化量ΔＶｂｐ，ΔＶｂｎはそれぞれ２Ｖ必要であ
ったが、本実施形態では、高電圧側電源線電圧Ｖｄｄと
低電圧側電源線電圧Ｖｓｓも変化させているので、基板
電圧変化量ΔＶｂｐ，ΔＶｂｎはそれぞれ１Ｖでよい。
従って、ＰＭＯＳＦＥＴ１及びＮＭＯＳＦＥＴ２のゲー
ト酸化膜耐圧やウェル耐圧は小さくてもよいことにな
る。この場合、ＰＭＯＳＦＥＴ１及びＮＭＯＳＦＥＴ２
のゲート酸化膜耐圧は３．５Ｖとなり、ウェル間耐圧は
６Ｖとなる。
【００２４】以上の第１の実施形態において、ＰＭＯＳ
ＦＥＴ１及びＮＭＯＳＦＥＴ２に印加される各電圧は、
ＣＭＯＳインバータ回路のチップ内部に形成された電源
回路から供給されるが、本発明はこれに限らず、チップ
外部から供給してもよいし、例えば、図４に示す、チッ
プ内部に形成された降圧回路や昇圧回路を用いて供給し
てもよい。
ＦＥＴ１及びＮＭＯＳＦＥＴ２に印加される各電圧は、
ＣＭＯＳインバータ回路のチップ内部に形成された電源
回路から供給されるが、本発明はこれに限らず、チップ
外部から供給してもよいし、例えば、図４に示す、チッ
プ内部に形成された降圧回路や昇圧回路を用いて供給し
てもよい。
【００２５】第１の実施形態においては、Ｖｄｄ１＞Ｖ
ｄｄ２＞Ｖｓｓ１＜Ｖｓｓ２、Ｖｂｐ１＜Ｖｂｐ２、Ｖ
ｂｎ１＞Ｖｂｎ２の関係になるように設定することで実
現している。すなわち、従来技術では、高電圧側電源線
電圧Ｖｄｄと低電圧側電源線電圧Ｖｓｓが固定された電
圧であるか、もしくはＰＭＯＳＦＥＴ１の基板電圧Ｖｂ
ｐとＮＭＯＳＦＥＴ２の基板電圧Ｖｂｎが固定された電
圧であったのに対して、本実施形態においては、高電圧
側電源線電圧Ｖｄｄと、低電圧側電源線電圧Ｖｓｓと、
ＰＭＯＳＦＥＴ１の基板電圧Ｖｂｐと、ＮＭＯＳＦＥＴ
２の基板電圧Ｖｂｎがすべて可変である。ここで、第１
の動作モードから第２の動作モードへ移り変わる際に、
高電圧側電源線電圧Ｖｄｄはより高い電圧Ｖｄｄ１から
より低い電圧Ｖｄｄ２に（Ｖｄｄ１＞Ｖｄｄ２）変化
し、低電圧側電源線電圧Ｖｓｓはより低い電圧Ｖｓｓ１
からより高い電圧Ｖｓｓ２に（Ｖｓｓ１＜Ｖｓｓ２）変
化し、ＰＭＯＳＦＥＴ１の基板電圧Ｖｂｐはより低い電
圧Ｖｂｐ１からより高い電圧Ｖｂｐ２に（Ｖｂｐ１＜Ｖ
ｂｐ２）変化し、ＮＭＯＳＦＥＴ２の基板電圧Ｖｂｎは
より高い電圧Ｖｂｎ１からより低い電圧Ｖｂｎ２に（Ｖ
ｂｎ１＞Ｖｂｎ２）変化する。従って、ＰＭＯＳＦＥＴ
１の基板電圧Ｖｂｐと高電圧側電源線電圧Ｖｄｄの相対
的な関係により決定されるＰＭＯＳＦＥＴ１の基板・ソ
ース間電圧Ｖｂｓｐの変化量と、ＮＭＯＳＦＥＴ２の基
板電圧Ｖｂｎと低電圧側電源線電圧Ｖｓｓの相対的な関
係により決定されるＮＭＯＳＦＥＴ２の基板・ソース間
電圧Ｖｂｓｎの変化量は、従来例と同じだけの電圧変化
をさせた場合よりも大きくなり、すなわち、小さな電圧
で所望のしきい値電圧の変化量を得ることができる。
ｄｄ２＞Ｖｓｓ１＜Ｖｓｓ２、Ｖｂｐ１＜Ｖｂｐ２、Ｖ
ｂｎ１＞Ｖｂｎ２の関係になるように設定することで実
現している。すなわち、従来技術では、高電圧側電源線
電圧Ｖｄｄと低電圧側電源線電圧Ｖｓｓが固定された電
圧であるか、もしくはＰＭＯＳＦＥＴ１の基板電圧Ｖｂ
ｐとＮＭＯＳＦＥＴ２の基板電圧Ｖｂｎが固定された電
圧であったのに対して、本実施形態においては、高電圧
側電源線電圧Ｖｄｄと、低電圧側電源線電圧Ｖｓｓと、
ＰＭＯＳＦＥＴ１の基板電圧Ｖｂｐと、ＮＭＯＳＦＥＴ
２の基板電圧Ｖｂｎがすべて可変である。ここで、第１
の動作モードから第２の動作モードへ移り変わる際に、
高電圧側電源線電圧Ｖｄｄはより高い電圧Ｖｄｄ１から
より低い電圧Ｖｄｄ２に（Ｖｄｄ１＞Ｖｄｄ２）変化
し、低電圧側電源線電圧Ｖｓｓはより低い電圧Ｖｓｓ１
からより高い電圧Ｖｓｓ２に（Ｖｓｓ１＜Ｖｓｓ２）変
化し、ＰＭＯＳＦＥＴ１の基板電圧Ｖｂｐはより低い電
圧Ｖｂｐ１からより高い電圧Ｖｂｐ２に（Ｖｂｐ１＜Ｖ
ｂｐ２）変化し、ＮＭＯＳＦＥＴ２の基板電圧Ｖｂｎは
より高い電圧Ｖｂｎ１からより低い電圧Ｖｂｎ２に（Ｖ
ｂｎ１＞Ｖｂｎ２）変化する。従って、ＰＭＯＳＦＥＴ
１の基板電圧Ｖｂｐと高電圧側電源線電圧Ｖｄｄの相対
的な関係により決定されるＰＭＯＳＦＥＴ１の基板・ソ
ース間電圧Ｖｂｓｐの変化量と、ＮＭＯＳＦＥＴ２の基
板電圧Ｖｂｎと低電圧側電源線電圧Ｖｓｓの相対的な関
係により決定されるＮＭＯＳＦＥＴ２の基板・ソース間
電圧Ｖｂｓｎの変化量は、従来例と同じだけの電圧変化
をさせた場合よりも大きくなり、すなわち、小さな電圧
で所望のしきい値電圧の変化量を得ることができる。
【００２６】＜第２の実施形態＞図２は、本発明に係る
第２の実施形態であるＣＭＯＳインバータ回路とその電
源回路とを示す回路図である。図２において、図１と同
様のものについては同一の符号を付している。スイッチ
ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４はそれぞれ、
図１のスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４と同様
に構成され、ここで、スイッチＳＷ１１及びスイッチＳ
Ｗ１２の各ａ接点はともに接続されて３Ｖの電源に接続
され、スイッチＳＷ１３及びスイッチＳＷ１４の各ａ接
点はともに接続されて０Ｖ（接地電位）の電源に接続さ
れる。
第２の実施形態であるＣＭＯＳインバータ回路とその電
源回路とを示す回路図である。図２において、図１と同
様のものについては同一の符号を付している。スイッチ
ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４はそれぞれ、
図１のスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４と同様
に構成され、ここで、スイッチＳＷ１１及びスイッチＳ
Ｗ１２の各ａ接点はともに接続されて３Ｖの電源に接続
され、スイッチＳＷ１３及びスイッチＳＷ１４の各ａ接
点はともに接続されて０Ｖ（接地電位）の電源に接続さ
れる。
【００２７】第２の実施形態においては、ＣＭＯＳイン
バータ回路の第１の動作モードにおいて、当該回路が高
速に動作（高速モード）するように、Ｖｄｄ１＝３Ｖ、
Ｖｓｓ１＝０Ｖ、Ｖｂｐ１＝３Ｖ、Ｖｂｎ１＝０Ｖと設
定した。このとき、ＰＭＯＳＦＥＴ１の基板・ソース間
電圧Ｖｂｓｐ１と、ＮＭＯＳＦＥＴ２の基板・ソース間
電圧Ｖｂｓｎ１とはともに０Ｖで、基板・ソース間電圧
は発生しない。このときのＰＭＯＳＦＥＴ１及びＮＭＯ
ＳＦＥＴ２のしきい値電圧Ｖｔｈｐ１，Ｖｔｈｎ１は、
Ｖｔｈｐ１＝Ｖｔｈｎ１＝０．３Ｖになるように設定し
た。一方、第２の動作モードにおいて、消費電力が小さ
く（低速・低電力モード）なるように、Ｖｄｄ２＝２
Ｖ、Ｖｓｓ２＝１Ｖ、Ｖｂｐ２＝４Ｖ、Ｖｂｎ２＝−１
Ｖとした。このとき、ＰＭＯＳＦＥＴ１の基板・ソース
間電圧Ｖｂｓｐ２＝Ｖｂｐ２−Ｖｄｄ２＝２Ｖであり、
ＮＭＯＳＦＥＴ１の基板・ソース間電圧Ｖｂｓｎ２＝Ｖ
ｂｎ２−Ｖｓｓ２＝−２Ｖである。このときのＰＭＯＳ
ＦＥＴ１及びＮＭＯＳＦＥＴ２のしきい値電圧Ｖｔｈｐ
２，Ｖｔｈｎ２は、製造プロセスを制御することによ
り、Ｖｔｈｐ２＝Ｖｔｈｎ２＝０．６Ｖになるように設
定した。この場合、ＰＭＯＳＦＥＴ１及びＮＭＯＳＦＥ
Ｔ２のゲート酸化膜耐圧は３Ｖとなり、ウェル間耐圧は
５Ｖとなる。第２の実施形態においては、第１の動作モ
ードにおいてＶｄｄ１＝Ｖｂｐ１＝３Ｖ、Ｖｓｓ１＝Ｖ
ｂｎ１＝０Ｖと設定しているので、第１の実施形態に比
較して、供給する電圧が少なくてよい。各電圧の切り換
えは、第１の実施形態と同様に動作モード切換信号発生
器１０によって発生された動作モード切換信号に基づい
て行われる。
バータ回路の第１の動作モードにおいて、当該回路が高
速に動作（高速モード）するように、Ｖｄｄ１＝３Ｖ、
Ｖｓｓ１＝０Ｖ、Ｖｂｐ１＝３Ｖ、Ｖｂｎ１＝０Ｖと設
定した。このとき、ＰＭＯＳＦＥＴ１の基板・ソース間
電圧Ｖｂｓｐ１と、ＮＭＯＳＦＥＴ２の基板・ソース間
電圧Ｖｂｓｎ１とはともに０Ｖで、基板・ソース間電圧
は発生しない。このときのＰＭＯＳＦＥＴ１及びＮＭＯ
ＳＦＥＴ２のしきい値電圧Ｖｔｈｐ１，Ｖｔｈｎ１は、
Ｖｔｈｐ１＝Ｖｔｈｎ１＝０．３Ｖになるように設定し
た。一方、第２の動作モードにおいて、消費電力が小さ
く（低速・低電力モード）なるように、Ｖｄｄ２＝２
Ｖ、Ｖｓｓ２＝１Ｖ、Ｖｂｐ２＝４Ｖ、Ｖｂｎ２＝−１
Ｖとした。このとき、ＰＭＯＳＦＥＴ１の基板・ソース
間電圧Ｖｂｓｐ２＝Ｖｂｐ２−Ｖｄｄ２＝２Ｖであり、
ＮＭＯＳＦＥＴ１の基板・ソース間電圧Ｖｂｓｎ２＝Ｖ
ｂｎ２−Ｖｓｓ２＝−２Ｖである。このときのＰＭＯＳ
ＦＥＴ１及びＮＭＯＳＦＥＴ２のしきい値電圧Ｖｔｈｐ
２，Ｖｔｈｎ２は、製造プロセスを制御することによ
り、Ｖｔｈｐ２＝Ｖｔｈｎ２＝０．６Ｖになるように設
定した。この場合、ＰＭＯＳＦＥＴ１及びＮＭＯＳＦＥ
Ｔ２のゲート酸化膜耐圧は３Ｖとなり、ウェル間耐圧は
５Ｖとなる。第２の実施形態においては、第１の動作モ
ードにおいてＶｄｄ１＝Ｖｂｐ１＝３Ｖ、Ｖｓｓ１＝Ｖ
ｂｎ１＝０Ｖと設定しているので、第１の実施形態に比
較して、供給する電圧が少なくてよい。各電圧の切り換
えは、第１の実施形態と同様に動作モード切換信号発生
器１０によって発生された動作モード切換信号に基づい
て行われる。
【００２８】第２の実施形態においては、当該回路の第
１の動作モードにおいては、Ｖｄｄ１＝Ｖｂｐ１、Ｖｓ
ｓ１＝Ｖｂｎ１と設定しているので、基板・ソース間電
圧は発生せず、比較的低いしきい値電圧を有するＰＭＯ
ＳＦＥＴ１及びＮＭＯＳＦＥＴ２を用いることにより、
従来技術のＣＭＯＳインバータ回路と同様に製造プロセ
スの設定をすることが可能であり、製造コストを軽減で
きる。一方、当該回路の第２の動作モードにおいては、
Ｖｄｄ２＜Ｖｂｐ２及びＶｓｓ２＞Ｖｂｎ２として設定
し、逆方向の基板・ソース間電圧を印加することによ
り、ＰＭＯＳＦＥＴ１及びＮＭＯＳＦＥＴ２を比較的高
いしきい値電圧にしているので、リーク電流を小さくす
ることが可能である。この場合も、高電圧側電源線電圧
Ｖｄｄと基板電圧Ｖｂｐ、低電圧側電源線電圧Ｖｓｓと
基板電圧Ｖｂｎはそれぞれ逆方向に変化し、電源線もし
くは基板電圧の電圧変化のどちらか一方に注目した場
合、従来技術と同じだけの電圧変化で、より大きな基板
・ソース間電圧Ｖｂｓｐ又はＶｂｓｎの変化量を得るこ
とができ、逆に言えば、小さな電圧で所望のしきい値電
圧の変化量を得ることができる。
１の動作モードにおいては、Ｖｄｄ１＝Ｖｂｐ１、Ｖｓ
ｓ１＝Ｖｂｎ１と設定しているので、基板・ソース間電
圧は発生せず、比較的低いしきい値電圧を有するＰＭＯ
ＳＦＥＴ１及びＮＭＯＳＦＥＴ２を用いることにより、
従来技術のＣＭＯＳインバータ回路と同様に製造プロセ
スの設定をすることが可能であり、製造コストを軽減で
きる。一方、当該回路の第２の動作モードにおいては、
Ｖｄｄ２＜Ｖｂｐ２及びＶｓｓ２＞Ｖｂｎ２として設定
し、逆方向の基板・ソース間電圧を印加することによ
り、ＰＭＯＳＦＥＴ１及びＮＭＯＳＦＥＴ２を比較的高
いしきい値電圧にしているので、リーク電流を小さくす
ることが可能である。この場合も、高電圧側電源線電圧
Ｖｄｄと基板電圧Ｖｂｐ、低電圧側電源線電圧Ｖｓｓと
基板電圧Ｖｂｎはそれぞれ逆方向に変化し、電源線もし
くは基板電圧の電圧変化のどちらか一方に注目した場
合、従来技術と同じだけの電圧変化で、より大きな基板
・ソース間電圧Ｖｂｓｐ又はＶｂｓｎの変化量を得るこ
とができ、逆に言えば、小さな電圧で所望のしきい値電
圧の変化量を得ることができる。
【００２９】以上の第２の実施形態において、ＰＭＯＳ
ＦＥＴ１及びＮＭＯＳＦＥＴ２に印加される各電圧は、
ＣＭＯＳインバータ回路のチップ内部に形成された電源
回路から供給されるが、本発明はこれに限らず、チップ
外部から供給してもよいし、例えば、図４に示すよう
に、チップ内部に形成された降圧回路や昇圧回路から供
給してもよい。
ＦＥＴ１及びＮＭＯＳＦＥＴ２に印加される各電圧は、
ＣＭＯＳインバータ回路のチップ内部に形成された電源
回路から供給されるが、本発明はこれに限らず、チップ
外部から供給してもよいし、例えば、図４に示すよう
に、チップ内部に形成された降圧回路や昇圧回路から供
給してもよい。
【００３０】図４の変形例において、電源回路からの３
Ｖの電圧は、スイッチＳＷ１１及びＳＷ１２の各ａ接点
に印加されるとともに、降圧回路１１により２Ｖに降圧
されてスイッチＳＷ１１のｂ接点に印加される一方、昇
圧回路１２により４Ｖに昇圧されてスイッチＳＷ１２の
ｂ接点に印加される。また、電源回路からの０Ｖ（接点
電位）の電圧は、スイッチＳＷ１３及びＳＷ１４の各ａ
接点に印加されるとともに、降圧回路１３により−１Ｖ
に降圧されてスイッチＳＷ１３のｂ接点に印加される一
方、昇圧回路１４により１Ｖに昇圧されてスイッチＳＷ
１４のｂ接点に印加される。
Ｖの電圧は、スイッチＳＷ１１及びＳＷ１２の各ａ接点
に印加されるとともに、降圧回路１１により２Ｖに降圧
されてスイッチＳＷ１１のｂ接点に印加される一方、昇
圧回路１２により４Ｖに昇圧されてスイッチＳＷ１２の
ｂ接点に印加される。また、電源回路からの０Ｖ（接点
電位）の電圧は、スイッチＳＷ１３及びＳＷ１４の各ａ
接点に印加されるとともに、降圧回路１３により−１Ｖ
に降圧されてスイッチＳＷ１３のｂ接点に印加される一
方、昇圧回路１４により１Ｖに昇圧されてスイッチＳＷ
１４のｂ接点に印加される。
【００３１】＜第３の実施形態＞図３は、本発明に係る
第３の実施形態であるＣＭＯＳインバータ回路とその電
源回路とを示す回路図である。図３において、図１及び
図２と同様のものについては同一の符号を付している。
本実施形態においては、スイッチＳＷ２１，ＳＷ２２，
ＳＷ２３，ＳＷ２４はそれぞれ、図１のスイッチＳＷ
１，ＳＷ２，ＳＷ３，ＳＷ４及び図２のスイッチＳＷ１
１，ＳＷ１２，ＳＷ１３，ＳＷ１４と同様に構成され、
ここで、電源回路からの３Ｖの電圧は、スイッチＳＷ２
１のａ接点及びスイッチＳＷ２２のｂ接点に印加され、
電源回路からの２．５Ｖの電圧は、スイッチＳＷ２１の
ｂ接点及びスイッチＳＷ２２のａ接点に印加され、電源
回路からの０．５Ｖの電圧は、スイッチＳＷ２３のａ接
点及びスイッチＳＷ２４のｂ接点に印加され、電源回路
からの０Ｖ（接地電位）の電圧は、スイッチＳＷ２３の
ｂ接点及びスイッチＳＷ２４のａ接点に印加される。
第３の実施形態であるＣＭＯＳインバータ回路とその電
源回路とを示す回路図である。図３において、図１及び
図２と同様のものについては同一の符号を付している。
本実施形態においては、スイッチＳＷ２１，ＳＷ２２，
ＳＷ２３，ＳＷ２４はそれぞれ、図１のスイッチＳＷ
１，ＳＷ２，ＳＷ３，ＳＷ４及び図２のスイッチＳＷ１
１，ＳＷ１２，ＳＷ１３，ＳＷ１４と同様に構成され、
ここで、電源回路からの３Ｖの電圧は、スイッチＳＷ２
１のａ接点及びスイッチＳＷ２２のｂ接点に印加され、
電源回路からの２．５Ｖの電圧は、スイッチＳＷ２１の
ｂ接点及びスイッチＳＷ２２のａ接点に印加され、電源
回路からの０．５Ｖの電圧は、スイッチＳＷ２３のａ接
点及びスイッチＳＷ２４のｂ接点に印加され、電源回路
からの０Ｖ（接地電位）の電圧は、スイッチＳＷ２３の
ｂ接点及びスイッチＳＷ２４のａ接点に印加される。
【００３２】第３の実施形態においては、ＣＭＯＳイン
バータ回路の第１の動作モードにおいて、当該回路が高
速に動作（高速モード）するように、Ｖｄｄ１＝３Ｖ、
Ｖｓｓ１＝０Ｖ、Ｖｂｐ１＝２．５Ｖ、Ｖｂｎ１＝０．
５Ｖとした。基板・ソース間電圧Ｖｂｓｐ１，Ｖｂｓｎ
１は、Ｖｂｓｐ１＝−０．５Ｖ、Ｖｂｓｎ１＝０．５Ｖ
で順方向バイアスになる。このときのＰＭＯＳＦＥＴ１
及びＮＭＯＳＦＥＴ２のしきい値電圧Ｖｔｈｐ１，Ｖｔ
ｈｎ１は、Ｖｔｈｐ１＝Ｖｔｈｎ１＝０．１Ｖになるよ
うに設定した。一方、当該回路の第２の動作モードにお
いて、消費電力が小さく（低速・低電力モード）なるよ
うに、Ｖｄｄ２＝２．５Ｖ、Ｖｓｓ２＝０．５Ｖ、Ｖｂ
ｐ２＝３Ｖ、Ｖｂｎ２＝０Ｖとした。基板・ソース間電
圧Ｖｂｓｐ２，Ｖｂｓｎ２は、Ｖｂｓｐ２＝０．５Ｖ、
Ｖｂｓｎ２＝−０．５Ｖで逆方向バイアスになる。この
ときのＰＭＯＳＦＥＴ１及びＮＭＯＳＦＥＴ２のしきい
値電圧Ｖｔｈｐ２，Ｖｔｈｎ２は、Ｖｔｈｐ２＝Ｖｔｈ
ｎ２＝０．４Ｖになるようにした。この場合、ＰＭＯＳ
ＦＥＴ１及びＮＭＯＳＦＥＴ２のゲート酸化膜耐圧は
２．５Ｖとなり、ウェル間耐圧は３Ｖでよい。
バータ回路の第１の動作モードにおいて、当該回路が高
速に動作（高速モード）するように、Ｖｄｄ１＝３Ｖ、
Ｖｓｓ１＝０Ｖ、Ｖｂｐ１＝２．５Ｖ、Ｖｂｎ１＝０．
５Ｖとした。基板・ソース間電圧Ｖｂｓｐ１，Ｖｂｓｎ
１は、Ｖｂｓｐ１＝−０．５Ｖ、Ｖｂｓｎ１＝０．５Ｖ
で順方向バイアスになる。このときのＰＭＯＳＦＥＴ１
及びＮＭＯＳＦＥＴ２のしきい値電圧Ｖｔｈｐ１，Ｖｔ
ｈｎ１は、Ｖｔｈｐ１＝Ｖｔｈｎ１＝０．１Ｖになるよ
うに設定した。一方、当該回路の第２の動作モードにお
いて、消費電力が小さく（低速・低電力モード）なるよ
うに、Ｖｄｄ２＝２．５Ｖ、Ｖｓｓ２＝０．５Ｖ、Ｖｂ
ｐ２＝３Ｖ、Ｖｂｎ２＝０Ｖとした。基板・ソース間電
圧Ｖｂｓｐ２，Ｖｂｓｎ２は、Ｖｂｓｐ２＝０．５Ｖ、
Ｖｂｓｎ２＝−０．５Ｖで逆方向バイアスになる。この
ときのＰＭＯＳＦＥＴ１及びＮＭＯＳＦＥＴ２のしきい
値電圧Ｖｔｈｐ２，Ｖｔｈｎ２は、Ｖｔｈｐ２＝Ｖｔｈ
ｎ２＝０．４Ｖになるようにした。この場合、ＰＭＯＳ
ＦＥＴ１及びＮＭＯＳＦＥＴ２のゲート酸化膜耐圧は
２．５Ｖとなり、ウェル間耐圧は３Ｖでよい。
【００３３】第３の実施形態においては、基板・ソース
間電圧の変化量ΔＶｂｓｐ，ΔＶｂｓｎが１Ｖ（第２の
実施形態では２Ｖ）と小さいにもかかわらず、しきい値
電圧変化量は、第２の実施形態と同様にΔＶｔｈ＝０．
３Ｖが得られた。第３の実施形態では、Ｖｄｄ１＝Ｖｂ
ｐ２＝３Ｖ、Ｖｓｓ１＝Ｖｂｎ２＝０Ｖ、Ｖｄｄ２＝Ｖ
ｂｐ１＝２．５Ｖ、Ｖｓｓ２＝Ｖｂｎ１＝０．５Ｖと設
定しているので、第２の実施形態に比較して供給する電
圧が少なくてよい。
間電圧の変化量ΔＶｂｓｐ，ΔＶｂｓｎが１Ｖ（第２の
実施形態では２Ｖ）と小さいにもかかわらず、しきい値
電圧変化量は、第２の実施形態と同様にΔＶｔｈ＝０．
３Ｖが得られた。第３の実施形態では、Ｖｄｄ１＝Ｖｂ
ｐ２＝３Ｖ、Ｖｓｓ１＝Ｖｂｎ２＝０Ｖ、Ｖｄｄ２＝Ｖ
ｂｐ１＝２．５Ｖ、Ｖｓｓ２＝Ｖｂｎ１＝０．５Ｖと設
定しているので、第２の実施形態に比較して供給する電
圧が少なくてよい。
【００３４】第３の実施形態においては、より小さな電
圧で所望のしきい値電圧の変化量を得たいために、当該
回路の第１の動作モードにおいて、Ｖｄｄ１＞Ｖｂｐ
１、Ｖｂｎ１＞Ｖｓｓ１と設定することにより、順方向
の基板・ソース間電圧を用いることで実現可能である。
順方向の基板・ソース間電圧Ｖｂｓをも用いた場合は、
所望のしきい値電圧変化量を得るためのΔＶｂｓは、逆
方向の基板・ソース間電圧Ｖｂｓのみを用いた場合より
は小さくてよいからである。一方、当該回路の第２の動
作モードにおいては、好ましくは、Ｖｂｐ２＞Ｖｄｄ
２、及びＶｓｓ２＞Ｖｂｎ２となるように設定される。
圧で所望のしきい値電圧の変化量を得たいために、当該
回路の第１の動作モードにおいて、Ｖｄｄ１＞Ｖｂｐ
１、Ｖｂｎ１＞Ｖｓｓ１と設定することにより、順方向
の基板・ソース間電圧を用いることで実現可能である。
順方向の基板・ソース間電圧Ｖｂｓをも用いた場合は、
所望のしきい値電圧変化量を得るためのΔＶｂｓは、逆
方向の基板・ソース間電圧Ｖｂｓのみを用いた場合より
は小さくてよいからである。一方、当該回路の第２の動
作モードにおいては、好ましくは、Ｖｂｐ２＞Ｖｄｄ
２、及びＶｓｓ２＞Ｖｂｎ２となるように設定される。
【００３５】さらに、Ｖｄｄ１＝Ｖｂｐ２、Ｖｄｄ２＝
Ｖｂｐ１、Ｖｓｓ２＝Ｖｂｎ１、及びＶｓｓ１＝Ｖｂｎ
２と設定することにより、当該ＣＭＯＳインバータ回路
を備えた半導体集積回路装置の回路構成はきわめて簡単
になる。
Ｖｂｐ１、Ｖｓｓ２＝Ｖｂｎ１、及びＶｓｓ１＝Ｖｂｎ
２と設定することにより、当該ＣＭＯＳインバータ回路
を備えた半導体集積回路装置の回路構成はきわめて簡単
になる。
【００３６】以上の第３の実施形態において、ＰＭＯＳ
ＦＥＴ１及びＮＭＯＳＦＥＴ２に印加される各電圧は、
ＣＭＯＳインバータ回路のチップ内部に形成された電源
回路から供給されるが、本発明はこれに限らず、チップ
外部から供給してもよいし、例えば、図４に示す、チッ
プ内部に形成された降圧回路や昇圧回路を用いて供給し
てもよい。
ＦＥＴ１及びＮＭＯＳＦＥＴ２に印加される各電圧は、
ＣＭＯＳインバータ回路のチップ内部に形成された電源
回路から供給されるが、本発明はこれに限らず、チップ
外部から供給してもよいし、例えば、図４に示す、チッ
プ内部に形成された降圧回路や昇圧回路を用いて供給し
てもよい。
【００３７】以上の第１乃至第３の実施形態において、
ＰＭＯＳＦＥＴ１及びＮＭＯＳＦＥＴ２の各基板電圧Ｖ
ｂｐ，Ｖｂｎを変化させてＰＭＯＳＦＥＴ１及びＮＭＯ
ＳＦＥＴ２のしきい値電圧を変化させているが、本発明
はこれに限らず、ＰＭＯＳＦＥＴ１及びＮＭＯＳＦＥＴ
２のウェル電圧を変化させてＰＭＯＳＦＥＴ１及びＮＭ
ＯＳＦＥＴ２のしきい値電圧を変化させてもよい。
ＰＭＯＳＦＥＴ１及びＮＭＯＳＦＥＴ２の各基板電圧Ｖ
ｂｐ，Ｖｂｎを変化させてＰＭＯＳＦＥＴ１及びＮＭＯ
ＳＦＥＴ２のしきい値電圧を変化させているが、本発明
はこれに限らず、ＰＭＯＳＦＥＴ１及びＮＭＯＳＦＥＴ
２のウェル電圧を変化させてＰＭＯＳＦＥＴ１及びＮＭ
ＯＳＦＥＴ２のしきい値電圧を変化させてもよい。
【００３８】
【発明の効果】以上詳述したように本発明に係る請求項
１記載の半導体集積回路装置によれば、電圧Ｖｄｄを有
する高電圧側電源線と、電圧Ｖｓｓを有する低電圧側電
源線との間に接続された、ＰＭＯＳＦＥＴとＮＭＯＳＦ
ＥＴを備えたＣＭＯＳ回路を含む半導体集積回路装置に
おいて、上記半導体集積回路装置の動作モード信号に応
じて、それぞれ電源回路から供給された、第１の動作モ
ードのときの高電圧側電源線電圧Ｖｄｄ１と、第２の動
作モードのときの高電圧側電源線電圧Ｖｄｄ２とを選択
的に切り換えて高電圧側電源線電圧Ｖｄｄを設定する第
１の切換手段と、上記動作モード信号に応じて、それぞ
れ電源回路から供給された、第１の動作モードのときの
ＰＭＯＳＦＥＴの基板電圧又はウェル電圧Ｖｂｐ１と、
第２の動作モードのときのＰＭＯＳＦＥＴの基板電圧又
はウェル電圧Ｖｂｐ２とを選択的に切り換えてＰＭＯＳ
ＦＥＴの基板電圧又はウェル電圧Ｖｂｐを設定する第２
の切換手段と、上記動作モード信号に応じて、それぞれ
電源回路から供給された、第１の動作モードのときのＮ
ＭＯＳＦＥＴの基板電圧又はウェル電圧Ｖｂｎ１と、第
２の動作モードのときのＮＭＯＳＦＥＴの基板電圧又は
ウェル電圧Ｖｂｎ２とを選択的に切り換えてＮＭＯＳＦ
ＥＴの基板電圧又はウェル電圧Ｖｂｎを設定する第３の
切換手段と、上記動作モード信号に応じて、それぞれ電
源回路から供給された、第１の動作モードのときの低電
圧側電源線電圧Ｖｓｓ１と、第２の動作モードのときの
低電圧側電源線電圧Ｖｓｓ２とを選択的に切り換えて低
電圧側電源線電圧Ｖｓｓを設定する第４の切換手段と、
上記動作モード信号を発生して上記第１と第２と第３と
第４の切換手段の切り換え動作を制御する制御手段を備
える。従って、ＣＭＯＳ回路の電源線の電圧と、ＭＯＳ
ＦＥＴの基板電圧が、それぞれ独立に設定可能でありか
つ回路の動作モードに対応して可変設定可能であり、電
源線と基板電圧の両方を変化させるため、従来例に比較
して小さな電圧で所望のしきい値電圧の変化量を得るこ
とができ、比較的低い電圧における高速動作と低スタン
バイリーク電流を両立できる。
１記載の半導体集積回路装置によれば、電圧Ｖｄｄを有
する高電圧側電源線と、電圧Ｖｓｓを有する低電圧側電
源線との間に接続された、ＰＭＯＳＦＥＴとＮＭＯＳＦ
ＥＴを備えたＣＭＯＳ回路を含む半導体集積回路装置に
おいて、上記半導体集積回路装置の動作モード信号に応
じて、それぞれ電源回路から供給された、第１の動作モ
ードのときの高電圧側電源線電圧Ｖｄｄ１と、第２の動
作モードのときの高電圧側電源線電圧Ｖｄｄ２とを選択
的に切り換えて高電圧側電源線電圧Ｖｄｄを設定する第
１の切換手段と、上記動作モード信号に応じて、それぞ
れ電源回路から供給された、第１の動作モードのときの
ＰＭＯＳＦＥＴの基板電圧又はウェル電圧Ｖｂｐ１と、
第２の動作モードのときのＰＭＯＳＦＥＴの基板電圧又
はウェル電圧Ｖｂｐ２とを選択的に切り換えてＰＭＯＳ
ＦＥＴの基板電圧又はウェル電圧Ｖｂｐを設定する第２
の切換手段と、上記動作モード信号に応じて、それぞれ
電源回路から供給された、第１の動作モードのときのＮ
ＭＯＳＦＥＴの基板電圧又はウェル電圧Ｖｂｎ１と、第
２の動作モードのときのＮＭＯＳＦＥＴの基板電圧又は
ウェル電圧Ｖｂｎ２とを選択的に切り換えてＮＭＯＳＦ
ＥＴの基板電圧又はウェル電圧Ｖｂｎを設定する第３の
切換手段と、上記動作モード信号に応じて、それぞれ電
源回路から供給された、第１の動作モードのときの低電
圧側電源線電圧Ｖｓｓ１と、第２の動作モードのときの
低電圧側電源線電圧Ｖｓｓ２とを選択的に切り換えて低
電圧側電源線電圧Ｖｓｓを設定する第４の切換手段と、
上記動作モード信号を発生して上記第１と第２と第３と
第４の切換手段の切り換え動作を制御する制御手段を備
える。従って、ＣＭＯＳ回路の電源線の電圧と、ＭＯＳ
ＦＥＴの基板電圧が、それぞれ独立に設定可能でありか
つ回路の動作モードに対応して可変設定可能であり、電
源線と基板電圧の両方を変化させるため、従来例に比較
して小さな電圧で所望のしきい値電圧の変化量を得るこ
とができ、比較的低い電圧における高速動作と低スタン
バイリーク電流を両立できる。
【００３９】また、請求項２記載の半導体集積回路装置
においては、請求項１記載の半導体集積回路装置におい
て、Ｖｄｄ１＞Ｖｄｄ２＞Ｖｓｓ２＞Ｖｓｓ１、Ｖｂｐ
２＞Ｖｂｐ１、及びＶｂｎ１＞Ｖｂｎ２となるように設
定される。従って、従来例に比較して小さな電圧で所望
のしきい値電圧の変化量を得ることができ、比較的低い
電圧における高速動作と低スタンバイリーク電流を両立
できる。
においては、請求項１記載の半導体集積回路装置におい
て、Ｖｄｄ１＞Ｖｄｄ２＞Ｖｓｓ２＞Ｖｓｓ１、Ｖｂｐ
２＞Ｖｂｐ１、及びＶｂｎ１＞Ｖｂｎ２となるように設
定される。従って、従来例に比較して小さな電圧で所望
のしきい値電圧の変化量を得ることができ、比較的低い
電圧における高速動作と低スタンバイリーク電流を両立
できる。
【００４０】さらに、請求項３記載の半導体集積回路装
置においては、請求項１記載の半導体集積回路装置にお
いて、Ｖｄｄ１＝Ｖｂｐ１、Ｖｓｓ１＝Ｖｂｎ１、Ｖｄ
ｄ２＜Ｖｂｐ２、及びＶｓｓ２＞Ｖｂｎ２となるように
設定される。従って、回路の第１の動作モードにおい
て、Ｖｄｄ１＝Ｖｂｐ１、Ｖｓｓ１＝Ｖｂｎ１と設定し
ているので、基板・ソース間電圧は発生せず、通常のＣ
ＭＯＳ回路と同様の製造プロセスの設定が可能であり、
製造コストを軽減できる。
置においては、請求項１記載の半導体集積回路装置にお
いて、Ｖｄｄ１＝Ｖｂｐ１、Ｖｓｓ１＝Ｖｂｎ１、Ｖｄ
ｄ２＜Ｖｂｐ２、及びＶｓｓ２＞Ｖｂｎ２となるように
設定される。従って、回路の第１の動作モードにおい
て、Ｖｄｄ１＝Ｖｂｐ１、Ｖｓｓ１＝Ｖｂｎ１と設定し
ているので、基板・ソース間電圧は発生せず、通常のＣ
ＭＯＳ回路と同様の製造プロセスの設定が可能であり、
製造コストを軽減できる。
【００４１】また、請求項４記載の半導体集積回路装置
においては、請求項１記載の半導体集積回路装置におい
て、Ｖｄｄ１＞Ｖｂｐ１、Ｖｂｎ１＞Ｖｓｓ１、Ｖｂｐ
２＞Ｖｄｄ２、及びＶｓｓ２＞Ｖｂｎ２となるように設
定される。従って、回路の第１の動作モードにおいて、
Ｖｄｄ１＞Ｖｂｐ１、Ｖｂｎ１＞Ｖｓｓ１と設定し、順
方向の基板・ソース間電圧を用いているので、さらに小
さな電圧で所望のしきい値電圧の変化量を得ることがで
きる。
においては、請求項１記載の半導体集積回路装置におい
て、Ｖｄｄ１＞Ｖｂｐ１、Ｖｂｎ１＞Ｖｓｓ１、Ｖｂｐ
２＞Ｖｄｄ２、及びＶｓｓ２＞Ｖｂｎ２となるように設
定される。従って、回路の第１の動作モードにおいて、
Ｖｄｄ１＞Ｖｂｐ１、Ｖｂｎ１＞Ｖｓｓ１と設定し、順
方向の基板・ソース間電圧を用いているので、さらに小
さな電圧で所望のしきい値電圧の変化量を得ることがで
きる。
【００４２】さらに、請求項５記載の半導体集積回路装
置においては、請求項４記載の半導体集積回路装置にお
いて、Ｖｄｄ１＝Ｖｂｐ２、Ｖｄｄ２＝Ｖｂｐ１、Ｖｓ
ｓ２＝Ｖｂｎ１、及びＶｓｓ１＝Ｖｂｎ２となるように
設定される。従って、当該回路の構成をより簡単化する
ことができる。
置においては、請求項４記載の半導体集積回路装置にお
いて、Ｖｄｄ１＝Ｖｂｐ２、Ｖｄｄ２＝Ｖｂｐ１、Ｖｓ
ｓ２＝Ｖｂｎ１、及びＶｓｓ１＝Ｖｂｎ２となるように
設定される。従って、当該回路の構成をより簡単化する
ことができる。
【００４３】またさらに、請求項６記載の半導体集積回
路装置においては、請求項３記載の半導体集積回路装置
において、上記電源回路は、第１の電源から供給された
電圧Ｖｄｄ１＝Ｖｂｐ１を上記第１と第２の切換手段に
印加する第１の印加手段と、上記第１の電源から供給さ
れた電圧Ｖｄｄ１＝Ｖｂｐ１を電圧Ｖｄｄ２に降圧して
上記第１の切換手段に供給する第１の降圧手段と、上記
第１の電源から供給された電圧Ｖｄｄ１＝Ｖｂｐ１を電
圧Ｖｂｐ２に昇圧して上記第２の切換手段に供給する第
１の昇圧手段と、第２の電源から供給された電圧Ｖｂｎ
１＝Ｖｓｓ１を上記第３と第４の切換手段に印加する第
２の印加手段と、上記第２の電源から供給された電圧Ｖ
ｂｎ１＝Ｖｓｓ１を電圧Ｖｂｎ２に降圧して上記第３の
切換手段に供給する第２の降圧手段と、上記第２の電源
から供給された電圧Ｖｂｎ１＝Ｖｓｓ１を電圧Ｖｓｓ２
に昇圧して上記第４の切換手段に供給する第２の昇圧手
段とを備える。従って、当該回路の構成をより簡単化す
ることができる。
路装置においては、請求項３記載の半導体集積回路装置
において、上記電源回路は、第１の電源から供給された
電圧Ｖｄｄ１＝Ｖｂｐ１を上記第１と第２の切換手段に
印加する第１の印加手段と、上記第１の電源から供給さ
れた電圧Ｖｄｄ１＝Ｖｂｐ１を電圧Ｖｄｄ２に降圧して
上記第１の切換手段に供給する第１の降圧手段と、上記
第１の電源から供給された電圧Ｖｄｄ１＝Ｖｂｐ１を電
圧Ｖｂｐ２に昇圧して上記第２の切換手段に供給する第
１の昇圧手段と、第２の電源から供給された電圧Ｖｂｎ
１＝Ｖｓｓ１を上記第３と第４の切換手段に印加する第
２の印加手段と、上記第２の電源から供給された電圧Ｖ
ｂｎ１＝Ｖｓｓ１を電圧Ｖｂｎ２に降圧して上記第３の
切換手段に供給する第２の降圧手段と、上記第２の電源
から供給された電圧Ｖｂｎ１＝Ｖｓｓ１を電圧Ｖｓｓ２
に昇圧して上記第４の切換手段に供給する第２の昇圧手
段とを備える。従って、当該回路の構成をより簡単化す
ることができる。
【図１】 本発明に係る第１の実施形態であるＣＭＯＳ
インバータ回路とその電源回路とを示す回路図である。
インバータ回路とその電源回路とを示す回路図である。
【図２】 本発明に係る第２の実施形態であるＣＭＯＳ
インバータ回路とその電源回路とを示す回路図である。
インバータ回路とその電源回路とを示す回路図である。
【図３】 本発明に係る第３の実施形態であるＣＭＯＳ
インバータ回路とその電源回路とを示す回路図である。
インバータ回路とその電源回路とを示す回路図である。
【図４】 図２の第２の実施形態の変形例であるＣＭＯ
Ｓインバータ回路とその電源回路とを示す回路図であ
る。
Ｓインバータ回路とその電源回路とを示す回路図であ
る。
【図５】 従来例のＣＭＯＳインバータ回路とその電源
回路とを示す回路図である。
回路とを示す回路図である。
【図６】 図１乃至図４のＣＭＯＳインバータ回路で用
いるＮＭＯＳＦＥＴにおける基板電圧Ｖｂｎとしきい値
電圧Ｖｔｎとの関係を示すグラフである。
いるＮＭＯＳＦＥＴにおける基板電圧Ｖｂｎとしきい値
電圧Ｖｔｎとの関係を示すグラフである。
１…ＰＭＯＳＦＥＴ、 ２…ＮＭＯＳＦＥＴ、 １０…動作モード切換信号発生器、 １１，１３…降圧回路、 １２，１４…昇圧回路、 ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４．ＳＷ１１，ＳＷ１
２，ＳＷ１３，ＳＷ１４，ＳＷ２１，ＳＷ２２，ＳＷ２
３，ＳＷ２４…スイッチ、 Ｖｂｐ…ＰＭＯＳＦＥＴ１の基板電圧、 Ｖｂｎ…ＮＭＯＳＦＥＴ２の基板電圧、 Ｖｄｄ…高電圧側電源線電圧、 Ｖｓｓ…低電圧側電源線電圧。
２，ＳＷ１３，ＳＷ１４，ＳＷ２１，ＳＷ２２，ＳＷ２
３，ＳＷ２４…スイッチ、 Ｖｂｐ…ＰＭＯＳＦＥＴ１の基板電圧、 Ｖｂｎ…ＮＭＯＳＦＥＴ２の基板電圧、 Ｖｄｄ…高電圧側電源線電圧、 Ｖｓｓ…低電圧側電源線電圧。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 17/687 Ｈ０３Ｋ 19/00 １０１Ｆ 19/0175 19/094 Ｂ 19/0948
Claims (6)
- 【請求項１】 電圧Ｖｄｄを有する高電圧側電源線と、
電圧Ｖｓｓを有する低電圧側電源線との間に接続され
た、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを備えたＣＭＯＳ
回路を含む半導体集積回路装置において、 上記半導体集積回路装置の動作モード信号に応じて、そ
れぞれ電源回路から供給された、第１の動作モードのと
きの高電圧側電源線電圧Ｖｄｄ１と、第２の動作モード
のときの高電圧側電源線電圧Ｖｄｄ２とを選択的に切り
換えて高電圧側電源線電圧Ｖｄｄを設定する第１の切換
手段と、 上記動作モード信号に応じて、それぞれ電源回路から供
給された、第１の動作モードのときのＰＭＯＳＦＥＴの
基板電圧又はウェル電圧Ｖｂｐ１と、第２の動作モード
のときのＰＭＯＳＦＥＴの基板電圧又はウェル電圧Ｖｂ
ｐ２とを選択的に切り換えてＰＭＯＳＦＥＴの基板電圧
又はウェル電圧Ｖｂｐを設定する第２の切換手段と、 上記動作モード信号に応じて、それぞれ電源回路から供
給された、第１の動作モードのときのＮＭＯＳＦＥＴの
基板電圧又はウェル電圧Ｖｂｎ１と、第２の動作モード
のときのＮＭＯＳＦＥＴの基板電圧又はウェル電圧Ｖｂ
ｎ２とを選択的に切り換えてＮＭＯＳＦＥＴの基板電圧
又はウェル電圧Ｖｂｎを設定する第３の切換手段と、 上記動作モード信号に応じて、それぞれ電源回路から供
給された、第１の動作モードのときの低電圧側電源線電
圧Ｖｓｓ１と、第２の動作モードのときの低電圧側電源
線電圧Ｖｓｓ２とを選択的に切り換えて低電圧側電源線
電圧Ｖｓｓを設定する第４の切換手段と、 上記動作モード信号を発生して上記第１と第２と第３と
第４の切換手段の切り換え動作を制御する制御手段を備
えたことを特徴とする半導体集積回路装置。 - 【請求項２】 Ｖｄｄ１＞Ｖｄｄ２＞Ｖｓｓ２＞Ｖｓｓ
１、Ｖｂｐ２＞Ｖｂｐ１、及びＶｂｎ１＞Ｖｂｎ２とな
るように設定されたことを特徴とする請求項１記載の半
導体集積回路装置。 - 【請求項３】 Ｖｄｄ１＝Ｖｂｐ１、Ｖｓｓ１＝Ｖｂｎ
１、Ｖｄｄ２＜Ｖｂｐ２、及びＶｓｓ２＞Ｖｂｎ２とな
るように設定されたことを特徴とする請求項１記載の半
導体集積回路装置。 - 【請求項４】 Ｖｄｄ１＞Ｖｂｐ１、Ｖｂｎ１＞Ｖｓｓ
１、Ｖｂｐ２＞Ｖｄｄ２、及びＶｓｓ２＞Ｖｂｎ２とな
るように設定されたことを特徴とする請求項１記載の半
導体集積回路装置。 - 【請求項５】 Ｖｄｄ１＝Ｖｂｐ２、Ｖｄｄ２＝Ｖｂｐ
１、Ｖｓｓ２＝Ｖｂｎ１、及びＶｓｓ１＝Ｖｂｎ２とな
るように設定されたことを特徴とする請求項４記載の半
導体集積回路装置。 - 【請求項６】 上記電源回路は、 第１の電源から供給された電圧Ｖｄｄ１＝Ｖｂｐ１を上
記第１と第２の切換手段に印加する第１の印加手段と、 上記第１の電源から供給された電圧Ｖｄｄ１＝Ｖｂｐ１
を電圧Ｖｄｄ２に降圧して上記第１の切換手段に供給す
る第１の降圧手段と、 上記第１の電源から供給された電圧Ｖｄｄ１＝Ｖｂｐ１
を電圧Ｖｂｐ２に昇圧して上記第２の切換手段に供給す
る第１の昇圧手段と、 第２の電源から供給された電圧Ｖｂｎ１＝Ｖｓｓ１を上
記第３と第４の切換手段に印加する第２の印加手段と、 上記第２の電源から供給された電圧Ｖｂｎ１＝Ｖｓｓ１
を電圧Ｖｂｎ２に降圧して上記第３の切換手段に供給す
る第２の降圧手段と、 上記第２の電源から供給された電圧Ｖｂｎ１＝Ｖｓｓ１
を電圧Ｖｓｓ２に昇圧して上記第４の切換手段に供給す
る第２の昇圧手段とを備えたことを特徴とする請求項３
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9031846A JPH10229165A (ja) | 1997-02-17 | 1997-02-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9031846A JPH10229165A (ja) | 1997-02-17 | 1997-02-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10229165A true JPH10229165A (ja) | 1998-08-25 |
Family
ID=12342430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9031846A Pending JPH10229165A (ja) | 1997-02-17 | 1997-02-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10229165A (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000124787A (ja) * | 1998-10-16 | 2000-04-28 | Sanyo Electric Co Ltd | 半導体装置 |
| EP0986177A3 (en) * | 1998-09-09 | 2000-09-27 | Hitachi, Ltd. | Semiconductor integrated circuit apparatus |
| JP2001156619A (ja) * | 1999-11-25 | 2001-06-08 | Texas Instr Japan Ltd | 半導体回路 |
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