JPH10229195A - 非感光性縦型冗長２チャネル薄膜トランジスタ及び製造方法 - Google Patents
非感光性縦型冗長２チャネル薄膜トランジスタ及び製造方法Info
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- JPH10229195A JPH10229195A JP2748497A JP2748497A JPH10229195A JP H10229195 A JPH10229195 A JP H10229195A JP 2748497 A JP2748497 A JP 2748497A JP 2748497 A JP2748497 A JP 2748497A JP H10229195 A JPH10229195 A JP H10229195A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 縦型冗長薄膜トランジスタを提供する。
【解決手段】 下部ゲート構造２に対してソース・ドレ
イン９、１０が自己整合した、垂直に積層したチャネル
およびデュアル・ゲート非感光性構造を有する薄膜トラ
ンジスタが提供される。この構造は、基板上で従来の単
一ゲート薄膜トランジスタと同じ面積を占める。本発明
はまた、単純な３マスク手順によるデュアル・ゲート構
造の製造方法も開示している。
イン９、１０が自己整合した、垂直に積層したチャネル
およびデュアル・ゲート非感光性構造を有する薄膜トラ
ンジスタが提供される。この構造は、基板上で従来の単
一ゲート薄膜トランジスタと同じ面積を占める。本発明
はまた、単純な３マスク手順によるデュアル・ゲート構
造の製造方法も開示している。
Description
【０００１】
【発明の属する技術分野】本発明は、デュアル薄膜トラ
ンジスタ構造及び該構造の製造方法に関する。
ンジスタ構造及び該構造の製造方法に関する。
【０００２】
【従来の技術】アモルファス・シリコン（ａ−Ｓｉ：
Ｈ）薄膜トランジスタ（ＴＦＴ）は、高品質、大面積液
晶ディスプレイ（ＬＣＤ）における優れた装置である。
ＴＦＴはまた、固体撮像素子（imager）、検出器、セン
サ及び電気的消去可能プログラマブル読取り専用メモリ
（ＥＥＰＲＯＭ）にも使われている。これらの大半の応
用例では、基板は多くの画素アレイに分割される。一つ
の画素に一つのＴＦＴがつけられる。これらのＴＦＴ
は、導電性金属線でｘ方向またはｙ方向に接続される。
ＴＦＴは画素面積の一部分を占めるため、画素の一部分
しか、光透過などの機能に利用できない。画素中のＴＦ
Ｔが占めていない面積の百分率は開口率と呼ばれる。実
用上、ＴＦＴ占有面積は、出来る限り小さく、つまりこ
の開口率を最大にすべきである。用途によっては不透明
基板を用いることもできるが、基板は、通常透明ガラス
である。ガラス・サイズは、５５０ｍｍ×６５０ｍｍと
非常に大きくすることもできるし、小さくすることもで
きる。ａ−Ｓｉ：Ｈ ＴＦＴには、電界効果移動度（μ
eff）が低く、感光性が高いという２つの本質的な欠点
がある。移動度は通常１．５ｃｍ2／Ｖｓ未満に限定さ
れている。この移動度を改善するためには、ａ−Ｓｉ：
Ｈ層をポリシリコンやセレン化カドミウム（ＣｄＳｅ）
などの他の材料で置き換える必要がある。感光性の問題
は、次に挙げるいくつかの方法で解決することができ
る。１）適切な上部チャネル・パッシベーション層を含
む３層構造にする、２）ａ−Ｓｉ：Ｈ層の厚さを薄くす
る、３）ａ−Ｓｉ：Ｈ層に欠陥中心を導入する、４）遮
光層を加える。最初の２つの方法は光漏電流を減少させ
るのには効果があるが、感光性を完全に除去することは
できない。第３の方法は、移動度など他のトランジスタ
特性を損なうため、ほとんど実用とされていない。遮光
層は、ポリマーまたは金属材料を用いることができ、最
も一般的にＴＦＴ ＬＣＤ製品に用いられている。有機
ポリマーを用いるときは、光学密度が低いため、厚い層
が必要である。金属層を用いるときは、通常、ＴＦＴ板
の反対側の板に堆積させる。バックライト源からの光が
金属パターンからＴＦＴ上部へ反射してしまい、光が漏
れる可能性がある。さらに、これらの遮光層は、受動装
置であり、ＴＦＴ性能を向上させない。
Ｈ）薄膜トランジスタ（ＴＦＴ）は、高品質、大面積液
晶ディスプレイ（ＬＣＤ）における優れた装置である。
ＴＦＴはまた、固体撮像素子（imager）、検出器、セン
サ及び電気的消去可能プログラマブル読取り専用メモリ
（ＥＥＰＲＯＭ）にも使われている。これらの大半の応
用例では、基板は多くの画素アレイに分割される。一つ
の画素に一つのＴＦＴがつけられる。これらのＴＦＴ
は、導電性金属線でｘ方向またはｙ方向に接続される。
ＴＦＴは画素面積の一部分を占めるため、画素の一部分
しか、光透過などの機能に利用できない。画素中のＴＦ
Ｔが占めていない面積の百分率は開口率と呼ばれる。実
用上、ＴＦＴ占有面積は、出来る限り小さく、つまりこ
の開口率を最大にすべきである。用途によっては不透明
基板を用いることもできるが、基板は、通常透明ガラス
である。ガラス・サイズは、５５０ｍｍ×６５０ｍｍと
非常に大きくすることもできるし、小さくすることもで
きる。ａ−Ｓｉ：Ｈ ＴＦＴには、電界効果移動度（μ
eff）が低く、感光性が高いという２つの本質的な欠点
がある。移動度は通常１．５ｃｍ2／Ｖｓ未満に限定さ
れている。この移動度を改善するためには、ａ−Ｓｉ：
Ｈ層をポリシリコンやセレン化カドミウム（ＣｄＳｅ）
などの他の材料で置き換える必要がある。感光性の問題
は、次に挙げるいくつかの方法で解決することができ
る。１）適切な上部チャネル・パッシベーション層を含
む３層構造にする、２）ａ−Ｓｉ：Ｈ層の厚さを薄くす
る、３）ａ−Ｓｉ：Ｈ層に欠陥中心を導入する、４）遮
光層を加える。最初の２つの方法は光漏電流を減少させ
るのには効果があるが、感光性を完全に除去することは
できない。第３の方法は、移動度など他のトランジスタ
特性を損なうため、ほとんど実用とされていない。遮光
層は、ポリマーまたは金属材料を用いることができ、最
も一般的にＴＦＴ ＬＣＤ製品に用いられている。有機
ポリマーを用いるときは、光学密度が低いため、厚い層
が必要である。金属層を用いるときは、通常、ＴＦＴ板
の反対側の板に堆積させる。バックライト源からの光が
金属パターンからＴＦＴ上部へ反射してしまい、光が漏
れる可能性がある。さらに、これらの遮光層は、受動装
置であり、ＴＦＴ性能を向上させない。
【０００３】大面積ＴＦＴアレイ製造における最も重大
な問題は、歩留まりが低いことである。生産歩留まりを
高めるために、たとえば誘電体層や金属線に多くの冗長
構造が用いられている。これらは、上下金属線間の短絡
や金属線の開路など特定のタイプの欠陥を防ぐのには効
果がある。ランダム欠陥に対して決定打となる冗長ＴＦ
Ｔを供給できる構造はほとんどない。一つの画素に２つ
のＴＦＴをつけるという報告がなされている。一つのＴ
ＦＴの倍の面積を占めるため、画素の開口率が低下す
る。ＬＣＤ応用例では、開口率はディスプレイ性能及び
電力消費に直接影響する。そのため、一つのＴＦＴと同
じ面積を占める冗長ＴＦＴ構造が望ましい。
な問題は、歩留まりが低いことである。生産歩留まりを
高めるために、たとえば誘電体層や金属線に多くの冗長
構造が用いられている。これらは、上下金属線間の短絡
や金属線の開路など特定のタイプの欠陥を防ぐのには効
果がある。ランダム欠陥に対して決定打となる冗長ＴＦ
Ｔを供給できる構造はほとんどない。一つの画素に２つ
のＴＦＴをつけるという報告がなされている。一つのＴ
ＦＴの倍の面積を占めるため、画素の開口率が低下す
る。ＬＣＤ応用例では、開口率はディスプレイ性能及び
電力消費に直接影響する。そのため、一つのＴＦＴと同
じ面積を占める冗長ＴＦＴ構造が望ましい。
【０００４】
【発明が解決しようとする課題】本発明の一目的は、縦
型冗長薄膜トランジスタを提供することである。
型冗長薄膜トランジスタを提供することである。
【０００５】本発明の他の目的は、非感光性の縦型冗長
薄膜トランジスタを提供することである。
薄膜トランジスタを提供することである。
【０００６】本発明の他の目的は、基板上に占める表面
積を最小にした縦型冗長薄膜トランジスタを提供するこ
とである。
積を最小にした縦型冗長薄膜トランジスタを提供するこ
とである。
【０００７】本発明の他の目的は、Ion/Ioff比を最大に
することである。
することである。
【０００８】本発明の他の目的は、マスキング段階の数
を最小にした縦型冗長薄膜トランジスタを製造すること
である。
を最小にした縦型冗長薄膜トランジスタを製造すること
である。
【０００９】本発明の他の目的は、ソース／ドレイン−
ゲート寄生容量を最小にした自己整合型薄膜トランジス
タ構造を提供することである。この構造は、液晶ディス
プレイ及び２次元撮像素子の応用例に有用である。
ゲート寄生容量を最小にした自己整合型薄膜トランジス
タ構造を提供することである。この構造は、液晶ディス
プレイ及び２次元撮像素子の応用例に有用である。
【００１０】本発明の他の目的は、冗長薄膜トランジス
タを使用する際の液晶ディプレイの開口面積を減らすこ
とである。
タを使用する際の液晶ディプレイの開口面積を減らすこ
とである。
【００１１】
【課題を解決するための手段】本発明は、半導体チャネ
ルが２つのゲート間に挟まれ、ソース／ドレインが下部
ゲートに自己整合する縦型冗長積層チャネル及びデュア
ル・ゲート構造を持つ薄膜トランジスタを教示する。
ルが２つのゲート間に挟まれ、ソース／ドレインが下部
ゲートに自己整合する縦型冗長積層チャネル及びデュア
ル・ゲート構造を持つ薄膜トランジスタを教示する。
【００１２】本発明の一実施例では、単純な３マスク・
プロセスを用いた縦型冗長薄膜トランジスタの製造方法
を記載している。
プロセスを用いた縦型冗長薄膜トランジスタの製造方法
を記載している。
【００１３】本発明では、新しいタイプのＴＦＴが開示
される。このＴＦＴは、図１に示すような縦型冗長デュ
アル・チャネル構造を有する。言い換えると、２つのＴ
ＦＴ、つまり上部ゲート及び下部ゲートＴＦＴを互いの
上部に作成する。そのため、ＴＦＴは全体で、従来のＴ
ＦＴ１個と同じ面積を占める。さらに、シリコン・チャ
ネルは、２つのＴＦＴの不透明ゲートで完全に囲まれて
いる。そのため、新しいＴＦＴは非感光性である。オン
電流などのＴＦＴ特性は、従来のＴＦＴより良い。縦型
冗長ＴＦＴのいくつかの製造方法が本発明で開示され
る。
される。このＴＦＴは、図１に示すような縦型冗長デュ
アル・チャネル構造を有する。言い換えると、２つのＴ
ＦＴ、つまり上部ゲート及び下部ゲートＴＦＴを互いの
上部に作成する。そのため、ＴＦＴは全体で、従来のＴ
ＦＴ１個と同じ面積を占める。さらに、シリコン・チャ
ネルは、２つのＴＦＴの不透明ゲートで完全に囲まれて
いる。そのため、新しいＴＦＴは非感光性である。オン
電流などのＴＦＴ特性は、従来のＴＦＴより良い。縦型
冗長ＴＦＴのいくつかの製造方法が本発明で開示され
る。
【００１４】
【発明の実施の形態】図１及び図２に、２つの垂直に積
層した薄膜トランジスタ（ＴＦＴ）を示す。上部ＴＦＴ
は、下部ＴＦＴの真上に位置しており、これら２つのト
ランジスタは、同一のソース９及びドレイン１０、そし
てソース・ドレイン金属下の同一のｎ+半導体層８及び
１８を共有している。下部ＴＦＴは、下部ゲート２、窒
化シリコンなどの第１の誘電体層３、アモルファス・シ
リコンなどの第１の半導体層４、窒化シリコンなどの第
２の誘電体層５、高濃度にドープされたｎ+半導体層８
及び１８、そしてソース用の第２の導電金属層９及びド
レイン用の導電金属層１０から構成される。上部ＴＦＴ
は、窒化シリコンなどの第２の誘電体層５、アモルファ
ス・シリコンなどの第２の半導体層６、窒化シリコンな
どの第３の誘電体層７、窒化シリコンなどの第４の誘電
体層１１、金属層などの第３の導電層１２、上記ソース
９及びドレイン１０である第２の金属層、そして上述の
ｎ+半導体層８から構成される。
層した薄膜トランジスタ（ＴＦＴ）を示す。上部ＴＦＴ
は、下部ＴＦＴの真上に位置しており、これら２つのト
ランジスタは、同一のソース９及びドレイン１０、そし
てソース・ドレイン金属下の同一のｎ+半導体層８及び
１８を共有している。下部ＴＦＴは、下部ゲート２、窒
化シリコンなどの第１の誘電体層３、アモルファス・シ
リコンなどの第１の半導体層４、窒化シリコンなどの第
２の誘電体層５、高濃度にドープされたｎ+半導体層８
及び１８、そしてソース用の第２の導電金属層９及びド
レイン用の導電金属層１０から構成される。上部ＴＦＴ
は、窒化シリコンなどの第２の誘電体層５、アモルファ
ス・シリコンなどの第２の半導体層６、窒化シリコンな
どの第３の誘電体層７、窒化シリコンなどの第４の誘電
体層１１、金属層などの第３の導電層１２、上記ソース
９及びドレイン１０である第２の金属層、そして上述の
ｎ+半導体層８から構成される。
【００１５】第１の半導体層４及び第２の半導体層６に
は、アモルファス・シリコン、ポリシリコン、セレン化
カドミウムその他等価の半導体材料を用いることができ
る。第３の金属層としては、高導電性の金属が好まし
く、例えば、モリブデン、タンタルなどの高融点金属及
び高融点金属の合金が好ましい。銅やアルミニウムなど
その他の金属も使用してよいが、おそらく、高融点金属
より扱いにくい。第４の誘電体層には、例えば、窒化シ
リコン、酸化シリコン、酸窒化シリコン、酸化タンタ
ル、酸化アルミニウムまたはこれらの材料の任意の組み
合わせが使用できる。
は、アモルファス・シリコン、ポリシリコン、セレン化
カドミウムその他等価の半導体材料を用いることができ
る。第３の金属層としては、高導電性の金属が好まし
く、例えば、モリブデン、タンタルなどの高融点金属及
び高融点金属の合金が好ましい。銅やアルミニウムなど
その他の金属も使用してよいが、おそらく、高融点金属
より扱いにくい。第４の誘電体層には、例えば、窒化シ
リコン、酸化シリコン、酸窒化シリコン、酸化タンタ
ル、酸化アルミニウムまたはこれらの材料の任意の組み
合わせが使用できる。
【００１６】図１及び図２に記載された構造の製造方法
について次に述べる。
について次に述べる。
【００１７】図３を参照すると、まず、コーニング７０
５９などのガラス基板１を用意し、その表面に、第１の
マスクを用いて第１の導電層を堆積させ、従来の手順に
従って下部ゲート２を画定する。下部ゲート２が完成し
た後、層３から７を順に下部ゲートに堆積させる。図４
のように一回で押し出すことが好ましい。上記の膜を堆
積した後、図５に示すように、フォトレジスト層１００
をスピン・コーティングし、層３−７上でソフト・ベー
クする。その後、水銀灯を用いて、図５に示すように下
部ゲートの下から層３−７及びフォトレジスト層を通し
てバックライト露光を行う。露光後、フォトレジスト層
を現像して、コンタクト・パターン１００−１を形成す
る。これは下部ゲートに自己整合する。その後、コンタ
クト・パターンをマスクとして用いて、第３の誘電体層
７をエッチング溶液でエッチングする。緩衝フッ化水素
酸などのエッチング溶液がプラズマ強化化学的気相付着
（ＰＥＣＶＤ）窒化シリコンに使用することができる。
エッチング溶液でエッチングした後、コンタクト・パタ
ーン１００−１を用いて層４−６をプラズマ・エッチン
グする。使用できるプラズマ・エッチングの一例とし
て、反応性イオン・エッチング（ＲＩＥ）が好ましい。
上述した２つのエッチング段階の後、フォトレジスト層
を図６のように剥がす。その後、図８及び図９の通り、
高濃度にドープされたｎ+半導体層を堆積させる。ｎ+半
導体層の堆積は、ＰＥＣＶＤを用いて行う。その後、ス
パッタ堆積法により金属層を堆積させる。その後、第２
の導電層にパターンを形成し、マスクでエッチングす
る。これによって、薄膜トランジスタのソース金属９及
びドレイン金属１９の領域が画定される。同じマスクを
用いてｎ+半導体層をエッチングし、ｎ+ソース領域８及
びｎ+ドレイン領域１８を形成する。この時点で、残り
のフォトレジスト・パターンを剥がすと、下部ＴＦＴは
完成する。
５９などのガラス基板１を用意し、その表面に、第１の
マスクを用いて第１の導電層を堆積させ、従来の手順に
従って下部ゲート２を画定する。下部ゲート２が完成し
た後、層３から７を順に下部ゲートに堆積させる。図４
のように一回で押し出すことが好ましい。上記の膜を堆
積した後、図５に示すように、フォトレジスト層１００
をスピン・コーティングし、層３−７上でソフト・ベー
クする。その後、水銀灯を用いて、図５に示すように下
部ゲートの下から層３−７及びフォトレジスト層を通し
てバックライト露光を行う。露光後、フォトレジスト層
を現像して、コンタクト・パターン１００−１を形成す
る。これは下部ゲートに自己整合する。その後、コンタ
クト・パターンをマスクとして用いて、第３の誘電体層
７をエッチング溶液でエッチングする。緩衝フッ化水素
酸などのエッチング溶液がプラズマ強化化学的気相付着
（ＰＥＣＶＤ）窒化シリコンに使用することができる。
エッチング溶液でエッチングした後、コンタクト・パタ
ーン１００−１を用いて層４−６をプラズマ・エッチン
グする。使用できるプラズマ・エッチングの一例とし
て、反応性イオン・エッチング（ＲＩＥ）が好ましい。
上述した２つのエッチング段階の後、フォトレジスト層
を図６のように剥がす。その後、図８及び図９の通り、
高濃度にドープされたｎ+半導体層を堆積させる。ｎ+半
導体層の堆積は、ＰＥＣＶＤを用いて行う。その後、ス
パッタ堆積法により金属層を堆積させる。その後、第２
の導電層にパターンを形成し、マスクでエッチングす
る。これによって、薄膜トランジスタのソース金属９及
びドレイン金属１９の領域が画定される。同じマスクを
用いてｎ+半導体層をエッチングし、ｎ+ソース領域８及
びｎ+ドレイン領域１８を形成する。この時点で、残り
のフォトレジスト・パターンを剥がすと、下部ＴＦＴは
完成する。
【００１８】残りの部分、上部ＴＦＴの形成について次
に説明する。前の段落で述べた手順に続いて、第４の誘
電体層を堆積させた後、この第４の誘電体層の上に第３
の導電層を堆積させる。マスク１００−２を用いて第３
の導電層にパターンを形成して、上部ＴＦＴの上部ゲー
ト領域を画定する。このマスクを用いて第３の導電層を
エッチングし、上部ＴＦＴの上部ゲート１２を形成す
る。この時点で、互いの上部に垂直に位置し、共通のソ
ース及びドレインを共有する２つのＴＦＴが形成され
る。しかし、直前に説明したとおり、第３の導電層のエ
ッチングの後、第４の誘電体層をエッチングして、ソー
ス金属層９及びドレイン金属層１０を露出させてもかま
わない。図１及び図２を参照のこと。
に説明する。前の段落で述べた手順に続いて、第４の誘
電体層を堆積させた後、この第４の誘電体層の上に第３
の導電層を堆積させる。マスク１００−２を用いて第３
の導電層にパターンを形成して、上部ＴＦＴの上部ゲー
ト領域を画定する。このマスクを用いて第３の導電層を
エッチングし、上部ＴＦＴの上部ゲート１２を形成す
る。この時点で、互いの上部に垂直に位置し、共通のソ
ース及びドレインを共有する２つのＴＦＴが形成され
る。しかし、直前に説明したとおり、第３の導電層のエ
ッチングの後、第４の誘電体層をエッチングして、ソー
ス金属層９及びドレイン金属層１０を露出させてもかま
わない。図１及び図２を参照のこと。
【００１９】任意選択で、第２の半導体層、第２の誘電
層及び第１の半導体層をコンタクト・パターンを用いて
プラズマ・エッチングせずに、第２の半導体層及び第２
の誘電体層のみをコンタクト・パターンを用いてエッチ
ングしてもよい。これを選択した場合には、第２の導電
層、ｎ+半導体層及び第１の半導体層をマスクを用いて
エッチングして、ソース領域及びドレイン領域からソー
ス及びドレインを形成することが必要になる。
層及び第１の半導体層をコンタクト・パターンを用いて
プラズマ・エッチングせずに、第２の半導体層及び第２
の誘電体層のみをコンタクト・パターンを用いてエッチ
ングしてもよい。これを選択した場合には、第２の導電
層、ｎ+半導体層及び第１の半導体層をマスクを用いて
エッチングして、ソース領域及びドレイン領域からソー
ス及びドレインを形成することが必要になる。
【００２０】ソース及びドレイン・コンタクト領域を画
定するための代替バックライト露光として、これらの領
域を画定するために下部ゲートに位置合せさせたマスク
を塗布し露光することもできる。上述した基本プロセス
のさらに別の代替方法として、基本プロセス中の３つの
段階を次のように変えることができる。第１に、ソース
・ドレイン領域を画定するためにバックライト露光を行
う代わりに、下部ゲートに整列させるためにマスクを使
って、ソース・ドレイン領域を画定することができる。
基本プロセスで、３つの層をプラズマ・エッチングする
段階の代りに、２つの層だけをプラズマ・エッチングし
て、第１の半導体層はプラズマ・エッチングしないこと
も可能である。後者の段階ではさらに、２つでなく３つ
の層をエッチングする段階が必要となる。この３つの層
は、第２の導電層、ｎ+半導体層及び第１の半導体層で
ある。これら３つの層をマスクを用いてエッチングし
て、ソース領域及びドレイン領域からソース及びドレイ
ンを形成する。
定するための代替バックライト露光として、これらの領
域を画定するために下部ゲートに位置合せさせたマスク
を塗布し露光することもできる。上述した基本プロセス
のさらに別の代替方法として、基本プロセス中の３つの
段階を次のように変えることができる。第１に、ソース
・ドレイン領域を画定するためにバックライト露光を行
う代わりに、下部ゲートに整列させるためにマスクを使
って、ソース・ドレイン領域を画定することができる。
基本プロセスで、３つの層をプラズマ・エッチングする
段階の代りに、２つの層だけをプラズマ・エッチングし
て、第１の半導体層はプラズマ・エッチングしないこと
も可能である。後者の段階ではさらに、２つでなく３つ
の層をエッチングする段階が必要となる。この３つの層
は、第２の導電層、ｎ+半導体層及び第１の半導体層で
ある。これら３つの層をマスクを用いてエッチングし
て、ソース領域及びドレイン領域からソース及びドレイ
ンを形成する。
【００２１】基本プロセスのさらに別の代替方法とし
て、基本プロセスでプラズマ・エッチングされる３つの
層の代わりに２つの層をプラズマ・エッチングすること
ができる。第１の半導体層は、基本プロセスでは行うプ
ラズマ・エッチングを行わない。さらに、フォトレジス
ト層を剥がした後、高濃度にドープされたｎ+半導体層
を堆積する代わりに、イオン注入または非質量分離イオ
ン・シャワー注入を用いる。最後に、この代替方法と基
本プロセスの第３の相違点は、２つの層をエッチングし
て薄膜トランジスタの共通ソース／ドレインを形成する
代わりに、３つの層をエッチングしてこれらの領域を形
成することである。３つの層とは、第２の導電層、ｎ+
半導体層及び第１の半導体層である。この代替手段で
は、バックライト露光を用いる代わりに、ソース及びド
レイン・コンタクト領域に下部ゲートに位置合せさせた
マスクを用いることができる。
て、基本プロセスでプラズマ・エッチングされる３つの
層の代わりに２つの層をプラズマ・エッチングすること
ができる。第１の半導体層は、基本プロセスでは行うプ
ラズマ・エッチングを行わない。さらに、フォトレジス
ト層を剥がした後、高濃度にドープされたｎ+半導体層
を堆積する代わりに、イオン注入または非質量分離イオ
ン・シャワー注入を用いる。最後に、この代替方法と基
本プロセスの第３の相違点は、２つの層をエッチングし
て薄膜トランジスタの共通ソース／ドレインを形成する
代わりに、３つの層をエッチングしてこれらの領域を形
成することである。３つの層とは、第２の導電層、ｎ+
半導体層及び第１の半導体層である。この代替手段で
は、バックライト露光を用いる代わりに、ソース及びド
レイン・コンタクト領域に下部ゲートに位置合せさせた
マスクを用いることができる。
【００２２】まとめとして、本発明の構成に関して以下
事項を開示する。
事項を開示する。
【００２３】（１）ａ）透明基板と、 ｂ）前記基板上の第１の導電層である下部ゲートと、 ｃ）前記ゲート及び前記基板上の第１の誘電体層と、 ｄ）前記第１の誘電体層上の第１の半導体層と、 ｅ）前記第１の半導体層上の第２の誘電体層と、 ｆ）前記第２の誘電体層上の第２の半導体層と、 ｇ）前記第２の半導体層上の第３の誘電体層と、 ｈ）前記第１の半導体層及び前記第２の半導体層の両方
に接触する、金属層及び強くドープされたｎ+層からな
る第２の導電層と、 ｉ）少なくとも前記第２の導電層及び前記第３の誘電体
層と接触する第４の誘電体層と、 ｊ）前記第４の誘電体層上の第３の導電層とを備え、そ
れによって、互いの上部に垂直に位置し、共通のソース
及びドレインを共有する２つの薄膜トランジスタを形成
することを特徴とする、縦型冗長デュアル薄膜トランジ
スタ。 （２）下部薄膜トランジスタが、前記下部ゲート、前記
第１の誘電体層、前記第１の半導体層、前記第２の誘電
体層及び前記第２の導電層の組み合わせにより形成さ
れ、上部薄膜トランジスタが、前記第２の誘電体層、前
記第２の半導体層、前記第３の誘電体層、前記第２の導
電層、前記第４の誘電体層及び前記第３の導電層の組み
合わせにより形成され、前記上部薄膜トランジスタが前
記下部薄膜トランジスタの上部に位置することを特徴と
する、上記（１）に記載のトランジスタ。 （３）前記第１及び第２の半導体層がアモルファス・シ
リコン材料を含むことを特徴とする、上記（１）に記載
のトランジスタ。 （４）前記第１及び第２の半導体層がポリシリコン材料
を含むことを特徴とする、上記（１）に記載のトランジ
スタ。 （５）前記第１及び第２の半導体層がセレン化カドミウ
ム材料を含むことを特徴とする、上記（１）に記載のト
ランジスタ。 （６）ａ）第１の導電層となるゲートである下部ゲート
・パターンを基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、第１の誘電体層、前記第１の誘電体
層上に第１の半導体層、前記第１の半導体層上に第２の
誘電体層、前記第２の誘電体層上に第２の半導体層、前
記第２の半導体層上に第３の誘電体層の各層を前記の順
序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートの下から、段階ｂの前記層を介し
て、前記フォトレジスト層上にバックライト露光を行う
段階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、前記下部ゲートに自己整合するコンタクト・パ
ターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層及び第１の半導体層をプラズマ・
エッチングする段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）前記マスクを用いて第２の導電層及び前記ｎ+半導
体層をエッチングして、前記ソース領域及びドレイン領
域からソース及びドレインを形成する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする、縦型冗長デュ
アル薄膜トランジスタを構築する方法。 （７）前記マスクを用いて前記第４の誘電体層をエッチ
ングして、前記ソース及び前記ドレインを露光する段階
を含むことを特徴とする、上記（６）に記載の方法。 （８）ａ）第１の導電層である下部ゲート・パターンを
基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、第１の誘電体層、前記第１の誘電体
層上に第１の半導体層、前記第１の半導体層上に第２の
誘電体層、前記第２の誘電体層上に第２の半導体層、前
記第２の半導体層上に第３の誘電体層の各層を前記の順
序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートの下から、段階ｂの前記層を介し
て、前記フォトレジスト層上にバックライト露光を行う
段階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、前記下部ゲートに自己整合するコンタクト・パ
ターンを形成する段階と、 ｆ）前記コンタクトパターンを用いて前記第３の誘電体
層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層及び第２の誘電体層をプラズマ・エッチングする段
階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）前記マスクを用いて、前記第２の導電層、前記ｎ+
半導体層及び前記第１の半導体層をエッチングして、前
記ソース領域及びドレイン領域からソース及びドレイン
を形成する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする縦型冗長デュア
ル薄膜トランジスタを構築する方法。 （９）前記マスクを用いて前記第４の誘電体層をエッチ
ングして、前記ソース及び前記ドレインを露光する段階
を含むことを特徴とする、上記（８）に記載の方法。 （１０）ａ）第１の導電層である下部ゲート・パターン
を基板上に堆積しエッチングする段階と、 ｂ）前記基板上に第１の誘電体層、前記第１の誘電体層
上に第１の半導体層、前記第１の半導体層上に第２の誘
電体層、前記第２の誘電体層上に第２の半導体層、前記
第２の半導体層上に第３の誘電体層の各層を前記の順序
で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートに整合したマスクを塗布及び露光し
て、ソース及びドレイン・コンタクト領域を画定する段
階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、コンタクト・パターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層及び第１の半導体層をプラズマ・
エッチングする段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）前記マスクを用いて第２の導電層及び前記ｎ+半導
体層をエッチングして、前記ソース領域及びドレイン領
域からソース及びドレインを形成する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする縦型冗長デュア
ル薄膜トランジスタを構築する方法。 （１１）前記マスクを用いて前記第４の誘電体層をエッ
チングして、前記ソース及び前記ドレインを露光する段
階を含むことを特徴とする、上記（１０）に記載の方
法。 （１２）ａ）第１の導電層である下部ゲート・パターン
を基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、第１の誘電体層、前記第１の誘電体
層上に第１の半導体層、前記第１の半導体層上に第２の
誘電体層、前記第２の誘電体層上に第２の半導体層、前
記第２の半導体層上に第３の誘電体層の各層を前記の順
序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートに配列するマスクを塗布及び露光し
て、ソース及びドレイン・コンタクト領域を画定する段
階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、コンタクト・パターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、及び第２の誘電体層をプラズマ・エッチングする
段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記金属第２の導電層に
パターンを形成する段階と、 ｌ）前記マスクを用いて第２の導電層、前記ｎ+半導体
層及び前記第１の半導体層をエッチングして、前記ソー
ス領域及びドレイン領域からソース及びドレインを形成
する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含むことを特徴とする縦型冗長デュアル薄膜トラ
ンジスタを構築する方法。 （１３）前記マスクを用いて前記第４の誘電体層をエッ
チングして、前記ソース及び前記ドレインを露光する段
階を含むことを特徴とする、上記（１２）に記載の方
法。 （１４）ａ）第１の導電層である下部ゲート・パターン
を基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、第１の誘電体層、前記第１の誘電体
層上に第１の半導体層、前記第１の半導体層上に第２の
誘電体層、前記第２の誘電体層上に第２の半導体層、前
記第２の半導体層上に第３の誘電体層の各層を前記の順
序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートの下から、段階ｂの前記層を介し
て、前記フォトレジスト層上にバックライト露光を行う
段階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、前記下部ゲートに自己整合するコンタクト・パ
ターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層をプラズマ・エッチングする段階
と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）高濃度にドープされたｎ+半導体コンタクト領域
を、イオン注入または非質量分離イオン・シャワー注入
により調製する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第１の金属にパター
ンを形成する段階と、 ｌ）第２の導電層、及び前記第１の半導体層をエッチン
グする段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする、縦型冗長デュ
アル薄膜トランジスタを構築する方法。 （１５）前記マスクを用いて前記第４の誘電体層をエッ
チングして、前記ソース及び前記ドレインを露光する段
階を含むことを特徴とする、上記（１４）に記載の方
法。 （１６）ａ）第１の導電層である下部ゲート・パターン
を基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、第１の誘電体層、前記第１の誘電体
層上に第１の半導体層、前記第１の半導体層上に第２の
誘電体層、前記第２の誘電体層上に第２の半導体層、前
記第２の半導体層上に第３の誘電体層の各層を前記の順
序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートに整合したマスクを塗布及び露光し
て、ソース及びドレイン・コンタクト領域を画定する段
階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、コンタクト・パターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層及び第１の半導体層をプラズマ・
エッチングする段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）高濃度にドープされたｎ+半導体コンタクト領域
を、イオン注入または非質量分離イオン・シャワー注入
により調製する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）第２の導電層、及び前記第１の半導体層をエッチン
グする段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階と、を含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする縦型冗長デュア
ル薄膜トランジスタを構築する方法。 （１７）前記マスクを用いて前記第４の誘電体層をエッ
チングして、前記ソース及び前記ドレインを露光する段
階を含むことを特徴とする、上記（１６）に記載の方
法。
に接触する、金属層及び強くドープされたｎ+層からな
る第２の導電層と、 ｉ）少なくとも前記第２の導電層及び前記第３の誘電体
層と接触する第４の誘電体層と、 ｊ）前記第４の誘電体層上の第３の導電層とを備え、そ
れによって、互いの上部に垂直に位置し、共通のソース
及びドレインを共有する２つの薄膜トランジスタを形成
することを特徴とする、縦型冗長デュアル薄膜トランジ
スタ。 （２）下部薄膜トランジスタが、前記下部ゲート、前記
第１の誘電体層、前記第１の半導体層、前記第２の誘電
体層及び前記第２の導電層の組み合わせにより形成さ
れ、上部薄膜トランジスタが、前記第２の誘電体層、前
記第２の半導体層、前記第３の誘電体層、前記第２の導
電層、前記第４の誘電体層及び前記第３の導電層の組み
合わせにより形成され、前記上部薄膜トランジスタが前
記下部薄膜トランジスタの上部に位置することを特徴と
する、上記（１）に記載のトランジスタ。 （３）前記第１及び第２の半導体層がアモルファス・シ
リコン材料を含むことを特徴とする、上記（１）に記載
のトランジスタ。 （４）前記第１及び第２の半導体層がポリシリコン材料
を含むことを特徴とする、上記（１）に記載のトランジ
スタ。 （５）前記第１及び第２の半導体層がセレン化カドミウ
ム材料を含むことを特徴とする、上記（１）に記載のト
ランジスタ。 （６）ａ）第１の導電層となるゲートである下部ゲート
・パターンを基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、第１の誘電体層、前記第１の誘電体
層上に第１の半導体層、前記第１の半導体層上に第２の
誘電体層、前記第２の誘電体層上に第２の半導体層、前
記第２の半導体層上に第３の誘電体層の各層を前記の順
序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートの下から、段階ｂの前記層を介し
て、前記フォトレジスト層上にバックライト露光を行う
段階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、前記下部ゲートに自己整合するコンタクト・パ
ターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層及び第１の半導体層をプラズマ・
エッチングする段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）前記マスクを用いて第２の導電層及び前記ｎ+半導
体層をエッチングして、前記ソース領域及びドレイン領
域からソース及びドレインを形成する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする、縦型冗長デュ
アル薄膜トランジスタを構築する方法。 （７）前記マスクを用いて前記第４の誘電体層をエッチ
ングして、前記ソース及び前記ドレインを露光する段階
を含むことを特徴とする、上記（６）に記載の方法。 （８）ａ）第１の導電層である下部ゲート・パターンを
基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、第１の誘電体層、前記第１の誘電体
層上に第１の半導体層、前記第１の半導体層上に第２の
誘電体層、前記第２の誘電体層上に第２の半導体層、前
記第２の半導体層上に第３の誘電体層の各層を前記の順
序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートの下から、段階ｂの前記層を介し
て、前記フォトレジスト層上にバックライト露光を行う
段階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、前記下部ゲートに自己整合するコンタクト・パ
ターンを形成する段階と、 ｆ）前記コンタクトパターンを用いて前記第３の誘電体
層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層及び第２の誘電体層をプラズマ・エッチングする段
階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）前記マスクを用いて、前記第２の導電層、前記ｎ+
半導体層及び前記第１の半導体層をエッチングして、前
記ソース領域及びドレイン領域からソース及びドレイン
を形成する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする縦型冗長デュア
ル薄膜トランジスタを構築する方法。 （９）前記マスクを用いて前記第４の誘電体層をエッチ
ングして、前記ソース及び前記ドレインを露光する段階
を含むことを特徴とする、上記（８）に記載の方法。 （１０）ａ）第１の導電層である下部ゲート・パターン
を基板上に堆積しエッチングする段階と、 ｂ）前記基板上に第１の誘電体層、前記第１の誘電体層
上に第１の半導体層、前記第１の半導体層上に第２の誘
電体層、前記第２の誘電体層上に第２の半導体層、前記
第２の半導体層上に第３の誘電体層の各層を前記の順序
で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートに整合したマスクを塗布及び露光し
て、ソース及びドレイン・コンタクト領域を画定する段
階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、コンタクト・パターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層及び第１の半導体層をプラズマ・
エッチングする段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）前記マスクを用いて第２の導電層及び前記ｎ+半導
体層をエッチングして、前記ソース領域及びドレイン領
域からソース及びドレインを形成する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする縦型冗長デュア
ル薄膜トランジスタを構築する方法。 （１１）前記マスクを用いて前記第４の誘電体層をエッ
チングして、前記ソース及び前記ドレインを露光する段
階を含むことを特徴とする、上記（１０）に記載の方
法。 （１２）ａ）第１の導電層である下部ゲート・パターン
を基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、第１の誘電体層、前記第１の誘電体
層上に第１の半導体層、前記第１の半導体層上に第２の
誘電体層、前記第２の誘電体層上に第２の半導体層、前
記第２の半導体層上に第３の誘電体層の各層を前記の順
序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートに配列するマスクを塗布及び露光し
て、ソース及びドレイン・コンタクト領域を画定する段
階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、コンタクト・パターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、及び第２の誘電体層をプラズマ・エッチングする
段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記金属第２の導電層に
パターンを形成する段階と、 ｌ）前記マスクを用いて第２の導電層、前記ｎ+半導体
層及び前記第１の半導体層をエッチングして、前記ソー
ス領域及びドレイン領域からソース及びドレインを形成
する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含むことを特徴とする縦型冗長デュアル薄膜トラ
ンジスタを構築する方法。 （１３）前記マスクを用いて前記第４の誘電体層をエッ
チングして、前記ソース及び前記ドレインを露光する段
階を含むことを特徴とする、上記（１２）に記載の方
法。 （１４）ａ）第１の導電層である下部ゲート・パターン
を基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、第１の誘電体層、前記第１の誘電体
層上に第１の半導体層、前記第１の半導体層上に第２の
誘電体層、前記第２の誘電体層上に第２の半導体層、前
記第２の半導体層上に第３の誘電体層の各層を前記の順
序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートの下から、段階ｂの前記層を介し
て、前記フォトレジスト層上にバックライト露光を行う
段階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、前記下部ゲートに自己整合するコンタクト・パ
ターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層をプラズマ・エッチングする段階
と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）高濃度にドープされたｎ+半導体コンタクト領域
を、イオン注入または非質量分離イオン・シャワー注入
により調製する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第１の金属にパター
ンを形成する段階と、 ｌ）第２の導電層、及び前記第１の半導体層をエッチン
グする段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする、縦型冗長デュ
アル薄膜トランジスタを構築する方法。 （１５）前記マスクを用いて前記第４の誘電体層をエッ
チングして、前記ソース及び前記ドレインを露光する段
階を含むことを特徴とする、上記（１４）に記載の方
法。 （１６）ａ）第１の導電層である下部ゲート・パターン
を基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、第１の誘電体層、前記第１の誘電体
層上に第１の半導体層、前記第１の半導体層上に第２の
誘電体層、前記第２の誘電体層上に第２の半導体層、前
記第２の半導体層上に第３の誘電体層の各層を前記の順
序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートに整合したマスクを塗布及び露光し
て、ソース及びドレイン・コンタクト領域を画定する段
階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、コンタクト・パターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層及び第１の半導体層をプラズマ・
エッチングする段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）高濃度にドープされたｎ+半導体コンタクト領域
を、イオン注入または非質量分離イオン・シャワー注入
により調製する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）第２の導電層、及び前記第１の半導体層をエッチン
グする段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階と、を含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする縦型冗長デュア
ル薄膜トランジスタを構築する方法。 （１７）前記マスクを用いて前記第４の誘電体層をエッ
チングして、前記ソース及び前記ドレインを露光する段
階を含むことを特徴とする、上記（１６）に記載の方
法。
【図１】ソース・ドレインを露出させた本発明の縦型冗
長薄膜トランジスタ構造の概略図である。
長薄膜トランジスタ構造の概略図である。
【図２】第４の誘電体層１１でソース・ドレインを覆っ
た本発明の縦型冗長薄膜トランジスタ構造の概略図であ
る。
た本発明の縦型冗長薄膜トランジスタ構造の概略図であ
る。
【図３】ガラス基板上の導電層である下部ゲートの概略
図である。
図である。
【図４】図３の構造上に３枚の誘電体層及び２枚の半導
体層を交互に堆積させたものの概略図である。
体層を交互に堆積させたものの概略図である。
【図５】ソース及びドレイン・コンタクト領域を画定す
るために構造上部にポジ型フォトレジスト層を堆積させ
た、下部ゲートの下からのバックライト露光の概略図で
ある。
るために構造上部にポジ型フォトレジスト層を堆積させ
た、下部ゲートの下からのバックライト露光の概略図で
ある。
【図６】露光済みフォトレジスト領域を除去した後の図
５の構造の概略図である。未露光のフォトレジスト層
は、図６に示す層４−７をエッチングで除去するための
マスクとして用いる。
５の構造の概略図である。未露光のフォトレジスト層
は、図６に示す層４−７をエッチングで除去するための
マスクとして用いる。
【図７】層４をエッチングせずに、層５−７をエッチン
グした点以外は図６と同じ図である。
グした点以外は図６と同じ図である。
【図８】本発明のプロセスではじめて画定されたソース
とドレインを有する構造を示す図である。
とドレインを有する構造を示す図である。
【図９】第１の半導体層がｎ+半導体層と同じマスクを
用いてエッチングされる点以外は図８と同じ図である。
用いてエッチングされる点以外は図８と同じ図である。
１ ガラス基板 ３ 誘電体層 ４ 半導体層 ５ 誘電体層 ６ 半導体層 ７ 誘電体層
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１９Ａ
Claims (17)
- 【請求項１】ａ）透明基板と、 ｂ）前記基板上の第１の導電層である下部ゲートと、 ｃ）前記ゲート及び前記基板上の第１の誘電体層と、 ｄ）前記第１の誘電体層上の第１の半導体層と、 ｅ）前記第１の半導体層上の第２の誘電体層と、 ｆ）前記第２の誘電体層上の第２の半導体層と、 ｇ）前記第２の半導体層上の第３の誘電体層と、 ｈ）前記第１の半導体層及び前記第２の半導体層の両方
に接触する、金属層及び強くドープされたｎ+層からな
る第２の導電層と、 ｉ）少なくとも前記第２の導電層及び前記第３の誘電体
層と接触する第４の誘電体層と、 ｊ）前記第４の誘電体層上の第３の導電層とを備え、そ
れによって、互いの上部に垂直に位置し、共通のソース
及びドレインを共有する２つの薄膜トランジスタを形成
することを特徴とする、縦型冗長デュアル薄膜トランジ
スタ。 - 【請求項２】下部薄膜トランジスタが、前記下部ゲー
ト、前記第１の誘電体層、前記第１の半導体層、前記第
２の誘電体層及び前記第２の導電層の組み合わせにより
形成され、上部薄膜トランジスタが、前記第２の誘電体
層、前記第２の半導体層、前記第３の誘電体層、前記第
２の導電層、前記第４の誘電体層及び前記第３の導電層
の組み合わせにより形成され、前記上部薄膜トランジス
タが前記下部薄膜トランジスタの上部に位置することを
特徴とする、請求項１に記載のトランジスタ。 - 【請求項３】前記第１及び第２の半導体層がアモルファ
ス・シリコン材料を含むことを特徴とする、請求項１に
記載のトランジスタ。 - 【請求項４】前記第１及び第２の半導体層がポリシリコ
ン材料を含むことを特徴とする、請求項１に記載のトラ
ンジスタ。 - 【請求項５】前記第１及び第２の半導体層がセレン化カ
ドミウム材料を含むことを特徴とする、請求項１に記載
のトランジスタ。 - 【請求項６】ａ）第１の導電層となるゲートである下部
ゲート・パターンを基板上に堆積しエッチングする段階
と、 ｂ）前記基板上に、 第１の誘電体層、 前記第１の誘電体層上に第１の半導体層、 前記第１の半導体層上に第２の誘電体層、 前記第２の誘電体層上に第２の半導体層、 前記第２の半導体層上に第３の誘電体層の各層を前記の
順序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートの下から、段階ｂの前記層を介し
て、前記フォトレジスト層上にバックライト露光を行う
段階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、前記下部ゲートに自己整合するコンタクト・パ
ターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層及び第１の半導体層をプラズマ・
エッチングする段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）前記マスクを用いて第２の導電層及び前記ｎ+半導
体層をエッチングして、前記ソース領域及びドレイン領
域からソース及びドレインを形成する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする、縦型冗長デュ
アル薄膜トランジスタを構築する方法。 - 【請求項７】前記マスクを用いて前記第４の誘電体層を
エッチングして、前記ソース及び前記ドレインを露光す
る段階を含むことを特徴とする、請求項６に記載の方
法。 - 【請求項８】ａ）第１の導電層である下部ゲート・パタ
ーンを基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、 第１の誘電体層、 前記第１の誘電体層上に第１の半導体層、 前記第１の半導体層上に第２の誘電体層、 前記第２の誘電体層上に第２の半導体層、 前記第２の半導体層上に第３の誘電体層の各層を前記の
順序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートの下から、段階ｂの前記層を介し
て、前記フォトレジスト層上にバックライト露光を行う
段階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、前記下部ゲートに自己整合するコンタクト・パ
ターンを形成する段階と、 ｆ）前記コンタクトパターンを用いて前記第３の誘電体
層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層及び第２の誘電体層をプラズマ・エッチングする段
階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）前記マスクを用いて、前記第２の導電層、前記ｎ+
半導体層及び前記第１の半導体層をエッチングして、前
記ソース領域及びドレイン領域からソース及びドレイン
を形成する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする縦型冗長デュア
ル薄膜トランジスタを構築する方法。 - 【請求項９】前記マスクを用いて前記第４の誘電体層を
エッチングして、前記ソース及び前記ドレインを露光す
る段階を含むことを特徴とする、請求項８に記載の方
法。 - 【請求項１０】ａ）第１の導電層である下部ゲート・パ
ターンを基板上に堆積しエッチングする段階と、 ｂ）前記基板上に第１の誘電体層、 前記第１の誘電体層上に第１の半導体層、 前記第１の半導体層上に第２の誘電体層、 前記第２の誘電体層上に第２の半導体層、 前記第２の半導体層上に第３の誘電体層の各層を前記の
順序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートに整合したマスクを塗布及び露光し
て、ソース及びドレイン・コンタクト領域を画定する段
階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、コンタクト・パターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層及び第１の半導体層をプラズマ・
エッチングする段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）前記マスクを用いて第２の導電層及び前記ｎ+半導
体層をエッチングして、前記ソース領域及びドレイン領
域からソース及びドレインを形成する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする縦型冗長デュア
ル薄膜トランジスタを構築する方法。 - 【請求項１１】前記マスクを用いて前記第４の誘電体層
をエッチングして、前記ソース及び前記ドレインを露光
する段階を含むことを特徴とする、請求項１０に記載の
方法。 - 【請求項１２】ａ）第１の導電層である下部ゲート・パ
ターンを基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、 第１の誘電体層、 前記第１の誘電体層上に第１の半導体層、 前記第１の半導体層上に第２の誘電体層、 前記第２の誘電体層上に第２の半導体層、 前記第２の半導体層上に第３の誘電体層の各層を前記の
順序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートに配列するマスクを塗布及び露光し
て、ソース及びドレイン・コンタクト領域を画定する段
階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、コンタクト・パターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、及び第２の誘電体層をプラズマ・エッチングする
段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記金属第２の導電層に
パターンを形成する段階と、 ｌ）前記マスクを用いて第２の導電層、前記ｎ+半導体
層及び前記第１の半導体層をエッチングして、前記ソー
ス領域及びドレイン領域からソース及びドレインを形成
する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含むことを特徴とする縦型冗長デュアル薄膜トラ
ンジスタを構築する方法。 - 【請求項１３】前記マスクを用いて前記第４の誘電体層
をエッチングして、前記ソース及び前記ドレインを露光
する段階を含むことを特徴とする、請求項１２に記載の
方法。 - 【請求項１４】ａ）第１の導電層である下部ゲート・パ
ターンを基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、 第１の誘電体層、 前記第１の誘電体層上に第１の半導体層、 前記第１の半導体層上に第２の誘電体層、 前記第２の誘電体層上に第２の半導体層、 前記第２の半導体層上に第３の誘電体層の各層を前記の
順序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートの下から、段階ｂの前記層を介し
て、前記フォトレジスト層上にバックライト露光を行う
段階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、前記下部ゲートに自己整合するコンタクト・パ
ターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層をプラズマ・エッチングする段階
と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）高濃度にドープされたｎ+半導体コンタクト領域
を、イオン注入または非質量分離イオン・シャワー注入
により調製する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第１の金属にパター
ンを形成する段階と、 ｌ）第２の導電層、及び前記第１の半導体層をエッチン
グする段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする、縦型冗長デュ
アル薄膜トランジスタを構築する方法。 - 【請求項１５】前記マスクを用いて前記第４の誘電体層
をエッチングして、前記ソース及び前記ドレインを露光
する段階を含むことを特徴とする、請求項１４に記載の
方法。 - 【請求項１６】ａ）第１の導電層である下部ゲート・パ
ターンを基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、 第１の誘電体層、 前記第１の誘電体層上に第１の半導体層、 前記第１の半導体層上に第２の誘電体層、 前記第２の誘電体層上に第２の半導体層、 前記第２の半導体層上に第３の誘電体層の各層を前記の
順序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートに整合したマスクを塗布及び露光し
て、ソース及びドレイン・コンタクト領域を画定する段
階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、コンタクト・パターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層及び第１の半導体層をプラズマ・
エッチングする段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）高濃度にドープされたｎ+半導体コンタクト領域
を、イオン注入または非質量分離イオン・シャワー注入
により調製する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）第２の導電層、及び前記第１の半導体層をエッチン
グする段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階と、を含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする縦型冗長デュア
ル薄膜トランジスタを構築する方法。 - 【請求項１７】前記マスクを用いて前記第４の誘電体層
をエッチングして、前記ソース及び前記ドレインを露光
する段階を含むことを特徴とする、請求項１６に記載の
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2748497A JPH10229195A (ja) | 1997-02-12 | 1997-02-12 | 非感光性縦型冗長２チャネル薄膜トランジスタ及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2748497A JPH10229195A (ja) | 1997-02-12 | 1997-02-12 | 非感光性縦型冗長２チャネル薄膜トランジスタ及び製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10229195A true JPH10229195A (ja) | 1998-08-25 |
Family
ID=12222414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2748497A Pending JPH10229195A (ja) | 1997-02-12 | 1997-02-12 | 非感光性縦型冗長２チャネル薄膜トランジスタ及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10229195A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100379016C (zh) * | 2006-02-28 | 2008-04-02 | 友达光电股份有限公司 | 有机电致发光显示单元 |
| JP2017135402A (ja) * | 2008-11-21 | 2017-08-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN110047940A (zh) * | 2019-04-03 | 2019-07-23 | 福建华佳彩有限公司 | 一种双沟道的tft结构 |
-
1997
- 1997-02-12 JP JP2748497A patent/JPH10229195A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100379016C (zh) * | 2006-02-28 | 2008-04-02 | 友达光电股份有限公司 | 有机电致发光显示单元 |
| JP2017135402A (ja) * | 2008-11-21 | 2017-08-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9893089B2 (en) | 2008-11-21 | 2018-02-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10243006B2 (en) | 2008-11-21 | 2019-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10622381B2 (en) | 2008-11-21 | 2020-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11374028B2 (en) | 2008-11-21 | 2022-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11776967B2 (en) | 2008-11-21 | 2023-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US12062663B2 (en) | 2008-11-21 | 2024-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN110047940A (zh) * | 2019-04-03 | 2019-07-23 | 福建华佳彩有限公司 | 一种双沟道的tft结构 |
| CN110047940B (zh) * | 2019-04-03 | 2024-04-12 | 福建华佳彩有限公司 | 一种双沟道的tft结构 |
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