JPH10232776A - 複合分岐予測およびキャッシュ先取りをするマイクロプロセッサ - Google Patents
複合分岐予測およびキャッシュ先取りをするマイクロプロセッサInfo
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- JPH10232776A JPH10232776A JP9370222A JP37022297A JPH10232776A JP H10232776 A JPH10232776 A JP H10232776A JP 9370222 A JP9370222 A JP 9370222A JP 37022297 A JP37022297 A JP 37022297A JP H10232776 A JPH10232776 A JP H10232776A
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Abstract
(57)【要約】
【課題】 分岐予測機構を使用してキャッシュ・メモリ
へのメモリ位置の先取りを開始して、キャッシュ・ヒッ
ト率を改善したマイクロプロセッサを提供する。これ
は、以前の命令の実行結果に基づいて前記キャッシュ先
取りが開始される、キャッシュ先取りが動的に制御され
るマイクロプロセッサである。 【解決手段】 高レベル・メモリ（１１、３０７、３０
５）からの命令又はデータの先取りが低レベル・キャッ
シュ（１６）と組み合せて実行される。分岐目標バッフ
ァ（５６）は分岐命令と関連する複数のエントリ（６
３）を有し、タグフィールドと目標フィールドに加え
て、分岐目標アドレスのフェッチと組み合せて実行され
るメモリ先取りのアドレスを含む先取り欄を含む。平滑
キュー及びタグ検査回路（２７）を設けて、キャッシュ
・ミスと関連する命令、特に次の以後の分岐命令の目標
を検出するため関連分岐命令に続けて実行される命令に
質問することにより先取りフィールドの内容を更新す
る。
へのメモリ位置の先取りを開始して、キャッシュ・ヒッ
ト率を改善したマイクロプロセッサを提供する。これ
は、以前の命令の実行結果に基づいて前記キャッシュ先
取りが開始される、キャッシュ先取りが動的に制御され
るマイクロプロセッサである。 【解決手段】 高レベル・メモリ（１１、３０７、３０
５）からの命令又はデータの先取りが低レベル・キャッ
シュ（１６）と組み合せて実行される。分岐目標バッフ
ァ（５６）は分岐命令と関連する複数のエントリ（６
３）を有し、タグフィールドと目標フィールドに加え
て、分岐目標アドレスのフェッチと組み合せて実行され
るメモリ先取りのアドレスを含む先取り欄を含む。平滑
キュー及びタグ検査回路（２７）を設けて、キャッシュ
・ミスと関連する命令、特に次の以後の分岐命令の目標
を検出するため関連分岐命令に続けて実行される命令に
質問することにより先取りフィールドの内容を更新す
る。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロプロセッサ
の分野であり、特にキャッシュ・メモリ利用に関係す
る。
の分野であり、特にキャッシュ・メモリ利用に関係す
る。
【０００２】
【従来の技術】マイクロプロセッサや他のプログラム可
能な論理素子の分野では、近年顕著な性能改善を生じる
多くの改良が行なわれている。このような改良の一つは
パイプライン・アーキテクチャの実装であり、これは実
行の各段階で複数のマイクロプロセッサ命令が同時に処
理され、従って以後の命令（プログラム順序で）の処理
が前の命令の完了の前に開始されている。各個々の命令
の処理はフェッチから実行まで複数のマシン・サイクル
を必要とするにも係わらず、パイプライン化のため、マ
イクロプロセッサにより実行される命令の実効速度は単
一パイプライン・マイクロプロセッサではマシン・サイ
クル当たり1 命令に近づく。いわゆるスーパースカラー
・アーキテクチャは並列に動作する複数のパイプライン
を有効に有し、さらに高い理論的性能レベルを提供す
る。
能な論理素子の分野では、近年顕著な性能改善を生じる
多くの改良が行なわれている。このような改良の一つは
パイプライン・アーキテクチャの実装であり、これは実
行の各段階で複数のマイクロプロセッサ命令が同時に処
理され、従って以後の命令（プログラム順序で）の処理
が前の命令の完了の前に開始されている。各個々の命令
の処理はフェッチから実行まで複数のマシン・サイクル
を必要とするにも係わらず、パイプライン化のため、マ
イクロプロセッサにより実行される命令の実効速度は単
一パイプライン・マイクロプロセッサではマシン・サイ
クル当たり1 命令に近づく。いわゆるスーパースカラー
・アーキテクチャは並列に動作する複数のパイプライン
を有効に有し、さらに高い理論的性能レベルを提供す
る。
【０００３】分岐が依存する条件はフェッチの後数サイ
クルたった実行時まで未知であるため、条件分岐命令は
パイプライン・アーキテクチャのマイクロプロセッサに
複雑性を与える。このような状況下では、マイクロプロ
セッサは条件が解明されるまで分岐後の命令のフェッチ
を停止し、パイプラインに「泡」の空きの段（すなわち
可能性のある命令処理スロット）を導入するか、又は代
わりに、推測が正しくないと決定された場合にその現在
の命令のパイプラインを「フラッシュ」しなければなら
ない危険を冒して、パイプラインを充填するために命令
を推測的にフェッチ（実際には条件を推測して）しなけ
ればならない。
クルたった実行時まで未知であるため、条件分岐命令は
パイプライン・アーキテクチャのマイクロプロセッサに
複雑性を与える。このような状況下では、マイクロプロ
セッサは条件が解明されるまで分岐後の命令のフェッチ
を停止し、パイプラインに「泡」の空きの段（すなわち
可能性のある命令処理スロット）を導入するか、又は代
わりに、推測が正しくないと決定された場合にその現在
の命令のパイプラインを「フラッシュ」しなければなら
ない危険を冒して、パイプラインを充填するために命令
を推測的にフェッチ（実際には条件を推測して）しなけ
ればならない。
【０００４】推測実行の成功率が合理的である限り、パ
イプラインを充填する命令の推測実行の利点は、特に長
い又は複数パイプラインのアーキテクチャでは、パイプ
ライン・フラッシュの性能劣化より標準的にはまさって
いる。それ故多くの現代のマイクロプロセッサは分岐命
令の振る舞いをある確度で予測するある種の分岐予測技
術に従う。分岐予測に対する公知の方式は、予測が時間
又は履歴で変化しない「静的」予測と、分岐予測が前に
実行された分岐の結果に従って行われる「動的」予測と
を含む。
イプラインを充填する命令の推測実行の利点は、特に長
い又は複数パイプラインのアーキテクチャでは、パイプ
ライン・フラッシュの性能劣化より標準的にはまさって
いる。それ故多くの現代のマイクロプロセッサは分岐命
令の振る舞いをある確度で予測するある種の分岐予測技
術に従う。分岐予測に対する公知の方式は、予測が時間
又は履歴で変化しない「静的」予測と、分岐予測が前に
実行された分岐の結果に従って行われる「動的」予測と
を含む。
【０００５】従来の動的分岐予測方式の進歩した型式
は、他の命令の分岐結果ではなく、それ自身の分岐履歴
を基に分岐命令の結果を予測する。この方式は一般的に
分岐目標バッファにより現代のマイクロプロセッサに組
み込まれている。従来の分岐目標バッファ、すなわちＢ
ＴＢは、最近出会った分岐命令の識別子（「タグ」）、
これに基づいて予測を行なう分岐履歴関連コード、及び
分岐が実行されるものとして予測された場合にフェッチ
される次の命令の目標アドレス（「実行されない」予測
に対しては次の連続アドレスがフェッチされるべきアド
レスである）を各々記憶するエントリのキャッシュ型表
である。分岐命令を含む命令のブロックをフェッチした
時、そのアドレスをＢＴＢ中のタグと照合してこの命令
を含むブロックが前に出会ったかどうかを決定する；そ
うならば、その命令に対するＢＴＢ中で指示される予測
コードに応じて、次のフェッチは目標アドレスにより指
示される命令のブロックに対応する。新たに出会った分
岐命令は、ＢＴＢに履歴がないため静的に予測される。
命令の実行と完了時に、ＢＴＢが作成され（最初の場
合）又は変更され（以後の場合）、その命令の次の場合
の結果を予測する際に分岐命令の実際の結果を反映す
る。
は、他の命令の分岐結果ではなく、それ自身の分岐履歴
を基に分岐命令の結果を予測する。この方式は一般的に
分岐目標バッファにより現代のマイクロプロセッサに組
み込まれている。従来の分岐目標バッファ、すなわちＢ
ＴＢは、最近出会った分岐命令の識別子（「タグ」）、
これに基づいて予測を行なう分岐履歴関連コード、及び
分岐が実行されるものとして予測された場合にフェッチ
される次の命令の目標アドレス（「実行されない」予測
に対しては次の連続アドレスがフェッチされるべきアド
レスである）を各々記憶するエントリのキャッシュ型表
である。分岐命令を含む命令のブロックをフェッチした
時、そのアドレスをＢＴＢ中のタグと照合してこの命令
を含むブロックが前に出会ったかどうかを決定する；そ
うならば、その命令に対するＢＴＢ中で指示される予測
コードに応じて、次のフェッチは目標アドレスにより指
示される命令のブロックに対応する。新たに出会った分
岐命令は、ＢＴＢに履歴がないため静的に予測される。
命令の実行と完了時に、ＢＴＢが作成され（最初の場
合）又は変更され（以後の場合）、その命令の次の場合
の結果を予測する際に分岐命令の実際の結果を反映す
る。
【０００６】現代のマイクロプロセッサの性能を大いに
改良する他の公知の技術は、１段階以上のレベルのキャ
ッシュ・メモリの実装である。当該技術において基本的
なように、現代のマイクロプロセッサを基にしたシステ
ムはオンチップ及び外部キャッシュ・サブシステムの両
方の高速ランダム・アクセス・メモリをキャッシュ・メ
モリとして利用している。キャッシュ・メモリは遅い主
メモリからマイクロプロセッサによりフェッチされたメ
モリ位置の近傍にあるメモリ位置の内容を記憶するため
に通常使用される。例えば、４バイト・データ語を主メ
モリから検索する度に、３２バイト・メモリ・アクセス
を実行して所要の４バイト・データ語を得て、これを３
２バイト・キャッシュ線路として近傍のデータと共にキ
ャッシュに記憶する。以後、キャッシュ線路中のデータ
語へのアクセスは従って主メモリ・アクセスを必要とす
る場合より迅速に実行される。標準的な場合にそうであ
るように、連続的なメモリ・アクセスが近傍のメモリ位
置へ行われている範囲では、キャッシュ中の近傍メモリ
位置内容の存在はオフチップ・メモリへの同様のアクセ
スを実行する際にこうしなければ必要とされるであろう
多数のウェイト状態を著しく減少可能である。
改良する他の公知の技術は、１段階以上のレベルのキャ
ッシュ・メモリの実装である。当該技術において基本的
なように、現代のマイクロプロセッサを基にしたシステ
ムはオンチップ及び外部キャッシュ・サブシステムの両
方の高速ランダム・アクセス・メモリをキャッシュ・メ
モリとして利用している。キャッシュ・メモリは遅い主
メモリからマイクロプロセッサによりフェッチされたメ
モリ位置の近傍にあるメモリ位置の内容を記憶するため
に通常使用される。例えば、４バイト・データ語を主メ
モリから検索する度に、３２バイト・メモリ・アクセス
を実行して所要の４バイト・データ語を得て、これを３
２バイト・キャッシュ線路として近傍のデータと共にキ
ャッシュに記憶する。以後、キャッシュ線路中のデータ
語へのアクセスは従って主メモリ・アクセスを必要とす
る場合より迅速に実行される。標準的な場合にそうであ
るように、連続的なメモリ・アクセスが近傍のメモリ位
置へ行われている範囲では、キャッシュ中の近傍メモリ
位置内容の存在はオフチップ・メモリへの同様のアクセ
スを実行する際にこうしなければ必要とされるであろう
多数のウェイト状態を著しく減少可能である。
【０００７】標準的なマイクロプロセッサ又はマイクロ
プロセッサを基にしたシステムはそのキャッシュを複数
レベルに従って構成している。例えば、従来のマイクロ
プロセッサはオンチップ「レベル０」データ・キャッシ
ュ、専用のレベル１オンチップ命令及びデータ・キャッ
シュ、及び外部キャッシュ・サブシステムの統合レベル
２キャッシュを含む。この配置では、メモリ・アドレス
は連続的に各レベルへ付加し、低レベル・キャッシュで
のキャッシュ・ミス（すなわち、キャッシュが所要アド
レスを含んでいない）の場合にはメモリ・アドレスが次
の高次のレベルのキャッシュに付加される。全レベルで
キャッシュ・ミスすると、主メモリがアクセスされ、標
準的にはデータ又は命令コードの全キャッシュ・ライン
を検索することにより以後のサイクルでそこへのキャッ
シュ・アクセスを可能とする。勿論、キャッシュ・ミス
に伴う不利益（ウェイト状態）は高次のレベルのキャッ
シュ・ミスに対してより厳しくなる。例えば、レベル０
でミスしレベル１でのヒットには１ウェイト状態が付随
し、レベル１でミスしレベル２でのヒットには２ウェイ
ト状態が付随するが、レベル２統合キャッシュでのキャ
ッシュ・ミスの場合には主外部メモリのアクセスに２５
ウェイト状態を必要とする。従ってキャッシュ・ヒット
率がマイクロプロセッサとそのシステムの全体性能に格
別の重要性を有するようになる。
プロセッサを基にしたシステムはそのキャッシュを複数
レベルに従って構成している。例えば、従来のマイクロ
プロセッサはオンチップ「レベル０」データ・キャッシ
ュ、専用のレベル１オンチップ命令及びデータ・キャッ
シュ、及び外部キャッシュ・サブシステムの統合レベル
２キャッシュを含む。この配置では、メモリ・アドレス
は連続的に各レベルへ付加し、低レベル・キャッシュで
のキャッシュ・ミス（すなわち、キャッシュが所要アド
レスを含んでいない）の場合にはメモリ・アドレスが次
の高次のレベルのキャッシュに付加される。全レベルで
キャッシュ・ミスすると、主メモリがアクセスされ、標
準的にはデータ又は命令コードの全キャッシュ・ライン
を検索することにより以後のサイクルでそこへのキャッ
シュ・アクセスを可能とする。勿論、キャッシュ・ミス
に伴う不利益（ウェイト状態）は高次のレベルのキャッ
シュ・ミスに対してより厳しくなる。例えば、レベル０
でミスしレベル１でのヒットには１ウェイト状態が付随
し、レベル１でミスしレベル２でのヒットには２ウェイ
ト状態が付随するが、レベル２統合キャッシュでのキャ
ッシュ・ミスの場合には主外部メモリのアクセスに２５
ウェイト状態を必要とする。従ってキャッシュ・ヒット
率がマイクロプロセッサとそのシステムの全体性能に格
別の重要性を有するようになる。
【０００８】上述したように、データ及び命令の両方の
メモリの規則的な連続アクセスが相対的に高いキャッシ
ュ・ヒット率を有するように、キャッシュにコピーされ
るメモリは前にアクセスされたメモリ位置へのその近さ
のために標準的に選択される。しかしながらこれも上述
したように、多くの従来プログラムは分岐命令を含み、
プログラムの流れは必ずしも連続的ではない。従って、
実行されるであろうと予測された分岐命令の場合のよう
に、フェッチされる次の命令が最近の順序にない時には
キャッシュ・ミスが共通して発生するのみならず、主メ
モリ・アクセスを必要とする時にはそのようなミスから
生じる不利益は相当なものとなる。
メモリの規則的な連続アクセスが相対的に高いキャッシ
ュ・ヒット率を有するように、キャッシュにコピーされ
るメモリは前にアクセスされたメモリ位置へのその近さ
のために標準的に選択される。しかしながらこれも上述
したように、多くの従来プログラムは分岐命令を含み、
プログラムの流れは必ずしも連続的ではない。従って、
実行されるであろうと予測された分岐命令の場合のよう
に、フェッチされる次の命令が最近の順序にない時には
キャッシュ・ミスが共通して発生するのみならず、主メ
モリ・アクセスを必要とする時にはそのようなミスから
生じる不利益は相当なものとなる。
【０００９】
【発明が解決しようとする課題】それ故本発明の目的は
キャッシュ・ヒット率が改良されたマイクロプロセッサ
及びシステムを提供することである。
キャッシュ・ヒット率が改良されたマイクロプロセッサ
及びシステムを提供することである。
【００１０】本発明の別な目的は、分岐予測機構を使用
してキャッシュ・メモリへのメモリ位置の先取りを開始
するマイクロプロセッサとシステムである。
してキャッシュ・メモリへのメモリ位置の先取りを開始
するマイクロプロセッサとシステムである。
【００１１】本発明の別の目的は、以前の命令の実行結
果に基づいてキャッシュ先取りが開始されるマイクロプ
ロセッサとシステムを提供することである。
果に基づいてキャッシュ先取りが開始されるマイクロプ
ロセッサとシステムを提供することである。
【００１２】本発明の別の目的は、キャッシュ先取りが
動的に制御されるマイクロプロセッサとシステムを提供
することである。
動的に制御されるマイクロプロセッサとシステムを提供
することである。
【００１３】本発明の他の目的と利点は以下の明細書と
その図面を参照して当業者には明らかとなる。
その図面を参照して当業者には明らかとなる。
【００１４】
【課題を解決するための手段】本発明は、各分岐目標バ
ッファ・エントリに少なくとも1 個のキャッシュ先取り
フィールドを含ませることにより、実行の動的分岐予測
に分岐目標バッファを利用したマイクロプロセッサに実
装される。先取りフィールドは目標命令のフェッチと組
み合わされて先取りされるメモリ位置を指示し、これは
分岐の実行に続く命令のキャッシュ・ミスを追跡するこ
とにより分岐命令の実行完了時にキャッシュ先取りアド
レスにより満たされる。
ッファ・エントリに少なくとも1 個のキャッシュ先取り
フィールドを含ませることにより、実行の動的分岐予測
に分岐目標バッファを利用したマイクロプロセッサに実
装される。先取りフィールドは目標命令のフェッチと組
み合わされて先取りされるメモリ位置を指示し、これは
分岐の実行に続く命令のキャッシュ・ミスを追跡するこ
とにより分岐命令の実行完了時にキャッシュ先取りアド
レスにより満たされる。
【００１５】
【発明の実施の形態】ここで図１を参照すると、本発明
の望ましい実施例を実装した例示のスパースカラ・パイ
プライン・マイクロプロセッサ10を含む例示のデータ処
理装置３００が記述されている。本発明は各種のアーキ
テクチャのマイクロプロセッサに利用出来ると考えられ
るため、装置３００とマイクロプロセッサ１０のアーキ
テクチャは本明細書では単なる1 例として記載されてい
ることを理解すべきである。それ故、当業者は本明細書
を参照して、本発明を前記他のマイクロプロセッサ・ア
ーキテクチャに容易に実装可能であると考えられる。さ
らに、本発明は単一チップのマイクロプロセッサ及びマ
イクロコンピュータ又は複数チップ実装で実現でき、前
記集積回路の製造はシリコン基板、絶縁体上のシリコ
ン、ガリウム砒素、及び他の製造技術、さらにＭＯＳ、
ＣＭＯＳ，バイポーラ、ＢｉＣＭＯＳ又は他の素子実装
により実現されると考えられる。
の望ましい実施例を実装した例示のスパースカラ・パイ
プライン・マイクロプロセッサ10を含む例示のデータ処
理装置３００が記述されている。本発明は各種のアーキ
テクチャのマイクロプロセッサに利用出来ると考えられ
るため、装置３００とマイクロプロセッサ１０のアーキ
テクチャは本明細書では単なる1 例として記載されてい
ることを理解すべきである。それ故、当業者は本明細書
を参照して、本発明を前記他のマイクロプロセッサ・ア
ーキテクチャに容易に実装可能であると考えられる。さ
らに、本発明は単一チップのマイクロプロセッサ及びマ
イクロコンピュータ又は複数チップ実装で実現でき、前
記集積回路の製造はシリコン基板、絶縁体上のシリコ
ン、ガリウム砒素、及び他の製造技術、さらにＭＯＳ、
ＣＭＯＳ，バイポーラ、ＢｉＣＭＯＳ又は他の素子実装
により実現されると考えられる。
【００１６】図１に示すマイクロプロセッサ１０は外部
バスＢＵＳにより他のシステム装置に接続される。本例
では外部バスＢＵＳは単一のバスとして示されている
が、ＰＣＩローカル・バス・アーキテクチャを利用した
従来のコンピュータで公知のように異なる速度とプロト
コルを有する複数のバスを表わす外部バスＢＵＳももち
論考えられる。装置３００は、通信ポート３０３（モデ
ム・ポート及びモデム、ネットワーク・インターフェー
ス、等を含む）、画像表示装置３０４（画像メモリ、画
像プロセッサ、画像モニタを含む）、動的ランダム・ア
クセス・メモリ（ＤＲＡＭ）により標準的に実装される
主メモリ装置３０５、入力装置３０６（キーボード、ポ
インティング装置、及びそのインターフェース回路を含
む）、ディスク装置３０８（ハードディスク・ドライ
ブ、フロッピー・ディスク・ドライブ、ＣＤ−ＲＯＭド
ライブを含む）のような従来のサブシステムを含む。装
置３００の標準的な実装は標準的には外部キャッシュ・
メモリ３０７を含み、これはキャッシュ・タグ比較器と
制御回路と組み合せて実装された高速メモリであり、従
って期待されるメモリ・アクセスは遅い外部主メモリ３
０５へのアクセス無しに迅速に実行できる。それ故、図
１のシステム３００は現在当該技術で一般的な従来のデ
スクトップ・コンピュータ又はワークステーションに対
応するものと考えられる。もち論、当業者には認められ
るように、マイクロプロセッサ１０の他のシステム実装
も本発明から利益を受けられる。
バスＢＵＳにより他のシステム装置に接続される。本例
では外部バスＢＵＳは単一のバスとして示されている
が、ＰＣＩローカル・バス・アーキテクチャを利用した
従来のコンピュータで公知のように異なる速度とプロト
コルを有する複数のバスを表わす外部バスＢＵＳももち
論考えられる。装置３００は、通信ポート３０３（モデ
ム・ポート及びモデム、ネットワーク・インターフェー
ス、等を含む）、画像表示装置３０４（画像メモリ、画
像プロセッサ、画像モニタを含む）、動的ランダム・ア
クセス・メモリ（ＤＲＡＭ）により標準的に実装される
主メモリ装置３０５、入力装置３０６（キーボード、ポ
インティング装置、及びそのインターフェース回路を含
む）、ディスク装置３０８（ハードディスク・ドライ
ブ、フロッピー・ディスク・ドライブ、ＣＤ−ＲＯＭド
ライブを含む）のような従来のサブシステムを含む。装
置３００の標準的な実装は標準的には外部キャッシュ・
メモリ３０７を含み、これはキャッシュ・タグ比較器と
制御回路と組み合せて実装された高速メモリであり、従
って期待されるメモリ・アクセスは遅い外部主メモリ３
０５へのアクセス無しに迅速に実行できる。それ故、図
１のシステム３００は現在当該技術で一般的な従来のデ
スクトップ・コンピュータ又はワークステーションに対
応するものと考えられる。もち論、当業者には認められ
るように、マイクロプロセッサ１０の他のシステム実装
も本発明から利益を受けられる。
【００１７】マイクロプロセッサ１０は外部バスＢＵＳ
へ接続されたバス・インターフェース装置（ＢＩＵ）１
２を含み、この装置はマイクロプロセッサ１０と装置３
００中の他の要素との間の通信を制御し実行する。ＢＩ
Ｕ１２は、この機能を実行するための適当な制御及びク
ロック回路を含み、これらは動作速度を増加するための
書き込みバッファを含み、又内部マイクロプロセッサ動
作の結果をバスＢＵＳタイミング制約と同期させるよう
なタイミング回路を含む。マイクロプロセッサ１０も装
置クロックＳＹＳＣＬＫを基にクロック位相を発生する
クロック発生及び制御回路２０を含み、本例では、クロ
ック発生及び制御回路２０は装置クロックＳＹＳＣＬＫ
からバス・クロックＢＣＬＫとコア・クロックＰＣＬＫ
を発生する。
へ接続されたバス・インターフェース装置（ＢＩＵ）１
２を含み、この装置はマイクロプロセッサ１０と装置３
００中の他の要素との間の通信を制御し実行する。ＢＩ
Ｕ１２は、この機能を実行するための適当な制御及びク
ロック回路を含み、これらは動作速度を増加するための
書き込みバッファを含み、又内部マイクロプロセッサ動
作の結果をバスＢＵＳタイミング制約と同期させるよう
なタイミング回路を含む。マイクロプロセッサ１０も装
置クロックＳＹＳＣＬＫを基にクロック位相を発生する
クロック発生及び制御回路２０を含み、本例では、クロ
ック発生及び制御回路２０は装置クロックＳＹＳＣＬＫ
からバス・クロックＢＣＬＫとコア・クロックＰＣＬＫ
を発生する。
【００１８】図１から明らかなように、マイクロプロセ
ッサ１０は３レベルの内部キャッシュ・メモリを有し、
これらの内の高位のものはレベル２キャッシュ１１とし
て内部バスによりＢＩＵ１２に接続されている。本例で
は、レベル２キャッシュ１１は統合キャッシュであり、
マイクロプロセッサ１０により与えられるバス・トラフ
ィックの多くがレベル２キャッシュ１１を介して行われ
るようＢＩＵ１２を介してバスＢＵＳからの全てのキャ
ッシュ可能なデータ及びキャッシュ可能な命令を受取る
よう構成されている。ある種のバス読取書込みを「キャ
ッシュ不可能」として取り扱うことにより、マイクロプ
ロセッサ１０もキャッシュ１１まわりのバス・トラフィ
ックを実行する。図２に示すように、レベル２キャッシ
ュ１１は２個のレベル１キャッシュ１６に接続される、
すなわちレベル１データキャッシュ１６d はデータ専用
であり、一方レベル１命令キャッシュ１６i は命令専用
である。マイクロキャッシュ１８は本例では完全二重ポ
ートのレベル０データ・キャッシュである。主変換ルッ
クアサイド・バッファ（ＴＬＢ）１９はＢＩＵ１２を介
したレベル２キャッシュ１１へ及び主メモリへのメモリ
・アクセスを制御し、このような制御はアドレス変換用
のメモリ中のページ表へのアクセスの順序付けを含む。
ＴＬＢ１９は又ページ表のキャッシュとしての役割も果
たす。命令マイクロ変換ルックアサイド・バッファ（μ
ＴＬＢ）２２とデータ・マイクロ変換ルックアサイド・
バッファ（μＴＬＢ）３８は、各々従来の方法でレベル
1 命令キャッシュ１６i とレベル１データ・キャッシュ
１６d へのアクセス用に論理データ・アドレスを物理ア
ドレスに変換するために設けられる。
ッサ１０は３レベルの内部キャッシュ・メモリを有し、
これらの内の高位のものはレベル２キャッシュ１１とし
て内部バスによりＢＩＵ１２に接続されている。本例で
は、レベル２キャッシュ１１は統合キャッシュであり、
マイクロプロセッサ１０により与えられるバス・トラフ
ィックの多くがレベル２キャッシュ１１を介して行われ
るようＢＩＵ１２を介してバスＢＵＳからの全てのキャ
ッシュ可能なデータ及びキャッシュ可能な命令を受取る
よう構成されている。ある種のバス読取書込みを「キャ
ッシュ不可能」として取り扱うことにより、マイクロプ
ロセッサ１０もキャッシュ１１まわりのバス・トラフィ
ックを実行する。図２に示すように、レベル２キャッシ
ュ１１は２個のレベル１キャッシュ１６に接続される、
すなわちレベル１データキャッシュ１６d はデータ専用
であり、一方レベル１命令キャッシュ１６i は命令専用
である。マイクロキャッシュ１８は本例では完全二重ポ
ートのレベル０データ・キャッシュである。主変換ルッ
クアサイド・バッファ（ＴＬＢ）１９はＢＩＵ１２を介
したレベル２キャッシュ１１へ及び主メモリへのメモリ
・アクセスを制御し、このような制御はアドレス変換用
のメモリ中のページ表へのアクセスの順序付けを含む。
ＴＬＢ１９は又ページ表のキャッシュとしての役割も果
たす。命令マイクロ変換ルックアサイド・バッファ（μ
ＴＬＢ）２２とデータ・マイクロ変換ルックアサイド・
バッファ（μＴＬＢ）３８は、各々従来の方法でレベル
1 命令キャッシュ１６i とレベル１データ・キャッシュ
１６d へのアクセス用に論理データ・アドレスを物理ア
ドレスに変換するために設けられる。
【００１９】図１に示すように、マイクロプロセッサ１
０はスパースカラ型式で、従って複数の実行装置を含
む。これらの実行装置は、条件分岐、整数及び論理演算
処理用の2 個のＡＬＵ４２0 、４２1 、浮動小数点装置
（ＦＰＵ）３１、2 個のロード・ストア装置４０0 、４
０1 、及びマイクロシーケンサ４８を含む。2 個のロー
ド・ストア装置４０は真に並列のアクセスをするためマ
イクロキャッシュ１８への2 個のポートを利用し、又レ
ジスタ・ファイル３９中のレジスタへのロード及びスト
ア演算も実行する。当該技術で従来の方法のように、レ
ジスタ・ファイル３９はプログラマ使用に利用可能な汎
用レジスタと、コード・セグメント・レジスタＣＳを含
む制御レジスタも含む。
０はスパースカラ型式で、従って複数の実行装置を含
む。これらの実行装置は、条件分岐、整数及び論理演算
処理用の2 個のＡＬＵ４２0 、４２1 、浮動小数点装置
（ＦＰＵ）３１、2 個のロード・ストア装置４０0 、４
０1 、及びマイクロシーケンサ４８を含む。2 個のロー
ド・ストア装置４０は真に並列のアクセスをするためマ
イクロキャッシュ１８への2 個のポートを利用し、又レ
ジスタ・ファイル３９中のレジスタへのロード及びスト
ア演算も実行する。当該技術で従来の方法のように、レ
ジスタ・ファイル３９はプログラマ使用に利用可能な汎
用レジスタと、コード・セグメント・レジスタＣＳを含
む制御レジスタも含む。
【００２０】これらの複数実行装置は、各々がライトバ
ックを有する7 段の複数パイプラインにより制御され
る。パイプラインの段は以下の通りである： Ｆ フェッチ：この段は命令アドレスを発生し、命
令キャッシュ又はメモリから命令を読み取る ＰＤ０ プレデコード段階０：この段は3 個までのフェ
ッチされたｘ８６型命令の長さと開始位置を決定する ＰＤ１ プレデコード段階1 ：この段はｘ８６命令バイ
トを取り出し、デコード用に固定長に再コード化する ＤＣ デコード：この段はｘ８６命令を原子演算（Ａ
Ｏｐｓ）に翻訳する ＳＣ スケジュール：この段は4 個までのＡＯｐｓを
適当な実行装置（ＦＰＵ３１を含む）に割り当てる ＯＰ オペランド：この段はＡＯｐｓにより指示され
るレジスタオペランドを検索する ＥＸ 実行：この段はＡＯｐｓと検索オペランドにし
たがって実行装置を実行させる ＷＢ ライトバック：この段は実行結果をレジスタ又
はメモリに記憶させる
ックを有する7 段の複数パイプラインにより制御され
る。パイプラインの段は以下の通りである： Ｆ フェッチ：この段は命令アドレスを発生し、命
令キャッシュ又はメモリから命令を読み取る ＰＤ０ プレデコード段階０：この段は3 個までのフェ
ッチされたｘ８６型命令の長さと開始位置を決定する ＰＤ１ プレデコード段階1 ：この段はｘ８６命令バイ
トを取り出し、デコード用に固定長に再コード化する ＤＣ デコード：この段はｘ８６命令を原子演算（Ａ
Ｏｐｓ）に翻訳する ＳＣ スケジュール：この段は4 個までのＡＯｐｓを
適当な実行装置（ＦＰＵ３１を含む）に割り当てる ＯＰ オペランド：この段はＡＯｐｓにより指示され
るレジスタオペランドを検索する ＥＸ 実行：この段はＡＯｐｓと検索オペランドにし
たがって実行装置を実行させる ＷＢ ライトバック：この段は実行結果をレジスタ又
はメモリに記憶させる
【００２１】図１を参照すると、上記したパイプライン
段はマイクロプロセッサ１０内の各種の機能ブロックに
より実行される。フェッチ装置２６は、以後詳細に説明
される分岐目標バッファ（ＢＴＢ）５６による分岐予測
技術に従うものを含めて、レベル1 命令キャッシュ１６
i へ付加するための命令マイクロ変換ルックアサイド・
バッファ（μＴＬＢ）２２による命令ポインタからアド
レスを発生する。命令キャッシュ１６i は命令データの
流れをフェッチ装置２６へ発生し、この装置は又命令コ
ードを所要の順序でプレデコード０段２８とプレデコー
ド１段３２へ与える。これら２つの段は別々のパイプラ
イン段として協動し、共に３個までのｘ８６命令を配置
しこれをデコーダ34へ付加する。プレデコード０段２８
は３個までの可変長ｘ８６命令の寸法と位置を決定し、
その間プレデコード１段３２は複数バイト命令のデコー
ドを容易にするため固定長形式に再コード化する。本例
のデコード装置３４は、４個の命令デコーダを含み、こ
の各々がプレデコード１段３２から固定長ｘ８６命令を
受取り、実質的にＲＩＳＣ命令と等価である１個から３
個の原子演算（ＡＯｐｓ）を発生可能である。スケジュ
ーラ３６はデコード装置３４の出力のデコード・キュー
から４個までＡＯｐｓを読取り、これらのＡＯｐｓを適
当な実行装置に割り当てる。オペランド装置４４はスケ
ジューラ３６とマイクロコードＲＯＭ４６からマルチプ
レクサ４５を介して入力を受け取り、命令の実行に使用
するためのレジスタオペランドをフェッチする。加え
て、本例によると、オペランド装置４４は記憶する用意
が出来ているレジスタに結果を送信するためオペランド
転送を実行し、ロード及びストア型式のＡＯｐｓに対し
てアドレス発生を実行する。
段はマイクロプロセッサ１０内の各種の機能ブロックに
より実行される。フェッチ装置２６は、以後詳細に説明
される分岐目標バッファ（ＢＴＢ）５６による分岐予測
技術に従うものを含めて、レベル1 命令キャッシュ１６
i へ付加するための命令マイクロ変換ルックアサイド・
バッファ（μＴＬＢ）２２による命令ポインタからアド
レスを発生する。命令キャッシュ１６i は命令データの
流れをフェッチ装置２６へ発生し、この装置は又命令コ
ードを所要の順序でプレデコード０段２８とプレデコー
ド１段３２へ与える。これら２つの段は別々のパイプラ
イン段として協動し、共に３個までのｘ８６命令を配置
しこれをデコーダ34へ付加する。プレデコード０段２８
は３個までの可変長ｘ８６命令の寸法と位置を決定し、
その間プレデコード１段３２は複数バイト命令のデコー
ドを容易にするため固定長形式に再コード化する。本例
のデコード装置３４は、４個の命令デコーダを含み、こ
の各々がプレデコード１段３２から固定長ｘ８６命令を
受取り、実質的にＲＩＳＣ命令と等価である１個から３
個の原子演算（ＡＯｐｓ）を発生可能である。スケジュ
ーラ３６はデコード装置３４の出力のデコード・キュー
から４個までＡＯｐｓを読取り、これらのＡＯｐｓを適
当な実行装置に割り当てる。オペランド装置４４はスケ
ジューラ３６とマイクロコードＲＯＭ４６からマルチプ
レクサ４５を介して入力を受け取り、命令の実行に使用
するためのレジスタオペランドをフェッチする。加え
て、本例によると、オペランド装置４４は記憶する用意
が出来ているレジスタに結果を送信するためオペランド
転送を実行し、ロード及びストア型式のＡＯｐｓに対し
てアドレス発生を実行する。
【００２２】マイクロシーケンサ４８とマイクロコード
ＲＯＭ４６は、一般的には１サイクル中で実行する最後
のＡＯｐｓであるマイクロコード・エントリＡＯｐｓの
実行時にＡＬＵ４２とロード／ストア装置４０を制御す
る。本例では、マイクロシーケンサ４８はマイクロコー
ドＲＯＭ４６に記憶されたマイクロ命令中を進行し、複
雑な又はまれに使用されるｘ８６命令、セグメント又は
制御レジスタを変更するｘ８６命令、例外と割り込みの
処理、複数サイクル命令（ＲＥＰ命令、全てのレジスタ
をＰＵＳＨ、ＰＯＰする命令）のようなマイクロコード
化されたマイクロ命令に応答して制御する。
ＲＯＭ４６は、一般的には１サイクル中で実行する最後
のＡＯｐｓであるマイクロコード・エントリＡＯｐｓの
実行時にＡＬＵ４２とロード／ストア装置４０を制御す
る。本例では、マイクロシーケンサ４８はマイクロコー
ドＲＯＭ４６に記憶されたマイクロ命令中を進行し、複
雑な又はまれに使用されるｘ８６命令、セグメント又は
制御レジスタを変更するｘ８６命令、例外と割り込みの
処理、複数サイクル命令（ＲＥＰ命令、全てのレジスタ
をＰＵＳＨ、ＰＯＰする命令）のようなマイクロコード
化されたマイクロ命令に応答して制御する。
【００２３】マイクロプロセッサ１０は又、製造の完了
時及びリセットと他の事象時にマイクロプロセッサ１０
の動作の正当性を確認するためＪＴＡＧ走査検査の動
作、及びある種の組み込み自己検査（ＢＩＳＴ）機能を
制御するために回路24を含む。
時及びリセットと他の事象時にマイクロプロセッサ１０
の動作の正当性を確認するためＪＴＡＧ走査検査の動
作、及びある種の組み込み自己検査（ＢＩＳＴ）機能を
制御するために回路24を含む。
【００２４】本発明の望ましい実施例によると、マイク
ロプロセッサ１０は、外部メモリ３０５、３０７、又は
レベル２キャッシュ１１から、レベル１命令キャッシュ
１６ i とレベル１データ・キャッシュ１６d のような下
位レベルへ命令又はデータの先取りを制御するための先
取り制御論理２３も含む。以後詳細に説明するように、
先取り制御論理２３は、パイプライン中の以後の分岐命
令の目標及び期待されるキャッシュ・ミスに対応する先
取り情報により、レベル１命令キャッシュ１６ i からの
分岐命令の目標のフェッチと同時にレベル2 キャッシュ
１１へのアクセスを開始する。図１に図示するように、
先取り制御論理２３は線路ＰＦ０／１上のフェッチ装置
からの可能な先取りアドレスと制御情報を受取り、バス
ＰＦＡ上のＴＬＢ１９へ先取り要求とアドレスを発生す
る。
ロプロセッサ１０は、外部メモリ３０５、３０７、又は
レベル２キャッシュ１１から、レベル１命令キャッシュ
１６ i とレベル１データ・キャッシュ１６d のような下
位レベルへ命令又はデータの先取りを制御するための先
取り制御論理２３も含む。以後詳細に説明するように、
先取り制御論理２３は、パイプライン中の以後の分岐命
令の目標及び期待されるキャッシュ・ミスに対応する先
取り情報により、レベル１命令キャッシュ１６ i からの
分岐命令の目標のフェッチと同時にレベル2 キャッシュ
１１へのアクセスを開始する。図１に図示するように、
先取り制御論理２３は線路ＰＦ０／１上のフェッチ装置
からの可能な先取りアドレスと制御情報を受取り、バス
ＰＦＡ上のＴＬＢ１９へ先取り要求とアドレスを発生す
る。
【００２５】以下の説明からより詳細に明らかになるよ
うに、本発明の望ましい実施例による分岐目標フェッチ
と組み合せて実行される先取りは、フェッチを開始する
分岐命令の従前の発生に従うプログラム命令の実行を監
視することにより決定される。従って、マイクロプロセ
ッサ１０は、線路ＧＲＢＲ（分岐に対して）と線路ＴＣ
Ｋ（分岐を含む全ての命令にに対して）上で実行を完了
している命令に対して各種の実行装置から情報を受取る
平滑キュー及びタグ検査回路２７をさらに含む。命令の
実行の結果と他の因子を基に、平滑キュー及びタグ検査
回路２７はバスＵＰＤ上にフェッチ装置２６へ更新情報
を発生する。以下に更に詳細に説明するように、バスＵ
ＰＤ上で通信される情報は、従前の分岐命令と関連して
いる、先取りが有効な命令（例えば重大なキャッシュ・
ミスを含む命令）のアドレスを含む。フェッチ装置２６
と先取り制御論理２３はこの情報を利用して分岐目標と
同時に先取りを開始し、従って同一の順序の命令による
以後のパスでのキャッシュ・ミスの可能性は避けられ
る。
うに、本発明の望ましい実施例による分岐目標フェッチ
と組み合せて実行される先取りは、フェッチを開始する
分岐命令の従前の発生に従うプログラム命令の実行を監
視することにより決定される。従って、マイクロプロセ
ッサ１０は、線路ＧＲＢＲ（分岐に対して）と線路ＴＣ
Ｋ（分岐を含む全ての命令にに対して）上で実行を完了
している命令に対して各種の実行装置から情報を受取る
平滑キュー及びタグ検査回路２７をさらに含む。命令の
実行の結果と他の因子を基に、平滑キュー及びタグ検査
回路２７はバスＵＰＤ上にフェッチ装置２６へ更新情報
を発生する。以下に更に詳細に説明するように、バスＵ
ＰＤ上で通信される情報は、従前の分岐命令と関連して
いる、先取りが有効な命令（例えば重大なキャッシュ・
ミスを含む命令）のアドレスを含む。フェッチ装置２６
と先取り制御論理２３はこの情報を利用して分岐目標と
同時に先取りを開始し、従って同一の順序の命令による
以後のパスでのキャッシュ・ミスの可能性は避けられ
る。
【００２６】ここで図２を参照すると、本発明の望まし
い実施例による先取り制御論理２３と組み合せたフェッ
チ装置２６の構成と動作が記載されている。上述したよ
うに、フェッチ装置２６はデコード用にフェッチされる
次の命令のアドレスを決定する機能を実行する。このよ
うなため、フェッチ装置２６は命令がマイクロプロセッ
サ１０のパイプラインにロードされる順序を決定し、本
発明の本実施例では従って特に分岐予測によるアドレス
の推測実行を制御する。
い実施例による先取り制御論理２３と組み合せたフェッ
チ装置２６の構成と動作が記載されている。上述したよ
うに、フェッチ装置２６はデコード用にフェッチされる
次の命令のアドレスを決定する機能を実行する。このよ
うなため、フェッチ装置２６は命令がマイクロプロセッ
サ１０のパイプラインにロードされる順序を決定し、本
発明の本実施例では従って特に分岐予測によるアドレス
の推測実行を制御する。
【００２７】フェッチ装置２６の動作は、マルチプレク
サ５２により選択されるいくつかの方法の内の一つに従
って発生される論理フェッチ・アドレスＦＡに基づいて
いる。フェッチ・アドレスＦＡは、次の連続アドレスを
デコード用にフェッチすべき場合には、フェッチ装置２
６のフェッチ・ポインタ５０の内容から単に発生され
る。図２に示すように、フェッチ・ポインタ５０は、出
力をマルチプレクサ５２の１つの入力とそして増分器５
１に接続したフェッチ装置２６中のレジスタである。増
分器５１はフェッチ・アドレスの値を増分的に進行さ
せ、フェッチ・ポインタ５０の可能な記憶と次のフェッ
チでの使用のために、マルチプレクサ５８の入力へ増加
したフェッチ・アドレスを付加する。マルチプレクサ５
８は次のアクセス用にフェッチ・ポインタ５０の更新し
た内容のソースが選択される。フェッチ・アドレスＦＡ
を発生する第２の方法は、マルチプレクサ５２への実行
装置（例えばマイクロシーケンサ４８）の内の一つによ
るものであり、例えば、フェッチ装置２６により予測さ
れない分岐の場合である。この値も、適切にフェッチ・
ポインタ５０に記憶するためマルチプレクサ５８の入力
に付加される。
サ５２により選択されるいくつかの方法の内の一つに従
って発生される論理フェッチ・アドレスＦＡに基づいて
いる。フェッチ・アドレスＦＡは、次の連続アドレスを
デコード用にフェッチすべき場合には、フェッチ装置２
６のフェッチ・ポインタ５０の内容から単に発生され
る。図２に示すように、フェッチ・ポインタ５０は、出
力をマルチプレクサ５２の１つの入力とそして増分器５
１に接続したフェッチ装置２６中のレジスタである。増
分器５１はフェッチ・アドレスの値を増分的に進行さ
せ、フェッチ・ポインタ５０の可能な記憶と次のフェッ
チでの使用のために、マルチプレクサ５８の入力へ増加
したフェッチ・アドレスを付加する。マルチプレクサ５
８は次のアクセス用にフェッチ・ポインタ５０の更新し
た内容のソースが選択される。フェッチ・アドレスＦＡ
を発生する第２の方法は、マルチプレクサ５２への実行
装置（例えばマイクロシーケンサ４８）の内の一つによ
るものであり、例えば、フェッチ装置２６により予測さ
れない分岐の場合である。この値も、適切にフェッチ・
ポインタ５０に記憶するためマルチプレクサ５８の入力
に付加される。
【００２８】フェッチ・アドレスＦＡはフェッチ装置２
６の各機能に与えられてデコード用の次の命令のフェッ
チを制御する。例えば、フェッチ装置２６は命令μＴＬ
Ｂ２２と通信し、これは以前に変換した位置を指してい
る場合に論理フェッチ・アドレスと整合する物理アドレ
スＰＡを返す。又は論理フェッチ・アドレスＦＡはフェ
ッチ装置２６の外部のＴＬＢ１９により物理アドレスに
変換される。いずれにせよ、命令アドレスＩＡはフェッ
チ装置２６によりレベル１命令キャッシュ１６ i に与え
られてそこから命令コードを検索する。勿論、レベル１
命令キャッシュ１６i でキャッシュ・ミスが発生した場
合、物理アドレスは統合レベル２キャッシュ１４へ与え
られ、このレベルでキャッシュ・ミスの場合には主メモ
リへ行く。命令アドレスＩＡに応答して、レベル1 命令
キャッシュ１６i は、プレデコード０段２８へ結果とし
て与えるためにフェッチ装置２６の命令バッファ６０へ
命令コード列ＣＯＤＥを与える。各命令アドレスＩＡが
１６命令のブロックをアドレスする場合のため、命令バ
ッファ６０は１６命令の容量を有する。
６の各機能に与えられてデコード用の次の命令のフェッ
チを制御する。例えば、フェッチ装置２６は命令μＴＬ
Ｂ２２と通信し、これは以前に変換した位置を指してい
る場合に論理フェッチ・アドレスと整合する物理アドレ
スＰＡを返す。又は論理フェッチ・アドレスＦＡはフェ
ッチ装置２６の外部のＴＬＢ１９により物理アドレスに
変換される。いずれにせよ、命令アドレスＩＡはフェッ
チ装置２６によりレベル１命令キャッシュ１６ i に与え
られてそこから命令コードを検索する。勿論、レベル１
命令キャッシュ１６i でキャッシュ・ミスが発生した場
合、物理アドレスは統合レベル２キャッシュ１４へ与え
られ、このレベルでキャッシュ・ミスの場合には主メモ
リへ行く。命令アドレスＩＡに応答して、レベル1 命令
キャッシュ１６i は、プレデコード０段２８へ結果とし
て与えるためにフェッチ装置２６の命令バッファ６０へ
命令コード列ＣＯＤＥを与える。各命令アドレスＩＡが
１６命令のブロックをアドレスする場合のため、命令バ
ッファ６０は１６命令の容量を有する。
【００２９】フェッチ装置２６は、ブレークとして識別
される命令に対してそれ以上のフェッチを停止する命令
ブレーク検査回路６２のようなその外の従来の機能も含
む。フェッチ装置２６は又、論理フェッチ・アドレスＦ
Ａが現在のコード・セグメントの境界の限界の外側のア
ドレスを指しているかどうかを決定するため、コード・
セグメント限界検査回路６４も含む。
される命令に対してそれ以上のフェッチを停止する命令
ブレーク検査回路６２のようなその外の従来の機能も含
む。フェッチ装置２６は又、論理フェッチ・アドレスＦ
Ａが現在のコード・セグメントの境界の限界の外側のア
ドレスを指しているかどうかを決定するため、コード・
セグメント限界検査回路６４も含む。
【００３０】上述したように、フェッチ装置２６はプロ
グラム順序ではない方法で次のフェッチ・アドレスを発
生する回路を含む。図２に示すように、フェッチ装置２
６は戻りアドレス・キュー55を含み、これはいくつかの
位置を有する後入れ先出し（ＬＩＦＯ）メモリで、ここ
でサブルーチン・コールの戻りアドレスとサブルーチン
戻りがサブルーチンの推測実行で使用するため記憶され
る。
グラム順序ではない方法で次のフェッチ・アドレスを発
生する回路を含む。図２に示すように、フェッチ装置２
６は戻りアドレス・キュー55を含み、これはいくつかの
位置を有する後入れ先出し（ＬＩＦＯ）メモリで、ここ
でサブルーチン・コールの戻りアドレスとサブルーチン
戻りがサブルーチンの推測実行で使用するため記憶され
る。
【００３１】本発明の本実施例では、フェッチ装置２６
は又分岐目標バッファ（ＢＴＢ）５６を含み、これは分
岐命令の現在の例を推測する分岐の以前の履歴を指示す
るデータと共に、フェッチ・アドレスＦＡとして使用す
る分岐命令の目標アドレスを記憶し、従ってパイプライ
ンが可能な限り充填状態で保持されるようにするキャッ
シュ型配置のエントリである。ＢＴＢ５６は、各現在の
フェッチ・アドレスＦＡが最近にフェッチされた分岐命
令を指しているかどうかを決定することによりこれを実
行し、またこのために分岐履歴が推測実行で使用するた
めにＢＴＢ５６に記憶される。当該技術において公知の
ように、推測に失敗した分岐（又は条件分岐の結果を待
機しているパイプライン・ストール）は消失実行機会で
計測して重大な不利益を生じるため、図１のスパースカ
ラ・マイクロプロセッサ１０のような深くパイプライン
されたマイクロプロセッサでは推測実行は重要な性能強
化である。
は又分岐目標バッファ（ＢＴＢ）５６を含み、これは分
岐命令の現在の例を推測する分岐の以前の履歴を指示す
るデータと共に、フェッチ・アドレスＦＡとして使用す
る分岐命令の目標アドレスを記憶し、従ってパイプライ
ンが可能な限り充填状態で保持されるようにするキャッ
シュ型配置のエントリである。ＢＴＢ５６は、各現在の
フェッチ・アドレスＦＡが最近にフェッチされた分岐命
令を指しているかどうかを決定することによりこれを実
行し、またこのために分岐履歴が推測実行で使用するた
めにＢＴＢ５６に記憶される。当該技術において公知の
ように、推測に失敗した分岐（又は条件分岐の結果を待
機しているパイプライン・ストール）は消失実行機会で
計測して重大な不利益を生じるため、図１のスパースカ
ラ・マイクロプロセッサ１０のような深くパイプライン
されたマイクロプロセッサでは推測実行は重要な性能強
化である。
【００３２】発明の本望ましい実施例では、ＢＴＢ５６
は２レベル型式のもので、引用により本明細書に含まれ
る１９９６年１２月１０日提出の「マイクロプロセッサ
の分岐予測用の複数全体パターン履歴表」という名称の
当社索引番号（ＴＩ−２３７９１Ｐ）から派生した共願
出願に記述されているような、分岐履歴情報により呼び
出される分岐コードを記憶するための複数パターン履歴
表５３と組み合せて動作する。特定のアドレスに対して
分岐予測を発生する際に使用されるパターン履歴表５３
の内の適当なものの選択は、分岐命令が含まれるプログ
ラムの型式に応じて選択論理８０により行われる。図2
に図示するような、選択論理80は、コード・セグメント
・レジスタＣＳからの線路Ｕ／Ｓ上で通信されるよう
に、現在の分岐命令を含むプログラムの型式に関する情
報に応答してパターン履歴表５３中から選択する。加え
て、図示するように、線路ＦＡ上のフェッチ・アドレス
に対応する分岐命令のメモリ位置を基にして適切なパタ
ーン履歴表５３を選択する際に、線路ＦＡ上の実際のフ
ェッチ・アドレスを使用してもよい。平滑キュー及びタ
グ検査回路２７と実行装置からのバスＵＰＤは更新論理
７０に印可され、この更新論理は実行時に評価された分
岐命令の成功又は失敗に応答してＢＴＢ５６のエントリ
中の分岐履歴とパターン履歴表53中に記憶された予測コ
ードを更新する。このようにして、分岐予測成功率は分
岐結果の使用を介して、また適切なパターン履歴表５３
の選択で同種のプログラム（例えば、応用プログラム、
共用ライブラリ、オペレーティング・システム機能）に
より示される分岐挙動の同一性を利用することにより改
善される。
は２レベル型式のもので、引用により本明細書に含まれ
る１９９６年１２月１０日提出の「マイクロプロセッサ
の分岐予測用の複数全体パターン履歴表」という名称の
当社索引番号（ＴＩ−２３７９１Ｐ）から派生した共願
出願に記述されているような、分岐履歴情報により呼び
出される分岐コードを記憶するための複数パターン履歴
表５３と組み合せて動作する。特定のアドレスに対して
分岐予測を発生する際に使用されるパターン履歴表５３
の内の適当なものの選択は、分岐命令が含まれるプログ
ラムの型式に応じて選択論理８０により行われる。図2
に図示するような、選択論理80は、コード・セグメント
・レジスタＣＳからの線路Ｕ／Ｓ上で通信されるよう
に、現在の分岐命令を含むプログラムの型式に関する情
報に応答してパターン履歴表５３中から選択する。加え
て、図示するように、線路ＦＡ上のフェッチ・アドレス
に対応する分岐命令のメモリ位置を基にして適切なパタ
ーン履歴表５３を選択する際に、線路ＦＡ上の実際のフ
ェッチ・アドレスを使用してもよい。平滑キュー及びタ
グ検査回路２７と実行装置からのバスＵＰＤは更新論理
７０に印可され、この更新論理は実行時に評価された分
岐命令の成功又は失敗に応答してＢＴＢ５６のエントリ
中の分岐履歴とパターン履歴表53中に記憶された予測コ
ードを更新する。このようにして、分岐予測成功率は分
岐結果の使用を介して、また適切なパターン履歴表５３
の選択で同種のプログラム（例えば、応用プログラム、
共用ライブラリ、オペレーティング・システム機能）に
より示される分岐挙動の同一性を利用することにより改
善される。
【００３３】パターン履歴表５３中の対応する予測コー
ドを基にした分岐予測に応答して、ＢＴＢ５６はバスＢ
Ｒ ＴＲＧ上のマルチプレクサ５７へ目標命令アドレス
を与え、戻りアドレス・キュー５５はバスＲＡ上でマル
チプレクサ５７へ戻り命令アドレスを与える。マルチプ
レクサ５７の出力はマルチプレクサ５２の第3 入力へ、
そしてマルチプレクサ５８へ与えられ、従ってフェッチ
・カウンタ５０は更新される。従ってマルチプレクサ５
２への３本の入力は次のフェッチ・アドレスＦＡの３種
類の入力源を与え、このアドレスは物理アドレスと対向
する論理アドレスである。
ドを基にした分岐予測に応答して、ＢＴＢ５６はバスＢ
Ｒ ＴＲＧ上のマルチプレクサ５７へ目標命令アドレス
を与え、戻りアドレス・キュー５５はバスＲＡ上でマル
チプレクサ５７へ戻り命令アドレスを与える。マルチプ
レクサ５７の出力はマルチプレクサ５２の第3 入力へ、
そしてマルチプレクサ５８へ与えられ、従ってフェッチ
・カウンタ５０は更新される。従ってマルチプレクサ５
２への３本の入力は次のフェッチ・アドレスＦＡの３種
類の入力源を与え、このアドレスは物理アドレスと対向
する論理アドレスである。
【００３４】本発明の望ましい実施例によると、分岐予
測をしてバスＢＲ ＴＲＧ上に分岐目標アドレスを発行
する際には、ＢＴＢ５６は又先取り制御論理２３へバス
ＰＦ０、ＰＦ１上に先取りアドレスと関連する制御情報
を与える。先取りアドレスと制御情報は各分岐命令毎に
ＢＴＢエントリ内に収められ、従って分岐命令の目標に
対してフェッチ・アドレスと共に発行される。先取り制
御論理２３は、バスＰＦＡ０、ＰＦＡ１上のアドレスと
してバスＰＦ０、ＰＦ１上でＢＴＢ５６から受取った情
報に応答して適当な先取りを開始する。先取り制御論理
２３は先取り走査を実行するためのアドレスと制御信号
を発生する回路から構成され、これはバスＰＦ０、ＰＦ
１上に与えられた先取りアドレスの性質とバスＰＦＡ
０、ＰＦＡ１の所要受信人に応じて必要とされる変換回
路を含む。例えば、ＢＴＢ５６に記憶された先取りアド
レスが論理アドレスの場合、先取り制御論理２３は論理
先取りアドレスを物理アドレスに変換する例えば８エン
トリのオーダーのマイクロＴＬＢを含み、この場合バス
ＰＦＡ０、ＰＦＡ１はレベル２キャッシュ１１に直接付
加してもよい。又は、先取り制御論理２３はバスＰＦ
０、ＰＦ１上で受信した先取り論理アドレスをバスＰＦ
Ａ０、ＰＦＡ１を介してＴＬＢ１９へ単に付加して先取
りを開始してもよい。さらに別な方法では、ＢＴＢ５６
は先取り用の物理アドレスを記憶し、この場合先取り制
御論理２３は単に適当な物理アドレスをバスＰＦＡ０、
ＰＦＡ１上でレベル２キャッシュ１１へ転送する。いず
れの場合でも、当業者はこの説明に与えた所要のアーキ
テクチャに対して適当とされる適切な先取り制御論理２
３を容易に実装可能であるものと考える。本発明の望ま
しい実施例によるマイクロプロセッサ１０の図２の２本
のバスＰＦＡ０、ＰＦＡ１により明らかなように、２つ
の同時先取りが分岐目標フェッチ操作と並列に開始され
る。
測をしてバスＢＲ ＴＲＧ上に分岐目標アドレスを発行
する際には、ＢＴＢ５６は又先取り制御論理２３へバス
ＰＦ０、ＰＦ１上に先取りアドレスと関連する制御情報
を与える。先取りアドレスと制御情報は各分岐命令毎に
ＢＴＢエントリ内に収められ、従って分岐命令の目標に
対してフェッチ・アドレスと共に発行される。先取り制
御論理２３は、バスＰＦＡ０、ＰＦＡ１上のアドレスと
してバスＰＦ０、ＰＦ１上でＢＴＢ５６から受取った情
報に応答して適当な先取りを開始する。先取り制御論理
２３は先取り走査を実行するためのアドレスと制御信号
を発生する回路から構成され、これはバスＰＦ０、ＰＦ
１上に与えられた先取りアドレスの性質とバスＰＦＡ
０、ＰＦＡ１の所要受信人に応じて必要とされる変換回
路を含む。例えば、ＢＴＢ５６に記憶された先取りアド
レスが論理アドレスの場合、先取り制御論理２３は論理
先取りアドレスを物理アドレスに変換する例えば８エン
トリのオーダーのマイクロＴＬＢを含み、この場合バス
ＰＦＡ０、ＰＦＡ１はレベル２キャッシュ１１に直接付
加してもよい。又は、先取り制御論理２３はバスＰＦ
０、ＰＦ１上で受信した先取り論理アドレスをバスＰＦ
Ａ０、ＰＦＡ１を介してＴＬＢ１９へ単に付加して先取
りを開始してもよい。さらに別な方法では、ＢＴＢ５６
は先取り用の物理アドレスを記憶し、この場合先取り制
御論理２３は単に適当な物理アドレスをバスＰＦＡ０、
ＰＦＡ１上でレベル２キャッシュ１１へ転送する。いず
れの場合でも、当業者はこの説明に与えた所要のアーキ
テクチャに対して適当とされる適切な先取り制御論理２
３を容易に実装可能であるものと考える。本発明の望ま
しい実施例によるマイクロプロセッサ１０の図２の２本
のバスＰＦＡ０、ＰＦＡ１により明らかなように、２つ
の同時先取りが分岐目標フェッチ操作と並列に開始され
る。
【００３５】発明の本実施例によると、レベル２キャッ
シュ１１は当該技術において公知のように２重ポート化
されたタグ・アレイを含むことが望ましく、従って、例
えば必要に応じて先取り制御論理２３により発行された
２つの同時先取りに応答して、複数タグ比較が同時に実
行される。レベル２キャッシュ１１中のデータ表はチッ
プ面積を節約するために単一ポート化されることが望ま
しいと考えられるが、ここでの同時ヒットの可能性が小
さいこととこのレベルでの同時ヒットは両方ともクリテ
ィカル・パスではないことを考えると、単に要求をキュ
ーに入れることによっても処理出来る。又は、性能の観
点から同時先取りのキュー入れが受入可能な場合には、
レベル２キャッシュ１１は単一ポート化タグ・アレイを
含んでも良い。必要に応じて２つの先取りを同時に変換
するために使用しなければならない場合、特に先取り制
御論理２３がマイクロＴＬＢを含まない場合には、ＴＬ
Ｂ１９も２重ポート化しても良い。
シュ１１は当該技術において公知のように２重ポート化
されたタグ・アレイを含むことが望ましく、従って、例
えば必要に応じて先取り制御論理２３により発行された
２つの同時先取りに応答して、複数タグ比較が同時に実
行される。レベル２キャッシュ１１中のデータ表はチッ
プ面積を節約するために単一ポート化されることが望ま
しいと考えられるが、ここでの同時ヒットの可能性が小
さいこととこのレベルでの同時ヒットは両方ともクリテ
ィカル・パスではないことを考えると、単に要求をキュ
ーに入れることによっても処理出来る。又は、性能の観
点から同時先取りのキュー入れが受入可能な場合には、
レベル２キャッシュ１１は単一ポート化タグ・アレイを
含んでも良い。必要に応じて２つの先取りを同時に変換
するために使用しなければならない場合、特に先取り制
御論理２３がマイクロＴＬＢを含まない場合には、ＴＬ
Ｂ１９も２重ポート化しても良い。
【００３６】ここで図３を参照して、選択論理８０と複
数パターン履歴表５３と組み合せたＢＴＢ５６の構成を
以下に説明する。この例のＢＴＢ５６は複数エントリ６
３を有する４ウェイ・セットアソシエイティブ・キャッ
シュ・メモリで、簡単のため図３では１ウェイのみを図
示してある。ＢＴＢ５６は、線路ＦＡ上のフェッチ・ア
ドレスを受け取り、フェッチ・アドレスが指している適
当なエントリ６３を選択するよう結合されているセレク
タ６１を含む。セレクタ６１は、デコーダ、タグ比較器
又は簡単なマルチプレクサによるような、フェッチ・ア
ドレスからＢＴＢ５６中のエントリ６３の選択を実行す
る従来の技術に従って構成されている。
数パターン履歴表５３と組み合せたＢＴＢ５６の構成を
以下に説明する。この例のＢＴＢ５６は複数エントリ６
３を有する４ウェイ・セットアソシエイティブ・キャッ
シュ・メモリで、簡単のため図３では１ウェイのみを図
示してある。ＢＴＢ５６は、線路ＦＡ上のフェッチ・ア
ドレスを受け取り、フェッチ・アドレスが指している適
当なエントリ６３を選択するよう結合されているセレク
タ６１を含む。セレクタ６１は、デコーダ、タグ比較器
又は簡単なマルチプレクサによるような、フェッチ・ア
ドレスからＢＴＢ５６中のエントリ６３の選択を実行す
る従来の技術に従って構成されている。
【００３７】図４はＢＴＢ５６中の例示のエントリ６３
i の配置を図示しているが、全てのエントリ６３0 から
６３n は同様に配置されていることを理解すべきであ
る。エントリ６３i は、特定の分岐命令の論理フェッチ
・アドレスＦＡによりこれを識別するために使用するタ
グフィールドＴＡＧを有し、これに対してセレクタ６１
は入力の論理フェッチ・アドレスの一部を合わせる。タ
グフィールドＴＡＧはその対応する分岐命令の論理フェ
ッチ・アドレスＦＡの選択ビットを直接記憶するか、又
は代わりに当該技術において既知のようにこれらの選択
論理アドレス・ビットの論理的組み合せに対応させても
よい。標準的には、タグフィールドＴＡＧは線路アドレ
スとフェッチ線路中の命令のバイト・オフセットを指示
するオフセットを含む。エントリ６３i は又当該技術に
おいて一般的な正当ビットや１個以上のＬＲＵビット
（複数ウェイＢＴＢ用）のようなその外の制御ビットも
含む。
i の配置を図示しているが、全てのエントリ６３0 から
６３n は同様に配置されていることを理解すべきであ
る。エントリ６３i は、特定の分岐命令の論理フェッチ
・アドレスＦＡによりこれを識別するために使用するタ
グフィールドＴＡＧを有し、これに対してセレクタ６１
は入力の論理フェッチ・アドレスの一部を合わせる。タ
グフィールドＴＡＧはその対応する分岐命令の論理フェ
ッチ・アドレスＦＡの選択ビットを直接記憶するか、又
は代わりに当該技術において既知のようにこれらの選択
論理アドレス・ビットの論理的組み合せに対応させても
よい。標準的には、タグフィールドＴＡＧは線路アドレ
スとフェッチ線路中の命令のバイト・オフセットを指示
するオフセットを含む。エントリ６３i は又当該技術に
おいて一般的な正当ビットや１個以上のＬＲＵビット
（複数ウェイＢＴＢ用）のようなその外の制御ビットも
含む。
【００３８】ＢＴＢエントリ６３i は又分岐命令目標ア
ドレスの論理アドレスを含む目標フィールドＴＡＲＧＥ
Ｔを有する。図３に戻ると、「実行(taken) 」と予測さ
れた分岐命令に対応するそのエントリ６３に対してＴＡ
ＧＥＴの部分の内容がバスＴＲＧＩ上を入出力論理６９
に送られる。図２に戻ると、このアドレスは次いで上述
したようにバスＢＲ ＴＲＧ上をマルチプレクサ５７へ
与えられる。しかしながら、分岐が「非実行(not take
n) 」と予測されると、単に次の連続論理アドレス（す
なわちフェッチ・ポインタ５０の内容）が次の論理フェ
ッチ・アドレスＦＡとしてマルチプレクサ５２により選
択される。
ドレスの論理アドレスを含む目標フィールドＴＡＲＧＥ
Ｔを有する。図３に戻ると、「実行(taken) 」と予測さ
れた分岐命令に対応するそのエントリ６３に対してＴＡ
ＧＥＴの部分の内容がバスＴＲＧＩ上を入出力論理６９
に送られる。図２に戻ると、このアドレスは次いで上述
したようにバスＢＲ ＴＲＧ上をマルチプレクサ５７へ
与えられる。しかしながら、分岐が「非実行(not take
n) 」と予測されると、単に次の連続論理アドレス（す
なわちフェッチ・ポインタ５０の内容）が次の論理フェ
ッチ・アドレスＦＡとしてマルチプレクサ５２により選
択される。
【００３９】エントリ６３i は又履歴／副型選択ビット
Ｔ及び対応するｍビット分岐履歴フィールドＢＨを含
む。履歴／副型ビットＴがセットされておらず、従って
エントリ６３i により識別された分岐命令が条件分岐で
はないことを示している場合、分岐履歴フィールドＢＨ
は命令の無条件分岐の型式（すなわち、ＪＵＭＰ、ＣＡ
ＬＬ、又はＲＥＴＵＲＮ）を指示するコードを記憶す
る。履歴／副型選択ビットＴがセットされていると、エ
ントリ６３i に対応する命令が条件分岐の場合、分岐履
歴フィールドＢＨは対応する命令の最近の分岐の結果
（すなわち分岐履歴）を記憶している。分岐履歴フィー
ルドＢＨに記憶された分岐履歴は、命令の実行の完了時
に決定された関連分岐命令の実際の分岐履歴と、まだ実
行が完了していない分岐命令の例に対しては予測結果か
ら構成される推測分岐履歴の両方を含む。加えて、引用
により本明細書に含まれる１９９６年６月２８日提出の
共願の米国特願第６０／０２０、８４４号に記載されて
いるように、エントリ６３i は、誤予測からの復帰に使
用するため分岐履歴フィールドＢＨに推測分岐履歴ビッ
トの数を指示するカウンタＢＨ ＣＴＲを含む。
Ｔ及び対応するｍビット分岐履歴フィールドＢＨを含
む。履歴／副型ビットＴがセットされておらず、従って
エントリ６３i により識別された分岐命令が条件分岐で
はないことを示している場合、分岐履歴フィールドＢＨ
は命令の無条件分岐の型式（すなわち、ＪＵＭＰ、ＣＡ
ＬＬ、又はＲＥＴＵＲＮ）を指示するコードを記憶す
る。履歴／副型選択ビットＴがセットされていると、エ
ントリ６３i に対応する命令が条件分岐の場合、分岐履
歴フィールドＢＨは対応する命令の最近の分岐の結果
（すなわち分岐履歴）を記憶している。分岐履歴フィー
ルドＢＨに記憶された分岐履歴は、命令の実行の完了時
に決定された関連分岐命令の実際の分岐履歴と、まだ実
行が完了していない分岐命令の例に対しては予測結果か
ら構成される推測分岐履歴の両方を含む。加えて、引用
により本明細書に含まれる１９９６年６月２８日提出の
共願の米国特願第６０／０２０、８４４号に記載されて
いるように、エントリ６３i は、誤予測からの復帰に使
用するため分岐履歴フィールドＢＨに推測分岐履歴ビッ
トの数を指示するカウンタＢＨ ＣＴＲを含む。
【００４０】発明の本実施例によると、目標フィールド
ＴＡＲＧＥＴそれ自体により指示される命令のフェッチ
と同時に実行されるべき先取りの性質と位置を制御す
る、各種の追加のビットがエントリ６３i （そして、も
ち論ＢＴＢ５６の全てのエントリ６３）に設けられる。
これらの先取りフィールドを図４と関連して以下にエン
トリ６３i に対して説明する。
ＴＡＲＧＥＴそれ自体により指示される命令のフェッチ
と同時に実行されるべき先取りの性質と位置を制御す
る、各種の追加のビットがエントリ６３i （そして、も
ち論ＢＴＢ５６の全てのエントリ６３）に設けられる。
これらの先取りフィールドを図４と関連して以下にエン
トリ６３i に対して説明する。
【００４１】本発明によるエントリ６３i は命令とデー
タを先取りするための必要なフィールドを含む。以下に
詳細に説明するように、これらの先取りの目標アドレス
は、パイプラインの以後の命令、特に以後の分岐の目標
及び最初に実行した時にキャッシュ・ミスしたものに関
連して決定される。発明の本実施例によると、任意のメ
モリ・アドレスからの２つの先取りが同時に実行され、
前記２つの先取りフィールドＰＦ０，ＰＦ１が、エント
リ６３i の先取り制御部分ＰＦ ＣＴＬ内に設けられて
いるエントリ６３i 制御情報内に含まれている。図４に
図示するように、先取り制御部分ＰＦ ＣＴＬは制御部
分ＰＦ０Ｃ、ＰＦ１Ｃを含み、その各々が実行される関
連先取り（もし存在すれば）のアクセス、型式、発生を
制御する。例えば、制御部分ＰＦ０Ｃ、ＰＦ１Ｃの各々
はアクセス部分ＡＣＣ及び先取り型式部分ＴＹＰを含
み、その各々は２ビットを有し、これは以下のようにコ
ード化される：
タを先取りするための必要なフィールドを含む。以下に
詳細に説明するように、これらの先取りの目標アドレス
は、パイプラインの以後の命令、特に以後の分岐の目標
及び最初に実行した時にキャッシュ・ミスしたものに関
連して決定される。発明の本実施例によると、任意のメ
モリ・アドレスからの２つの先取りが同時に実行され、
前記２つの先取りフィールドＰＦ０，ＰＦ１が、エント
リ６３i の先取り制御部分ＰＦ ＣＴＬ内に設けられて
いるエントリ６３i 制御情報内に含まれている。図４に
図示するように、先取り制御部分ＰＦ ＣＴＬは制御部
分ＰＦ０Ｃ、ＰＦ１Ｃを含み、その各々が実行される関
連先取り（もし存在すれば）のアクセス、型式、発生を
制御する。例えば、制御部分ＰＦ０Ｃ、ＰＦ１Ｃの各々
はアクセス部分ＡＣＣ及び先取り型式部分ＴＹＰを含
み、その各々は２ビットを有し、これは以下のようにコ
ード化される：
【表１】 上記のコード化で、「ストア準備」という用語は、書込
み操作を受け入れるよう特定のメモリ・ブロックに準備
させる操作を指す。発明の望ましい実施例によるデータ
の先取りは、データのブロックを検索するか、又は（及
び）書込みを受け入れるブロックを準備するようにして
このように実行される。アクセス部分ＡＣＣと型式部分
ＴＹＰの他のコード組み合せはこの例では定義されてい
ない。
み操作を受け入れるよう特定のメモリ・ブロックに準備
させる操作を指す。発明の望ましい実施例によるデータ
の先取りは、データのブロックを検索するか、又は（及
び）書込みを受け入れるブロックを準備するようにして
このように実行される。アクセス部分ＡＣＣと型式部分
ＴＹＰの他のコード組み合せはこの例では定義されてい
ない。
【００４２】本発明の望ましい実施例によると、制御部
分ＰＦ０Ｃ、ＰＦ１Ｃの各々は図４に示すようにビット
ＶＴ、ＶＮＴから構成される付勢部分も含む。セットさ
れた時には、ビットＶＴ、ＶＮＴは、エントリ６３i へ
の対応する分岐命令が各々実行又は非実行として予測さ
れた時にその関連する先取りが付勢されていることを指
示する。例えば、ビットＶＴ、ＶＮＴのどちらもセット
されていない場合、関連する先取りはそのどちらの予測
に対しても付勢されておらず、ビットＶＴ、ＶＮＴの両
方がセットされている場合、関連する先取りはどちらの
予測にも付勢されており、さらに、もち論ビットＶＴ、
ＶＮＴの一方が他方の排他でセットされている場合、関
連する先取りは対応する予測に対して先取りされ他方に
対しては消勢される。従って、予測したプログラム流れ
に応じて先取りが選択的に付勢されるようビットＶＴ、
ＶＮＴの包含は更なる制御機能を提供する。
分ＰＦ０Ｃ、ＰＦ１Ｃの各々は図４に示すようにビット
ＶＴ、ＶＮＴから構成される付勢部分も含む。セットさ
れた時には、ビットＶＴ、ＶＮＴは、エントリ６３i へ
の対応する分岐命令が各々実行又は非実行として予測さ
れた時にその関連する先取りが付勢されていることを指
示する。例えば、ビットＶＴ、ＶＮＴのどちらもセット
されていない場合、関連する先取りはそのどちらの予測
に対しても付勢されておらず、ビットＶＴ、ＶＮＴの両
方がセットされている場合、関連する先取りはどちらの
予測にも付勢されており、さらに、もち論ビットＶＴ、
ＶＮＴの一方が他方の排他でセットされている場合、関
連する先取りは対応する予測に対して先取りされ他方に
対しては消勢される。従って、予測したプログラム流れ
に応じて先取りが選択的に付勢されるようビットＶＴ、
ＶＮＴの包含は更なる制御機能を提供する。
【００４３】以上のコード化により指示したように、２
つの先取り（ＰＦ０、ＰＦ１）の各々は命令又はデー
タ、又は両方である。さらに、２つの先取り制御部分Ｐ
Ｆ０Ｃ、ＰＦ１Ｃが設けられているため、２つの先取り
は他方とは独立したフェッチで動作する。エントリ６３
i の先取り制御部分ＰＦ ＣＴＬはさらに最小最近使用
ビットＬＲＵを含み、これは２ウェイ・キャッシュのＬ
ＲＵビットと同様に、現在設定されている２つの先取り
の内のどちらが古いかを指示する。異なる先取りを付勢
する場合には、最小最近使用ビットＬＲＵは新たな先取
り情報により重ね書きされるべき先取りＰＦ０、ＰＦ１
の一方を指す。
つの先取り（ＰＦ０、ＰＦ１）の各々は命令又はデー
タ、又は両方である。さらに、２つの先取り制御部分Ｐ
Ｆ０Ｃ、ＰＦ１Ｃが設けられているため、２つの先取り
は他方とは独立したフェッチで動作する。エントリ６３
i の先取り制御部分ＰＦ ＣＴＬはさらに最小最近使用
ビットＬＲＵを含み、これは２ウェイ・キャッシュのＬ
ＲＵビットと同様に、現在設定されている２つの先取り
の内のどちらが古いかを指示する。異なる先取りを付勢
する場合には、最小最近使用ビットＬＲＵは新たな先取
り情報により重ね書きされるべき先取りＰＦ０、ＰＦ１
の一方を指す。
【００４４】エントリ６３i はさらに先取りされるべき
メモリ・アドレスを記憶する先取りアドレス部分ＰＦ０
ＡＤＤＲ、ＰＦ１ ＡＤＤＲを含む。加えて、発明の
本実施例によると、エントリ６３i は又先取りカウンタ
ＰＦ０ ＣＴＲ、ＰＦ１ ＣＴＲを含み、これらは各々
先取りＰＦ０、ＰＦ１と関係している。先取りカウンタ
ＰＦ０ ＣＴＲ、ＰＦ１ ＣＴＲは２ビット・カウンタ
のような小さなカウンタで、先取りの結果に関する情報
を保持する。勿論、先取りのキャッシュ履歴でさらなる
粒子性が望ましい場合には、先取りカウンタＰＦ０ Ｃ
ＴＲ、ＰＦ１ＣＴＲを大きくしても良い。発明の本実施
例では、先取りカウンタＰＦ０ ＣＴＲ、ＰＦ１ ＣＴ
Ｒはレベル２キャッシュ・ミスであるその関連先取りと
従って主メモリ３０５へのアクセスを必要とすることに
応答して各々増分される。逆に、先取りカウンタＰＦ０
ＣＴＲ、ＰＦ１ ＣＴＲは、探求データ又は命令が既
にキャッシュにあるため、関連する先取りが不要な度に
減少される。先取りカウンタＰＦ０ ＣＴＲ、ＰＦ１
ＣＴＲが零に到達すると、先取り制御部分ＰＦＣＴＬ中
のその制御ビットＰＦ０Ｃ、ＰＦ１Ｃを不正状態（０
０）にセットして、新たな先取りをそこへ設定させる。
メモリ・アドレスを記憶する先取りアドレス部分ＰＦ０
ＡＤＤＲ、ＰＦ１ ＡＤＤＲを含む。加えて、発明の
本実施例によると、エントリ６３i は又先取りカウンタ
ＰＦ０ ＣＴＲ、ＰＦ１ ＣＴＲを含み、これらは各々
先取りＰＦ０、ＰＦ１と関係している。先取りカウンタ
ＰＦ０ ＣＴＲ、ＰＦ１ ＣＴＲは２ビット・カウンタ
のような小さなカウンタで、先取りの結果に関する情報
を保持する。勿論、先取りのキャッシュ履歴でさらなる
粒子性が望ましい場合には、先取りカウンタＰＦ０ Ｃ
ＴＲ、ＰＦ１ＣＴＲを大きくしても良い。発明の本実施
例では、先取りカウンタＰＦ０ ＣＴＲ、ＰＦ１ ＣＴ
Ｒはレベル２キャッシュ・ミスであるその関連先取りと
従って主メモリ３０５へのアクセスを必要とすることに
応答して各々増分される。逆に、先取りカウンタＰＦ０
ＣＴＲ、ＰＦ１ ＣＴＲは、探求データ又は命令が既
にキャッシュにあるため、関連する先取りが不要な度に
減少される。先取りカウンタＰＦ０ ＣＴＲ、ＰＦ１
ＣＴＲが零に到達すると、先取り制御部分ＰＦＣＴＬ中
のその制御ビットＰＦ０Ｃ、ＰＦ１Ｃを不正状態（０
０）にセットして、新たな先取りをそこへ設定させる。
【００４５】上記の説明に記載したように、エントリ６
３i は任意のメモリ・アドレスから命令又はデータを先
取りするよう適当なエントリを含む。勿論、多くの標準
的なプログラムの演算は連続位置の記憶メモリからの命
令の実行を含む。それ故、発明の望ましい実施例による
と、エントリ６３i の先取り制御部分ＰＦ ＣＴＬは又
目標フィールドＴＡＲＧＥＴ（実行分岐に対して）に記
憶した分岐目標アドレス又は次の連続アドレス（非実行
分岐に対して）を暗黙先取りアドレスとして使用するキ
ャッシュ線路の先取りを付勢する暗黙先取り付勢ビット
Ｔ０、Ｔ１、Ｎ０、Ｎ１を含む。発明の本実施例では、
先取り付勢ビットＴ０、Ｔ１は実行されると予測された
分岐に関係し、先取り付勢ビットＮ０、Ｎ１は実行され
ないと予測された分岐と関係する。
３i は任意のメモリ・アドレスから命令又はデータを先
取りするよう適当なエントリを含む。勿論、多くの標準
的なプログラムの演算は連続位置の記憶メモリからの命
令の実行を含む。それ故、発明の望ましい実施例による
と、エントリ６３i の先取り制御部分ＰＦ ＣＴＬは又
目標フィールドＴＡＲＧＥＴ（実行分岐に対して）に記
憶した分岐目標アドレス又は次の連続アドレス（非実行
分岐に対して）を暗黙先取りアドレスとして使用するキ
ャッシュ線路の先取りを付勢する暗黙先取り付勢ビット
Ｔ０、Ｔ１、Ｎ０、Ｎ１を含む。発明の本実施例では、
先取り付勢ビットＴ０、Ｔ１は実行されると予測された
分岐に関係し、先取り付勢ビットＮ０、Ｎ１は実行され
ないと予測された分岐と関係する。
【００４６】当該技術において公知のように、キャッシ
ュ・メモリは「キャッシュ線路」と呼ばれるデータの単
位によりロードされ、このキャッシュ線路は付近のデー
タの局所的記憶を提供するよう標準的なメモリ・アクセ
スより大きい。例えば、図１の統合レベル２キャッシュ
１１中のキャッシュ線路の寸法は３２バイトで、これは
８データ語に対応する。しかしながら、命令を緊密に追
随する連続命令が必要な時にキャッシュ中になくなるよ
うに、特定の命令がキャッシュ線路の終了部近くに配置
されると、この場合連続命令の内の一つのフェッチはキ
ャッシュ・ミスを生じ易い。発明の本望ましい実施例で
は、エントリ６３i の先取り制御部分ＰＦ ＣＴＬ中の
先取り付勢ビットＴ０、Ｔ１、Ｎ０、Ｎ１は目標アドレ
スに続く１つ又は２つのキャッシュ線路の先取り（各々
ビットＴ０、Ｔ１の場合）、又はプログラム順序の次の
連続命令に続く１つ又は２つのキャッシュ線路（各々ビ
ットＮ０、Ｎ１の場合）の先取りを可能とする。勿論、
アーキテクチャーに応じて、本例のような分岐予測と関
係して又は関係せずにより多くの又はより少ない先取り
付勢ビットをエントリ６３i に設けても良い。
ュ・メモリは「キャッシュ線路」と呼ばれるデータの単
位によりロードされ、このキャッシュ線路は付近のデー
タの局所的記憶を提供するよう標準的なメモリ・アクセ
スより大きい。例えば、図１の統合レベル２キャッシュ
１１中のキャッシュ線路の寸法は３２バイトで、これは
８データ語に対応する。しかしながら、命令を緊密に追
随する連続命令が必要な時にキャッシュ中になくなるよ
うに、特定の命令がキャッシュ線路の終了部近くに配置
されると、この場合連続命令の内の一つのフェッチはキ
ャッシュ・ミスを生じ易い。発明の本望ましい実施例で
は、エントリ６３i の先取り制御部分ＰＦ ＣＴＬ中の
先取り付勢ビットＴ０、Ｔ１、Ｎ０、Ｎ１は目標アドレ
スに続く１つ又は２つのキャッシュ線路の先取り（各々
ビットＴ０、Ｔ１の場合）、又はプログラム順序の次の
連続命令に続く１つ又は２つのキャッシュ線路（各々ビ
ットＮ０、Ｎ１の場合）の先取りを可能とする。勿論、
アーキテクチャーに応じて、本例のような分岐予測と関
係して又は関係せずにより多くの又はより少ない先取り
付勢ビットをエントリ６３i に設けても良い。
【００４７】特に実行されると予測された分岐に対して
は、ビットＴ０はセットされると、分岐目標の後の次の
キャッシュ線路の先取りを実行し、ビットＴ１はセット
されると、分岐目標の次の第2 のキャッシュ線路の先取
りを実行する。同様に、実行されないと予測された分岐
に対しては、ビットＮ０はセットされると、次の連続命
令を含むものの後の次のキャッシュ線路の先取りを実行
し、ビットＮ１はセットされると、次の連続命令を含む
ものの後の第2 のキャッシュ線路の先取りを実行する。
これらの暗黙キャッシュ・アドレスからは1 つのキャッ
シュ線路先取りのみが許可されていると考えられる。例
えば、ビットＴ０、Ｔ１の両方がセットされた場合、分
岐目標の後の第1 のキャッシュ線路のみが先取りされ
る。それ故、発明の本実施例によると、条件分岐命令の
両方の予測状態に対して、分岐目標アドレス又は次の連
続アドレスを超えて関連する第1 又は第2 のキャッシュ
線路を先取りしても良い。これらの先取りと関係するア
ドレスは分岐目標から暗黙に示されているため、エント
リ６３i の寸法は相対的に小さく保持される。
は、ビットＴ０はセットされると、分岐目標の後の次の
キャッシュ線路の先取りを実行し、ビットＴ１はセット
されると、分岐目標の次の第2 のキャッシュ線路の先取
りを実行する。同様に、実行されないと予測された分岐
に対しては、ビットＮ０はセットされると、次の連続命
令を含むものの後の次のキャッシュ線路の先取りを実行
し、ビットＮ１はセットされると、次の連続命令を含む
ものの後の第2 のキャッシュ線路の先取りを実行する。
これらの暗黙キャッシュ・アドレスからは1 つのキャッ
シュ線路先取りのみが許可されていると考えられる。例
えば、ビットＴ０、Ｔ１の両方がセットされた場合、分
岐目標の後の第1 のキャッシュ線路のみが先取りされ
る。それ故、発明の本実施例によると、条件分岐命令の
両方の予測状態に対して、分岐目標アドレス又は次の連
続アドレスを超えて関連する第1 又は第2 のキャッシュ
線路を先取りしても良い。これらの先取りと関係するア
ドレスは分岐目標から暗黙に示されているため、エント
リ６３i の寸法は相対的に小さく保持される。
【００４８】又、発明の本実施例によると、先取りカウ
ンタＴ０ ＣＴＲ、Ｔ１ ＣＴＲ、Ｎ０ ＣＴＲ、Ｎ１
ＣＴＲが先取り付勢ビットＴ０、Ｔ１、Ｎ０、Ｎ１の
各々と関係している。先取りカウンタＴ０ ＣＴＲ、Ｔ
１ ＣＴＲ、Ｎ０ ＣＴＲ、Ｎ１ ＣＴＲは、最後の2
回を実行した時に関連した先取りがキャッシュ・ミス又
はキャッシュ・ヒットのどちらを生じたかに対応するカ
ウント値を記憶するため、上述した先取りカウンタＰＦ
０ ＣＴＲ、ＰＦ１ ＣＴＲと同様に動作する。先取り
カウンタＰＦ０ ＣＴＲ、ＰＦ１ ＣＴＲの場合のよう
に、先取りカウンタＴ０ ＣＴＲ、Ｔ１ ＣＴＲ、Ｎ０
ＣＴＲ、Ｎ１ ＣＴＲは必要に応じて2 ビット以上で
構成されている。これも先取りカウンタＰＦ０ ＣＴ
Ｒ、ＰＦ１ＣＴＲの場合のように、先取りカウンタＴ０
ＣＴＲ、Ｔ１ ＣＴＲ、Ｎ０ＣＴＲ、Ｎ１ ＣＴＲ
は、関連する先取りがキャッシュ・ミスである時に増分
され、また関連する先取りがキャッシュ・ミスである時
に減少される。先取りカウンタＴ０ ＣＴＲ、Ｔ１ Ｃ
ＴＲ、Ｎ０ ＣＴＲ、Ｎ１ ＣＴＲは、が零に到達する
と、これに関連する先取りは無視されるのが望ましい
（探索内容は既に下位レベル・キャッシュに多分存在し
ていて先取りを不要のものとしているため）。
ンタＴ０ ＣＴＲ、Ｔ１ ＣＴＲ、Ｎ０ ＣＴＲ、Ｎ１
ＣＴＲが先取り付勢ビットＴ０、Ｔ１、Ｎ０、Ｎ１の
各々と関係している。先取りカウンタＴ０ ＣＴＲ、Ｔ
１ ＣＴＲ、Ｎ０ ＣＴＲ、Ｎ１ ＣＴＲは、最後の2
回を実行した時に関連した先取りがキャッシュ・ミス又
はキャッシュ・ヒットのどちらを生じたかに対応するカ
ウント値を記憶するため、上述した先取りカウンタＰＦ
０ ＣＴＲ、ＰＦ１ ＣＴＲと同様に動作する。先取り
カウンタＰＦ０ ＣＴＲ、ＰＦ１ ＣＴＲの場合のよう
に、先取りカウンタＴ０ ＣＴＲ、Ｔ１ ＣＴＲ、Ｎ０
ＣＴＲ、Ｎ１ ＣＴＲは必要に応じて2 ビット以上で
構成されている。これも先取りカウンタＰＦ０ ＣＴ
Ｒ、ＰＦ１ＣＴＲの場合のように、先取りカウンタＴ０
ＣＴＲ、Ｔ１ ＣＴＲ、Ｎ０ＣＴＲ、Ｎ１ ＣＴＲ
は、関連する先取りがキャッシュ・ミスである時に増分
され、また関連する先取りがキャッシュ・ミスである時
に減少される。先取りカウンタＴ０ ＣＴＲ、Ｔ１ Ｃ
ＴＲ、Ｎ０ ＣＴＲ、Ｎ１ ＣＴＲは、が零に到達する
と、これに関連する先取りは無視されるのが望ましい
（探索内容は既に下位レベル・キャッシュに多分存在し
ていて先取りを不要のものとしているため）。
【００４９】他の別な先取り制御フィールドが本発明内
で利用される。例えば、アドレスされた先取りフィール
ドＰＦ０ ＡＤＤＲ、ＰＦ１ ＡＤＤＲの片方又は両方
は分岐予測と関連付けされる必要はないが、代わりにエ
ントリ６３i の対応するタグフィールドＴＡＧと合うフ
ェッチ・アドレスの各例で先取りされる。さらに別例で
は、アーキテクチャにより処理される先取りの量とキャ
ッシュ・ヒット成功率に応じてこれより多い又は少ない
先取りフィールドがエントリ６３i と関連して設けられ
る。このような別の実装方法は本明細書を参照して当業
者には明らかであると考えられる。
で利用される。例えば、アドレスされた先取りフィール
ドＰＦ０ ＡＤＤＲ、ＰＦ１ ＡＤＤＲの片方又は両方
は分岐予測と関連付けされる必要はないが、代わりにエ
ントリ６３i の対応するタグフィールドＴＡＧと合うフ
ェッチ・アドレスの各例で先取りされる。さらに別例で
は、アーキテクチャにより処理される先取りの量とキャ
ッシュ・ヒット成功率に応じてこれより多い又は少ない
先取りフィールドがエントリ６３i と関連して設けられ
る。このような別の実装方法は本明細書を参照して当業
者には明らかであると考えられる。
【００５０】図３に戻ると、発明の望ましい実施例によ
るＢＴＢ５６の動作を以下に簡単に説明する。線路ＦＡ
上の分岐命令に対応するフェッチ・アドレスを受取る
と、セレクタ６１はそのエントリ６３が、従来の方法で
分岐命令のフェッチ・アドレスと合うＴＡＧ部分を有し
ているかどうかを決定する。勿論、このタグ比較は、Ｂ
ＴＢ５６がそのように構成されていれば、セット・アソ
シエーティブ方式で行われる。分岐命令に対して整合す
るタグフィールドＴＡＧが存在しない場合（すなわち、
これがその分岐命令の最初の事例である場合）、ＢＴＢ
５６は予測を行なわず、入出力論理６９からの線路ＡＴ
Ｒ上にこれを示し、この場合次のフェッチ・アドレスの
選択は静的に行われる。ＢＴＢ５６のこのような動作は
従来の技術によっている。
るＢＴＢ５６の動作を以下に簡単に説明する。線路ＦＡ
上の分岐命令に対応するフェッチ・アドレスを受取る
と、セレクタ６１はそのエントリ６３が、従来の方法で
分岐命令のフェッチ・アドレスと合うＴＡＧ部分を有し
ているかどうかを決定する。勿論、このタグ比較は、Ｂ
ＴＢ５６がそのように構成されていれば、セット・アソ
シエーティブ方式で行われる。分岐命令に対して整合す
るタグフィールドＴＡＧが存在しない場合（すなわち、
これがその分岐命令の最初の事例である場合）、ＢＴＢ
５６は予測を行なわず、入出力論理６９からの線路ＡＴ
Ｒ上にこれを示し、この場合次のフェッチ・アドレスの
選択は静的に行われる。ＢＴＢ５６のこのような動作は
従来の技術によっている。
【００５１】フェッチ・アドレスがＢＴＢ５６中のエン
トリ６３のタグ部分ＴＡＧと整合する条件分岐命令に対
しては、整合するエントリ６３の分岐履歴フィールドＢ
ＨのｋビットがＰＨＴ５３に与えられる。分岐命令が関
係しているプログラムの種類に応じてＰＨＴ５３の適当
なものを選択する選択論理８０の動作により、線路ＴＲ
ＧＩ上の整合したエントリ６３からの目標フィールドＴ
ＡＲＧＥＴからの分岐目標アドレスと共に、分岐予測コ
ードが線路ＴＮＴ上をＢＴＢ入出力論理６９へ与えられ
る。ＢＴＢ入出力論理６９は、実行されると予測された
分岐に対して線路ＴＲＧＩ上の値に対応するマルチプレ
クサ５７（図２）へバスＢＲ ＴＲＧ上の分岐目標アド
レスを与える。制御信号（図示せず）が実行されないと
予測された分岐に対して発生され、従ってマルチプレク
サ５２はフェッチ・ポインタ５０の出力を次のフェッチ
・アドレスとして選択する。予測が常に「実行」であ
る、ＢＴＢ５６中に整合エントリ６３を有する無条件分
岐命令に対しては、そのエントリの目標フィールドＴＡ
ＲＧＥＴの目標アドレスがバスＴＲＧＩ上に与えられ、
バスＢＲ ＴＲＧ上の分岐目標アドレスとしてＢＴＢ入
出力論理により発行される。いずれにせよ、分岐が実行
又は非実行としてどちらに予測されても、次に期待され
る命令のフェッチは次のサイクルの新たなフェッチ・ア
ドレスの提供と共に開始する。
トリ６３のタグ部分ＴＡＧと整合する条件分岐命令に対
しては、整合するエントリ６３の分岐履歴フィールドＢ
ＨのｋビットがＰＨＴ５３に与えられる。分岐命令が関
係しているプログラムの種類に応じてＰＨＴ５３の適当
なものを選択する選択論理８０の動作により、線路ＴＲ
ＧＩ上の整合したエントリ６３からの目標フィールドＴ
ＡＲＧＥＴからの分岐目標アドレスと共に、分岐予測コ
ードが線路ＴＮＴ上をＢＴＢ入出力論理６９へ与えられ
る。ＢＴＢ入出力論理６９は、実行されると予測された
分岐に対して線路ＴＲＧＩ上の値に対応するマルチプレ
クサ５７（図２）へバスＢＲ ＴＲＧ上の分岐目標アド
レスを与える。制御信号（図示せず）が実行されないと
予測された分岐に対して発生され、従ってマルチプレク
サ５２はフェッチ・ポインタ５０の出力を次のフェッチ
・アドレスとして選択する。予測が常に「実行」であ
る、ＢＴＢ５６中に整合エントリ６３を有する無条件分
岐命令に対しては、そのエントリの目標フィールドＴＡ
ＲＧＥＴの目標アドレスがバスＴＲＧＩ上に与えられ、
バスＢＲ ＴＲＧ上の分岐目標アドレスとしてＢＴＢ入
出力論理により発行される。いずれにせよ、分岐が実行
又は非実行としてどちらに予測されても、次に期待され
る命令のフェッチは次のサイクルの新たなフェッチ・ア
ドレスの提供と共に開始する。
【００５２】全ての分岐（実行又は非実行のどちらに予
測されたものであれ）に対して、分岐命令の制御フラッ
グと属性が命令バッファ及び制御６０へのバスＡＴＲへ
与えられ、パイプラインに沿った分岐命令と共に送られ
る。これらの制御フラッグと属性は、命令が分岐である
ことを指示するためにセットされるタグを含む。加え
て、分岐の目標であるものを識別するため、各命令に関
連してキャッシュ・ミスが発生したかどうかを識別する
ため、そして又望ましくはキャッシュ・ミスが命令又は
データ・アクセスに関連しているかどうかを指示するた
め非分岐命令に対してもフラッグはセットされる。以下
で詳細に説明するように、実行と書き戻しパイプライン
段からの命令の平滑時にこれらの命令タグの評価を基に
して先取りは設定され制御される。
測されたものであれ）に対して、分岐命令の制御フラッ
グと属性が命令バッファ及び制御６０へのバスＡＴＲへ
与えられ、パイプラインに沿った分岐命令と共に送られ
る。これらの制御フラッグと属性は、命令が分岐である
ことを指示するためにセットされるタグを含む。加え
て、分岐の目標であるものを識別するため、各命令に関
連してキャッシュ・ミスが発生したかどうかを識別する
ため、そして又望ましくはキャッシュ・ミスが命令又は
データ・アクセスに関連しているかどうかを指示するた
め非分岐命令に対してもフラッグはセットされる。以下
で詳細に説明するように、実行と書き戻しパイプライン
段からの命令の平滑時にこれらの命令タグの評価を基に
して先取りは設定され制御される。
【００５３】発明の望ましい実施例によると、ＢＴＢ５
６に対応するエントリ６３を有する各分岐命令は、次の
命令のフェッチ（予測に応じて次の連続アドレス又は分
岐目標のどちらか）と組み合せて１つ以上の先取りを開
始する。先取りアドレスと制御情報は各分岐命令に対し
てＢＴＢエントリ内に収められ、従って分岐命令の目標
のフェッチ・アドレスと共に発行される。図４に関して
上述したように、この先取りは現在の目標アドレスの次
の１つ以上のキャッシュ線路の先取りを含む（先取り制
御部分ＰＦ ＣＴＬの先取りビットＴ０、Ｔ１、Ｎ０、
Ｎ１の制御下で）か、またはエントリ６３i の部分ＰＦ
０、ＰＦ１に記憶されたアドレスを基にした命令又はデ
ータの先取りを含む。暗黙アドレス（すなわち先取り制
御部分ＰＦ ＣＴＬの先取りビットＴ０、Ｔ１、Ｎ０、
Ｎ１により指示されるもの）を使用した先取りは、分岐
目標アドレスに続くキャッシュ線路は先取りフィールド
ＰＦ０ ＡＤＤＲ、ＰＦ１ ＡＤＤＲに記憶したアドレ
スからの命令又はデータよりも前に必要とされることが
多いため、アドレスフィールドＰＦ０ ＡＤＤＲ、ＰＦ
１ ＡＤＤＲと関連する先取りより優先権を有すると考
えられる。
６に対応するエントリ６３を有する各分岐命令は、次の
命令のフェッチ（予測に応じて次の連続アドレス又は分
岐目標のどちらか）と組み合せて１つ以上の先取りを開
始する。先取りアドレスと制御情報は各分岐命令に対し
てＢＴＢエントリ内に収められ、従って分岐命令の目標
のフェッチ・アドレスと共に発行される。図４に関して
上述したように、この先取りは現在の目標アドレスの次
の１つ以上のキャッシュ線路の先取りを含む（先取り制
御部分ＰＦ ＣＴＬの先取りビットＴ０、Ｔ１、Ｎ０、
Ｎ１の制御下で）か、またはエントリ６３i の部分ＰＦ
０、ＰＦ１に記憶されたアドレスを基にした命令又はデ
ータの先取りを含む。暗黙アドレス（すなわち先取り制
御部分ＰＦ ＣＴＬの先取りビットＴ０、Ｔ１、Ｎ０、
Ｎ１により指示されるもの）を使用した先取りは、分岐
目標アドレスに続くキャッシュ線路は先取りフィールド
ＰＦ０ ＡＤＤＲ、ＰＦ１ ＡＤＤＲに記憶したアドレ
スからの命令又はデータよりも前に必要とされることが
多いため、アドレスフィールドＰＦ０ ＡＤＤＲ、ＰＦ
１ ＡＤＤＲと関連する先取りより優先権を有すると考
えられる。
【００５４】いずれにせよ、ＢＴＢ入出力論理６９はバ
スＰＦ０、ＰＦ１上にメモリ・アドレス（分岐目標から
暗黙設定されるか又は整合エントリ６３i に記憶されて
いるかのどちらか）を与える。先取り制御論理２３は、
メモリ・アクセスを開始するためＴＬＢ１９に付加され
たバスＰＦＡ０、ＰＦＡ１上の論理アドレスのように、
バスＰＦ０、ＰＦ１上のＢＴＢ５６から受取った情報に
応答して適当な先取りを開始する。発明の望ましい実施
例によるマイクロプロセッサ１０の図２の２つのバスＰ
ＦＡ０、ＰＦＡ１により明らかなように、レベル２キャ
ッシュ１１が２重ポート化したタグ比較器を含む場合に
は２つの同時先取りが分岐目標フェッチ操作と並列に開
始される。
スＰＦ０、ＰＦ１上にメモリ・アドレス（分岐目標から
暗黙設定されるか又は整合エントリ６３i に記憶されて
いるかのどちらか）を与える。先取り制御論理２３は、
メモリ・アクセスを開始するためＴＬＢ１９に付加され
たバスＰＦＡ０、ＰＦＡ１上の論理アドレスのように、
バスＰＦ０、ＰＦ１上のＢＴＢ５６から受取った情報に
応答して適当な先取りを開始する。発明の望ましい実施
例によるマイクロプロセッサ１０の図２の２つのバスＰ
ＦＡ０、ＰＦＡ１により明らかなように、レベル２キャ
ッシュ１１が２重ポート化したタグ比較器を含む場合に
は２つの同時先取りが分岐目標フェッチ操作と並列に開
始される。
【００５５】ここで図５を参照すると、発明の望ましい
実施例による卒業キュー及びタグ検査回路２７の構成と
操作を以下に説明する。平滑キュー及びタグ検査回路２
７の全体的な機能と目的は、命令がその実行と書込み段
を完了した時（すなわち、パイプラインから「卒業し
た」）に命令に質問し、この質問に応じてＢＴＢ５６中
のエントリを確立し変更して有効な先取りを実行するこ
とである。
実施例による卒業キュー及びタグ検査回路２７の構成と
操作を以下に説明する。平滑キュー及びタグ検査回路２
７の全体的な機能と目的は、命令がその実行と書込み段
を完了した時（すなわち、パイプラインから「卒業し
た」）に命令に質問し、この質問に応じてＢＴＢ５６中
のエントリを確立し変更して有効な先取りを実行するこ
とである。
【００５６】図５はエントリ８３i を図示し、これは命
令がパイプラインを進行する時の命令と関連する複数ビ
ットの制御情報に対応する。図面の都合上、これらの複
数ビットはパイプラインの制御情報に対応しているた
め、バスＰＣＴＲＬと呼ばれる。パイプライン化された
マイクロプロセッサの技術で公知のように、各命令はパ
イプラインに沿って流れていく時に命令（デコードされ
たもの）、その型式、例外情報、等を識別する制御情報
又は信号をタグ付けされる。図５のエントリ８３ i は以
下で説明する本発明の望ましい実施例と関連して有用な
追加の制御タグと共に、このような従来の情報を含む。
令がパイプラインを進行する時の命令と関連する複数ビ
ットの制御情報に対応する。図面の都合上、これらの複
数ビットはパイプラインの制御情報に対応しているた
め、バスＰＣＴＲＬと呼ばれる。パイプライン化された
マイクロプロセッサの技術で公知のように、各命令はパ
イプラインに沿って流れていく時に命令（デコードされ
たもの）、その型式、例外情報、等を識別する制御情報
又は信号をタグ付けされる。図５のエントリ８３ i は以
下で説明する本発明の望ましい実施例と関連して有用な
追加の制御タグと共に、このような従来の情報を含む。
【００５７】図５に図示するように、エントリ８３i は
命令識別子ｘ８６ＩＤ、を含み、これは本例では現在の
命令と関連するｘ８６命令（ＡＯｐではない）を識別す
る従来のコードである。他の従来の制御タグと情報もエ
ントリ８３i に設けられる。加えて、エントリ８３i は
その関連命令に対して行われた論理（又は代わりに物
理）メモリ・アドレスを指示するフェッチ・タグＬＡを
含む。本発明の望ましい実施例によると、エントリ８３
i は又分岐識別子タグＢＲ ＩＤも含み、これは関連命
令が分岐命令であるかどうかを指示し、そうである場合
には、その分岐に固有の識別コードを与える。同様に、
各エントリ８３i は分岐目標識別子タグＢＲＴＲＧ Ｉ
Ｄを含み、これは関連命令が分岐の目標であるかどうか
を指示し、そうである場合には、これが目標である分岐
の識別コードを与える。このようにして、エントリ８３
i への質問は完了した時点での特定の分岐命令の目標を
識別可能である。エントリ８３i は順番のマイクロプロ
セッサでは分岐目標識別子タグＢＲＴＲＧ ＩＤを含む
必要はないが、順番ではないマイクロプロセッサでは分
岐目標識別子タグＢＲＴＲＧ ＩＤは必要である。
命令識別子ｘ８６ＩＤ、を含み、これは本例では現在の
命令と関連するｘ８６命令（ＡＯｐではない）を識別す
る従来のコードである。他の従来の制御タグと情報もエ
ントリ８３i に設けられる。加えて、エントリ８３i は
その関連命令に対して行われた論理（又は代わりに物
理）メモリ・アドレスを指示するフェッチ・タグＬＡを
含む。本発明の望ましい実施例によると、エントリ８３
i は又分岐識別子タグＢＲ ＩＤも含み、これは関連命
令が分岐命令であるかどうかを指示し、そうである場合
には、その分岐に固有の識別コードを与える。同様に、
各エントリ８３i は分岐目標識別子タグＢＲＴＲＧ Ｉ
Ｄを含み、これは関連命令が分岐の目標であるかどうか
を指示し、そうである場合には、これが目標である分岐
の識別コードを与える。このようにして、エントリ８３
i への質問は完了した時点での特定の分岐命令の目標を
識別可能である。エントリ８３i は順番のマイクロプロ
セッサでは分岐目標識別子タグＢＲＴＲＧ ＩＤを含む
必要はないが、順番ではないマイクロプロセッサでは分
岐目標識別子タグＢＲＴＲＧ ＩＤは必要である。
【００５８】発明の本実施例によるエントリ８３i は、
そのフェッチの際にキャッシュ・ミスが関連しているか
どうかと、その型式とを指示するタグも含む。図１と関
連して上述したように、マイクロプロセッサ１０と装置
３００はレベル０マイクロキャッシュ１８からレベル２
オンチップ・キャッシュ１１まで、さらに多分外部キャ
ッシュ・メモリ３０７の各種のキャッシュ・メモリを含
む。エントリ８３i はキャッシュ・ミス・タグＬ１ Ｍ
ＩＳＳ、Ｌ２ ＭＩＳＳを含み、これは関連命令のフェ
ッチがＬ１とＬ２でのキャッシュ・ミス各々含んでいる
かどうかを指示する。外部キャッシュ・メモリ３０７に
対してキャッシュ・ミスが発生した場合を指示するため
別のキャッシュ・ミス・タグを代わりに設けても良い。
マイクロプロセッサ１０と装置３００のキャッシュ・ハ
イアラーキに一致して、より高いレベルのキャッシュ・
ミス・タグのセットは又全てのより低いレベルのキャッ
シュ・アクセスもミスしたことを指示している。アクセ
スが高レベルでミスであるかどうかの決定は全ての低レ
ベル・キャッシュ・アクセスも又ミスの場合にのみ行わ
れるため、例えば、キャッシュ・ミス・タグＬ２ ＭＩ
ＳＳは、低レベル・キャッシュ・ミス・タグＬ１ ＭＩ
ＳＳもセットされた場合にのみセットされる。エントリ
８３i は又キャッシュ・ミスが命令キャッシュ１６i 又
はデータ・キャッシュ１６d のどちらに対してであるか
を指示する型式ビットＩ／Ｄも含む。
そのフェッチの際にキャッシュ・ミスが関連しているか
どうかと、その型式とを指示するタグも含む。図１と関
連して上述したように、マイクロプロセッサ１０と装置
３００はレベル０マイクロキャッシュ１８からレベル２
オンチップ・キャッシュ１１まで、さらに多分外部キャ
ッシュ・メモリ３０７の各種のキャッシュ・メモリを含
む。エントリ８３i はキャッシュ・ミス・タグＬ１ Ｍ
ＩＳＳ、Ｌ２ ＭＩＳＳを含み、これは関連命令のフェ
ッチがＬ１とＬ２でのキャッシュ・ミス各々含んでいる
かどうかを指示する。外部キャッシュ・メモリ３０７に
対してキャッシュ・ミスが発生した場合を指示するため
別のキャッシュ・ミス・タグを代わりに設けても良い。
マイクロプロセッサ１０と装置３００のキャッシュ・ハ
イアラーキに一致して、より高いレベルのキャッシュ・
ミス・タグのセットは又全てのより低いレベルのキャッ
シュ・アクセスもミスしたことを指示している。アクセ
スが高レベルでミスであるかどうかの決定は全ての低レ
ベル・キャッシュ・アクセスも又ミスの場合にのみ行わ
れるため、例えば、キャッシュ・ミス・タグＬ２ ＭＩ
ＳＳは、低レベル・キャッシュ・ミス・タグＬ１ ＭＩ
ＳＳもセットされた場合にのみセットされる。エントリ
８３i は又キャッシュ・ミスが命令キャッシュ１６i 又
はデータ・キャッシュ１６d のどちらに対してであるか
を指示する型式ビットＩ／Ｄも含む。
【００５９】制御パイプライン・バスＰＣＴＲＬに沿っ
て通信される各エントリ８３の情報は、関連命令の実行
と書き戻しに続いて平滑キュー及びタグ検査回路２７に
より受取られる。図５に図示するように、平滑キュー及
びタグ検査回路２７は２個の分岐キュー９２ａ、９２ｂ
と組み合せた平滑キュー先取り更新制御論理９０を含
む。分岐キュー９２ａ、９２ｂはパイプラインから「平
滑した」分岐命令に対する制御情報を記憶する従来のＦ
ＩＦＯキューである。以下で明らかとなるように、発明
の望ましい実施例によるとマイクロプロセッサ１０での
次の連続分岐命令の目標の平滑時に分岐命令は分岐キュ
ー９２ａから削除されるため、分岐キュー９２ａは２つ
のエントリのみを含む。しかしながら、順番ではないマ
イクロプロセッサでは、分岐キュー９２ａ、９２ｂの各
々は２つ以上のエントリを有することが望ましい。
て通信される各エントリ８３の情報は、関連命令の実行
と書き戻しに続いて平滑キュー及びタグ検査回路２７に
より受取られる。図５に図示するように、平滑キュー及
びタグ検査回路２７は２個の分岐キュー９２ａ、９２ｂ
と組み合せた平滑キュー先取り更新制御論理９０を含
む。分岐キュー９２ａ、９２ｂはパイプラインから「平
滑した」分岐命令に対する制御情報を記憶する従来のＦ
ＩＦＯキューである。以下で明らかとなるように、発明
の望ましい実施例によるとマイクロプロセッサ１０での
次の連続分岐命令の目標の平滑時に分岐命令は分岐キュ
ー９２ａから削除されるため、分岐キュー９２ａは２つ
のエントリのみを含む。しかしながら、順番ではないマ
イクロプロセッサでは、分岐キュー９２ａ、９２ｂの各
々は２つ以上のエントリを有することが望ましい。
【００６０】平滑キュー先取り更新制御論理９０は、後
述する方法で命令を平滑させ、分岐キュー９２ａ、９２
ｂに沿った分岐命令の進行を制御し、各種の制御ビット
を更新するためエントリ８３の各種のフィールドに質問
する連続又は組合せ論理である。図５から明らかなよう
に、平滑キュー及びタグ検査回路２７は、命令実行に続
いてこれによりＢＴＢ５６、ＰＨＴ５３等が更新される
従来の分岐予測結果及び他の情報と組み合せた、更新バ
スＵＰＤへ渡される制御信号を発生する。平滑キュー先
取り更新論理９０は、この説明を参照した当業者により
特定のアーキテクチャーに対して容易に構成可能である
と考えられる。
述する方法で命令を平滑させ、分岐キュー９２ａ、９２
ｂに沿った分岐命令の進行を制御し、各種の制御ビット
を更新するためエントリ８３の各種のフィールドに質問
する連続又は組合せ論理である。図５から明らかなよう
に、平滑キュー及びタグ検査回路２７は、命令実行に続
いてこれによりＢＴＢ５６、ＰＨＴ５３等が更新される
従来の分岐予測結果及び他の情報と組み合せた、更新バ
スＵＰＤへ渡される制御信号を発生する。平滑キュー先
取り更新論理９０は、この説明を参照した当業者により
特定のアーキテクチャーに対して容易に構成可能である
と考えられる。
【００６１】図６を参照して、本発明の望ましい実施例
による平滑キュー及びタグ検査回路２７の動作を以下に
詳細に説明する。図６に図示した平滑キュー及びタグ検
査回路の動作は、単一の分岐命令（本明細書では分岐命
令Ｉｘとして参照される）に対して与えられる。それ
故、平滑し先取り情報を待機している複数分岐命令に対
しても適当に同じプロセスが並列に動作していることを
理解すべきである。
による平滑キュー及びタグ検査回路２７の動作を以下に
詳細に説明する。図６に図示した平滑キュー及びタグ検
査回路の動作は、単一の分岐命令（本明細書では分岐命
令Ｉｘとして参照される）に対して与えられる。それ
故、平滑し先取り情報を待機している複数分岐命令に対
しても適当に同じプロセスが並列に動作していることを
理解すべきである。
【００６２】先取り情報の発生はプロセス９４から開始
し、ここで平滑キュー先取り更新制御論理９０は最近平
滑した命令（図１及び図５に示すようにバスＧＲ ＢＲ
に沿って通信）の分岐識別子タグＢＲ ＩＤに質問し、
判断９５で最近平滑した命令が分岐命令であるかどうか
を決定する。最近質問された分岐識別子タグＢＲ ＩＤ
がその命令が分岐ではないことを指示している場合（判
断９５がＮＯ）、制御はプロセス９６へ渡されて次の命
令を待機し、この時プロセス９４は繰り返されて再び分
岐識別子ＢＲ ＩＤに質問する。
し、ここで平滑キュー先取り更新制御論理９０は最近平
滑した命令（図１及び図５に示すようにバスＧＲ ＢＲ
に沿って通信）の分岐識別子タグＢＲ ＩＤに質問し、
判断９５で最近平滑した命令が分岐命令であるかどうか
を決定する。最近質問された分岐識別子タグＢＲ ＩＤ
がその命令が分岐ではないことを指示している場合（判
断９５がＮＯ）、制御はプロセス９６へ渡されて次の命
令を待機し、この時プロセス９４は繰り返されて再び分
岐識別子ＢＲ ＩＤに質問する。
【００６３】判断９５で最近平滑した命令が分岐である
と決定されると（この例では、判断９５がＹＥＳとなる
ように、質問される分岐命令Ｉｘの時）、平滑した分岐
命令Ｉｘ（すなわちこれと関連する制御情報）が分岐キ
ュー９２ａに押し出され、パイプラインの以後の命令か
ら可能な先取りアドレス及び命令の到着を待機する。分
岐命令Ｉｘが分岐キュー９２ａにいったん配置される
と、次にプロセス１００が実行されて分岐目標識別子タ
グＢＲＴＲＧ ＩＤに質問する。判断１０１は、質問命
令が分岐キュー９２ａに配置された現在の分岐命令の分
岐目標であるかどうかを決定する。そうでない場合（判
断１０１がＮＯ）、連続して以後平滑する命令に対して
プロセス１００が繰り返される。
と決定されると（この例では、判断９５がＹＥＳとなる
ように、質問される分岐命令Ｉｘの時）、平滑した分岐
命令Ｉｘ（すなわちこれと関連する制御情報）が分岐キ
ュー９２ａに押し出され、パイプラインの以後の命令か
ら可能な先取りアドレス及び命令の到着を待機する。分
岐命令Ｉｘが分岐キュー９２ａにいったん配置される
と、次にプロセス１００が実行されて分岐目標識別子タ
グＢＲＴＲＧ ＩＤに質問する。判断１０１は、質問命
令が分岐キュー９２ａに配置された現在の分岐命令の分
岐目標であるかどうかを決定する。そうでない場合（判
断１０１がＮＯ）、連続して以後平滑する命令に対して
プロセス１００が繰り返される。
【００６４】分岐命令Ｉｘの分岐目標に対応する命令が
平滑したかどうかを決定する判断１０１で、分岐命令Ｉ
ｘの次のフェッチ時に可能な先取りの解析が作動され
る。図６に図示したプロセスによると、先取りキュー９
２ａ中の分岐命令Ｉｘに対する先取り質問／更新プロセ
ス１０５が実行される。プロセス１０５ａはプロセス１
０２より開始し、ここで各平滑命令のエントリ８３に対
するバスＴＡＧ ＣＫ上の各種のタグの状態が平滑キュ
ー及びタグ検査回路２７の平滑キュー先取り更新制御論
理９０により解析され質問される。
平滑したかどうかを決定する判断１０１で、分岐命令Ｉ
ｘの次のフェッチ時に可能な先取りの解析が作動され
る。図６に図示したプロセスによると、先取りキュー９
２ａ中の分岐命令Ｉｘに対する先取り質問／更新プロセ
ス１０５が実行される。プロセス１０５ａはプロセス１
０２より開始し、ここで各平滑命令のエントリ８３に対
するバスＴＡＧ ＣＫ上の各種のタグの状態が平滑キュ
ー及びタグ検査回路２７の平滑キュー先取り更新制御論
理９０により解析され質問される。
【００６５】発明の本実施例によると、先取りは、プロ
グラム中の次の分岐の目標に対応し、キャッシュ・ミス
と関係する、以後の命令に対する分岐命令に関連してい
る。発明の本実施例によると、次の分岐の目標に達する
まで、又はキャッシュ・ミスが検出されるまで各平滑分
岐命令（例えば分岐命令Ｉｘ）は分岐キュー９２ａに保
持される。同様に、分岐キュー９２ａを去った各命令
は、次の分岐の目標に達するまで（まだ到達していない
場合）、又はキャッシュ・ミスを検出するまで、又は命
令が分岐キュー９２ｂの全長に沿って進行して新たな分
岐命令によって押し出されるまで、分岐キュー９２ｂに
保持される。適当なタグの読み取り後、判断１０３は、
最近平滑した命令が分岐命令、特に分岐命令Ｉｘに続く
次の分岐の目標であるかどうかを決定する。そうでない
場合（判断１０３がＮＯ）、次いで判断１０４が実行さ
れて、最近の平滑命令が何らかの長さのキャッシュ・ミ
スと関連しているかどうかを決定する。判断１０４がＮ
Ｏの場合、制御はプロセス１０２に戻って、ここでバス
ＴＣＫは次の平滑命令を質問される。
グラム中の次の分岐の目標に対応し、キャッシュ・ミス
と関係する、以後の命令に対する分岐命令に関連してい
る。発明の本実施例によると、次の分岐の目標に達する
まで、又はキャッシュ・ミスが検出されるまで各平滑分
岐命令（例えば分岐命令Ｉｘ）は分岐キュー９２ａに保
持される。同様に、分岐キュー９２ａを去った各命令
は、次の分岐の目標に達するまで（まだ到達していない
場合）、又はキャッシュ・ミスを検出するまで、又は命
令が分岐キュー９２ｂの全長に沿って進行して新たな分
岐命令によって押し出されるまで、分岐キュー９２ｂに
保持される。適当なタグの読み取り後、判断１０３は、
最近平滑した命令が分岐命令、特に分岐命令Ｉｘに続く
次の分岐の目標であるかどうかを決定する。そうでない
場合（判断１０３がＮＯ）、次いで判断１０４が実行さ
れて、最近の平滑命令が何らかの長さのキャッシュ・ミ
スと関連しているかどうかを決定する。判断１０４がＮ
Ｏの場合、制御はプロセス１０２に戻って、ここでバス
ＴＣＫは次の平滑命令を質問される。
【００６６】上述したように、判断１０３の肯定結果
は、最近の平滑命令がパイプライン中の分岐命令Ｉｘに
続く分岐命令の分岐目標であることを意味している（す
なわち、その分岐目標識別子タグＢＲＴＲＧ ＩＤがセ
ットされ、その次の分岐命令を指している）。この場
合、キャッシュ・ミス・タグＬ１ ＭＩＳＳ、Ｌ２ Ｍ
ＩＳＳ、及び型式ビットＩ／Ｄが判断１０７で解析され
てこの分岐目標のフェッチが任意のレベルのキャッシュ
・ミスを生じたかどうかを決定する。そうである場合
（判断１０７がＹＥＳ）、平滑キュー及びタグ検査回路
２７は、この分岐目標と関連する命令の先取りは分岐命
令Ｉｘの次の発生時に有用であると結論し、このような
場合、プロセス１１２で、分岐命令Ｉｘの制御情報と組
み合せたそのミス・タグＬ１ ＭＩＳＳ、Ｌ２ ＭＩＳ
Ｓ及び型式ビットＩ／Ｄと共にこの目標命令に対するエ
ントリ８３の論理アドレスフィールドＬＡを保存する。
キャッシュ・ミスが分岐命令Ｉｘの目標（実行又は非実
行）から次の１又は２キャッシュ線路中のアドレスから
の命令キャッシュ・ミスの場合、プロセス１１２はキャ
ッシュ・ミスを適切な先取り付勢ビットＴ０、Ｔ１、Ｎ
０、Ｎ１と関連付けて分岐目標アドレスを使用してキャ
ッシュ線路の先取りを付勢する。次いで分岐命令Ｉｘは
プロセス１１４で分岐キュー９２ａから分岐キュー９２
ｂへ進み、これに更に先取りが関連しているかどうか決
定する。反対に、次の分岐命令の目標がキャッシュ・ミ
スを起こさない場合（判断１０７がＮＯ）、目標の先取
りは有用でなく、したがってプロセス１１４は直接実行
され、分岐命令Ｉｘを分岐キュー９２ａから取り除き、
これを分岐キュー９２ｂへ押し込む。
は、最近の平滑命令がパイプライン中の分岐命令Ｉｘに
続く分岐命令の分岐目標であることを意味している（す
なわち、その分岐目標識別子タグＢＲＴＲＧ ＩＤがセ
ットされ、その次の分岐命令を指している）。この場
合、キャッシュ・ミス・タグＬ１ ＭＩＳＳ、Ｌ２ Ｍ
ＩＳＳ、及び型式ビットＩ／Ｄが判断１０７で解析され
てこの分岐目標のフェッチが任意のレベルのキャッシュ
・ミスを生じたかどうかを決定する。そうである場合
（判断１０７がＹＥＳ）、平滑キュー及びタグ検査回路
２７は、この分岐目標と関連する命令の先取りは分岐命
令Ｉｘの次の発生時に有用であると結論し、このような
場合、プロセス１１２で、分岐命令Ｉｘの制御情報と組
み合せたそのミス・タグＬ１ ＭＩＳＳ、Ｌ２ ＭＩＳ
Ｓ及び型式ビットＩ／Ｄと共にこの目標命令に対するエ
ントリ８３の論理アドレスフィールドＬＡを保存する。
キャッシュ・ミスが分岐命令Ｉｘの目標（実行又は非実
行）から次の１又は２キャッシュ線路中のアドレスから
の命令キャッシュ・ミスの場合、プロセス１１２はキャ
ッシュ・ミスを適切な先取り付勢ビットＴ０、Ｔ１、Ｎ
０、Ｎ１と関連付けて分岐目標アドレスを使用してキャ
ッシュ線路の先取りを付勢する。次いで分岐命令Ｉｘは
プロセス１１４で分岐キュー９２ａから分岐キュー９２
ｂへ進み、これに更に先取りが関連しているかどうか決
定する。反対に、次の分岐命令の目標がキャッシュ・ミ
スを起こさない場合（判断１０７がＮＯ）、目標の先取
りは有用でなく、したがってプロセス１１４は直接実行
され、分岐命令Ｉｘを分岐キュー９２ａから取り除き、
これを分岐キュー９２ｂへ押し込む。
【００６７】最近に平滑した命令が次の分岐の分岐目標
ではなく（判断１０３がＮＯ）、キャッシュ・ミスを起
こした場合（判断１０４はＹＥＳ）、判断１０９が次に
実行されて分岐キュー９２ａ中の分岐命令Ｉｘに対する
エントリが一番古いものであるかどうか決定する。その
場合、プロセス１１２が分岐命令Ｉｘと関連して実行さ
れて、先取りに関連する適当な制御情報（すなわち、ミ
ス・タグの状態、先取りがデータ又は命令であるかの指
示、実行及び非実行指示子の設定、等）と共に最近平滑
した命令のエントリ８３のフェッチ・タグＬＡにより指
定されたアドレスへ先取りを関連させる。次いでプロセ
ス１１４を実行して分岐キュー９２ａから分岐命令Ｉｘ
を分岐キュー９２ｂへ移動し、必要とされる他の適当な
先取りを待機する。
ではなく（判断１０３がＮＯ）、キャッシュ・ミスを起
こした場合（判断１０４はＹＥＳ）、判断１０９が次に
実行されて分岐キュー９２ａ中の分岐命令Ｉｘに対する
エントリが一番古いものであるかどうか決定する。その
場合、プロセス１１２が分岐命令Ｉｘと関連して実行さ
れて、先取りに関連する適当な制御情報（すなわち、ミ
ス・タグの状態、先取りがデータ又は命令であるかの指
示、実行及び非実行指示子の設定、等）と共に最近平滑
した命令のエントリ８３のフェッチ・タグＬＡにより指
定されたアドレスへ先取りを関連させる。次いでプロセ
ス１１４を実行して分岐キュー９２ａから分岐命令Ｉｘ
を分岐キュー９２ｂへ移動し、必要とされる他の適当な
先取りを待機する。
【００６８】非分岐目標キャッシュ・ミスが平滑した時
に、分岐命令Ｉｘがキュー９２ａ中で最も古参の分岐命
令でない場合（判断１０９がＮＯ）、先取りの関連付け
は最古参のキュー９２ａ中の分岐命令に対して行われ
る。次いで平滑キュー先取り更新制御論理９０がこれに
従って分岐キュー９２ａ中の各々のエントリを進行させ
る。この場合、判断１１１は必ずしもＮＯではなく、従
って分岐命令Ｉｘは分岐キュー９２ａに留まって次の平
滑命令を待機する。
に、分岐命令Ｉｘがキュー９２ａ中で最も古参の分岐命
令でない場合（判断１０９がＮＯ）、先取りの関連付け
は最古参のキュー９２ａ中の分岐命令に対して行われ
る。次いで平滑キュー先取り更新制御論理９０がこれに
従って分岐キュー９２ａ中の各々のエントリを進行させ
る。この場合、判断１１１は必ずしもＮＯではなく、従
って分岐命令Ｉｘは分岐キュー９２ａに留まって次の平
滑命令を待機する。
【００６９】次の分岐目標命令を受取ることにより、又
はキャッシュ・ミスと関連されることにより分岐命令Ｉ
ｘが分岐キュー９２ａから移動されたかに係わらず、プ
ロセス１１４に続いて、先取りキュー９２ｂ中の分岐命
令Ｉｘの先取り質問／更新プロセス１０５ｂが実行され
る。先取り質問／更新プロセス１０５ｂは、第２の先取
りが分岐命令Ｉｘと関連されていることを除いては、先
取り質問／更新プロセス１０５ａと同一である。勿論、
分岐キュー９２ｂ中の命令に対する先取り関連をトリガ
する同一の条件が分岐キュー９２ａ中の命令との前記関
連付けも生じさせる。このような場合、発明の望ましい
実施例によると、同一のキャッシュ・ミスに対して複数
の先取り関連付けが行われる。次の分岐の分岐目標が平
滑するまで（これがまだ発生していない場合）、キャッ
シュ・ミスに出会うまで、又は満員の時に他の命令のこ
れへの追加により分岐キューから押し出されるまで、分
岐命令Ｉｘは分岐キュー９２ｂに留まる。
はキャッシュ・ミスと関連されることにより分岐命令Ｉ
ｘが分岐キュー９２ａから移動されたかに係わらず、プ
ロセス１１４に続いて、先取りキュー９２ｂ中の分岐命
令Ｉｘの先取り質問／更新プロセス１０５ｂが実行され
る。先取り質問／更新プロセス１０５ｂは、第２の先取
りが分岐命令Ｉｘと関連されていることを除いては、先
取り質問／更新プロセス１０５ａと同一である。勿論、
分岐キュー９２ｂ中の命令に対する先取り関連をトリガ
する同一の条件が分岐キュー９２ａ中の命令との前記関
連付けも生じさせる。このような場合、発明の望ましい
実施例によると、同一のキャッシュ・ミスに対して複数
の先取り関連付けが行われる。次の分岐の分岐目標が平
滑するまで（これがまだ発生していない場合）、キャッ
シュ・ミスに出会うまで、又は満員の時に他の命令のこ
れへの追加により分岐キューから押し出されるまで、分
岐命令Ｉｘは分岐キュー９２ｂに留まる。
【００７０】図１から図５を参照すると、分岐命令Ｉｘ
が分岐キュー９２ｂを出る時には、先取りアドレスと関
連制御情報とともにその制御情報は、分岐命令Ｉｘの実
行と完了に関するその分岐予測の結果と他の情報と共に
バスＵＰＤ上で更新論理７０へ送り戻される。
が分岐キュー９２ｂを出る時には、先取りアドレスと関
連制御情報とともにその制御情報は、分岐命令Ｉｘの実
行と完了に関するその分岐予測の結果と他の情報と共に
バスＵＰＤ上で更新論理７０へ送り戻される。
【００７１】更新論理７０はバスＵＰＤ上で平滑キュー
及びタグ検査回路２７から分岐命令Ｉｘに対する識別及
び制御情報と共に先取り情報を受取り、ＢＴＢ５６の対
応するエントリ６３を更新し、先取りフィールドを適切
に更新する。ここで図７を参照すると、ＢＴＢ５６を更
新してこの先取り情報を含ませるための更新論理７０に
より実行される更新プロセスの例が以下に説明される。
及びタグ検査回路２７から分岐命令Ｉｘに対する識別及
び制御情報と共に先取り情報を受取り、ＢＴＢ５６の対
応するエントリ６３を更新し、先取りフィールドを適切
に更新する。ここで図７を参照すると、ＢＴＢ５６を更
新してこの先取り情報を含ませるための更新論理７０に
より実行される更新プロセスの例が以下に説明される。
【００７２】プロセス１２０では、更新論理７０は分岐
命令Ｉｘに対する平滑キュー及びタグ検査回路２７から
のバスＵＰＤ上の制御及びアドレス情報を受取る。上述
したように、発明の望ましい実施例によると、この情報
は２つの一般的なアドレス先取りに対するアドレス及び
制御情報を含む（各々分岐キュー９２ａ、９２ｂで発生
された先取りに対応する先取りＰＦＡ、ＰＦＢとして図
７に参照されている）；加えて、この情報は先取り付勢
ビットＴ０、Ｔ１、Ｎ０、Ｎ１の制御下で暗黙アドレス
先取りに対するアドレス及び制御情報を含む。勿論、バ
スＵＰＤ上の情報は分岐命令Ｉｘに関する識別情報も含
むため、更新論理７０はプロセス１２０でこの命令に対
するＢＴＢ５６中の適切なエントリ６３を選択可能であ
る。この時点で従来の方法で更新論理７０により更新す
るため分岐予測の結果もバスＵＰＤ上に与えられる。
命令Ｉｘに対する平滑キュー及びタグ検査回路２７から
のバスＵＰＤ上の制御及びアドレス情報を受取る。上述
したように、発明の望ましい実施例によると、この情報
は２つの一般的なアドレス先取りに対するアドレス及び
制御情報を含む（各々分岐キュー９２ａ、９２ｂで発生
された先取りに対応する先取りＰＦＡ、ＰＦＢとして図
７に参照されている）；加えて、この情報は先取り付勢
ビットＴ０、Ｔ１、Ｎ０、Ｎ１の制御下で暗黙アドレス
先取りに対するアドレス及び制御情報を含む。勿論、バ
スＵＰＤ上の情報は分岐命令Ｉｘに関する識別情報も含
むため、更新論理７０はプロセス１２０でこの命令に対
するＢＴＢ５６中の適切なエントリ６３を選択可能であ
る。この時点で従来の方法で更新論理７０により更新す
るため分岐予測の結果もバスＵＰＤ上に与えられる。
【００７３】判断１２１は分岐命令Ｉｘと関連している
ＢＴＢ５６中のエントリ６３に質問して、その先取りビ
ットのどちらか（ＰＦ０、ＰＦ１）が空であるかどうか
を決定する。図４に戻ると、判断１２１は対応するエン
トリ６３の先取り制御部分ＰＦ ＣＴＬ中の先取り制御
ビットＰＦ０Ｃ、ＰＦ１Ｃの先取りアクセス部分ＡＣＣ
に質問することにより実行されて、どちらか又は両方が
不正（００）コードを含んでいるかどうかを決定する。
暗黙アドレス先取りの場合、カウンタＴ０ ＣＴＲ、Ｔ
１ ＣＴＲ、Ｎ０ ＣＴＲ、Ｎ１ ＣＴＲが質問されて
どれかが０にセットされているかどうか決定する。これ
らの条件のどれもが真でない場合（判断１２１がＮ
Ｏ）、以下で説明するように制御は判断１２５へ渡され
る。判断１２１がＹＥＳの場合、空の先取りフィールド
ＰＦ０、ＰＦ１は新たに受取った先取りＰＦＡ、ＰＦＢ
の一方のアドレス及び制御情報を受取る。
ＢＴＢ５６中のエントリ６３に質問して、その先取りビ
ットのどちらか（ＰＦ０、ＰＦ１）が空であるかどうか
を決定する。図４に戻ると、判断１２１は対応するエン
トリ６３の先取り制御部分ＰＦ ＣＴＬ中の先取り制御
ビットＰＦ０Ｃ、ＰＦ１Ｃの先取りアクセス部分ＡＣＣ
に質問することにより実行されて、どちらか又は両方が
不正（００）コードを含んでいるかどうかを決定する。
暗黙アドレス先取りの場合、カウンタＴ０ ＣＴＲ、Ｔ
１ ＣＴＲ、Ｎ０ ＣＴＲ、Ｎ１ ＣＴＲが質問されて
どれかが０にセットされているかどうか決定する。これ
らの条件のどれもが真でない場合（判断１２１がＮ
Ｏ）、以下で説明するように制御は判断１２５へ渡され
る。判断１２１がＹＥＳの場合、空の先取りフィールド
ＰＦ０、ＰＦ１は新たに受取った先取りＰＦＡ、ＰＦＢ
の一方のアドレス及び制御情報を受取る。
【００７４】プロセス１２２では、それ故、エントリ６
３の先取りフィールドＰＦ０、ＰＦ１の空のものがロー
ドされる。特に、平滑キュー及びタグ検査回路２７によ
り識別された先取りＰＦＡ、ＰＦＢの一方の論理アドレ
ス（又は場合によっては物理アドレス）はアドレスフィ
ールドＰＦ０ ＡＤＤＲ、ＰＦ１ ＡＤＤＲの適当な方
に記憶され、対応する制御ビットＰＦ０Ｃ、ＰＦ１Ｃが
セットされて先取りが命令であるか又はデータ（又は両
方）であるかを指示する。暗黙アドレス先取りの場合、
対応する先取り付勢ビットＴ０、Ｔ１、Ｎ０、Ｎ１が付
勢される。判断１２１により決定されるようにＢＴＢ先
取りフィールドの一方のみが空で、２つの可能な新たな
先取りＰＦＡ、ＰＦＢが利用可能な場合、プロセス１２
２は所定の優先度方式にしたがって実行される。例え
ば、キャッシュ・ミス・タグＬ１ＭＩＳＳ、Ｌ２ ＭＩ
ＳＳの状態を使用して互いに対する先取りＰＦＡ、ＰＦ
Ｂの優先度を決定しても良い。この場合、高レベルのキ
ャッシュ・ミスを有する新たな先取りＰＦＡ、ＰＦＢの
一方（例えば、レベル２キャッシュ１１でのキャッシュ
・ミスはレベル１キャッシュ１６i でのキャッシュ・ミ
スより高レベルのキャッシュ・ミスである）を分岐命令
Ｉｘに対するＢＴＢ５６のエントリ６３の空の先取りフ
ィールドＰＦ０、ＰＦ１へロードする。又は、先取りＰ
ＦＡ（すなわち、平滑キュー及びタグ検査回路２７によ
って定義される最初の、又は最近接の先取り）が常に優
先度を有するものとしても良い、何故ならこれは対応す
る分岐命令Ｉｘにプログラム順序で最も近いからであ
る。プロセス１２２に続いて、判断１２３を実行して、
新たな先取りＰＦＡ、ＰＦＢがエントリ６３にロードさ
れるよう残っているかどうかを決定する（これに対する
空のエントリＰＦ０、ＰＦ１がない）。そうでない場
合、更新は終了する。そうである場合（判断１２３がＹ
ＥＳ）、判断１２５が次に実行される。
３の先取りフィールドＰＦ０、ＰＦ１の空のものがロー
ドされる。特に、平滑キュー及びタグ検査回路２７によ
り識別された先取りＰＦＡ、ＰＦＢの一方の論理アドレ
ス（又は場合によっては物理アドレス）はアドレスフィ
ールドＰＦ０ ＡＤＤＲ、ＰＦ１ ＡＤＤＲの適当な方
に記憶され、対応する制御ビットＰＦ０Ｃ、ＰＦ１Ｃが
セットされて先取りが命令であるか又はデータ（又は両
方）であるかを指示する。暗黙アドレス先取りの場合、
対応する先取り付勢ビットＴ０、Ｔ１、Ｎ０、Ｎ１が付
勢される。判断１２１により決定されるようにＢＴＢ先
取りフィールドの一方のみが空で、２つの可能な新たな
先取りＰＦＡ、ＰＦＢが利用可能な場合、プロセス１２
２は所定の優先度方式にしたがって実行される。例え
ば、キャッシュ・ミス・タグＬ１ＭＩＳＳ、Ｌ２ ＭＩ
ＳＳの状態を使用して互いに対する先取りＰＦＡ、ＰＦ
Ｂの優先度を決定しても良い。この場合、高レベルのキ
ャッシュ・ミスを有する新たな先取りＰＦＡ、ＰＦＢの
一方（例えば、レベル２キャッシュ１１でのキャッシュ
・ミスはレベル１キャッシュ１６i でのキャッシュ・ミ
スより高レベルのキャッシュ・ミスである）を分岐命令
Ｉｘに対するＢＴＢ５６のエントリ６３の空の先取りフ
ィールドＰＦ０、ＰＦ１へロードする。又は、先取りＰ
ＦＡ（すなわち、平滑キュー及びタグ検査回路２７によ
って定義される最初の、又は最近接の先取り）が常に優
先度を有するものとしても良い、何故ならこれは対応す
る分岐命令Ｉｘにプログラム順序で最も近いからであ
る。プロセス１２２に続いて、判断１２３を実行して、
新たな先取りＰＦＡ、ＰＦＢがエントリ６３にロードさ
れるよう残っているかどうかを決定する（これに対する
空のエントリＰＦ０、ＰＦ１がない）。そうでない場
合、更新は終了する。そうである場合（判断１２３がＹ
ＥＳ）、判断１２５が次に実行される。
【００７５】本発明のこの望ましい実施例によると、判
断１２５は、例えば外部キャッシュ・ミスのような高い
優先度によって残りの新たな先取りＰＦＡ、ＰＦＢが分
岐命令Ｉｘに対するエントリ６３にロードされたかどう
かを決定する。従って判断１２５は、キャッシュ・ミス
・タグＬ１ ＭＩＳＳ、Ｌ２ ＭＩＳＳを先取りカウン
タＰＦ０ ＣＴＲ、ＰＦ１ ＣＴＲの値と比較し、先取
りフィールドＰＦ０、ＰＦ１の現在の内容と置き換えら
れるように先取りのどれかが十分高い優先度のものであ
るかどうかを決定する。例えば、レベル２キャッシュ・
ミスはカウンタ値１０、０１、００の既存の先取りより
高い優先度を有するように割り当てられ、一方レベル１
キャッシュ・ミスは０１又は００のカウンタ値を有する
既存の先取りより高い優先度を有するよう割り当てられ
る。その場合（判断１２５がＹＥＳ）、かつ２つの先取
りカウンタＰＦ０ ＣＴＲ、ＰＦ１ ＣＴＲの値が等し
い場合、更新論理７０はプロセス１２６でエントリ６３
の先取り制御部分ＰＦ ＣＴＲのＬＲＵビットを検査
し、先取りＰＦ０、ＰＦ１のどちらが最近にロードされ
たかを決定し、プロセス１２８で新たな高優先度先取り
ＰＦＡ、ＰＦＢの適当なアドレスを最も使用されない先
取りフィールドＰＦ０、ＰＦ１にロードする。関連カウ
ンタＰＦ０ ＣＴＲ、ＰＦ１ ＣＴＲの値は、その前の
アクセスがキャッシュ・ミスであることを考慮して１０
のような中間値に初期化される。勿論、先取りカウンタ
ＰＦ０ ＣＴＲ、ＰＦ１ ＣＴＲの値が等しくない場
合、最低の優先度を有する先取りフィールドＰＦ０、Ｐ
Ｆ１が新たな情報を受取る。次いでプロセス１３０でこ
の先取りフィールドに対してＬＲＵビットがセットさ
れ、判断１２５が実行されて他の新たな先取りＰＦＡ、
ＰＦＢを他のフィールドに適当な場合にロードするかど
うかを決定する。
断１２５は、例えば外部キャッシュ・ミスのような高い
優先度によって残りの新たな先取りＰＦＡ、ＰＦＢが分
岐命令Ｉｘに対するエントリ６３にロードされたかどう
かを決定する。従って判断１２５は、キャッシュ・ミス
・タグＬ１ ＭＩＳＳ、Ｌ２ ＭＩＳＳを先取りカウン
タＰＦ０ ＣＴＲ、ＰＦ１ ＣＴＲの値と比較し、先取
りフィールドＰＦ０、ＰＦ１の現在の内容と置き換えら
れるように先取りのどれかが十分高い優先度のものであ
るかどうかを決定する。例えば、レベル２キャッシュ・
ミスはカウンタ値１０、０１、００の既存の先取りより
高い優先度を有するように割り当てられ、一方レベル１
キャッシュ・ミスは０１又は００のカウンタ値を有する
既存の先取りより高い優先度を有するよう割り当てられ
る。その場合（判断１２５がＹＥＳ）、かつ２つの先取
りカウンタＰＦ０ ＣＴＲ、ＰＦ１ ＣＴＲの値が等し
い場合、更新論理７０はプロセス１２６でエントリ６３
の先取り制御部分ＰＦ ＣＴＲのＬＲＵビットを検査
し、先取りＰＦ０、ＰＦ１のどちらが最近にロードされ
たかを決定し、プロセス１２８で新たな高優先度先取り
ＰＦＡ、ＰＦＢの適当なアドレスを最も使用されない先
取りフィールドＰＦ０、ＰＦ１にロードする。関連カウ
ンタＰＦ０ ＣＴＲ、ＰＦ１ ＣＴＲの値は、その前の
アクセスがキャッシュ・ミスであることを考慮して１０
のような中間値に初期化される。勿論、先取りカウンタ
ＰＦ０ ＣＴＲ、ＰＦ１ ＣＴＲの値が等しくない場
合、最低の優先度を有する先取りフィールドＰＦ０、Ｐ
Ｆ１が新たな情報を受取る。次いでプロセス１３０でこ
の先取りフィールドに対してＬＲＵビットがセットさ
れ、判断１２５が実行されて他の新たな先取りＰＦＡ、
ＰＦＢを他のフィールドに適当な場合にロードするかど
うかを決定する。
【００７６】残りの新たな先取りＰＦＡ、ＰＦＢがＢＴ
Ｂ５６のエントリ６３を置き換えるのに十分な優先度で
はない時（判断１２５がＮＯ）、先取りを開始するため
の目的の更新論理７０によるＢＴＢ５６の更新は完了す
る。
Ｂ５６のエントリ６３を置き換えるのに十分な優先度で
はない時（判断１２５がＮＯ）、先取りを開始するため
の目的の更新論理７０によるＢＴＢ５６の更新は完了す
る。
【００７７】ここで図８を参照すると、動作時に、上述
したようにエントリ６３が更新されると、先取り制御論
理２３と組み合わされてＢＴＢ５６により先取りが実行
される。この操作はプロセス１３２から開始し、ここで
ＢＴＢ５６のセレクタ及びタグ比較器６１（図３）は各
新たな命令のフェッチ・アドレスをＢＴＢ５６中のタグ
フィールドＴＡＧの内容と比較する。判断１３３で合う
うものがない限りプロセス１３２が繰り返される。線路
ＦＡ（図２及び図３）上で整合するフェッチ・アドレス
を受取ると（判断１３３がＹＥＳ）、これは多分同じ分
岐命令をフェッチすることを指示しているが、プロセス
１３４を実行して分岐命令用の適当な分岐目標アドレス
を発生する。無条件分岐の場合、整合したエントリ６３
の目標フィールドＴＡＲＧＥＴが分岐目標アドレスとし
ての役割を果たす。条件分岐は上述したようなＰＨＴ５
３と組み合せたＢＴＢ５６により予測されたその結果を
有し、実行されると予測された分岐に対する分岐目標ア
ドレスとして整合エントリ６３の目標フィールドＴＡＲ
ＧＥＴ又は実行されないと予測された分岐に対する次の
連続フェッチ・アドレスのどちらかを選択する。次いで
どちらの場合であれ分岐目標アドレスが線路ＦＡ上の次
のフェッチ・アドレスとして使用され、上述し、かつ従
来の方法のように、プロセス１３６でμＴＬＢ２２に、
次いでレベル１命令キャッシュ１６i に印可される。
したようにエントリ６３が更新されると、先取り制御論
理２３と組み合わされてＢＴＢ５６により先取りが実行
される。この操作はプロセス１３２から開始し、ここで
ＢＴＢ５６のセレクタ及びタグ比較器６１（図３）は各
新たな命令のフェッチ・アドレスをＢＴＢ５６中のタグ
フィールドＴＡＧの内容と比較する。判断１３３で合う
うものがない限りプロセス１３２が繰り返される。線路
ＦＡ（図２及び図３）上で整合するフェッチ・アドレス
を受取ると（判断１３３がＹＥＳ）、これは多分同じ分
岐命令をフェッチすることを指示しているが、プロセス
１３４を実行して分岐命令用の適当な分岐目標アドレス
を発生する。無条件分岐の場合、整合したエントリ６３
の目標フィールドＴＡＲＧＥＴが分岐目標アドレスとし
ての役割を果たす。条件分岐は上述したようなＰＨＴ５
３と組み合せたＢＴＢ５６により予測されたその結果を
有し、実行されると予測された分岐に対する分岐目標ア
ドレスとして整合エントリ６３の目標フィールドＴＡＲ
ＧＥＴ又は実行されないと予測された分岐に対する次の
連続フェッチ・アドレスのどちらかを選択する。次いで
どちらの場合であれ分岐目標アドレスが線路ＦＡ上の次
のフェッチ・アドレスとして使用され、上述し、かつ従
来の方法のように、プロセス１３６でμＴＬＢ２２に、
次いでレベル１命令キャッシュ１６i に印可される。
【００７８】本発明の望ましい実施例によると、整合エ
ントリ６３で指示される先取りは図８に図示するよう
に、プロセス１３６での次の命令のフェッチと並列に先
取り制御論理２３により実行される。その中でも、先取
りアドレスフィールドＰＦ０ＡＤＤＲ、ＰＦ１ ＡＤＤ
Ｒに対応する先取りと、先取り制御部分ＰＦ ＣＴＬの
先取りビットＴ０、Ｔ１、Ｎ０、Ｎ１により指示される
暗黙キャッシュ線アドレスを使用した先取りは、内部帯
域が許す場合には並列に実行され、又は代わりに優先方
式に従って連続的に実行される。例えば、分岐目標に対
して暗黙キャッシュ線アドレスを使用した先取り（すな
わち、先取りビットＴ０、Ｔ１、Ｎ０、Ｎ１による先取
り）は最高の優先度を有している、何故ならそれは分岐
の目標後直に実行される命令に関係しており、従ってす
ぐに低レベル・キャッシュ（例えばレベル１命令キャッ
シュ１６i ）にアクセスされ配置されることが望まし
い。発明の望ましい実施例によると、先取り制御論理２
３が各種の先取りの順序と優先度を決定する。
ントリ６３で指示される先取りは図８に図示するよう
に、プロセス１３６での次の命令のフェッチと並列に先
取り制御論理２３により実行される。その中でも、先取
りアドレスフィールドＰＦ０ＡＤＤＲ、ＰＦ１ ＡＤＤ
Ｒに対応する先取りと、先取り制御部分ＰＦ ＣＴＬの
先取りビットＴ０、Ｔ１、Ｎ０、Ｎ１により指示される
暗黙キャッシュ線アドレスを使用した先取りは、内部帯
域が許す場合には並列に実行され、又は代わりに優先方
式に従って連続的に実行される。例えば、分岐目標に対
して暗黙キャッシュ線アドレスを使用した先取り（すな
わち、先取りビットＴ０、Ｔ１、Ｎ０、Ｎ１による先取
り）は最高の優先度を有している、何故ならそれは分岐
の目標後直に実行される命令に関係しており、従ってす
ぐに低レベル・キャッシュ（例えばレベル１命令キャッ
シュ１６i ）にアクセスされ配置されることが望まし
い。発明の望ましい実施例によると、先取り制御論理２
３が各種の先取りの順序と優先度を決定する。
【００７９】平滑キュー及びタグ検査回路２７により決
定され、又整合エントリ６３の先取りフィールドＰＦ
０、ＰＦ１に記憶された先取りに対しては、プロセス１
３８０、１３８1 が図８で並列に実行されるよう図示さ
れ、ここで先取り制御論理２３がアドレスフィールドＰ
Ｆ０ ＡＤＤＲ、ＰＦ１ ＡＤＤＲの内容を直接又は間
接にレベル２キャッシュ１１へ付加する（すなわち、物
理アドレスとして直接的に、又はＴＬＢ１９を介して間
接的に）。上述したように、プロセス１３８0 、１３８
1 は必要に応じて先取り制御論理２３の制御下で連続的
に実行される。説明の都合上、先取りＰＦ０を実行する
マイクロプロセッサ１０の動作を以下に説明するが、フ
ィールドＰＦ１ ＡＤＤＲで指定されたアドレスの先取
りも同様に実行されることを理解すべきである。
定され、又整合エントリ６３の先取りフィールドＰＦ
０、ＰＦ１に記憶された先取りに対しては、プロセス１
３８０、１３８1 が図８で並列に実行されるよう図示さ
れ、ここで先取り制御論理２３がアドレスフィールドＰ
Ｆ０ ＡＤＤＲ、ＰＦ１ ＡＤＤＲの内容を直接又は間
接にレベル２キャッシュ１１へ付加する（すなわち、物
理アドレスとして直接的に、又はＴＬＢ１９を介して間
接的に）。上述したように、プロセス１３８0 、１３８
1 は必要に応じて先取り制御論理２３の制御下で連続的
に実行される。説明の都合上、先取りＰＦ０を実行する
マイクロプロセッサ１０の動作を以下に説明するが、フ
ィールドＰＦ１ ＡＤＤＲで指定されたアドレスの先取
りも同様に実行されることを理解すべきである。
【００８０】プロセス１３８0 で、アドレスフィールド
ＰＦ０ ＡＤＤＲの内容は、内容が物理アドレスに対応
する場合には直接的に、又はその内容が論理アドレスに
対応する場合はＴＬＢ１９を介して、上述した方法で先
取り制御論理２３によりレベル２キャッシュ１１に付加
される。判断１３９で、レベル２キャッシュ１１の従来
のタグ比較回路は、ＰＦ０ ＡＤＤＲのアドレスに従っ
て先取りすべきデータ又は命令がその中に存在するかど
うか（すなわちキャッシュ・ヒット又はキャッシュ・ミ
ス）を決定する。キャッシュ・ミスの場合（判断１３９
がＮＯ）、先取り制御論理２３はプロセス１４２でカウ
ンタＰＦ０ ＣＴＲの内容を増分させ、場合に応じて外
部キャッシュ３０７又は主メモリ３０５へのメモリ・ア
クセスが通常の方法で開始される。レベル２キャッシュ
・ミスのこの場合、エントリ６３の先取りフィールドＰ
Ｆ０中のアドレスに従って先取り制御論理２３により要
求された先取りはマイクロプロセッサ１０の全体性能を
著しく改善する、何故ならキャッシュ・ミスによる厳し
い不利益（２５又はそれ以上のサイクルに及ぶ）はあま
り重大でない時、現在のプログラムがアドレスフィール
ドＰＦ０ ＡＤＤＲ中のアドレスが指しているデータ又
は命令を必要とする時より十分前に生じるためである。
ＰＦ０ ＡＤＤＲの内容は、内容が物理アドレスに対応
する場合には直接的に、又はその内容が論理アドレスに
対応する場合はＴＬＢ１９を介して、上述した方法で先
取り制御論理２３によりレベル２キャッシュ１１に付加
される。判断１３９で、レベル２キャッシュ１１の従来
のタグ比較回路は、ＰＦ０ ＡＤＤＲのアドレスに従っ
て先取りすべきデータ又は命令がその中に存在するかど
うか（すなわちキャッシュ・ヒット又はキャッシュ・ミ
ス）を決定する。キャッシュ・ミスの場合（判断１３９
がＮＯ）、先取り制御論理２３はプロセス１４２でカウ
ンタＰＦ０ ＣＴＲの内容を増分させ、場合に応じて外
部キャッシュ３０７又は主メモリ３０５へのメモリ・ア
クセスが通常の方法で開始される。レベル２キャッシュ
・ミスのこの場合、エントリ６３の先取りフィールドＰ
Ｆ０中のアドレスに従って先取り制御論理２３により要
求された先取りはマイクロプロセッサ１０の全体性能を
著しく改善する、何故ならキャッシュ・ミスによる厳し
い不利益（２５又はそれ以上のサイクルに及ぶ）はあま
り重大でない時、現在のプログラムがアドレスフィール
ドＰＦ０ ＡＤＤＲ中のアドレスが指しているデータ又
は命令を必要とする時より十分前に生じるためである。
【００８１】しかしながら、判断１３９がＹＥＳの場
合、先取りすべきデータ又は命令はレベル２キャッシュ
１１又はより低いところ（すなわちレベル１キャッシュ
１６の内の一方）にあり、先取り制御論理２３はプロセ
ス１４０でカウンタＰＦ０ ＣＴＲの状態を減少させ
る。この時点で必要に応じて所要情報がより低いレベル
のキャッシュ（例えばレベル１キャッシュ１６の一方）
へ移動される。判断１４１で、先取り制御論理２３はＰ
Ｆ０ ＣＴＲの状態を質問し、その内容が零の場合、プ
ロセス１４３を実行して対応する先取りエントリＰＦ０
を不正化する（制御部分ＰＦ０Ｃのアクセス・ビットＡ
ＣＣを００にセットすることにより）。このプロセス
は、エントリ６３の先取りフィールドＰＦ０により指示
される先取りは性能を顕著に改善するにはあまり有効で
はないことを示している、何故なら先取りにより探求さ
れたデータ又は命令は既に低レベル・キャッシュ・メモ
リにあるからである。カウンタＰＦ０ ＣＴＲの状態が
零でない場合、先取りフィールドＰＦ０は正当のままで
あるが、情報は既に低レベル・キャッシュ・メモリに存
在しているため、これ以上のメモリ・アクセスは不要で
ある又は有用ではない。
合、先取りすべきデータ又は命令はレベル２キャッシュ
１１又はより低いところ（すなわちレベル１キャッシュ
１６の内の一方）にあり、先取り制御論理２３はプロセ
ス１４０でカウンタＰＦ０ ＣＴＲの状態を減少させ
る。この時点で必要に応じて所要情報がより低いレベル
のキャッシュ（例えばレベル１キャッシュ１６の一方）
へ移動される。判断１４１で、先取り制御論理２３はＰ
Ｆ０ ＣＴＲの状態を質問し、その内容が零の場合、プ
ロセス１４３を実行して対応する先取りエントリＰＦ０
を不正化する（制御部分ＰＦ０Ｃのアクセス・ビットＡ
ＣＣを００にセットすることにより）。このプロセス
は、エントリ６３の先取りフィールドＰＦ０により指示
される先取りは性能を顕著に改善するにはあまり有効で
はないことを示している、何故なら先取りにより探求さ
れたデータ又は命令は既に低レベル・キャッシュ・メモ
リにあるからである。カウンタＰＦ０ ＣＴＲの状態が
零でない場合、先取りフィールドＰＦ０は正当のままで
あるが、情報は既に低レベル・キャッシュ・メモリに存
在しているため、これ以上のメモリ・アクセスは不要で
ある又は有用ではない。
【００８２】本発明の望ましい実施例によると、それ
故、マイクロプロセッサと対応するシステムの性能に著
しい改善が得られる。特に、情報が実際に必要とされる
時よりも十分前に低レベル・キャッシュ・メモリへ移動
される可能な先取りアドレスを識別する本発明の利点に
より、キャッシュ・システムの性能（オンチップ及びオ
フチップの両方）は非常に改良される。これは、パイプ
ラインを流れる命令の早期経路の結果を使用することに
より、又分岐予測機構と組み合せて発明の望ましい実施
例による知能的な方法で得られる。それ故、通常のシス
テム機能には最小の影響のみでかつ相対的に小さなコス
トでこれらの顕著な改良が得られると考えられる。
故、マイクロプロセッサと対応するシステムの性能に著
しい改善が得られる。特に、情報が実際に必要とされる
時よりも十分前に低レベル・キャッシュ・メモリへ移動
される可能な先取りアドレスを識別する本発明の利点に
より、キャッシュ・システムの性能（オンチップ及びオ
フチップの両方）は非常に改良される。これは、パイプ
ラインを流れる命令の早期経路の結果を使用することに
より、又分岐予測機構と組み合せて発明の望ましい実施
例による知能的な方法で得られる。それ故、通常のシス
テム機能には最小の影響のみでかつ相対的に小さなコス
トでこれらの顕著な改良が得られると考えられる。
【００８３】その望ましい実施例に従って本発明を記述
してきたが、これらの実施例に対する変更や修正、本発
明の利点と有効点を得る変更や修正は本明細書と図面を
参照する当業者には明らかになるものと考えられる。こ
のような変更と修正は本明細書の特許請求の範囲に請求
する本発明の範囲内にあるものと考えられる。
してきたが、これらの実施例に対する変更や修正、本発
明の利点と有効点を得る変更や修正は本明細書と図面を
参照する当業者には明らかになるものと考えられる。こ
のような変更と修正は本明細書の特許請求の範囲に請求
する本発明の範囲内にあるものと考えられる。
【図１】本発明の望ましい実施例により構成されたマイ
クロプロセッサとシステムのブロック形式の電気配線
図。
クロプロセッサとシステムのブロック形式の電気配線
図。
【図２】本発明の望ましい実施例による図１のマイクロ
プロセッサ中のフェッチ装置のブロック形式の電気配線
図。
プロセッサ中のフェッチ装置のブロック形式の電気配線
図。
【図３】本発明の望ましい実施例による図１のマイクロ
プロセッサ中の分岐目標バッファ、パターン履歴表、及
び関連回路のブロック及び概略形式での電気配線図。
プロセッサ中の分岐目標バッファ、パターン履歴表、及
び関連回路のブロック及び概略形式での電気配線図。
【図４】本発明の望ましい実施例による図３の分岐目標
バッファ中のエントリの内容の図。
バッファ中のエントリの内容の図。
【図５】本発明の望ましい実施例による図１のマイクロ
プロセッサ中の平滑キュー及びタグ検査回路の構成のブ
ロック形式での電気配線図。
プロセッサ中の平滑キュー及びタグ検査回路の構成のブ
ロック形式での電気配線図。
【図６】本発明の望ましい実施例による図５の平滑キュ
ー及びタグ検査回路の動作を図示する流れ図。
ー及びタグ検査回路の動作を図示する流れ図。
【図７】本発明の望ましい実施例による図３の分岐目標
バッファ中の更新論理の動作を図示する流れ図。
バッファ中の更新論理の動作を図示する流れ図。
【図８】本発明の望ましい実施例による図１のマイクロ
プロセッサ中の先取り制御論理の動作を図示する流れ
図。
プロセッサ中の先取り制御論理の動作を図示する流れ
図。
１０ マイクロプロセッサ １１ レベル２キャッシュ １６ レベル１キャッシュ ２３ 先取り制御論理 ２６ フェッチ装置 ２７ 平滑キュー及びタグ検査回路 ５６ 分岐目標バッファ ５０ フェッチ・ポインタ ５３ パターン履歴表 ５２、５７、５８ マルチプレクサ ６０ 命令バッファ及び制御 ６１ セレクタ ６３ ＢＴＢエントリ ７０ 更新論理 ８０ 選択論理
Claims (22)
- 【請求項１】 実行装置、該実行装置による実行のため
に命令をデコードする命令デコード装置を有し前記命令
を順番に処理するように複数段からなる命令実行パイプ
ラインと、命令アドレスに従い命令コードを記憶するた
めの第１レベル・キャッシュ・メモリと、アドレスに従
い情報を記憶するための第２レベル・メモリと、前記命
令実行パイプラインに使用するように前記命令コードを
検索するための前記命令アドレスにより前記第１レベル
・キャッシュ・メモリをアドレスするフェッチ装置と、
を有するマイクロプロセッサにおいて、 複数個のエントリを含む分岐目標バッファであって、前
記各エントリは関連分岐命令の命令アドレスに対応する
タグフィールドを有し、かつ目標フェッチ・アドレスを
記憶する目標フィールドを有し、前記分岐目標バッファ
は実行すると予測される分岐命令に対して目標フェッチ
・アドレスを与え、さらに、前記各エントリは前記関連
分岐命令のための前記目標フェッチ・アドレスと組み合
せて先取りされる情報の先取りアドレスを示す少なくと
も１つの先取りフィールドを有し、 前記関連分岐命令の命令アドレスに対応する前記分岐目
標バッファのエントリから前記先取りアドレスを受け取
り、該先取りアドレスを前記第２レベル・メモリへ伝送
するように前記分岐目標バッファに結合された先取り論
理部と、を備えたマイクロプロセッサ。 - 【請求項２】 特許請求の範囲第１項記載のマイクロプ
ロセッサにおいて、フェッチ装置はさらに、 前記関連分岐命令の実行に応答して前記分岐目標バッフ
ァのエントリを更新する、前記命令実行パイプラインに
結合された更新回路を有するマイクロプロセッサ。 - 【請求項３】 特許請求の範囲第２項記載のマイクロプ
ロセッサにおいて、 前記命令コードが記憶されている前記第１レベル・キャ
ッシュ・メモリ中の前記命令アドレスに対応しない前記
フェッチ・アドレスに応答して前記第２レベル・メモリ
へ前記フェッチ・アドレスを付加するメモリ制御回路を
さらに有するマイクロプロセッサ。 - 【請求項４】 特許請求の範囲第３項記載のマイクロプ
ロセッサにおいて、 前記命令実行パイプラインと前記更新回路に結合され、
前記関連分岐命令の実行後に前記命令実行パイプライン
により実行され、前記命令コードが記憶されている前記
第１レベル・キャッシュ・メモリ中の命令アドレスに対
応しないフェッチ・アドレスを有する命令を識別し、識
別した前記命令に対応する先取りフィールドを発生する
平滑回路をさらに含むマイクロプロセッサ。 - 【請求項５】 特許請求の範囲第４項記載のマイクロプ
ロセッサにおいて、前記第１レベル・キャッシュ・メモ
リはデータ・ロード・アドレスに応じたデータオペラン
ドを記憶し、 前記平滑回路は、前記関連分岐命令の実行後の前記命令
実行パイプラインにより実行され、前記データオペラン
ドが記憶されている前記第１レベル・キャッシュ・メモ
リの前記データ・ロード・アドレスに対応しないアドレ
スからのデータを要求する演算に関連する命令を識別す
るためであり、識別した命令に対応する先取りフィール
ドを発生する、マイクロプロセッサ。 - 【請求項６】 特許請求の範囲第４項記載のマイクロプ
ロセッサにおいて、前記分岐目標バッファの各エントリ
は、前記関連分岐命令に対する前記目標フェッチ・アド
レスと組み合せて先取りされるべき情報の先取りアドレ
スを指示する複数個の先取りフィールドを有するマイク
ロプロセッサ。 - 【請求項７】 特許請求の範囲第５項記載のマイクロプ
ロセッサにおいて、前記平滑回路は、 前記命令実行パイプラインにより実行された前記分岐命
令を識別し、これに関する制御情報を記憶する第１分岐
キューと、 前記分岐命令の実行後に前記命令実行パイプラインによ
り実行され、命令コードが記憶される前記第１レベル・
キャッシュ・メモリ中の命令アドレスに対応しないフェ
ッチ・アドレスを有し、又はデータオペランドが記憶さ
れる前記第１レベル・キャッシュ・メモリ中のデータ・
ロード・アドレスに対応しないアドレスからのデータを
要求する演算と関連する命令を識別し、識別した命令を
第１分岐キューの識別分岐命令の１つと関連付けるタグ
検査論理と、を有するマイクロプロセッサ。 - 【請求項８】 特許請求の範囲第７項記載のマイクロプ
ロセッサにおいて、前記タグ検査論理は、前記第１分岐
キューの第１の識別分岐命令に続く第２の識別分岐命令
の目標を識別し、該第２の分岐命令の識別した目標を前
記第１の識別した分岐命令と関連付けるためであるマイ
クロプロセッサ。 - 【請求項９】 特許請求の範囲第７項記載のマイクロプ
ロセッサにおいて、 前記第１分岐キューにより識別された前記分岐命令に関
する制御情報を記憶する第２分岐キューと、をさらに有
し、 前記タグ検査論理は、第１の識別命令を関連付けた後に
識別分岐命令を前記第２分岐キューに配置し、分岐命令
の実行後に前記命令実行パイプラインにより実行され、
命令コードが記憶されている前記第１レベル・キャッシ
ュ・メモリの命令アドレスに対応しないフェッチ・アド
レスを有し、又はデータオペランドが記憶された前記第
１レベル・キャッシュ・メモリのデータ・ロード・アド
レスに対応しないアドレスからデータを要求する演算に
関連付ける前記第２の命令を識別し、この第２の命令を
前記第２分岐キューの前記識別分岐命令の内の１つに関
連付ける、マイクロプロセッサ。 - 【請求項１０】 特許請求の範囲第１項記載のマイクロ
プロセッサにおいて、前記分岐目標バッファの各エント
リの少なくとも１個の先取りフィールドの各々は、 先取りアドレスを記憶する先取りアドレスフィールドを
有するマイクロプロセッサ。 - 【請求項１１】 特許請求の範囲第１０項記載のマイク
ロプロセッサにおいて、前記分岐目標バッファの各エン
トリの少なくとも１個の先取りフィールドの各々は、 最近先取りした、先取りアドレスが前記第１又は第２レ
ベル・メモリに記憶されているかどうかの指示を記憶す
る先取りカウンタを有するマイクロプロセッサ。 - 【請求項１２】 特許請求の範囲第１項記載のマイクロ
プロセッサにおいて、前記分岐目標バッファの各エント
リの少なくとも１個の先取りフィールドの各々は、 前記目標フェッチ・アドレスに続くアドレスの情報のブ
ロックの先取りを要求する指示子を有するマイクロプロ
セッサ。 - 【請求項１３】 特許請求の範囲第１項記載のマイクロ
プロセッサにおいて、前記第２レベル・メモリは前記第
２レベル・キャッシュ・メモリを有し、 さらに、 一方の側を前記命令実行パイプラインとメモリに結合
し、他方の側を外部バスに結合したバス・インターフェ
ース装置と、 外部バスに結合した、マイクロプロセッサ用の外部の主
メモリと、を有するマイクロプロセッサ。 - 【請求項１４】 命令のプログラムを実行するためマイ
クロプロセッサを操作する方法において、 命令アドレスを分岐目標バッファに加えるステップであ
って、前記分岐目標バッファは複数個のエントリを有
し、各々が命令識別子を記憶するタグフィールドを有
し、目標フェッチ・アドレスを記憶する目標フィールド
を有し、第１先取りアドレスを記憶する第１先取りフィ
ールドを有し、 前記複数個のエントリの内の１つのタグフィールドに整
合するように付加する前記命令アドレスの部分に応答し
て、整合エントリの前記目標フェッチ・アドレスを第１
レベル・キャッシュ・メモリに付加し、前記第１先取り
アドレスを第２先取りアドレスのより高いレベルのメモ
リへ付加する方法。 - 【請求項１５】 特許請求の範囲第１４項記載の方法に
おいて、 第１分岐命令に続く命令列の実行を監視し、キャッシュ
・ミスと関連する第１命令を検出し、 前記第１の検出した命令を前記第１分岐命令と関連付
け、 前記第１分岐命令に対応する前記分岐目標バッファのエ
ントリの第１先取りフィールドを、前記第１の検出命令
に対応するアドレス及び制御情報により更新する、方
法。 - 【請求項１６】 特許請求の範囲第１５項記載の方法に
おいて、 前記監視のステップの前に、前記第１分岐命令の実行を
識別し、 前記識別の後に、前記第１分岐命令に対応する情報を第
１分岐キューに配置し、 前記関連付けの後に、前記第１分岐命令に対応する情報
を前記第１分岐キューから取り除く方法。 - 【請求項１７】 特許請求の範囲第１６項記載の方法に
おいて、 前記配置の後かつ監視の前に、命令列の実行を監視し
て、前記第１分岐命令の前記目標フェッチ・アドレスに
対応する命令を検出、する方法。 - 【請求項１８】 特許請求の範囲第１６項記載の方法に
おいて、前記監視ステップは、 前記第１分岐命令に続く命令列の実行を監視し、前記第
１分岐命令よりプログラム順序で後の第２分岐命令の前
記目標フェッチ・アドレスに対応する命令を検出し、 キャッシュ・ミスと関係している第２分岐命令の前記目
標フェッチ・アドレスに対応する検出命令に応答して、
関連付け及び更新のステップを実行し、 前記キャッシュ・ミスと関係しない前記第２分岐命令の
前記目標フェッチ・アドレスに対応する検出命令に応答
して、前記第１分岐キューから前記第１分岐命令に対応
する情報を取り除くことを実行する方法。 - 【請求項１９】 特許請求の範囲第１６項記載の方法に
おいて、 前記第１分岐キューから前記第１分岐命令に対応する情
報を取り除いた後に、前記第２分岐キューへ前記第１分
岐命令に対応する情報を配置し、 前記命令列の実行を監視して、キャッシュ・ミスと関連
する第２命令を検出し、 前記第２の検出命令を前記第１分岐命令と関連付け、 関連付けの後に、前記第２分岐キューから前記第１分岐
命令に対応する情報を取り除き、 前記第１分岐命令に対応する前記分岐目標バッファ中の
エントリの第２先取りフィールドを、第２検出命令に対
応するアドレス及び制御情報により更新する方法。 - 【請求項２０】 特許請求の範囲第１５項記載の方法に
おいて、前記第１検出命令に対応するアドレス及び制御
情報は前記第１検出命令に対して発生するキャッシュ・
レベル・ミスの指示子を有する。 - 【請求項２１】 特許請求の範囲第１４項記載の方法に
おいて、前記分岐目標バッファの各エントリは先取り制
御フィールドを有し、前記第１先取りフィールドが正当
な前記第１先取りアドレスを有するかどうかを指示する
前記第１先取りフィールドと関連する第１先取り制御部
分を有する方法。 - 【請求項２２】 特許請求の範囲第２１項記載の方法に
おいて、前記先取り制御フィールドはさらに、付勢され
た時に、前記目標フェッチ・アドレスに対するメモリの
追加のブロックを先取りすべきであることを指示するキ
ャッシュ線先取り指示子を有し、さらに、付勢された前
記キャッシュ線先取り指示子に応答して、前記目標フェ
ッチ・アドレスを基にキャッシュ線先取りアドレスを第
２レベル・メモリへ付加する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US033435 | 1987-04-01 | ||
| US3343596P | 1996-12-23 | 1996-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10232776A true JPH10232776A (ja) | 1998-09-02 |
| JP3907809B2 JP3907809B2 (ja) | 2007-04-18 |
Family
ID=21870376
Family Applications (1)
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