JPH10232827A - 先取りキャッシュ書戻しの方法と装置 - Google Patents

Abstract

(57)【要約】 【課題】マイクロプロセッサの内部キャッシュを効率よ
く用いるために、アクセス要求がある前に、汚れたエン
トリを先取りして主メモリに書き戻す方法と装置を提供
する。 【解決手段】各キャッシュエントリが汚れているかどう
か定期的に調べ（７０５）、汚れている場合は書込み履
歴を調べる（７０６）。前のサイクル中にキャッシュエ
ントリに書込みがなかった場合は非書込みカウントを増
分する（７０９）。このカウントが所定数を越えた場合
はキャッシュエントリは新しくない（７１０）。新しく
ない場合は、このキャッシュエントリを先取りして主メ
モリに書き戻し、汚れたキャッシュエントリにきれいと
印す（７１１）。書込みアドレスが書戻しバッファエン
トリのアドレスのどれかと一致する場合は、一致するエ
ントリを書戻しバッファからフラッシュする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はデータ用の内部キ
ャッシュを用いるマイクロプロセッサに関する。

【０００２】

【従来の技術】現在のパーソナルコンピュータに用いら
れているマイクロプロセッサは非常に高速でデータを処
理する。特にスーパースカラのマイクロプロセッサは一
度に１命令以上を処理することができる。コンピュータ
のメモリ装置全体をマイクロプロセッサと同じ速度で動
作させるようにすることは経済的ではなく、またこのよ
うなメモリ装置を作る必要はない。マイクロプロセッサ
は、局所性を仮定してデータキャッシュまたは命令キャ
ッシュを用いる。主メモリから特定のデータや命令を参
照すると、その後近い将来にまたその近くのデータや命
令を参照するのが普通なので、小型で高速のメモリを作
って、このようなデータや命令を一時的に記憶すると便
利である。この小型で高速のメモリをキャッシュと呼
ぶ。一般に、主メモリから呼び出す最小のデータサイズ
は、アドレス可能な最小のメモリサイズより大きい。こ
のようなメモリ呼出しは、アドレス可能な最小のデータ
サイズより広いデータバスで、または複数のメモリアク
セスのバーストで、またはその両者で行う。近くのデー
タを呼び出すのは近い将来に参照する可能性のある近く
のアドレスから呼び出すことであって、局所性を仮定す
る理由になる。メモリキャッシュは、対応する主メモリ
のアドレスの指標と共にデータを記憶する。

【０００３】マイクロプロセッサは各メモリを参照する
度にキャッシュアドレス指標を調べて、参照したアドレ
スがキャッシュ内にあるかどうか判断する。参照したア
ドレスがキャッシュ内に記憶されている場合（キャッシ
ュヒットと呼ぶ）は、メモリアクセスは主メモリにでは
なくキャッシュに行う。キャッシュへのメモリアクセス
は主メモリへのアクセスより速いので、キャッシュヒッ
トがあるとメモリアクセス速度は速い。このようなメモ
リアクセスはメモリの読取りにもメモリへの書込みにも
行う。アクセスが書込みの場合は、この書込みはキャッ
シュに記憶されているデータの複写に対して行う。この
場合は、このキャッシュエントリに汚れと印す。この意
味は、キャッシュは主メモリ内の対応するアドレスのデ
ータとは異なるデータを含み、キャッシュデータは現在
のプログラム内で要求された状態に対応する、というこ
とである。

【０００４】参照したアドレスがキャッシュ内に記憶さ
れていない場合（キャッシュミスと呼ぶ）は、主メモリ
にアクセスしなければならない。読取りアクセスでは、
データを必要とするマイクロプロセッサ動作ユニット
は、遅い主メモリからデータが返ってくるまで機能を停
止しなければならない。呼び出した主メモリのデータ
は、要求したマイクロプロセッサ動作ユニットに与える
と共に、キャッシュに記憶する。マイクロプロセッサの
中には、書込みアクセスでキャッシュミスのときにデー
タをキャッシュに書き込まないものがある。このような
マイクロプロセッサは単に主メモリに書き込む。スーパ
ースカラのマイクロプロセッサでは、この主メモリへの
書込み中に重要なタスクを行う可能性がある。別のマイ
クロプロセッサは、書込みアクセスでキャッシュミスが
あるとデータを呼び出す、キャッシュ書込み割当て方式
を取っている。書き込むメモリアドレスのデータを呼び
出してキャッシュに記憶し、次に、対応するキャッシュ
位置にメモリ書込みを行う。このキャッシュエントリに
汚れと印し、このキャッシュエントリが主メモリの複写
とは異なることを示す。書込み割当て方式は、キャッシ
ュミス書込みアクセスの後、またすぐこのメモリ位置に
読取りまたは書込みのアクセスが必要になるという仮定
に基づく。そうであれば、その後のアクセスはキャッシ
ュ内で行うのでメモリアクセスの速度が速くなる。

【０００５】メモリキャッシュのサイズに関わらず、マ
イクロプロセッサは最終的にこれを埋める。次のキャッ
シュミスのとき、存在しなかったデータを主メモリから
記憶するにはキャッシュエントリをクリアしなければな
らない。一般にメモリキャッシュは最も以前に用いたと
いうアルゴリズムを使う。対応するメモリアドレスとキ
ャッシュエントリが汚れているかどうかの指標と共に、
メモリキャッシュは最も以前に用いたキャッシュエント
リの指標を記憶しなければならない。置換されるキャッ
シュエントリは最も以前に用いたキャッシュエントリで
ある。これは、最も以前に用いたキャッシュエントリ
は、近い将来に再び必要になる可能性が最も少ないとい
う仮定に基づいている。

【０００６】要求されたデータがキャッシュ内にないの
で、このキャッシュエントリの置換はキャッシュミスと
共に開始する。キャッシュコントローラは、どのキャッ
シュエントリと新しく要求されたデータとを置換するか
を決定しなければならない。最も以前に用いたキャッシ
ュエントリがきれいな場合は、即ち主メモリ内のデータ
と正しく対応する場合は、このキャッシュエントリに上
書きする。キャッシュエントリはメモリ内の対応する位
置に記憶されているデータと同じなので、この上書きに
よってプログラムの状態は消失しない。最も以前に用い
たキャッシュエントリが汚れている場合は、キャッシュ
エントリは対応するメモリ位置とは異なるデータを保持
している。この場合はキャッシュエントリがプログラム
状態を保持しているので、このデータに上書きするのは
正しくない。したがって、このキャッシュエントリは追
い出さなければならない。即ち、キャッシュエントリを
再使用する前にこれを主メモリに書き込まなければなら
ない。

【０００７】汚れたキャッシュエントリを追い出す必要
があると、マイクロプロセッサは機能を停止しなければ
ならない。この状態は、一般にマイクロプロセッサ実行
ユニットがデータを必要とすることを示すキャッシュミ
スのときだけ起こる。この状態は、メモリ読取りのとき
か、書込み割当て方式を用いる際のメモリ書込みのとき
に起こる。しかし、汚れたキャッシュエントリをメモリ
に書き込むまでは要求された主メモリからのデータを記
憶することができない。このように、マイクロプロセッ
サは、新しいデータを要求しても、新しいデータをメモ
リから呼び出す前に古いデータをメモリに書き込むまで
待たなければならない。この問題に対処するため、従来
は書戻し（ｗｒｉｔｅ−ｂａｃｋ）バッファを用いてい
る。書戻しバッファは、書き込む予定のキャッシュエン
トリの先入れ先出しバッファである。書戻しバッファ内
の各エントリは、キャッシュエントリデータとその対応
する主メモリアドレスを含む。メモリバスが空いている
とき、書戻しバッファ内の最後のエントリからのデータ
を主メモリの対応するアドレスに書き込む。この主メモ
リへの書込みが終わると、書戻しバッファエントリは別
の追い出されるキャッシュエントリを記憶することがで
きる。書戻しバッファを用いることにより、必要なメモ
リ書込みを、メモリ読取りが終わるまで遅らせることが
できる。マイクロプロセッサ操作ユニットはメモリ読取
りが終わるまで待っているので、書込みより先に読取り
を行うことにより、マイクロプロセッサはキャッシュエ
ントリの追い出しを避けて動作を続けることができる。

【０００８】

【発明が解決しようとする課題】参照の局所性を仮定す
ることができない場合がある。その一例は、マイクロプ
ロセッサが現在のタスクから他のタスクに移るときの文
脈切替えである。これは、新しいプログラムのローディ
ングや、１つのプログラムの部分間の変更や、割込み処
理などのときに起こる。このような場合には、メモリ操
作は元のアドレスブロックから別のアドレスブロックに
移る。このメモリ参照の移動では、主メモリから大量の
データを比較的短時間にキャッシュに移す必要がある。
このためには、メモリキャッシュの内容の大きな部分を
置換しなければならない。したがって、文脈切替え中に
多数の汚れたキャッシュエントリを追い出す必要があ
る。書戻しバッファはメモリへの書込みの必要を遅らせ
るだけである。書戻しバッファが一杯になると、必要な
メモリ読取りを行う前に汚れたキャッシュエントリの書
戻しを行わなければならない。文脈切替えではこの状態
が繰り返し発生し、その度にマイクロプロセッサの動作
が遅れる。

【０００９】書戻しバッファのＦＩＦＯの深さを増やせ
ばこの問題は軽減される。深さを十分にすると、新しい
タスクがキャッシュデータを参照し始めるまで書戻しを
遅らせてよい。新しいタスクがキャッシュヒットを生成
するときは、要求されたデータを呼び出すためのメモリ
バスサイクルは必要ない。したがってメモリバスサイク
ルが空くので、書戻しバッファからの書込みのために使
える。書戻しバッファが大きいほど書戻しを大きく遅ら
せらて、必要なメモリバスサイクルをキャッシュヒット
の陰に隠すことができる。しかし書戻しバッファは、マ
イクロプロセッサを実現する集積回路の比較的大きな領
域を必要とする。書戻しバッファ内の各エントリは全キ
ャッシュエントリを含まなければならない。これは６４
ビットから２５６ビットまたはより広いビットである。
また書戻しバッファの各エントリにはデータの開始アド
レスが必要で、多くは２７ビットから２９ビットであ
る。

【００１０】また、一般に書戻しバッファ内の各エント
リのアドレスと任意のメモリアクセスのアドレスとを比
較する。メモリアクセスのアドレスが書戻しバッファ内
の任意のアドレスと一致する場合は、一般にデータの書
戻しを行わない。メモリ読取りの際に一致するというこ
とは、書戻しバッファ内のデータがマイクロプロセッサ
の操作ユニットに必要であることを意味する。このデー
タを書戻しバッファから得る方が、これを主メモリに書
き込み、読取りアクセスでキャッシュミスを生じ、次に
これをキャッシュに読み戻すという流れより時間が節約
になる。メモリ書込みの際に一致するということは、書
戻しバッファ内のデータを書き換えるということを意味
する。したがって、書戻しバッファ内のデータはメモリ
に書き込んではならない間違ったデータである。

【００１１】更にどちらの場合も、書戻しバッファ内の
データにアクセスするということは、このデータはもは
や最も以前に用いたデータではないことを意味する。し
たがって、書戻しバッファ内のキャッシュエントリでは
なく、別のキャッシュエントリを置換しなければならな
い。書戻しバッファはデータを必要とするマイクロプロ
セッサ実行ユニットの機能を停止させるので、これらの
比較は全て、一致したときに書戻しバッファのエントリ
を迅速にクリアするのに必要な時間内に終わらなければ
ならない。これには比較のための多数の並列のハードウ
エアが必要になる。このように回路が複雑になるので、
書戻しバッファの深さは一般に、文脈切替え中ではなく
通常の処理中にマイクロプロセッサ動作ユニットがほと
んど機能を停止しないように決める。

【００１２】

【課題を解決するための手段】この発明は、内部キャッ
シュを有するマイクロプロセッサ内に先取りキャッシュ
書戻しを与える。この発明は、所定の時間間隔毎に一度
各キャッシュエントリをチェックして、キャッシュエン
トリが汚れているかどうか判断する。キャッシュエント
リが汚れている場合は、この発明は書込み履歴をチェッ
クして、キャッシュエントリが新しくないかどうか判断
する。キャッシュエントリが新しくない場合は、この発
明はキャッシュエントリを主メモリに先取りして書き込
んで、キャッシュメモリにきれいと印す。

【００１３】好ましい実施の形態では、書込み履歴は、
キャッシュエントリに書込みがなかった連続した所定の
時間間隔の数のカウントを含む。カウントが所定の数を
超えた場合は、キャッシュエントリは新しくない。この
非書込みサイクルカウントはキャッシュエントリの開始
の度にゼロにする。キャッシュエントリに書き込む度に
書込みビットをセットする。書込み履歴をチェックする
度に、非書込みサイクルカウントを、対応する書込みビ
ットがセットされていない場合は増分し、書込みビット
がセットされている場合は減分する。書込み履歴をチェ
ックする度に書込みビットをリセットする。非書込みサ
イクルカウントが所定の数を超えた場合は、キャッシュ
エントリは新しくないと判断する。または、対応する書
込みビットがセットされた場合は非書込みサイクルカウ
ントをゼロにする。

【００１４】先取りキャッシュ書戻しを行うこの発明
は、好ましくはＦＩＦＯ書戻しバッファを用いる。キャ
ッシュエントリの状熊とその対応するアドレスをバッフ
ァの第１エントリに複写する。このキャッシュエントリ
に対応する汚れたビットも書戻しバッファに複写する。
書戻しバッファはこれを用いて、キャッシュエントリの
汚れた部分だけを書き戻すことができる。主メモリが書
込みを受けることが可能なときはいつでも、書戻しバッ
ファの出力エントリを主メモリに書き込む。書戻しバッ
ファに複写すると、汚れたキャッシュエントリにきれい
と印す。または、書戻しバッファが汚れたキャッシュエ
ントリを主メモリに書き込むと、汚れたキャッシュエン
トリにきれいと印す。

【００１５】全てのメモリアクセスアドレスと書戻しバ
ッファ内の各エントリのアドレスとを比較する。書込み
アドレスが書戻しバッファエントリのアドレスのどれか
と一致する場合は、一致したエントリを書戻しバッファ
からフラッシュする。この書戻しバッファエントリに対
応するキャッシュエントリがきれいと印されている場合
は、これに汚れと印す。読取り再生カウントを用いて、
書戻しバッファエントリの読取り再生を行うことができ
る。キャッシュエントリとその対応するアドレスを書戻
しバッファに複写すると、読取り再生カウントをゼロに
する。読取りアドレスが書戻しバッファエントリのアド
レスのどれかと一致する場合は、読取り再生カウントを
増分する。読取り再生カウントが所定の数を越えない場
合に限り、その書戻しバッファエントリをフラッシュす
る。

【００１６】所定の時間間隔に一度各キャッシュエント
リをチェックするということは、マイクロプロセッサの
機能を所定の時間間隔に一度停止して、全てのキャッシ
ュエントリを連続的にチェックすることである。好まし
くは、各キャッシュエントリのチェックは通常の処理中
に背景で行う。所定数の命令サイクルをカウントする
と、次の連続したキャッシュエントリをチェックする。
マイクロプロセッサが次の連続したキャッシュエントリ
の読取りまたは書込みを行っている場合は、読取りまた
は書込みが終わるまでキャッシュエントリチェックを中
止する。

【００１７】

【発明の実施の形態】

【実施例】この発明はキャッシュ内の新しくないデータ
を識別する。新しくないデータとは、もうマイクロプロ
セッサによる書込みの必要がなくなったデータである。
この発明は、キャッシュエントリを追い出す必要が起こ
る前にこの新しくないデータを書き戻す。データはキャ
ッシュ内に保持するが、きれいなデータだけで構成す
る。識別された新しくないデータはすでに主メモリに書
込み済みなので、文脈切替えのときに主メモリに書き込
む必要のあるデータは非常に少ない。これにより書戻し
が必要であることを予測して、文脈切替えにより発生す
るメモリアクセスのピークの前に書戻しを行うことがで
きる。こうすればメモリアクセス要求のピークは減少
し、書戻しバッファをより有効に使うことができる。

【００１８】自動状態機械即ちプロセッサは汚れたキャ
ッシュエントリを先取りして書き戻す。先取りキャッシ
ュ書戻し論理は、頻繁でなく、メモリバス活動が低調な
ときにだけ動作するのが好ましい。これが動作すると、
先取りキャッシュ書戻し論理はキャッシュエントリが新
しくないかどうか判断する。これにはキャッシュエント
リの書込み履歴を用いる。キャッシュエントリが汚れて
いて新しくない場合は、これを書戻しバッファに複写す
る。書戻しバッファはキャッシュエントリデータとその
アドレスを、主メモリへの書込み待ち行列内に記憶す
る。書戻しバッファに複写すると、または書戻しバッフ
ァが実際に主メモリに書き込むと、対応するキャッシュ
エントリにきれいと印してよい。

【００１９】間で何も起こらない場合は、書戻しバッフ
ァ内のキャッシュエントリを主メモリまたは外部キャッ
シュに書き込む。他の方法で処理する方がよい場合もあ
る。書戻しが済んでいないキャッシュメモリへのメモリ
読取りでキャッシュヒットがある場合は、キャッシュエ
ントリ用のメモリバスサイクルを用いない方がよい。し
たがって書戻しエントリをフラッシュしてよい。別の実
施の形態では、所定数の読取りに達したときだけ書戻し
バッファエントリをフラッシュする。間の書込みなしに
所定数以上キャッシュエントリを読んだ場合は、対応す
る書戻しバッファエントリはフラッシュしない。この場
合は、プログラムがそのアドレスへの書込みを終わった
かどうかについては読取りアクセスは何も示さない。し
たがって先取りキャッシュの書戻しを続ける。

【００２０】書戻しが済んでいないキャッシュエントリ
へのメモリ書込みでキャッシュヒットがある場合は、書
戻しエントリをフラッシュする。この場合は、キャッシ
ュエントリはもう新しくない。変化したキャッシュエン
トリを書き込むのに、メモリバスサイクルを用いない方
がよい。このデータは再び使うことがあるので、先取り
書戻しの良い候補ではない。

【００２１】図１は、この発明の実施の形態を実現する
マイクロプロセッサのブロック図である。図１を参照し
て例示のコンピュータシステム１０２を説明する。コン
ピュータシステム１０２は、好ましい実施の形態を実現
する例示のスーパースカラ・パイプライン・マイクロプ
ロセッサ１１０を備える。コンピュータ装置１０２とマ
イクロプロセッサ１１０の構造は一例であって、この実
施の形態は種々の構造のマイクロプロセッサに用いてよ
いものである。したがって当業者はこの明細書を参照し
て、他のマイクロプロセッサ構造でこの実施の形態を容
易に実現することができる。

【００２２】図１に示すように、マイクロプロセッサ１
１０はバスＢにより他のシステムデバイスに接続する。
この例ではバスＢを単一バスで示しているが、ＰＣＩロ
ーカルバス構造を用いる従来のコンピュータで知られて
いるように、バスＢは異なる速度とプロトコルを持つ多
重バスを表してよいことは言うまでもない。単一バスＢ
は、例として簡単のために示したに過ぎない。コンピュ
ータシステムは、次の従来のサブシステムを備える。即
ち、通信ポート１０３（モデムポート及びモデム、網イ
ンターフェースなどを含む）、グラフィックディスプレ
イ装置１０４（ビデオメモリ、ビデオプロセッサ、グラ
フィックモニタを含む）、一般にダイナミック・ランダ
ムアクセスメモリ（ＤＲＡＭ）で実現されまたスタック
１０７を含む主メモリサブシステム１０５、入力デバイ
ス１０６（キーボード、位置決め装置、そのインターフ
ェース回路を含む）、ディスク装置１０８（ハードディ
スクドライブ、フロッピディスクドライブ、ＣＤＲＯＭ
ドライブを含む）などである。したがって図１のコンピ
ュータシステム１０２は、現在では普通になっている従
来のデスクトップコンピュータやワークステーションに
対応すると考えてよい。当業者が認めるように、マイク
ロプロセッサ１１０の他のシステム構成もこの実施の形
態を有効に利用することができる。

【００２３】マイクロプロセッサ１１０はバスインター
フェースユニット（ＢＩＵ）１１２を備える。ＢＩＵ１
１２はバスＢに接続し、マイクロプロセッサ１１０とコ
ンピュータシステム１０２内の他の構成要素との間の通
信を制御する。ＢＩＵ１１２はこの機能を実行するため
の制御及びクロック回路を備える。例えば、動作速度を
高めるための書込みバッファや、内部マイクロプロセッ
サの動作とバスＢのタイミング制約を同期させるタイミ
ング回路などである。またマイクロプロセッサ１１０は
クロック発生及び制御回路１２０を備える。この例示の
マイクロプロセッサ１１０では、回路１２０はバスＢか
らのバスクロックに基づいて内部クロック相を生成す
る。この例では、内部クロック相の周波数はバスクロッ
クの周波数の倍数として選択的にプログラムすることが
できる。

【００２４】図１から明らかなように、マイクロプロセ
ッサ１１０は３レベルの内部キャッシュメモリを備え
る。最高レベルはレベル２キャッシュ１１４で、ＢＩＵ
１１２に接続する。この例ではレベル２キャッシュ１１
４は統一キャッシュで、ＢＩＵ１１２を通してバスＢか
ら全てのキャッシュ化可能なデータとキャッシュ化可能
な命令を受け、またマイクロプロセッサ１１０が与える
バストラフィックの多くはレベル２キャッシュ１１４を
通して行われる。もちろん、マイクロプロセッサ１１０
はキャッシュ１１４の周りのバストラフィックを制御し
て、あるバス読取り及び書込みを「キャッシュ化不可」
にすることもできる。図１に示すように、レベル２キャ
ッシュ１１４は２個のレベル１キャッシュ１１６に接続
する。レベル１データキャッシュ１１６_ｄはデータ専用
であり、レベル１命令キャッシュ１６_ｉは命令専用であ
る。レベル１キャッシュ１１６のどちらかがキャッシュ
ミスの場合にだけレベル２キャッシュ１１４にアクセス
することにより、マイクロプロセッサ１１０の電力消費
を最小にすることができる。更にデータ側にはレベル０
キャッシュとしてマイクロキャッシュ１１８がある。レ
ベル０キャッシュは、この例では完全な二重ポートキャ
ッシュである。

【００２５】図１に示すように、また上に述べたよう
に、マイクロプロセッサ１１０はスーパースカラ型であ
る。この例では、マイクロプロセッサ１１０は多重実行
ユニットを備え、単一命令ポインタエントリに対して最
大４命令を同時に並行して実行することができる。これ
らの実行ユニットは、条件付き分岐や整数や論理操作を
処理する２個のＡＬＵ１４２_０及び１４２_２と、浮動小
数点ユニット（ＦＰＵ）１３０と、２個の読込み・格納
ユニット１４０_０及び１４０_１と、マイクロシーケンサ
１４８を備える。２個の読込み・格納ユニット１４０は
マイクロキャッシュ１１８への２個のポートを用いて真
の並列アクセスを行い、またレジスタファイル１３９内
のレジスタへの読込み及び格納操作を行う。またデータ
マイクロ変換ルックアサイドバッファ（μＴＬＢ）１３
８を備え、論理データアドレスを物理アドレスに従来の
方法で変換する。

【００２６】これらの多重実行ユニットは書戻しの際
に、それぞれ７段階の多重パイプラインにより制御され
る。パイプライン段階は次の通り。 Ｆ 取出し： この段階は命令アドレスを生成し
て、命令キャッシュ即ちメモリから命令を読み取る。 ＰＤ０ 前復号化段階０： この段階は最大３個の取り
出されたｘ８６型の命令の長さと開始位置を決定する。 ＰＤ１ 前復号化段階１： この段階はｘ８６命令バイ
トを抽出して、復号化のための固定長書式で記録する。 ＤＣ 復号化： この段階はｘ８６命令を最小単位動
作（ＡＯｐｓ）に変換する。 ＳＣ スケジュール： この段階は該当する実行ユニ
ットに最大４ＡＯｐｓを割り当てる。 ＯＰ オペランド： この段階はＡＯｐｓが示すレジ
スタオペランドを検索する。 ＥＸ 実行： この段階はＡＯｐｓと検索されたオペ
ランドに従って実行ユニットを実行させる。 ＷＢ 書戻し： この段階は実行の結果をレジスタま
たはメモリに記憶する。

【００２７】図１に戻って、上に述べたパイプライン段
階はマイクロプロセッサ１１０内の種々の機能ブロック
が実行する。取出しユニット１２６は命令マイクロ変換
ルックアサイドバッファ（μＴＬＢ）１２２により命令
ポインタから命令アドレスを生成する。命令μＴＬＢ１
２２は、論理命令アドレスを物理アドレスに従来の方法
で変換し、レベル１命令キャッシュ１１６_ｉに与える。
命令キャッシュ１１６_ｉは取出しユニット１２６への命
令データのストリームを生成し、取出しユニット１２６
は命令コードを前復号化段階に所望のシーケンスで与え
る。推論的実行は主として取出しユニット１２６が制御
する。その詳細は後で説明する。

【００２８】命令の前復号化はマイクロプロセッサ１１
０内で２つの部分、即ち前復号化０段階１２８と前復号
化１段階１３２、に分かれる。これらの２段階は別個の
パイプライン段階として動作し、また一緒に動作して最
大３個のｘ８６命令を見つけて復号器１３４に与える。
マイクロプロセッサ１１０内のパイプラインの前復号化
段階は３命令幅である。上に述べたように、前復号化０
ユニット１２８は３個のｘ８６命令（もちろん可変長）
のサイズと位置を決定し、それ自体は３個の命令認識器
から成る。前復号化１ユニット１３２は多数バイト命令
を固定長書式で記録して復号化を容易にする。

【００２９】この例では、復号化ユニット１３４は４個
の命令復号器を備え、それぞれ前復号化１ユニット１３
２から固定長のｘ８６命令を受けて、１ないし３個の最
小単位動作（ＡＯｐｓ）を作る。ＡＯｐｓは実質的にＲ
ＩＳＣ命令と同じである。４個の復号器の中の３個は並
列に動作して、復号器ユニット１３４の出力で最大９個
のＡＯｐｓを復号化待ち行列にしてスケジューリングを
待つ。第４復号器は特殊な場合の予備である。スケジュ
ーラ１３６は復号化ユニット１３４の出力の復号化待ち
行列から最大４個のＡＯｐｓを読んで、これらのＡＯｐ
ｓを該当する実行ユニットに割り当てる。更に、オペラ
ンドユニット１４４は実行のためのオペランドを受けて
準備する。図１に示すように、オペランドユニット１４
４は、マルチプレクサ１４５を経てスケジューラ１３６
とマイクロコードＲＯＭ１４６から入力を受け、命令の
実行に用いるレジスタオペランドを取り出す。更にこの
例では、オペランドユニット１４４は記憶可能なレジス
タに結果を送るオペランド転送を行い、また読込み及び
格納の型についてＡＯｐｓのためのアドレス生成を行
う。

【００３０】マイクロシーケンサ１４８はマイクロコー
ドＲＯＭ１４６と共に、ＡＬＵ１４２と読込み・格納ユ
ニット１４０がマイクロコードエントリＡＯｐｓを実行
するのを制御する。これは一般に１サイクル内に実行す
る最後のＡＯｐｓである。この例では、マイクロシーケ
ンサ１４８はマイクロコードＲＯＭ１４６に記憶されて
いるマイクロ命令を整理して、これらのマイクロコード
化されたマイクロ命令の制御を行う。マイクロコード化
されたマイクロ命令の例は、マイクロプロセッサ１１０
では、複雑なまたは余り用いないｘ８６命令や、セグメ
ントすなわち制御レジスタを修正するｘ８６命令や、例
外や割込みの処理や、多サイクル命令（例えばＲＥＰ命
令や、全てのレジスタのＰＵＳＨ及びＰＯＰ命令など）
などである。

【００３１】またマイクロプロセッサ１１０は回路１２
４を備える。回路１２４は、ＪＴＡＧ走査試験やいくつ
かの内蔵自己試験機能の動作を制御し、製造が完了した
ときやリセットなどの他の事象のときに、マイクロプロ
セッサ１１０の動作が確実であることを確認する。

【００３２】図２は、バスインターフェースユニット１
１２とレベル２キャッシュ１１４とレベル１データキャ
ッシュ１１６_ｄの間のインターフェースについて、この
発明の接続をより詳細に示す。図２はレベル１データキ
ャッシュ１１６_ｄとレベル２キャッシュ１１４の間の接
続を示す。当業者が理解するように、この発明は図２に
示すレベル２キャッシュ１１４などのキャッシュを読込
み・格納ユニット１４０_０及び１４０_１に直接に接続し
た場合も有効である。この発明のこの２つの実施の形態
の唯一の違いは、レベル２キャッシュ１１４がデータア
クセス用の二重ポートを持つ必要があるか、読込み・格
納ユニット１４０_０及び１４０_１がレベル２キャッシュ
１１４への単一データポートを共用する必要があるか、
である。図２は、レベル２キャッシュ１１４とレベル１
命令キャッシュ１１６_ｉの間の接続を示していない。好
ましい実施の形態では、レベル２キャッシュ１１４はデ
ータキャッシュと命令キャッシュを結合したものであ
る。好ましい実施の形態では、レベル２キャッシュ１１
４とレベル１命令キャッシュ１１６_ｉの間の接続は従来
通りである。簡単のために、これらの接続は図２に示し
ていない。

【００３３】レベル２キャッシュ１１４は先取りキャッ
シュ書戻し論理２１２と、制御論理２１４と、タグ及び
アドレス２１６と、キャッシュデータ２１８を備える。
図２は更に書戻しバッファ２２０を示す。書戻しバッフ
ァ２２０は制御論理２２２と、タグ及びアドレス２２４
と、書戻しバッファデータ２２６を備える。マルチプレ
クサ２３０は制御論理２１４の制御の下に、キャッシュ
データ２１８または書戻しバッファデータ２２６からデ
ータを選択して、レベル１データキャッシュ１１６_ｄと
書戻しバッファデータ２２６に供給する。

【００３４】図３は、この発明に用いるキャッシュエン
トリのタグ及びアドレスフィールド２１６とキャッシュ
データ２１８の定義を示す。レベル２キャッシュ１１４
内の各キャッシュエントリは、一組のタグ及びアドレス
２１６と、対応するキャッシュエントリデータ２１８を
含む。図３には、従来の最も以前に用いたマーカなど、
通常用いられている他のフィールドは図示していない。
タグ及びアドレスフィールド２１６は書込み（ＷＲ）フ
ィールド３１２を含む。書込みフィールド３１２は好ま
しくは単一ビットから成る。この書込みフィールド３１
２は、キャッシュエントリを最初に用いるときは０にリ
セットされる。対応するキャッシュエントリデータに何
か書き込むと、このフィールドは１にセットされる。制
御論理２１４は書込みフィールド３１２に対するこれら
の操作を処理する。

【００３５】先取りキャッシュ書戻し論理２１２がキャ
ッシュエントリに作用する度に、書込みフィールド３１
２は０にリセットされる。非書込みサイクル（ＮＷｃｙ
ｃｌｅ）フィールド３１４は好ましくは２ビットまたは
３ビットから成る。非書込みサイクルフィールド３１４
は対応するキャッシュエントリの書込み履歴を記憶す
る。非書込みサイクルフィールド３１４は先取りキャッ
シュ書戻し論理２１２だけにより制御される。これにつ
いては後で更に説明する。読取り再生（ＲＲｃｌｍ）フ
ィールド３１６は好ましくは１ビットまたは２ビットか
ら成る。読取り再生フィールド３１６は対応するキャッ
シュエントリの読取り再生履歴を記憶する。

【００３６】読取り再生フィールド３１６はキャッシュ
エントリを開始するときゼロにリセットされる。対応す
るキャッシュエントリに書き込む度に、読取り再生フィ
ールド３１６は制御論理２１６によりゼロにリセットさ
れる。読取り再生フィールド３１６を用いるのは、後で
説明する方法で先取りキャッシュ書戻し論理２１２であ
る。汚れたフィールド（Ｄ）３１８は従来の汚れたフィ
ールドで、主メモリサブシステム１０５に最後に書き戻
した後で、対応するキャッシュエントリに書き込みがあ
ったかどうかを示す。この技術で知られているように、
汚れたフィールド３１８は全キャッシュエントリで単一
ビットか、または最小のアドレス可能なデータ語毎に１
ビットという複数ビットである。汚れたフィールド３１
８は制御論理２１４だけにより制御されるが、用いるの
は先取りキャッシュ書戻し論理２１２である。汚れたフ
ィールド３１８は最初はゼロにリセットされる、即ち全
てゼロである。キャッシュエントリの対応する最小のア
ドレス可能なデータ語に書き込む度に、制御論理２１６
はその対応するビットを１にセットする。

【００３７】対応するデータを主メモリサブシステム１
０５に書き込むと、制御論理２１４は汚れたフィールド
３１８をゼロにリセットする、即ち全てゼロにする。ア
ドレスフィールド３２０は従来のキャッシュアドレスフ
ィールドである。このアドレスフィールド３２０の長さ
は、マイクロプロセッサが用いるアドレス長さとキャッ
シュエントリデータ２１８のサイズによって決まる。単
なる例であるが、マイクロプロセッサ１１０は３２ビッ
トアドレスを用い、各アドレスは主メモリサブシステム
１０５内のバイトを選び、各キャッシュデータエントリ
の長さは３２バイトとする。この場合は、アドレスフィ
ールド３２０は２７ビットから成る。キャッシュエント
リデータ２１８は、キャッシュエントリの対応するデー
タから成る。

【００３８】図４は、この発明で用いる書戻しバッファ
の、タグ及びアドレスフィールド２２４と書戻しバッフ
ァデータ２２６の定義を示す。書戻しバッファ２２０内
の各書戻しバッファエントリは、一組のタグ及びアドレ
ス２２４と、対応する書戻しバッファエントリデータ２
２６を含む。先取り書戻し（Ｐ）フィールド３３２は好
ましくは単一ビットから成る。先取りキャッシュ書戻し
のためにレベル２キャッシュ１１４から書戻しバッファ
２２０にデータを転送すると、先取り書戻しフィールド
３３２は１にセットされる。通常の追出しキャッシュ書
戻しのためにレベル２キャッシュ１１４から書戻しバッ
ファ２２０にデータを転送すると、先取り書戻しフィー
ルド３３２は０にリセットされる。制御論理２２２は制
御論理２１４と共に先取り書戻しフィールド３３２を用
いて、書戻しバッファ２２０内の先取りキャッシュ書戻
しエントリをフラッシュするかどうか判断する。これに
ついては後で更に説明する。

【００３９】また書戻しバッファエントリは１ビット以
上から成る汚れたフィールド３３４を含む。キャッシュ
エントリの汚れたフィールド３１８が複数のビットを含
んでキャッシュエントリデータ２１８の各部を区分する
場合は、書戻しバッファエントリは汚れたフィールド３
３４としてこのフィールドの複写を必要とする。これを
用いれば、書戻しバッファ２２０はキャッシュエントリ
の汚れ部分だけを書き戻すことができる。最後に、タグ
及びアドレスフィールド２２４は、各キャッシュエント
リのアドレスフィールド３２０と同じ型のアドレスフィ
ールド３３６を更に含む。

【００４０】先取りキャッシュ書戻し論理２１２は、レ
ベル２キャッシュ１１４内の各エントリに定期的に作用
する。この発明の好ましい実施の形態では、先取りキャ
ッシュ書戻し論理２１２は比較的まれに作用する。連続
したキャッシュエントリに対して、５００から４０００
命令サイクルに一度作用すれば十分と考えられる。図５
は、レベル２キャッシュ１１４にアクセスするキャッシ
ュエントリアクセス回路を示す。回路４１０は命令クロ
ックのサイクルをカウントする。カウンタ４１０は９な
いし１２ビットから成る。９ビットで、キャッシュエン
トリ考慮の間に５１２命令サイクルを生じる。１２ビッ
トで、キャッシュエントリ考慮の間に４０９６命令サイ
クルを生じる。カウンタ４１０はフルカウントに達する
度にオーバーフロー信号を出してラッチ４１２をセット
する。セットされたラッチ４１２は活動信号を生成す
る。更に命令クロックサイクルが入ると、カウンタ４１
０はロールオーバーして、再びゼロからカウントする。

【００４１】しばらくＡＮＤゲート４１４を無視する
と、ラッチ４１２の活動信号はカウンタ４２０のカウン
ト入力を与える。キャッシュは一般に２の整数乗のサイ
ズに作られる。カウンタ４２０内の最上位ビットの数
は、キャッシュエントリの数を含むのに必要なビットの
最少数に対応する。カウンタ４２０がカウントすると、
キャッシュエントリの番号は増分される。キャッシュエ
ントリチェック動作が完了すると、先取りキャッシュ書
戻し論理２１２はキャッシュエントリチェック完了信号
を出す。このキャッシュエントリチェック完了信号によ
りラッチ４１２はリセットされる。これにより、カウン
タ４１０が次にオーバーフローするとラッチ４１２は活
動信号を再び出力することができる。このような各サイ
クル毎に、カウンタ４２０は次のキャッシュエントリ番
号への操作を可能にする。これを続けて全てのキャッシ
ュエントリを考慮し終わると、カウンタ４２０は最初の
キャッシュエントリにロールオーバーする。

【００４２】ＡＮＤゲート４１４に戻って、ラッチ４１
２の活動信号出力はＡＮＤゲート４１４の非反転入力に
入る。ＡＮＤゲート４１４の反転入力はタグビジー信号
を受ける。ＡＮＤゲート４１４の出力はカウンタ４２０
のカウント入力を与える。先取りキャッシュ書戻し論理
２１２と制御論理２１４が同じキャッシュエントリのタ
グ及びアドレス２１６に同時にアクセスする可能性があ
る。制御論理２１４はカウンタ４２０のキャッシュタグ
エントリ信号より１多い番号と、現在のアドレスに一致
するキャッシュエントリの番号が一致するかどうかを検
出する。一致する場合は、制御論理２１４は先取りキャ
ッシュ書戻し論理２１２に活動タグビジー信号を送る。
反転タグビジー信号はＡＮＤゲート４１４を閉じて、カ
ウンタ４２０のカウント動作を止める。同時に、先取り
キャッシュ書戻し論理２１２の全ての他の動作も機能が
停止する。

【００４３】制御論理２１４がキャッシュエントリへの
アクセスを完了してタグビジー信号を不活動にすると、
カウンタ４２０内のカウント動作と先取りキャッシュ書
戻し論理２１２の動作は再開する。タグビジーの間はラ
ッチ４１２はその状態を保持するので、カウント誤りは
ない。先取りキャッシュ書戻し動作は背景のタスクなの
で、このタスクは通常のキャッシュ動作を待つ。先取り
キャッシュ書戻し論理２１２は希に動作するだけなの
で、ときどきこのような機能停止が起こっても先取りキ
ャッシュ書戻し動作に悪影響を与えることはない。必要
なキャッシュタグを二重ポートメモリにして、同時にア
クセスできるようにすることは可能であるが、衝突が起
こるのは希であり、先取りキャッシュ書戻し動作がせい
ぜい数命令サイクルの間機能を停止するのは些細なこと
なので、これらのキャッシュタグを二重ポートにするた
めに回路を追加する必要はない。

【００４４】図６は、先取りキャッシュ書戻し論理２１
２の動作部の構造を示す。先取りキャッシュ書声し論理
２１２は、マルチプレクサ５０１と、加算器５０２と、
マルチプレクサ５０３と、一致回路５０４と、ＡＮＤゲ
ート５０５と、ＯＲゲート５０６と、ＡＮＤゲート５０
７と、マルチプレクサ５０８と、加算器５０９と、一致
回路５１０と、０１０データレジスタ５１１を備える。
カウンタ４２０のキャッシュエントリ番号出力により考
慮すべきキャッシュエントリを選択すると、データフィ
ールド書込み３１２と、非書込みサイクルフィールド３
１４と、読取り再生フィールド３１６が呼び出されて、
先取りキャッシュ書戻し論理２１２に与えられる。また
先取りキャッシュ書戻し論理２１２は、制御論理２１４
を経て制御論理２２２から書戻しバッファヒット信号を
受け、また制御論理２１４を経てレベル１データキャッ
シュ１１６_ｄから読取り／非書込み信号を受ける。

【００４５】先取りキャッシュ書戻し論理２１２は非書
込みフィールド３１４と読取り再生フィールド３１６の
新しい値を計算して、対応するキャッシュエントリに記
憶する。また先取りキャッシュ書戻し論理２１２は書戻
しバッファエントリフラッシュ信号を生成し、制御論理
２１４はこれを書戻しバッファ２２０に与える。先取り
キャッシュ書戻し論理２１２がキャッシュエントリを考
慮する度に、書込みフィールド３１２は必ず０にリセッ
ト、される。簡単のために、この機能を実行する回路は
示していない。また図６に示す回路は、キャッシュエン
トリの通常の考慮で、また書戻しバッファヒットの後の
キャッシュエントリの考慮で動作する。

【００４６】マルチプレクサ５０１は書込みフィールド
３１２（ＷＲ）により制御される。書込みフィールドが
１の場合は最後のサイクルの後にキャッシュエントリに
書き込みがあったことを示し、マルチプレクサ５０１は
その−１データ入力を選択する。書込みフィールドが０
の場合は最後のサイクルの後にキャッシュエントリに書
き込みがなかったことを示し、マルチプレクサ５０１は
その＋１データ入力を選択する。マルチプレクサ５０１
は加算器５０２に１入力を与える。加算器５０２の第２
入力は呼び出された非書込みサイクルフィールド３１４
（ＮＷｃｙｃｌｅ）の値を受ける。非書込みサイクルフ
ィールド３１４は好ましくは２ビットまたは３ビットで
あった。加算器５０２は対応するビット数の和を作る。
加算器５０２の最小出力は０である。したがって、複数
の連続した書込みサイクルがあっても非書込みサイクル
フィールド３１４を０以下に減分することはできない。
これを飽和引き算操作という。加算器５０２はその和出
力をマルチプレクサ５０３の１入力に与える。マルチプ
レクサ５０３は一般にこの入力を選択して、対応するキ
ャッシュエントリの非書込みサイクルフィールド３１４
に記憶する。したがって一般に非書込みフィールド３１
４は、前のサイクル中にキャッシュエントリに書き込み
がなかった場合は増分され、前のサイクル中にキャッシ
ュエントリに書き込みがあった場合は減分される。

【００４７】一致回路５０４は、非書込みサイクルフィ
ールド３１４が所定量を越えたことを検出する。これ
は、最近の非書込みサイクル数が最近の書込みサイクル
数を所定量だけ越えたときに起こる。好ましい実施の形
態では、一致回路５０４は加算器５０２のオーバーフロ
ー条件を検出する。これは和が７（２進の１１１）を越
えたことを示す。または、一致回路５０４は加算器５０
２の和出力が特定の数になるとトリガされる。一致回路
５０４はこの条件を検出すると先取りキャッシュ書戻し
信号を出す。この信号は、対応するキャッシュエントリ
のアドレスとデータを書戻しバッファ２２０に複写する
よう制御論理２１４に指示する。制御論理２１４は、先
取り書戻しフィールド３３２（Ｐ）を１にセットするよ
う制御論理２２２に指示する。これにより書込みバッフ
ァ２２０は、先取り書戻しの場合に通常のキャッシュラ
イン追出し書戻しの場合とは異なる方法で書戻しバッフ
ァヒットを処理する。

【００４８】書込みバッファ２２０の先入れ先出しが起
こると、キャッシュエントリは一般にバスインターフェ
ースユニット１１２を経て主メモリサブシステム１０５
に書き込まれる。この技術で知られているように、各書
戻しバッファエントリ内のデータの量は、バスインター
フェースユニット１１２と主メモリサブシステム１０５
へのバスＢの間のデータ幅の倍数である。バスインター
フェースユニット１１２は、このデータ幅の差を通常の
方法で補償するのに必要な、読取りと書込みのバッファ
リングとシーケンシングを行う。制御論理２１４は、書
戻しバッファ２２０に複写すると対応するキャッシュエ
ントリに汚れたフィールド３１８（Ｄ）を経てきれいと
印すか、または主メモリサプシステム１０５に実際に書
き込むまで待つ。

【００４９】先取りキャッシュ書戻し論理２１２は、Ａ
ＮＤゲート５０５とＯＲゲート５０６を経て書戻しバッ
ファエントリフラッシュ信号を出す。制御論理２２２か
らの書戻しバッファヒット信号は、制御論理２１４を経
てＡＮＤゲート５０５の非反転入力に入る。ＡＮＤゲー
ト５０５の反転入力は、制御論理２１４から読取り／非
書込み信号（Ｒ／Ｗバー）を受ける。ＡＮＤゲート５０
５はＯＲゲート５０６に１入力を与える。このようにＡ
ＮＤゲート５０５とＯＲゲート５０６は、レベル１デー
タキャッシュ１１６_ｄが書込みを要求したときに書戻し
バッファヒットを検出すると、活動的な書戻しバッファ
エントリフラッシュ信号を生成する。前に述べたよう
に、書込みの際に書戻しバッファ２２０でヒットするこ
とは、書戻しバッファエントリは主メモリサブシステム
１０５に書き込んではいけない間違ったデータを保持し
ていることを意味する。したがってこの書戻しエントリ
をフラッシュして、主メモリサブシステム１０５に書き
込まないようにしなければならない。

【００５０】書戻しバッファ２２０は先取り書戻しエン
トリでヒットしたときそのエントリをフラッシュしてよ
い。それは、このデータがレベル２キャッシュ１１４に
まだ記憶されているからである。この状態はＰフィール
ド３３２に示される。したがって、キャッシュエントリ
は書戻しバッファ２２０内にもあるが、レベル２キャッ
シュ１１４は通常はメモリアクセスに応じる。書戻しバ
ッファヒットが追い出されたキャッシュエントリに対応
する通常の書戻しで起こる場合は、何かの処理を続ける
前にこのデータをレベル２キャッシュ１１４に戻さなけ
ればならない。追出しの場合は、レベル２キャッシュ１
１４にはもうこのデータは記憶されていない。制御論理
２１４は戻った書戻しバッファエントリを記憶し、他の
キャッシュエントリを識別して置き換えすなわち追い出
さなければならない。この処理はこの技術では知られて
いるので、更に説明する必要はない。

【００５１】ＡＮＤゲート５０７も書戻しバッファヒッ
ト信号と読取り／非書込み信号を受ける。この両信号は
非反転入力に入る。ＡＮＤゲート５０７は、レベル１デ
ータキャッシュが読取り要求をしたときに書戻しバッフ
ァヒット信号を受けると活動信号を生成する。対応する
書戻しバッファエントリは、読取り再生の数に従ってフ
ラッシュされる。

【００５２】ＡＮＤゲート５０７の出力はマルチプレク
サ５０８の選択を制御する。読取りアクセス中に書戻し
バッファヒットを受けたことを示す活動出力をＡＮＤゲ
ート５０７が出した場合は、マルチプレクサ５０８はそ
の＋１入力信号を選択する。さもなければ、マルチプレ
クサ５０８はその０入力信号を選択する。マルチプレク
サ５０８は加算器５０９に１入力を与える。加算器５０
９の第２入力は呼び出された読取り再生フィールド３１
６（ＲＲｃｌｍ）の値を受ける。読取り再生フィールド
３１６は好ましくは１ビットまたは２ビットであった。
加算器５０９は対応するビット数の和を作る。この和
を、対応するキャッシュエントリの読取り再生フィール
ド３１６に記憶する。マルチプレクサ５０８は一般にそ
の０入力を選択するので、この和は一般に読取り再生フ
ィールド３１６を変えない。

【００５３】一致回路５１０は、読取り再生フィールド
３１６が所定量を越えたことを検出する。これは、書戻
しバッファ２２０からのキャッシュエントリの読取り再
生の数が所定量を超えたときに起こる。好ましい実施の
形態では、一致回路５１０は加算器５０９のオーバーフ
ロー条件を検出する。これは和が３（２進の１１）を越
えたことを示す。または、一致回路５１０は、加算器５
０９の和出力が特定の数になるとトリガされる。一致回
路５１０はこの条件を検出すると活動出力信号を出す。
この信号はＯＲゲート５０６の反転入力を与える。した
がってＯＲゲート５０６は、一致回路５１０がこの条件
を検出しない限り、読取りヒットのとき書戻しバッファ
エントリフラッシュ信号を生成する。これにより、デー
タの読取り再生は書戻しバッファに所定の回数複写する
ことができる。

【００５４】この数が越えたことを一致回路５１０が検
出すると、読み込んだときに書戻しバッファエントリは
フラッシュされず、バスインターフェース１１２を経て
主メモリサブシステム１０５に書き込むことができる。
キャッシュエントリに何か書き込まれると、読取り再生
フィールド３１６は０にリセットされる。したがって読
取り再生フィールド３１６は、間に書込みがなくて複数
の読取りを行ったときだけ限界に達する。この場合は、
マイクロプロセッサ１１０からこのアドレスへの書込み
が終わったと仮定して、キャッシュエントリを書き戻す
のがよい。

【００５５】また一致回路５１０はマルチプレクサ５０
３の選択を制御する。通常は一致回路５１０はマルチプ
レクサ５０３を制御して、加算器５０２の和出力を選択
する。一致回路５１０が活動信号を出すと、マルチプレ
クサ５０３は入力を０１０レジスタ５１１から選択す
る。これにより、書戻しバッファ２２０から読取り再生
を行う度に非書込みサイクルカウントを２（２進の０１
０）にプリセットする。したがって、読取り再生の後で
先取りキャッシュ書戻しを生成するのに必要な読取りサ
イクルは少なくてすむ。

【００５６】図７は、自動プロセッサすなわち状熊機械
の形の先取りキャッシュ書戻し論理２１２によりこの発
明を実現するプロセスのステップを、フローチャート形
式で示す。図７に示すプロセス７００は、書戻しバッフ
ァ２２０がヒットを生成するかどうか検出することから
始まる（決定ブロック７０１）。これが真でない場合
は、プロセス７００は、カウンタが次のカウントに達し
たかどうか判断する（決定ブロック７０２）。これが真
でない場合は、プロセス７００は決定ブロック７０１に
戻る。どれかが満たされるまで、このプロセスはこれら
のステップを繰り返す。

【００５７】次のカウントを検出すると、プロセス７０
０は、考慮する次のキャッシュエントリのタグがビジー
かどうか判断する（決定ブロック７０３）。通常のキャ
ッシュプロセスでキャッシュエントリにアクセスすると
き、これがときどき起こる。プロセス７００は、キャッ
シュタグがビジーでなくなるまで決定ブロック７０３の
試験を繰り返す。先取りキャッシュ書戻しは背景のプロ
セスなので、他の優先度の高いプロセスとの衝突がなく
なるまで待つ。プロセス７００はアクセスされたキャッ
シュエントリのキャッシュタグを呼び出す（処理ブロッ
ク７０４）。これらのキャッシュタグは、図３に示した
書込み（ＷＲ）フィールド３１２と、非書込みサイクル
（ＮＷｃｙｃｌｅ）フィールド３１４と、読取り再生
（ＲＲｃｌｍ）フィールド３１６と、汚れたフィールド
（Ｄ）３１８を含む。

【００５８】次にプロセス７００は、アクセスされたキ
ャッシュエントリが汚れているかどうか判断する（決定
ブロック７０５）。きれいなキャッシュエントリであれ
ば先取りキャッシュ書戻しを行う必要はない。したがっ
て、キャッシュエントリが汚れていない場合はプロセス
７００は決定ブロック７０１に戻る。キャッシュエント
リが汚れている場合は、プロセス７００は書込みフィー
ルド３１２が１かどうか判断する（決定ブロック７０
６）。書込みフィールド３１２が１の場合は、プロセス
７００は非書込みサイクルフィールド３１４を減分する
（処理ブロック７０７）。前に述べたようにこれは飽和
減算なので、非書込みサイクルフィールド３１４は０よ
り小さい値を持つことはできない。次にプロセス７００
は書込みフィールド３１２を０にリセットする（処理ブ
ロック７０８）。これら両フィールドの新しい値を、考
慮中のキャッシュエントリの対応するキャッシュタグに
記憶する。次にプロセス７００は決定ブロック７０１に
戻り、書戻しバッファヒットか（決定ブロック７０１）
または次のカウントに達する（決定ブロック７０２）ま
でループを回る。

【００５９】書込みフィールド３１２が０の場合は、プ
ロセス７００は非書込みサイクルフィールド３１４を増
分する（処理ブロック７０９）。プロセス７００は、増
分されたカウントが所定数を越えたかどうか試験する
（決定ブロック７１０）。増分されたカウントが所定数
を越えていない場合は、プロセス７００は決定ブロック
７０１に戻り、書戻しバッファヒットか（決定ブロック
７０１）または次のカウントに達する（決定ブロック７
０２）までループを回る。増分されたカウントが所定数
を越えた場合は、プロセス７００はそのキャッシュエン
トリの先取りキャッシュ書戻しを開始する（処理ブロッ
ク７１１）。次にプロセス７００は決定ブロック７０１
に戻り、書戻しバッファヒットか（決定ブロック７０
１）または次のカウントに達する（決定ブロック７０
２）までループを回る。

【００６０】書戻し場合ヒットを検出すると（決定ブロ
ック７０１）、プロセス７００はＰフィールド３３２を
チェックする（決定ブロック７１２）。前に述べたよう
にＰフィールド３３２は先取りキャッシュ書戻しでは１
に、通常のキャッシュ追出し書戻しでは０にセットされ
る。書込みバッファヒットが通常のキャッシュ追出し書
戻しエントリで起こった場合は、プロセス７００はルー
プの最初の決定ブロック７０１及び７０２に戻る。書込
みバッファヒットが先取り書戻しバッファエントリで起
こった場合は、プロセス７００はメモリアクセスが書込
みかどうか判断する（決定ブロック７１３）。書戻しバ
ッファヒットを生成したメモリアクセスが書込みの場合
は、プロセス７００は書込みフィールド３１２を１にセ
ットし（処理ブロック７１４）、非書込みサイクルフィ
ールド３１４を減分する（処理ブロック７１５）。その
後で書戻しバッファエントリをフラッシュする（処理ブ
ロック７１６）。これは先取り書戻しバッファエントリ
なので、対応するデータはまだレベル２キャッシュ１１
４に記憶されている。したがって書戻しバッファ２２０
はこのデータをキャッシュにまた複写する必要はない。
実際、通常はレベル２キャッシュ１１４は書込みメモリ
アクセスを行い、書戻しバッファ２２０はこのエントリ
をフラッシュする。書戻しバッファエントリをフラッシ
ュすると、プロセス７００はループの初めに戻る。

【００６１】書戻しバッファヒットを生成するメモリア
クセスが読取りの場合は、プロセス７００は読取り再生
フィールド３１６を増分する（処理ブロック７１７）。
次にプロセス７００は読取り再生フィールド３１６が所
定数を越えたかどうか判断する（決定ブロック７１
８）。越えた場合は、書戻しバッファエントリをフラッ
シュせず、プロセス７００はループの初めに戻る。読取
り再生フィールド３１６が所定数を越えていない場合
は、プロセス７００は書込みフィールド３１２を０にセ
ットし（処理ブロック７１９）、非書込みサイクルフィ
ールド３１４を０１０にセットする（処理ブロック７１
５）。その後で書戻しバッファエントリをフラッシュす
る（処理ブロック７１６）。書戻しバッファエントリを
フラッシュすると、プロセス７００はループの初めに戻
る。

【００６２】図８は、別の実施の形態の先取りキャッシ
ュ書戻し論理２１２の操作部の構造を示す。この別の実
施の形態では、キャッシュエントリに書き込むと非書き
サイクルフィールド３１４を０にリセットし、書戻しバ
ッファ２２０からの読取り再生は支援されない。先取り
キャッシュ書戻し論理２１２は、マルチプレクサ５１１
と、加算器５０２と、マルチプレクサ５１３と、一致回
路５０４と、ＡＮＤゲート５１５を備える。

【００６３】考慮するキャッシュエントリをカウンタ４
２０のキャッシュエントリ番号出力により選択すると、
データフィールド書込み３１２と非書込みサイクルフィ
ールド３１４を呼び出して、先取りキャッシュ書戻し論
理２１２に与える。この別の実施の形態では、読取り再
生フィールド３１６は支援されない。また先取りキャッ
シュ書戻し論理２１２は制御論理２１４を経て制御論理
２２２から書戻しバッファヒット信号を受け、また制御
論理２１４を経てレベル１データキャッシュ１１６_ｄか
ら読取り／非書込み信号を受ける。先取りキャッシュ書
戻し論理２１２は非書込みフィールド３１４の新しい値
を計算し、これを対応するキャッシュエントリに記憶す
る。また先取りキャッシュ書戻し論理２１２は書戻しバ
ッファエントリフラッシュ信号を生成し、制御論理２１
４はこれを書戻しバッファ２２０に与える。

【００６４】マルチプレクサ５１１は書込みフィールド
３１２（ＷＲ）により制御される。書込みフィールドが
１、即ち最後のサイクルの後にキャッシュエントリに書
込みがあった場合は、マルチプレクサ５１１はその０デ
ータ入力を選択する。書込みフィールドが０、即ち最後
のサイクルの後にキャッシュエントリに書込みがなかっ
た場合は、マルチプレクサ５１１はその＋１データ入力
を選択する。マルチプレクサ５１１は加算器５０２に１
入力を与える。加算器５０２の第２入力は呼び出された
非書込みサイクルフィールド３１４（ＮＷｃｙｃｌｅ）
の値を受ける。加算器５０２はその和出力をマルチプレ
クサ５１３の１入力に与える。書込みフィールド３１２
が０の場合は、マルチプレクサ５１３は一般にこの和入
力を選択する。書込みフィールド３１２が１の場合は、
マルチプレクサ５１３はその０入力を選択する。したが
って書込みフィールド３１２は、前のサイクルで書込み
がなかった場合は増分され、少なくとも一度書込みがあ
った場合は０にリセットされる。

【００６５】一致回路５０４は、非書込みサイクルフィ
ールド３１４が所定量を超えたことを検出する。これが
起こるのは、連続した非書込みサイクルの数が所定量を
超えたときである。一致回路５０４は、この条件を検出
すると先取りキャッシュ書戻し信号を生成する。これは
前に説明した通りである。

【００６６】先取りキャッシュ書戻し論理２１２はＡＮ
Ｄゲート５１５を経て書戻しバッファエントリフラッシ
ュ信号を出す。制御論理２２２からの書戻しバッファヒ
ット信号は制御論理２１４を経てＡＮＤゲート５１５の
非反転入力に入る。ＡＮＤゲート５１５の反転入力は、
制御論理２１４から読取り／非書込み信号（Ｒ／Ｗバ
ー）を受ける。ＡＮＤゲート５１５は、レベル１データ
キャッシュ１１６_ｄが書込みを要求したときに書戻しバ
ッファヒットを検出すると、活動的な書戻しバッファエ
ントリフラッシュ信号を出す。

【００６７】以上の説明に関して更に以下の項を開示す
る。 （１） 内部キャッシュを有するマイクロプロセッサ内
の先取りキャッシュ書戻しの方法であって、所定の時間
間隔毎に一度各キャッシュエントリを調べて、前記キャ
ッシュエントリが汚れているか、即ち前記キャッシュエ
ントリを主メモリに最後に書き込んだ後に前記キャッシ
ュエントリに書込みがあったか、を判断し、あるキャッ
シュエントリが汚れていると決定した場合は、前記汚れ
たキャッシュエントリの書込み履歴を調べて、前記汚れ
たキャッシュエントリが新しくないか、即ち近い将来に
書込みの可能性がないか、を判断し、前記汚れたキャッ
シュエントリが新しくない場合は、前記汚れたキャッシ
ュエントリを主メモリに書き込み、前記汚れたキャッシ
ュエントリにきれい、即ち前記キャッシュエントリを最
後に主メモリに書き込んだ後に前記キャッシュエントリ
に書込みがなかった、と印す、ステップを含む、マイク
ロプロセッサ内の先取りキャッシュ書戻しの方法。

【００６８】（２） 前記書込み履歴を調べて前記汚れ
たキャッシュエントリが新しくないかどうか判断する前
記ステップは、前記汚れたキャッシュエントリに書込み
がなかった、連続した所定の時間間隔をカウントし、前
記カウントが所定数を越えた場合は前記汚れたキャッシ
ュエントリが新しくないと決定する、ことを含む、第１
項記載のマイクロプロセッサ内の先取りキャッシュ書戻
しの方法。

【００６９】（３） 前記書込み履歴を調べて前記汚れ
たキャッシュエントリが新しくないかどうか判断する前
記ステップは、キャッシュエントリの開始の度に対応す
る非書込みカウントをゼロにセットし、前記キャッシュ
エントリに書き込む度に前記キャッシュエントリに対応
する書込みビットをセットし、書込み履歴を調べる度
に、前記対応する書込みビットがセットされていない場
合は前記非書込みカウントを増分し、前記対応する書込
みビットがセットされかつその後前記対応する書込みビ
ットがリセットされた場合は前記非書込みカウントを減
分し、前記非書込みカウントが所定数を越えた場合は前
記汚れたキャッシュエントリが新しくないと決定する、
ことを含む、第１項記載のマイクロプロセッサ内の先取
りキャッシュ書戻しの方法。

【００７０】（４） 前記書込み履歴を調べて前記汚れ
たキャッシュエントリが新しくないかどうか判断する前
記ステップは、キャッシュエントリの開始の度に対応す
る非書込みカウントをゼロにセットし、前記キャッシュ
エントリに書き込む度に前記キャッシュエントリに対応
する書込みビットをセットし、書込み履歴を調べる度
に、前記対応する書込みビットがセットされていない場
合は前記非書込みカウントを増分し、前記対応する書込
みビットがセットされかつその後前記対応する書込みビ
ットがリセットされた場合は前記非書込みカウントをゼ
ロにリセットし、前記非書込みカウントが所定数を越え
た場合は前記汚れたキャッシュエントリが新しくないと
決定する、ことを含む、第１項記載のマイクロプロセッ
サ内の先取りキャッシュ書戻しの方法。

【００７１】（５） 前記汚れたキャッシュエントリを
主メモリに書き込む前記ステップは、前記汚れたキャッ
シュエントリとその対応するアドレスを先入れ先出し書
戻しバッファの第１エントリに書き込み、主メモリが書
込みを受けることが可能なときはいつでも前記書戻しバ
ッファの最終エントリを前記主メモリに書き込む、こと
を含む、第１項記載のマイクロプロセッサ内の先取りキ
ャッシュ書戻しの方法。

【００７２】（６） 前記汚れたキャッシュエントリに
きれいと印す前記ステップは、前記汚れたキャッシュエ
ントリとその対応するアドレスを前記書戻しバッファに
書き込むと、前記汚れたキャッシュエントリにきれいと
印すことを含む、第５項記載のマイクロプロセッサ内の
先取りキャッシュ書戻しの方法。 （７） 前記汚れたキャッシュエントリにきれいと印す
前記ステップは、前記書戻しバッファが前記汚れたキャ
ッシュエントリを前記主メモリに書き込むと、前記汚れ
たキャッシュエントリにきれいと印すことを含む、第５
項記載のマイクロプロセッサ内の先取りキャッシュ書戻
しの方法。

【００７３】（８） キャッシュエントリの開始のとき
及び前記キャッシュエントリに書き込む度に、前記各キ
ャッシュエントリに対応する読取り再生カウントをセッ
トし、前記キャッシュからの各読取りの読取りアドレス
と前記書戻しバッファ内の各エントリの対応するアドレ
スとを比較し、前記読取りアドレスが前記書戻しバッフ
ァ内の任意のエントリの対応するアドレスと一致する場
合は、前記読取り再生カウントを増分し、前記読取り再
生カウントが第２の所定数を越えたかどうかを調べて判
断し、前記読取り再生カウントが前記第２の所定数を越
えていない場合に限り、前記一致するエントリを前記書
戻しバッファからフラッシュする、ことを更に含む、第
５項記載のマイクロプロセッサ内の先取りキャッシュ書
戻しの方法。

【００７４】（９） 所定の時間間隔毎に一度各キャッ
シュエントリを調べる前記ステップは、所定の時間間隔
毎に一度前記マイクロプロセッサの動作を停止し、その
後に全てのキャッシュエントリを連続的に調べ、その後
に前記マイクロプロセッサの動作を再開する、ことを含
む、第１項記載のマイクロプロセッサ内の先取りキャッ
シュ書戻しの方法。

【００７５】（１０） 所定の時間間隔毎に一度各キャ
ッシュエントリを調べる前記ステップは、前記マイクロ
プロセッサの各命令サイクルをカウントし、所定数の命
令サイクルをカウントする度に次の連続したキャッシュ
エントリを調べ、前記所定数の命令は前記所定の時間間
隔内に調べるために各キャッシュエントリをキャッシュ
エントリ数に関して選択する、ことを含む、第１項記載
のマイクロプロセッサ内の先取りキャッシュ書戻しの方
法。

【００７６】（１１） マイクロプロセッサであって、
複数のキャッシュエントリを有する内部キャッシュメモ
リであって、各キャッシュエントリは、キャッシュデー
タと、前記キャッシュデータが主メモリ内に記憶されて
いる場所を示すアドレスフィールドと、前記キャッシュ
データを最後に前記主メモリに書き込んだ後に前記キャ
ッシュデータの対応する部分に書込みがあったことを示
す、少なくとも１個の汚れたビットと、前記キャッシュ
エントリに書込みがあったことを示す書込みビットと、
複数のビットの非書込みサイクルフィールド、を備え
る、内部キャッシュメモリと、前記キャッシュメモリに
接続する先取りキャッシュ書戻し論理であって、各キャ
ッシュエントリの前記少なくとも１個の汚れたビット
と、前記書込みビットと、前記非書込みサイクルフィー
ルドに所定のシーケンスでアクセスするキャッシュエン
トリアクセス回路と、前記キャッシュデータの任意の対
応する部分が汚れていることを前記少なくとも１個の汚
れたビットが示す場合に動作する加算器であって、前記
アクセスされたキャッシュエントリの前記非書込みサイ
クルフィールドを受ける第１入力と、前記書込みビット
がセットされている場合は＋１入力を受ける第２入力
と、前記第１入力と第２入力の和を作り、前記アクセス
されたキャッシュエントリの前記非書込みサイクルフィ
ールドを前記和で置換する出力、を備える加算器と、前
記加算器に接続して前記和が所定数を越えたかどうかを
示す一致回路、を備える先取りキャッシュ書戻し論理
と、前記和が前記所定数を越えたことを前記一致回路が
示す場合は、前記アクセスされたキャッシュエントリの
前記少なくとも１個の汚れたビットにより汚れていると
示された前記キャッシュデータの少なくとも前記部分
を、前記アクセスされたキャッシュエントリの前記アド
レスフィールドに対応するアドレスで前記主メモリに書
き込む、書戻し手段、を備えるマイクロプロセッサ。

【００７７】（１２） 前記先取りキャッシュ書戻し回
路は、＋１を受ける第１入力と、−１を受ける第２入力
と、前記書込みビットを受ける制御入力と、前記加算器
の前記第２入力に接続する出力を備えるマルチプレクサ
であって、前記書込みビットがセットされている場合は
前記第１入力に前記−１を選択し、前記書込みビットが
セットされていない場合は前記第２入力に前記＋１を選
択する、マルチプレクサ、を更に備える、第１１項記載
のマイクロプロセッサ。

【００７８】（１３） 前記先取りキャッシュ書戻し回
路は、＋１を受ける第１入力と、０を受ける第２入力
と、前記書込みビットを受ける制御入力と、前記加算器
の前記第２入力に接続する出力を備える第１マルチプレ
クサであって、前記書込みビットがセットされている場
合は前記第１入力に前記＋１を選択し、前記書込みビッ
トがセットされていない場合は前記第２入力に前記０を
選択する、第１マルチプレクサと、前記加算器の前記和
を受ける第１入力と、０を受ける第２入力と、前記書込
みビットを受ける制御入力と、前記アクセスキャッシュ
エントリの前記非書込みサイクルフィールドを置換する
出力を備える第２マルチプレクサであって、前記書込み
ビットがセットされている場合は前記第１入力に前記０
を選択し、前記書込みビットがセットされていない場合
は前記第２入力に前記加算器の前記和を選択する、第２
マルチプレクサ、を更に備える、第１１項記載のマイク
ロプロセッサ。

【００７９】（１４） 前記主メモリに書き込むキャッ
シュエントリデータと前記対応するアドレスを受ける入
力と、前記主メモリが書込みを受けることが可能なとき
はいつでも前記主メモリに書き込む出力を備える、先入
れ先出し書戻しバッファ、を更に備える、第１１項記載
のマイクロプロセッサ。 （１５） 前記キャッシュエントリとその対応するアド
レスを前記書戻しバッファに書き込むと、前記先取りキ
ャッシュ書戻し論理は前記キャッシュエントリにきれい
と印す、第１４項記載のマイクロプロセッサ。 （１６） 対応する書戻しバッファエントリを前記書戻
しバッファが前記主メモリに書き込むと、前記先取りキ
ャッシュ書戻し論理は前記キャッシュエントリにきれい
と印す、第１４項記載のマイクロプロセッサ。

【００８０】（１７） 前記キャッシュエントリは、前
記キャッシュエントリの初期設定のとき及び前記キャッ
シュエントリへの書込みの度に、ゼロにセットされる読
取り再生フィールドを更に含み、前記書戻しバッファ
は、先取り書戻しのためのキャッシュエントリとその対
応するアドレスを複写するとセットされ、キャッシュエ
ントリ追出しのためのキャッシュエントリとその対応す
るアドレスを複写するとリセットされる、先取り書戻し
ビットを含み、各メモリ読取りの読取りアドレスと前記
書戻しバッファ内の各エントリの前記対応するアドレス
とを比較し、前記先取りキャッシュ書戻し論理は、０を
受ける第１入力と、＋１を受ける第２入力と、前記書戻
しバッファに接続する制御入力を備える第２マルチプレ
クサであって、前記読取りアドレスと、その先取り書戻
しビットがセットされている書戻しバッファの任意の対
応するアドレスとの一致を前記書戻しバッファが検出し
なかった場合は前記第１入力に前記０を選択し、前記読
取りアドレスと、書戻しバッファの任意の対応するアド
レスとの一致を前記書戻しバッファが検出した場合は前
記第２入力に前記＋１を選択する、第２マルチプレクサ
と、前記アクセスされたキャッシュエントリの前記読取
り再生フィールドを受ける第１入力と、前記第２マルチ
プレクサの前記出力に接続する第２入力と、前記第１入
力と第２入力の第２の和を作り、前記アクセスされたキ
ャッシュエントリの前記読取り再生フィールドを前記第
２の和で置換する出力、を備える第２加算器と、前記第
２加算器に接続して、前記第２の和が第２の所定数を越
えたかどうかを示す、第２一致回路、を備え、前記書戻
しバッファは、前記第２の和が前記第２の所定数を越え
たことを前記第２一致回路が示した場合は前記書戻しバ
ッファから前記一致するエントリをフラッシュする、第
１４項記載のマイクロプロセッサ。

【００８１】（１８） 前記キャッシュエントリアクセ
ス回路は、所定数のビットと、命令クロックを受けて命
令サイクルをカウントするカウント入力と、フルカウン
トに達するとオーバーフロー信号を生成する出力、を有
する第１カウンタと、前記第１カウンタの前記オーバー
フロー信号を受けるカウント入力と、カウントを出力し
て対応するキャッシュエントリにアクセスする出力、を
有する第２カウンタ、を備える、第１１項記載のマイク
ロプロセッサ。

【００８２】（１９） 内部キャッシュの汚れたエント
リを先取りして書き戻すマイクロプロセッサを提供す
る。各キャッシュエントリを所定の時間間隔に一度調べ
て、キャッシュエントリが汚れているかどうか判断する
（７０５）。汚れている場合は、書込み履歴を調べてキ
ャッシュエントリが新しくないかどうか判断する（７０
６）。新しくない場合は、キャッシュエントリを先取り
して主メモリに書き戻し、きれいと印す（７１１）。書
込み履歴は、キャッシュエントリに書込みがなかった期
間の連続した所定の時間間隔の数のカウントを含む。カ
ウントが所定数を越えた場合はキャッシュエントリは新
しくない（７１０）。書込み履歴を調べる度に、非書込
みカウントを、前のサイクル中にキャッシュエントリに
書込みがあった場合は増分し（７０９）、なかった場合
は減分する（７０７）。または、キャッシュエントリに
書込みがあった場合は非書込みカウントをゼロにセット
する。書戻しバッファに複写すると、または書戻しバッ
ファが汚れたキャッシュエントリを主メモリに書き込む
と、汚れたキャッシュエントリにきれいと印す。書込み
アドレスが書戻しバッファエントリのアドレスのどれか
と一致する場合は、一致するエントリを書戻しバッファ
からフラッシュする。

【図面の簡単な説明】

この発明の各態様を以下の図面に示す。

【図１】この発明のマイクロプロセッサの全体構造を示
すブロック図。

【図２】この発明のバスインターフェースユニットと、
データキャッシュと、低レベルデータキャッシュと、書
戻しバッファの間の関係を示すブロック図。

【図３】この発明の好ましい実施の形熊のキャッシュエ
ントリビットの定義を示す図。

【図４】この発明の好ましい実施の形態の書戻しバッフ
ァビットの定義を示す図。

【図５】この発明の先取りキャッシュ書戻し論理の好ま
しい実施の形態のタイミング部の構造を示す図。

【図６】この発明の先取りキャッシュ書戻し論理のタグ
処理部の好ましい実施の形態の構造を示す図。

【図７】この発明の先取りキャッシュ書戻し論理の好ま
しい実施の形態の動作を示す流れ図。

【図８】この発明の先取りキャッシュ書戻し論理のタグ
処理部の、別の好ましい実施の形態の構造を示す図。

【符号の説明】

１１０ マイクロプロセッサ １１２ バスインターフェースユニット １１４ レベル２キャッシュ １１６_ｌ レベル１命令キャッシュ １１６_ｄ レベル１データキャッシュ ２１２ 先取りキャッシュ書戻し論理 ２２０ 書戻しバッファ

Claims (2)

【特許請求の範囲】
1. 【請求項１】内部キャッシュを有するマイクロプロセッ
   サ内の先取りキャッシュ書戻しの方法であって、 所定の時間間隔毎に一度各キャッシュエントリを調べ
   て、前記キャッシュエントリが汚れているか、即ち前記
   キャッシュエントリを主メモリに最後に書き込んだ後に
   前記キャッシュエントリに書込みがあったか、を判断
   し、 あるキャッシュエントリが汚れていると決定した場合
   は、前記汚れたキャッシュエントリの書込み履歴を調べ
   て、前記汚れたキャッシュエントリが新しくないか、即
   ち近い将来に書込みの可能性がないか、を判断し、 前記汚れたキャッシュエントリが新しくない場合は、前
   記汚れたキャッシュエントリを主メモリに書き込み、前
   記汚れたキャッシュエントリにきれい、即ち前記キャッ
   シュエントリを最後に主メモリに書き込んだ後に前記キ
   ャッシュエントリに書込みがなかった、と印す、ステッ
   プを含む、マイクロプロセッサ内の先取りキャッシュ書
   戻しの方法。
2. 【請求項２】マイクロプロセッサであって、 複数のキャッシュエントリを有する内部キャッシュメモ
   リであって、各キャッシュエントリは、 キャッシュデータと、 前記キャッシュデータが主メモリ内に記憶されている場
   所を示すアドレスフィールドと、 前記キャッシュデータを最後に前記主メモリに書き込ん
   だ後に前記キャッシュデータの対応する部分に書込みが
   あったことを示す、少なくとも１個の汚れたビットと、 前記キャッシュエントリに書込みがあったことを示す書
   込みビットと、 複数のビットの非書込みサイクルフィールド、 を備える、内部キャッシュメモリと、 前記キャッシュメモリに接続する先取りキャッシュ書戻
   し論理であって、 各キャッシュエントリの前記少なくとも１個の汚れたビ
   ットと、前記書込みビットと、前記非書込みサイクルフ
   ィールドに所定のシーケンスでアクセスするキャッシュ
   エントリアクセス回路と、 前記キャッシュデータの任意の対応する部分が汚れてい
   ることを前記少なくとも１個の汚れたビットが示す場合
   に動作する加算器であって、前記アクセスされたキャッ
   シュエントリの前記非書込みサイクルフィールドを受け
   る第１入力と、前記書込みビットがセットされている場
   合は＋１入力を受ける第２入力と、前記第１入力と第２
   入力の和を作り、前記アクセスされたキャッシュエント
   リの前記非書込みサイクルフィールドを前記和で置換す
   る出力、を備える加算器と、 前記加算器に接続して前記和が所定数を越えたかどうか
   を示す一致回路、を備える先取りキャッシュ書戻し論理
   と、 前記和が前記所定数を越えたことを前記一致回路が示す
   場合は、前記アクセスされたキャッシュエントリの前記
   少なくとも１個の汚れたビットにより汚れていると示さ
   れた前記キャッシュデータの少なくとも前記部分を、前
   記アクセスされたキャッシュエントリの前記アドレスフ
   ィールドに対応するアドレスで前記主メモリに書き込
   む、書戻し手段、を備えるマイクロプロセッサ。