JPH10233632A - 高圧側ｍｏｓｆｅｔゲート保護シャント回路 - Google Patents
高圧側ｍｏｓｆｅｔゲート保護シャント回路Info
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- JPH10233632A JPH10233632A JP9370080A JP37008097A JPH10233632A JP H10233632 A JPH10233632 A JP H10233632A JP 9370080 A JP9370080 A JP 9370080A JP 37008097 A JP37008097 A JP 37008097A JP H10233632 A JPH10233632 A JP H10233632A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- Electronic Switches (AREA)
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- Protection Of Static Devices (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 出力駆動トランジスタ（１０）を保護するた
めの高圧側ＭＯＳＦＥＴゲート保護シャント回路を与え
る。 【解決手段】 この出力駆動トランジスタ（１０）が出
力回路点（１２）での負荷（１８）を駆動できるように
なっており、感知抵抗（２７）が供給電圧端子と出力回
路点（１２）の間に配置され、トランジスタ（１０）の
ゲートが電流制限ドライバ（２０）によって駆動され、
トランジスタ（１０）のゲート酸化物間の電圧がこのト
ランジスタを破壊してしまう所定の電圧を越える電圧に
ならないようにするために、バイパストランジスタ（３
２）がＭＯＳＦＥＴドライバ（２０）の出力（１４）と
供給端子（１１）との間に配置され、このトランジスタ
（３２）のゲートが出力回路点（１２）に接続されてト
ランジスタ（１０）のゲートの電圧が出力回路点（１
２）の電圧以下のあるスレッショルド電圧に制限される
ように構成する。
めの高圧側ＭＯＳＦＥＴゲート保護シャント回路を与え
る。 【解決手段】 この出力駆動トランジスタ（１０）が出
力回路点（１２）での負荷（１８）を駆動できるように
なっており、感知抵抗（２７）が供給電圧端子と出力回
路点（１２）の間に配置され、トランジスタ（１０）の
ゲートが電流制限ドライバ（２０）によって駆動され、
トランジスタ（１０）のゲート酸化物間の電圧がこのト
ランジスタを破壊してしまう所定の電圧を越える電圧に
ならないようにするために、バイパストランジスタ（３
２）がＭＯＳＦＥＴドライバ（２０）の出力（１４）と
供給端子（１１）との間に配置され、このトランジスタ
（３２）のゲートが出力回路点（１２）に接続されてト
ランジスタ（１０）のゲートの電圧が出力回路点（１
２）の電圧以下のあるスレッショルド電圧に制限される
ように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は一般的に集積回路保
護装置に関し、より詳細には、ＭＯＳＦＥＴトランジス
タのゲートとソースあるいはドレインとの間に配置され
る保護装置に関する。
護装置に関し、より詳細には、ＭＯＳＦＥＴトランジス
タのゲートとソースあるいはドレインとの間に配置され
る保護装置に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴはソース、ゲートおよびド
レインを有し、そのソースおよびドレインが確定領域と
して半導体基体内に典型的に定められるようにして製造
される。ソース／ドレイン領域は１つのチャンネルによ
り隔てられ、そのチャンネル上にゲート電極が配置され
る。ゲート電極はチャンネル領域からゲート酸化物の薄
層だけ隔てられている。このゲート酸化物の厚さはトラ
ンジスタのある特性を決定し、典型的には可及的に薄く
製造される。しかしながら、ゲート酸化物の厚さが薄く
なるにつれて、酸化物の降伏電圧が減少する。例えば、
３ボルトのトランジスタにおいて、５あるいは６ボルト
を越える電圧がゲート酸化物に対するストレスとなっ
て、そのトランジスタを破壊してしまうことになる。従
って、どのようなトランジスタでもゲート酸化物降伏電
圧がそのゲート対ソースあるいはゲート対ドレイン降伏
電圧を越えないようにする種々の装置が与えられてき
た。
レインを有し、そのソースおよびドレインが確定領域と
して半導体基体内に典型的に定められるようにして製造
される。ソース／ドレイン領域は１つのチャンネルによ
り隔てられ、そのチャンネル上にゲート電極が配置され
る。ゲート電極はチャンネル領域からゲート酸化物の薄
層だけ隔てられている。このゲート酸化物の厚さはトラ
ンジスタのある特性を決定し、典型的には可及的に薄く
製造される。しかしながら、ゲート酸化物の厚さが薄く
なるにつれて、酸化物の降伏電圧が減少する。例えば、
３ボルトのトランジスタにおいて、５あるいは６ボルト
を越える電圧がゲート酸化物に対するストレスとなっ
て、そのトランジスタを破壊してしまうことになる。従
って、どのようなトランジスタでもゲート酸化物降伏電
圧がそのゲート対ソースあるいはゲート対ドレイン降伏
電圧を越えないようにする種々の装置が与えられてき
た。
【０００３】ＭＯＳＦＥＴの１つの応用にあって、モー
タのような誘導性負荷を駆動する駆動回路が与えられ
る。装置がオフになると、逆ｅｍｆが発生し、これは出
力回路点での電圧を高電圧に駆動する。典型的にはこの
駆動トランジスタのゲートは低圧に引かれるため、これ
は、ソースおよびゲート間の電圧がそのゲート対ソース
降伏電圧を越える結果にする。この問題を解決するため
に、トランジスタのゲートおよびソース間に逆直列接続
（ｂａｃｋ−ｔｏ−ｂａｃｋ）ツェナーダイオードが配
置される。電圧がツェナーの降伏電圧以上に上昇する
と、電流が導通し、ゲートおよびソース間で電圧制限が
生じるようになる。しかしながら、この電流はツェナー
および駆動回路を通って接地に流れて、ツェナーダイオ
ードと駆動回路とで消散され、過大な高逆ｅｍｆ電圧が
生じてしまう。
タのような誘導性負荷を駆動する駆動回路が与えられ
る。装置がオフになると、逆ｅｍｆが発生し、これは出
力回路点での電圧を高電圧に駆動する。典型的にはこの
駆動トランジスタのゲートは低圧に引かれるため、これ
は、ソースおよびゲート間の電圧がそのゲート対ソース
降伏電圧を越える結果にする。この問題を解決するため
に、トランジスタのゲートおよびソース間に逆直列接続
（ｂａｃｋ−ｔｏ−ｂａｃｋ）ツェナーダイオードが配
置される。電圧がツェナーの降伏電圧以上に上昇する
と、電流が導通し、ゲートおよびソース間で電圧制限が
生じるようになる。しかしながら、この電流はツェナー
および駆動回路を通って接地に流れて、ツェナーダイオ
ードと駆動回路とで消散され、過大な高逆ｅｍｆ電圧が
生じてしまう。
【０００４】
【発明が解決しようとする課題】従って、発明が解決し
ようとする課題は出力駆動トランジスタを保護するため
の高圧側ＭＯＳＦＥＴゲート保護シャント回路を与える
ことである。
ようとする課題は出力駆動トランジスタを保護するため
の高圧側ＭＯＳＦＥＴゲート保護シャント回路を与える
ことである。
【０００５】
【課題を解決するための手段】本明細書で開示される本
発明は、供給電圧と負荷を接続した出力との間に接続さ
れたソース／ドレイン路を有するドライバＭＯＳＦＥＴ
のためのゲート保護回路からなる。このゲート保護回路
は、ドライバＭＯＳＦＥＴのゲートを動作モード時には
それが導通となるように高電圧に駆動しかつ絶縁モード
時にはそれが非導通となるように低電圧に駆動するため
の電流制限ドライバを含んでいる。供給電圧と電流制限
ドライバの出力との間には出力回路点での出力電圧の関
数としてそれに電流を供給するためのバイパス装置が接
続されている。このため、バイパス装置を介して電流制
限ドライバの出力に供給される電流は、ドライバＭＯＳ
ＦＥＴのゲート・ソース間の電圧を所定の最大電圧に制
限するようなレベルとなる。これは、電流制限ドライバ
がドライバＭＯＳＦＥＴのゲートを低圧に駆動している
時に電流が出力から電流制限ドライバに流れないように
する。
発明は、供給電圧と負荷を接続した出力との間に接続さ
れたソース／ドレイン路を有するドライバＭＯＳＦＥＴ
のためのゲート保護回路からなる。このゲート保護回路
は、ドライバＭＯＳＦＥＴのゲートを動作モード時には
それが導通となるように高電圧に駆動しかつ絶縁モード
時にはそれが非導通となるように低電圧に駆動するため
の電流制限ドライバを含んでいる。供給電圧と電流制限
ドライバの出力との間には出力回路点での出力電圧の関
数としてそれに電流を供給するためのバイパス装置が接
続されている。このため、バイパス装置を介して電流制
限ドライバの出力に供給される電流は、ドライバＭＯＳ
ＦＥＴのゲート・ソース間の電圧を所定の最大電圧に制
限するようなレベルとなる。これは、電流制限ドライバ
がドライバＭＯＳＦＥＴのゲートを低圧に駆動している
時に電流が出力から電流制限ドライバに流れないように
する。
【０００６】本発明の他の特徴において、バイパス装置
は供給電圧と電流制限ドライバの出力との間にソース／
ドレインを有しかつ出力に接続したゲートを備えたバイ
パスＮチャンネルトランジスタを有する。電流制限ドラ
イバの出力での電圧が少なくともあるスレッショルド電
圧だけ出力ノードでの電圧以下に降下すると、この電圧
を維持するようにバイパストランジスタを介して十分な
電流が引き出される。
は供給電圧と電流制限ドライバの出力との間にソース／
ドレインを有しかつ出力に接続したゲートを備えたバイ
パスＮチャンネルトランジスタを有する。電流制限ドラ
イバの出力での電圧が少なくともあるスレッショルド電
圧だけ出力ノードでの電圧以下に降下すると、この電圧
を維持するようにバイパストランジスタを介して十分な
電流が引き出される。
【０００７】本発明の更に他の特徴において、感知抵抗
がドライバＭＯＳＦＥＴのソース／ドレイン路と並列に
配置される。絶縁モード時にこの感知抵抗を介して電流
が流れる。バイパストランジスタは、電流が感知抵抗を
通って電流制限ドライバの出力に流れる必要をなしに、
ドライバＭＯＳＦＥＴのゲート・ソース間の電圧の制限
機能を与える。
がドライバＭＯＳＦＥＴのソース／ドレイン路と並列に
配置される。絶縁モード時にこの感知抵抗を介して電流
が流れる。バイパストランジスタは、電流が感知抵抗を
通って電流制限ドライバの出力に流れる必要をなしに、
ドライバＭＯＳＦＥＴのゲート・ソース間の電圧の制限
機能を与える。
【０００８】
【発明の実施の形態】図１Ａを参照すれば、そこには従
来技術のゲート対ソース電圧クランプ回路の回路図が示
されている。出力駆動回路はＮチャンネルトランジスタ
１０を有し、そのドレインはＶs で表された供給回路点
１１に接続され、そのソースは出力回路点１２に接続さ
れ、そのゲートはゲート回路点１４に接続される。出力
回路点１２はＮチャンネルトランジスタ１６のドレイン
に接続され、そのトランジスタ１６のゲートおよびソー
スは接地される。出力回路点１２はまた負荷１８の１つ
の側に接続され、負荷１８はモータのような誘導性の負
荷で実現される。このため、電圧が接続解除されると、
すなわち負荷１８から電圧および電流が接続解除される
と、逆ｅｍｆ電圧が発生する可能性がある。トランジス
タ１０および１６はブリッジ回路網の半分を形成し、こ
こでトランジスタ１０のスイッチング動作は３状態条件
（出力が「フロート」の状態）にスイッチされ得るよう
な動作にしてしまう。
来技術のゲート対ソース電圧クランプ回路の回路図が示
されている。出力駆動回路はＮチャンネルトランジスタ
１０を有し、そのドレインはＶs で表された供給回路点
１１に接続され、そのソースは出力回路点１２に接続さ
れ、そのゲートはゲート回路点１４に接続される。出力
回路点１２はＮチャンネルトランジスタ１６のドレイン
に接続され、そのトランジスタ１６のゲートおよびソー
スは接地される。出力回路点１２はまた負荷１８の１つ
の側に接続され、負荷１８はモータのような誘導性の負
荷で実現される。このため、電圧が接続解除されると、
すなわち負荷１８から電圧および電流が接続解除される
と、逆ｅｍｆ電圧が発生する可能性がある。トランジス
タ１０および１６はブリッジ回路網の半分を形成し、こ
こでトランジスタ１０のスイッチング動作は３状態条件
（出力が「フロート」の状態）にスイッチされ得るよう
な動作にしてしまう。
【０００９】回路点１４でのトランジスタ１０のゲート
はＭＯＳＦＥＴドライバ回路２０の出力に接続される。
ＭＯＳＦＥＴドライバ回路２０は、回路点１４での出力
が電圧Ｖポンプに引っ張られると、あるいは接地電位に
引っ張られると、電流制限出力を与えるようなドライバ
回路である。この電圧Ｖポンプは供給電圧に１０ボルト
のような付加電圧を加えたものに等しい。従って、この
ポンプ電圧はＶs ＋１０ボルトに等しくなる。しかしな
がら、ＭＯＳＦＥＴドライバ２０が出力を高圧に引っ張
るように入力２２で制御回路により制御される時には、
電流がＶポンプ供給源から引き出されて、回路点１４に
入力されるが、回路点１４への電流は制限される。更
に、回路点１４が低圧に引っ張られる時には、有限量の
電流を回路点１４から引き出すことができるに過ぎな
い。
はＭＯＳＦＥＴドライバ回路２０の出力に接続される。
ＭＯＳＦＥＴドライバ回路２０は、回路点１４での出力
が電圧Ｖポンプに引っ張られると、あるいは接地電位に
引っ張られると、電流制限出力を与えるようなドライバ
回路である。この電圧Ｖポンプは供給電圧に１０ボルト
のような付加電圧を加えたものに等しい。従って、この
ポンプ電圧はＶs ＋１０ボルトに等しくなる。しかしな
がら、ＭＯＳＦＥＴドライバ２０が出力を高圧に引っ張
るように入力２２で制御回路により制御される時には、
電流がＶポンプ供給源から引き出されて、回路点１４に
入力されるが、回路点１４への電流は制限される。更
に、回路点１４が低圧に引っ張られる時には、有限量の
電流を回路点１４から引き出すことができるに過ぎな
い。
【００１０】トランジスタ１０のゲート酸化物を保護す
るために、ツェナーダイオード２４および２６からなる
逆直列接続ツェナー回路が使用され、ツェナーダイオー
ド２４のアノードは回路点１４に接続され、そのカソー
ドはツェナーダイオード２６のカソードに接続され、ツ
ェナーダイオード２６のアノードは回路点１２に接続さ
れる。動作にあって、回路点１４が低圧に引っ張られる
と、逆ｅｍｆが回路点１２を高圧にする可能性が生じ
る。これは２０ボルト程の高電圧となる。これが生じる
と、Ｚ２で表されたツェナーダイオード２６は順方向に
導通し、Ｚ１で表されたツェナーダイオード２４はその
ツェナーダイオード２４間の電圧がそのツェナー降伏電
圧を越えるまで導通しない。典型的にこれは１０ボルト
である。従って、ツェナーダイオード２４および２６の
組合せ回路間の電圧はツェナーダイオード２４のツェナ
ー降伏電圧とダイオード２６間の順方向電圧降下との組
合せとなる。これはほぼ１１ボルトとなる。従って、電
流はツェナーダイオード２４および２６を通って回路点
１４に、次いでドライバ２０を通って接地に流れる。ド
ライバ２０は、上述したように、回路点１４での電圧が
１１ボルトだけ回路点１２での電圧以下となるように電
流制限される。この電流は、回路点１２での電圧が１１
ボルトよりも小さい電圧に低下するまでツェナーダイオ
ード２４および２６並びにＭＯＳＦＥＴドライバ２０を
通して引かれ続け、この電圧低下時には電流はツェナー
ダイオード２４および２６を通して引かれるのを停止す
る。更に、ＭＯＳＦＥＴドライバ２０が回路点１４を高
圧に引っ張る時には、回路点１４での電圧はほぼ２０ボ
ルトの電圧となる。回路点１２での初期電圧が低けれ
ば、ツェナーダイオード２４は順方向に導通し、ツェナ
ーダイオード２６は１０ボルトの電圧で降伏する。従っ
て、回路点１４は回路点１２より１１ボルト以上にはな
り得ない。ＭＯＳＦＥＴドライバ２０の電流制限機能は
回路点１４がそのレベル以上には上昇しないようにする
ことにある。しかしながら、回路点１２が高圧側に引っ
張られるにつれて、回路点１４は供給電圧まで引っ張ら
れてしまう。ツェナーダイオード２４および２６は１１
ボルトを越えない電圧がトランジスタ１０のゲート酸化
物層にわたってゲートおよびソース間で与えられるよう
にする。上述したように、この電流システムの欠点は、
全ての電流消散がＭＯＳＦＥＴドライバ２０およびツェ
ナーダイオード２４および２６によって処理されなけれ
ばならないことにある。更に、後に述べるように、負荷
１８への電流の感知動作が外部の感知トランジスタ（図
示せず）で実現されるならば、トランジスタ１０がオフ
にされる時に回路点１２に供給される電流は負荷１８へ
の電流とツェナーダイオード２４および２６並びにＭＯ
ＳＦＥＴドライバ２０への電流とを組み合せたものとな
る。ある応用において、これは保護動作の間に誤った感
知動作を与えてしまう。
るために、ツェナーダイオード２４および２６からなる
逆直列接続ツェナー回路が使用され、ツェナーダイオー
ド２４のアノードは回路点１４に接続され、そのカソー
ドはツェナーダイオード２６のカソードに接続され、ツ
ェナーダイオード２６のアノードは回路点１２に接続さ
れる。動作にあって、回路点１４が低圧に引っ張られる
と、逆ｅｍｆが回路点１２を高圧にする可能性が生じ
る。これは２０ボルト程の高電圧となる。これが生じる
と、Ｚ２で表されたツェナーダイオード２６は順方向に
導通し、Ｚ１で表されたツェナーダイオード２４はその
ツェナーダイオード２４間の電圧がそのツェナー降伏電
圧を越えるまで導通しない。典型的にこれは１０ボルト
である。従って、ツェナーダイオード２４および２６の
組合せ回路間の電圧はツェナーダイオード２４のツェナ
ー降伏電圧とダイオード２６間の順方向電圧降下との組
合せとなる。これはほぼ１１ボルトとなる。従って、電
流はツェナーダイオード２４および２６を通って回路点
１４に、次いでドライバ２０を通って接地に流れる。ド
ライバ２０は、上述したように、回路点１４での電圧が
１１ボルトだけ回路点１２での電圧以下となるように電
流制限される。この電流は、回路点１２での電圧が１１
ボルトよりも小さい電圧に低下するまでツェナーダイオ
ード２４および２６並びにＭＯＳＦＥＴドライバ２０を
通して引かれ続け、この電圧低下時には電流はツェナー
ダイオード２４および２６を通して引かれるのを停止す
る。更に、ＭＯＳＦＥＴドライバ２０が回路点１４を高
圧に引っ張る時には、回路点１４での電圧はほぼ２０ボ
ルトの電圧となる。回路点１２での初期電圧が低けれ
ば、ツェナーダイオード２４は順方向に導通し、ツェナ
ーダイオード２６は１０ボルトの電圧で降伏する。従っ
て、回路点１４は回路点１２より１１ボルト以上にはな
り得ない。ＭＯＳＦＥＴドライバ２０の電流制限機能は
回路点１４がそのレベル以上には上昇しないようにする
ことにある。しかしながら、回路点１２が高圧側に引っ
張られるにつれて、回路点１４は供給電圧まで引っ張ら
れてしまう。ツェナーダイオード２４および２６は１１
ボルトを越えない電圧がトランジスタ１０のゲート酸化
物層にわたってゲートおよびソース間で与えられるよう
にする。上述したように、この電流システムの欠点は、
全ての電流消散がＭＯＳＦＥＴドライバ２０およびツェ
ナーダイオード２４および２６によって処理されなけれ
ばならないことにある。更に、後に述べるように、負荷
１８への電流の感知動作が外部の感知トランジスタ（図
示せず）で実現されるならば、トランジスタ１０がオフ
にされる時に回路点１２に供給される電流は負荷１８へ
の電流とツェナーダイオード２４および２６並びにＭＯ
ＳＦＥＴドライバ２０への電流とを組み合せたものとな
る。ある応用において、これは保護動作の間に誤った感
知動作を与えてしまう。
【００１１】ここで図１Ｂを参照すれば、そこにはＭＯ
ＳＦＥＴドライバ２０の出力駆動回路の回路図が示され
ている。ＭＯＳＦＥＴドライバ２０はＰチャンネルトラ
ンジスタ３０からなるＣＭＯＳトランジスタの反転構造
体を含んでおり、そのトランジスタ３０のソース／ドレ
イン路は電流源３２と出力回路点３４との間に接続さ
れ、出力回路点３４は回路点１４に接続される。電流源
３２の他の側はＶポンプ供給入力に接続される。回路点
３４は、また、Ｎチャンネルトランジスタ３６のソース
／ドレイン路を介して電流源３８にも接続される。電流
源３８の他の側は接地される。トランジスタ３０および
３６のゲートは共に回路点４０に接続され、これは入力
である。トランジスタ３０、３６の一方がオンになる
と、それらはそれぞれの電流源３２および３８によって
決定されるような有限量の電流を与えることができるに
過ぎないことが解る。従って、これは電流制限動作を与
える。
ＳＦＥＴドライバ２０の出力駆動回路の回路図が示され
ている。ＭＯＳＦＥＴドライバ２０はＰチャンネルトラ
ンジスタ３０からなるＣＭＯＳトランジスタの反転構造
体を含んでおり、そのトランジスタ３０のソース／ドレ
イン路は電流源３２と出力回路点３４との間に接続さ
れ、出力回路点３４は回路点１４に接続される。電流源
３２の他の側はＶポンプ供給入力に接続される。回路点
３４は、また、Ｎチャンネルトランジスタ３６のソース
／ドレイン路を介して電流源３８にも接続される。電流
源３８の他の側は接地される。トランジスタ３０および
３６のゲートは共に回路点４０に接続され、これは入力
である。トランジスタ３０、３６の一方がオンになる
と、それらはそれぞれの電流源３２および３８によって
決定されるような有限量の電流を与えることができるに
過ぎないことが解る。従って、これは電流制限動作を与
える。
【００１２】ここで図２を参照すれば、そこには本発明
による一実施例のための高圧側ＭＯＳＦＥＴゲート保護
シャント回路の回路図が示されている。トランジスタ１
０はそのソース／ドレイン間に感知抵抗２７を配置して
有しており、その感知抵抗２７は、供給レール１１と出
力回路点１２との間で電流がトランジスタ１０のソース
／ドレインの周りをバイパスして負荷１８に細流電流を
与えることができるような極めて高いインピーダンスの
ものである。このトランジスタ間の電圧は差動増幅器２
８で感知される。この感知抵抗２７はトランジスタ１０
がオフの時に負荷への電流が決定されることができるよ
うにし、この抵抗２７およびそれに関連した感知動作は
速度制御を行うような態様に関連する。しかしながら、
トランジスタ１０がオフの時には、図１Ａの従来技術に
よる回路で使用される時の抵抗２７を通る電流は供給レ
ール１１から回路点１２および負荷１８へ、またツェナ
ーダイオード２４および２６を介して回路点１４への電
流となることが解る。この結果、非導通時あるいは３状
態モードの間での負荷への電流の測定に誤りを生じさせ
てしまう。
による一実施例のための高圧側ＭＯＳＦＥＴゲート保護
シャント回路の回路図が示されている。トランジスタ１
０はそのソース／ドレイン間に感知抵抗２７を配置して
有しており、その感知抵抗２７は、供給レール１１と出
力回路点１２との間で電流がトランジスタ１０のソース
／ドレインの周りをバイパスして負荷１８に細流電流を
与えることができるような極めて高いインピーダンスの
ものである。このトランジスタ間の電圧は差動増幅器２
８で感知される。この感知抵抗２７はトランジスタ１０
がオフの時に負荷への電流が決定されることができるよ
うにし、この抵抗２７およびそれに関連した感知動作は
速度制御を行うような態様に関連する。しかしながら、
トランジスタ１０がオフの時には、図１Ａの従来技術に
よる回路で使用される時の抵抗２７を通る電流は供給レ
ール１１から回路点１２および負荷１８へ、またツェナ
ーダイオード２４および２６を介して回路点１４への電
流となることが解る。この結果、非導通時あるいは３状
態モードの間での負荷への電流の測定に誤りを生じさせ
てしまう。
【００１３】図１Ａの回路に対してなされる改良は電源
供給レール１１から直接回路点１４への別置した電流路
で実現される。これはＮチャンネルトランジスタ３２の
ソース／ドレイン路を回路点１４と電力供給レールとの
間に配置することによって可能となる。トランジスタ３
２のソースは回路点１４に接続され、ドレインはダイオ
ード３４のカソードに接続され、そのダイオードのアノ
ードは供給レール１１に接続される。トランジスタ３２
のゲートは出力回路点１２に接続される。
供給レール１１から直接回路点１４への別置した電流路
で実現される。これはＮチャンネルトランジスタ３２の
ソース／ドレイン路を回路点１４と電力供給レールとの
間に配置することによって可能となる。トランジスタ３
２のソースは回路点１４に接続され、ドレインはダイオ
ード３４のカソードに接続され、そのダイオードのアノ
ードは供給レール１１に接続される。トランジスタ３２
のゲートは出力回路点１２に接続される。
【００１４】トランジスタ３２の動作にあって、トラン
ジスタ１０がオンになると、回路点１４は少なくともあ
るスレッショルド電圧ＶT だけ出力回路点１２でのその
ソース電圧以上になり、その結果トランジスタ３２のソ
ースはそのゲートよりも高圧となり、トランジスタ１０
が導通するようになりかつトランジスタ３２をオフにす
る。その後トランジスタ１０がオフになると、回路点１
４は低圧に引っ張られ、それが回路点１２の電圧以上で
スレッショルド電圧以下に降下すると、トランジスタ１
０はオフになる。しかしながら、回路点１４が出力回路
点１２の電圧以下のあるスレッショルドまで落ちると、
トランジスタ３２は導通し初め、電流を供給レール１１
からＭＯＳＦＥＴドライバ２０に引く。これが電流制限
ドライバ出力となるため、回路点１４は出力回路点１２
での電圧以下のスレッショルド電圧に引っ張られるに過
ぎない。回路点１２での出力が減衰すると、回路点１４
での電圧は降下する。しかしながら、回路点１４に与え
られる電流は出力回路点１２ではなく電力供給レールか
ら得られ、そのため電力供給レールから感知抵抗２７を
通って出力回路点１２に流れる電流は回路点１４からの
電流を一切構成しないことを特記する。これはＮチャン
ネルトランジスタ３２へのゲート入力が高インピーダン
ス特性であるためである。従って、回路点１２はフロー
ト状態にされ、トランジスタ３２はトランジスタ１０の
ゲートが回路点１２での電圧以下でトランジスタ３２の
あるスレッショルド電圧以上には引っ張られないように
する。
ジスタ１０がオンになると、回路点１４は少なくともあ
るスレッショルド電圧ＶT だけ出力回路点１２でのその
ソース電圧以上になり、その結果トランジスタ３２のソ
ースはそのゲートよりも高圧となり、トランジスタ１０
が導通するようになりかつトランジスタ３２をオフにす
る。その後トランジスタ１０がオフになると、回路点１
４は低圧に引っ張られ、それが回路点１２の電圧以上で
スレッショルド電圧以下に降下すると、トランジスタ１
０はオフになる。しかしながら、回路点１４が出力回路
点１２の電圧以下のあるスレッショルドまで落ちると、
トランジスタ３２は導通し初め、電流を供給レール１１
からＭＯＳＦＥＴドライバ２０に引く。これが電流制限
ドライバ出力となるため、回路点１４は出力回路点１２
での電圧以下のスレッショルド電圧に引っ張られるに過
ぎない。回路点１２での出力が減衰すると、回路点１４
での電圧は降下する。しかしながら、回路点１４に与え
られる電流は出力回路点１２ではなく電力供給レールか
ら得られ、そのため電力供給レールから感知抵抗２７を
通って出力回路点１２に流れる電流は回路点１４からの
電流を一切構成しないことを特記する。これはＮチャン
ネルトランジスタ３２へのゲート入力が高インピーダン
ス特性であるためである。従って、回路点１２はフロー
ト状態にされ、トランジスタ３２はトランジスタ１０の
ゲートが回路点１２での電圧以下でトランジスタ３２の
あるスレッショルド電圧以上には引っ張られないように
する。
【００１５】ここで、図３を参照すれば、そこには本発
明の別の実施例が示されている。単純化のため、感知抵
抗２７は示されていない。図３の実施例において、トラ
ンジスタ１０のゲートは、直接回路点１４に接続される
代わりに、中間回路点４０に接続されている。中間回路
点４０はショットキーダイオード４２を介して回路点１
４に接続され、その際にダイオード４２のアノードは回
路点４０に接続され、そのカソードは回路点１４に接続
される。回路点４０は高速ターンオンドライバ回路３８
によって駆動され、この回路３８はその入力で短いター
ンオンパルスを受けるようになっている。ドライバ回路
３８は電流制限ドライバではなく、その入力が高圧にな
ると、その出力が接地電圧になり、トランジスタ１０の
ゲートを即座に低圧に引っ張る。勿論、トランジスタ３
２のソースはダイオード４２のブロッキング動作のため
に低圧には引っ張られない。これはパルスの高速立上り
エッジを回路点４０に生じさせるようにし、トランジス
タ１０のゲートを即座に低圧に引っ張ってトランジスタ
１０をオフにする（ドライバ３８の出力のインピーダン
スが低いため）。更に、この電圧が十分に高ければ、ダ
イオード２４間の電圧がそのツェナー降伏電圧を越えた
後にダイオード２６はツェナーダイオード２４を介して
導通するようになる。これは、勿論、電圧制限機能を与
え、回路点４０での電圧がダイオード２４のツェナー降
伏電圧およびダイオード２６の順方向ダイオード降下電
圧に制限されるようにする。高速ターンオンパルスが高
になると同時に、ＭＯＳＦＥＴドライバ２０の入力も高
になり、その高状態を維持する。ドライバ３８が回路点
４０での電圧状態を開放すると、その入力が低になる時
に、回路点１４は低圧に引っ張られて、回路点１４が一
旦あるスレッショルド電圧だけ回路点１２の出力以下に
引っ張られると、トランジスタ３２をオンにする。これ
は、勿論、回路点４０が接地電圧まで引っ張られると同
時に生じることができる。一旦出力ドライバ３８がオフ
になると、図２に関連して上述したように動作が続く。
明の別の実施例が示されている。単純化のため、感知抵
抗２７は示されていない。図３の実施例において、トラ
ンジスタ１０のゲートは、直接回路点１４に接続される
代わりに、中間回路点４０に接続されている。中間回路
点４０はショットキーダイオード４２を介して回路点１
４に接続され、その際にダイオード４２のアノードは回
路点４０に接続され、そのカソードは回路点１４に接続
される。回路点４０は高速ターンオンドライバ回路３８
によって駆動され、この回路３８はその入力で短いター
ンオンパルスを受けるようになっている。ドライバ回路
３８は電流制限ドライバではなく、その入力が高圧にな
ると、その出力が接地電圧になり、トランジスタ１０の
ゲートを即座に低圧に引っ張る。勿論、トランジスタ３
２のソースはダイオード４２のブロッキング動作のため
に低圧には引っ張られない。これはパルスの高速立上り
エッジを回路点４０に生じさせるようにし、トランジス
タ１０のゲートを即座に低圧に引っ張ってトランジスタ
１０をオフにする（ドライバ３８の出力のインピーダン
スが低いため）。更に、この電圧が十分に高ければ、ダ
イオード２４間の電圧がそのツェナー降伏電圧を越えた
後にダイオード２６はツェナーダイオード２４を介して
導通するようになる。これは、勿論、電圧制限機能を与
え、回路点４０での電圧がダイオード２４のツェナー降
伏電圧およびダイオード２６の順方向ダイオード降下電
圧に制限されるようにする。高速ターンオンパルスが高
になると同時に、ＭＯＳＦＥＴドライバ２０の入力も高
になり、その高状態を維持する。ドライバ３８が回路点
４０での電圧状態を開放すると、その入力が低になる時
に、回路点１４は低圧に引っ張られて、回路点１４が一
旦あるスレッショルド電圧だけ回路点１２の出力以下に
引っ張られると、トランジスタ３２をオンにする。これ
は、勿論、回路点４０が接地電圧まで引っ張られると同
時に生じることができる。一旦出力ドライバ３８がオフ
になると、図２に関連して上述したように動作が続く。
【００１６】ここで、図４を参照すると、そこには図３
の回路および図１Ａの従来技術の回路の両者に対する電
圧の過渡応答が示されており、点線のものは従来技術の
回路に対する応答を表す。最初にオフにスイッチされる
と、点５０によって表されるように負進行の過渡状態が
生じる。これは高速ターンオンドライバ３８のためであ
る。これは、点５２によって表されるように、ツェナー
ダイオードにより直ちに電圧制限される。これは高速タ
ーンオンパルスの終了まで続き、この終了時に電圧は点
５４での供給電圧に復帰するように上昇する。これは点
５６まで、本例において４０マイクロ秒の間続き、この
時点でオンに戻るようにスイッチされる。比較から明か
なように、従来技術のシステムは電圧を点５２から点５
４まで上昇させることはできない。それは、点線によっ
て表されているように、点５６で電圧制限されることに
なる。これは点５７まで点線５８によって表されるよう
なレベルで続き、次いで電圧は全供給電圧レベルに復帰
するように上昇する。電圧がレベル５８にある間に、電
流がツェナーダイオード２４および２６を通って流れて
いる。本発明によるシステムは、電流をトランジスタ３
２を介して引くために、供給電圧レベルまで上昇させる
ことができるようにする。
の回路および図１Ａの従来技術の回路の両者に対する電
圧の過渡応答が示されており、点線のものは従来技術の
回路に対する応答を表す。最初にオフにスイッチされる
と、点５０によって表されるように負進行の過渡状態が
生じる。これは高速ターンオンドライバ３８のためであ
る。これは、点５２によって表されるように、ツェナー
ダイオードにより直ちに電圧制限される。これは高速タ
ーンオンパルスの終了まで続き、この終了時に電圧は点
５４での供給電圧に復帰するように上昇する。これは点
５６まで、本例において４０マイクロ秒の間続き、この
時点でオンに戻るようにスイッチされる。比較から明か
なように、従来技術のシステムは電圧を点５２から点５
４まで上昇させることはできない。それは、点線によっ
て表されているように、点５６で電圧制限されることに
なる。これは点５７まで点線５８によって表されるよう
なレベルで続き、次いで電圧は全供給電圧レベルに復帰
するように上昇する。電圧がレベル５８にある間に、電
流がツェナーダイオード２４および２６を通って流れて
いる。本発明によるシステムは、電流をトランジスタ３
２を介して引くために、供給電圧レベルまで上昇させる
ことができるようにする。
【００１７】ここで、図５を参照すると、そこには抵抗
２６による過渡電流のプロットが示されている。電流は
最初に点６０でピークまで上昇し、それはトランジスタ
１０が高速ターンオフドライバ３８でオフになる結果で
ある。ツェナーダイオード２４および２６が点６２で導
通し始めると、電流は減少する。高速ターンオフパルス
が低状態になると、抵抗２７への電流は点６５で再度低
状態になる。図１Ａの従来技術のシステムは点線で示さ
れたものとなり、電流が点６２でのレベルから点６４で
のレベルまで変化し、点６４でのレベルはゼロ値よりも
高いことが解る。これは抵抗２７を通ってツェナーダイ
オード２４および２６に流れトランジスタ１０のゲート
酸化物を保護するための電流である。これは、トランジ
スタ１０が点６８で再度オンになるまで点６４からレベ
ル６６にクランプされる。従って、抵抗２７を通る過渡
電流は、ダイオード２４および２６からなる従来技術の
システムのゲート保護シャント回路の結果として３状態
期間の間増加される。本発明において記載された構成を
使用することによって、抵抗２７を通る過渡電流は、感
知抵抗を取り付けていない出力回路点１２を供給源とし
ないゲート駆動回路への電流路を与えることによって除
去され得る。
２６による過渡電流のプロットが示されている。電流は
最初に点６０でピークまで上昇し、それはトランジスタ
１０が高速ターンオフドライバ３８でオフになる結果で
ある。ツェナーダイオード２４および２６が点６２で導
通し始めると、電流は減少する。高速ターンオフパルス
が低状態になると、抵抗２７への電流は点６５で再度低
状態になる。図１Ａの従来技術のシステムは点線で示さ
れたものとなり、電流が点６２でのレベルから点６４で
のレベルまで変化し、点６４でのレベルはゼロ値よりも
高いことが解る。これは抵抗２７を通ってツェナーダイ
オード２４および２６に流れトランジスタ１０のゲート
酸化物を保護するための電流である。これは、トランジ
スタ１０が点６８で再度オンになるまで点６４からレベ
ル６６にクランプされる。従って、抵抗２７を通る過渡
電流は、ダイオード２４および２６からなる従来技術の
システムのゲート保護シャント回路の結果として３状態
期間の間増加される。本発明において記載された構成を
使用することによって、抵抗２７を通る過渡電流は、感
知抵抗を取り付けていない出力回路点１２を供給源とし
ないゲート駆動回路への電流路を与えることによって除
去され得る。
【００１８】好適実施例が詳細に記載されたが、種々の
変化、置換および変更が特許請求の範囲によって定めら
れるような発明の精神および範囲から逸脱することなく
本発明においてなされ得ることを理解されるべきであ
る。
変化、置換および変更が特許請求の範囲によって定めら
れるような発明の精神および範囲から逸脱することなく
本発明においてなされ得ることを理解されるべきであ
る。
【図１】Ａは、従来技術のゲート対ソース電圧クランプ
回路の回路図を示す。Ｂは、ＭＯＳＦＥＴドライバ回路
にされる出力回路の回路図を示す。
回路の回路図を示す。Ｂは、ＭＯＳＦＥＴドライバ回路
にされる出力回路の回路図を示す。
【図２】高圧側ＭＯＳＦＥＴゲート保護回路のための本
発明の一実施例の回路図を示す。
発明の一実施例の回路図を示す。
【図３】高速ターンオフ回路を備えたゲート保護シャン
ト回路のための本発明の他の実施例を示す。
ト回路のための本発明の他の実施例を示す。
【図４】供給電圧源に流れるものとして３状態出力のた
めの電圧出力の過渡応答を示す。
めの電圧出力の過渡応答を示す。
【図５】感知手段への電流の過渡応答を示し、過渡電流
だけを示している。
だけを示している。
１０ Ｎチャンネルトランジスタ １１ 供給回路点 １２ 出力回路点 １４ 回路点 １８ 負荷 ２０ ＭＯＳＦＥＴドライバ ２７ 感知抵抗 ３２ Ｎチャンネルトランジスタ
Claims (8)
- 【請求項１】 供給電圧と負荷を接続した出力回路点と
の間に接続したソース／ドレイン路を有するドライバＭ
ＯＳＦＥＴのためのゲート保護回路において、 上記ドライバＭＯＳＦＥＴが動作モードの間に導通する
ような高電圧に上記ドライバＭＯＳＦＥＴを駆動しかつ
上記ドライバＭＯＳＦＥＴが絶縁モードの間に非導通と
なるような低電圧に上記ドライバＭＯＳＦＥＴを駆動す
る電流制限ドライバと、 上記供給電圧と上記電流制限ドライバの出力との間に接
続されたバイパス装置であって、電流が上記負荷から上
記電流制限ドライバの出力に引かれないような所定の最
大電圧に上記ドライバＭＯＳＦＥＴのゲート・ソース間
の電圧を制限するように電流が上記バイパス装置を介し
て上記電流制限ドライバの出力に供給されるような上記
負荷での出力電圧の関数として電流を上記電流制限ドラ
イバに供給し、上記電流制限ドライバが上記絶縁モード
の間にその出力からの電流を押えるように動作できるよ
うにするバイパス装置と、を具備したことを特徴とする
ゲート保護回路。 - 【請求項２】 請求項１記載のゲート保護回路におい
て、上記バイパス装置はバイパストランジスタを有し、
そのソース／ドレインが上記供給電圧と上記電流制限ド
ライバの出力との間に接続され、そのゲートが上記出力
回路点に接続されており、上記バイパストランジスタは
上記電流制限ドライバの出力での電圧が上記出力回路点
での電圧以下の少なくともあるスレッショルド電圧であ
る時に導通するようにしたことを特徴とするゲート保護
回路。 - 【請求項３】 請求項２記載のゲート保護回路におい
て、上記バイパストランジスタのソース／ドレイン路と
上記供給電圧との間に設けられ、上記バイパストランジ
スタのソース／ドレインを介して上記供給電圧の源から
だけ電流を導通しかつ逆方向の電流を阻止するブロッキ
ングダイオードを更に具備したことを特徴とするゲート
保護回路。 - 【請求項４】 請求項１記載のゲート保護回路におい
て、上記ドライバＭＯＳＦＥＴのソース／ドレインと並
列に配置された感知抵抗を更に具備して、電流が上記絶
縁モードの間に上記感知抵抗を介して流れるようにし、
かつ上記バイパス装置により電流が上記感知抵抗を通っ
て上記電流制限ドライバの出力に流れないようにしたこ
とを特徴とするゲート保護回路。 - 【請求項５】 請求項１記載のゲート保護回路におい
て、上記ドライバＭＯＳＦＥＴのゲートと上記出力回路
点との間に逆直列接続構成のツェナーダイオード対を更
に具備しており、これらツェナーダイオードの両カソー
ドを共に接続し、かつそのアノードを上記ドライバＭＯ
ＳＦＥＴのゲート並びに出力回路点にそれぞれ接続した
ことを特徴とするゲート保護回路。 - 【請求項６】 請求項１記載のゲート保護回路におい
て、通常の動作モードから上記絶縁モードへの初期変化
に時間的に近似する短時間期間の間上記ドライバＭＯＳ
ＦＥＴのゲートを駆動する高速ターンオフドライバを更
に具備しており、この高速ターンオフドライバは上記ド
ライバＭＯＳＦＥＴが上記動作モードから上記絶縁モー
ドに変化される時に上記ドライバＭＯＳＦＥＴのゲート
に対して低インピーダンスを与えるように動作できるよ
うにしたことを特徴とするゲート保護回路。 - 【請求項７】 請求項６記載のゲート保護回路におい
て、上記高速ターンオフドライバの出力と上記電流制限
ドライバの出力との間に接続して絶縁ダイオードを更に
具備して、電流が上記電流制限装置から上記高速ターン
オフドライバの出力に流れずに、上記ドライバＭＯＳＦ
ＥＴのゲートから上記ブロッキングダイオードを介して
上記電流制限ドライバの出力にだけ流れるようにしたこ
とを特徴とするゲート保護回路。 - 【請求項８】 供給電圧と負荷を接続した出力回路点と
の間に接続したソース／ドレイン路を有するドライバＭ
ＯＳＦＥＴのゲートを保護する方法において、 上記ドライバＭＯＳＦＥＴが動作モードの間に導通する
ような高電圧に、かつ上記ドライバＭＯＳＦＥＴが絶縁
モードの間に非導通となるような低電圧に電流制限ドラ
イバで上記ドライバＭＯＳＦＥＴのゲートを駆動するス
テップと、 電流が上記負荷から上記電流制限ドライバの出力に引か
れないような所定の最大電圧に上記ドライバＭＯＳＦＥ
Ｔのゲート・ソース間の電圧を制限するように電流を上
記供給電圧から上記バイパス装置を介して上記電流制限
ドライバの出力にバイパスし、上記電流制限ドライバが
上記絶縁モードの間にその出力からの電流を押えるよう
に動作できるようにするステップと、を具備したことを
特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US3368996P | 1996-12-19 | 1996-12-19 | |
| US033689 | 1996-12-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10233632A true JPH10233632A (ja) | 1998-09-02 |
Family
ID=21871879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9370080A Pending JPH10233632A (ja) | 1996-12-19 | 1997-12-19 | 高圧側ｍｏｓｆｅｔゲート保護シャント回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5909135A (ja) |
| EP (1) | EP0851584A3 (ja) |
| JP (1) | JPH10233632A (ja) |
| KR (1) | KR19980064368A (ja) |
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- 1997-12-19 EP EP97122523A patent/EP0851584A3/en not_active Withdrawn
- 1997-12-19 JP JP9370080A patent/JPH10233632A/ja active Pending
- 1997-12-19 KR KR1019970070641A patent/KR19980064368A/ko not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100427923B1 (ko) * | 1999-09-20 | 2004-05-06 | 미쓰비시덴키 가부시키가이샤 | 전력 반도체 소자의 과전류 제한 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5909135A (en) | 1999-06-01 |
| KR19980064368A (ko) | 1998-10-07 |
| EP0851584A2 (en) | 1998-07-01 |
| EP0851584A3 (en) | 2000-01-26 |
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