JPH10233674A

JPH10233674A - 高電圧耐性の３ステート出力バッファ

Info

Publication number: JPH10233674A
Application number: JP9333425A
Authority: JP
Inventors: Terence G W Blake; ジーダブリューブレイクテランス; Bernhard Andresen; アンダーセンバーナード
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1996-10-28
Filing date: 1997-10-28
Publication date: 1998-09-02
Also published as: TW360974B; EP0840453A3; KR19980033221A; EP0840453A2

Abstract

(57)【要約】（修正有）【課題】出力Ｐチャンネル・プルアップ・トランジス
タ（ＴＲ）のゲート酸化物を損傷することのない高電圧
耐性の３ステート出力バッファを提供する。【解決手段】出力プルアップＴＲ２２のゲートがＰチ
ャンネル制御ＴＲ２８を介して入力駆動信号に接続す
る。制御信号は過電圧状態中にのみ導通状態となる分路
ＰチャンネルＴＲ６６によって出力ノードから隔離され
る。通常作動中、制御ＴＲ２８は導通状態に維持され、
出力プルアップＴＲのゲートが高、低に引かれる。過電
圧状態中、出力ノード２０と制御２８間に接続された分
路ＰチャンネルＴＲ６６がオンとなり、制御ＴＲ２８を
効果的にオフにする。出力ＰチャンネルＴＲ２２は、最
初にｈｉＺ状態から外れ、入力部１００に論理高信号が
あるときに、ゲート酸化物を横切る過剰電圧から保護さ
れる。このために、ＴＲ１２０，１２２を含むＮＡＮＤ
機構が用いられる。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】半導体集積回路（IC_S）の密度が高まっ
たため、それに与えられる電源電圧レベルがそれ相当に
低減されてますます小さくなる装置寸法を横切る電圧差
の悪影響が減ってきている。半導体装置の初期には、電
圧レベルはほぼ±１２ボルトであった。中期の１９７０
年代には、電圧レベルは５ボルトまで低下し、必要なの
はただ１種類の電圧レベルでよかった。最近では、公称
５ボルトから３．３ボルトに変化している。しかしなが
ら、この電圧の変化はすべてのパーツには及んでおら
ず、半導体パーツがいまや混ざり合っているので、３．
３ボルト装置を５．０ボルト装置につなげる必要も出て
きている。したがって、チップ設計者は作動電圧よりも
高い出力ピンレベルも受け入れなければならなくなって
いる。すなわち、３．３ボルトパーツが５．０ボルトレ
ベルに耐えることができなければならないのである。こ
のことはＰＣＩバスのような状況でますます激化してお
り、電圧が５．９ボルトレベルより上のシングル・ダイ
オード電圧降下まで上昇する可能性すらある。

【０００２】５．０ボルト環境で３．３ボルトパーツを
作動させる際に存在する問題の１つは、３．３ボルトパ
ーツのトランジスタをゲート酸化物層を持つように設計
したときにこのゲート酸化物層が反転層とゲートの間の
フル５．０ボルトレベルに耐えられないということであ
る。したがって、プルアップＰチャンネル・トランジス
タとプルダウンＮチャンネル・トランジスタとからなる
普通の出力ドライバはＮチャンネル・トランジスタのド
レン、ゲートを横切るフル５．０ボルトレベルを生じさ
せ、その長期間動作および信頼性を損なうのである。こ
の問題は、普通、Ｎチャンネル・プルダウン・トランジ
スタと直列にカスケード・トランジスタを追加し、その
ゲートをＶ_DDに接続することによって解決できる。別の
問題はＰチャンネル・トランジスタが普通製作されるＮ
ウェルに関するものである。ウェルそれ自体は、３．３
ボルト出力限度の下で作動するときには充分であるＶ_DD
につながっている。電圧がこのレベルより上に上昇する
ときにはいつでも、ソース／ドレン対ウェルＰＮジャン
クションが順方向にバイアスされ、電流が出力パッドか
ら３．３ボルト供給パッドまで引かれることになる。こ
れは、普通、「フローティング・ウェル」を持たせるこ
とによって解決してきた。このフローティング・ウェル
は、出力パッド上の出力電圧に応じて３．３ボルトレベ
ルと５．０ボルトレベルの間で切り換わる。

【０００３】存在する第３の問題は、３ステート動作に
おけるｈｉＺ状態中、出力電圧が５．０ボルトになると
きはいつでもＰチャンネル・プルアップ・トランジスタ
がオンになる可能性があるということである。この問題
は、１９９２年１１月３日にDobberpuhlに発行された米
国特許第5,160,855号に記載されている。この米国特許
は参考資料としてここに援用する。Dobberpuhlに記載さ
れているバッファは、出力電圧が３．３ボルト電源レベ
ルを超えたときにはいつでもＰチャンネル・プルアップ
・トランジスタを確実にオンとしない回路を利用してい
る。しかしながら、Dobberpuhlの回路はＰチャンネル・
プルアップ・トランジスタを完全にすべての状態に維持
することはなく、したがって、回路の電源レベルを上昇
させる電流スパイクや漏洩電流を生じさせるであろう或
る種の状態は残る。

【０００４】付加的な問題が、回路がｈｉＺ状態から外
れ、出力が高に駆動されようとしており、３．３ボルト
よりも大きい電圧が出力部に存在するときにある。この
状態では、Ｐチャンネル・プルアップ・トランジスタは
そのゲートを低に引き下げられ、これがＰチャンネル・
プルアップをゲート酸化物を横切って存在するＶ_DDより
も大きくする可能性がある。

【０００５】

【発明の概要】ここに開示し、特許請求の範囲に記載す
る本発明は、高インピーダンス状態で作動して出力端子
に高インピーダンスを与え、正規の低インピーダンス状
態で作動して入力端子で論理入力を受け取り、出力端子
を対応する論理状態に駆動する３ステート出力バッファ
を包含する。この出力バッファには出力Ｐチャンネル・
プルアップ・トランジスタが組み合わせてあり、この出
力Ｐチャンネル・プルアップ・トランジスタは出力端子
と電源ノードの間に接続してある。この出力バッファ
は、出力Ｐチャンネル・プルアップ・トランジスタのゲ
ート酸化物を保護するための保護回路を包含する。この
保護回路は、出力バッファの作動モードが高インピーダ
ンス状態から低インピーダンス状態に変化し、入力論理
状態が、低インピーダンス状態における出力Ｐチャンネ
ル・プルアップ・トランジスタによってバッファの出力
を高に引くような状態であるときに出力Ｐチャンネル・
プルアップ・トランジスタをオンにする駆動装置を包含
する。Ｐチャンネル・プルアップ・トランジスタのゲー
ト酸化物を横切る最大電圧を第１の所定電圧に制限する
制限装置が設けてある。これにより、第１所定電圧を超
える過剰電圧を出力部に配置することができる。この状
態の下では、出力Ｐチャンネル・プルアップ・トランジ
スタのゲート酸化物を横切る電圧は第１所定電圧を超え
ることはなく、出力Ｐチャンネル・プルアップ・トラン
ジスタのゲート酸化物を損傷することはない。

【０００６】本発明の別の特徴では、制限装置は、第１
所定電圧以下の値だけ出力端子上の電圧よりも低い電圧
レベルまで出力Ｐチャンネル・プルアップ・トランジス
タのゲートを条件付きで引き下げる条件付きプルダウン
回路を包含する。それ故、このプルダウン装置は、出力
部の電圧が第１所定電圧以下であるときに、出力Ｐチャ
ンネル・プルアップ・トランジスタのゲートを低論理レ
ベルに引き下げる。本発明およびその利点をより完全に
理解してもらうために、以下、添付図面を参照しながら
説明を行う。

【０００７】〔発明の詳細な説明〕まず図１を参照して、ここには、Dobberpuhlに発行され
た上記の米国特許第5,160,855号（参考資料としてここ
に援用する）の教示を含む従来技術の出力バッファ回路
が示してある。この出力バッファは２つの入力、すなわ
ち、DRV＿HIGHと記すライン１０上の高入力駆動信号
と、DRV＿LOWと記すライン１２上の低駆動信号とを受け
取る。これらの駆動信号の一方のみが通常動作中の任意
所与の時点で高となり得るが、両方が共に低であっても
よい。低駆動信号は「Ｑ１」と記すＮチャンネル・トラ
ンジスタ１４を駆動し、このＮチャンネル・トランジス
タのソース／ドレン経路は、片側でアースに接続してお
り、反対側で「Ｑ２」と記すＮチャンネル・トランジス
タ１６のソース／ドレン経路の片側に接続してある。ト
ランジスタ１６のゲートはＶ_DDと記す電源ノード１８に
接続している。一般的に、「供給電圧」は、Ｖ_DDである
「作動電圧」として定義される。ここで利用される例で
は、Ｖ_DDは約３．３Ｖ±０．３Ｖであり、パッド電圧は
０．０ボルトから５．０Ｖ＝０．５Ｖである。トランジ
スタ１６はＮチャンネル・トランジスタ１４を持ったカ
スケード形態となっている。トランジスタ１６のソース
／ドレン経路の反対側は出力ノード２０に接続してあ
り、この出力ノード２０は「Ｑ６」と記したプルアップ
Ｐチャンネル・トランジスタ２２のソース／ドレン経路
の片側に接続してある。トランジスタ２２のソース／ド
レン経路の反対側は電源ノード１８に接続してある。

【０００８】プルアップ・トランジスタ２２のゲートに
対する駆動信号はライン１０上の高駆動信号によって与
えられる。この信号はインバータ２４を通してノード２
６に入力され、このノード２６はＰチャンネル・トラン
ジスタ２８のソース／ドレン経路の片側に接続し、その
反対側はノード２３上のプルアップ・トランジスタ２２
のゲートに接続している。トランジスタ２８は「Ｑ５」
と記してある。トランジスタ２８のゲートは出力ノード
２０に接続してある。トランジスタ２８はそれと並列に
配置したＮチャンネル・トランジスタ３０のソース／ド
レン経路を有し、このＮチャンネル・トランジスタ３０
のゲートは電源ノードに接続してあり、「Ｑ３」と記し
てある。Ｐチャンネル・トランジスタ３２のソース／ド
レン経路はトランジスタ２２のゲートと出力ノード２０
との間に接続してあり、「Ｑ４」と記してある。

【０００９】ここで、このシステムが通常動作モードに
あり、高駆動信号が低であり、低駆動信号が高であると
きにはいつでも、このシステムがトランジスタ１４をオ
ンとし、ノード２０を引き下げ、トランジスタ２８をオ
ンにすることは了解されたい。トランジスタ２８がオン
になると、トランジスタ２２のゲートが高に引かれ、ト
ランジスタ２２をオフにする。反対の論理状態では、ラ
イン１２上の低駆動信号は低となり、トランジスタ１４
をオフにし、ライン１４上の高駆動信号は高となり、ノ
ード２６を低に引いてトランジスタ２２をオンにする。
動作時、ノード２０上の出力電圧がＶ_DDより低い場合、
トランジスタ３２はカットオフされ、ノード２６上の電
圧はトランジスタ２２上にゲート電圧を設置する。しか
しながら、出力電圧がＶ_DDよりも大きい場合には、トラ
ンジスタ３２が導通状態となり、トランジスタ２２のゲ
ート上の電圧がノード２０上の電圧となる。ノード２６
上の電圧が低であるとき、トランジスタ３０は導通状態
であり、トランジスタ２２のゲートは０．０ボルトまで
低となる。これにより、ノード２０上の出力電圧がＶ_DD
となる。したがって、トランジスタ２８、３２がオフと
なる。あるいは、ノード２６が高であり、ライン１２上
の駆動信号が低のとき、出力ドライバ・ステージに対す
る外部の条件に応じて、出力は０．０ボルトから５．０
ボルトまでの任意の電圧に置かれ得る。この後者のモー
ドは出力バッファの第３作動状態、ｈｉＺ状態である。

【００１０】Ｐチャンネル・トランジスタ２２、２８、
３２の各々は「フローティング・ウェル」トランジスタ
である。これらのトランジスタはそのウェルをフローテ
ィング・ウェル電圧ノード３４に接続している。Ｐチャ
ンネル・トランジスタ３６、３８の各々は、そのソース
／ドレン経路を電源ノード１８とフローティング・ウェ
ル・ノード３４の間に接続している。トランジスタ３８
のゲートはフローティング・ウェル・ノード３４に接続
してあり、トランジスタ３６のゲートは出力ノード２０
に接続してある。したがって、出力ノード２０が低に引
かれたときはいつでも、電圧Ｖ_DDはフローティング・ウ
ェル・ノード３４に接続されることになる。出力電圧が
Ｖ_DDより上であるときはいつでも、トランジスタ３６は
オフとされる。トランジスタ３６、３８は、それぞれ、
「Ｑ７」、「Ｑ８」と記してある。

【００１１】「Ｑ９」と記してあるＰチャンネル・トラ
ンジスタ４２はそのソース／ドレン経路をノード４４と
フローティング・ウェル電圧ノード３４の間に接続して
いる。ノード４４は「ＲＩ」と記す抵抗器４６の片側に
接続してある。ＲＩの反対側はノード２０に接続してい
る。トランジスタ４２のゲートはＶ_DD電圧レベルに接続
してある。トランジスタ４２のウェルはフローティング
・ウェル電圧ノード３４に接続してある。Ｐチャンネル
・トランジスタ４８のソース／ドレン経路がノード４４
とフローティング・ウェル・ノード３４の間に接続して
あり、そのゲートはフローティング・ウェル・ノード３
４に接続してある。トランジスタ４８は、そのフローテ
ィング・ウェルがフローティング・ウェル電圧ノード３
４に接続してあるフローティング・ウェル・トランジス
タである。トランジスタ４２は、ノード４４がＶ_DDより
上まで上昇したときにはいつでもオンとされ、その結
果、ノード４４上の電圧がフローティング・ウェル電圧
ノード３４に加えられることになる。同時に、トランジ
スタ３６がオフとされ、トランジスタ３８がオフとされ
ることになる。

【００１２】ｈｉＺ信号が存在する状況（ＤＲＶ＿ＬＯ
Ｗ、ＤＲＶ＿ＨＩＧＨが共に低である）で、出力の電流
状態がＶ_DDである状況では、すなわち、トランジスタ２
２が予めオンであるときには、フローティング・ウェル
・スイッチ・トランジスタ３６、３８、４２、４８のす
べてはオフとされることになる。これはウェル漏洩がウ
ェル−ｐｍｏａｔジャンクションを順方向にバイアスす
るに充分に引き下がられ得るという事実により望ましく
ない状態である。これが起きると、漏洩電流を掛けたｈ
_FEがｐｍｏａｔ（エミッタ）／ウェル（ベース）／サブ
ストレート（コレクタ）寄生トランジスタを通してサブ
ストレート内にダンプされることになる。図１の出力バ
ッファと共に存在する第２問題は出力トランジスタ２２
をオフにする。通常の動作においてトランジスタ２２の
出力のゲートはトランジスタ２８、３０からなるトラン
スミッション・ゲートを通して送られるＤＲＶ＿ＨＩＧ
Ｈ信号によって制御される。トランジスタ３２は、パッ
ドが５ボルトにあるときにゲートを制御する。この状態
はｈｉＺ状態においてのみ起こり得る。出力がｈｉＺ
で、レベルが２０の出力部上で３．０ボルトである状態
では、トランジスタ３０、３２、２８はすべてオフであ
る。これにより、トランジスタ２２のゲートが「浮動す
る」ことができる。トランジスタ２２を高に保持する何
もなければ、トランジスタ２２のゲート電圧は、電源ノ
ード１８から出力ノード２０までの出力漏洩電流を高め
るに充分な量を導くことになる点まで低下する。さら
に、通常動作において出力論理「１」から論理「０」へ
の移行状態の下では、トランジスタ２８は、出力が論理
「０」に近づき、トランジスタ３０がトランジスタ２２
を完全にオフにできなくなるまでオフにされることにな
る。これはトランジスタ２２をオフにする速さを遅く
し、電源電流スパイクを高め、これが切り換えノイズを
高める。

【００１３】次に図２を参照して、ここには、図１の出
力バッファに関して上述した問題のいくつかと取り組ん
でいる３ステート出力バッファの概略図が示してある。
図１と図２の間の同様のパーツは同じ参照符号と同じ名
称を利用する。たとえば、トランジスタ１４、１６は同
じであり、出力ノード２０とアースの間に配置してあ
る。プルアップ・トランジスタ２２はノート２０とＶ_DD
の間に接続してあり、そのゲートは２つの並列に接続し
たトランジスタ２８、３０のソース／ドレン経路の片側
に接続してあり、その反対側はノード２６に接続してあ
る。「Ｑ４」と記したトランジスタ３２はトランジスタ
２２のゲートと出力ノード２０の間に接続してある。ト
ランジスタ３２のゲートはＶ_DDに接続してある。抵抗器
４６がノード２０とノード４４との間に接続してあり、
静電保護装置（ＥＳＤ）がノード４４上に配置してあ
る。これは、カソードが５ボルト電圧レベルＶ_DD5に接
続し、アノードがノード４４に接続してあるダイオード
６０からなる。ＳＣＲのカソードがノード４４に接続し
てあり、カソードがアースに接続してある。

【００１４】従来構造と図２の実施例の１つの主要な差
異は、ソース／ドレン経路がノード２０とノード６８の
間に接続してあり、ゲートがＶ_DDに接続しているＰチャ
ンネル・トランジスタ６６が設けてあるということであ
る。こうすると、トランジスタ６６はトランジスタ２８
のゲートをノード２０から隔離する。ノード６８がＮチ
ャンネル・トランジスタ７２のソース／ドレン経路の片
側に接続してあり、このトランジスタ７２のゲートはＶ
_DDに接続してある。ノード７４が電流源７６の片側に接
続してあり、この電流源の反対側はアースに接続してあ
る。ノード７４はＮチャンネル・トランジスタ７８のソ
ース／ドレン経路の片側にも接続してあり、このトラン
ジスタ７８の反対側はアースに接続してある。Ｎチャン
ネル・トランジスタ７８のゲートはノード８２に接続し
ている。ノード６８はＰチャンネル・トランジスタ８９
のゲートも駆動するが、このトランジスタ８９のソース
／ドレン経路は、Ｖ_DDと図１のフローティング・ウェル
電圧ノード３４に類似したフローティング・ウェル電圧
ノード８６との間に接続してある。Ｐチャンネル・トラ
ンジスタ２２、２８、３２、６６、８９、３６、４２
は、すべて、ノード８６に接続したウェルを有する。

【００１５】ノード８６は出力ノード２０またはＶ_DDの
いずれかに接続する切り換え式ノードである。これは、
Ｐチャンネル・トランジスタ８８のソース／ドレン経路
をＶ _DDとノード８６の間に接続し、ゲートをノード２０
に接続し、ＮウェルをＮウェル電圧ノード８６に接続す
ることで容易に行える。Ｐチャンネル・トランジスタ９
０のソース／ドレン経路が出力ノード２０とＮウェル電
圧ノード８６の間に接続してあり、そのゲートがＶ_DDに
接続してあり、そのウェルがＮウェル電圧ノード８６に
接続してある。駆動信号は、ＮＡＮＤゲート９４とＮＯ
Ｒゲート９６とからなる論理回路から与えられる。ＮＯ
Ｒゲート９６の一方の入力部は信号ＧＺを配置した入力
ノード９８に接続してあり、その他方の入力部は信号
「Ａ」（すなわち、入力駆動信号）を配置したノード１
００に接続してある。ＮＡＮＤゲート９４の一方の入力
部はノード１００に接続してあり、その他方の入力部は
ノード８２に接続してあり、このノード８２はインバー
タ１０２の出力部に接続してある。インバータの入力部
はノード９８に接続してある。通常の作動状態では、信
号ＧＺは低であり、ＮＯＲゲート９６の出力部がライン
１００上の信号によって制御される。また、ノード８２
は高であり、ＮＡＮＤゲート９４の出力がノード１００
上の信号によって制御される。したがって、ノード１０
０は論理「１」の状態と論理「０」の状態の間で変化
し、出力ノード２０上の信号がこの論理状態と位相が同
じとなり、これが普通の動作である。ｈｉＺ動作時に
は、ノード９８上の信号が高に上昇し、ＮＯＲゲート９
６の出力を低にし、トランジスタ１４をオフにし、ＮＡ
ＮＤゲート９４の出力をノード２６上で高にし、トラン
ジスタ２２をオフにする。ノード８２はトランジスタ７
８も制御し、通常の動作モードでは、トランジスタ７８
を導通状態にし、ｈｉＺ状態では非導通状態にする。こ
の状態では、電流源７６はノード７４から電流を引くこ
とになる。

【００１６】バッファがアクティブのとき、トランジス
タ７８はトランジスタ７２を介してノード６８上のトラ
ンジスタ２８のゲートを低に引く。トランジスタ７２は
トランジスタ７８上のストレスを低減する保護装置とし
て利用される。これは、トランジスタ１６がトランジス
タ１４を保護する要領と同様の要領で達成される。すな
わち、トランジスタ７２を横切って存在し得る最高電圧
がＶ_DDとノード２０上の電圧との差となる要領で達成さ
れる。それに対して、低に引かれたトランジスタ７８の
ゲートはノード７４上に同じ電圧を見い出すことはな
い。ノード７４がＶ_DDより低い１つの閾値電圧でなけれ
ばならないからである。ノード６８を低に維持すること
によって、ノード２６上の電圧が高のとき、トランジス
タ２２のゲート上の電圧は、図１の出力バッファの場合
と同様に、「衰弱」することはない。したがって、これ
により、ノード２６、２０の両方が論理「１」状態にあ
るときにトランジスタ２８を遮断する従来のバッファに
存在した出力漏洩電流および貫流電流スパイクを排除す
ることができる。

【００１７】トランジスタ８９は、ノード２０が論理
「１」、すなわち、３．３ボルトに置かれているときで
も、ウェルをＶ_DDまで確実に高にクランプするように作
動する。これは、ノード６８が低に引かれ、トランジス
タ６６がオフとされるという事実による。図１の従来の
システムでは、ノード２０が高のときにトランジスタ３
６（Ｑ７）をオフにすることができた。Ｐチャンネル・
トランジスタのウェルがアースとＶ_DDの間のすべての電
圧レベルに対してＶ_DDに確実に接続するようにすること
によって、本発明はサブストレート漏洩電流を排除する
ことができる。出力がｈｉＺ状態になったとき、トラン
ジスタ７８はオフとされるが、電流源７６はノード７４
を通りアースまで流れ、トランジスタ７２を通る電流を
維持する。電流源７６は、基本的に、ドレン対ソース電
圧がゼロになると電流がゼロに近づくように長チャンネ
ルＮＭＯＳ装置で作ることができる。ノード２０上の電
圧がＶ_DDとアースの間にある限り静的電流が引かれるこ
とはない。ノード２０上の電圧がＶ_DDより上になると、
トランジスタ６６がオンとなり、トランジスタ８９、２
８をそれらのゲート電圧をノード２０上の電圧に引くこ
とによって遮断する。しかしながら、電流はノード２０
から電流源７６を通って引かれ続ける。このときの値は
Ｉ１である。この電流は、一実施例では、最大８５μＡ
と特定されている。

【００１８】図２の実施例と従来技術との３つの主要な
差異は、まず、出力バッファがｈｉＺ状態にあり、Ｖ_DD
が出力ノードに与えられたときにトランジスタ２８がア
クティブ状態に維持されるということである。これは、
トランジスタ２２、すなわち、駆動トランジスタがオフ
となってｈｉＺ状態でのいかなる漏洩電流も阻止するこ
とを保証する。第２に、出力ノードが３．３ボルト、す
なわち、論理「１」であるときに、出力が５．０ボルト
または０．０ボルトであるときにのみ低電圧に維持する
従来技術と異なり、Ｎウェル・バイアスが低電圧に維持
されるようにトランジスタ８９を追加したことである。
第３に、トランジスタ２８が常にアクティブ状態にある
ので、出力ノード２０に接続したゲートを持つ代わり
に、論理「１」から論理「０」に移行する電流スパイク
が減るということである。これは、トランジスタ２２が
そのゲートをアースと接続しているときで、Ｐチャンネ
ル・プレドライバであるＮＡＮＤゲート９４がノード２
６を「低」から「高」に引いた場合に、この電圧移行も
トランジスタ２２のゲートを低から高に引くことになる
という事実によるものである。トランジスタ６６が存在
し、トランジスタ２８のゲートがノード２０に直接接続
していないため、トランジスタ２８は、ノード２０上の
出力が高であるときにオフとならない。上述したよう
に、この場合にトランジスタ２８のゲートがノード２０
に接続しているならば、Ｎチャンネル・トランジスタ１
４、１６がトランジスタ２８をオンにするに充分にノー
ド２０を低に引き、ゲートが高に引かれ得る前に充分な
量ノード２０に接続される（図１の従来システム）。ノ
ード２０が低に引かれてトランジスタ２８をオンにして
いる（図１の従来技術）この期間中、電流はトランジス
タ２２を通して引かれることになる。

【００１９】図２の実施例において、ここに開示した回
路によって解決されない１つの問題は、システムがｈｉ
Ｚ状態から外れたとき、すなわち、ＧＺが高から低にな
ったときにノード１００上のＡの信号レベルが高となる
状態である。これは非反転バッファであるから、作動モ
ード中のノード１００上の高信号レベルは出力部上の高
信号レベルを生じさせることになる。この高信号レベル
はＰチャンネル・トランジスタ２２を出力ノード４４か
ら引き上げる結果となる。これを行うには、そのゲート
が低に引かれなければならない。したがって、ＮＡＮＤ
ゲートはＮチャンネル・トランジスタ３０を通してトラ
ンジスタ２２のゲートを低に引かなければならない。し
かしながら、ＮＡＮＤゲート９４がトランジスタ２２を
高率で低に引く場合、出力ノード４４上の電圧が、トラ
ンジスタ２２のゲートがアースに引かれる前に充分なレ
ベルまで「リラックス」せず、Ｖ_DDより高い電圧がトラ
ンジスタ２２のゲート酸化物を横切って付与され、トラ
ンジスタ２２を超過ストレス状態にする可能性がある。
この過電圧状態は、ｈｉＺ状態中に出力バッファの外部
の別のチップがノードを引き、そのため、バスが解放さ
れたときに、このバスがより高い電圧レベルまで荷電さ
れる結果として生じる可能性がある。この状態中、この
電圧レベルはトランジスタ２２がオンとなる前に放電さ
れなければならない。あるいは、別のパーツがバスを意
図せずに高に引くシステムではエラーとなる可能性があ
る。いずれにしても、図２の出力バッファがｈｉＺ状態
から外れ、データ入力部上の高信号が低いときに存在す
る過電圧状態はトランジスタ２２に望ましくないストレ
スを生じさせる可能性がある。

【００２０】図３を次に参照して、ここには、図２の出
力バッファの別の実施例が示してある。この実施例は好
ましい実施例である。図３において、図２の電流源７６
は２つのＮチャンネル・トランジスタ１１０、１１２に
よって表されており、これらのトランジスタは直列形態
で接続され、それらのソース／ドレン経路は相互に接続
され、かつ、ノード７４とアースの間に接続され、それ
らのゲートは相互にかつＶ_DDに接続してある。Ｐチャン
ネル・トランジスタ１１３のソース／ドレン経路がノー
ド７４とＶ_DDの間に接続してあり、ゲートがＶ_DDに接続
してある。ソース／ドレン経路をノード７４とアースの
間に接続したＮチャンネル・トランジスタ７８のゲート
がインバータ１１４の出力部に接続してあり、このイン
バータの入力部はノード２６に接続してある。インバー
タ１１４は、Ｖ_DD／２が閾値電圧よりもかなり大きくな
るように調節される閾値を有するフィードバック・イン
バータである。これは、Ｐチャンネル・トランジスタが
小さい方のトランジスタとなるようにＰチャンネル、Ｎ
チャンネルの出力トランジスタをサイジングすることに
よって容易に達成される。この例では、Ｐチャンネル・
トランジスタは８ミクロンの幅を有し、Ｎチャンネル・
トランジスタは３０ミクロンの幅を有する。この動作を
以下に説明する。

【００２１】図２のＮＡＮＤゲート９４もこの実施例で
は改造する。図３のバッファに具体化したＮＡＮＤゲー
トは対称的なＰチャンネル・トランジスタ１２０、１２
２を有する。これら両方のＰチャンネル・トランジスタ
のソース／ドレン経路はＶ_DDとノード２６の間に接続し
てある。トランジスタ１２０のゲートは反転ＧＺ信号を
受け取るノード８２に接続してある。トランジスタ１２
２のゲートはノード１００に接続してあって入力データ
信号Ａを受け取る。Ｎチャンネル・トランジスタ１２４
のソース／ドレン経路がノート２６とノード１２６の間
に接続してある。Ｐチャンネル・トランジスタ１２８の
ソース／ドレン経路がノート１２６とアースの間に接続
してあり、このトランジスタ１２８のゲートはノード９
８に接続してある。Ｎチャンネル・トランジスタ１３０
のソース／ドレン経路がノート１２６とアースの間に接
続してあり、このトランジスタ１３０のゲートはＮＯＲ
ゲート１３２の出力部に接続してある。このＮＯＲゲー
ト１３２の一方の入力部はノード９８に接続してあり、
他方の入力部はノード７４に接続してある。図３の出力
バッファの動作を、それがｈｉＺ状態から作動状態に移
動し、ノード１００上の信号レベルが高論理状態にあ
り、その結果、出力Ｐチャンネル・トランジスタ２２が
作動モードで出力ノード２０を高に引くことになる状態
に関して詳しく以下に説明する。Ｐチャンネル・トラン
ジスタ１２８はＧＺが低となるとすぐにノード２６が引
き下げられ得るようにソース・フォロワとして構成され
る。しかしながら、Ｐチャンネル・トランジスタ１２８
はアースの閾値電圧内にノード１２６を引き下げること
のみ可能である。この閾値電圧は、トランジスタ１２８
のボデー効果により、１．０ボルトもの高さになり得
る。あるいは、Ｐチャンネル・トランジスタのスタック
は、必要に応じて、トランジスタ１２８の代わりに利用
してこの電圧レベルを高めることができる。ノード２６
は完全にアースに引かれることはない。また、ノード４
４にかかるロードはノード２６、２０の下降速度を遅く
することになる。トランジスタ２２のゲート上の電圧は
ノード２６に追従し、出力Ｐチャンネル・トランジスタ
２２をオンにする。しかしながら、トランジスタ２２の
ゲート酸化物を横切る電圧は、以下に説明するように、
その許容レベル内に保たれる。インバータ１１４の低閾
値は、ノード２０上の電圧がトランジスタ６６をオフに
し、トランジスタ１１０、１１２がノード７４をアース
に放電させるに充分な低さに低下するまでインバータの
出力部を低に留め、トランジスタ７８をオフに留める。

【００２２】ノード７４上の電圧が低になると、ＮＯＲ
ゲート１３２の出力が高となり、トランジスタ１３０を
オンにし、これがノード１２６、２６をアースまで引
き、この作用がインバータ１１４がその閾値（上述した
ように、Ｖ_DD／２よりもかなり低い）より低くなったと
きにインバータ１１４を切り換えることになる。これは
トランジスタ７８をオンにし、ノード７４を低に保持す
る。ノード４４上の出力電圧がＶ_DDより高い１つの閾値
より高く、トランジスタ１２８がオフであるときには、
トランジスタ３２がオンとなり、ノード２０からトラン
ジスタ３２を通ってノード２６までの放電経路を与え、
また、出力トランジスタ２２がオンになるのを阻止する
ことになる。Ｐチャンネル・トランジスタ１２８が最初
にオンとなったとき、ノード２６はプルダウンされ、ノ
ード２０をトランジスタ３０と直列のトランジスタ３２
を介してプルダウンし、トランジスタ２２を通してＶ_DD
に放電する。しかしながら、ノード２０がトランジスタ
３２のゲートより上の１つの閾値、すなわち、Ｖ_DDより
低くなったときに、トランジスタ３２はオフし始めるこ
とになる。これにより、何も他に設けてなければ、ノー
ド２０上の電圧が１つの閾値電圧をＶ_DDより上に留める
ことができることになる。しかしながら、ノード２６は
アースよりも上の１つの閾値電圧以上までにのみ引か
れ、したがって、この時点でトランジスタ２２のゲート
酸化物を横切る最高電圧はＶ_DDである。トランジスタ６
６が遮断したとき、ノード２６、６８、７４がＮチャン
ネル・トランジスタ１１０、１１２によって低に引かれ
る。これはＮＯＲゲート１３２の出力を高に駆動し、Ｎ
ＯＲゲート１３２を介してトランジスタ１３０をオンに
する。しかしながら、トランジスタ２２も、そのゲート
が低に引かれるために、オンとなり、これがノード２
０、すなわち、出力ノードをトランジスタ２２を通して
Ｖ_DDに引くことになる。トランジスタ１３０は、オンと
なったとき、トランジスタ２２のゲートをノード１２６
を介してアースに引くことになる。

【００２３】ダイオード接続Ｎチャンネル・トランジス
タ１３３のソース／ドレンがトランジスタ６６を横切っ
て接続し、そのゲートがノード６８に接続している。ト
ランジスタ１３３は、たとえば、出力ノード２０を低に
引く外部装置により、出力ノード４４が高から低にな
り、バッファがｈｉＺ状態にあるとき、オンとなる。こ
れらの状態の下で、トランジスタ１３３はバッファをリ
セットするように内部ノードをプルダウンすることにな
る。これは、出力ノード２０がｈｉＺ状態で低となるな
るときはいつでもリセット動作を与える。これの目的
は、Ｖ_DD電圧レベルを超える電圧がいかなるノードある
いは装置も横切って印加されるのを防ぐことにある。た
とえば、ノード６８上の電圧が出力ノード上の過剰に高
い電圧によりＶ_DDよりも高い場合、一度低電圧となる。
トランジスタ１３３が存在しない場合には、トランジス
タ６６がＶ_DDよりも大きい電圧を持つことになり、ゲー
ト酸化物層にストレスを与えることになる。トランジス
タ１３３はこの内部ノード６８を低に引き、いかなる内
部ノードにも過剰に高い電圧がないようにする。このリ
セット状態は、また、トランジスタ１３０をオフにし、
ノード１２６をトランジスタ１２８の閾値電圧まで上昇
させる。ここで、Ｐチャンネル・トランジスタをトラン
ジスタ１３３の代わりに利用してそのゲートをノード２
０に接続してもよいことに注目されたい。

【００２４】次に図４を参照して、ここには、フローテ
ィングＮウェルの横断面図が示してある。このＮウェル
は、代表的には、サブストレートにＮタイプ不純物を移
植し、それを駆動することによってＰタイプ・サブスト
レートに形成される。これはＮウェル２１０を形成する
ことになる。その後、ゲート酸化物層２１４によってサ
ブストレートの表面から隔離されたゲート電極２１２が
ウェル内に形成され、Ｐ＋材料のソース／ドレン領域が
ソース／ドレン領域２１６、２１８を与えるように形成
される。付加的に、Ｎウェル２１０にＮ＋領域２１８が
形成される。これがノード８６に接続され、このノード
を他の回路によって種々のポテンシャルに接続し得る。
要約すると、ここでは、３ステート出力バッファにおい
て出力プルアップＰチャンネル・トランジスタにかかる
ストレスを低減する方法を得ている。出力バッファがｈ
ｉＺモードから作動モードに変化し、入力部の論理状態
が出力を高に引くべきである状態であるときにはいつで
も、この出力バッファは出力部に既に過電圧がかかって
いる場合には保護を受ける。この保護は、出力プルアッ
プＰチャンネル・トランジスタの酸化物を横切って配置
される電圧を最小限に押さえるために必要である。バッ
ファが最初にｈｉＺ状態から作動状態に変化したとき、
Ｐチャンネル・トランジスタはゲートを低に引くことに
よってオンとなる。しかしながら、Ｐチャンネル・トラ
ンジスタのゲート酸化物を横切る電圧は、出力電圧がほ
ぼ作動電圧に低下するまでバッファの作動電圧に制限さ
れ、その後、Ｐチャンネル・トランジスタのゲートが完
全にアースに引かれる。こうして、所定のゲート酸化物
限度以下の電圧が出力プルアップＰチャンネル・トラン
ジスタのゲート酸化物を横切って確実に置かれることに
なる。

【００２５】好ましい実施例を詳細に説明してきたが、
添付の請求の範囲に定義したような本発明の精神、範囲
から逸脱することなく種々の変更、代替および代案をな
し得ることは了解されたい。

【図面の簡単な説明】

【図１】この図は、従来の出力バッファ回路を示す。

【図２】この図は、出力部上の過電圧状態に備えた出力
バッファ回路の一実施例を示す。

【図３】この図は、図３の出力バッファの別の実施例を
示し、これが好ましい実施例である。

【図４】この図は、フローティングＮウェル・トランジ
スタの横断面図を示す。

【符号の説明】

１０ライン１２ライン１４Ｎチャンネル・トランジスタ１６Ｎチャンネル・トランジスタ１８電源ノード２０出力ノード２２プルアップＰチャンネル・トランジス
タ２３ノード２４インバータ２６ノード２８トランジスタ３０Ｎチャンネル・トランジスタ３２Ｐチャンネル・トランジスタ３４ノード３６Ｐチャンネル・トランジスタ３８Ｐチャンネル・トランジスタ４２Ｐチャンネル・トランジスタ４４ノード４６抵抗器４８Ｐチャンネル・トランジスタ６６Ｐチャンネル・トランジスタ６８ノード７２Ｎチャンネル・トランジスタ７４ノード７６電流源８２ノード８６フローティング・ウェル電圧ノード８９Ｐチャンネル・トランジスタ９４ＮＡＮＤゲート９６ＮＯＲゲート１００ノード１０２インバータ１１０Ｎチャンネル・トランジスタ１１２Ｎチャンネル・トランジスタ１１３Ｐチャンネル・トランジスタ１１４インバータ１２０Ｐチャンネル・トランジスタ１２２Ｐチャンネル・トランジスタ１２４Ｎチャンネル・トランジスタ１２６ノード１２８Ｐチャンネル・トランジスタ１３０Ｎチャンネル・トランジスタ１３２ＮＯＲゲート１３３トランジスタ２１０Ｎウェル２１２ゲート電極２１４ゲート酸化物層２１６ソース／ドレン領域２１８ソース／ドレン領域

Claims

【特許請求の範囲】

【請求項１】出力部に高インピーダンスを与える高イ
ンピーダンス状態と、論理入力を受け取り、出力部を対
応する論理状態に駆動する正規の低インピーダンス状態
とで作動する３ステート出力バッファの出力Ｐチャンネ
ル・プルアップ・トランジスタのゲート酸化物を保護す
る方法であって、出力バッファの作動モードが高インピ
ーダンス状態から低インピーダンス状態へ変化し、入力
論理状態が低インピーダンス状態にある出力Ｐチャンネ
ル・プルアップ・トランジスタによってバッファの出力
を引き上げられるようになっているときに出力Ｐチャン
ネル・プルアップ・トランジスタをオンにする段階と、
出力Ｐチャンネル・プルアップ・トランジスタのゲート
酸化物を横切る最高電圧を第１の所定電圧に制限し、出
力部での第１所定電圧を超える過剰電圧により、出力Ｐ
チャンネル・プルアップ・トランジスタのゲート酸化物
を横切る電圧が第１所定電圧を超え、出力Ｐチャンネル
・プルアップ・トランジスタのゲート酸化物を損傷しな
いようにする段階とを包含することを特徴とする方法。
【請求項２】請求項１記載の方法において、第１所定
電圧が出力バッファの供給電圧レベルであることを特徴
とする方法。
【請求項３】請求項１記載の方法において、最高電圧
を制限する段階が、出力Ｐチャンネル・プルアップ・ト
ランジスタのゲートを、出力バッファの作動モードが高
インピーダンス状態から低インピーダンス状態に変化
し、入力論理状態が低インピーダンス状態の出力Ｐチャ
ンネル・プルアップ・トランジスタによってバッファの
出力を高に引くような状態のときに、第１所定電圧以下
の値だけ出力部の電圧よりも低い電圧レベルまで条件付
きでプルダウンする段階と、出力部の電圧が第１所定電
圧以下であるときに出力Ｐチャンネル・プルアップ・ト
ランジスタのゲートを低論理レベルまで引く段階とを包
含することを特徴とする方法。
【請求項４】請求項３記載の方法において、条件付き
でプルダウンする段階が、出力部の電圧が出力バッファ
の電源電圧レベルを超えたときに出力バッファの出力部
と出力Ｐチャンネル・プルアップ・トランジスタのゲー
トの間に導電路を与える段階と、出力バッファ入力状態
が低いときに出力バッファの電源電圧レベルよりも低い
電圧レベルまで出力Ｐチャンネル・プルアップ・トラン
ジスタのゲートをプルダウンし、出力Ｐチャンネル・プ
ルアップ・トランジスタのゲート酸化物を横切って、第
１所定レベル以下のの電圧差を生じさせる段階とを包含
し、導電路を与える段階が、出力レベルが出力バッファ
の電源電圧レベルより上の第２の所定レベルより低くな
ったときに終了することを特徴とする方法。
【請求項５】請求項４記載の方法において、導電路を
与える段階が、出力Ｐチャンネル・プルアップ・トラン
ジスタのゲートと出力ノードの間に分路Ｐチャンネル・
トランジスタを配置する段階を包含し、この分路Ｐチャ
ンネル・トランジスタのゲートが電源電圧に接続してあ
り、過電圧状態にときに、出力Ｐチャンネル・プルアッ
プ・トランジスタが出力部から出力バッファの電源への
電流を遮断するようにしたことを特徴とする方法。
【請求項６】請求項３記載の方法において、さらに、
高インピーダンス状態と低インピーダンス状態とを切り
換える段階を包含し、この切り換える段階が、２入力Ｎ
ＡＮＤゲートを設ける段階と、出力Ｐチャンネル・プル
アップ・トランジスタのゲートをＮＡＮＤゲートの出力
で駆動する段階と、ＮＡＮＤゲートの一方の入力部で高
入力信号を受け取り、他方の入力部で論理入力を受け取
りる段階とを包含し、高入力信号の論理状態を変えるこ
とによって高インピーダンス状態から低インピーダンス
状態への切り換えにより、ＮＡＮＤゲートの他方の入力
部の入力論理状態がＮＡＮＤゲートの出力を制御し、高
論理状態から低論理状態への移行を行うことができ、条
件付きでプルダウンする段階が低論理状態になったとき
にＮＡＮＤゲートの出力レベルを出力バッファの低論理
レベルよりも高いレベルにそっくりとするように作動
し、出力Ｐチャンネル・プルアップ・トランジスタのゲ
ートを低論理レベルに引き下げる段階が、入力論理状態
がＮＡＮＤゲートの出力を低くするようなものであると
きにＮＡＮＤゲートの出力を低論理レベルに移行させる
ように作動することを特徴とする方法。
【請求項７】請求項１記載の方法において、出力バッ
ファが、出力バッファの出力部と内部ノードの間に接続
した少なくとも１つの周辺トランジスタを組み込んであ
り、この内部ノードを第１所定電圧を超える電圧まで引
き上げることができ、さらに、出力バッファの出力部の
電圧が、出力ノードを低電圧レベルに駆動する外部装置
により高インピーダンス状態において低くなったときに
周辺トランジスタを介してリセット動作において内部ノ
ードの電圧を低下させる段階を包含することを特徴とす
る方法。
【請求項８】請求項７記載の方法において、前記少な
くとも１つの周辺トランジスタのソース／ドレン端子の
うちの一方が出力バッファの出力部に接続してあり、前
記少なくとも１つの周辺トランジスタのゲートあるいは
そのソース／ドレン端子のうちの他方の端子のいずれか
が内部ノードに接続してあることを特徴とする方法。
【請求項９】請求項７記載の方法において、電圧を低
下させる段階が、内部ノードと出力バッファの出力部と
の間にダイオード接続トランジスタを配置する段階と、
出力バッファの出力が低くなったときにのみこのダイオ
ード接続トランジスタを通して電流を流す段階とを包含
することを特徴とする方法。
【請求項１０】請求項７記載の方法において、出力バ
ッファが、さらに、出力Ｐチャンネル・プルアップ・ト
ランジスタを横切って過剰電圧が与えられるのを防ぐ保
護回路を包含し、この保護回路が内部ノードを包含し、
さらに、出力バッファの出力が過剰に高い電圧になった
ときに保護回路を起動させ、内部ノードを高い電圧レベ
ルになるようにした段階を包含し、周辺トランジスタが
保護回路の一部であり、出力バッファの出力が低くなっ
たときに内部ノードが低くなることを特徴とする方法。
【請求項１１】高インピーダンス状態で作動して出力
端子に高インピーダンスを与え、正規の低インピーダン
ス状態で作動して入力端子で論理入力を受け取り、出力
端子を対応した論理状態に駆動する３ステート出力バッ
ファであって、出力端子と電源ノードの間に接続した出
力Ｐチャンネル・プルアップ・トランジスタを有し、こ
の出力Ｐチャンネル・プルアップ・トランジスタがその
ゲート酸化物を保護する保護回路を包含している３ステ
ート出力バッファにおいて、出力バッファの作動モード
が高インピーダンス状態から低インピーダンス状態に変
化し、入力論理状態が、バッファの出力を低インピーダ
ンス状態における出力Ｐチャンネル・プルアップ・トラ
ンジスタによって高に引くような状態であるときに出力
Ｐチャンネル・プルアップ・トランジスタをオンにする
駆動装置と、出力Ｐチャンネル・プルアップ・トランジ
スタのゲート酸化物を横切る最大電圧を第１の所定電圧
に制限し、出力端子上の第１の所定電圧を超える過剰電
圧が出力Ｐチャンネル・プルアップ・トランジスタのゲ
ート酸化物を横切る電圧に第１の所定電圧を越えさせ
ず、出力Ｐチャンネル・プルアップ・トランジスタのゲ
ート酸化物に損傷を与えないようにした制限装置とを包
含することを特徴とする３ステート出力バッファ。
【請求項１２】請求項１１記載の出力バッファにおい
て、第１の所定電圧が出力バッファの供給ノードの電圧
であることを特徴とする出力バッファ。
【請求項１３】請求項１１記載の出力バッファにおい
て、制限装置が、出力バッファの作動モードが高インピ
ーダンス状態から低インピーダンス状態に変化し、入力
論理状態が、低インピーダンス状態における出力Ｐチャ
ンネル・プルアップ・トランジスタによってバッファの
出力を高に引くような状態であるときに第１所定電圧以
下の値だけ出力端子上の電圧よりも低い電圧レベルに出
力Ｐチャンネル・プルアップ・トランジスタのゲートを
条件付きでプルダウンする付加的なプルダウン回路と、
出力部の電圧が第１所定電圧以下であるときに出力Ｐチ
ャンネル・プルアップ・トランジスタのゲートを低論理
レベルまで引くプルダウン装置とを包含することを特徴
とする出力バッファ。
【請求項１４】請求項１３記載の出力バッファにおい
て、さらに、出力Ｐチャンネル・プルアップ・トランジ
スタのゲートを駆動し、一方の入力部で高入力信号を受
け取り、他方の入力部で論理入力を受け取る２入力ＮＡ
ＮＤゲートを包含し、高インピーダンス状態から低イン
ピーダンス状態への切り換えにより、入力論理状態がＮ
ＡＮＤゲート出力を制御して、高電圧レベルから論理入
力部[AB]のうち一方の論理状態のためのより低い電圧レ
ベルに移行させるようにしており、前記ＮＡＮＤゲート
が低論理状態になったときに出力を出力バッファのため
の論理低レベルより上のレベルに制限する回路を包含
し、前記プルダウン装置が低になったときの前記ＮＡＮ
Ｄゲートの出力を出力バッファのフル低論理レベルに移
行させる回路を包含することを特徴とする出力バッフ
ァ。
【請求項１５】請求項１１記載の出力バッファにおい
て、制限装置が、出力部の電圧が出力バッファの電源電
圧レベルを超えたときに導通状態になる、出力バッファ
の出力部と出力Ｐチャンネル・プルアップ・トランジス
タのゲートとの間に配置した選択的導電路と、出力バッ
ファの作動モードが高インピーダンス状態から低インピ
ーダンス状態に変化し、入力論理状態が、低インピーダ
ンス状態における出力Ｐチャンネル・プルアップ・トラ
ンジスタによってバッファの出力を高に引くような状態
であるときに出力Ｐチャンネル・プルアップ・トランジ
スタのゲートを出力バッファの電源電圧レベルより低い
電圧レベルに引き下げ、出力Ｐチャンネル・プルアップ
・トランジスタのゲート酸化物を横切る電圧差を第１の
所定レベル以下にする条件付きプルダウン装置とを包含
し、出力端子上のレベルが出力バッファの電源レベルよ
り上の第２の所定レベルより低くなったときに導電路が
終わることを特徴とする出力バッファ。
【請求項１６】請求項１５記載の出力バッファにおい
て、導電路が、出力Ｐチャンネル・プルアップ・トラン
ジスタのゲートと出力端子の間に配置した分路Ｐチャン
ネルトランジスタを包含し、この分路Ｐチャンネル・ト
ランジスタのゲートが電源ノードに接続してあり、過電
圧状態において、出力Ｐチャンネル・プルアップ・トラ
ンジスタが出力バッファの出力部から電源ノードへの電
流を阻止するようにしたことを特徴とする出力バッフ
ァ。
【請求項１７】請求項１１記載の出力バッファにおい
て、少なくとも１つの周辺トランジスタが出力バッファ
と組み合わせてあり、出力バッファの出力端子と第１所
定電圧を超える電圧まで引き上げられ得る内部ノードの
間に接続してあり、さらに、出力バッファの出力端子の
電圧が出力ノードを低電圧レベルに駆動する外部装置に
より高インピーダンス状態において低となったときにリ
セット動作の際に前記内部ノード上の電圧を低下させる
リセット回路を包含することを特徴とする出力バッフ
ァ。
【請求項１８】請求項１７記載の出力バッファにおい
て、前記少なくとも１つの周辺トランジスタが、そのソ
ース／ドレン端子のうちの一方の端子を出力端子に接続
し、前記少なくとも１つの周辺トランジスタのゲートあ
るいはそのソース／ドレン端子のうちの他方の端子のい
ずれかが前記内部ノードに接続してあることを特徴とす
る出力バッファ。