JPH10233766A

JPH10233766A - 同期回路

Info

Publication number: JPH10233766A
Application number: JP9036149A
Authority: JP
Inventors: Kenji Inaba; 健司稲葉
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1997-02-20
Filing date: 1997-02-20
Publication date: 1998-09-02

Abstract

(57)【要約】【課題】同期用のパルス信号を複数の受信回路へ分配す
る回路において、無調整で分配可能な分配回路の実現。【解決手段】入力同期信号を受けて、Ｎ倍のクロック周
期単位でクロックに同期した複数クロック時間の同期信
号を送信出力する手段と、該複数クロック時間の同期信
号を受けて、Ｎ倍のクロック周期の所定クロック位置で
該同期信号をリタイミングした同期信号を出力する手
段。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高速クロックに
同期して動作する複数の受信回路において、同期信号を
複数受信回路に同時タイミングで分配供給する回路に関
する。

【０００２】

【従来の技術】従来技術例について図４の同期信号分配
に係る要部回路構成図と、図５の同期信号の遅延時間調
整関係図を示して説明する。尚、送信ボード５００に入
力される入力同期信号Ｓは、単一の同期用長パルス信号
あるいはローレベルからハイレベルに遷移する信号であ
り、例えば電源投入後やシステムの初期化の都度におい
て、システム全体を同期化する為に全ボードに供給する
初期同期化用の信号である。またクロックの周波数は百
ＭＨｚ以上の超高速クロックである。また回路構成図に
おいて、線路終端用抵抗等は図示を省略してある。

【０００３】この回路構成例は、送信ボード５００側か
ら同期用パルスを発生し、これが出力する同期信号Ｓ０
とクロックＣＬＫ０をｎチャンネルの受信ボード１〜ｎ
で同期して受信する場合とし、送信ボードと受信ボード
間には、所定の配線長で接続され、同期信号Ｓ０側は順
次渡り配線で受信ボードに接続され、クロックＣＬＫ０
は個別の差動伝送で受信ボードに接続されている場合と
仮定する。

【０００４】この分配回路構成は、図４に示すように、
送信ボード５００側はクロックドライバ５１０と、フリ
ップ・フロップ５８０とで成り、ボード間にはボード間
配線ＤＳ１cbl〜ＤＳｎcbl、ＤＣ１cbl〜ＤＣｎcblが有
り、受信ボード１〜ｎ側はフリップ・フロップ１８１〜
１８ｎと、差動レシーバ１１１〜１１ｎと、レシーバ１
２１〜１２ｎと、信号用の遅延素子ＤＳ１ｂ〜ＤＳｎｂ
と、クロック用の遅延素子ＤＣ１ｂ〜ＤＣｎｂと、クロ
ックバッファ１９１〜１９ｎと、内部同期回路１７１〜
１７ｎとで成る。ここで、送信ボード送端と各受信ボー
ド受端間の同期信号Ｓ０の配線遅延量をＴＳ１ａ〜ＴＳ
ｎａとする。尚、同期信号Ｓ０の配線経路は順次渡り配
線の為、図５に示すように順次増加している。他方のク
ロックＣＬＫ０側の各配線は個別に配線されているの
で、ほぼ等長配線にできる。次に、各ボードのＤ−フリ
ップ・フロップ１８１〜１８ｎ入力端迄の同期信号Ｓ０
の遅延量を総遅延量ＴＳ１〜ＴＳｎとし、クロック側の
総遅延量をＴＣ１〜ＴＣｎとする。上述条件において、
第１にクロック側の各ボードの総遅延量ＴＣ１〜ＴＣｎ
は同一となるようにクロック用の遅延素子ＤＣ１ｂ〜Ｄ
Ｃｎｂを調整され、第２に同期信号Ｓ０側の各ボードの
総遅延量ＴＳ１〜ＴＳｎは各フリップ・フロップ１８１
〜１８ｎがセットアップ／ホールドタイムを満足するよ
うにクロックとの相関関係を保った安定領域に調整し、
かつ各ボードの同期信号Ｓ１Ｑ〜ＳｎＱは同一クロック
タイミングで出力されるように調整されなければならな
い。これは図５に示すように各ボードとも同一の遅延量
ＴＣadjとする必要がある。

【０００５】送信ボード５００のフリップ・フロップ５
８０は、入力同期信号ＳをクロックＣＬＫ０に同期させ
た同期信号Ｓ０を送端から出力し、近くの受信ボード１
の受端に接続され、この接続点から次の受信ボード２へ
順次渡り配線されていき、最後の受信ボードｎに接続さ
れ、抵抗終端して伝送路の整合を行なう。ところで渡り
配線されている為、伝送線路インピーダンスは一様では
なく、伝播反射に伴う波形歪みは比較的大きい。クロッ
クドライバ５１０は、各ボードに基準となるクロックを
供給する為個別の差動伝送としていて、高速のＥＣＬデ
バイスを使用する。このクロックドライバ５１０で分配
した出力の１つは送信ボード５００内部のフリップ・フ
ロップ５８０に供給し、他は各受信ボード１〜ｎに差動
伝送によって供給し、伝送インピーダンスで抵抗終端し
ている。各受信ボードは、この基準クロックで同期動作
する。

【０００６】受信ボード１において、クロック信号側は
差動レシーバ１１１で受信し、可変遅延素子ＤＣ１ｂで
各ボード間の位相が一致するように所望に精密調整され
た後、フリップ・フロップ１８１のクロック入力端とク
ロックバッファ１９１に供給する。クロックバッファ１
９１は、内部同期回路１７１へバッファしたクロックを
供給する。他方の同期信号側は、レシーバ１２１で受信
し、可変遅延素子ＤＳ１ｂで所望に精密調整された後、
フリップ・フロップ１８１のデータ入力端に供給する。
他の受信ボード２〜ｎについても同様である。尚、レシ
ーバ１２１は、プリント板内のパターン配線長による反
射を軽減する為にボード受端直近に配置使用する。

【０００７】ここで、受信ボード１の両遅延素子ＤＣ１
ｂ、ＤＳ１ｂの遅延関係は、上述で説明したように、第
１にフリップ・フロップ１８１が安定に動作する位相関
係に調整し、かつ第２に全受信ボード１〜ｎのフリップ
・フロップ１８１〜１８ｎが出力する同期信号Ｓ１Ｑ〜
ＳｎＱのタイミングが一致するように遅延関係を調整す
る必要がある。例えば図５に示すように、どのボードに
おいても同一の遅延量ＴＣadj＝ＴＳ１＝ＴＳ２＝‥‥
＝ＴＳｎとなるように遅延素子ＤＳ１ｂ〜ＤＳｎｂを調
整する必要がある。図５におけるＴＳｎａは送信ボード
５００と受信ボードｎ間の全渡り配線遅延量ＴＳｎａの
最長の配線遅延量であり、このときの遅延素子ＤＳｎｂ
の調整遅延量ＴＳｎｂを０ナノ秒の調整と仮定する。他
方、送信ボード５００と受信ボード１間の配線遅延量は
ＴＳ１ａのみによる最短の配線遅延量であるから、この
ときの遅延素子ＤＳ１ｂの調整遅延量は最大の遅延量Ｔ
Ｓ１ｂに調整する必要がある。これに加え、遅延量ＴＣ
adjは、上述説明のクロックと相関関係にあるから安定
動作するように、かつフリップ・フロップのセットアッ
プ時間とホールド時間をも満足するように安定な位相関
係にしなければならない。これらの相互条件を満足する
ように全受信ボード１〜ｎを調整する必要がある。

【０００８】ところで、ボード間におけるクロック信号
や同期信号の伝播遅延時間は所定遅延量となるように組
配製造されるが、様々なばらつき要因により伝播遅延の
ばらつきを生じる。例えばレシーバ１２１〜１２ｎの素
子間の伝播遅延差ばらつきや、プリント基板の誘電率ば
らつきや、ボード間の温度差に起因する伝播遅延量の変
動要因がある。更に同期信号側はボード間を渡り配線し
ている為、伝送線路の不整合を有する。これに伴う波形
歪みによって同期信号の立上がり直後の不安定な期間が
あり、これら諸要因により安定動作可能な有効範囲が狭
く限定されてくる。これらの為、多数個所ある遅延素子
ＤＣ１ｂ〜ＤＣｎｂ、ＤＳ１ｂ〜ＤＳｎｂの調整作業に
多くの時間と精密な相互調整を要するという難点があ
る。

【０００９】

【発明が解決しようとする課題】上記説明のように、受
信ボード１〜ｎの伝播遅延の相互関係に依存する為、多
数の遅延素子ＤＣ１ｂ〜ＤＣｎｂ、ＤＳ１ｂ〜ＤＳｎｂ
を相互関係を維持して安定動作する遅延量調整が必要で
ある。この為、多くの調整時間を要する難点があり、実
用上の不便であった。そこで、本発明が解決しようとす
る課題は、単一の同期用長パルス信号をクロックに同期
して複数の受信回路への分配において、該同期用長パル
ス信号側を無調整で分配可能な分配回路の実現を目的と
する。

【００１０】

【課題を解決するための手段】第１図と第２図は、本発
明に係る解決手段を示している。第１に、上記課題を解
決するために、本発明の構成では、入力同期信号Ｓを受
けて、Ｎ倍のクロック周期単位でクロックに同期した複
数クロック時間の同期信号Ｓ０を送信出力する手段と、
複数クロック時間の同期信号Ｓ０を受けて、Ｎ倍のクロ
ック周期の所定クロック位置で同期信号Ｓ０をリタイミ
ングした同期信号Ｓ１Ｑ〜ＳｎＱを出力する構成手段と
する。これにより、単一の同期用長パルス信号を受信側
へ同期用信号の伝送において、同期信号Ｓ０側を無調整
化できる。

【００１１】第２に、上記課題を解決するために、本発
明の構成では、入力同期信号Ｓを受けて、Ｎ倍のクロッ
ク周期単位でクロックに同期した複数クロック時間の同
期信号Ｓ０を送信出力する手段と、複数クロック時間の
同期信号Ｓ０を受けて、Ｎ倍のクロック周期の所定クロ
ック位置で同期信号Ｓ０をリタイミングした同期信号Ｓ
１Ｑ〜ＳｎＱを出力する構成手段とする。これにより、
受信側回路を複数有して同期用信号を受信側へ分配する
回路において、同期信号Ｓ０側の調整用の遅延素子を削
除でき、かつ同期信号Ｓ０側の無調整化を実現する。

【００１２】第３に、上記課題を解決するために、本発
明の構成では、入力同期信号Ｓを受けて、Ｎ倍のクロッ
ク周期単位でクロックに同期した複数クロック時間の同
期信号Ｓ０を送信出力する分周器５６０とデコーダ５７
０とフリップ・フロップ５８０からなる同期信号送出手
段と、複数クロック時間の同期信号Ｓ０を受けて、Ｎ倍
のクロック周期の所定クロック位置で同期信号Ｓ０をリ
タイミングした同期信号Ｓ１Ｑ〜ＳｎＱを出力するクロ
ック用の遅延素子ＤＣ１ｂ〜ＤＣｎｂとリタイミング用
のフリップ・フロップ１８１〜１８ｎとＮ倍に分周する
分周器１６１〜１６ｎとデコーダ１５１〜１５ｎからな
る同期信号生成手段とした構成手段とする。これによ
り、受信側回路を複数有して同期用信号を受信側へ分配
する回路において、フリップ・フロップ１８１〜１８ｎ
のＤ入力端へ供給する同期信号Ｓ０用の遅延素子を削除
でき、かつ同期信号Ｓ０側の無調整化を実現する。

【００１３】

【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。

【００１４】本発明の特徴は、単一の同期用長パルス信
号である同期信号Ｓにおいて、この信号が長パルスであ
る点と、これを送信側が出力するタイミングについては
任意である点に着目して、送信側では複数クロック時間
単位に変換した長い期間の同期信号Ｓ０を送出し、各受
信ボードでは受信した長い期間の同期信号Ｓ０を、複数
クロック時間待った後、全受信ボードが同一タイミング
で同期信号をラッチ出力する点に特徴がある。

【００１５】本発明実施例について図１の同期信号分配
に係る要部回路構成図と、図２の同期信号復元説明図を
示して説明する。

【００１６】本発明実施例１の同期信号分配に係る要部
回路構成は、図１に示すように、送信ボード５００側は
クロックドライバ５１０と、分周器５６０と、デコーダ
５７０と、フリップ・フロップ５８０とで成り、受信ボ
ード１〜ｎ側は分周器１６１〜１６ｎと、デコーダ１５
１〜１５ｎと、フリップ・フロップ１８１〜１８ｎと、
差動レシーバ１１１〜１１ｎと、クロック用の遅延素子
ＤＣ１ｂ〜ＤＣｎｂと、クロックバッファ１９１〜１９
ｎと、内部同期回路１７１〜１７ｎとで成る。この構成
は、従来構成に対して、同期信号Ｓ０用の遅延素子ＤＳ
１ｂ〜ＤＳｎｂとレシーバ１２１〜１２ｎを削除し、送
信ボード５００側には分周器５６０とデコーダ５７０
を、受信ボード１〜ｎ側には分周器１６１〜１６ｎとデ
コーダ１５１〜１５ｎを追加した構成で成る。但しフリ
ップ・フロップ５８０、１８１〜１８ｎはラッチ・イネ
ーブル端子付きのＤ−フリップ・フロップに変更してい
る。尚、前記各分周器は３ビットカウンタを使用する具
体例にて以下説明する。

【００１７】送信ボード５００側の分周器５６０とデコ
ーダ５７０は、複数クロック時間単位、即ちここの例で
は８クロック時間単位でフリップ・フロップ５８０をラ
ッチ動作させる為のものである。具体的には、３ビット
カウンタによる分周器５６０で計数動作させ、その出力
をデコーダ５７０に入力し、この出力をフリップ・フロ
ップ５８０のラッチ・イネーブル入力端に供給する。こ
れにより、例えば図２（ａ）のクロック１の時点に示す
ように、分周器５６０の出力データがデコード値”００
１”のときクロック・イネーブル信号５７０enbをフリ
ップ・フロップ５８０へ供給する。これによりフリップ
・フロップ５８０はクロック２の時点で入力同期信号Ｓ
をラッチ出力する。この結果、送信ボード５００送端か
ら出力される同期信号Ｓ０は、８クロック周期毎の信号
遷移の同期信号Ｓ０となり、長期間安定な同期信号が供
給できることとなる。図２（ａ）に上記で説明したクロ
ック・イネーブル信号５７０enbと同期信号Ｓ０の出力
タイミングと、受信ボード１〜ｎ側で利用可能範囲３１
０を示す。ここで着目すべきは受信側での利用可能範囲
３１０が従来より８倍の８クロック期間に拡大されてい
る点である。このことはクロック周波数が数百ＭＨｚオ
ーダー以上においては、特にフリップ・フロップのセッ
トアップやホールド時間やクロック自体のジッタ要因等
の関係から極めて有効である。

【００１８】受信ボード１〜ｎ側のクロック信号は、従
来同様であり、可変遅延素子ＤＣ１ｂで各ボード間のフ
リップ・フロップ１８１〜１８ｎでのクロック位相が一
致するように精密調整する。

【００１９】受信ボード１〜ｎ側のフリップ・フロップ
１８１〜１８ｎは、上述同期信号Ｓ０を受けて、直接Ｄ
入力端へ供給している。即ち、従来のような遅延素子が
不要の為削除されている。この理由は後述する。

【００２０】受信ボード１〜ｎ側の分周器１６１〜１６
ｎとデコーダ１５１〜１５ｎは、送信ボード５００側が
８クロック周期で送信された長い８クロック期間の同期
信号Ｓ０を受けて、この同期信号Ｓ０が安定ラッチ動作
するクロック位置で、フリップ・フロップ１８１〜１８
ｎへのクロック・イネーブル信号１５１enbを供給する
ものである。具体的には、デコーダ１５１〜１５ｎは、
デコード用として３入力ＡＮＤゲートを使用し、例えば
図２（ｂ）のクロック７の時点に示すように、分周器１
６１〜１６ｎのコード値が”１１１”のときクロック・
イネーブル信号１５１enbをフリップ・フロップ１８１
〜１８ｎへ供給する。尚、所望により前記ＡＮＤゲート
以外に一般のデコードＩＣ、あるいはＯＲゲートを使用
しても良い。尚、送信ボードと各受信ボードの分周器５
６０、１６１〜１６ｎは、予めＲＥＳＥＴ信号により初
期化クリアしてから計数動作を開始して、計数コード値
を同期した所望関係にしておくことは言うまでもない。

【００２１】図２（ｂ）に上記のクロック・イネーブル
信号１５１enbと同期信号Ｓ１Ｑの出力タイミングと、
受信ボード１〜ｎ側でＳ０信号の利用可能範囲３００を
示す。図示のように８クロック期間という長期間の安定
な同期信号Ｓ０を受けて、中央付近のクロック７で上述
したクロック・イネーブル信号１５１enbを発生し、次
のクロック０で同期信号Ｓ１Ｑをラッチ出力している。
ところで、図示のクロック０でのラッチにおいて、８ク
ロック期間もの安定な同期信号Ｓ０である為に、前方マ
ージン３５０と後方マージン３６０には数クロック時間
に及ぶ大きな裕度がある。この裕度により受信ボード１
〜ｎ間を同期信号Ｓ０が渡り配線されていても、これら
による遅延量ＴＳ１ａ〜ＴＳｎａの遅延量幅範囲よりも
十分大きな裕度があるので、同期信号用の遅延素子ＤＳ
１ｂ〜ＤＳｎｂは削除でき、かつ無調整に安定動作でき
るという特筆すべき利点が得られる。無論、フリップ・
フロップ１８１〜１８ｎのセットアップやホールド時間
についても無視できることは言うまでもない。尚、分周
器１６１〜１６ｎのカウンタを３ビットとしていたが必
要ならば所望ビットのカウンタを使用して更なる裕度を
持たせても良く、同様にして実施できることは言うまで
もない。

【００２２】上述説明のように本発明要旨は、送信ボー
ド側においては入力同期信号Ｓを受けて、Ｎ倍のクロッ
ク周期単位でクロックに同期した同期信号Ｓ０を受信ボ
ードへ供給する。受信ボードにおいてはこの長期間安定
な同期信号Ｓ０を受けて、Ｎ倍のクロック周期の所定ク
ロック位置で同期信号Ｓ０をリタイミングして出力する
構成手段としている。

【００２３】尚、上記説明では、図１に示すようにラッ
チ・イネーブル端子付きのＤ−フリップ・フロップを使
用した同期信号分配回路例を示したが、この代わりに図
３に示すようにＤ−フリップ・フロップを使用し、クロ
ック・イネーブル信号１５１enbを前段のフリップ・フ
ロップのクロック入力端に供給する回路構成例としても
良く、同様にして実施できる。この図３における後段の
フリップ・フロップは、前段のフリップ・フロップの出
力タイミングが回路素子の内部伝播遅延分の時間遅れを
無くする為ものであるから、所望により後段のフリップ
・フロップを削除した回路構成としても良い。

【００２４】尚、送信ボード送端と各受信ボード受端間
の同期信号Ｓ０を信号伝播の反射を防止する為に渡り配
線接続形態と仮定して説明していたが、本発明では信号
伝播の反射が安定する迄の長い時間待ちが容易に実現で
きるので、他の任意配線接続形態でも良いことがは明ら
かであり、信号伝播の反射の大小は無関係にできる利点
も得られる。

【００２５】尚、上記実施例の説明では、送信ボードと
複数受信ボード間における同期信号の具体例で説明して
いたが、ボード間の伝送以外にも数ｍ〜数百ｍ若しくは
数Ｋｍ以上の伝送ケーブル又は光伝送系における同期信
号Ｓを分配する装置若しくは分散システムにおいても同
様にして適用できることは明らかである。

【００２６】尚、上記実施例の説明では、分周器１６１
〜１６ｎとデコード用のＡＮＤゲートを使用してクロッ
ク・イネーブル信号を発生していたが、所望によりカウ
ンタデバイス自身が有するキャリー出力信号、ボロー出
力信号、又はゼロ値出力信号をクロック・イネーブル信
号として用いる回路構成としても良い。

【００２７】尚、上記実施例の説明では、複数の受信ボ
ード１〜ｎとした具体例で説明していたが、単一の受信
ボードの構成において本発明回路を適用しても良く、安
定容易に動作する利点が得られる。

【００２８】

【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述発明の構成によれば、送
信側で複数クロック時間に渡る長い期間の安定した同期
信号Ｓ０を発生させ、これを受信ボード側で同一クロッ
クタイミングで同期信号をラッチ出力することにより、
同期信号Ｓ０側の伝播遅延量の依存要因を無くすること
ができるので、同期信号Ｓ０側の遅延素子を削除でき
る。この結果、従来のように同期信号Ｓ０とクロックＣ
ＬＫ０との調整困難性を解消できる大きな効果が得られ
る。更に同期信号Ｓ０とフリップ・フロップ１８１〜１
８ｎとの動作マージンに裕度が得られ、容易に安定動作
できる利点も得られる。また、これから遅延量の調整作
業が短時間かつ容易にできる実用上の利便性も得られ
る。

【図面の簡単な説明】

【図１】本発明の、同期信号分配に係る要部回路構成
図である。

【図２】本発明の、同期信号復元説明図である。

【図３】本発明の、同期信号分配に係る他の要部回路
構成図である。

【図４】従来の、同期信号分配に係る要部回路構成図
である。

【図５】従来の、同期信号の遅延量の調整関係図であ
る。

【符号の説明】

１〜ｎ受信ボードＤＣ１ｂ〜ＤＣｎｂ，ＤＳ１ｂ〜ＤＳｎｂ遅延素子ＤＳ１cbl〜ＤＳｎcbl ボード間配線Ｓ１Ｑ〜ＳｎＱ同期信号ＴＣ１〜ＴＣｎ，ＴＳ１〜ＴＳｎ総遅延量ＴＳ１ａ〜ＴＳｎａ、ＴＳ１ｂ〜ＴＳｎｂ遅延量１１１〜１１ｎ差動レシーバ１２１〜１２ｎレシーバ１５１〜１５ｎ，５７０デコーダ１５１enb〜１５ｎenb，５７０enb クロック・イネー
ブル信号１６１〜１６ｎ，５６０分周器１７１〜１７ｎ内部同期回路１８１〜１８ｎ，５８０フリップ・フロップ１９１〜１９ｎクロックバッファ３００，３１０利用可能範囲３５０前方マージン３６０後方マージン５００送信ボード５１０クロックドライバ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年５月１９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】

【発明が解決しようとする課題】上記説明のように、受
信ボード１〜ｎの伝播遅延の相互関係に依存する為、多
数の遅延素子ＤＣ１ｂ〜ＤＣｎｂ、ＤＳ１ｂ〜ＤＳｎｂ
を相互関係を維持して安定動作する遅延量調整が必要で
ある。この為、多くの調整時間を要する難点があり、実
用上の不便であった。そこで、本発明が解決しようとす
る課題は、単一の同期用長パルス信号をクロックに同期
して複数の受信回路へ分配する回路において、該同期用
長パルス信号側を無調整で分配可能な分配回路の実現を
目的とする。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】

【課題を解決するための手段】第１図と第２図は、本発
明に係る解決手段を示している。第１に、上記課題を解
決するために、本発明の構成では、入力同期信号Ｓを受
けて、Ｎ倍のクロック周期単位でクロックに同期した複
数クロック時間の同期信号Ｓ０を送信出力する手段と、
複数クロック時間の同期信号Ｓ０を受けて、Ｎ倍のクロ
ック周期の所定クロック位置で同期信号Ｓ０をリタイミ
ングした同期信号Ｓ１Ｑ〜ＳｎＱを出力する構成手段と
する。これにより、単一の同期用長パルス信号を受信側
へ伝送する回路において、同期信号Ｓ０側を無調整化で
きる。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】本発明実施例について図１の同期信号分配
に係る要部回路構成図と、図２の同期信号リタイミング
説明図を示して説明する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図２】本発明の、同期信号リタイミング説明図であ
る。

【図５】従来の、同期信号の遅延量の調整関係図であ
る。

【符号の説明】１〜ｎ受信ボードＤＣ１ｂ〜ＤＣｎｂ，ＤＳ１ｂ〜ＤＳｎｂ遅延素子ＤＳ１cbl〜ＤＳｎcbl ボード間配線Ｓ１Ｑ〜ＳｎＱ同期信号ＴＣ１〜ＴＣｎ，ＴＳ１〜ＴＳｎ総遅延量ＴＳ１ａ〜ＴＳｎａ、ＴＳ１ｂ〜ＴＳｎｂ遅延量１１１〜１１ｎ差動レシーバ１２１〜１２ｎレシーバ１５１〜１５ｎ，５７０デコーダ１５１enb〜１５ｎenb，５７０enb クロック・イネー
ブル信号１６１〜１６ｎ，５６０分周器１７１〜１７ｎ内部同期回路１８１〜１８ｎ，５８０フリップ・フロップ１９１〜１９ｎクロックバッファ３００，３１０利用可能範囲３５０前方マージン３６０後方マージン５００送信ボード５１０クロックドライバ

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

Claims

【特許請求の範囲】

【請求項１】同期用信号の分配回路において、入力同期信号を受けて、Ｎ倍のクロック周期単位でクロ
ックに同期した複数クロック時間の同期信号を送信出力
する手段と、該複数クロック時間の同期信号を受けて、Ｎ倍のクロッ
ク周期の所定クロック位置で該同期信号をリタイミング
した同期信号を出力する手段と、以上を具備していることを特徴とした同期回路。
【請求項２】受信側回路を複数有して同期用信号を受
信側へ分配する回路において、入力同期信号を受けて、Ｎ倍のクロック周期単位でクロ
ックに同期した複数クロック時間の同期信号を送信出力
する手段と、該複数クロック時間の同期信号を受けて、Ｎ倍のクロッ
ク周期の所定クロック位置で該同期信号をリタイミング
した同期信号を出力する手段と、以上を具備していることを特徴とした同期回路。
【請求項３】受信側回路を複数有して同期用信号を受
信側へ分配する回路において、入力同期信号を受けて、Ｎ倍のクロック周期単位でクロ
ックに同期した複数クロック時間の同期信号を送信出力
する分周器とデコーダとフリップ・フロップからなる同
期信号送出手段と、該複数クロック時間の同期信号を受けて、Ｎ倍のクロッ
ク周期の所定クロック位置で該同期信号をリタイミング
した同期信号を出力するクロック用の遅延素子とリタイ
ミング用のフリップ・フロップとＮ倍に分周する分周器
とデコーダからなる同期信号生成手段と、以上を具備していることを特徴とした同期回路。