JPH10240190A - デバイス制御装置 - Google Patents
デバイス制御装置Info
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- JPH10240190A JPH10240190A JP9055601A JP5560197A JPH10240190A JP H10240190 A JPH10240190 A JP H10240190A JP 9055601 A JP9055601 A JP 9055601A JP 5560197 A JP5560197 A JP 5560197A JP H10240190 A JPH10240190 A JP H10240190A
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- drive signal
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Abstract
(57)【要約】
【課題】 コストアップを招くことなくデバイスの破壊
を回避できる構成としたデバイス制御装置を提供する。 【解決手段】 二つの方向に、マトリックス状に配設さ
れた複数の駆動信号線Sにより複数のデバイスをダイナ
ミックスキャン方式で駆動するデバイス制御装置におい
て、それぞれ二つの入力端子を有する複数のＡＮＤ駆動
ゲートＧであり、それぞれの一方の入力端子には一つの
方向の全ての駆動信号線S のそれぞれが入力され、他方
の入力端子にはクロック信号が入力される複数のＡＮＤ
駆動ゲートG と、正負論理値レベルのそれぞれの持続時
間が上記それぞれの駆動信号線の選択時間に等しいクロ
ック信号をその位相が上記選択時間の位相に合うように
上記複数のＡＮＤ駆動ゲートG に与えるクロック生成回
路３とを備え、且つＡＮＤ駆動ゲートG のＡＮＤ条件が
成立するクロック信号の論理値レベルが奇数番目のＡＮ
Ｄ駆動ゲートG と偶数番目のＡＮＤ駆動ゲートG とで逆
になるように構成した。
を回避できる構成としたデバイス制御装置を提供する。 【解決手段】 二つの方向に、マトリックス状に配設さ
れた複数の駆動信号線Sにより複数のデバイスをダイナ
ミックスキャン方式で駆動するデバイス制御装置におい
て、それぞれ二つの入力端子を有する複数のＡＮＤ駆動
ゲートＧであり、それぞれの一方の入力端子には一つの
方向の全ての駆動信号線S のそれぞれが入力され、他方
の入力端子にはクロック信号が入力される複数のＡＮＤ
駆動ゲートG と、正負論理値レベルのそれぞれの持続時
間が上記それぞれの駆動信号線の選択時間に等しいクロ
ック信号をその位相が上記選択時間の位相に合うように
上記複数のＡＮＤ駆動ゲートG に与えるクロック生成回
路３とを備え、且つＡＮＤ駆動ゲートG のＡＮＤ条件が
成立するクロック信号の論理値レベルが奇数番目のＡＮ
Ｄ駆動ゲートG と偶数番目のＡＮＤ駆動ゲートG とで逆
になるように構成した。
Description
【０００１】
【発明の属する技術分野】本発明は複写機やファクシミ
リ装置などの各種情報機器の操作部などに配設された発
光ダイオードなどのデバイスを制御するデバイス制御装
置に係わり、特に上記デバイスを保護することができる
デバイス制御装置に関する。
リ装置などの各種情報機器の操作部などに配設された発
光ダイオードなどのデバイスを制御するデバイス制御装
置に係わり、特に上記デバイスを保護することができる
デバイス制御装置に関する。
【０００２】
【従来の技術】従来より、情報機器の操作部に配設され
る発光ダイオードなど多数のデバイスに配線される駆動
信号線の数を低減させるために、ダイナミックスキャン
方式のデバイス駆動が行われている。この駆動方式で
は、例えば複数の発光ダイオードを駆動信号線に接続す
る際、図６に示すように発光ダイオード１および駆動信
号線S0〜S15,D0〜D7をマトリックス状に配設し、各行の
発光ダイオード１のアノードを共通の駆動信号線S0,S1
などに接続し、各列の発光ダイオード１のカソードを共
通の駆動信号線D0,D1 などに接続する。そして、デバイ
ス制御部11には、予め主制御部などから取得した発光ダ
イオード発光用データを発光ダイオード１の行毎にまと
めて行順に記憶しておき、駆動信号線S0〜S15 をS0から
順次選択して駆動し、上記選択に合わせて１行目の発光
用データ１から順次駆動信号線D に乗せる動作をくり返
させる。ところで、デバイス制御部11にＣＰＵを用いる
と、ＣＰＵの暴走などにより駆動信号線を順次選択する
スキャン動作が停止してしまい、その結果、同一の発光
ダイオード１が大電流で長時間駆動されたままになり、
その発光ダイオード１が破壊されるという事態が発生す
る。また、それぞれの駆動信号線に対応した信号を主制
御部で生成する構成の装置では、上記信号を主制御部か
ら受信するための信号線の断線などによっても同様の事
態が発生する。なお、大電流で駆動されるのは、図６の
例でいうならば、駆動信号線S0〜S15 のそれぞれの駆動
される期間（選択時間）が全体の16分の１であるためで
ある。このような問題を解決するため、特開平5-323893
号公報に示されたデバイス制御装置では、図７に示すよ
うに、主制御部12からの信号を受信するデータ受信回路
13におけるデータ信号などのレベル変化を検知する検知
回路14を備え、測定タイマ15が所定時間の経過を計測し
ても上記検出回路14がレベル変化を検知しないときは、
測定タイマ15から出力される信号により、デバイス制御
回路16からデバイス17へ駆動信号が出力されるのを禁止
する。
る発光ダイオードなど多数のデバイスに配線される駆動
信号線の数を低減させるために、ダイナミックスキャン
方式のデバイス駆動が行われている。この駆動方式で
は、例えば複数の発光ダイオードを駆動信号線に接続す
る際、図６に示すように発光ダイオード１および駆動信
号線S0〜S15,D0〜D7をマトリックス状に配設し、各行の
発光ダイオード１のアノードを共通の駆動信号線S0,S1
などに接続し、各列の発光ダイオード１のカソードを共
通の駆動信号線D0,D1 などに接続する。そして、デバイ
ス制御部11には、予め主制御部などから取得した発光ダ
イオード発光用データを発光ダイオード１の行毎にまと
めて行順に記憶しておき、駆動信号線S0〜S15 をS0から
順次選択して駆動し、上記選択に合わせて１行目の発光
用データ１から順次駆動信号線D に乗せる動作をくり返
させる。ところで、デバイス制御部11にＣＰＵを用いる
と、ＣＰＵの暴走などにより駆動信号線を順次選択する
スキャン動作が停止してしまい、その結果、同一の発光
ダイオード１が大電流で長時間駆動されたままになり、
その発光ダイオード１が破壊されるという事態が発生す
る。また、それぞれの駆動信号線に対応した信号を主制
御部で生成する構成の装置では、上記信号を主制御部か
ら受信するための信号線の断線などによっても同様の事
態が発生する。なお、大電流で駆動されるのは、図６の
例でいうならば、駆動信号線S0〜S15 のそれぞれの駆動
される期間（選択時間）が全体の16分の１であるためで
ある。このような問題を解決するため、特開平5-323893
号公報に示されたデバイス制御装置では、図７に示すよ
うに、主制御部12からの信号を受信するデータ受信回路
13におけるデータ信号などのレベル変化を検知する検知
回路14を備え、測定タイマ15が所定時間の経過を計測し
ても上記検出回路14がレベル変化を検知しないときは、
測定タイマ15から出力される信号により、デバイス制御
回路16からデバイス17へ駆動信号が出力されるのを禁止
する。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
特開平5-323893号公報に示されたような従来の技術で
は、回路が複雑になり、コストアップになってしまう。
そこで本発明の解決すべき課題は、上記のような従来の
技術の問題を解消し、コストアップを招かずにデバイス
の破壊を回避できるデバイス制御装置を提供することに
ある。
特開平5-323893号公報に示されたような従来の技術で
は、回路が複雑になり、コストアップになってしまう。
そこで本発明の解決すべき課題は、上記のような従来の
技術の問題を解消し、コストアップを招かずにデバイス
の破壊を回避できるデバイス制御装置を提供することに
ある。
【０００４】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明では、二つの方向に、マト
リックス状に配設された複数の駆動信号線により複数の
デバイスをダイナミックスキャン方式で駆動するデバイ
ス制御装置において、それぞれ少なくとも二つの入力端
子を有する複数のＡＮＤ駆動ゲートであり、それぞれの
一方の入力端子には一つの方向の全ての駆動信号線のそ
れぞれが入力され、他方の入力端子にはクロック信号が
入力される複数のＡＮＤ駆動ゲートと、正負論理値レベ
ルのそれぞれの持続時間が上記それぞれの駆動信号線の
選択時間に等しいクロック信号をその位相が上記選択時
間の位相に合うように上記複数のＡＮＤ駆動ゲートに与
えるクロック生成回路とを備え、且つ上記ＡＮＤ駆動ゲ
ートのＡＮＤ条件が成立するクロック信号の論理値レベ
ルが奇数番目のＡＮＤ駆動ゲートと偶数番目のＡＮＤ駆
動ゲートとで逆になるように構成することで、駆動信号
線の順次選択時のそれぞれの駆動信号線の選択時間は従
来と同じであり、順次選択動作が停止してしまった場合
に同一のデバイスに流れ続ける平均電流値は従来の半分
になるようにした。また、請求項２に記載の発明では、
請求項１に記載のデバイス制御装置において、駆動信号
線に与える駆動信号に対応したデータを、駆動期間中、
デバイス制御装置へシリアル転送する構成にしたとき、
シリアル転送のための基本クロックを分周してクロック
信号を生成するようにクロック生成回路を構成した。ま
た、請求項３に記載の発明では、請求項１に記載のデバ
イス制御装置において、駆動信号線に与える駆動信号を
ＣＰＵにより生成する構成にしたとき、上記ＣＰＵの基
本クロックを分周してクロック信号を生成するようにク
ロック生成回路を構成した。請求項２及び３に記載のデ
バイス制御装置によれば、クロック生成回路が簡単な構
成で実現できるようになる。また、請求項４に記載の発
明では、二つの方向に、マトリックス状に配設された複
数の駆動信号線により複数のデバイスをダイナミックス
キャン方式で駆動するデバイス制御装置において、それ
ぞれ少なくとも二つの入力端子を有する複数のＡＮＤ駆
動ゲートであり、それぞれの一方の入力端子には一つの
方向の全ての駆動信号線のそれぞれが入力され、他方の
入力端子にはｎ種のクロック信号のうちの一つのクロッ
ク信号が入力される複数のＡＮＤ駆動ゲートと、それぞ
れ異なるｎ分の１の期間だけ上記駆動信号線の選択時の
論理レベルと同じ論理レベルになり、それぞれのAND 駆
動ゲートの一方の入力端子の駆動信号線が選択時の論理
レベルのときは他方の入力端子のクロック信号が少なく
とも上記ｎ分の１の期間であるようなｎ種のクロック信
号のいずれかを上記複数のＡＮＤ駆動ゲートに与えるク
ロック生成回路とを備えたことにより、駆動信号線の順
次選択時のそれぞれの駆動信号線の選択時間は従来と同
じであり、順次選択動作が停止してしまった場合に同一
のデバイスに流れ続ける平均電流値は従来のｎ分の１に
なるようにした。
めに、請求項１に記載の発明では、二つの方向に、マト
リックス状に配設された複数の駆動信号線により複数の
デバイスをダイナミックスキャン方式で駆動するデバイ
ス制御装置において、それぞれ少なくとも二つの入力端
子を有する複数のＡＮＤ駆動ゲートであり、それぞれの
一方の入力端子には一つの方向の全ての駆動信号線のそ
れぞれが入力され、他方の入力端子にはクロック信号が
入力される複数のＡＮＤ駆動ゲートと、正負論理値レベ
ルのそれぞれの持続時間が上記それぞれの駆動信号線の
選択時間に等しいクロック信号をその位相が上記選択時
間の位相に合うように上記複数のＡＮＤ駆動ゲートに与
えるクロック生成回路とを備え、且つ上記ＡＮＤ駆動ゲ
ートのＡＮＤ条件が成立するクロック信号の論理値レベ
ルが奇数番目のＡＮＤ駆動ゲートと偶数番目のＡＮＤ駆
動ゲートとで逆になるように構成することで、駆動信号
線の順次選択時のそれぞれの駆動信号線の選択時間は従
来と同じであり、順次選択動作が停止してしまった場合
に同一のデバイスに流れ続ける平均電流値は従来の半分
になるようにした。また、請求項２に記載の発明では、
請求項１に記載のデバイス制御装置において、駆動信号
線に与える駆動信号に対応したデータを、駆動期間中、
デバイス制御装置へシリアル転送する構成にしたとき、
シリアル転送のための基本クロックを分周してクロック
信号を生成するようにクロック生成回路を構成した。ま
た、請求項３に記載の発明では、請求項１に記載のデバ
イス制御装置において、駆動信号線に与える駆動信号を
ＣＰＵにより生成する構成にしたとき、上記ＣＰＵの基
本クロックを分周してクロック信号を生成するようにク
ロック生成回路を構成した。請求項２及び３に記載のデ
バイス制御装置によれば、クロック生成回路が簡単な構
成で実現できるようになる。また、請求項４に記載の発
明では、二つの方向に、マトリックス状に配設された複
数の駆動信号線により複数のデバイスをダイナミックス
キャン方式で駆動するデバイス制御装置において、それ
ぞれ少なくとも二つの入力端子を有する複数のＡＮＤ駆
動ゲートであり、それぞれの一方の入力端子には一つの
方向の全ての駆動信号線のそれぞれが入力され、他方の
入力端子にはｎ種のクロック信号のうちの一つのクロッ
ク信号が入力される複数のＡＮＤ駆動ゲートと、それぞ
れ異なるｎ分の１の期間だけ上記駆動信号線の選択時の
論理レベルと同じ論理レベルになり、それぞれのAND 駆
動ゲートの一方の入力端子の駆動信号線が選択時の論理
レベルのときは他方の入力端子のクロック信号が少なく
とも上記ｎ分の１の期間であるようなｎ種のクロック信
号のいずれかを上記複数のＡＮＤ駆動ゲートに与えるク
ロック生成回路とを備えたことにより、駆動信号線の順
次選択時のそれぞれの駆動信号線の選択時間は従来と同
じであり、順次選択動作が停止してしまった場合に同一
のデバイスに流れ続ける平均電流値は従来のｎ分の１に
なるようにした。
【０００５】
【発明の実施の形態】以下、図面により本発明の実施の
形態を詳細に説明する。図１は本発明の第１の実施の形
態を示すデバイス制御装置の構成ブロック図である。図
示するように、このデバイス制御装置は、マトリックス
状に（複数行複数列に）整列した複数のデバイスである
発光ダイオード１、上記発光ダイオード１を駆動するた
め、列方向に並んだ複数のダイオード列のアノードに接
続された駆動信号線Sa（Sa0,Sa1,Sa2,Sa3,・・・）、同
様に、行方向に並んだ複数のダイオード行のカソードに
接続された駆動信号線D （D0,D1,D2, ・・・）、それぞ
れの出力端子には上記それぞれの駆動信号線Saが接続さ
れ、二つの入力端子の一方には上記駆動信号線Saのそれ
ぞれに対応する駆動信号線S が接続され、他方の入力端
子にはクロック信号ｃが入力される複数のAND 駆動ゲー
トG （G0,G1,G2, ・・・）、二つの方向の上記複数の信
号線D,S に乗せる駆動信号を生成するデバイス制御部
２、上記デバイス制御部２からの同期信号ａを受けてAN
D 駆動ゲートGに与えるクロック信号ｃを生成するクロ
ック生成回路３などを備えている。なお、上記複数のAN
D 駆動ゲートG のうち、奇数番目（G0,G2,・・・）のAN
D 駆動ゲートG はクロック信号ｃがHighレベルのときに
AND 条件が成立し、偶数番目（G1,G3,・・・）のAND 駆
動ゲートG はクロック信号ｃがLow ベルのときにAND 条
件が成立するように構成されている。また、デバイス制
御部２は、ＣＰＵおよびプログラムを内蔵したＲＯＭを
有し、上記ＣＰＵなどにより全体の制御を行う。
形態を詳細に説明する。図１は本発明の第１の実施の形
態を示すデバイス制御装置の構成ブロック図である。図
示するように、このデバイス制御装置は、マトリックス
状に（複数行複数列に）整列した複数のデバイスである
発光ダイオード１、上記発光ダイオード１を駆動するた
め、列方向に並んだ複数のダイオード列のアノードに接
続された駆動信号線Sa（Sa0,Sa1,Sa2,Sa3,・・・）、同
様に、行方向に並んだ複数のダイオード行のカソードに
接続された駆動信号線D （D0,D1,D2, ・・・）、それぞ
れの出力端子には上記それぞれの駆動信号線Saが接続さ
れ、二つの入力端子の一方には上記駆動信号線Saのそれ
ぞれに対応する駆動信号線S が接続され、他方の入力端
子にはクロック信号ｃが入力される複数のAND 駆動ゲー
トG （G0,G1,G2, ・・・）、二つの方向の上記複数の信
号線D,S に乗せる駆動信号を生成するデバイス制御部
２、上記デバイス制御部２からの同期信号ａを受けてAN
D 駆動ゲートGに与えるクロック信号ｃを生成するクロ
ック生成回路３などを備えている。なお、上記複数のAN
D 駆動ゲートG のうち、奇数番目（G0,G2,・・・）のAN
D 駆動ゲートG はクロック信号ｃがHighレベルのときに
AND 条件が成立し、偶数番目（G1,G3,・・・）のAND 駆
動ゲートG はクロック信号ｃがLow ベルのときにAND 条
件が成立するように構成されている。また、デバイス制
御部２は、ＣＰＵおよびプログラムを内蔵したＲＯＭを
有し、上記ＣＰＵなどにより全体の制御を行う。
【０００６】以下、図１及び図２を用いてこの実施の形
態のデバイス制御装置の動作を説明する。図２はこの実
施の形態のタイミングチャートである。この制御装置で
は、ダイナミックスキャン方式によった発光ダイオード
１の駆動を始める前に、それぞれの発光ダイオード１を
駆動させるか否かを示すデータを主制御部などから受信
し、デバイス制御部２内のメモリ（レジスタ）に格納し
ておく。なお、メモリの連続する複数のアドレスには、
それぞれ各列の発行ダイオード１に対応付けられたデー
タが格納される。また、格納領域の最初のアドレスには
１番目の列（駆動信号線Sa0 に対応した列）のデータが
格納され、次のアドレスには２番目の列（駆動信号線Sa
1 に対応した列）のデータが格納され、以下のアドレス
にも順次後続の列のデータが格納される。そして、駆動
信号線D,S の駆動を開始するとき、デバイス制御部２
は、同期信号ａをクロック生成回路３に出すと共に、駆
動信号線S の最初の駆動信号線S0の信号（図２参照）を
同期信号ａの立ち下がりに同期させてHighレベルにし、
また、メモリから１列目のデータを読み出して、駆動信
号線D に出力する。さらに、ＣＰＵの基本クロックに同
期した所定のパルス幅（選択時間）で駆動信号線S0をLo
w レベルにすると共に、駆動信号線S1の信号を立ち上
げ、駆動信号線D に２列目のデータを出力する。以下、
同様である。
態のデバイス制御装置の動作を説明する。図２はこの実
施の形態のタイミングチャートである。この制御装置で
は、ダイナミックスキャン方式によった発光ダイオード
１の駆動を始める前に、それぞれの発光ダイオード１を
駆動させるか否かを示すデータを主制御部などから受信
し、デバイス制御部２内のメモリ（レジスタ）に格納し
ておく。なお、メモリの連続する複数のアドレスには、
それぞれ各列の発行ダイオード１に対応付けられたデー
タが格納される。また、格納領域の最初のアドレスには
１番目の列（駆動信号線Sa0 に対応した列）のデータが
格納され、次のアドレスには２番目の列（駆動信号線Sa
1 に対応した列）のデータが格納され、以下のアドレス
にも順次後続の列のデータが格納される。そして、駆動
信号線D,S の駆動を開始するとき、デバイス制御部２
は、同期信号ａをクロック生成回路３に出すと共に、駆
動信号線S の最初の駆動信号線S0の信号（図２参照）を
同期信号ａの立ち下がりに同期させてHighレベルにし、
また、メモリから１列目のデータを読み出して、駆動信
号線D に出力する。さらに、ＣＰＵの基本クロックに同
期した所定のパルス幅（選択時間）で駆動信号線S0をLo
w レベルにすると共に、駆動信号線S1の信号を立ち上
げ、駆動信号線D に２列目のデータを出力する。以下、
同様である。
【０００７】一方、クロック生成回路３は、同期信号ａ
を受け取ると、Highレベルの期間およびLow レベルの期
間がそれぞれ駆動信号S のパルス幅（選択時間）に等し
いクロック信号ｃを同期信号ａの立ち下がりに同期させ
てHighレベルから出力し始める。したがって、図２に示
したように、奇数番目の駆動信号線S0,S2,・・・がそれ
ぞれHighレベルの期間はクロック信号ｃがHighレベルで
あり、偶数番目の駆動信号線S1,S3,・・・がそれぞれHi
ghレベルの期間はクロック信号ｃがLow レベルである。
こうして、それぞれの駆動信号線Saは、対応するそれぞ
れの駆動信号線S と同じ期間Highレベルになる。なお、
上記のようなHighおよびLow レベルの幅のクロック信号
は、例えばＣＰＵの基本クロックを分周して得ることが
できる。それに対して、例えばデバイス制御部２が駆動
信号線S2へ出力しているときに、ＣＰＵの暴走などが発
生すると、図３に示すように、駆動信号線S2の信号はHi
gh状態のままになってしまう。しかし、発光ダイオード
１に接続されている駆動信号線Sa2 は、クロック信号ｃ
に同期してHighレベルとLow レベルとを交互にくり返
す。これは、AND 駆動ゲートG2の一方の入力端子にクロ
ック信号ｃが入力されているためである。また、このと
き、駆動信号線D には３番目の列のデータが出力された
ままになるので、データ1 （Low レベル）の駆動信号線
D に接続された発光ダイオード１には図３の駆動信号線
Sa2 の信号と同様の断続する電流が流れる。なお、従来
の技術のようにAND 駆動ゲートG が設けられていないな
らば、図３に点線で示すように、駆動信号線Sa2 はHigh
レベルのままになるので、この場合は上記発光ダイオー
ド１に電流が流れ続ける。
を受け取ると、Highレベルの期間およびLow レベルの期
間がそれぞれ駆動信号S のパルス幅（選択時間）に等し
いクロック信号ｃを同期信号ａの立ち下がりに同期させ
てHighレベルから出力し始める。したがって、図２に示
したように、奇数番目の駆動信号線S0,S2,・・・がそれ
ぞれHighレベルの期間はクロック信号ｃがHighレベルで
あり、偶数番目の駆動信号線S1,S3,・・・がそれぞれHi
ghレベルの期間はクロック信号ｃがLow レベルである。
こうして、それぞれの駆動信号線Saは、対応するそれぞ
れの駆動信号線S と同じ期間Highレベルになる。なお、
上記のようなHighおよびLow レベルの幅のクロック信号
は、例えばＣＰＵの基本クロックを分周して得ることが
できる。それに対して、例えばデバイス制御部２が駆動
信号線S2へ出力しているときに、ＣＰＵの暴走などが発
生すると、図３に示すように、駆動信号線S2の信号はHi
gh状態のままになってしまう。しかし、発光ダイオード
１に接続されている駆動信号線Sa2 は、クロック信号ｃ
に同期してHighレベルとLow レベルとを交互にくり返
す。これは、AND 駆動ゲートG2の一方の入力端子にクロ
ック信号ｃが入力されているためである。また、このと
き、駆動信号線D には３番目の列のデータが出力された
ままになるので、データ1 （Low レベル）の駆動信号線
D に接続された発光ダイオード１には図３の駆動信号線
Sa2 の信号と同様の断続する電流が流れる。なお、従来
の技術のようにAND 駆動ゲートG が設けられていないな
らば、図３に点線で示すように、駆動信号線Sa2 はHigh
レベルのままになるので、この場合は上記発光ダイオー
ド１に電流が流れ続ける。
【０００８】上記のように動作する第１の実施の形態に
よれば、正常に動作しているときは従来と同様のパルス
幅（持続時間）の電流が周期的にそれぞれの発光ダイオ
ード１に流れるので、発光ダイオード１は従来と同様の
明るさで点灯し、異常時には、問題の発光ダイオード１
に従来の半分しか電流が流れなくなるので、発光ダイオ
ード１の破壊は電流が減少した分、減少する。なお、駆
動信号線に与える駆動信号に対応したデータを、駆動期
間中（予めでなく）主制御部などからデバイス制御部２
へシリアル転送する構成にしたときは、シリアル転送の
ための基本クロックを分周してクロック信号ｃを生成す
ることも可能である。
よれば、正常に動作しているときは従来と同様のパルス
幅（持続時間）の電流が周期的にそれぞれの発光ダイオ
ード１に流れるので、発光ダイオード１は従来と同様の
明るさで点灯し、異常時には、問題の発光ダイオード１
に従来の半分しか電流が流れなくなるので、発光ダイオ
ード１の破壊は電流が減少した分、減少する。なお、駆
動信号線に与える駆動信号に対応したデータを、駆動期
間中（予めでなく）主制御部などからデバイス制御部２
へシリアル転送する構成にしたときは、シリアル転送の
ための基本クロックを分周してクロック信号ｃを生成す
ることも可能である。
【０００９】図４は、本発明の第２の実施の形態を示す
構成ブロック図である。図示するように、この実施の形
態のデバイス制御装置では、第１の実施の形態に加えて
カウンタ４を備え、クロック信号ｃから図５のタイミン
グチャートに示すように、４分の１の期間だけHighレベ
ルになる位相のずれた４種類のクロック信号c0〜c3を生
成する。そして、AND 駆動ゲートG により駆動信号線S
0,S4,・・・はクロック信号c0とAND をとり、駆動信号
線S1,S5,・・・はクロック信号c1とAND とり、駆動信号
線S2,S6,・・・はクロック信号c2とAND をとり、駆動信
号線S3,S7,・・・はクロック信号c3とAND をとる。な
お、AND 駆動ゲートG は奇数番目、偶数番目に関わりな
く全て同タイプで、二つの入力信号が共にHighレベルの
ときにその出力レベルがHighになる。その結果、それぞ
れの駆動信号線Saを介して、正常動作時においては（図
５の駆動信号Sa0 〜Sa3 参照）従来の技術の場合と同様
のパルス幅の電流が発光ダイオード１に流れ、それに対
して、例えば駆動信号線S4を駆動時に前記のような異常
が発生したとするならば、駆動信号線S4がHighレベルの
ままになっても、駆動信号線Sa4 がHighレベルになるの
は従来の技術の場合の４分の１であり、第１の実施の形
態の場合よりもさらに発光ダイオード１の破壊を回避で
きる効果がある。なお、クロック信号の種類をｎ種類に
すれば、異常時の発光ダイオード１の平均電流はｎ分の
１になる。
構成ブロック図である。図示するように、この実施の形
態のデバイス制御装置では、第１の実施の形態に加えて
カウンタ４を備え、クロック信号ｃから図５のタイミン
グチャートに示すように、４分の１の期間だけHighレベ
ルになる位相のずれた４種類のクロック信号c0〜c3を生
成する。そして、AND 駆動ゲートG により駆動信号線S
0,S4,・・・はクロック信号c0とAND をとり、駆動信号
線S1,S5,・・・はクロック信号c1とAND とり、駆動信号
線S2,S6,・・・はクロック信号c2とAND をとり、駆動信
号線S3,S7,・・・はクロック信号c3とAND をとる。な
お、AND 駆動ゲートG は奇数番目、偶数番目に関わりな
く全て同タイプで、二つの入力信号が共にHighレベルの
ときにその出力レベルがHighになる。その結果、それぞ
れの駆動信号線Saを介して、正常動作時においては（図
５の駆動信号Sa0 〜Sa3 参照）従来の技術の場合と同様
のパルス幅の電流が発光ダイオード１に流れ、それに対
して、例えば駆動信号線S4を駆動時に前記のような異常
が発生したとするならば、駆動信号線S4がHighレベルの
ままになっても、駆動信号線Sa4 がHighレベルになるの
は従来の技術の場合の４分の１であり、第１の実施の形
態の場合よりもさらに発光ダイオード１の破壊を回避で
きる効果がある。なお、クロック信号の種類をｎ種類に
すれば、異常時の発光ダイオード１の平均電流はｎ分の
１になる。
【００１０】
【発明の効果】以上説明したように、本発明は以下のよ
うな優れた効果を奏する。請求項１に記載の発明に係る
デバイス制御装置では、駆動信号線の順次選択時のそれ
ぞれの駆動信号線の選択時間は従来と同じであり、順次
選択動作が停止してしまった場合に同一のデバイスに流
れ続ける平均電流値は従来の半分になるので、例えば上
記デバイスが発光ダイオードの場合、それぞれの発光ダ
イオードの明るさは従来と同じにでき、順次選択動作が
停止したときの発光ダイオードの破壊を少なくすること
ができる。また、そのための回路が簡単であるので、コ
ストアップを招かない。また、請求項２および請求項３
に記載の発明に係るデバイス制御装置では、請求項１の
効果に加え、クロック生成回路が簡単になるので、より
有効に低コスト化を図ることができる。また、請求項４
に記載の発明に係るデバイス制御装置では、駆動信号線
の順次選択時のそれぞれの駆動信号線の選択時間は従来
と同じであり、順次選択動作が停止してしまった場合に
同一のデバイスに流れ続ける平均電流値は従来のｎ分の
１になるので、例えば上記デバイスが発光ダイオードの
場合、それぞれの発光ダイオードの明るさは従来と同じ
にでき、順次選択動作が停止したときの発光ダイオード
の破壊をさらに少なくすることができる。また、そのた
めの回路が簡単であるので、コストアップを招かない。
うな優れた効果を奏する。請求項１に記載の発明に係る
デバイス制御装置では、駆動信号線の順次選択時のそれ
ぞれの駆動信号線の選択時間は従来と同じであり、順次
選択動作が停止してしまった場合に同一のデバイスに流
れ続ける平均電流値は従来の半分になるので、例えば上
記デバイスが発光ダイオードの場合、それぞれの発光ダ
イオードの明るさは従来と同じにでき、順次選択動作が
停止したときの発光ダイオードの破壊を少なくすること
ができる。また、そのための回路が簡単であるので、コ
ストアップを招かない。また、請求項２および請求項３
に記載の発明に係るデバイス制御装置では、請求項１の
効果に加え、クロック生成回路が簡単になるので、より
有効に低コスト化を図ることができる。また、請求項４
に記載の発明に係るデバイス制御装置では、駆動信号線
の順次選択時のそれぞれの駆動信号線の選択時間は従来
と同じであり、順次選択動作が停止してしまった場合に
同一のデバイスに流れ続ける平均電流値は従来のｎ分の
１になるので、例えば上記デバイスが発光ダイオードの
場合、それぞれの発光ダイオードの明るさは従来と同じ
にでき、順次選択動作が停止したときの発光ダイオード
の破壊をさらに少なくすることができる。また、そのた
めの回路が簡単であるので、コストアップを招かない。
【図１】本発明の第１の実施の形態を示すデバイス制御
装置の構成ブロック図である。
装置の構成ブロック図である。
【図２】本発明の第１の実施の形態を示すデバイス制御
装置のタイミングチャートである。
装置のタイミングチャートである。
【図３】本発明の第１の実施の形態を示すデバイス制御
装置の他のタイミングチャートである。
装置の他のタイミングチャートである。
【図４】本発明の第２の実施の形態を示すデバイス制御
装置の構成ブロック図である。
装置の構成ブロック図である。
【図５】本発明の第２の実施の形態を示すデバイス制御
装置のタイミングチャートである。
装置のタイミングチャートである。
【図６】従来の技術の一例を示すデバイス制御装置の構
成ブロック図である。
成ブロック図である。
【図７】従来の技術の他の例を示すデバイス制御装置の
構成ブロック図である。
構成ブロック図である。
【符号の説明】 １・・・発光ダイオード、２・・・デバイス制御部、３
・・・クロック生成回路、４・・・カウンタ、G ・・・
AND 動ゲート、Sa・・・駆動信号線。
・・・クロック生成回路、４・・・カウンタ、G ・・・
AND 動ゲート、Sa・・・駆動信号線。
Claims (4)
- 【請求項１】 二つの方向に、マトリックス状に配設さ
れた複数の駆動信号線により複数のデバイスをダイナミ
ックスキャン方式で駆動するデバイス制御装置におい
て、それぞれ少なくとも二つの入力端子を有する複数の
ＡＮＤ駆動ゲートであり、それぞれの一方の入力端子に
は一つの方向の全ての駆動信号線のそれぞれが入力さ
れ、他方の入力端子にはクロック信号が入力される複数
のＡＮＤ駆動ゲートと、正負論理値レベルのそれぞれの
持続時間が上記それぞれの駆動信号線の選択時間に等し
いクロック信号をその位相が上記選択時間の位相に合う
ように上記複数のＡＮＤ駆動ゲートに与えるクロック生
成回路とを備え、且つ上記ＡＮＤ駆動ゲートのＡＮＤ条
件が成立するクロック信号の論理値レベルが奇数番目の
ＡＮＤ駆動ゲートと偶数番目のＡＮＤ駆動ゲートとで逆
になるように構成したことを特徴とするデバイス制御装
置。 - 【請求項２】 請求項１に記載のデバイス制御装置にお
いて、駆動信号線に与える駆動信号に対応したデータ
を、駆動期間中、デバイス制御装置へシリアル転送する
構成にしたとき、シリアル転送のための基本クロックを
分周してクロック信号を生成するように上記クロック生
成回路を構成したことを特徴とするデバイス制御装置。 - 【請求項３】 請求項１に記載のデバイス制御装置にお
いて、駆動信号線に与える駆動信号をＣＰＵにより生成
する構成にしたとき、上記ＣＰＵの基本クロックを分周
してクロック信号を生成するように上記クロック生成回
路を構成したことを特徴とするデバイス制御装置。 - 【請求項４】 二つの方向に、マトリックス状に配設さ
れた複数の駆動信号線により複数のデバイスをダイナミ
ックスキャン方式で駆動するデバイス制御装置におい
て、それぞれ少なくとも二つの入力端子を有する複数の
ＡＮＤゲートであり、それぞれの一方の入力端子には一
つの方向の全ての駆動信号線のそれぞれが入力され、他
方の入力端子にはｎ種のクロック信号のうちの一つのク
ロック信号が入力される複数のＡＮＤ駆動ゲートと、そ
れぞれ異なるｎ分の１の期間だけ上記駆動信号線の選択
時の論理レベルと同じ論理レベルになり、それぞれのAN
D駆動ゲートの一方の入力端子の駆動信号線が選択時の
論理レベルのときは他方の入力端子のクロック信号が少
なくとも上記ｎ分の１の期間であるようなｎ種のクロッ
ク信号のいずれかを上記複数のＡＮＤ駆動ゲートに与え
るクロック生成回路とを備えたことを特徴とするデバイ
ス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9055601A JPH10240190A (ja) | 1997-02-24 | 1997-02-24 | デバイス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9055601A JPH10240190A (ja) | 1997-02-24 | 1997-02-24 | デバイス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10240190A true JPH10240190A (ja) | 1998-09-11 |
Family
ID=13003307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9055601A Pending JPH10240190A (ja) | 1997-02-24 | 1997-02-24 | デバイス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10240190A (ja) |
-
1997
- 1997-02-24 JP JP9055601A patent/JPH10240190A/ja active Pending
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