JPH10240219A - 画面分割制御方式 - Google Patents

Abstract

(57)【要約】 【課題】 複雑なアドレス制御を必要とせず、小型で安
価にハードウェアを構成することを可能にする。 【解決手段】 表示画面を複数に分割して各分割領域に
それぞれ異なる画像データを表示するための画面分割制
御方式において、アドレスジャンプ機能を持たないシリ
アルアクセスメモリを使用する。このメモリに各分割領
域に表示される画素データＡ，Ｂ，Ｃ，Ｄを空間位相を
ずらし且つ画素配列周期よりも大きな周期で書き込み、
各分割領域の表示タイミングで当該領域の画像データが
連続して読み出されるようにメモリから画素データをそ
の配列周期よりも大きな周期で読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ビデオやテレビ
からの複数チャネルの画像データをマルチ画面表示する
ための画面分割制御方式に関する。

【０００２】

【従来の技術】１画面を複数の領域に分割して、複数チ
ャネルの画像データを各分割領域に表示する場合、従来
は、フィールドメモリにランダムアクセスメモリを用い
ると共に、このメモリの記憶領域に各領域の画像データ
を一定画素ずつ間引きながら１画面ずつ描画するという
処理を行っている。

【０００３】図１１は、６４０×２４０画素の画面を４
分割して４つの画像データＡ，Ｂ，Ｃ，Ｄを分割表示す
る例を示している。まず、同図（ａ）に示すように、第
１の画像データＡを水平・垂直方向に１画素ずつ間引き
ながらメモリに書き込んでいく。垂直・水平アドレスを
（Ｙ，Ｘ）とすると、（ｙ，３１９）の書き込みが終了
し、水平同期信号が入力された時点でラインインクリメ
ントが発生し、ライトアドレスが（ｙ＋１，０）にジャ
ンプする。また、第１の画像データＡの書き込みが終了
すると、垂直同期信号によってライトアドレスが（１１
９，３１９）から（１２０，０）にジャンプする。

【０００４】次に、同図（ｂ）に示すように、第２の画
像データＢを水平・垂直方向に１画素ずつ間引きながら
メモリに書き込んでいく。このとき、（ｙ，３１９）の
書き込みが終了した時点で水平同期信号によるラインイ
ンクリメントが発生し、ライトアドレスが（ｙ＋１，
０）にジャンプし、第２の画像データＢの書き込みが終
了すると、垂直同期信号によってライトアドレスが（２
３９，３１９）から（０，３２０）にジャンプする。

【０００５】同様に、第３の画像データＣの書き込み時
には、同図（ｃ）に示すように、水平同期信号によりラ
イトアドレスが（ｙ，６３９）から（ｙ＋１，３２０）
にジャンプし、垂直同期信号によってライトアドレスが
（１１９，６３９）から（１２０，３２０）へジャンプ
し、第４の画像データＤの書き込み時には、同図（ｄ）
に示すように、水平同期信号によりライトアドレスが
（ｙ，６３９）から（ｙ＋１，３２０）にジャンプし、
垂直同期信号によってライトアドレスが（２３９，６３
９）から（０，０）へジャンプする。

【０００６】もし、１つの分割画面の書き込みに１フィ
ールドの時間がかかるとすると、４画面表示の場合、４
フィールドの時間で１フィールド分のマルチ画面が完成
する。メモリから読み出し時には、一般的な水平・垂直
走査に従ったシーケンシャルな読み出し動作によって画
像データが読み出される。通常は、メモリをダブルバッ
ファ構成とし、一方のバッファでマルチ画面を書き込ん
でいる最中に他方のバッファから同じ画像データを４回
連続して読み出すことになる。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た従来の画面分割制御方式では、ラインインクリメント
時及び垂直同期信号入力時に特定のアドレスへのアドレ
スジャンプが発生するため、高価なランダムアクセスメ
モリを使用しなければならないという問題がある。ま
た、アドレス制御のための回路やアドレスバスの配線領
域等が必要となるため、ハードウェアが大型化するとい
う問題もある。更に、従来の画面分割制御方式では、各
分割画面を１枚ずつ書き込んでいくため、フレームレー
トを落とさずに処理をするのが困難であるという問題も
ある。

【０００８】この発明は、このような問題点に鑑みなさ
れたもので、複雑なアドレス制御を必要とせず、小型で
安価にハードウェアを構成することができる画面分割制
御方式を提供することを第１の目的とする。また、この
発明は、フレームレートを落とさずに処理することがで
きる画面分割制御方式を提供することを第２の目的とす
る。

【０００９】

【課題を解決するための手段】この発明の第１の画面分
割制御方式は、表示画面を複数に分割して各分割領域に
それぞれ異なる画像データを表示するための画面分割制
御方式において、表示される画像データを記憶する画像
記憶手段と、この画像記憶手段に各分割領域に表示され
る画素データを、他の分割領域に表示される画素データ
とは空間位相をずらし且つ画素データの配列周期よりも
大きな周期で書き込み、前記各分割領域の表示タイミン
グで当該領域の画像データが連続して読み出されるよう
に前記画像記憶手段から前記記憶された画素データをそ
の配列周期よりも大きな周期で読み出すリード／ライト
制御手段とを備えたことを特徴とする。

【００１０】この発明の第２の画面分割制御方式は、上
記構成に加え、前記複数の分割領域に表示される互いに
同期した複数の画像データを並列に入力し、これら複数
の画像データから１つの画像データを選択するデータ選
択手段を更に備え、前記リード／ライト制御手段が、前
記データ選択手段を制御して１つの画素データを選択す
る毎に選択すべき画像データを切り替えることにより、
異なる分割領域の画像データを時分割で前記画像記憶手
段に供給し、１フィールドで表示する全ての分割領域の
画像データを１フィールド期間内に前記画像記憶手段に
書き込むものであることを特徴とする。

【００１１】この発明の第３の画面分割制御方式は、前
記リード／ライト制御手段が、１フィールドずつ順番に
供給される前記各分割領域に表示される画像データを構
成する画素データの前記画像記憶手段への書き込みを一
定間隔で許可することにより、前記各分割領域の画素デ
ータを前記画素データの配列周期よりも大きな周期で前
記画像記憶手段に書き込むものであることを特徴とす
る。

【００１２】この発明の第４の画面分割制御方式は、前
記画像記憶手段が、少なくとも２フィールド分の画像デ
ータを記憶可能な容量を有し、前記リード／ライト制御
手段は、一方のフィールドの画像データの書き込みの間
に、他方のフィールドの画像データの読み出しを実行す
るように前記画像記憶手段を制御するものであることを
特徴とする。

【００１３】この発明の第１の画面分割制御方式によれ
ば、リード／ライト制御手段が、各分割領域に表示され
る画素データを、他の領域に表示される画素データとは
空間位相をずらし、且つ全画素データの配列周期よりも
大きな周期で画像記憶手段に書き込むので、ライトアド
レスは一定の間隔で増加し、画面の途中でアドレスがジ
ャンプすることがない。また、画像データの読み出しの
際にも、画素データをその配列周期よりも大きな周期で
読み出すことで、各分割領域の表示タイミングで当該領
域の画像データが連続して読み出されるようになるの
で、リードアドレスが画像記憶手段へのアクセスの途中
でジャンプすることがない。このように、この発明で
は、アドレスのジャンプが発生しないため、安価なシリ
アルアクセスメモリを使用することができるうえ、アド
レス制御のための回路やアドレスバスも不要となり、ハ
ードウェアを小型化することができる。

【００１４】この発明の第２の画面分割制御方式によれ
ば、複数の分割領域に表示される複数の画像データを並
列に入力し、これら画像データを１画素データ毎に切り
替えて時分割で画像記憶手段に複数の画像データを書き
込むことにより、１フィールドで表示される全ての画像
データを１フィールド期間内に書き込むようにしている
ので、複数の画像データの書き込み時間が短縮され、何
画面を表示してもフレームレートが落ちないという利点
がある。

【００１５】この発明の第３の画面分割制御方式によれ
ば、各分割領域に表示される画像データが１フィールド
ずつ順次供給される場合でも、アドレスのジャンプは発
生せず、安価なシリアルアクセスメモリが使用できるう
え、ハードウェアも小型化することができる。

【００１６】この発明の第４の画面分割制御方式によれ
ば、画像記憶手段がダブルバッファ構成となっているた
め、一方のバッファへの画像データの書き込みの間に他
方のバッファからの画像データの読み出しを行うことが
でき、書き込み処理の時間的な余裕を確保することがで
きる。

【００１７】

【発明の実施の形態】以下、図面を参照して、この発明
の好ましい実施の形態について説明する。図１は、この
発明の実施例に係る画面分割制御方式を適用した映像処
理装置の構成を示すブロック図である。並列に供給され
る４系統のＮＴＳＣ方式画像入力信号Ａ，Ｂ，Ｃ，Ｄ
は、ＮＴＳＣデコーダ１でそれぞれデコードされ、同期
調整回路２で同期調整される。同期調整回路２によって
同期した４系統の画像データは、データセレクタ３で順
次選択され、ダブルバッファ構成のシリアルアクセスメ
モリ４の各バッファに１フィールドずつ交互に書き込ま
れる。メモリライトコントローラ５は、同期調整回路２
から供給される垂直同期信号、水平同期信号及びピクセ
ルクロック（ＰＣＬＫ）に基づいて、データセレクタ３
のセレクト（ＳＥＬ）信号を生成すると共に、ライトイ
ネーブル（／ＷＥ）信号、ライトアドレスインクリメン
ト（／Ｗ−ＡＤＤＩＮＣ）信号及びライトアドレスリセ
ット（／Ｗ−ＲＥＳ）信号をそれぞれ生成してメモリ４
のデータ書き込み動作をコントロールする。また、メモ
リリードコントローラ６は、上述した垂直同期信号、水
平同期信号及びＰＣＬＫに基づいて、出力イネーブル
（／ＯＥ）信号、リードアドレスインクリメント（／Ｒ
−ＡＤＤＩＮＣ）信号及びリードアドレスリセット（／
Ｒ−ＲＥＳ）信号をそれぞれ生成してメモリ４からのデ
ータの読み出し動作をコントロールする。メモリリード
コントローラ６の制御によってメモリ４からシーケンシ
ャルに読み出された画像データは、ＮＴＳＣエンコーダ
７でＮＴＳＣ信号に変換され、画像出力信号として出力
される。

【００１８】次に、図２を参照して、この映像処理装置
による画面分割制御の方法について説明する。なお、こ
こでは説明の都合上、１フィールドを１６×８画素とし
て説明するが、実際にはこれよりも多数の画素を対象と
する。また、Ａ，Ｂ，Ｃ，Ｄは、各分割領域に表示され
る画像データを構成する画素データである。図２（ａ）
は、メモリライトコントローラ５によって制御される各
画素データのメモリ４への書き込み位置を示している。
即ち、メモリライトコントローラ５は、データセレクタ
３を制御して、奇数ラインでは、画素データＡと画素デ
ータＢとを時分割で交互に選択してメモリ４に書き込
み、偶数ラインでは、画素データＣと画素データＤとを
時分割で交互に選択してメモリ４に書き込む。ライトア
ドレスはＰＣＬＫに従ってインクリメントされる。この
結果、１フィールドの期間で画素データＡ，Ｂ，Ｃ，Ｄ
が相互の空間位相をずらせて、且つそれぞれが１画素ず
つ間引かれた大きな周期で書き込まれることになる。

【００１９】図２（ｂ）は、このようにメモリ４に書き
込まれた画素データＡ，Ｂ，Ｃ，Ｄを、メモリリードコ
ントロール６の制御によって読み出すときの読み出し順
序を示している。画素データの読み出しは、１画素おき
となり、６４番目の画素データが読み出されたら、読み
出しアドレスをリセットすると共に、読み出し位置を１
画素分だけずらすためアドレスを先の場合よりも１つだ
けインクリメントさせて再度１画素おきに画素データが
読み出される。メモリ４に対しては２フィールド分の走
査がなされることになるので、読み出し時には、２倍の
ピクセルクロック２ＰＣＬＫによってリードアドレスを
インクリメントする。これにより、１フィールド期間
で、全ての画素データが読み出されることになる。

【００２０】これにより、図２（ｃ）に示すように、画
面の４つの分割領域に、それぞれ画像データＡ，Ｂ，
Ｃ，Ｄが配置された４分割画面表示が実現される。この
装置では、ライト及びリード動作でライトアドレス及び
リードアドレスは、いずれも１ずつカウントアップし、
途中にアドレスジャンプが発生しないので、アドレス制
御は必要とせず、安価なシリアルアクセスメモリ４の使
用が可能になる。

【００２１】図３は、このようなリード／ライト動作を
実現するメモリライトコントローラ５及びメモリリード
コントローラ６の構成例を示す図、図４はメモリライト
コントロール時のタイミングチャート、図５はメモリリ
ードコントロール時のタイミングチャートである。ま
ず、メモリライトコントローラ５について説明する。ラ
イトアドレスは１フィールド分の書き込みで１巡すれば
よいので、垂直同期信号をそのまま／Ｗ−ＲＥＳ信号と
して使用する。また、垂直同期及び水平同期のブランキ
ング期間で画素データのメモリ４のへの書き込みとライ
トアドレスインクリメント動作とを禁止するため、垂直
同期信号と水平同期信号とのＮＡＮＤ出力をＮＡＮＤゲ
ート１１で得て、これを／ＷＥ信号，／Ｗ−ＡＤＤＩＮ
Ｃ信号とする。更に、水平同期信号を分周器１２で分周
してセレクト信号ＳＥＬ１信号を生成し、ＰＣＬＫを分
周器１３で分周してセレクト信号ＳＥＬ０を生成する。
図４に示すように、セレクト信号ＳＥＬ１は、奇数ライ
ンで“Ｈ”、偶数ラインで“Ｌ”となり、セレクト信号
ＳＥＬ０は、１画素毎に“Ｈ”又は“Ｌ”に切り替わ
る。このＳＥＬ０，ＳＥＬ１によって、画素データＡ，
Ｂ，Ｃ，Ｄを選択する。

【００２２】次に、メモリリードコントローラ６につい
て説明する。メモリリード時は、１フィールド分の走査
の間にリードアドレスが２周するので、図５（ａ）に示
すように、垂直同期信号の半分の周期の／Ｒ−ＲＥＳ信
号を生成する。これは、水平同期信号をカウンタ１４で
カウントし、半フィールド分の走査が終了した時点でカ
ウンタ１４の出力が変化するようにし、その出力の変化
点でフリップフロップ１５から所定幅のパルスを出力さ
せ、このフリップフロップ１４の出力と垂直同期信号と
のＡＮＤ出力をＡＮＤゲート１６で得てこれを／Ｒ−Ｒ
ＥＳ信号とすればよい。また、垂直同期及び水平同期の
ブランキング期間並びに／Ｒ−ＲＥＳ信号のリセットパ
ルス出力期間でデータ出力動作及びリードアドレスイン
クリメント動作を禁止するため、垂直同期信号と水平同
期信号とのＮＡＮＤ出力をＮＡＮＤゲート１７で得て、
これとフリップフロップ１５の出力とのＡＮＤ出力をＡ
ＮＤゲート１８で得ることにより、／ＯＥ，／Ｒ−ＡＤ
ＤＩＮＣ信号を生成する。なお、メモリアドレスは２Ｐ
ＣＬＫでインクリメントされ、データの出力はＰＣＬＫ
に同期してなされるので、データの読み出しは１画素お
きとなる。また、半フィールド分の走査が終了した時点
で読み出す画素データを１画素分ずらす必要があるた
め、図５（ｂ）に示すように、／ＯＥ，／Ｒ−ＡＤＤＩ
ＮＣ信号は、フィールドの走査開始時のアクティブタイ
ミングと、半フィールド経過後のリセット後のアクティ
ブタイミングとがＰＣＬＫの半周期分ずれるようになっ
ている。これにより、フィールドの走査開始時にはアド
レス０，２，４，…の画素がリードされ、半フィールド
経過後はアドレスが１つインクリメントされた後にリー
ドが開始されるので、アドレス１，３，５，…の画素が
リードされることになる。具体的には、フリップフロッ
プ１５からＡＮＤゲート１８に出力されるパルスが、フ
リップフロップ１５からＡＮＤゲート１６に出力される
パルスよりもＰＣＬＫの半周期分遅れるようにすれば良
い。

【００２３】図６は、この発明の他の実施例に係る画面
分割制御方式を適用した画像記録再生装置のブロック図
である。この装置は、半導体メモリに数十〜数秒間の動
画をMotionＪＰＥＧ（Joint Photographic Coding Exsp
erts Group）方式等により圧縮記録して、マルチ画面表
示によって再生するようにしたもので、スポーツのフォ
ームの解析など、数秒間の画像を異なるアングルから撮
像して同一画面で比較したり、プロのフォームと自己の
フォームとを比較するといった用途に有用である。この
実施例では、画像記録時において、別々の時間に入力さ
れたＮＴＳＣ方式の画像入力信号Ａ，Ｂ，Ｃ，ＤをＮＴ
ＣＳデコーダ１でデコードし、圧縮／伸張部３１で圧縮
したのち、ＤＲＡＭ（Dynamic Random Access Memory）
３２に記憶し、画像再生時において、ＤＲＡＭ３２に記
憶された画像データＡ，Ｂ，Ｃ，Ｄを１フィールドずつ
順次読み出して、メモリライトコントローラ３３及びメ
モリリードコントローラ６の制御のもとで、シリアルア
クセスメモリ４に書き込むことにより、４分割画面表示
を実現するようにしている。

【００２４】この場合には、各画像データが１フィール
ドずつＤＲＡＭ３２から読み出されるので、図７（ａ）
に示すように、第１フィールドで画素データＡを水平・
垂直方向に１画素ずつ間引きして画素配列周期の２倍の
周期でメモリ４に書き込み、同図（ｂ）に示すように、
第２フィールドで画素データＢを画素データＡとは水平
方向の空間位相を異ならせて画素配列周期の２倍の周期
でメモリ４に書き込み、同図（ｃ）に示すように、第３
フィールドで画素データＣを画素データＡとは垂直方向
の空間位相を異ならせて画素配列周期の２倍の周期でメ
モリ４に書き込み、同図（ｄ）に示すように、第４フィ
ールドで画素データＤを画素データＣとは水平方向の空
間位相を異ならせて画素配列周期の２倍の周期でメモリ
４に書き込む。これにより、４フィールドの時間で１つ
のフィールドが完成する。その間、他方のバッファから
は同一の画像データを４回連続して読み出す。各フィー
ルドの読み出しシーケンスは先の実施例と全く同一であ
る。

【００２５】上記のような書き込み動作を実現するため
のメモリライトコントローラ３３の構成例を図８に、ま
た書込動作のタイミングチャートを図９にそれぞれ示
す。先の実施例では、セレクト信号ＳＥＬ０，１によっ
て画素データを選択して書き込みの順序を制御したが、
この実施例では、／ＷＥ信号によって各フィールドでの
書き込み位置を制御する。即ち、図９に示すように、１
フィールド毎に出力が反転するセレクト信号Ｓ１と、２
フィールド毎に出力が反転するセレクト信号Ｓ２とを生
成し、これらのセレクト信号Ｓ１，Ｓ２の組み合わせに
よって、書き込み位置をコントロールする。この例で
は、セレクト信号Ｓ１，Ｓ２と書き込み位置との関係が
次のようになっている。

【００２６】

【表１】 セレクト信号 書き込み位置 Ｓ１ Ｓ２ Ｈ Ｈ 奇数ラインの奇数番目の画素 Ｌ Ｈ 奇数ラインの偶数番目の画素 Ｈ Ｌ 偶数ラインの奇数番目の画素 Ｌ Ｌ 偶数ラインの偶数番目の画素

【００２７】セレクト信号Ｓ１は、図８に示すように、
垂直同期信号を分周器４１によって分周することにより
得られ、セレクト信号Ｓ２は、分周器４１の出力を分周
器４２によって更に分周することにより得られる。ま
た、水平同期信号を分周器４３によって分周して得られ
た偶数ラインであることを示す信号と、これをインバー
タ４４によって反転させた奇数ラインであることを示す
信号とをセレクタ４５に供給し、これをセレクト信号Ｓ
２で選択することにより選択出力ＳＯ２を得る。そし
て、ＯＲゲート４６によって、／Ｗ−ＡＤＤＩＮＣ信号
を選択出力ＳＯ２でマスクする。一方、ＰＣＬＫ信号を
分周器４７によって分周して得られた偶数画素目を示す
信号と、これをインバータ４８によって反転させた奇数
画素目を示す信号とをセレクタ４９に供給し、これをセ
レクト信号Ｓ１で選択することにより選択出力ＳＯ１を
得る。そして、この選択出力ＳＯ１とＯＲゲート４６の
出力とをＯＲゲート５０に入力すれば、ＯＲゲート５０
の出力を／ＷＥ信号として使用することができる。

【００２８】図１０は、この発明の更に他の実施例を示
す図である。この実施例は、カラー画像として良く使用
されるＹＣ（４：２：２）フォーマットの画素データを
分割表示する場合の例である。同図（ａ）において、Ｙ
Ｕｎは画素データｎの輝度Ｙと色Ｕ、ＹＶｎは画素デー
タｎの輝度Ｙと色Ｖのデータをそれぞれ示している。同
一画素のＹＵｎデータとＹＶｎデータとを連続して記憶
し、同図（ｂ）に示すように、２画素分連続して読み出
したのち、２画素飛ばして画素データをリードすること
により、同図（ｃ）に示すように、各分割領域にカラー
画像データが配置されたマルチ画面表示を得ることがで
きる。

【００２９】なお、以上の実施例では、４分割画面表示
の例を挙げて説明したが、２分割、１６分割等、他の分
割数にも応用可能である。また、画面サイズについて
も、６４０×２４０等、他のサイズにも適用可能である
ことはいうまでもない。

【００３０】

【発明の効果】以上述べたように、この発明によれば、
リード／ライト制御手段が、画像記憶手段に各分割領域
の画素データを、他の分割領域の画素データとは空間位
相を異ならせて、画素配列周期よりも大きな周期で書き
込むので、ライトアドレスは一定の間隔で増加し、画像
データの読み出しの際にも、画素データをその配列周期
よりも大きな周期で読み出すことで、各分割領域の表示
タイミングで当該領域の画像データが連続して読み出さ
れるようになるので、アドレスのジャンプが発生せず、
安価なシリアルアクセスメモリを使用することができる
うえ、アドレス制御のための回路やアドレスバスも不要
となり、ハードウェアを小型化することができるという
効果を奏する。

【図面の簡単な説明】

【図１】 この発明の一実施例に係る映像処理装置の構
成を示すブロック図である。

【図２】 同装置における画面分割制御方法を説明する
ための図である。

【図３】 同装置におけるメモリライトコントローラ及
びメモリリードコントローラの構成を示すブロック図で
ある。のＤＲＡＭの記憶領域と表示画面とを示す図であ
る。

【図４】 同メモリライト時のタイミングチャートであ
る。

【図５】 同メモリリード時のタイミングチャートであ
る。

【図６】 この発明の他の実施例に係る画像記録再生装
置の構成を示すブロック図である。

【図７】 同装置における画面分割制御方法を説明する
ための図である。

【図８】 同装置におけるメモリライトコントローラ及
びメモリリードコントローラの構成を示すブロック図で
ある。

【図９】 同メモリライト時のタイミングチャートであ
る。

【図１０】 この発明の更に他の実施例に係る画面分割
制御方法を説明するための図である。

【図１１】 従来の画面分割制御方法を説明するための
図である。

【符号の説明】

１…ＮＴＳＣデコーダ、２…同期調整回路、３…データ
セレクタ、４…シリアルアクセスメモリ、５，３３…メ
モリライトコントローラ、６…メモリリードコントロー
ラ、７…ＮＴＳＣエンコーダ、３１…圧縮／伸張部、３
２…ＤＲＡＭ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０４Ｎ 5/265 Ｈ０４Ｎ 5/265

Claims (4)

【特許請求の範囲】
1. 【請求項１】 表示画面を複数に分割して各分割領域に
   それぞれ異なる画像データを表示するための画面分割制
   御方式において、 表示される画像データを記憶する画像記憶手段と、 この画像記憶手段に各分割領域に表示される画素データ
   を、他の分割領域に表示される画素データとは空間位相
   をずらし且つ画素データの配列周期よりも大きな周期で
   書き込み、前記各分割領域の表示タイミングで当該領域
   の画像データが連続して読み出されるように前記画像記
   憶手段から前記記憶された画素データをその配列周期よ
   りも大きな周期で読み出すリード／ライト制御手段とを
   備えたことを特徴とする画面分割制御方式。
2. 【請求項２】 前記複数の分割領域に表示される互いに
   同期した複数の画像データを並列に入力し、これら複数
   の画像データから１つの画像データを選択するデータ選
   択手段を更に備え、 前記リード／ライト制御手段は、前記データ選択手段を
   制御して１つの画素データを選択する毎に選択すべき画
   像データを切り替えることにより、異なる分割領域の画
   像データを時分割で前記画像記憶手段に供給し、１フィ
   ールドで表示する全ての分割領域の画像データを１フィ
   ールド期間内に前記画像記憶手段に書き込むものである
   ことを特徴とする請求項１記載の画面分割制御方式。
3. 【請求項３】 前記リード／ライト制御手段は、１フィ
   ールドずつ順番に供給される前記各分割領域に表示され
   る画像データを構成する画素データの前記画像記憶手段
   への書き込みを一定間隔で許可することにより、前記各
   分割領域の画素データを前記画素データの配列周期より
   も大きな周期で前記画像記憶手段に書き込むものである
   ことを特徴とする請求項１記載の画面分割制御方式。
4. 【請求項４】 前記画像記憶手段は、少なくとも２フィ
   ールド分の画像データを記憶可能な容量を有し、 前記リード／ライト制御手段は、一方のフィールドの画
   像データの書き込みの間に、他方のフィールドの画像デ
   ータの読み出しを実行するように前記画像記憶手段を制
   御するものであることを特徴とする請求項１〜３のいず
   れか１項記載の画面分割制御方式。