JPH10240265A

JPH10240265A - 楽音信号発生装置

Info

Publication number: JPH10240265A
Application number: JP9059845A
Authority: JP
Inventors: Tsutomu Saito; 勉齋藤
Original assignee: Kawai Musical Instruments Manufacturing Co Ltd
Current assignee: Kawai Musical Instruments Manufacturing Co Ltd
Priority date: 1997-02-27
Filing date: 1997-02-27
Publication date: 1998-09-11

Abstract

(57)【要約】【課題】複数の楽音信号を時分割で発生する楽音信号発
生装置において、異なる再生周波数で楽音信号を発生で
き、しかも同時に発生する楽音信号数を極力多くするこ
とのできる楽音信号発生装置を提供する。【解決手段】複数の楽音信号を発生する楽音信号発生装
置であって、該複数の楽音信号の発生に用いる再生周波
数をモード信号ＭＯＤと、モード信号ＭＯＤの指定に応
じて、発生される楽音信号の数を自動的に変更する制御
手段１１〜１８、とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば電子楽器、
カラオケ装置、ＤＴＭ（ＤｅｓｋＴｏｐＭｕｓｉ
ｃ）システム等に好適な楽音信号発生装置に関し、特に
複数の再生周波数を用いて楽音信号を発生する技術に関
する。

【０００２】

【従来の技術】近年、オーディオ分野においては、デジ
タル信号を取り扱うオーディオ機器が増加している。こ
のデジタルオーディオ機器では、アナログ信号を所定の
サンプリング周波数でサンプリングすることによって得
られたデジタル符号が波形メモリに記憶される。そし
て、この波形メモリに記憶されたデジタル符号は、発音
指示に応じて順次読み出され、所定の処理が加えられて
楽音信号が形成される。そして、この楽音信号が例えば
スピーカに供給されることにより楽音が発生される。

【０００３】このようなデジタルオーディオ機器では、
アナログ信号をデジタル信号に変換するに際し、サンプ
リング定理に基づいて、人間の可聴帯域の音を完全に再
生することのできるサンプリング周波数が用いられる。
例えば、ＣＤのサンプリング周波数は４４．１ｋＨｚ、
標準モードのＤＡＴは４８ｋＨｚ、衛星放送の音声はＡ
モードで３２ｋＨｚ、Ｂモードで４８ｋＨｚといった具
合である。

【０００４】電子楽器は複数の波形データを記憶してい
る。この波形データは、例えば楽器音をマイクロフォン
でアナログ電気信号に変換し、これを例えば音色毎・音
域毎に異なるサンプリング周波数でサンプリングし、量
子化し、符号化することによって作成される。このよう
にサンプリング周波数を一定にせずに音色・音域によっ
て変えるのは波形データの量を少なくするためである。
各音色及び音域の波形データを作成する際は、これら各
音色及び音域に対応する波形が有する高調波成分を再生
できる最低限のサンプリング周波数が用いられる。な
お、１つのサンプリングによって得られるデータを以下
サンプリングデータと言い、波形データは、このサンプ
リングデータの集合で構成されている。

【０００５】ところが、上記のようにして作成された波
形データを処理する周波数は何れの楽音信号発生装置に
おいても固定である。この周波数が、例えば４４．１ｋ
Ｈｚの周波数に固定されていれば、波形データは２２．
６８μｓの周期で処理される。このような波形データを
処理する周期に対応する周波数を、本明細書では「再生
周波数」といい、アナログ電気信号をサンプリングし、
量子化し、符号化する際のサンプリング周波数と区別す
る。

【０００６】一方、近年の楽音信号発生装置は、複数の
楽音信号を同時に発生できるように構成されている。こ
こで、１つの楽音信号を発生するための構成を「チャン
ネル」と呼ぶ。従来の多くの楽音信号発生装置では、ハ
ードウェア量を減らすために、上記２２．６８μｓの周
期を複数のタイムスロットに分割し、各タイムスロット
にチャンネルを割り当て、各タイムスロット（チャンネ
ル）を時分割で動作させることにより複数の楽音信号を
同時に発生するように構成されている。

【０００７】ところで、上記時分割数、つまり同時動作
可能なチャンネル数は、１タイムスロットの時間によっ
て決定される。この１タイムスロットの時間は、１つの
サンプリングデータの処理時間によって決定される。こ
の処理時間に影響を与える要因としては波形メモリのア
クセスタイム、処理回路の遅延時間、回路構成等が挙げ
られる。従って、同時動作可能なチャンネル数は、これ
らの要因によって自ずから決定されることになる。例え
ば、近年の４４．１ｋＨｚの再生周波数を用いて楽音信
号を生成する楽音信号生成装置では、３２チャンネルを
有するものが開発されている。この場合、１タイムスロ
ットは、約０．７μｓとなる。

【０００８】従来の楽音信号発生装置では、この１タイ
ムスロットの時間幅（例えば０．７μｓに基づいて同時
発音（時分割）可能なチャンネル数が決定され、そのチ
ャンネル数は固定であった。即ち、再生周波数を変更し
て動作させるという発想は存在しなかった。なお、音色
によっては１音を発生するために２チャンネルを使用す
る場合があるが、このような場合であっても、１つの楽
音信号発生装置あたりのチャンネル数は固定であった。

【０００９】また、従来、低位機種等では、希に４４．
１ｋＨｚの再生周波数で動作し、３２チャンネルで楽音
を発生できる楽音信号発生装置を、３３．０ｋＨｚ程度
の再生周波数に落として動作させるものもある。この楽
音信号発生装置は、同時発音可能なチャンネル数は３２
チャンネルのままで、単にマスタークロックを落として
動作させるだけであった。この楽音信号発生装置は、
０．７μｓのタイムスロットで波形データを処理する能
力があるのにも拘わらず０．９５μｓのタイムスロット
で波形データを処理していることになり、該楽音信号発
生装置の能力が十分に発揮されていないことになる。

【００１０】

【発明が解決しようとする課題】ところで、人間の聴覚
は約２０ｋＨｚ以下の音しか聞き分けることが出来ない
と言われている。従って、サンプリング定理によれば、
４０ｋＨｚ程度のサンプリング周波数を用いて波形デー
タを作成し、同じ値の再生周波数を用いて楽音を再生す
れば十分である。しかしながら、４４．１ｋＨｚのサン
プリング周波数及び再生周波数を用いて得られた楽音と
例えば８８．２ｋＨｚのサンプリング周波数及び再生周
波数を用いて得られた楽音とを実際に聞き比べてみる
と、後者の楽音がより豊かに感じられることが多い。こ
れは２０ｋＨｚ以上の音が人の感性に影響を与えている
ことが考えられる。そこで、近年、例えばＣＤ等で利用
されている４４．１ｋＨｚの２倍の８８．２ｋＨｚのサ
ンプリング周波数で録音し、同じ値の再生周波数で再生
できるデジタル録音再生装置等が出現している。

【００１１】このような考え方に基づき、８８．２ｋＨ
ｚの再生周波数を楽音信号発生装置に適用すると、上述
したように１チャンネルあたりに０．７μｓのタイムス
ロットが必要なことは変わらないので、同時発音可能な
チャンネル数は１６チャンネルとなる。この場合、この
楽音信号発生装置を４４．１ｋＨｚの再生周波数に落と
して使用した場合も同時発音数は１６チャンネルのまま
である。このように、従来の楽音信号発生装置において
は、例えば再生周波数を８８．２ｋＨｚと４４．１ｋＨ
ｚとを切り換えて使用するとしても、同時発音可能なチ
ャンネル数は変更されない。

【００１２】また、従来の楽音信号発生装置は、上述し
たように４４．１ｋＨｚ又は８８．２ｋＨｚの再生周波
数の何れかを用いて択一的に楽音信号を発生できるだけ
である。しかしながら、例えばシンバル音のように高周
波成分を多く含む楽音は再生周波数８８．２ｋＨｚを用
い、他の楽音は再生周波数４４．１ｋＨｚを用いて楽音
信号を発生し、しかも、これらを同時に発生させたい場
合がある。しかし、従来の楽音信号発生装置では、この
ような複数の再生周波数を用いて楽音信号を同時に発生
することはできない。

【００１３】本発明の目的は、このような問題を解消す
るためになされたものであり、複数の楽音信号を時分割
で発生する楽音信号発生装置において、異なる再生周波
数で楽音信号を発生でき、しかも同時に発生する楽音信
号数を極力多くすることのできる楽音信号発生装置を提
供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様に係る楽音信号発生装置は、複
数の楽音信号を発生する楽音信号発生装置であって、該
複数の楽音信号の発生に用いる再生周波数を指定する指
定手段と、該指定手段の指定に応じて、発生される楽音
信号の数を自動的に変更する制御手段、とを備えてい
る。ここで、「再生周波数」は、上述した従来の技術の
欄で定義した通りである。

【００１５】この第１の態様に係る本楽音信号発生装置
は、具体的には、波形データを記憶する記憶手段を更に
有し、前記指定手段は、前記再生周波数としてＳｋＨｚ
又はＴｋＨｚ（但し、Ｔ＞Ｓ）の何れかを指定し、前記
制御手段は、該指定手段で再生周波数としてＳｋＨｚが
指定された場合に、該記憶手段からの波形データに基づ
いてＭ個のタイムスロットの時分割で楽音信号を発生
し、該指定手段で再生周波数としてＴｋＨｚが指定され
た場合に、該タイムスロットの時間を変更することな
く、該記憶手段からの波形データに基づいてＭ・（Ｓ／
Ｔ）個以下のタイムスロットの時分割で楽音信号を発生
するように構成できる。

【００１６】上記記憶手段に記憶する波形データは、Ｓ
ｋＨｚ又はＴｋＨｚのサンプリング周波数でサンプリン
グして作成したものに限らず、如何なるサンプリング周
波数によってサンプリングして作成したものであっても
構わない。以下における波形データについても同じであ
る。サンプリング周波数と再生周波数とが異なる場合
は、例えば記憶手段から読み出された波形データをフィ
ルタリングするフィルタを設け、該フィルタのフィルタ
係数を適宜調整することにより、サンプリング周波数と
再生周波数とが同じ場合に得られる楽音信号と同様の楽
音信号を発生できる。

【００１７】この楽音信号発生装置では、再生周波数が
ＳｋＨｚからＴｋＨｚに上がった場合に、各タイムスロ
ットの時間を変更することなく、時分割のタイムスロッ
ト数がＭ・（Ｓ／Ｔ）以下に減らされる。この構成によ
り、同時に発生される楽音信号の数は減少するが、複数
の再生周波数で動作可能な楽音信号発生装置を実現でき
る。また、各タイムスロットの時間は元のままであるの
で動作マージンの低下を防止でき、しかも、楽音信号発
生装置の持つ処理能力を常にフル活用できる。

【００１８】この楽音信号発生装置は、より具体的に
は、前記（Ｓ／Ｔ）を１／２とすることができる。この
場合、例えば４４．１ｋＨｚの再生周波数では３２タイ
ムスロットの時分割で３２音を発生するものとすれば、
８８．２ｋＨｚの再生周波数では１６タイムスロットの
時分割で１６音の発生が可能となる。この構成によれ
ば、現在主流の４４．１ｋＨｚの再生周波数及び将来増
加するであろう８８．２ｋＨｚの再生周波数の何れも取
り扱うことができるので、利用価値の高い楽音信号発生
装置を提供できる。

【００１９】また、本発明の第２の態様に係る楽音信号
発生装置は、複数の楽音信号を発生する楽音信号発生装
置であって、該複数の楽音信号の発生に用いる再生周波
数を指定する指定手段と、該指定手段の指定に拘わら
ず、各楽音信号のエンベロープが一定形状になるように
制御する制御手段、とを備えている。

【００２０】この第２の態様に係る本楽音信号発生装置
は、具体的には、波形データを記憶する記憶手段を更に
有し、前記指定手段は、前記再生周波数としてＳｋＨｚ
又はＴｋＨｚ（但し、Ｔ＞Ｓ）の何れかを指定し、前記
制御手段は、該指定手段で再生周波数としてＳｋＨｚが
指定された場合に、該記憶手段からの波形データにエン
ベロープスピードＥＳで変化するエンベロープを付加
し、該指定手段で再生周波数としてＴｋＨｚが指定され
た場合に、該記憶手段からの波形データに該エンベロー
プスピードＥＳ・（Ｓ／Ｔ）で変化するエンベロープを
付加し、以て楽音信号を発生するように構成できる。

【００２１】この楽音信号発生装置は、再生周波数がＳ
ｋＨｚからＴｋＨｚに上がった場合に、処理されるサン
プリングデータの数が（Ｔ／Ｓ）倍に増えるので、エン
ベロープスピードＥＳをエンベロープスピードＥＳ（Ｓ
／Ｔ）に落として動作する。この構成により、再生周波
数ＳｋＨｚ及び再生周波数ＴｋＨｚの何れの場合も、１
つのエンベロープスピードＥＳを指定するデータから同
一形状のエンベロープを作成できるので、エンベロープ
スピードを指定するためのデータを各再生周波数毎に備
えておく必要がない。

【００２２】上記第１及び第２の態様に係る楽音信号発
生装置の指定手段は、例えば制御信号線で構成すること
ができる。この場合、該制御信号線を例えば接地して論
理「０」にすることにより再生周波数ＳｋＨｚで動作す
べき旨を、該制御信号線を例えば電源に接続して論理
「１」することにより再生周波数ＴｋＨｚで動作すべき
旨を各々指示するように構成できる。なお、これらの論
理レベルは上記と逆であっても構わない。また、上記制
御信号線には、楽音信号発生装置が適用された電子楽器
の内部で使用されるフラグ又は操作パネルに設けられた
スイッチから論理「０」又は「１」の信号を出力するよ
うに構成してもよい。

【００２３】また、上記第１及び第２の態様に係る楽音
信号発生装置の前記制御手段は、前記記憶手段からの波
形データをフィルタリングするフィルタ手段を含み、該
フィルタ手段は前記指定手段の指定に応じて異なるフィ
ルタ特性でフィルタリングするように構成できる。この
構成によれば、各再生周波数ＳｋＨｚ及びＴｋＨｚの各
々に好適なフィルタ特性でフィルタリングすることがで
きる。

【００２４】また、本発明の第３の態様に係る楽音信号
発生装置は、複数の楽音信号を発生する楽音信号発生装
置であって、２種類以上の再生周波数を用いて発生され
た各楽音信号を合成して出力する制御手段、を備えてい
る。

【００２５】この第３の態様に係る本楽音信号発生装置
は、具体的には、波形データを記憶する記憶手段を更に
有し、前記制御手段は、該記憶手段からの波形データに
基づいて、ＳｋＨｚの再生周波数を用いてＭ−Ｎ（但
し、Ｍ＞Ｎ）種類の楽音信号を発生し、ＴｋＨｚの再生
周波数を用いてＮ／ａ種類の楽音信号を発生し、これら
を合成して出力するように構成できる。

【００２６】この楽音信号発生装置では、前記Ｓ＜Ｔと
し、且つ前記ａを「２」とすることができる。この場
合、例えばＭ＝３２、Ｎ＝４、Ｓ＝４４．１及びＴ＝８
８．２とすると、この楽音信号発生装置は、４４．１ｋ
Ｈｚの再生周波数を用いて２８種類の楽音信号を生成
し、８８．２ｋＨｚをの再生周波数を用いて２種類の楽
音信号を生成する。上記２種類の楽音信号に、例えばシ
ンバル音等の高域の伸びが音色に大きな影響を与える楽
器の音を割り当てれば、その音を心地よく響かすことが
できる。この場合、同時発音数は２８＋２＝３０とな
る。

【００２７】なお、８８．２ｋＨｚの再生周波数で発生
する楽音信号が１つでも含まれる場合、楽音信号発生装
置は、全てが８８．２ｋＨｚの再生周波数で発生された
楽音信号と同様の楽音信号を出力する。従って、この楽
音信号発生装置の出力側に接続されるＤ／Ａ変換器等も
それに合ったものを用いるのが好ましい。なお、この楽
音信号発生装置は、各再生周波数毎に楽音信号を出力す
るように構成できる。この場合、Ｄ／Ａ変換器は各再生
周波数に対応する楽音信号毎に設け、各Ｄ／Ａ変換器の
出力を混合するように構成できる。

【００２８】この楽音信号発生装置では、前記Ｓ＞Ｔと
し、且つ前記ａを「１／２」とすることができる。この
場合、例えばＭ＝３２、Ｎ＝８、＝４４．１及びＴ＝２
２とすると、この楽音信号発生装置は、４４．１ｋＨｚ
の再生周波数を用いて２４種類の楽音信号を生成し、２
２ｋＨｚの再生周波数を用いて１６種類の楽音信号を生
成する。上記１６種類の楽音信号には、例えば音声を割
り当てることができる。これは、音声に含まれる高調波
は数ｋＨｚまでに限定されるからである。この場合、同
時発音数は２４＋１６＝４０となる。なお、上記では、
ａ＝１／２としたが、１／４、１／８、その他の任意の
値とすることができる。

【００２９】

【発明の実施の形態】以下、本発明の楽音信号発生装置
の実施の形態を図面を参照しながら詳細に説明する。

【００３０】（実施の形態１）先ず、本発明の理解を容
易にするために、本発明の楽音信号発生装置が適用され
た電子楽器について簡単に説明する。図１は、この電子
楽器を示すブロック図である。

【００３１】図１において、中央処理装置（以下、「Ｃ
ＰＵ」という）１には、制御プログラムや種々の固定デ
ータを記憶するリードオンリメモリ（以下、「ＲＯＭ」
という）、ＣＰＵ１が処理するデータを一時記憶するラ
ンダムアクセスメモリ（以下、「ＲＡＭ」という）が含
まれている。このＣＰＵ１は、制御プログラムに従って
電子楽器の全体を制御する。このＣＰＵ１には、キーボ
ード２、操作パネル３、ＭＩＤＩインタフェース回路
４、シーケンサ５及び楽音信号発生装置６が接続されて
いる。

【００３２】キーボード２は複数の鍵を有しており、各
鍵には２つのキースイッチが設けられている。キーボー
ド２は、各鍵のキースイッチの開閉を検出し、この検出
結果に基づいて鍵操作の有無を表す鍵データ及び鍵タッ
チの強さを表すタッチデータを生成する。これら鍵デー
タ及びタッチデータはＣＰＵ１０に供給される。

【００３３】操作パネル３には、図示しない複数の操作
子、インジケータ、ディスプレイ装置等が設けられてい
る。該複数の操作子の中にはモードスイッチ３１が含ま
れる。このモードスイッチ３１は、楽音信号発生装置６
を４４．１ｋＨｚサンプリングモード（４４．１ｋＨｚ
の再生周波数で動作するモード）で動作させるか８８．
２ｋＨｚサンプリングモード（８８．２ｋＨｚの再生周
波数で動作するモード）で動作させるかを指定するスイ
ッチである。このモードスイッチ３１の設定状態は、Ｒ
ＡＭに設けられたモードフラグによって記憶される。操
作パネル３は各操作子の操作状態を検出し、この検出結
果に基づいてパネルデータを生成する。このパネルデー
タはＣＰＵ１０に供給される。

【００３４】ＭＩＤＩインタフェース回路４は、この電
子楽器と外部装置との間のＭＩＤＩデータの受け渡しを
制御する。外部装置としては、例えば他の電子楽器、コ
ンピュータ、シーケンサ等を使用することができる。シ
ーケンサ５は、キーボード２及び操作パネル３を操作す
ることにより発生された情報を記憶する。このシーケン
サ５に記憶された情報は、ＣＰＵ１０により読み出され
て楽音を発生するために使用される。これにより、ユー
ザが演奏した楽音を録音・再生できるようになってい
る。

【００３５】楽音信号発生装置６は、ＣＰＵ１０からの
指示に応じてデジタル楽音信号を発生する。即ち、ＣＰ
Ｕ１０は、楽音信号発生装置６に対して楽音パラメータ
及びモード信号ＭＯＤを送出する。これにより、楽音信
号発生装置は、波形メモリ７から楽音パラメータに応じ
た波形データを読み出し、これをモード信号ＭＯＤに応
じて処理することによりデジタル楽音信号を発生する。
この楽音信号発生装置６で発生されたデジタル楽音信号
はＤ／Ａ変換器８に供給される。この楽音信号発生装置
６の構成及び動作については後に詳述する。

【００３６】波形メモリ７は、サンプリング周波数４
４．１ｋＨｚでサンプリングすることにより得られた波
形データ又はサンプリング周波数８８．２ｋＨｚでサン
プリングすることにより得られた波形データの何れかが
記憶される。何れの波形データが記憶されるかは本楽音
信号発生装置を何れのサンプリングモードで動作させる
かによって決定される。なお、この波形メモリ７には、
上記両波形データを記憶することもできる。この場合、
何れの波形データが楽音信号を発生するために使用され
るかは、モード信号ＭＯＤによって決定される。

【００３７】また、波形メモリ７に記憶する波形データ
としては、所定のサンプリング周波数でサンプリングす
ることにより得られた１つの波形データを各サンプリン
グモードで共通に使用することができる。この場合、波
形メモリ７から読み出された波形データをフィルタリン
グするローパスフィルタ１６（詳細は後述）の係数を適
宜調整することで、折り返しノイズのでない楽音信号を
得ることができる。

【００３８】ここで、各波形データは、例えば図２に示
すように、アタック部とリピート部とで構成されてい
る。アタック部は楽音の立ち上がり部分の波形データで
あり、リピート部は楽音の定常部分の波形データであ
る。波形メモリ７に格納された状態では、アタック部の
先頭はスタートアドレスＳＡ、リピート部の先頭はルー
プトップアドレスＬＴ、リピート部の最後尾はループエ
ンドアドレスＬＥによって各々指定される。この波形デ
ータに基づき楽音信号を発生するときは、アタック部が
１回読み出された後にリピート部が繰り返して読み出さ
れる。これにより、図２に示すような時間的に変化する
１つの音色の波形データが形成される。

【００３９】Ｄ／Ａ変換器８は、楽音信号発生装置６か
らのデジタル楽音信号をアナログの楽音信号に変換し、
増幅器９に供給する。増幅器９は、Ｄ／Ａ変換器８から
のアナログ楽音信号を増幅し、スピーカ１０に供給す
る。これによりスピーカ１０から楽音が発生される。

【００４０】次に、本発明の楽音信号発生装置の実施の
形態１について図面を参照しながら詳細に説明する。

【００４１】図３は、サンプリングモードとチャンネル
数との関係を説明するための図である。図３（Ａ）は、
４４．１ｋＨｚサンプリングモード（ＭＯＤ＝０）の場
合、図３（Ｂ）は、８８．２ｋＨｚサンプリングモード
（ＭＯＤ＝１）の場合の各チャンネル数を示す。

【００４２】４４．１ｋＨｚサンプリングモードでは、
再生周波数４４．１ｋＨｚで楽音信号が発生される。こ
の場合、１サンプリング周期（再生周波数の逆数を言
い、以下においても同じ）は２２．６８μｓであるの
で、波形データは、少なくとも２２．６８μｓ周期で処
理される。このモードでは、楽音信号発生装置は３２チ
ャンネルの時分割で動作し、３２個の楽音信号を発生す
る。この場合、１タイムスロットは、約０．７μｓとな
るので、この楽音信号発生装置は、約０．７μｓでサン
プリングデータを波形メモリから読み出し、フィルタリ
ングし、エンベロープを付加して出力する処理を行う。

【００４３】これに対し、８８．２ｋＨｚサンプリング
モードでは、再生周波数８８．２ｋＨｚで楽音信号が発
生される。この場合、１サンプリング周期は１１．３４
μｓであるので、波形データは、少なくとも１１．３４
μｓ周期で処理される。ところで、１つのサンプリング
データを波形メモリから読み出し、フィルタリングし、
エンベロープを付加して出力する処理は、約０．７μｓ
で行うようにハードウェアが最適化されているので、１
タイムスロットの時間を短くすることはできない。そこ
で、このモードでは、楽音信号発生装置は、１タイムス
ロットの時間は元のままで、１６チャンネルの時分割で
動作し、１６個の楽音信号を発生する。上記各モードに
おける１処理サイクル（１サンプリング周期に等しい）
は、動作モードに応じてその周期が２２．６８μｓ又は
１１．３４μｓに変化するタイミング信号ＬＲＣＫによ
って規定される。

【００４４】（１−１）楽音信号発生装置の全体構成図４は、楽音信号発生装置の概略的な構成を示すブロッ
ク図である。この楽音信号発生装置は、タイミング発生
回路１１、アドレス発生器１２、アサイメントメモリ１
３、Ｆナンバ累算器１４、エンベロープ発生器１５、ロ
ーパスフィルタ１６、乗算器１７及び系列加算器１８の
各ブロックから構成されている。

【００４５】この楽音信号発生装置には、ＣＰＵ１から
楽音パラメータ及びモード信号ＭＯＤが送られてくる。
楽音パラメータはアサイメントメモリ１３に供給され、
モード信号ＭＯＤはアドレス発生器１２、エンベロープ
発生器１５及び系列加算器１８に供給される。楽音パラ
メータは、発生すべき楽音の音色、音高、音の強さ等を
指定するためのデータである（詳細は後述する）。モー
ド信号ＭＯＤはサンプリングモードを指定するための信
号であり、論理「０」で４４．１ｋＨｚサンプリングモ
ード、論理「１」で８８．２ｋＨｚサンプリングモード
を各々表す。

【００４６】この楽音信号発生装置の各ブロックについ
ては後に詳述するが、概略は以下の機能を有する。

【００４７】タイミング発生回路１１は、図示しないク
ロック発振回路からのクロック信号ＣＫに基づいて、本
楽音信号発生装置で使用する各種タイミング信号を生成
する。このタイミング信号は、上記各ブロックに供給さ
れる。アドレス発生器１２は、１サンプリング周期で循
環しながら順次増加するアドレスを発生する。この場
合、１サンプリング周期は１６タイムスロット又は３２
タイムスロットで構成される。このアドレス発生器１２
で発生されたアドレスはアサイメントメモリ１３に供給
される。

【００４８】アサイメントメモリ１３は、例えばＲＡＭ
で構成されており、ＣＰＵ１から送られてくる、各チャ
ンネルに対応する楽音パラメータを記憶する。各楽音パ
ラメータは、図５に示すように、Ｆナンバ、スタートア
ドレスＳＡ、ループトップアドレスＬＴ、ループエンド
アドレスＬＥ、イネーブルＥＮ１、ラウドネス、エンベ
ロープ目標ＥＬ、エンベロープスピードＥＳ及びイネー
ブルＥＮ２と呼ばれるデータで構成されている。

【００４９】ここで、「Ｆナンバ」は、この楽音信号発
生装置で発生されるデジタル楽音信号の周波数を指定す
るためのデータである。このＦナンバは、押された鍵の
キーナンバに応じた値を有する。なお、キーナンバはキ
ーボード２から得られる鍵データに基づいて作成され
る。「スタートアドレスＳＡ」はアタック部の先頭を指
すアドレスである。「ループトップアドレスＬＴ」はリ
ピート部の先頭を指すアドレスであり、スタートアドレ
スＳＡからの相対値で表されている。「ループエンドア
ドレスＬＥ」はリピート部の最後尾のアドレスであり、
スタートアドレスＳＡからの相対値で表されている。イ
ネーブルＥＮ１は、その値が「１」のときはＦナンバ累
算器１４で生成される波形アドレスＷＡの変化（Ｆナン
バのＦＡＣＣメモリ１４４への累算）を許可し、「０」
のときはＦＡＣＣメモリ１４４内の累算値をクリアする
ために使用される。

【００５０】「ラウドネス」は、デジタル楽音信号全体
の振幅を指定するためのデータである。「エンベロープ
目標ＥＬ」は到達すべきエンベロープのレベルを規定す
るためのデータである。「エンベロープスピードＥＳ」
はエンベロープ目標ＥＬに到達するまでの時間を規定す
るためのデータであり、「１」以下の値を有する。「イ
ネーブルＥＮ２」は、その値が「１」のときはエンベロ
ープ発生器１５で発生されるエンベロープデータＥＮＶ
の変化（エンベロープ値のＥＡＣＣメモリ１５５への累
算）を許可し、「０」のときはＥＡＣＣメモリ１５５内
の累算値をクリアするために使用される。これらのう
ち、Ｆナンバ、スタートアドレスＳＡ、ループトップア
ドレスＬＴ、ループエンドアドレスＬＥ及びイネーブル
ＥＮ１はＦナンバ累算器１４に供給される。また、ラウ
ドネス、エンベロープ目標ＥＬ、エンベロープスピード
ＥＳ及びイネーブルＥＮ２は、エンベロープ発生器１５
に供給される。

【００５１】１つの音を発生する場合に、ＣＰＵ１は、
楽音パラメータを２回アサイメントメモリ１３に転送す
る。最初に転送される楽音パラメータの中のＦナンバ、
エンベロープ目標ＥＬ、イネーブルＥＮ１及びイネーブ
ルＥＮ２はゼロである。これにより、ＦＡＣＣメモリ１
４４及びＥＡＣＣメモリ１５５の内容がクリアされる。
２回目に転送される楽音パラメータの中のＦナンバ及び
エンベロープ目標ＥＬは本来の値であり、イネーブルＥ
Ｎ１及びイネーブルＥＮ２は「１」である。なお、楽音
パラメータ中の上記以外のデータは、１回目も２回目も
同じである。

【００５２】Ｆナンバ累算器１４は、各タイムスロット
別にアサイメントメモリ１３からのＦナンバを累算す
る。この累算は１処理サイクル毎に行われる。従って、
モード信号ＭＯＤが論理「０」の場合は３２タイムスロ
ット毎、モード信号ＭＯＤが論理「１」の場合は１６タ
イムスロット毎に累算が行われることになる。この累算
結果は、波形アドレスＷＡとして波形メモリ７に供給さ
れる。

【００５３】エンベロープ発生器１５は、楽音パラメー
タに基づいてエンベロープデータＥＮＶを発生する。こ
のエンベロープデータＥＮＶは乗算器１７に供給され
る。ローパスフィルタ１６は、波形メモリ７から読み出
された波形データＷＤをフィルタリングする。このロー
パスフィルタ１６でフィルタリングされた波形データＦ
ＷＤは乗算器１７に供給される。

【００５４】乗算器１７は、ローパスフィルタ１６から
のフィルタリングされた波形データＦＷＤと、エンベロ
ープ発生器１５からのエンベロープデータＥＮＶとを乗
算する。この乗算によりエンベロープが付加された波形
データＥＷＤは系列加算器１８に供給される。系列加算
器１８は、１処理サイクル中の各タイムスロットで発生
された波形データＥＷＤを加算し、タイミング信号ＬＲ
ＣＫに同期して出力する。この系列加算器１８から出力
される信号は、デジタル楽音信号としてＤ／Ａ変換器８
に供給される。

【００５５】（１−２）タイミング発生回路タイミング発生回路１１の詳細な構成を図６に示す。タ
イミング発生回路１１は、２５６進のカウンタ１１０、
３入力のＡＮＤゲート１１１、８ビットのシフトレジス
タ１１２、２入力のＯＲゲート１１４、５入力のＡＮＤ
ゲート１１４、３２ビットのシフトレジスタ１１５、イ
ンバータ１１６及びセレクタ１１７で構成されている。

【００５６】カウンタ１１０は、この楽音信号発生装置
で使用される各種タイミング信号を生成するためのクロ
ック信号ＣＫ１〜ＣＫ８を生成する。このカウンタ１１
０には、図示しないクロック発振回路からクロック信号
ＣＫが供給されている。カウンタ１１０は、このクロッ
ク信号ＣＫに同期してカウントアップを行い、２５６ま
でカウントした後はゼロにラウンドし、再度カウントア
ップを行う。

【００５７】クロック信号ＣＫ１〜ＣＫ３は、１タイム
スロット内で使用されるタイミング信号ｔ０〜ｔ７を生
成するために使用される。即ち、カウンタ１１０の出力
端子Ｏ１、Ｏ２及びＯ３からは、各々図６に示すような
クロック信号ＣＫ１、ＣＫ２及びＣＫ３が出力される。
これら各クロック信号ＣＫ１、ＣＫ２及びＣＫ３はＡＮ
Ｄゲート１１１に供給される。なお、クロック信号ＣＫ
３は、シフトクロック信号ＳＣＫとして他の回路に供給
される。ＡＮＤゲート１１１は、クロック信号ＣＫ１、
ＣＫ２及びＣＫ３が全て論理「１」の時に論理「１」の
信号を出力する。このＡＮＤゲート１１１の出力は、シ
フトレジスタ１１２の初段のフリップフロップ１１２₀
のＤ入力端子に供給される。

【００５８】シフトレジスタ１１２は８個のフリップフ
ロップ１１２₀〜１１２₇で構成されており、クロック信
号ＣＫに同期して入力データを順次シフトする。これに
より、図７に示すように、各々位相が異なる８個のタイ
ミング信号ｔ０〜ｔ７が生成され、本楽音信号発生装置
の各部に供給される。

【００５９】クロック信号ＣＫ４〜ＣＫ８は、３２個の
タイムスロットを規定するタイミング信号ＣＨ０〜ＣＨ
１Ｆを生成するために使用される。カウンタ１１０の出
力端子Ｏ４〜Ｏ７からのクロック信号ＣＫ４〜ＣＫ７は
ＡＮＤゲート１１４に供給される。また、カウンタ１１
０の出力端子Ｏ８からのクロック信号ＣＫ８はＯＲゲー
ト１１３の一方の入力端子に供給される。このＯＲゲー
ト１１３の他方の入力にはモード信号ＭＯＤが供給され
ている。このＯＲゲート１１３の出力はＡＮＤゲート１
１４に供給される。

【００６０】従って、モード信号ＭＯＤが論理「０」の
場合、つまり４４．１ｋＨｚサンプリングモードの場合
は、カウンタ１１０の出力端子Ｏ８からのクロック信号
ＣＫ８が直接ＡＮＤゲート１１４に供給された場合と同
様に作用する。従って、このＡＮＤゲート１１４は、ク
ロック信号ＣＫ４〜ＣＫ８が全て論理「１」の時に論理
「１」の信号を出力する。一方、８８．２ｋＨｚサンプ
リングモードの場合は、ＯＲゲート１１３は常に論理
「１」の信号を出力する。従って、このＡＮＤゲート１
１４は、クロック信号ＣＫ８の状態に拘わらず、クロッ
ク信号ＣＫ４〜ＣＫ７が全て論理「１」の時に論理
「１」の信号を出力する。このＡＮＤゲート１１４の出
力は、シフトレジスタ１１５の初段のフリップフロップ
１１５₀のＤ入力端子に供給される。

【００６１】シフトレジスタ１１２は３２個のフリップ
フロップ１１５₀〜１１５_1Fで構成されており、シフト
クロック信号ＳＣＫに同期して入力データを順次シフト
する。上位側の１６個のフリップフロップ１１５₀〜１
１５_Fのリセット端子は論理「１」に保持されており、
下位側の１６個のフリップフロップ１１５₁₀〜１１５_1F
のリセット端子にはモード信号ＭＯＤをインバータ１１
６で反転した信号が供給されている。従って、フリップ
フロップ１１５₀〜１１５_Fは、モード信号ＭＯＤが論理
「０」の場合、つまり４４．２ｋＨｚサンプリングモー
ドの場合は動作するが、モード信号ＭＯＤが論理「１」
の場合、つまり８８．２ｋＨｚサンプリングモードの場
合は動作しない。この場合、タイミング信号ＣＨ１０〜
ＣＨ１Ｆは常に論理「０」になる。

【００６２】また、セレクタ１１７は、セレクト端子Ｓ
に入力される信号が論理「０」の場合はＡ入力端子に供
給されている信号を、論理「１」の場合はＢ入力端子に
供給されている信号を通過させる。従って、モード信号
ＭＯＤが論理「０」の時はクロック信号ＣＫ８が、論理
「１」の時はクロック信号ＣＫ７がタイミング信号ＬＲ
ＣＫとして出力される。

【００６３】以上により、４４．１ｋＨｚサンプリング
モードの時は、図８に示すように、各々位相が異なる３
２個のタイミング信号ＣＨ０〜ＣＨ１Ｆ及び２２．６８
μｓを一周期とするタイミング信号ＬＲＣＫが生成さ
れ、本楽音信号発生装置の各部に供給される。一方、８
８．２ｋＨｚサンプリングモードの時は、図９に示すよ
うに、各々位相が異なる１６個のタイミング信号ＣＨ０
〜ＣＨＦ及び１１．３４μｓを一周期とするタイミング
信号ＬＲＣＫが生成され、本楽音信号発生装置の各部に
供給される。

【００６４】（１−３）アドレス発生器及びアサイメン
トメモリアドレス発生器１２及びアサイメントメモリ１３の詳細
な構成を図１０に示す。アドレス発生器１２は、２５６
進のカウンタ１２０、８ビットのラッチ１２１、インバ
ータ１２２及び２入力のＡＮＤゲート１２３で構成され
ている。カウンタ１２０の構成及び動作は、上述したタ
イミング発生回路１１のカウンタ１１０のそれと同一で
ある。従って、カウンタ１１０からのクロック信号ＣＫ
１〜ＣＫ８をラッチ１２１及びＡＮＤゲート１２３に供
給するように構成すれば、このカウンタ１２０は省略で
きる。

【００６５】ＡＮＤゲート１２３は、カウンタ１２０か
らのクロック信号ＣＫ８とモード信号ＭＯＤをインバー
タ１２２で反転した信号との論理積をとって出力する。
従って、４４．１ｋＨｚサンプリングモードのときはク
ロック信号ＣＫ８がＡＮＤゲート１２３を通過してラッ
チ１２１に供給される。一方、８８．２ｋＨｚサンプリ
ングモードの時は、ＡＮＤゲート１２３は常に論理
「０」の信号を出力する。

【００６６】ラッチ１２１は、カウンタ１２０からのク
ロック信号ＣＫ１〜ＣＫ７及びＡＮＤゲート１２３から
の信号を、クロック信号ＣＫに同期してラッチする。こ
のラッチ１２１からの出力信号はアサイメントメモリ１
３のアドレス入力端子Ａ０〜Ａ７に供給される。

【００６７】以上により、４４．１ｋＨｚサンプリング
モードの時は、０〜２５５を循環しながらインクリメン
トするアドレスが生成される。このアドレスの下位３ビ
ットは１タイムスロット内の０〜７の８個の状態に対応
し、上位５ビットは１サンプリング周期内の０〜３１の
３２個のタイムスロットに対応する。同様に、８８．２
ｋＨｚサンプリングモードの時は、０〜１２７を循環し
ながらインクリメントするアドレスが生成される。この
アドレスの下位３ビットは、上記と同様に、１タイムス
ロット内の０〜７の８個の状態に対応し、上位４ビット
は１サンプリング周期内の０〜１５の１６個のタイムス
ロットに対応する。

【００６８】アサイメントメモリ１３は、０〜３１の各
タイムスロット（チャンネル）に対応する楽音パラメー
タを記憶する。このアサイメントメモリ１３の内容は、
上記アドレス発生器１２からのアドレスによって順次読
み出される。即ち、４４．１ｋＨｚサンプリングモード
の時は、タイムスロット０→タイムスロット１→・・・
タイムスロット３１→タイムスロット０→・・・の順番
で各タイムスロットに割り当てられた楽音パラメータが
順次読み出される。また、８８．２ｋＨｚサンプリング
モードの時は、タイムスロット０→タイムスロット１→
・・・タイムスロット１５→タイムスロット０→・・・
の順番で各タイムスロットに割り当てられた楽音パラメ
ータが順次読み出される。

【００６９】また、各タイムスロット内では、Ｆナンバ
→スタートアドレスＳＡ→ループトップアドレスＬＴ→
ループエンドアドレスＬＥ→ラウドネス→エンベロープ
目標ＥＬ→エンベロープスピードＥＳ→イネーブルＥＮ
１及びイネーブルＥＮ２の順番で各データが読み出され
る。これらのデータは、上述したように、Ｆナンバ累算
器１４及びエンベロープ発生器１５に供給される。

【００７０】なお、図１０では、アサイメントメモリ１
３にＣＰＵ１から送られてくる楽音パラメータを書き込
むための書込回路の構成は省略されている。この書込回
路としては、周知の回路を使用することができる。

【００７１】（１−４）Ｆナンバ累算器Ｆナンバ累算器１４の詳細な構成を図１１に示す。Ｆナ
ンバ累算器１４は、ラッチ１４０₀〜１４０₄、加算器１
４１、セレクタ１４２、比較器１４３、Ｆナンバアキュ
ムレータ（ＦＡＣＣ）メモリ１４４、ゲート回路１４５
及び加算器１４６で構成されている。なお、この図１１
に示す各回路はそれぞれ１つの回路で構成されており、
これらが時分割で動作する。但し、ＦＡＣＣメモリ１４
４は３２チャンネル分の記憶領域を有しており、各記憶
領域は、上述したアサイメントメモリ１３と同様に、時
分割でアクセスされる。

【００７２】ラッチ１４０₀は、アサイメントメモリ１
３からのスタートアドレスＳＡをタイミング信号ｔ１に
同期してラッチする。このラッチされたスタートアドレ
スＳＡは加算器１４６の一方の入力に供給される。ラッ
チ１４０₁は、同じくループエンドアドレスＬＥをタイ
ミング信号ｔ３に同期してラッチする。このラッチされ
たループエンドアドレスＬＥは比較器１４３の一方の入
力に供給される。

【００７３】ラッチ１４０₂は、同じくゼロ（１回目）
又はＦナンバ（２回目）をタイミング信号ｔ０に同期し
てラッチする。このラッチされたデータは加算器１４１
の一方の入力に供給される。ラッチ１４０₃は、同じく
ループトップアドレスＬＴをタイミング信号ｔ２に同期
してラッチする。このラッチされたループトップアドレ
スＬＴはセレクタ１４２のＢ入力端子に供給される。ラ
ッチ１４０₄は、同じく値「０」（１回目）又は値
「１」（２回目）を有するイネーブルＥＮ１をタイミン
グ信号ｔ７に同期してラッチする。このラッチされたイ
ネーブルＥＮ１はゲート回路１４５に供給される。

【００７４】加算器１４１は、ラッチ１４０₂からのデ
ータとゲート回路１４５からのデータとを加算する。こ
の加算結果は、セレクタ１４２のＡ入力端子及び比較器
１４３の他方の入力端子に供給される。比較器１４３
は、ラッチ１４０₁からのループエンドアドレスＬＥと
加算器１４１からのデータとを比較する。そして、加算
器１４１からのデータがループエンドアドレスＬＥより
大きければ論理「１」、そうでなければ論理「０」の信
号を出力する。この信号はセレクタ１４２のセレクト端
子Ｓに供給される。

【００７５】セレクタ１４２は、セレクト端子Ｓに供給
される信号が論理「０」の場合は、Ａ入力端子に供給さ
れている信号を通過させ、論理「１」の場合はＢ入力端
子に供給されている信号を通過させる。換言すれば、セ
レクタ１４２は、加算器１４１からのデータがループエ
ンドアドレスＬＥ以下であれば該加算器１４１からのデ
ータを出力し、加算器１４１からのデータがループエン
ドアドレスＬＥより大きければ該ループトップアドレス
ＬＴを出力する。このセレクタ１４２の出力は加算器１
４６の他方の入力端子及びＦＡＣＣメモリ１４４に供給
される。

【００７６】加算器１４６は、ラッチ１４０₀からのス
タートアドレスＳＡとセレクタ１４２からのデータとを
加算する。この加算結果は、波形アドレスＷＡとして波
形メモリ７に供給される。ＦＡＣＣメモリ１４４は、例
えばＲＡＭで構成されており、各タイムスロットに対応
する３２個の記憶領域を有している。何れの記憶領域に
アクセスするかは、ラッチ１２１からのアドレス（図示
しない）によって決定される。このＦＡＣＣメモリ１４
４の選択された記憶領域は、セレクタ１４２からのデー
タを記憶する。このＦＡＣＣメモリ１４４から読み出さ
れたデータはゲート回路１４５に供給される。

【００７７】ゲート回路１４５は、ラッチ１４０₄から
のイネーブルＥＮ１が論理「１」であればＦＡＣＣメモ
リ１４４からのデータを通過させ、論理「０」であれば
ゼロを出力する。このゲート回路１４５の出力は加算器
１４１の他方の入力端子に供給される。

【００７８】なお、このゲート回路１４５は加算器１４
１の出力側に設けてもよい。この構成によれば、イネー
ブルＥＮ１を制御するだけで、ラッチ１４０₂の内容と
は無関係に、ＦＡＣＣメモリ１４４に初期値としてのゼ
ロを書き込むことができる。

【００７９】以上の構成において、このＦナンバ累算器
１４の動作を説明する。アサイメントメモリ１３からの
最初の楽音パラメータがラッチ１４０₀〜１４０₄にセッ
トされると、このＦナンバ累算器１４は動作を開始す
る。最初の楽音パラメータの中のＦナンバ及びイネーブ
ルＥＮ１は双方ともゼロであるので、加算器１４１はゼ
ロを出力する。この加算器１４１の出力は比較器１４３
及びセレクタ１４２のＡ入力端子に供給される。ここ
で、ループエンドアドレスＬＥはゼロより大きくなるよ
うに設定されるので、比較器１４３は論理「０」の信号
を出力する。これにより、セレクタ１４２はＡ入力端子
に供給されている加算器１４１からのゼロデータを加算
器１４６及びＦＡＣＣメモリ１４４に供給する。従っ
て、加算器１４６はスタートアドレスＳＡを波形アドレ
スＷＡとして波形メモリ７へ供給する。同時に、ＦＡＣ
Ｃメモリ１４４にはゼロが書き込まれる。

【００８０】次に、アサイメントメモリ１３からの２回
目の楽音パラメータがラッチ１４０₀〜１４０₄にセット
される。これにより、ラッチ１４０₂にはＦナンバがセ
ットされ、ゲート回路１４５はＦＡＣＣメモリ１４４か
らのデータを通過させる状態になる。その後、当該チャ
ンネルのタイムスロットが到来すると、加算器１４１
は、ＦＡＣＣメモリ１４４からゲート回路１４５を経由
して送られてくるゼロとラッチ１４０₂からのＦナンバ
とを加算し、その結果を比較器１４３の他方の入力端子
及びセレクタ１４２のＡ入力端子に供給する。比較器１
４３では加算器１４１からのデータがループエンドアド
レスＬＥ以下であることが判断される（通常、スタート
アドレスＳＡの次のアドレスがループエンドアドレスＬ
Ｅになることはない）。従って、比較器１４３は論理
「０」の信号を出力する。これにより、セレクタ１４２
はＡ入力端子に供給されている加算器１４１からのＦナ
ンバを加算器１４６及びＦＡＣＣメモリ１４４に供給す
る。従って、加算器１４６はスタートアドレスＳＡにＦ
ナンバを加えた値を波形アドレスＷＡとして波形メモリ
７へ供給する。同時に、ＦＡＣＣメモリ１４４にはＦナ
ンバが格納される。

【００８１】以下、加算器１４１からのデータ（Ｆナン
バの累算値）がループエンドアドレスＬＥより大きくな
るまで上記の動作が繰り返される。これにより、加算器
１４６からはＦナンバを増分として順次増加する波形ア
ドレスＷＡが生成される。同様に、ＦＡＣＣメモリ１４
４にはＦナンバの累算結果が順次記憶される。

【００８２】上記繰り返しの結果、加算器１４１からの
データがループエンドアドレスＬＥより大きくなると、
即ちアタック部の先頭からリピート部の最後までの波形
アドレスＷＡの生成が一通り完了すると、比較器１４３
は論理「１」の信号を出力する。従って、セレクタ１４
２はＢ入力端子に供給されているループトップアドレス
ＬＴを加算器１４６及びＦＡＣＣメモリ１４４に供給す
る。これにより、加算器１４６はスタートアドレスＳＡ
にループトップアドレスＬＴを加えたアドレスを波形ア
ドレスＷＡとして波形メモリ７へ供給する。同時に、Ｆ
ＡＣＣメモリ１４４にはループトップアドレスＬＴが格
納される。

【００８３】次に、当該チャンネルのタイムスロットが
到来すると、加算器１４１は、ＦＡＣＣメモリ１４４か
らゲート回路１４５を経由して送られてくるループトッ
プアドレスＬＴとラッチ１４０₂からのＦナンバとを加
算し、その結果を比較器１４３の他方の入力端子及びセ
レクタ１４２のＡ入力端子に供給する。ここで、比較器
１４３では加算器１４１からのデータがループエンドア
ドレスＬＥ以下であることが判断される（通常、スター
トアドレスＳＡの次のアドレスがループエンドアドレス
ＬＥになることはない）。従って、比較器１４３は論理
「０」の信号を出力する。これにより、セレクタ１４２
はＡ入力端子に供給されている加算器１４１からのルー
プトップアドレスＬＴにＦナンバを加えたアドレスを加
算器１４６及びＦＡＣＣメモリ１４４に供給する。従っ
て、加算器１４６はスタートアドレスＳＡにループトッ
プアドレスＬＴ及びＦナンバを加えたアドレスを波形ア
ドレスＷＡとして波形メモリ７へ供給する。同時に、Ｆ
ＡＣＣメモリ１４４にはループトップアドレスＬＴにＦ
ナンバを加えたアドレスが格納される。以下、同様にし
てループトップアドレスＬＴとループエンドアドレスＬ
Ｅとの間でＦナンバを増分としてインクリメントする波
形アドレスＷＡが順次生成される。

【００８４】（１−５）エンベロープ発生器エンベロープ発生器１５の詳細な構成を図１２に示す。
エンベロープ発生器１５は、ラッチ１５０₀〜１５０₃、
減算器１５１、乗算器１５２、加算器１５３、セレクタ
１５４、エンベロープアキュムレータ（ＥＡＣＣ）メモ
リ１５５、ゲート回路１５６及び乗算器１５７で構成さ
れている。なお、この図１２に示す各回路はそれぞれ１
つの回路で構成されており、これらが時分割で動作す
る。但し、ＥＡＣＣメモリ１５５は３２チャンネル分の
記憶領域を有しており、各記憶領域は、上述したアサイ
メントメモリ１３と同様に、時分割でアクセスされる。

【００８５】ラッチ１５０₀は、アサイメントメモリ１
３からのラウドネスをタイミング信号ｔ４に同期してラ
ッチする。このラッチされたラウドネスデータは乗算器
１５７の一方の入力に供給される。ラッチ１５０₁は、
ゼロ（１回目）又はエンベロープ目標ＥＬ（２回目）を
タイミング信号ｔ５に同期してラッチする。このラッチ
されたデータは減算器１５１のＡ入力端子に供給され
る。

【００８６】ラッチ１５０₂は、同じくエンベロープス
ピードＥＳをタイミング信号ｔ６に同期してラッチす
る。このラッチされたエンベロープスピードＥＳはセレ
クタ１５４に供給される。ラッチ１４０₃は、同じく値
「１」（１回目）又は値「１」（２回目）を有するイネ
ーブルＥＮ２をタイミング信号ｔ７に同期してラッチす
る。このラッチされたイネーブルＥＮ２はゲート回路１
５６に供給される。

【００８７】減算器１５１は、ラッチ１５０₁からのエ
ンベロープ目標ＥＬからゲート回路１５６からのデータ
を減算する。この減算結果は、乗算器１５２の一方の入
力端子に供給される。

【００８８】セレクタ１５４は、セレクト端子Ｓに供給
されるモード信号ＭＯＤが論理「０」の場合は、Ａ入力
端子に供給されている信号を通過させ、論理「１」の場
合はＢ入力端子に供給されている信号を通過させる。換
言すれば、セレクタ１５４は、４４．１ｋＨｚサンプリ
ングモードであればラッチ１５０₂からのエンベロープ
スピードＥＳを出力し、８８．２ｋＨｚサンプリングモ
ードであればエンベロープスピードＥＳ／２を出力す
る。ここで、エンベロープスピードＥＳ／２はエンベロ
ープスピードＥＳの半分の値を有するデータを表し、具
体的にはラッチ１５０₂からのデータを重みの小さい方
へ１ビットシフトしたデータをセレクタ１５４のＢ入力
端子に供給することにより実現される。このセレクタ１
５４の出力信号は乗算器１５２の他の入力端子に供給さ
れる。

【００８９】乗算器１５２は、減算器１５１からのデー
タとセレクタ１５４からのデータとを乗算する。この乗
算器１５２からの出力は加算器１５３の一方の入力端子
に供給される。加算器１５３は、乗算器１５２からのデ
ータとゲート回路１５６からのデータとを加算する。こ
の加算器１５３からのデータは、乗算器１５７及びＥＡ
ＣＣメモリ１５５に供給される。

【００９０】乗算器１５７は、ラッチ１５０₀からのラ
ウドネスと加算器１５３からのデータとを乗算する。こ
の乗算結果は、エンベロープデータＥＮＶとして乗算器
１７に供給される。ＥＡＣＣメモリ１５５は、例えばＲ
ＡＭで構成されており、各タイムスロットに対応する３
２個の記憶領域を有している。何れの記憶領域にアクセ
スするかは、ラッチ１２１からのアドレス（図示しな
い）によって決定される。このＥＡＣＣメモリ１５５の
選択された記憶領域は、加算器１５３からのデータを記
憶する。このＥＡＣＣメモリ１５５から読み出されたデ
ータはゲート回路１５６に供給される。

【００９１】ゲート回路１５６は、ラッチ１５０₃から
のイネーブルＥＮ２が論理「１」であればＥＡＣＣメモ
リ１５５からのデータを通過させ、論理「０」であれば
ゼロを出力する。このゲート回路１５６の出力は減算器
１５１の他方の入力端子に供給される。

【００９２】なお、ゲート回路１５６は加算器１５３の
出力側に設けてもよい。この構成によれば、イネーブル
ＥＮ２を制御するだけで、ラッチ１５０₁の内容とは無
関係に、ＥＡＣＣメモリ１５５に初期値としてのゼロを
書き込むことができる。

【００９３】以上の構成において、このエンベロープ発
生器１５の動作を説明する。先ず、４４．１ｋＨｚサン
プリングモードにおける動作を説明する。この場合、モ
ード信号ＭＯＤは論理「０」であるので、セレクタ１５
４のＡ入力端子側が選択される。従って、セレクタ１５
４からはエンベロープスピードＥＳが出力される。

【００９４】アサイメントメモリ１３からの最初の楽音
パラメータがラッチ１５０₀〜１５０₃にセットされる
と、このエンベロープ発生器１５は動作を開始する。最
初の楽音パラメータの中のエンベロープ目標ＥＬ及びイ
ネーブルＥＮ２は両方ともゼロであるので、減算器１５
１はゼロを出力する。従って、乗算器１５２及び加算器
１５３もゼロを出力し、乗算器１５７はゼロのデータを
エンベロープデータＥＮＶとして乗算器１７へ供給す
る。また、ＥＡＣＣメモリ１５５にはゼロが書き込まれ
る。

【００９５】次に、アサイメントメモリ１３からの２回
目の楽音パラメータがラッチ１５０₀〜１５０₃にセット
される。これにより、ラッチ１５０₁にはエンベロープ
目標ＥＬがセットされ、ゲート回路１５６はＥＡＣＣメ
モリ１５５からのデータを通過させる状態になる。その
後、当該チャンネルのタイムスロットが到来すると、減
算器１５１は、ラッチ１５０₁からのエンベロープ目標
ＥＬから、ＥＡＣＣメモリ１５５からゲート回路１５６
を経由して送られてくるデータ（ゼロ）を減算し、その
結果を乗算器１５２の一方の入力端子に供給する。一
方、セレクタ１５４はエンベロープスピードＥＳを乗算
器１５２の他方の入力端子に供給する。乗算器１５２は
エンベロープ目標ＥＬとエンベロープスピードＥＳとを
乗算する。この乗算結果は、前回のエンベロープレベル
からの変化分を表す。例えばエンベロープスピードＥＳ
が「０．５」であればエンベロープ目標ＥＬの半分の値
が変化分となり、「０．１」であればエンベロープ目標
ＥＬの１／１０の値が変化分となる。

【００９６】加算器１５３は、乗算器１５２からの変化
分とＥＡＣＣメモリ１５５からゲート回路１５６を経由
して送られてくるデータ（ゼロ）とを加算する。この加
算結果は、当該処理サイクルで波形データに付すべきエ
ンベロープのレベル（以下、「今回のエンベロープレベ
ル」と略する）を表す。この加算器１５３からのエンベ
ロープレベルを表すデータは乗算器１５７に供給され、
ラウドネスが乗算されて最終的なエンベロープデータＥ
ＮＶが生成される。同時に、加算器１５３からのエンベ
ロープレベルを表すデータは、ＥＡＣＣメモリ１５５に
格納される。

【００９７】次に、当該チャンネルのタイムスロットが
到来すると、減算器１５１は、ラッチ１５０₁からのエ
ンベロープ目標ＥＬから、ＥＡＣＣメモリ１５５からゲ
ート回路１５６を経由して送られてくるデータを減算
し、その結果を乗算器１５２の一方の入力端子に供給す
る。この減算結果は、エンベロープ目標ＥＬと前回のエ
ンベロープレベルとの差分を表す。乗算器１５２は減算
器１５１からの差分を表すデータとエンベロープスピー
ドＥＳとを乗算する。この乗算結果は、前回のエンベロ
ープレベルからの変化分を表す。

【００９８】加算器１５３は、乗算器１５２からの変化
分とＥＡＣＣメモリ１５５からゲート回路１５６を経由
して送られてくるデータ（前回のエンベロープレベル）
とを加算する。この加算結果は、上述したように、今回
のエンベロープのレベルを表す。この加算器１５３から
のエンベロープレベルを表すデータは乗算器１５７に供
給され、ラウドネスが乗算されて最終的なエンベロープ
データＥＮＶが生成される。同時に、加算器１５３から
のエンベロープレベルを表すデータは、ＥＡＣＣメモリ
１５５に格納される。

【００９９】以下、同様の動作が繰り返されることによ
り、エンベロープスピードＥＳに応じた割合で変化しな
がら徐々にエンベロープ目標ＥＬに漸近するエンベロー
プデータＥＮＶが生成されることになる。

【０１００】次に、８８．２ｋＨｚサンプリングモード
における動作を説明する。この場合、モード信号ＭＯＤ
は論理「１」であるので、セレクタ１５４のＢ入力端子
側が選択される。従って、セレクタ１５４からはエンベ
ロープスピードＥＳ／２が出力される。

【０１０１】この８８．２ｋＨｚサンプリングモードに
おいても、エンベロープ生成の動作は上記４４．１ｋＨ
ｚサンプリングモードと同じである。しかし、８８．２
ｋＨｚサンプリングモードでは１サンプリング周期は１
６タイムスロットであるので、４４．１ｋＨｚサンプリ
ングモードの場合の２倍の速度で波形データの処理が行
われる。従って、エンベロープスピードＥＳをそのまま
用いてエンベロープデータを生成すると、エンベロープ
レベルは、４４．１ｋＨｚサンプリングモードの場合の
半分の時間で目標レベルに到達してしまう。

【０１０２】そこで、８８．２ｋＨｚサンプリングモー
ドの場合は、エンベロープスピードＥＳ／２を用いてエ
ンベロープデータを生成するようにしている。これによ
り、４４．１ｋＨｚサンプリングモードの場合同一の時
間でエンベロープレベルが目標レベルに到達する。換言
すれば、４４．１ｋＨｚサンプリングモードで発生され
るエンベロープ形状と８８．２ｋＨｚサンプリングモー
ドで発生されるエンベロープ形状とは同一になる。

【０１０３】以上の例では、セレクタ１５４は、４４．
１ｋＨｚサンプリングモードのときはエンベロープスピ
ードＥＳ、８８．２ｋＨｚサンプリングモードのときは
エンベロープスピードＥＳ／２を選択して出力する。こ
れにより、何れのサンプリングモードにおいても同一時
間でエンベロープ目標に到達できるようになっている。
この機能は以下の構成で達成することもできる。

【０１０４】即ち、セレクタ１５４を除去してラッチ１
５０₂からのエンベロープスピードＥＳを直接乗算器１
５２の他の入力端子に供給するように接続し、更に乗算
器１５２と加算器１５３との間に演算間引き用のゲート
回路を設ける。このゲート回路の制御端子には、モード
信号ＭＯＤとクロック信号ＣＫ８との論理積をとって反
転した信号が供給される。この構成により、４４．１ｋ
Ｈｚサンプリングモードでは、ゲート回路の制御端子に
は常に論理「１」の信号が供給されるので乗算器１５２
の出力は常に加算器１５３に供給される。しかし、８
８．２ｋＨｚサンプリングモードでは、ゲート回路の制
御端子にはクロック信号ＣＫ８の前半の間だけ論理
「１」の信号が供給されるので乗算器１５２の出力は２
サンプリング周期に１回だけ加算器１５３に供給され
る。これにより、図１２に示した構成の場合と同様のエ
ンベロープデータを生成できる。

【０１０５】（１−６）ローパスフィルタローパスフィルタ１６の詳細な構成を図１３に示す。ロ
ーパスフィルタ１６は、２次のＩＩＲ型フィルタが直列
に３段接続されて構成されている。各ＩＩＲ型フィルタ
は、ラッチブロック１６０、１６１、１６６及び１６
７、乗算器１６２、１６３、１６４、１６８及び１６９
並びに加算器１６５で構成されている。

【０１０６】ラッチブロック１６０、１６１、１６６及
び１６７は、各々３２個のラッチで構成されており、タ
イミング信号ＣＨ０〜ＣＨ１Ｆで順次選択されるように
なっている。このラッチブロック１６０、１６１、１６
６及び１６７は単位遅延器として動作する。乗算器１６
２、１６３、１６４、１６８及び１６９には、各々フィ
ルタ係数ｍ０、ｍ１、ｍ２、ｍ３及びｍ４が供給され
る。これらフィルタ係数ｍ０、ｍ１、ｍ２、ｍ３及びｍ
４は１セットとして、例えばＲＯＭ（図示しない）に記
憶されている。

【０１０７】波形メモリ７から読み出された波形データ
ＷＤは、乗算器１６２及びラッチブロック１６０に供給
される。乗算器１６２は、この波形データＷＤとフィル
タ係数ｍ０とを乗算し、その乗算結果を加算器１６５に
供給する。また、ラッチブロック１６０の出力は、乗算
器１６３及びラッチブロック１６１に供給される。乗算
器１６３は、ラッチブロック１６０からの前回の波形デ
ータＷＤとフィルタ係数ｍ１とを乗算し、その乗算結果
を加算器１６５に供給する。ラッチブロック１６１の出
力は乗算器１６４に供給される。乗算器１６３は、ラッ
チブロック１６０からの前々回の波形データＷＤとフィ
ルタ係数ｍ２とを乗算し、その乗算結果を加算器１６５
に供給する。

【０１０８】加算器１６５は、乗算器１６２、１６３及
び１６４並びに後述する乗算器１６８及び１９からの各
データを加算する。この加算器１６５の出力は次階段の
ＩＩＲ型フィルタ及びラッチブロック１６６に供給され
る。ラッチブロック１６６の出力は、乗算器１６８及び
ラッチブロック１６７に供給される。乗算器１６８は、
ラッチブロック１６６からの前回の波形データＷＤとフ
ィルタ係数ｍ３とを乗算し、その乗算結果を加算器１６
５に供給する。ラッチブロック１６７の出力は乗算器１
６９に供給される。乗算器１６３は、ラッチブロック１
６７からの前々回の波形データＷＤとフィルタ係数ｍ４
とを乗算し、その乗算結果を加算器１６５に供給する。

【０１０９】以上、この実施の形態１で使用するＩＩＲ
型フィルタの構成を説明したが、その動作は周知である
ので説明は省略する。３段目のＩＩＲ型フィルタの出力
が、フィルタリングされた波形データＦＷＤとして乗算
器１７に供給される。

【０１１０】なお、上記の例では、ローパスフィルタ１
６に供給するフィルタ係数ｍ０、ｍ１、ｍ２、ｍ３及び
ｍ４は、１セットとしてＲＯＭに予め記憶しておくよう
に構成したが、各サンプリングモードに対して各々１セ
ットのフィルタ係数を用意しておき、サンプリングモー
ドに応じて選択的に使用するように構成できる。この構
成によれば、各再生周波数に好適なフィルタ特性でフィ
ルタリングすることができる。また、上記ローパスフィ
ルタ１６はＩＩＲ型に限らずＦＩＲ型であってもよい。

【０１１１】また、上記の例では、フィルタ係数をＲＯ
Ｍに記憶するように構成したが、ＲＡＭに記憶するよう
に構成し、アサイメントメモリ１３からロードするよう
に構成してもよい。この構成によれば、フィルタ特性を
任意に変更することが可能になる。

【０１１２】（１−７）系列加算器系列加算器１８の詳細な構成を図１４に示す。系列加算
器１８は、加算器１８０、ラッチ１８１、ラッチ１８２
及びゲート回路１８３で構成されている。

【０１１３】加算器１８０は、乗算器１７からのエンベ
ロープが付加された波形データＥＷＤとゲート回路１８
３からのデータとを加算する。この加算結果はラッチ１
８１に供給される。ラッチ１８１は、加算器１８０から
のデータをシフトクロック信号ＳＣＫに同期して記憶す
る。このラッチ１８１の出力はラッチ１８２及びゲート
回路１８３に供給される。

【０１１４】ゲート回路１８３は、タイミング信号ＣＨ
０が論理「１」であればゼロを出力し、そうでなければ
ラッチ１８１からのデータを通過させる。このゲート回
路１８３の出力は加算器１８０の他方の入力端子に供給
される。ラッチ１８２は、ラッチ１８１からのデータを
タイミング信号ＬＲＣＫに同期して記憶する。このラッ
チ１８２の出力はＤ／Ａ変換器８へ供給される。

【０１１５】以上の構成において、この系列加算器１８
の動作を説明する。先ず、タイミング信号ＣＨ０が論理
「１」である場合、即ちチャンネル０のタイムスロット
ではゲート回路１８３はゼロを出力する。従って、当該
タイムスロットでエンベロープが付加された波形データ
ＥＷＤが生成されると、加算器１８０は、該波形データ
ＥＷＤとゼロとを加算する。この加算結果は当該タイム
スロットの最後のエッジでラッチ１８１にラッチされ
る。

【０１１６】次に、タイミング信号ＣＨ１が論理
「１」、即ちチャンネル１のタイムスロットでエンベロ
ープが付加された波形データＥＷＤが生成されると、加
算器１８０は、該波形データＥＷＤとラッチ１８１に記
憶されているチャンネル０の波形データＥＷＤとを加算
する。この加算結果は当該タイムスロットの最後のエッ
ジでラッチ１８１にラッチされる。以下同様にして、ラ
ッチ１８１に各チャンネルの波形データＥＷＤが累算さ
れる。

【０１１７】このラッチ１８１に累算された波形データ
は、タイミング信号ＬＲＣＫに同期してラッチ１８２に
記憶される。従って、４４．１ｋＨｚサンプリングモー
ドでは、チャンネル０〜１Ｆの３２個の波形データを加
算した結果がラッチ１８２に記憶されることになる。一
方、８８．２ｋＨｚサンプリングモードでは、チャンネ
ル０〜Ｆの１６個の波形データを加算した結果がラッチ
１８２に記憶されることになる。このラッチ１８２の出
力が最終的なデジタル楽音信号としてＤ／Ａ変換器８へ
供給される。

【０１１８】なお、上記の例では、全てのチャンネルの
波形データを１系列のデジタル楽音信号に集約するよう
に構成したが、複数の系列に分離してデジタル楽音信号
を生成するように構成することもできる。この場合、ア
サイメントメモリ１３に、各チャンネルが何れの系列に
属するかを表すデータを記憶しておき、該データに従っ
て各チャンネルの波形データを区分して累算するように
構成すればよい。

【０１１９】また、上記の例では、再生周波数が４４．
１ｋＨｚと８８．２ｋＨｚとの双方で動作する場合につ
いて説明したが、再生周波数が２２ｋＨｚの場合も動作
するように構成できる。これは、例えば、上記各回路
を、後述する実施の形態２における２２ｋＨｚで動作す
るための構成と同じになるように変更することにより実
現できる。

【０１２０】更に上記の例では、操作パネル３上のモー
ドスイッチ３１によりサンプリングモードを指定するよ
うにしているが、操作パネル３から指定された音色に基
づき自動的にサンプリングモードを変更するように構成
できる。例えば、音色としてピアノが選択されたら８
８．２ｋＨｚ、チェロが選択されたら４４．１ｋＨｚ、
コーラス（ボイス）が選択されたら２２ｋＨｚといった
各再生周波数で動作するように構成できる。

【０１２１】（実施の形態２）この実施の形態２の楽音
信号発生装置は、システムモード０、１及び２といった
３種類のモードで動作する。ここで、「システムモード
０」は、再生周波数４４．１ｋＨｚのみで動作するモー
ドである。「システムモード１」は、再生周波数４４．
１ｋＨｚと８８．２ｋＨｚとが混在して動作するモード
である。「システムモード２」は、再生周波数４４．１
ｋＨｚと２２ｋＨｚとが混在して動作するモードであ
る。

【０１２２】上記動作モードは、ＣＰＵ１からのシステ
ムモード信号ＳＭＯＤによって決定される。システムモ
ード信号ＳＭＯＤは、ＭＤ０、ＭＤ１及びＭＤ２といっ
た３つのモード信号から成り、同時には何れか１つのモ
ード信号のみがアクティブになる。この楽音信号発生装
置は、モード信号ＭＤ０がアクティブにされた場合はシ
ステムモード０に、モード信号ＭＤ１がアクティブにさ
れた場合はシステムモード１に、モード信号ＭＤ２がア
クティブにされた場合はシステムモード２に、それぞれ
移行する。

【０１２３】また、各タイムスロットに割り当てられた
楽音信号を発生するための再生周波数は、タイムスロッ
トデータＴＳによって規定される。タイムスロットデー
タＴＳは３２個のタイムスロットの各々に対応する３２
ビットのデータで構成されている。

【０１２４】システムモード０では、このタイムスロッ
トデータＴＳの全ビットは「０」である。この場合、全
タイムスロットにおいて再生周波数４４．１ｋＨｚで楽
音信号が発生される。システムモード１では、タイムス
ロットデータＴＳには「０」及び「１」が混在してい
る。この場合、「０」に対応するタイムスロットでは再
生周波数４４．１ｋＨｚで楽音信号が発生され、「１」
に対応するタイムスロットでは再生周波数８８．２ｋＨ
ｚで楽音信号が発生される。同様に、システムモード２
では、タイムスロットデータには「０」及び「１」が混
在しており、「０」に対応するタイムスロットでは再生
周波数４４．１ｋＨｚで楽音信号が発生され、「１」に
対応するタイムスロットでは再生周波数２２ｋＨｚで楽
音信号が発生される。

【０１２５】図１５は、各システムモードにおけるタイ
ムスロットの利用状況の一例を説明するための図であ
る。なお、以下においては、タイミング信号ＣＨｉ（ｉ
＝０、１、・・・、１Ｆ）に対応するタイムスロットを
単に「タイムスロットＣＨｉ」という。図１５（Ａ）は
システムモード０の場合のタイムスロットの利用状況を
示す。タイムスロットデータＴＳは全て「０」であるの
で、全タイムスロットにおいて、再生周波数４４．１ｋ
Ｈｚで楽音信号が発生される。この場合、３２個のタイ
ムスロットが時分割で動作するので、３２音を同時に発
生できる。

【０１２６】図１５（Ｂ）はシステムモード１の場合の
タイムスロットの利用状況を示す。例示されたタイムス
ロットデータＴＳは、タイムスロットＣＨ０、ＣＨ１、
ＣＨ１０及びＣＨ１１に対応するビットが「１」であり
その他は「０」である。従って、タイムスロットＣＨ
０、ＣＨ１、ＣＨ１０及びＣＨ１１では再生周波数８
８．２ｋＨｚで楽音信号が発生され、その他のタイムス
ロットでは再生周波数４４．１ｋＨｚで楽音信号が発生
される。このシステムモード１では、タイムスロットＣ
Ｈ０及びＣＨ１０は１つの楽音信号を、タイムスロット
ＣＨ１及びＣＨ１１は他の１つの楽音信号をそれぞれ発
生させるために使用される。従って、再生周波数４４．
１ｋＨｚで発生される楽音信号が２８音、再生周波数８
８．２ｋＨｚで発生される楽音信号が２音となるので、
合計３０音を同時に発生できる。

【０１２７】図１５（Ｃ）は、システムモード２の場合
のタイムスロットの利用状況を示す。例示されたタイム
スロットデータＴＳはタイムスロットＣＨ０、ＣＨ１、
ＣＨ２、ＣＨ３、ＣＨ１０、ＣＨ１１、ＣＨ１２及びＣ
Ｈ１３に対応するビットが「１」でありその他は「０」
である。従って、タイムスロットＣＨ０、ＣＨ１、ＣＨ
２、ＣＨ３、ＣＨ１０、ＣＨ１１、ＣＨ１２及びＣＨ１
３では再生周波数２０ｋＨｚで楽音信号が発生され、そ
の他のタイムスロットでは再生周波数４４．１ｋＨｚで
楽音信号が発生される。このシステムモード２では、タ
イムスロットデータＴＳは２回繰り返して使用される。
従って、再生周波数４４．１ｋＨｚで発生される楽音信
号が２４音、再生周波数２２ｋＨｚで発生される楽音信
号が１６音となるので、合計４０音を同時に発生でき
る。

【０１２８】次に、実施の形態２に係る楽音信号発生装
置が適用された電子楽器について説明する。この電子楽
器は、以下の点を除き、実施の形態１で説明した電子楽
器（図１参照）と同じである。即ち、ＣＰＵ１は、上記
実施の形態１におけるモード信号ＭＯＤの代わりに、シ
ステムモード信号ＳＭＯＤ及びタイムスロットデータＴ
Ｓを楽音信号発生装置６に送る。楽音信号発生装置６
は、これらに基づいて制御される。

【０１２９】また、波形メモリ７は、サンプリング周波
数２２ｋＨｚでサンプリングすることにより得られた波
形データ、サンプリング周波数４４．１ｋＨｚでサンプ
リングすることにより得られた波形データ及びサンプリ
ング周波数８８．２ｋＨｚでサンプリングすることによ
り得られた波形データの３種類を記憶する。各タイムス
ロットで何れの波形データが使用されるかは、上述した
ように、システムモード信号ＳＭＯＤ及びタイムスロッ
トデータＴＳによって決定される。なお、波形メモリ７
に記憶される波形データとしては、上記実施の形態２の
場合と同様に、所定のサンプリング周波数でサンプリン
グすることにより得られた１つの波形データを各システ
ムモードで共通に使用することもできる。

【０１３０】（２−１）楽音信号発生装置の全体構成次に、本発明の楽音信号発生装置について図面を参照し
ながら詳細に説明する。図１６は、実施の形態２に係る
楽音信号発生装置の全体の構成を示すブロック図であ
る。この楽音信号発生装置は、タイミング発生回路２
１、アドレス発生器２２、アサイメントメモリ２３、Ｆ
ナンバ累算器２４、エンベロープ発生器２５、ローパス
フィルタ２６、乗算器２７及び系列加算器２８の各ブロ
ックから構成されている。これら各ブロックの詳細は後
述するが、概略機能は以下の通りである。

【０１３１】この楽音信号発生装置には、ＣＰＵ１から
楽音パラメータ、システムモード信号ＳＭＯＤ及びタイ
ムスロットデータＴＳが送られてくる。楽音パラメータ
はアサイメントメモリ２３に供給され、システムモード
信号ＳＭＯＤはタイミング発生回路２１、アドレス発生
器２２、Ｆナンバ累算器２４及びエンベロープ発生器２
５に供給される。また、タイムスロットデータＴＳはタ
イミング発生器２１に供給される。

【０１３２】タイミング発生回路２１は、図示しないク
ロック発振回路からのクロック信号ＣＫ、ＣＰＵ１から
のシステムモード信号ＳＭＯＤ及びタイムスロットデー
タＴＳに基づいて、この楽音信号発生装置で使用する各
種タイミング信号を発生する。このタイミング発生回路
２１は、１処理サイクルは３２タイムスロットとして動
作する。このタイミング発生回路２１で発生された各種
タイミング信号は、楽音信号発生装置の各部に供給され
る。

【０１３３】アドレス発生器２２は、１サンプリング周
期で循環しながら順次増加するアドレスを発生する。こ
の場合、１サンプリング周期は、システムモード信号Ｓ
ＭＯＤに応じて、１６タイムスロット、３２タイムスロ
ット又は６４タイムスロットの何れかになる。このアド
レス発生器２２で発生されたアドレスはアサイメントメ
モリ２３に供給される。

【０１３４】アサイメントメモリ２３は、その記憶容量
が２倍になっている点を除けば、実施の形態１のアサイ
メントメモリ１３と同じである。即ち、このアサイメン
トメモリ２３の前半分の領域には、実施の形態１の場合
と応用に同様に、再生周波数４４．１ｋＨｚ及び８８．
１ｋＨｚ用の楽音パラメータが記憶される。アサイメン
トメモリ２３の他の後半分の領域には、再生周波数２２
ｋＨｚ用の楽音パラメータが記憶される。

【０１３５】Ｆナンバ累算器２４は、上記実施の形態１
のＦナンバ累算器１４と同様に、各タイムスロット別に
アサイメントメモリ２３からのＦナンバを累算する。し
かし、このＦナンバ累算器２４では、累算結果の格納位
置がシステムモード信号ＳＭＯＤ及びタイムスロットデ
ータＴＳによって決定される点が上記実施の形態１と異
なる（詳細は後述する）。この累算結果は、波形アドレ
スＷＡとして波形メモリ７に供給される。

【０１３６】エンベロープ発生器２５は、上記実施の形
態１のエンベロープ発生器１５と同様に、楽音パラメー
タに基づいてエンベロープデータＥＮＶを発生する。し
かし、このエンベロープ発生器２５では、エンベロープ
演算の結果の格納位置がシステムモード信号ＳＭＯＤ及
びタイムスロットデータＴＳによって決定される点が上
記実施の形態１と異なる（詳細は後述する）。この演算
により発生されたエンベロープデータＥＮＶは乗算器２
７に供給される。

【０１３７】ローパスフィルタ２６は、実施の形態１に
おけるローパスフィルタ１６と同じである。このローパ
スフィルタ２６でフィルタリングされた波形データＦＷ
Ｄは乗算器２７に供給される。乗算器２７は、実施の形
態１における乗算器１７と同様に、ローパスフィルタ２
６からのフィルタリングされた波形データＦＷＤと、エ
ンベロープ発生器２５からのエンベロープデータＥＮＶ
とを乗算する。この乗算によりエンベロープが付加され
た波形データＥＷＤは系列加算器２８に供給される。

【０１３８】系列加算器２８は、上記実施の形態１の系
列加算器１８と同様に、１処理サイクル中の各タイムス
ロットで発生された波形データＥＷＤを加算し、タイミ
ング信号ＬＲＣＫに同期して出力する。しかし、上記波
形データＥＷＤの加算は波形データの種類別に行われる
点で異なる。この系列加算器２８から出力される信号
は、デジタル楽音信号としてＤ／Ａ変換器８に供給され
る。

【０１３９】（２−２）タイミング発生回路タイミング発生回路２１の詳細な構成を図１７及び図１
８に示す。タイミング発生回路２１は、５１２進のカウ
ンタ２１０、３入力のＡＮＤゲート１１１、８ビットの
シフトレジスタ１１２、５入力のＡＮＤゲート１１４、
３２ビットのシフトレジスタ１１５、セレクタ２１７及
び３２ビットのシフトレジスタ２１８で構成されてい
る。なお、実施の形態１のタイミング発生回路１１（図
６参照）と同一部分及び相当部分には同一の参照符号を
付し、その説明は簡単化又は省略する。

【０１４０】カウンタ２１０は、実施の形態１のカウン
タ１１０に対応する。カウンタ１１０が２５６進カウン
タでありクロック信号ＣＫ１〜ＣＫ８を生成するのに対
し、このカウンタ２１０は５１２進カウンタであり、ク
ロック信号ＣＫ１〜ＣＫ９を生成する。このカウンタ２
１０は、クロック信号ＣＫに同期してカウントアップを
行い、５１２までカウントした後はゼロにラウンドし、
再度カウントアップを行う。

【０１４１】カウンタ２１０の下位３ビット（ＣＫ１〜
ＣＫ３）、ＡＮＤゲート１１１及びシフトレジスタ１１
２で形成される回路は、実施の形態１の対応する回路と
同じである。この回路により、８個のタイミング信号ｔ
０〜ｔ７が生成され、本楽音信号発生装置の各部に供給
される。

【０１４２】カウンタ２１０の中位５ビット（ＣＫ４〜
ＣＫ８）は、３２個のタイムスロットを規定するタイミ
ング信号ＣＨ０〜ＣＨ１Ｆを生成するために使用され
る。このうち、クロック信号ＣＫ８は、タイミング信号
ＣＣＫとして、後述するアドレス発生器２２に供給され
る。カウンタ２１０の上位１ビット（ＣＫ９）は、タイ
ミング信号ＬＲＣＫを生成するために使用される。カウ
ンタ２１０の出力端子Ｏ４〜Ｏ８からのクロック信号Ｃ
Ｋ４〜ＣＫ８はＡＮＤゲート１１４に供給される。従っ
て、ＡＮＤゲート１１４は、１処理サイクルの最後のタ
イムスロットＣＨ１Ｆで論理「１」になる信号を出力す
る。このＡＮＤゲート１１４の出力は、シフトレジスタ
１１５の初段のフリップフロップ１１５₀のＤ入力端子
に供給される。

【０１４３】シフトレジスタ１１５を形成する３２個の
フリップフロップ１１５₀〜１１５₁ _Fのリセット端子は
常時論理「１」に保持されている。従って、３２個のフ
リップフロップ１１５₀〜１１５_1Fは常に動作可能状態
にある。これは、実施の形態１におけるモード信号ＭＯ
Ｄが論理「０」の時、つまり４４．２ｋＨｚサンプリン
グモードの場合の動作と同一である。以上の構成によ
り、１処理サイクルは３２タイムスロットで動作するよ
うになっている。

【０１４４】セレクタ２１７は、セレクト端子Ｓに入力
されるシステムモード信号ＳＭＯＤに応じて、Ａ入力端
子、Ｂ入力端子又はＣ入力端子の何れかに供給されてい
る信号を通過させる。具体的には、システムモード信号
ＳＭＯＤ中のモード信号ＭＤ０がアクティブであればＡ
入力端子に供給されているクロック信号ＣＫ８を、モー
ド信号ＭＤ１がアクティブであればＢ入力端子に供給さ
れているクロック信号ＣＫ７を、モード信号ＭＤ２がア
クティブであればＣ入力端子に供給されているクロック
信号ＣＫ９を、それぞれタイミング信号ＬＲＣＫとして
出力する。

【０１４５】シフトレジスタ２１８（図１８参照）は、
パラレルイン−シリアルアウトの機能を有する。このシ
フトレジスタ２１８には、ＣＰＵ１から３２ビットのタ
イムスロットデータＴＳがセットされる。このシフトレ
ジスタ２１８は、シフトクロック信号ＳＣＫに同期して
順次ダウンシフト（図中右側へのシフト）を行う。そし
て、このシフトの結果、最下位ビット（タイムスロット
ＣＨ１Ｆに対応するビット）から溢れたデータＴＳＤは
最上位ビット（タイムスロットＣＨ０に対応するビッ
ト）に循環する。また、最下位ビットから溢れたデータ
ＴＳＤは、本楽音信号発生装置の各部に供給され、各タ
イムスロットに割り当てられている波形データの種類を
判断するために使用される。

【０１４６】（２−３）アドレス発生器及びアサイメン
トメモリアドレス発生器２２及びアサイメントメモリ２３の詳細
な構成を図１９に示す。アドレス発生器２２は、５１２
進のカウンタ２２０、９ビットのラッチ２２１、ＡＮＤ
ゲート２２２、ＮＡＮＤゲート２２３、ＡＮＤゲート２
２４及びＡＮＤゲート２２５で構成されている。カウン
タ２２０の構成及び動作は、上述したタイミング発生回
路２１のカウンタ２１０のそれと同一である。従って、
カウンタ２１０からのクロック信号ＣＫ１〜ＣＫ９をラ
ッチ２２１、ＡＮＤゲート２２４及びＡＮＤゲート２２
５に供給するように構成すれば、このカウンタ２２０は
省略できる。

【０１４７】ＡＮＤゲート２２２は、シフトレジスタ２
１８からのデータＴＳＤとモード信号ＭＤ１との論理積
をとって出力する。従って、ＡＮＤゲート２２２は、楽
音信号発生装置がシステムモード１にされており、且つ
タイムスロットデータＴＳ中の「１」であるビットがシ
フトアウトされた時に論理「１」を出力する。ＮＡＮＤ
ゲート２２３は、このＡＮＤゲート２２２からの信号と
タイミング発生回路２１からのタイミング信号ＣＣＫと
の論理積をとった結果を反転して出力する。タイミング
信号ＣＣＫは、タイムスロットＣＨ１０〜ＣＨ１Ｆの間
だけ論理「１」となる信号である。

【０１４８】従って、ＮＡＮＤゲート２２３は、タイム
スロットＣＨ１０〜ＣＨ１Ｆの何れかであって、楽音信
号発生装置がシステムモード１にされており、且つタイ
ムスロットデータＴＳ中の「１」であるビットがシフト
アウトされたという条件が成立した時に論理「０」を出
力する。このＮＡＮＤゲート２２３の出力はＡＮＤゲー
ト２２４に供給される。ＡＮＤゲート２２４は、上記条
件が成立した場合は論理「０」の信号を出力し、それ以
外の場合はクロック信号ＣＫ８を通過させる。

【０１４９】例えば、図１５（Ｂ）に示す例では、ＡＮ
Ｄゲート２２４は、タイムスロットＣＨ１０及びＣＨ１
１で論理「０」の信号を出力し、それ以外の場合はクロ
ック信号ＣＫ８を通過させる。このことは、タイムスロ
ットＣＨ１０及びＣＨ１１では、タイムスロットＣＨ０
及びＣＨ１と同一のアドレスが生成されることを意味す
る。従って、タイムスロットＣＨ１０及びＣＨ１１で
は、タイムスロットＣＨ０及びＣＨ１の楽音パラメータ
がアサイメントメモリ２３から読み出されるので、アサ
イメントメモリ２３のタイムスロットＣＨ１０及びＣＨ
１１に対応する楽音パラメータを記憶しておく必要がな
い。

【０１５０】ＡＮＤゲート２２５は、カウンタ２２０か
らのクロック信号ＣＫ９とモード信号ＭＤ２との論理積
をとって出力する。従って、楽音信号発生装置がシステ
ムモード２にあるときはクロック信号ＣＫ９がＡＮＤゲ
ート２２５を通過してラッチ２２１に供給される。楽音
信号発生装置がシステムモード０及びシステムモード１
にあるときは、ＡＮＤゲート２２５は常に論理「０」の
信号を出力する。

【０１５１】ラッチ２２１は、カウンタ２２０からのク
ロック信号ＣＫ１〜ＣＫ８及びＡＮＤゲート２２５から
の信号を、クロック信号ＣＫに同期してラッチする。こ
のラッチ２２１からの出力信号はアサイメントメモリ２
３のアドレス入力端子Ａ０〜Ａ８に供給される。

【０１５２】以上により、システムモード０及びシステ
ムモード１の時は、０〜２５５を循環しながらインクリ
メントするアドレスが生成される。同様に、システムモ
ード２の時は、０〜５１１を循環しながらインクリメン
トするアドレスが生成される。このアドレスの下位３ビ
ットは、１タイムスロット内の０〜７の８個の状態に対
応し、上位５ビットは１サンプリング周期内の０〜３１
の３２個のタイムスロットに対応する。

【０１５３】アサイメントメモリ２３は、０〜３１の各
タイムスロット（チャンネル）に対応する楽音パラメー
タを記憶する。このアサイメントメモリ２３の内容は、
上記アドレス発生器２２からのアドレスによって順次読
み出される。即ち、システムモード０及びシステムモー
ド１の時は、アサイメントメモリ２３の前半分の領域の
楽音パラメータが、タイムスロット０→タイムスロット
１→・・・タイムスロット３１→タイムスロット０→・
・・の順番で順次読み出される。同様に、システムモー
ド２の時は、上記前半分に引き続いて、アサイメントメ
モリ２３の後半分の領域の楽音パラメータが、上記の順
番で順次読み出される。各タイムスロット内での各デー
タの読出順番は、上記実施の形態１の場合と同じであ
る。これらの読み出されたデータは、上述したように、
Ｆナンバ累算器２４及びエンベロープ発生器２５に供給
される。

【０１５４】（２−４）Ｆナンバ累算器Ｆナンバ累算器２４の詳細な構成を図２０に示す。Ｆナ
ンバ累算器２４は、ＦＡＣＣメモリ２４４の構成を除
き、実施の形態１のＦナンバ累算器１４と同じである。

【０１５５】Ｆナンバ累算器１４におけるＦＡＣＣメモ
リ１４４は、各タイムスロットに対応する３２個の記憶
領域を有しており、セレクタ１４２からのデータをラッ
チ１２１からのアドレスによって選択され記憶領域に記
憶する。これに対し、Ｆナンバ累算器２４におけるＦＡ
ＣＣメモリ２４４は、各タイムスロットに対応する３２
個の記憶領域を２つ、つまり６４個の記憶領域を有して
いる。何れの記憶領域にアクセスするかは、ラッチ２２
１からのアドレス（図示しない）、並びにタイミング信
号ＣＣＫ、タイミング信号ＬＲＣＫ、システムモード信
号ＳＭＯＤ及びデータＴＳＤに応じて決定される。この
ＦＡＣＣメモリ２４４の選択された記憶領域は、セレク
タ１４２からのデータを記憶する。

【０１５６】より具体的には、システムモード０の場合
は、上記実施の形態１の場合と同様に、セレクタ１４２
からのデータはＦＡＣＣメモリ２４４の前半部の各タイ
ムスロットに対応する位置に記憶される。

【０１５７】システムモード１の場合は、データＴＳＤ
が論理「１」であり、且つタイミング信号ＣＣＫが論理
「１」である場合は、セレクタ１４２からのデータは１
６タイムスロット前のタイムスロットに対応する位置に
記憶される。それ以外の場合は、各タイムスロットに対
応する位置に記憶される。

【０１５８】例えば、図１５（Ｂ）に示した例では、タ
イムスロットＣＨ１０を実行中にセレクタ１４２から送
られたきたデータは、タイムスロットＣＨ０に対応する
位置に記憶される。同様に、タイムスロットＣＨ１１を
実行中にセレクタ１４２から送られたきたデータは、タ
イムスロットＣＨ１に対応する位置に記憶される。タイ
ムスロットＣＨ２〜ＣＨＦ及びＣＨ１２〜ＣＨ１Ｆを実
行中にセレクタ１４２から送られたきたデータは、各々
タイムスロットＣＨ２〜ＣＨＦ及びＣＨ１２〜ＣＨ１Ｆ
に対応する位置に記憶される。

【０１５９】以上の構成により、システムモード１の場
合は、データＴＳＤが論理「０」、つまり再生周波数４
４．１ｋＨｚで動作する場合は、波形データは１処理サ
イクル毎に累算されるが、データＴＳＤが論理「１」、
つまり再生周波数８８．２ｋＨｚで動作する場合は、波
形データはその半分の周期で累算される。

【０１６０】システムモード２の場合は、データＴＳＤ
が論理「１」でありタイミング信号ＬＲＣＫが論理
「１」である場合は、セレクタ１４２からのデータは３
２タイムスロット後ろのタイムスロットに対応する位置
に記憶される。それ以外の場合は、各タイムスロットに
対応する位置に記憶される。

【０１６１】例えば、図１５（Ｃ）に示した例では、タ
イミング信号ＬＲＣＫが論理「０」の間のタイムスロッ
トＣＨ０〜ＣＨ３及びＣＨ１０〜ＣＨ１３を実行中にセ
レクタ１４２から送られたきたデータは、各々タイムス
ロットＣＨ０〜ＣＨ３及びＣＨ１０〜ＣＨ１３に記憶さ
れるが、タイミング信号ＬＲＣＫが論理「１」の間のタ
イムスロットＣＨ０〜ＣＨ３及びＣＨ１０〜ＣＨ１３を
実行中にセレクタ１４２から送られたきたデータは、３
２タイムスロット後ろに対応する位置に各々に記憶され
る。

【０１６２】以上の構成により、システムモード２の場
合は、データＴＳＤが論理「０」、つまり再生周波数４
４．１ｋＨｚで動作する場合は、波形データは１処理サ
イクル毎に累算されるが、データＴＳＤが論理「１」、
つまり再生周波数２２ｋＨｚで動作する場合は、波形デ
ータはその２倍の周期で累算される。

【０１６３】かかる構成により、異なる再生周波数で複
数の楽音信号を発生する場合であっても、それぞれの再
生周波数に応じた周期で波形アドレスＷＡが生成される
ことになる。

【０１６４】（２−５）エンベロープ発生器エンベロープ発生器２５の詳細な構成を図２１に示す。
エンベロープ発生器２５は、セレクタ２５４及びＥＡＣ
Ｃメモリ２５５の構成を除き、実施の形態１のエンベロ
ープ発生器１５と同じである。

【０１６５】セレクタ２５４は、セレクト端子Ｓに供給
されるタイミング信号ＣＣＫ、タイミング信号ＬＲＣ
Ｋ、システムモード信号ＳＭＯＤ及びデータＴＳＤに応
じてＡ入力端子に供給されているエンベロープスピード
ＥＳ、Ｂ入力端子に供給されているエンベロープスピー
ドＥＳ／２又はＣ入力端子に供給されているエンベロー
プスピードＥＳ＊２信号の何れかを通過させる。ここ
で、エンベロープスピードＥＳ／２はエンベロープスピ
ードＥＳの半分の値を有するデータを表し、具体的には
ラッチ１５０₂からのデータを重みの小さい方へ１ビッ
トシフトしたデータをセレクタ２５４のＢ入力端子に供
給することにより実現される。エンベロープスピードＥ
Ｓ＊２はエンベロープスピードＥＳの２倍の値を有する
データを表し、具体的にはラッチ１５０₂からのデータ
を重みの大きい方へ１ビットシフトしたデータをセレク
タ２５４のＣ入力端子に供給することにより実現され
る。

【０１６６】具体的には、システムモード０の場合は、
セレクタ２５４は、Ａ入力端子に供給されているエンベ
ロープスピードＥＳを通過させる。

【０１６７】システムモード１の場合は、データＴＳＤ
が論理「１」である場合は、セレクタ２５４は、Ｂ入力
端子に供給されているエンベロープスピードＥＳ／２を
通過させる。それ以外の場合は、Ａ入力端子に供給され
ているエンベロープスピードＥＳを通過させる。

【０１６８】システムモード２の場合は、データＴＳＤ
が論理「１」である場合は、セレクタ２５４は、Ｃ入力
端子に供給されているエンベロープスピードＥＳ＊２を
通過させる。それ以外の場合は、Ａ入力端子に供給され
ているエンベロープスピードＥＳを通過させる。

【０１６９】以上の構成により、再生周波数４４．１ｋ
Ｈｚで楽音信号を発生するタイムスロットではエンベロ
ープスピードＥＳが、再生周波数８８．２Ｈｚで楽音信
号を発生するタイムスロットではエンベロープスピード
ＥＳ／２が、再生周波数２２ｋＨｚで楽音信号を発生す
るタイムスロットではエンベロープスピードＥＳ＊２が
それぞれ使用されてエンベロープデータＥＮＶが生成さ
れることになる。

【０１７０】エンベロープ発生器１５におけるＥＡＣＣ
メモリ１５５は３２個の記憶領域を有しており、加算器
１５３からのデータを各タイムスロットに対応する位置
に記憶する。これに対し、エンベロープ発生器２５にお
けるＥＡＣＣメモリ２５５は各タイムスロットに対応す
る３２個の記憶領域を２つ、つまり６４個の記憶領域を
有している。何れの記憶領域にアクセスするかは、ラッ
チ２２１からのアドレス（図示しない）、並びにタイミ
ング信号ＣＣＫ、タイミング信号ＬＲＣＫ、システムモ
ード信号ＳＭＯＤ及びデータＴＳＤに応じて決定され
る。このＥＡＣＣメモリ２５５の選択された記憶領域
は、加算器１５３からのデータを記憶する。

【０１７１】より具体的には、システムモード０の場合
は、上記実施の形態１の場合と同様に、加算器１５３か
らのデータはＥＡＣＣメモリ２５５の前半部の各タイム
スロットに対応する位置に記憶される。

【０１７２】システムモード１の場合は、データＴＳＤ
が論理「１」であり、且つタイミング信号ＣＣＫが論理
「１」である場合は、加算器１５３からのデータは１６
タイムスロット前のタイムスロットに対応する位置に記
憶される。それ以外の場合は、各タイムスロットに対応
する位置に記憶される。

【０１７３】例えば、図１５（Ｂ）に示した例では、タ
イムスロットＣＨ１０を実行中に加算器１５３から送ら
れたきたデータは、タイムスロットＣＨ０に対応する位
置に記憶される。同様に、タイムスロットＣＨ１１を実
行中に加算器１５３から送られたきたデータは、タイム
スロットＣＨ１に対応する位置に記憶される。タイムス
ロットＣＨ２〜ＣＨＦ及びＣＨ１２〜ＣＨ１Ｆを実行中
に加算器１５３から送られたきたデータは、各々タイム
スロットＣＨ２〜ＣＨＦ及びＣＨ１２〜ＣＨ１Ｆに対応
する位置に記憶される。

【０１７４】以上の構成により、システムモード１の場
合は、データＴＳＤが論理「０」、つまり再生周波数４
４．１ｋＨｚで楽音信号を発生する場合はエンベロープ
スピードＥＳでエンベロープ目標ＥＬに漸近するが、デ
ータＴＳＤが論理「１」、つまり再生周波数８８．２ｋ
Ｈｚで楽音信号を発生する場合は、その半分のエンベロ
ープスピードＥＳ／２でエンベロープ目標ＥＬに漸近す
る。従って、実際に生成されるデジタル楽音信号のエン
ベロープ形状は、再生周波数４４．１ｋＨｚで楽音信号
を発生する場合と再生周波数８８．２ｋＨｚで楽音信号
を発生する場合とで同じになる。

【０１７５】システムモード２の場合は、データＴＳＤ
が論理「１」でありタイミング信号ＬＲＣＫが論理
「１」である場合は、加算器１５３からのデータは３２
タイムスロット後ろのタイムスロットに対応する位置に
記憶される。それ以外の場合は、各タイムスロットに対
応する位置に記憶される。

【０１７６】例えば、図１５（Ｃ）に示した例では、タ
イミング信号ＬＲＣＫが論理「０」の間のタイムスロッ
トＣＨ０〜ＣＨ３及びＣＨ１０〜ＣＨ１３を実行中にセ
レクタ１４２から送られたきたデータは、各々タイムス
ロットＣＨ０〜ＣＨ３及びＣＨ１０〜ＣＨ１３に記憶さ
れるが、タイミング信号ＬＲＣＫが論理「１」の間のタ
イムスロットＣＨ０〜ＣＨ３及びＣＨ１０〜ＣＨ１３を
実行中に加算器１５３から送られたきたデータは、３２
タイムスロット後ろに対応する位置に各々に記憶され
る。

【０１７７】以上の構成により、システムモード２の場
合は、データＴＳＤが論理「０」、つまり再生周波数４
４．１ｋＨｚで楽音信号を発生する場合はエンベロープ
スピードＥＳでエンベロープ目標ＥＬに漸近するが、デ
ータＴＳＤが論理「１」、つまり再生周波数２２ｋＨｚ
で楽音信号を発生する場合は、その２倍のエンベロープ
スピードＥＳ＊２でエンベロープ目標ＥＬに漸近する。
従って、実際に生成されるデジタル楽音信号のエンベロ
ープ形状は、再生周波数４４．１ｋＨｚで楽音信号を発
生する場合と再生周波数２２ｋＨｚで楽音信号を発生す
る場合とで同じになる。

【０１７８】かかる構成により、異なる再生周波数で複
数の楽音信号を発生する場合であっても、それぞれの再
生周波数に応じたエンベロープスピードでエンベロープ
が作成されるので、再生周波数が異なっても同一形状の
エンベロープデータが得られることになる。

【０１７９】以上の例では、セレクタ２５４として３入
力のセレクタを用いているが、上記実施の形態１と同様
に演算間引き用のゲート回路を設ければ、２入力のセレ
クタを用いることができる。

【０１８０】（２−６）ローパスフィルタローパスフィルタ２６の構成及び動作は、実施の形態１
のローパスフィルタ１６（図１３参照）と同じであるの
で、説明は省略する。

【０１８１】（２−７）系列加算器系列加算器２８の詳細な構成を図２２に示す。系列加算
器２８は、ＡＮＤゲート２８０₁〜２８０₂、ゲート回路
２８１₀〜２８１₂、加算器２８２₀〜２８２₂、ゲート回
路２８３₀〜２８３₂、ラッチ２８４₀〜２８４₂、ラッチ
２８５、加算器２８６、ラッチ２８７、加算器２８８、
インバータ２８９、ＯＲゲート２９０、インバータ２９
１及びＡＮＤゲート２９２で構成されている。

【０１８２】この系列加算器２８では、各タイムスロッ
トで発生された波形データがその種類毎に加算される。
再生周波数４４．１ｋＨｚで発生された波形データを累
算する部分を第１の回路、再生周波数８８．２ｋＨｚで
発生された波形データを累算する部分を第２の回路、再
生周波数２２ｋＨｚで発生された波形データを累算する
部分を第３の回路という。

【０１８３】第１の回路はインバータ２８９、ゲート回
路２８１₀、加算器２８２₀、ゲート回路２８３₀、ラッ
チ２８４₀及びラッチ２８５で構成されている。

【０１８４】ゲート回路２８１₀は、乗算器２７からの
エンベロープが付加された波形データＥＷＤを通過させ
るかどうかを、その制御端子に供給される信号によって
制御する。インバータ２８９は、データＴＳＤを反転し
てゲート回路２８１₀の制御端子に供給する。従って、
ゲート回路２８１₀は、データＴＳＤが論理「０」の場
合に、乗算器２７からの波形データＥＷＤを加算器２８
２₀の一方の入力端子に供給し、そうでない場合はゼロ
を供給する。

【０１８５】加算器２８２₀は、ゲート回路２８１₀から
のデータとゲート回路２８３₀からのデータとを加算す
る。この加算結果はラッチ２８４₀に供給される。ラッ
チ２８４₀は、加算器２８２₀からのデータをシフトクロ
ック信号ＳＣＫに同期して記憶する。このラッチ２８４
₀の出力はラッチ２８５及びゲート回路２８３₀に供給さ
れる。

【０１８６】ゲート回路２８３₀は、タイミング信号Ｃ
Ｈ０が論理「１」であればゼロを出力し、そうでなけれ
ばラッチ２８４₀からのデータを通過させる。このゲー
ト回路２８３₀の出力は加算器２８２₀の他方の入力端子
に供給される。ラッチ２８５は、ラッチ２８４₀からの
データをタイミング信号ＣＣＫに同期して記憶する。こ
のラッチ２８５の出力は加算器２８８の一方の入力端子
に供給される。

【０１８７】第２の回路は、ＡＮＤゲート２８０₁、ゲ
ート回路２８１₁、加算器２８２₁、ゲート回路２８
３₁、ラッチ２８４₁及びＯＲゲート２９０で構成されて
いる。

【０１８８】ゲート回路２８１₁は、乗算器２７からの
エンベロープが付加された波形データＥＷＤを通過させ
るかどうかを、その制御端子に供給される信号によって
制御する。ＡＮＤゲート２９０₁は、モード信号ＭＤ１
とデータＴＳＤとの論理積をとり、ゲート回路２８１₁
の制御端子に供給する。従って、ゲート回路２８１
₁は、楽音信号発生装置がシステムモード１にされてお
り、且つデータＴＳＤが論理「１」の場合に、乗算器２
７からの波形データＥＷＤを、そうでない場合はゼロを
加算器２８２₁の一方の入力端子に供給する。

【０１８９】加算器２８２₁は、ゲート回路２８１₁から
のデータとゲート回路２８３₁からのデータとを加算す
る。この加算結果はラッチ２８４₁に供給される。ラッ
チ２８４₁は、加算器２８２₁からのデータをシフトクロ
ック信号ＳＣＫに同期して記憶する。このラッチ２８４
₁の出力は加算器２８６及びゲート回路２８３₁に供給さ
れる。

【０１９０】ゲート回路２８３₁は、ＯＲゲート２９０
からの信号が論理「１」であればゼロを出力し、そうで
なければラッチ２８４₁からのデータを通過させる。Ｏ
Ｒゲート２９０はタイミング信号ＣＨ０又はＣＨ１０の
何れかが論理「１」であれば論理「１」の信号を出力す
る。このゲート回路２８３₁の出力は加算器２８２₁の他
方の入力端子に供給される。

【０１９１】第３の回路は、ＡＮＤゲート２８０₂、ゲ
ート回路２８１₂、加算器２８２₂、ゲート回路２８
３₂、ラッチ２８４₂、インバータ２９１及びＡＮＤゲー
ト２９２で構成されている。

【０１９２】ゲート回路２８１₂は、乗算器２７からの
エンベロープが付加された波形データＥＷＤを通過させ
るかどうかを、その制御端子に供給される信号によって
制御する。ＡＮＤゲート２８０₂は、モード信号ＭＤ２
とデータＴＳＤとの論理積をとり、ゲート回路２８１₂
の制御端子に供給する。従って、ゲート回路２８１
₂は、楽音信号発生装置がシステムモード２にされてお
り、且つデータＴＳＤが論理「１」の場合に、乗算器２
７からの波形データＥＷＤを、そうでない場合はゼロを
加算器２８２₂の一方の入力端子に供給する。

【０１９３】加算器２８２₂は、ゲート回路２８１₂から
のデータとゲート回路２８３₂からのデータとを加算す
る。この加算結果はラッチ２８４₂に供給される。ラッ
チ２８４₂は、加算器２８２₁からのデータをシフトクロ
ック信号ＳＣＫに同期して記憶する。このラッチ２８４
₂の出力は加算器２８６及びゲート回路２８３₂に供給さ
れる。

【０１９４】ゲート回路２８３₂は、ＡＮＤゲート２９
２からの信号が論理「１」であればゼロを出力し、そう
でなければラッチ２８４₂からのデータを通過させる。
ＡＮＤゲート２９２はタイミング信号ＣＨ０が論理
「１」であり、且つタイミング信号ＬＲＣＫをインバー
タ２９１で反転した信号が論理「１」であれば論理
「１」の信号を出力する。このゲート回路２８３₂の出
力は加算器２８２₂の他方の入力端子に供給される。

【０１９５】上記加算器２８６は、ラッチ２８４₁から
のデータとラッチ２８４₂からのデータとを加算する。
この加算結果はラッチ２８７に供給される。

【０１９６】ラッチ２８７は、加算器２８６からのデー
タをタイミング信号ＬＲＣＫに同期して記憶する。この
ラッチ２８７の出力は加算器２８８の他方の入力端子に
供給される。加算器２８８は、ラッチ２８５からのデー
タとラッチ２８７からのデータとを加算する。この加算
結果は、Ｄ／Ａ変換器８へ供給される。

【０１９７】以上の構成において、この系列加算器２８
の動作を説明する。先ず、システムモード０の場合の動
作について説明する。この場合、第２及び第３の回路は
動作しない。従って、ラッチ２８７には常にゼロがセッ
トされる。一方、第１の回路は、タイムスロットデータ
ＴＳは全てゼロであるので、乗算器２７からの波形デー
タはＥＷＤは、ゲート回路２８１₀を経由して加算器２
８２₀に供給される。従って、この第１の回路の動作
は、上述した実施の形態１の動作と同じになる。即ち、
ラッチ２８５には、各タイムスロットの波形データが累
算される。

【０１９８】このラッチ２８４₀に累算された波形デー
タは、タイミング信号ＣＣＫに同期してラッチ２８５に
記憶される。従って、３２個のタイムスロットの全波形
データを加算したデータがラッチ２８５に記憶されるこ
とになる。このラッチ２８５の出力は加算器２８８を通
過（該加算器２８８の他方の入力はゼロになっている）
して最終的なデジタル楽音信号としてＤ／Ａ変換器８へ
供給される。

【０１９９】次に、システムモード１の場合の動作につ
いて説明する。この場合、第１の回路及び第２の回路が
動作し、第３の回路は動作しない。従って、ラッチ２８
４₂には常にゼロがセットされる。

【０２００】第１の回路は、タイムスロットデータＴＳ
の「０」に対応するタイムスロット、即ち再生周波数４
４．１ｋＨｚで発生された波形データのみをラッチ２８
４₀に累算する。これは、タイムスロットデータＴＳの
「１」に対応するタイムスロットでは、ゲート回路２８
１₀の出力をゼロにすることにより実現されている。こ
のラッチ２８４₀に累算された波形データは、タイミン
グ信号ＣＣＫに同期してラッチ２８５に記憶される。従
って、３２個のタイムスロットのうち、タイムスロット
データＴＳの「０」に対応するタイムスロットの全波形
データを加算したデータがラッチ２８５に記憶されるこ
とになる。

【０２０１】一方、第２の回路は、タイムスロットデー
タＴＳの「１」に対応するタイムスロット、即ち再生周
波数８８．２ｋＨｚで発生された波形データのみをラッ
チ２８４₁に累算する。これは、タイムスロットデータ
ＴＳの「０」に対応するタイムスロットでは、ゲート回
路２８１₁の出力をゼロにすることにより実現されてい
る。このラッチ２８４₁に累算された波形データは、加
算器２８６を通過（該加算器２８６の他方の入力はゼロ
になっている）して、タイミング信号ＬＲＣＫに同期し
てラッチ２８７に記憶される。従って、１６タイムスロ
ット毎に、タイムスロットデータＴＳの「１」に対応す
るタイムスロットの全波形データを加算したデータが該
ラッチ２８７にラッチされることになる。

【０２０２】ラッチ２８５にラッチされた再生周波数４
４．１ｋＨｚで発生された波形データ及びラッチ２８７
にラッチされた再生周波数８８．２ｋＨｚで発生された
波形データは、加算器２８８で加算されて最終的なデジ
タル楽音信号としてＤ／Ａ変換器８へ供給される。

【０２０３】次に、システムモード２の場合の動作につ
いて説明する。この場合、第１の回路及び第３の回路が
動作し、第２の回路は動作しない。従って、ラッチ２８
４₁には常にゼロがセットされる。

【０２０４】第１の回路では、上記システムモード１の
場合と同様にして、３２個のタイムスロットのうち、タ
イムスロットデータＴＳの「０」に対応するタイムスロ
ットの全波形データを加算したデータがラッチ２８５に
記憶される。

【０２０５】一方、第３の回路は、タイムスロットデー
タＴＳの「１」に対応するタイムスロットで生成された
波形データのみ、即ち再生周波数２２ｋＨｚで発生され
た波形データのみをラッチ２８４₂に累算する。これ
は、タイムスロットデータＴＳの「０」に対応するタイ
ムスロットでは、ゲート回路２８１₂の出力をゼロにす
ることにより実現されている。このラッチ２８４₂に累
算された波形データは、加算器２８６を通過（該加算器
２８６の一方の入力はゼロになっている）して、タイミ
ング信号ＬＲＣＫに同期してラッチ２８７に記憶され
る。従って、６４タイムスロット毎に、タイムスロット
データＴＳの「１」に対応するタイムスロットの全波形
データを加算したデータが該ラッチ２８７にラッチされ
ることになる。

【０２０６】ラッチ２８５にラッチされた再生周波数４
４．１ｋＨｚで発生された波形データ及びラッチ２８７
にラッチされた再生周波数２２ｋＨｚで発生された波形
データは、加算器２８８で加算されて最終的なデジタル
楽音信号としてＤ／Ａ変換器８へ供給される。

【０２０７】

【発明の効果】以上詳述したように、本発明によれば、
複数の楽音信号を時分割で発生する楽音信号発生装置に
おいて、異なる再生周波数で楽音信号を発生でき、しか
も同時に発生する楽音信号数を極力多くすることのでき
る楽音信号発生装置を提供できる。

【図面の簡単な説明】

【図１】本発明の楽音信号発生装置が適用された電子楽
器の実施の形態の構成を示すブロック図である。

【図２】本発明の実施の形態で使用される波形データの
構成を説明するための図である。

【図３】本発明の実施の形態１におけるサンプリングモ
ードとチャンネル数との関係を説明するための図であ
る。

【図４】本発明の実施の形態１の楽音信号発生装置の概
略的な構成を示すブロック図である。

【図５】本発明の実施の形態１及び実施の形態２で使用
される楽音パラメータの構成を示す図である。

【図６】本発明の実施の形態１の楽音信号発生装置にお
けるタイミング発生回路の構成を示す回路図である。

【図７】図６に示したタイミング発生回路で発生される
タイミング信号を説明するための図である。

【図８】図６に示したタイミング発生回路で発生される
タイミング信号を説明するための図である。

【図９】図６に示したタイミング発生回路で発生される
タイミング信号を説明するための図である。

【図１０】本発明の実施の形態１の楽音信号発生装置に
おけるアドレス発生器とアサイメントメモリの構成を示
す回路図である。

【図１１】本発明の実施の形態１の楽音信号発生装置に
おけるＦナンバ累算器の構成を示す回路図である。

【図１２】本発明の実施の形態１の楽音信号発生装置に
おけるエンベロープ発生器の構成を示す回路図である。

【図１３】本発明の実施の形態１及び実施の形態２の楽
音信号発生装置におけるローパスフィルタの構成を示す
回路図である。

【図１４】本発明の実施の形態１の楽音信号発生装置に
おける系列加算器の構成を示す回路図である。

【図１５】本発明の実施の形態２におけるタイムスロッ
トの利用状況を説明するための図である。

【図１６】本発明の実施の形態２の楽音信号発生装置の
概略的な構成を示すブロック図である。

【図１７】本発明の実施の形態２の楽音信号発生装置に
おけるタイミング発生回路（その１）の構成を示す回路
図である。

【図１８】本発明の実施の形態２の楽音信号発生装置に
おけるタイミング発生回路（その２）の構成を示す回路
図である。

【図１９】本発明の実施の形態２の楽音信号発生装置に
おけるアドレス発生器とアサイメントメモリの構成を示
す回路図である。

【図２０】本発明の実施の形態２の楽音信号発生装置に
おけるＦナンバ累算器の構成を示す回路図である。

【図２１】本発明の実施の形態２の楽音信号発生装置に
おけるエンベロープ発生器の構成を示す回路図である。

【図２２】本発明の実施の形態２の楽音信号発生装置に
おける系列加算器の構成を示す回路図である。

【符号の説明】

１ＣＰＵ２キーボード３操作パネル４ＭＩＤＩインタフェース回路５シーケンサ６楽音信号発生装置７波形メモリ８Ｄ／Ａ変換部９増幅器１０スピーカ１１、２１タイミング発生回路１２、２２アドレス発生器１３、２３アサイメントメモリ１４、２４Ｆナンバ累算器１５、２５エンベロープ発生器１６、２６ローパスフィルタ１７、１８乗算器１８、２８系列加算器

Claims

【特許請求の範囲】

【請求項１】複数の楽音信号を発生する楽音信号発生装
置であって、該複数の楽音信号の発生に用いる再生周波数を指定する
指定手段と、該指定手段の指定に応じて、発生される楽音信号の数を
自動的に変更する制御手段、とを備えた楽音信号発生装
置。
【請求項２】波形データを記憶する記憶手段を更に有
し、前記指定手段は、前記再生周波数としてＳｋＨｚ又はＴ
ｋＨｚ（但し、Ｔ＞Ｓ）の何れかを指定し、前記制御手段は、該指定手段で再生周波数としてＳｋＨ
ｚが指定された場合に、該記憶手段からの波形データに
基づいてＭ個のタイムスロットの時分割で楽音信号を発
生し、該指定手段で再生周波数としてＴｋＨｚが指定さ
れた場合に、該タイムスロットの時間を変更することな
く、該記憶手段からの波形データに基づいてＭ・（Ｓ／
Ｔ）個以下のタイムスロットの時分割で楽音信号を発生
する請求項１に記載の楽音信号発生装置。
【請求項３】複数の楽音信号を発生する楽音信号発生装
置であって、該複数の楽音信号の発生に用いる再生周波数を指定する
指定手段と、該指定手段の指定に拘わらず、各楽音信号のエンベロー
プが一定形状になるように制御する制御手段、とを備え
た楽音信号発生装置。
【請求項４】波形データを記憶する記憶手段を更に有
し、前記指定手段は、前記再生周波数としてＳｋＨｚ又はＴ
ｋＨｚ（但し、Ｔ＞Ｓ）の何れかを指定し、前記制御手段は、該指定手段で再生周波数としてＳｋＨ
ｚが指定された場合に、該記憶手段からの波形データに
エンベロープスピードＥＳで変化するエンベロープを付
加し、該指定手段で再生周波数としてＴｋＨｚが指定さ
れた場合に、該記憶手段からの波形データに該エンベロ
ープスピードＥＳ・（Ｓ／Ｔ）で変化するエンベロープ
を付加し、以て楽音信号を発生する請求項３に記載の楽
音信号発生装置。
【請求項５】前記（Ｓ／Ｔ）は１／２である請求項２又
は請求項４に記載の楽音信号発生装置。
【請求項６】前記制御手段は、前記記憶手段からの波形
データをフィルタリングするフィルタ手段を含み、該フィルタ手段は前記指定手段の指定に応じて異なるフ
ィルタ特性でフィルタリングする請求項２又は請求項４
に記載の楽音信号発生装置。
【請求項７】複数の楽音信号を発生する楽音信号発生装
置であって、２種類以上の再生周波数を用いて発生された各楽音信号
を合成して出力する制御手段、を備えた楽音信号発生装
置。
【請求項８】波形データを記憶する記憶手段を更に有
し、前記制御手段は、該記憶手段からの波形データに基づい
て、ＳｋＨｚの再生周波数を用いてＭ−Ｎ（但し、Ｍ＞
Ｎ）種類の楽音信号を発生し、ＴｋＨｚの再生周波数を
用いてＮ／ａ種類の楽音信号を発生し、これらを合成し
て出力する請求項７の楽音信号発生装置。
【請求項９】前記Ｓ＜Ｔであり、且つ前記ａは「２」で
あることを特徴とする請求項８に記載の楽音信号発生装
置。
【請求項１０】前記Ｓ＞Ｔであり、且つ前記ａは「１／
２」であることを特徴とする請求項８に記載の楽音信号
発生装置。