JPH10240678A - 拡張入出力バス - Google Patents

Abstract

(57)【要約】 【解決手段】 マスタプロセッサ１とスレーブプロセッ
サ４との間に配置されたＦＰＧＡ３は、コンフィグレー
ション信号Ｄを選択することにより、任意の数Ｎのレジ
スタから成るＦＩＦＯとして動作する。 【効果】 プロセッサの動作速度に最適なレジスタ数を
選択してＦＩＦＯを構成でき、レジスタ数が可変で回路
サイズも小さくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ等に広く採用されている拡張入出力バスに関す
る。

【０００２】

【従来の技術】パーソナルコンピュータは拡張性を持た
せるために汎用の拡張入出力バスを持つ。ユーザが希望
する機能を実現する場合には、この拡張入出力バスに独
自のハードウェアを接続する。こうした拡張入出力バス
の構成はパーソナルコンピュータの設計によって異な
り、拡張入出力バスに接続するハードウェアはパーソナ
ルコンピュータの設計に合わせて選択される。拡張入出
力バスには、Ｉ／Ｏレジスタ方式、共有メモリ方式及び
ＦＩＦＯ（先入れ先出しメモリ）方式がある。

【０００３】Ｉ／Ｏレジスタ方式は、インタフェースの
レジスタを使ってデータを送受信する方式で、最も基本
的な構成で実現される。しかしながら、１ワード単位で
データをアクセスすることと、この入出力バスを介して
データを送受信するマスタプロセッサとスレーブプロセ
ッサとの間で、ハンドシェークをしながら送受信が行わ
れるため、動作速度の遅いプロセッサに影響を受けて、
動作速度の速いプロセッサのパフォーマンスを落として
しまう。

【０００４】共有メモリ方式は、マスタプロセッサとス
レーブプロセッサとが共有メモリを独自のタイミングで
リードライトする。従って、お互いに独立して動作する
ことができ、速度の速いＣＰＵが速度の遅いＣＰＵに影
響を受けないという効果がある。しかしながら、アドレ
ス空間を多く取れるアーキテクチャを持つパーソナルコ
ンピュータならばよいが、拡張入出力バスは広いアドレ
ス空間を持つことができないパーソナルコンピュータも
多く、汎用性が無い。また、オペレーティングシステム
によっては、アドレス空間に制限が存在することも多
く、採用が困難なことがある。

【０００５】ＦＩＦＯ方式は先入れ先出しメモリを使用
してデータを交換する方式で、共有メモリ方式と同じよ
うに、マスタプロセッサとスレーブプロセッサとが独立
して動作できる。また、Ｉ／Ｏレジスタ方式と同様に、
アドレス空間は狭くてよく、拡張入出力バスに接続され
るハードウェアに関係なく、多くのデータを送ることが
できる利点がある。以上の点から、従来、パーソナルコ
ンピュータの拡張入出力バスとしては、ＦＩＦＯ方式が
広く採用されていた。

【０００６】

【発明が解決しようとする課題】ところで、上記のよう
な従来の拡張入出力バスには次のような解決すべき課題
があった。しかしながら、拡張Ｉ／Ｏバスをレジスタ数
の多い先入れ先出しメモリで構成すると、入り口側に比
較的少量のデータが書き込まれた場合に、出口側からそ
の最初のデータを読み出すまでの時間が長時間かかる。
即ち、データを読み出すプロセッサの動作速度が遅い場
合に、データアクセス速度が遅くなってしまうという問
題がある。

【０００７】一方、拡張入出力バスをレジスタ数の少な
い先入れ先出しメモリで構成すると、レジスタにデータ
を書き込むプロセッサの速度がデータを読み出すプロセ
ッサの速度よりも遅い場合に、読み出す側のプロセッサ
が待たされ、パフォーマンスが低下してしまうという問
題がある。プロセッサの速度を考慮したレジスタ数を十
分に検討して選択すればよいが、それでは汎用性が無
い。逆に汎用性を持たせるため、レジスタ数の多い先入
れ先出しメモリと少ない先入れ先出しメモリの両方を搭
載した基板を用意することも考えられる。しかしなが
ら、これでは基板サイズが大きくなり部品点数も増える
ため、コストが高くなってしまうという問題がある。

【０００８】

【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。 〈構成１〉複数のプロセッサの間で転送データを一時的
に保持するための先入れ先出しメモリを備えたものであ
って、この先入れ先出しメモリは、外部から供給するコ
ンフィグレーション信号によって、指定された任意の数
のレジスタを連結した回路を形成して動作するフィール
ドプログラマブルゲートアレイから構成され、それぞれ
異なる数のレジスタを連結するように指定する複数のコ
ンフィグレーション信号生成部と、これらのコンフィグ
レーション信号生成部の出力のうちいずれかを選択し
て、上記フィールドプログラマブルゲートアレイに供給
するセレクタとを備えたことを特徴とする拡張入出力バ
ス。

【０００９】〈構成２〉構成１において、セレクタは、
先入れ先出しメモリを介して接続されたプロセッサの動
作速度に対応する制御信号によって選択動作を制御され
ることを特徴とする拡張入出力バス。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 〈具体例〉図１は、本発明の拡張入出力バスのブロック
図である。図において、マスタプロセッサ１は内部バス
２に接続されている。そして、内部バス２には、ＦＰＧ
Ａ（フィールドプログラマブルゲートアレイ）を介して
スレーブプロセッサ４が接続されている。このＦＰＧＡ
３及びこれを制御する周辺回路を含めて本発明の拡張入
出力バスが構成される。ＦＰＧＡ３には、セレクタ６と
コンフィグレーションＲＯＭ７が接続されている。ま
た、セレクタ６は選択制御部８の出力する信号によって
制御されるよう構成されている。

【００１１】ＦＰＧＡ３は、従来からよく知られている
ように、外部からコンフィグレーション信号Ｄを供給す
ることによって、様々な回路として動作させることがで
きる。これはＬＳＩ（高密度集積回路）等によって構成
される。ここでは、何種類かのコンフィグレーション信
号を出力できるように、複数のコンフィグレーションＲ
ＯＭ（リード・オンリ・メモリ）７が設けられている。
これらの出力は、いずれもセレクタ６に入力し、このセ
レクタ６によっていずれかのコンフィグレーションＲＯ
Ｍ７の出力がＦＰＧＡ３に供給されるように構成されて
いる。ここで、図２を用いてＦＩＦＯ方式のＩ／Ｏバス
についてその動作を説明する。

【００１２】図２は、ＦＩＦＯ方式Ｉ／Ｏバスの説明図
である。図に示すように、マスタプロセッサ１は内部バ
ス２に接続され、この内部バス２にＦＩＦＯ９を介して
スレーブプロセッサ４が接続されている。こうした従来
の一般的なＩ／Ｏバスは、スレーブプロセッサ４がＦＩ
ＦＯ９にデータを書き込むと、マスタプロセッサ１は、
先に書き込まれたデータから順番に読み出しを行い、そ
のデータを処理する。ＦＩＦＯ９はレジスタ５を複数連
結して構成される。スレーブプロセッサ４がデータを書
き込む場合にはＦＩＦＯ９の書き込みポインタの指示に
従い、マスタプロセッサ１がデータを読み出す場合には
読み出しポインタの指示に従う。こうした動作では、ス
レーブプロセッサ４が１個データを書き込んだとする
と、マスタプロセッサ１はそのデータを読み出すため
に、読み出しポインタを新たなデータを発見するまで順
にインクリメントしデータを取り出すことになる。従っ
て、レジスタ数が非常に多いと、マスタプロセッサ１が
データを取り出すまでの時間が長くなる恐れがある。マ
スタプロセッサ１の動作速度が遅い場合、このレジスタ
数はあまり多く設定することはできない。

【００１３】一方、スレーブプロセッサ４がＦＩＦＯ９
にデータを書き込んだ場合に、レジスタ数があまり少な
いと、すぐにデータがいっぱいになる。従って、マスタ
プロセッサ１がデータを読み出すまでスレーブプロセッ
サ４はデータの書き込みを待つことになる。逆に、スレ
ーブプロセッサ４のデータ書き込み速度が遅い場合、マ
スタプロセッサ１はデータが書き込まれるまで読み出し
を待つことになる。即ち、レジスタ数が少ないと、ＦＩ
ＦＯ９によるバッファ効果が少なくなる。こうした関係
から、マスタプロセッサの動作速度等を考慮して、レジ
スタ数を自由に設定できるようにしたのが、図１に示す
本発明の拡張入出力バスである。

【００１４】図１のＦＰＧＡ３は、即ち、コンフィグレ
ーション信号Ｄの指定するＮ個のレジスタ５から構成さ
れる先入れ先出しメモリとして動作する。レジスタ数を
いくつに指定するコンフィグレーション信号を出力する
かは、選択制御部８の出力信号によって定まる。例え
ば、選択制御部８は、プロセッサの動作速度Ｐを受け入
れて、その信号をセレクタ６の制御信号に変えるデコー
ダ等から構成される。また、選択制御部８はディップス
イッチ等から構成され、マニュアルで適切なレジスタ数
を選定することもできる。更に、マスタＣＰＵ等から適
切な選択制御信号を受け入れて、セレクタ６に供給する
レジスタ等から構成してもよい。

【００１５】以上の構成の本発明の拡張入出力バスは次
のようにして使用される。図３には、本発明の拡張入出
力バスの動作説明図を示す。図の（ａ）、（ｂ）、
（ｃ）は、図１に示したＦＰＧＡ３にそれぞれ内容の異
なるコンフィグレーション信号Ｄ１，Ｄ２，Ｄ３を供給
した場合の状態を示す。（ａ）は、コンフィグレーショ
ン信号Ｄ１を供給した場合で、３２個のレジスタから成
るＦＩＦＯとして動作している。また、（ｂ）は、コン
フィグレーション信号Ｄ２を供給することによって、Ｆ
ＰＧＡ３が６４個のレジスタから成るＦＩＦＯとして動
作している。（ｃ）は、コンフィグレーション信号Ｄ３
を供給した場合で、ＦＰＧＡ３が２５６個のレジスタか
ら成るＦＩＦＯとして動作している。このように、プロ
セッサの動作速度等を考慮してコンフィグレーション信
号を選択すれば、ＦＰＧＡ３が自由にレジスタ数の異な
るＦＩＦＯに切り換えられる。

【００１６】なお、こうした切換えのタイミングは、装
置の電源をオンした後いつでもよい。電源をオンすると
き各種の回路をリセットするが、この操作の際に、レジ
スタ数を決定するようにしてもよい。

【００１７】

【発明の効果】以上説明した本発明の拡張入出力バス
は、ＦＰＧＡを要求に応じて様々なレジスタ数の先入れ
先出しメモリとして動作させることができるので、プロ
セッサの動作速度等に対応して最適なレジスタ数を選定
し能率よくシステムを動作させることができる。また、
制御信号によって自由にレジスタ数を変更することがで
きるため汎用性が高い。しかも、レジスタ数の異なるＦ
ＩＦＯを何種類か基板上に搭載した場合に比べて、全体
として部品点数が少なく基板サイズの小さいものにする
ことができる。従って、汎用性の高い拡張入出力レジス
タとして十分コストの安いものが提供できる。

【図面の簡単な説明】

【図１】本発明の拡張入出力バスのブロック図である。

【図２】ＦＩＦＯ方式Ｉ／Ｏバスの説明図である。

【図３】本発明の動作説明図である。

【符号の説明】

１ マスタプロセッサ ２ 内部バス ３ ＦＰＧＡ（フィールドプログラマブルゲートアレ
イ） ４ スレーブプロセッサ ５ レジスタ ６ セレクタ ７ コンフィグレーションＲＯＭ（コンフィグレーショ
ン信号生成部） ８ 選択制御部 Ｄ コンフィグレーション信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサの間で転送データを一
   時的に保持するための先入れ先出しメモリを備えたもの
   であって、 この先入れ先出しメモリは、外部から供給するコンフィ
   グレーション信号によって、指定された任意の数のレジ
   スタを連結した回路を形成して動作するフィールドプロ
   グラマブルゲートアレイから構成され、 それぞれ異なる数のレジスタを連結するように指定する
   複数のコンフィグレーション信号生成部と、 これらのコンフィグレーション信号生成部の出力のうち
   いずれかを選択して、前記フィールドプログラマブルゲ
   ートアレイに供給するセレクタとを備えたことを特徴と
   する拡張入出力バス。
2. 【請求項２】 請求項１において、 セレクタは、先入れ先出しメモリを介して接続されたプ
   ロセッサの動作速度に対応する制御信号によって選択動
   作を制御されることを特徴とする拡張入出力バス。