JPH10241362A - 同期型半導体記憶装置及び論理半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ストロボ信号をトリガーに利用する同期型Ｄ
ＲＡＭにおいて、ストロボ信号の数を削減する。 【解決手段】 各モジュールにおいて、隣合った２個の
メモリチップＭＣ（ｉ−１），ＭＣｉを１組として、当
該１組毎からストロボ信号ＱＳを出力させる。各組にお
いて、第２メモリチップＭＣｉは、隣の第１メモリチッ
プＭＣ（ｉ−１）に入力するデータマスク信号ＤＱＭ
（ｉ−１）をデータマスク制御信号ＤＱＭＣｉとして受
け取り、両信号ＤＱＭｉ，ＤＱＭＣｉが共に活性化され
たときに、ストロボ信号ＱＳの出力を停止する。各メモ
リチップＭＣｉは、マスク信号ＤＱＭｉを受けて、その
データ出力を停止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、同期型半導体記
憶装置及び論理半導体装置に関するものであり、特に、
外部から周期的に与えられるシステムクロック信号に同
期してマスク信号等の外部信号の取込を行なうと共に、
上記システムクロック信号の両エッジに同期してデータ
の入出力を行い且つ外部へストロボ信号を出力する、同
期型半導体記憶装置のマスク制御の技術に関している。
より特定的には、この発明は、ランダムにアクセス可能
な同期型ダイナミックランダムアクセスメモリ（以下、
ＳＤＲＡＭと称す）及びメモリモジュールのマスク制御
に適用して好適な技術に関する。

【０００２】

【従来の技術】主記憶装置として用いられるダイナミッ
クランダムアクセスメモリ（以下、ＤＲＡＭと称す）は
高速化されてきているものの、その動作速度は、依然、
マイクロプロセッサ（以下、ＭＰＵと称す）の動作速度
に追随することができない状況にある。このため、ＤＲ
ＡＭのアクセスタイム及びサイクルタイムがボトルネッ
クとなり、システム全体の性能が低下するということが
よく言われる。しかし、近年では、高速ＭＰＵ用の主記
憶装置として、外部からのシステムクロック信号に同期
して動作するＳＤＲＡＭが提案されている。

【０００３】ＳＤＲＡＭにおいては、高速アクセスを実
現するために、システムクロック信号に同期して連続し
たアクセス、例えば１つのデータ入出力端子について８
ビットの連続ビットに高速アクセスする仕様が、提案さ
れている。この連続アクセスの仕様を満たす標準的なタ
イミングチャートを、図２１及び図２２に示す。

【０００４】両図は、８つのデータ入出力端子のそれぞ
れの８ビットのデータ（即ち、バイトデータ）の入力お
よび出力が可能なＳＤＲＡＭの動作を示しており、同Ｓ
ＤＲＡＭは、連続して８ビットのデータ（８Ｘ８の合計
６４ビットのデータ）を書き込み、または読み出す動作
を行う。連続して読み出されるデータのビット数は「バ
ースト長」と呼ばれ、ＳＤＲＡＭではモードレジスタに
よってバースト長を変更することが可能である。

【０００５】図２１，図２２に示すＳＤＲＡＭにおいて
は、たとえばシステムクロックである外部からのクロッ
ク信号ｅｘｔ．ＣＬＫの立ち上がりエッジに同期して、
外部からの制御信号（例えば、ロウアドレスストローブ
信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡ
Ｓ、アドレス信号Ａｄｄ．、ライトイネーブル信号／Ｗ
Ｅ等）がメモリチップに取り込まれる。

【０００６】アドレス信号Ａｄｄ．は、行アドレス信号
Ｘと列アドレス信号Ｙとが時分割的に多重化されて与え
られる。ロウアドレスストローブ信号／ＲＡＳが外部ク
ロック信号ｅｘｔ．ＣＬＫの立ち上がりエッジにおいて
活性状態の“Ｌ”レベルにあれば、そのときのアドレス
信号Ａｄｄ．が行アドレス信号Ｘａとして取り込まれ
る。

【０００７】次に、コラムアドレスストローブ信号／Ｃ
ＡＳが外部クロック信号ｅｘｔ．ＣＬＫの立ち上がりエ
ッジにおいて活性状態の“Ｌ”レベルにあれば、そのと
きのアドレス信号Ａｄｄ．が列アドレスＹｂとして取り
込まれる。この取り込まれた行アドレス信号Ｘａおよび
列アドレス信号Ｙｂに従って、ＳＤＲＡＭのメモリチッ
プ内における行および列の選択動作が実施される。

【０００８】列アドレスストローブ信号／ＣＡＳが”
Ｌ”レベルに立ち下がってから所定のクロック期間（図
２１においては、上記期間は３クロックサイクル）が経
過した後、最初の８ビットデータＤ／Ｑが出力される。
このコラムアドレスストローブ信号／ＣＡＳが”Ｌ”レ
ベルに立ち下がってからデータＤ／Ｑが出力されるまで
のクロック数は、「カスレイテンシ」と呼ばれ、バース
ト長と同様に、モードレジスタによってこれを設定する
ことができる。以降、クロック信号ｅｘｔ．ＣＬＫの立
ち上がりに応答してデータｑ１〜ｑ７が順次に出力され
る。

【０００９】書き込み動作時においては、行アドレス信
号Ｘｃの取り込みは、上記のデータ読み出し時と同様で
ある。クロック信号ｅｘｔ．ＣＬＫの立ち上がりエッジ
時において、コラムアドレスストローブ信号／ＣＡＳお
よびライトイネーブル信号／ＷＥが共に活性状態の”
Ｌ”レベルにあれば、列アドレス信号Ｙｄが取り込まれ
るとともに、そのときに与えられていたデータｄ０が最
初の書き込みデータとして取り込まれる。これらの外部
制御信号／ＲＡＳおよび／ＣＡＳの立ち下がりに応答し
て、ＳＤＲＡＭ内部においては、行および列の選択動作
が実行される。以降、クロック信号ｅｘｔ．ＣＬＫに同
期して順次に入力データｄ１，…ｄ７が取り込まれ、こ
れらの入力データｄ１〜ｄ７が順次に各メモリセル内に
書き込まれる。

【００１０】このように、ＳＤＲＡＭの動作は、従来の
ＤＲＡＭにおける方式、即ち、ロウアドレスストローブ
信号／ＲＡＳおよびコラムアドレスストローブ信号／Ｃ
ＡＳという外部制御信号に同期してアドレス信号および
入力データなどを取り込んで動作させる方式と異なって
おり、ＳＤＲＡＭにおいては、外部から与えられるシス
テムクロック信号ｅｘｔ．ＣＬＫの立ち上がりエッジ時
に、各アドレスストローブ信号／ＲＡＳ，／ＣＡＳ，ア
ドレス信号Ａｄｄ．，ライトイネーブル信号ＷＥおよび
入力データＤ／Ｑなどの外部信号を取り込む。

【００１１】以上の様に、外部からのクロック信号に同
期させて外部からの制御信号およびデータの取り込みや
データの読み出し動作を実行することの利点とは、アド
レス信号のスキュー（タイミングのずれ）に起因した、
データ入出力時間に対するマージンを確保する必要性を
なくして、サイクルタイムを短縮することができること
等にある。このような同期動作を実行することができれ
ば、連続アクセスタイムを高速化することが可能とな
る。

【００１２】このようなＳＤＲＡＭを使用したシステム
の一例を、図２０のブロック図に模式的に示す。本シス
テムは、システムクロック信号ｅｘｔ．ＣＬＫを発生す
るクロックジェネレータ２Ｐ、メモリコントローラ３
Ｐ、ＳＤＲＡＭ装置（メモリ）１Ｐからなる。メモリコ
ントローラ３Ｐもメモリ１Ｐも、システムクロック信号
ｅｘｔ．ＣＬＫをトリガーにして、データの転送を行
う。図２０中、符号４Ｐは、上述した外部の制御信号及
びデータを総称的に示している。

【００１３】しかしながら、図２０〜図２２の構成のＳ
ＤＲＡＭでは、動作周波数が高速になればなる程に、各
モジュール間ないし各素子間における信号の遅延時間が
無視できなくなるという問題を生じさせる。例えば、メ
モリコントローラ３Ｐからそれぞれのモジュールのメモ
リチップにアクセスした場合、システムクロック信号ｅ
ｘｔ．ＣＬＫがそれぞれのメモリチップに伝達するまで
の時間差と、それぞれのメモリチップからメモリコント
ローラ３Ｐへ出力されたデータ間の時間差との和が、メ
モリコントローラ３Ｐがデータを受け取るときにスキュ
ーとして現れる。

【００１４】そこで、このスキューを減らすために、デ
ータの出力時に同時にトリガー用の信号であるストロボ
信号ＱＳＰを各メモリチップがメモリコントローラに対
して出力する機能を、上述のＳＤＲＡＭに付加する構成
が、提案されている。そのようなＳＤＲＡＭを利用した
システムの構成を図２３に、そのＳＤＲＡＭの各メモリ
チップの動作のタイミングの一例を図２５に、それぞれ
示す。

【００１５】図２５のシステム動作の一例は、データの
読出し時にデータ出力にマスクをかける場合、即ちデー
タマスクの制御動作を示している。このＳＤＲＡＭは、
図２０の場合とは異なり、システムクロック信号ｅｘ
ｔ．ＣＬＫの両エッジを利用してデータ転送を行う構成
を有する。図２５中、ＤＱＭ，ＱＳは、各々データマス
ク信号、ストロボ信号である。

【００１６】図２３のＳＤＲＡＭ装置１Ｐの内部構成
を、図２４に示す。図２４の各メモリチップＭＣＰ１〜
ＭＣＰｎの動作タイミングが、先程の図２５である。

【００１７】ストロボ信号ＱＳＰは、データＤＱが出力
される前に予め活性化されており、データＤＱの出力が
終了した段階で、中間電位Ｈｉ‐Ｚに戻る。したがっ
て、図２５に示すように、データマスク信号ＤＱＭをメ
モリコントローラ３Ｐ（図２３）より入力してデータの
マスクを実行した時にも、ストロボ信号ＱＳＰは中間電
位Ｈｉ‐Ｚに戻る。

【００１８】

【発明が解決しようとする課題】上述したように、各メ
モリチップより、データの出力と共にトリガー用のスト
ロボ信号を出力し、マスクによりデータ出力を終了する
ときにはストロボ信号の出力を停止する、というＳＤＲ
ＡＭの構成によれば、スキューの問題は解決され、外部
のメモリコントローラは、転送されてきた各データがど
のメモリチップより出力されたものであるかを明確に認
識することができる。

【００１９】しかしながら、図２３〜図２５で例示した
構成のＳＤＲＡＭにおいては、同一モジュール上の各メ
モリチップ毎にストロボ信号ＱＳＰをデータＤＱと共に
出力しているため、モジュール上の配線を増大させてし
まうという問題点を顕出させる。

【００２０】この発明は、かかる問題点を克服すべくな
されたものであり、その目的は、モジュール上のデータ
ストロボ信号の数を減らすことが可能な同期型半導体記
憶装置のマスク制御技術を提供することにある。

【００２１】

【課題を解決するための手段】請求項１記載の同期型半
導体記憶装置は、同一モジュール内に順次に一列で配列
されており、且つ外部から周期的に与えられる外部クロ
ック信号に同期して制御用の外部信号の取込みを行うと
共に、前記外部クロック信号に同期したデータ転送動作
を行う、複数の同期型メモリチップを備え、前記複数の
同期型メモリチップは、それぞれ、前記外部信号の一つ
として、前記データ転送動作の禁止を指示するデータマ
スク信号を受けて当該データ出力を停止すると共に、前
記複数の同期型メモリチップの内で１個以上の第２メモ
リチップと定義されるメモリチップは、当該第２メモリ
チップ用の前記データマスク信号と当該第２メモリチッ
プ以外の１個以上の第１メモリチップと定義されるメモ
リチップ用の前記データマスク信号とに基づいて、前記
第１及び第２メモリチップのデータ転送動作が共に出力
停止状態へ移行するのを検出することを特徴とする。

【００２２】請求項２記載の同期型半導体記憶装置で
は、請求項１記載の同期型半導体記憶装置において、前
記複数の同期型メモリチップは前記第１及び第２メモリ
チップから成る複数の組から成り、前記複数の組の各々
について、前記第２メモリチップが、前記データ転送の
前に活性化されているトリガー用のストロボ信号を外部
へ出力する機能を有し、且つ、前記第２メモリチップ
は、前記第１メモリチップ用の前記データマスク信号を
データマスク制御信号として受取り、前記第２メモリチ
ップ用の前記データマスク信号及び前記データマスク制
御信号が共に前記外部クロック信号に同期して活性化さ
れたときにのみ、前記ストロボ信号の出力を停止するこ
とを特徴とする。

【００２３】請求項３記載の同期型半導体記憶装置で
は、請求項２記載の前記データマスク信号と前記データ
マスク制御信号とを受け、前記データマスク信号によ
り、データ出力を停止し、前記データマスク信号及び前
記データマスク制御信号により、前記ストロブ信号を停
止する機能を有することを特徴とする。

【００２４】請求項４記載の同期型半導体記憶装置で
は、請求項１記載の同期型半導体記憶装置において、前
記複数の同期型メモリチップの数をｎ（ｎ≧２）とする
と、第１番目の前記メモリチップは、当該メモリチップ
用の前記データマスク信号と常に活性化状態にある当該
メモリチップ用のデータマスク制御信号とを受けて、前
記データマスク信号及びデータマスク制御信号が共に前
記外部クロック信号に同期して活性化されたときにの
み、活性化レベルにある信号を第２番目の前記メモリチ
ップ用の前記データマスク制御信号として前記第２番目
の前記メモリチップに出力し、前記第２番目から第（ｎ
−１）番目までの任意の第ｉ番目の前記メモリチップ
は、（ｉ−１）番目の前記メモリチップが出力する前記
ｉ番目のメモリチップ用の前記データマスク制御信号
と、前記第ｉ番目のメモリチップ用の前記データマスク
信号とが、共に前記外部クロック信号に同期して活性化
されたときにのみ、前記活性化レベルにある（ｉ＋１）
番目の前記メモリチップ用の前記データマスク制御信号
を前記（ｉ＋１）番目のメモリチップに出力すると共
に、第ｎ番目の前記メモリチップのみが、前記データ転
送の前に活性化されているトリガー用のストロボ信号を
外部へ出力する機能を有し、且つ、第ｎ番目の前記メモ
リチップは、第（ｎ−１）番目の前記メモリチップが出
力する前記ｎ番目のメモリチップ用の前記データマスク
制御信号と、前記第ｎ番目のメモリチップ用の前記デー
タマスク信号とが、共に前記外部クロック信号に同期し
て活性化されたときにのみ、前記ストロボ信号の前記出
力を停止することを特徴とする。

【００２５】請求項５記載の同期型半導体記憶装置で
は、請求項４記載のｎ個の同期型メモリチップの順列
を、同一モジュール内に複数有することを特徴とする。

【００２６】請求項６記載の同期型半導体記憶装置で
は、請求項４及び５の複数の同期型メモリチップを実現
するため、前記データマスク信号とデータマスク制御信
号とを受け、前記データマスク制御信号を出力する機能
を有することを特徴とする。

【００２７】請求項７記載の同期型半導体記憶装置で
は、請求項２ないし６のいずれかに記載の同期型半導体
記憶装置において、前記第１及び第２メモリチップは、
前記外部クロック信号を２逓倍して内部クロック信号を
生成し、前記内部クロック信号の一方のエッジに同期し
て前記第１及びデータマスク制御信号が共に活性化され
たか否かを検出することを特徴とする。

【００２８】請求項８記載の論理半導体装置では、複数
のデータマスク信号が入力され、活性化したデータマス
ク信号の論理により、ストロボ信号を１つまたは複数出
力することを特徴とする。

【００２９】請求項９記載の同期型半導体記憶装置で
は、請求項８記載の論理半導体装置のチップを同一モジ
ュール上に搭載することを特徴とする。

【００３０】

【発明の実施の形態】この発明の特徴点を要約列記すれ
ば、次の２点の通りとなる。

【００３１】１．同一モジュール上の別のメモリチップ
のデータマスク信号ＤＱＭをデータマスク制御信号ＤＱ
ＭＣとして受け取るバッファ機能を当該メモリチップ内
に設け、当該メモリチップは、データマスク信号ＤＱＭ
と上記データマスク制御信号ＤＱＭＣとが両方共に活性
化されたときに、データストロボ信号ＱＳの出力を止め
る。各メモリチップからのデータ出力は、当該メモリチ
ップ用のデータマスク信号ＤＱＭが活性化されて入力さ
れたときに停止される。この結果、２個のメモリチップ
の内の一方が、ストロボ信号ＱＳの出力・停止機能を担
う。

【００３２】２．各メモリチップは、入力するデータマ
スク信号ＤＱＭ，データマスク制御信号ＤＱＭＣの両方
が活性化されたときに活性する信号を隣のメモリチップ
に出力し、この信号を、隣のメモリチップは、データマ
スク制御信号ＤＱＭＣとして入力する。この結果、同一
モジュール上の最後のメモリチップのみがストロボ信号
ＱＳの出力・停止機能を担う。

【００３３】以下、上記特徴点１．，２．をそれぞれ実
施の形態１，２として、図面を参照しつつ詳述する。

【００３４】（実施の形態１）図１は、本発明の同期型
半導体装置１を用いたメモリシステムの全体構成を模式
的に示すブロック図である。同図において、クロックジ
ェネレータ２は、システムクロック信号ｅｘｔ．ＣＬＫ
（以下、外部クロック信号と称す）を、メモリコントロ
ーラ３，同期型半導体装置（ここでは、ＳＤＲＡＭ）１
へ出力する。外部のメモリコントローラ３は、ＳＤＲＡ
Ｍ１内の各モジュール上の各メモリチップに対して、外
部制御信号４や書き込み時のデータ信号を出力すると共
に、各メモリチップが出力するデータを受け取る。又、
同コントローラ３は、各モジュールから、データ出力動
作に際して、データ出力前に活性化されて出力される、
トリガー用のストロボ信号ＱＳをも受け取る。

【００３５】図１に示す外部制御信号４とは、例えば図
２１，図２２に示したロウアドレスストロボ信号（ｅｘ
ｔ．）／ＲＡＳ，コラムアドレスストロボ信号（ｅｘ
ｔ．）／ＣＡＳ，ライトイネーブル信号（ｅｘｔ．）／
ＷＥ，アドレス信号（ｅｘｔ．）Ａｄｄ．や、図２５に
示したデータマスク信号ＤＱＭや、読出し・書込みのコ
マンド信号等を総体的に示すものである。

【００３６】又、図１のＳＤＲＡＭ１内の複数個のモジ
ュールＭＤ１，…，ＭＤｍ（ｍ＞１）は、例えば、ＤＩ
ＭＭ（Dual Inline Memory Module）であっても良い
し、例えば、ＳＩＭＭ（Single Inline Memory Module)
であっても良い。

【００３７】本ＳＤＲＡＭ装置１においてもまた、その
データの読み出し・データの書き込み動作は、基本的に
は、図２５に示したものと同一である。即ち、各メモリ
チップにおいては、外部からの各制御信号は、外部クロ
ック信号ｅｘｔ．ＣＬＫの立上がりエッジ時に同期して
取り込まれ、データの読出し・書込みは、外部クロック
信号ｅｘｔ．ＣＬＫの両エッジに同期している。そし
て、後述する通り、一部のメモリチップのみが、外部ク
ロック信号ｅｘｔ．ＣＬＫの両エッジに同期して、デー
タ出力の前に活性化されたストロボ信号ＱＳを出力す
る。

【００３８】尚、本実施の形態の説明では、各信号の記
号の前に付したスラッシュ記号は、その信号の活性化レ
ベルが“Ｌ”レベル（第１レベル）であることを示して
いる。

【００３９】本ＳＤＲＡＭ装置１は、いわゆるデータマ
スク（ＤＱＭ）機能を有している。同機能について簡単
に述べれば、データの書き込み指令時には、データマス
ク信号が活性化されると、外部データの一部がマスキン
グされて書き込まれなくなる一方、データの読出し時に
は、データマスク信号が活性化されると、データ出力が
停止される（図２参照）。本装置１では、データの読出
し時のデータマスク機能の場合のストロボ信号ＱＳの出
力とその停止の制御とを、ストロボ信号ＱＳの数の削減
という観点から、取り扱っている。

【００４０】データストロボ信号ＱＳ（以下、単にスト
ロボ信号と称す）の数を減らすための解決策としては、
図３に示すように、２つのメモリチップ毎に、１つのス
トロボ信号ＱＳを出力する構成が考えられる。この構成
は、１つのストロボ信号ＱＳをトリガーにして、２つの
メモリチップ（ＭＣ１，ＭＣ２他）から出力したデータ
（ＤＱ１，ＤＱ２他）の転送を行うものである。ここで
は、同一モジュール内で一列に配列された各メモリチッ
プから出力されるデータＤＱ１，…，ＤＱｎ等が外部の
メモリコントローラ３（図１）に到達するまでの時間に
は、それ程の違いはないということに、着眼している。

【００４１】しかしながら、図３の構成を採用した場
合には、２つのメモリチップの各々に入力される対応し
たデータマスク信号ＤＱＭ（ＤＱＭ１，…，ＤＱＭｎ）
が共に活性化されたときにストロボ信号ＱＳ（ＱＳ１，
…，ＱＳ（ｎ／２））の出力を停止する必要があるにも
拘らず、ストロボ信号ＱＳを出力する側のメモリチップ
単体（例えば、メモリチップＭＣ２，ＭＣｎ）では、他
方のメモリチップ（例えば、メモリチップＭＣ１，ＭＣ
（ｎ−１））側のデータ出力状態を知ることができない
ので、かかる状態を判断することはできない。

【００４２】しかも、データのマスク処理は、１バイ
ト毎に設けられ、且つバイトコントロールを行うために
使われるため、外部のメモリコントローラ３（図１）の
側でストロボ信号の出力停止の制御を行うようにするこ
ともできない。

【００４３】そこで、本願出願人は、図３の回路の基本
的な技術的思想を採用しつつも、図３の回路の上記問題
点，を解決して、ストロボ信号の数を削減するため
の方法として、図４に示す回路構成のＳＤＲＡＭ１を提
案する。即ち、同一モジュール（ＭＤ１，…，ＭＤｍ）
上に一列に配設されたｎ（ｎ≧２：８×８ビットの例の
ときには、ｎ＝８となる）個のメモリチップを、隣合っ
たメモリチップＭＣ（ｉ−１），ＭＣｉ（２≦ｉ≦ｎ）
を一組とするｎ／２個の組に分類する。このとき、各組
において、隣のメモリチップＭＣ（ｉ−１）（これを第
１メモリチップと呼ぶ）のデータマスク信号ＤＱＭ（ｉ
−１）を、当該メモリチップＭＣｉ（これを第２メモリ
チップと称す）のデータマスク制御信号ＤＱＭＣｉとし
て入力して、２つの信号ＤＱＭｉ，ＤＱＭＣｉが共に活
性化されたときに（ここでは、活性化レベルを“Ｈ”レ
ベル（第２レベル）としている。）、メモリチップＭＣ
ｉより出力されているストロボ信号ＱＳ（ｉ／２）を中
間電極Ｈｉ‐Ｚに戻すこととする。この場合、各メモリ
チップＭＣｉのデータＤＱｉの出力は、データマスク信
号ＤＱＭｉのみでコントロールされ、データマスク制御
信号ＤＱＭＣｉとは無関係である。但し、ストロボ信号
ＱＳ（ｉ／２）を出力しない側のメモリチップ、即ち第
１メモリチップＭＣ（ｉ−１）のデータマスク制御信号
ＤＱＭＣ（ｉ−１）には、固定電源値を用いる。尚、デ
ータマスク信号，データマスク制御信号，ストロボ信号
を総称するときには、それぞれ記号ＤＱＭ，ＤＱＭＣ，
ＱＳを用いる。

【００４４】このような構成にすると、外部のメモリコ
ントローラ３（図１）側に特別な制御を要求することな
く、ＳＤＲＡＭ１内において、各組の第２メモリチップ
ＭＣｉは、隣の第１メモリチップＭＣ（ｉ−１）のデー
タ出力状況と自己のデータ出力状況との両方を、それぞ
れ信号ＤＱＭＣｉ，ＤＱＭｉによって検出することが可
能となる。つまり、バイト毎のコントロールも、ストロ
ボ信号ＱＳのコントロールも、共に可能となる。

【００４５】図４の構成によるＳＤＲＡＭ装置の動作タ
イミングの一例を、図５に示す。図５の場合では、便宜
上、外部制御信号４（図１）の内で、ロウアドレススト
ローブ信号ｅｘｔ．／ＲＡＳ，ライトイネーブル信号ｅ
ｘｔ．／ＷＥ，ライト・リード指令信号等を図示してい
ない。図５のタイミングは、データの読出しの場合であ
る。ここでは、データマスク信号ＤＱＭ、データマスク
制御信号ＤＱＭＣは、一旦、活性化されると、当該デー
タ読出し期間中は、活性レベルに維持される信号であ
る。このような場合を、ここでは、便宜上、「レベル方
式」と称する。

【００４６】次に、図４に示した各メモリチップＭＣｉ
の具体的な回路構成を、当該回路ＭＣｉが図５のタイミ
ング動作を行う場合について、示す。

【００４７】図６は、メモリチップＭＣｉの構成を示す
ものであり、同チップＭＣｉは、大別して、メモリ部Ｍ
Ｐ（図７，図８）と内部コントローラＭＩＣ（図９）と
より成る。

【００４８】図７，図８は、上記メモリ部ＭＰのブロッ
ク図である。同メモリ部ＭＰは、２バンク構成として、
一度に２ビットのデータを読み出すことが可能な２ビッ
ト・プリフェッチ構成のものである。

【００４９】同メモリ部ＭＰのセレクタ７は、２ビット
データをそこから読み出すべき又はそこへ書き込むべ
き、メモリアレイバンク（ＡＯ，ＢＯ），（Ａ１，Ｂ
１）の切り替えを行う。入出力バッファ８は、ＯＥＭ信
号（φＯＥＭ信号とも称す）に応じてデータＤＱｉの入
出力を行う。同バッファ８の内部構成は、後程示される
であろう。

【００５０】図９は、図６のメモリチップＭＣｉ内部の
コントローラＭＩＣの構成を示すブロック図であり、同
コントローラＭＩＣは、既述した各外部制御信号を受取
るバッファ９と、図７，図８のメモリ部ＭＰへの各種制
御信号を生成する制御信号発生回路１０と、ストロボ信
号生成回路１２と、クロックバッファ１３と、Ｘ，Ｙア
ドレスバッファ１４，１５と、Ｙアドレスオペレーショ
ン回路１６と、クロックカウンタ１７とに大別される。
その内、制御信号発生回路１０は、上記ＯＥＭ信号生成
回路１１を有する。尚、図９中で（他の図面中でも）用
いている「ｅｘｔ．」の記号は、外部制御信号の「外
部」を意味する。ｅｘｔ．ＣＯＭ．は、図２に示したリ
ード・ライトのコマンド信号である。

【００５１】ここで、外部クロック信号ｅｘｔ．ＣＬＫ
の両エッジを用いている点は、同信号ｅｘｔ．ＣＬＫの
立ち上がりエッジと、当該立上がりエッジと次の立ち上
がりエッジとの中間に立上がりエッジとを有するクロッ
クをＳＤＲＡＭ装置１の内部で発生させ、この内部クロ
ックに各信号を同期させることによっても実現可能であ
る。これにより、回路構成を容易とすることができる
し、仮に外部クロック信号ｅｘｔ．ＣＬＫが完全にデュ
ーティ５０％を有していなかったとしても、その影響を
除去できる。

【００５２】そこで、本装置１では、図９のクロックバ
ッファ１３が、外部クロック信号ｅｘｔ．ＣＬＫをその
まま出力すると共に、同信号ｅｘｔ．ＣＬＫを２逓倍し
ている。即ち、内部クロック信号ＣＬＫ，ＣＬＫｘ２
は、それぞれ外部クロック信号ｅｘｔ．ＣＬＫと同じ周
波数のクロック、外部クロック信号ｅｘｔ．ＣＬＫの両
エッジを利用した出力を達成するために使用する上記周
波数の２倍の周波数のクロックである。各クロックｅｘ
ｔ．ＣＬＫ，ＣＬＫ，ＣＬＫ×２のタイミングを図１０
に示す。

【００５３】図１１は、上記ＯＥＭ信号生成回路１１の
内部構成を示す。同回路１１は、８つのラッチＬＡと、
内部クロックＣＬＫ×２により駆動される４つのＮＭＯ
ＳトランジスタＮＴｒ１と、その反転クロック／ＣＬＫ
×２により駆動されるＮＭＯＳトランジスタＮＴｒ２と
から成る。この回路１１によって、データマスク信号Ｄ
ＱＭ，データマスク制御信号ＤＱＭＣは、共に外部クロ
ック信号ｅｘｔ．ＣＬＫの一周期分だけシフトされる。

【００５４】同図１１に示すＯＥＭｆ信号は、読み出し
データＤＱｉが出力されるべきタイミングの間、“Ｈ”
レベルに活性化される信号である。同信号と各クロック
とのタイミング関係を、図１４に示す。したがって、読
み出しコマンドｅｘｔ．ＣＯＭ．（これを／ＲＥＡＤと
定義する）が入力された後、カスレイテンシ分の内部ク
ロック信号ＣＬＫｘ２のパルス数を図９のカウンタ１７
でカウントして、ＯＥＭｆ信号は活性化される。その
後、バースト長分の内部クロック信号ＣＬＫ×２のパル
ス数をカウンタ１７がカウントすると、ＯＥＭｆ信号は
非活性となる。

【００５５】図１５に、上記ＯＥＭｆ信号の生成回路を
示す。同回路も図９の回路１１の一部分である。図１５
中のスイッチＳＷ１は、バースト長の時間経過により入
力を切り換え、スイッチＳＷ２は、カスレイテンシ分の
時間経過によって、その入力を切換える。

【００５６】図１２は、図９のストロボ信号生成回路１
２の構成を示す図である。リセット信号／Ｒｅｓｅｔ
は、読み出しコマンド／ＲＥＡＤの入力に応じてデータ
出力前に活性化され、このときＯＥＭＳ信号は“Ｌ”レ
ベルにあるため、ストロボ信号ＱＳが活性化されて出力
される。その後に、データマスク信号ＤＯＭとデータマ
スク制御信号ＤＱＭＣとが活性化されると、ＯＥＭＳ信
号も“Ｈ”レベルに活性化されるため（図１１参照）、
データストロボ信号ＱＳは中間電位レベルＨｉ−Ｚに戻
る。

【００５７】図１３は、図７の入出力バッファ８の内部
構成を示す図である。ＯＥＭ信号は、図１１の構成より
明らかな通り、データマスク信号ＤＱＭｉの活性化タイ
ミングに応じて“Ｈ”レベルに活性化されると、データ
Ｄ／Ｑｉの出力が停止される。

【００５８】このように、データ信号Ｄ／Ｑは、データ
マスク信号ＤＱＭの活性により制御され、ストロボ信号
ＱＳは、両信号ＤＱＭ，ＤＱＭＣが共に活性化されたと
きにのみ、中間電位Ｈｉ‐Ｚに戻る。

【００５９】（実施の形態１の変形例）図５で示したレ
ベル方式のデータマスク信号ＤＱＭ（従って、データマ
スク制御信号ＤＱＭＣ）に代えて、図１６に示すような
１ｓｈｏｔ型のパルスを両信号ＤＱＭ，ＤＱＭＣに用い
ても良い。この場合を、「パルス方式」と便宜上称す
る。本実施の形態で言う、「両信号ＤＱＭ，ＤＱＭＣが
共に活性化されたとき」とは、図１６に示すような１ｓ
ｈｏｔ型のパルスとして両信号ＤＱＭ，ＤＱＭＣが活性
化される場合をも含む概念である。

【００６０】このときには、図１１に示した回路１１
は、図１７に示す回路１１Ａに置き換えられる。その他
は同一である。

【００６１】（付記）尚、本実施の形態の形態１で述べ
た各信号の活性化レベルを反転した場合でも、本発明は
適用可能である。

【００６２】又、上記説明では、隣り合うもの同士をそ
れぞれ第１及び第２メモリチップとしたが、複数個のメ
モリチップの内の任意の２つのメモリチップの組み合わ
せで以て、それぞれを第１及び第２メモリチップとして
もよい。

【００６３】（実施の形態２）本実施の形態では、実施
の形態１の図４のように、隣のメモリチップに入力する
データマスク信号ＤＱＭをデータマスク制御信号ＤＱＭ
Ｃとして入力するのではなく（つまり、２個のメモリチ
ップ毎に１つのストロボ信号を出力するのではなく）、
それぞれのメモリチップは、当該チップ用のデータマス
ク信号ＤＱＭと当該チップ用のデータマスク制御信号Ｄ
ＱＭＣとが共に活性されたとき（ここでは“Ｈ”レベル
になったとき）に活性化される信号を、隣のメモリチッ
プ用のデータマスク制御信号として出力し、このデータ
マスク制御信号を、隣のメモリチップは、当該チップ用
のデータマスク制御信号ＤＱＭＣとして受け取ることと
しており、そして、この処理が各メモリチップによって
順次に行われることとなる。

【００６４】このような構成とすれば、実施の形態１と
は違い、各メモリチップは先行する隣のメモリチップの
データ出力停止状態のみを判断するだけで良いこととな
り、同一モジュール内では、最後の１つのメモリチップ
だけがストロボ信号ＱＳの出力・停止を担う構成を実現
することができる。但し、ここでは、上述の「レベル方
式」のみが妥当する。

【００６５】図１８は、そのような構成を採用したＳＤ
ＲＡＭの内部構成を示すブロック図であり、ここでも、
同一モジュール内に一列方向に配設されるメモリチップ
の数を、一般化して、ｎ（ｎ≧２）として表している。
又、モジュールの数も一般化してｍとして表している。

【００６６】図１８の回路構成が図４の場合と相違する
のは、各メモリチップＭＣｉは、同一モジュール（ＭＤ
１，…，ＭＤｍ）上の隣のメモリチップＭＣ（ｉ−１）
が生成・出力する信号をデータマスク制御信号ＤＱＭＣ
ｉとして受け取って、両信号ＤＱＭｉ，ＤＱＭＣｉの活
性化タイミングに基づき、次の隣のメモリチップＭＣ
（ｉ＋１）用のデータマスク制御信号ＤＱＭＣ（ｉ＋
１）を生成・出力するだけにある。従って、データマス
ク制御信号ＤＱＭＣ（ｎ−１）が生成・出力されたとき
には、（ｎ−１）個のメモリチップＭＣ１〜ＭＣ（ｎ−
１）のデータ出力停止状態が全てメモリチップＭＣｎに
とっては判別された状態となっているため、最後のｎ番
目のメモリチップＭＣｎのみがストロボ信号ＱＳの出力
・停止機能を担うだけとなり、ストロボ信号ＱＳの配線
数は１つだけとなる。

【００６７】尚、図１９に、ここでの各メモリチップＭ
Ｃｉのデータマスク制御信号生成回路を示す。同回路
は、単にＡＮＤ回路のみで構成される。

【００６８】（付記）図１８に上述したｎ個の同期型メ
モリチップの順列を、同一モジュール内に複数個有する
ようにしても良い。

【００６９】

【発明の効果】請求項１の発明によれば、同一モジュー
ル上のメモリチップの内、一方のもの（第２メモリチッ
プ）は他方のもの（第１メモリチップ）のデータ転送状
態の有無を常に検出することができるので、上記一方側
のメモリチップは、両者のデータ出力が停止状態に移行
したことを確認することができる。これにより、各メモ
リチップが出力するストロボ信号をトリガーとして、デ
ータ転送を外部のコントローラが検出する同期型半導体
装置内に、上記外部のコントローラによる制御によるこ
となく、本装置自らにおいて上記ストロボ信号の数を減
らすことができる基礎を確立することが可能となる。

【００７０】請求項２および３の発明によれば、各組の
第２メモリチップは、第１メモリチップ用のデータマス
ク信号をデータマスク制御信号として受け取ることで、
第１メモリチップがデータ出力停止状態に入ったことを
確認することができる。又、第２メモリチップは、自己
用のマスク信号を受取ることで、自己のデータ出力を停
止させる。これにより、第２メモリチップは、出力状態
にあるストロボ信号を停止させる。従って、各組毎に、
第２メモリチップのみからストロボ信号を出力させれば
良く、対応する第１メモリチップがストロボ信号を出力
する必要性はなくなる。これにより、外部のメモリコン
トロール側で特別な制御を行うことなく、従来通り、１
バイト毎にデータマスク信号を設定させつつ、２個のメ
モリチップ毎に１つのストロボ信号を外部へ出力させる
ことが本半導体装置内でコントロール可能となり、スト
ロボ信号の数を効果的に削減することができる。

【００７１】請求項４，５および６の発明では、先ず、
第１番目のメモリチップは、自己用のデータマスク信号
の入力に応じてデータ出力を停止すると共に、既に自己
用のデータマスク信号は活性化状態にあるため、同時
に、データ出力停止状態を指示する信号を第２番目のメ
モリチップに出力する。このデータマスク信号を受け
て、第２番目のメモリチップは第１番目のメモリチップ
のデータ転送の状態を確認すると共に、自己用のデータ
マスク信号の活性化に応じてデータ出力を停止し、デー
タマスク信号及びデータマスク制御信号の活性化に応じ
て、自己がデータ出力停止状態に移行したことを指示す
る信号を次のメモリチップに出力する。このような連鎖
的な処理が最終の第ｎ番目のメモリチップにまで到達す
ると、第ｎ番目のメモリチップは、ｎ個のメモリチップ
全てがデータ出力停止状態に移行したことを確認しうる
ので、この確認を以て、出力状態にあるストロボ信号を
停止することとなる。このように、本発明によれば、各
メモリチップは直前のメモリチップのデータ転送状態の
みを検出すれば良いこととなり、最終のメモリチップに
のみストロボ信号の出力・停止機能をもたせれば済むこ
ととなる。即ち、従来のバイト毎のデータマスク信号の
コントロールを可能とさせつつ、同一モジュール内で１
個のストロボ信号の出力・その停止を可能とすることが
でき、これにより、ストロボ信号の数を格段に削減する
ことができる。

【００７２】請求項７の発明によれば、２逓倍の内部ク
ロック信号を利用してデータ転送の外部クロック信号の
両エッジ同期を実現しているので、同期型半導体装置内
の回路構成を容易にすることができる利点がある。

【００７３】請求項８，９の発明によれば、メモリチッ
プに前記機能を備えていなくとも同様な構成が可能であ
る。

【図面の簡単な説明】

【図１】 ＳＤＲＡＭ装置とその外部の各装置との関係
を示すブロック図である。

【図２】 データマスク機能を説明するためのタイミン
グチャートである。

【図３】 ストロボ信号削減化のために考えうるＳＤＲ
ＡＭ装置の内部構成を示すブロック図である。

【図４】 本発明の実施の形態１におけるＳＤＲＡＭ装
置の内部構成を模式的に示すブロック図である。

【図５】 図４のＳＤＲＡＭ装置の動作例を説明するた
めのタイミングチャートである。

【図６】 ＳＤＲＡＭ装置の各メモリチップの内部構成
を示すブロック図である。

【図７】 各メモリチップのメモリ部の全体構成を示す
ブロック図である。

【図８】 各メモリチップのメモリ部の全体構成を示す
ブロック図である。

【図９】 各メモリチップの内部コントローラの各部を
示すブロック図である。

【図１０】 クロックバッファの動作を示すタイミング
チャートである。

【図１１】 内部コントローラ内の制御信号発生回路の
一部の構成を示す図である。

【図１２】 ストロボ信号生成回路の構成を示す図であ
る。

【図１３】 入出力バッファの構成を示す図である。

【図１４】 各信号を時系列的に変化を示すタイミング
チャートである。

【図１５】 内部コントローラ内の制御信号発生回路の
一部の構成を示す図である。

【図１６】 パルス方式の場合のタイミングチャートで
ある。

【図１７】 パルス方式の場合の制御信号発生回路の一
部の構成を示す図である。

【図１８】 実施の形態２に係るＳＤＲＡＭ装置の構成
を示すブロック図である。

【図１９】 実施の形態２に係るデータマスク制御信号
生成回路の構成を示す図である。

【図２０】 従来の第１のシステムの構成を示すブロッ
ク図である。

【図２１】 ＳＤＲＡＭを説明するためのタイミングチ
ャートである。

【図２２】 ＳＤＲＡＭを説明するためのタイミングチ
ャートである。

【図２３】 従来の第２のシステムの構成を示すブロッ
ク図である。

【図２４】 図２３のＳＤＲＡＭ装置の内部を示すブロ
ック図である。

【図２５】 従来のシステムの問題点を説明するための
タイミングチャートである。

【符号の説明】

ＤＱ１〜ＤＱｎ データ信号、ＤＱＭ１〜ＤＱＭｎ デ
ータマスク信号、ＤＱＭＣ１〜ＤＱＭＣｎ データマス
ク制御信号、ＭＣ１〜ＭＣｎ メモリチップ、ｅｘｔ．
ＣＬＫ 外部クロック信号、ＱＳ１〜ＱＳ（ｎ／２），
ＱＳ ストロボ信号、ＣＬＫ，ＣＬＫ×２ 内部クロッ
ク信号、１ ＳＤＲＡＭ装置、２ クロックジェネレー
タ、３ メモリコントローラ、４ 外部信号。

【手続補正書】

【提出日】平成９年３月２６日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図９

【補正方法】変更

【補正内容】

【図９】

Claims (9)

【特許請求の範囲】
1. 【請求項１】 同一モジュール内に順次に一列で配列さ
   れており、且つ外部から周期的に与えられる外部クロッ
   ク信号に同期して制御用の外部信号の取込みを行うと共
   に、前記外部クロック信号に同期したデータ転送動作を
   行う、複数の同期型メモリチップを備え、 前記複数の同期型メモリチップは、それぞれ、前記外部
   信号の一つとして、前記データ転送動作の禁止を指示す
   るデータマスク信号を受けて当該データ出力を停止する
   と共に、 前記複数の同期型メモリチップの内で１個以上の第２メ
   モリチップと定義されるメモリチップは、当該第２メモ
   リチップ用の前記データマスク信号と当該第２メモリチ
   ップ以外の１個以上の第１メモリチップと定義されるメ
   モリチップ用の前記データマスク信号とに基づいて、前
   記第１及び第２メモリチップのデータ転送動作が共に出
   力停止状態へ移行するのを検出することを特徴とする、
   同期型半導体記憶装置。
2. 【請求項２】 請求項１記載の同期型半導体記憶装置に
   おいて、 前記複数の同期型メモリチップは前記第１及び第２メモ
   リチップから成る複数の組から成り、 前記複数の組の各々について、 前記第２メモリチップが、前記データ転送の前に活性化
   されているトリガー用のストロボ信号を外部へ出力する
   機能を有し、且つ、 前記第２メモリチップは、前記第１メモリチップ用の前
   記データマスク信号をデータマスク制御信号として受取
   り、前記第２メモリチップ用の前記データマスク信号及
   び前記データマスク制御信号が共に前記外部クロック信
   号に同期して活性化されたときにのみ、前記ストロボ信
   号の出力を停止することを特徴とする、同期型半導体記
   憶装置。
3. 【請求項３】 請求項２記載の前記データマスク信号と
   前記データマスク制御信号とを受け、前記データマスク
   信号により、データ出力を停止し、前記データマスク信
   号及び前記データマスク制御信号により、前記ストロブ
   信号を停止する機能を有した、同期型半導体記憶装置。
4. 【請求項４】 請求項１記載の同期型半導体記憶装置に
   おいて、 前記複数の同期型メモリチップの数をｎ（ｎ≧２）とす
   ると、 第１番目の前記メモリチップは、当該メモリチップ用の
   前記データマスク信号と常に活性化状態にある当該メモ
   リチップ用のデータマスク制御信号とを受けて、前記デ
   ータマスク信号及びデータマスク制御信号が共に前記外
   部クロック信号に同期して活性化されたときにのみ、活
   性化レベルにある信号を第２番目の前記メモリチップ用
   の前記データマスク制御信号として前記第２番目の前記
   メモリチップに出力し、 前記第２番目から第（ｎ−１）番目までの任意の第ｉ番
   目の前記メモリチップは、（ｉ−１）番目の前記メモリ
   チップが出力する前記ｉ番目のメモリチップ用の前記デ
   ータマスク制御信号と、前記第ｉ番目のメモリチップ用
   の前記データマスク信号とが、共に前記外部クロック信
   号に同期して活性化されたときにのみ、前記活性化レベ
   ルにある（ｉ＋１）番目の前記メモリチップ用の前記デ
   ータマスク制御信号を前記（ｉ＋１）番目のメモリチッ
   プに出力すると共に、 第ｎ番目の前記メモリチップのみが、前記データ転送の
   前に活性化されているトリガー用のストロボ信号を外部
   へ出力する機能を有し、且つ、 第ｎ番目の前記メモリチップは、第（ｎ−１）番目の前
   記メモリチップが出力する前記ｎ番目のメモリチップ用
   の前記データマスク制御信号と、前記第ｎ番目のメモリ
   チップ用の前記データマスク信号とが、共に前記外部ク
   ロック信号に同期して活性化されたときにのみ、前記ス
   トロボ信号の前記出力を停止することを特徴とする、同
   期型半導体記憶装置。
5. 【請求項５】 請求項４記載のｎ個の同期型メモリチッ
   プの順列を、同一モジュール内に複数有する同期型半導
   体記憶装置。
6. 【請求項６】 請求項４及び５の複数の同期型メモリチ
   ップを実現するため、前記データマスク信号とデータマ
   スク制御信号とを受け、前記データマスク制御信号を出
   力する機能を有した同期型半導体記憶装置。
7. 【請求項７】 請求項２ないし６のいずれかに記載の同
   期型半導体記憶装置において、 前記第１及び第２メモリチップは、前記外部クロック信
   号を２逓倍して内部クロック信号を生成し、前記内部ク
   ロック信号の一方のエッジに同期して前記第１及びデー
   タマスク制御信号が共に活性化されたか否かを検出する
   ことを特徴とする、同期型半導体記憶装置。
8. 【請求項８】 複数のデータマスク信号が入力され、活
   性化したデータマスク信号の論理により、ストロボ信号
   を１つまたは複数出力する論理半導体装置。
9. 【請求項９】 請求項８記載の論理半導体装置のチップ
   を同一モジュール上に搭載した同期型半導体記憶装置。