JPH10242190A

JPH10242190A - メモリモジュール

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Publication number: JPH10242190A
Application number: JP6184297A
Authority: JP
Inventors: Koichi Ikeda; 孝市池田
Original assignee: T I F KK
Current assignee: T I F KK
Priority date: 1997-02-28
Filing date: 1997-02-28
Publication date: 1998-09-11
Anticipated expiration: 2017-02-28
Also published as: JP3638749B2

Abstract

(57)【要約】【課題】複数のメモリチップをモジュール基板に実装
したときにモジュール基板の配線を簡略化することがで
きるメモリモジュールを提供すること。【解決手段】本発明のメモリモジュールは、複数のメ
モリ用ベアチップ１が実装されたモジュール基板２を備
える。モジュール基板２の中央付近には長手方向に沿っ
て一列にパッド４が形成され、パッド４を挟んで両側に
２個ずつメモリ用ベアチップ１が実装され、モジュール
基板２のパッド４の並ぶ方向と各メモリ用ベアチップ１
のパッド３の並ぶ方向とがほぼ平行になっている。パッ
ド４の一部には複数のボンディングワイヤ５が接続さ
れ、これらボンディングワイヤ５の他端はそれぞれ、パ
ッド４を挟んで両側に配置された２個のメモリ用ベアチ
ップのパッド３と接続される。パッド４を異なるメモリ
用ベアチップ１に対応させて共有化することによりモジ
ュール基板２内の配線量を少なくすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ基板やマザ
ーボードなどに実装可能なメモリモジュールに関する。

【０００２】

【従来の技術】半導体ウエハから切り出されたメモリ用
ベアチップは、パッケージングされた状態でメモリ基板
等に実装されるのが一般的である。ところが、パッケー
ジの外形寸法は、メモリ用ベアチップ自体のサイズに比
べてかなり大きいため、メモリ基板等に実装可能なメモ
リパッケージの数には一定の制限がある。

【０００３】一方、最近では、複数のベアチップをパッ
ケージング基板とほぼ同サイズの基板上に実装したマル
チチップモジュール（ＭＣＭ）が普及しつつあり、この
マルチチップモジュールを用いることにより、実相面
積の小型化、軽量化、高密度配線、ベアチップ実装に
よる高性能化、高信頼性の確保等の数々の利点があ
る。

【０００４】

【発明が解決しようとする課題】ところで、上述したマ
ルチチップモジュールに用いられるモジュール基板は、
複数のベアチップが密着した状態で配置されるため、配
線が複雑になり、通常は複数層にわたって配線パターン
を形成する必要が生じる。このため、層数の多い高価な
多層基板を用いたり、配線パターンを細くするなどの手
段を講じる必要があり、コストが上昇する。また、モジ
ュール基板の配線量が増えるに従って、配線パターンの
断線や短絡などの不良が発生しやすくなり、クロストー
クなどのノイズも起こりやすくなる。特に、ベアチップ
として中央に１列にパッドが並んだＤＲＡＭ用のチップ
を用い、これらのパッドとモジュール基板との間の接続
をボンディングワイヤを用いて行おうとすると、上述し
た配線パターンが複雑になる等の不都合以外にも、ボン
ディングワイヤの長さが長くなってモジュール基板への
高密度実装を妨げるという不都合がある。

【０００５】本発明は、このような点に鑑みて創作され
たものであり、その目的は、複数のメモリチップをモジ
ュール基板に実装したときにモジュール基板の配線を簡
略化することができるメモリモジュールを提供すること
にある。

【０００６】

【課題を解決するための手段】上述した課題を解決する
ために、本発明のメモリモジュールは、モジュール基板
上の同一の基板用パッドに対して、複数のメモリチップ
のチップ用パッドを接続する。すなわち、各メモリチッ
プが有するチップ用パッドのうち、関連のあるもの同士
をモジュール基板上に形成された基板用パッドを介して
相互に接続する。これにより、各チップ用パッドごと
に、対応する基板用パッドをモジュール基板上に形成し
なくて済み、モジュール基板上のパッド数を減らすこと
ができる。また、別々の基板用パッドを形成しておいて
各チップ用パッドとの間で個別に接続する場合と比べる
と、これら別々の基板用パッドの間をつなぐ配線パター
ンが不要になるため、モジュール基板の配線パターンを
減らすことができる。

【０００７】特に、上述したメモリチップとしてその中
央に一列にチップ用パッドが形成されたＤＲＡＭ用のチ
ップを考えた場合には、各チップ用パッドと基板用パッ
ドを接続するボンディングワイヤが長くなるが、隣接す
る２個のメモリチップの間の基板用パッドを共用するこ
とができれば、その分だけこれらのメモリチップを接近
させて配置できるため、高密度実装が可能となる。

【０００８】また、上述したように、異なるメモリチッ
プに形成されたチップ用パッドと１つの基板用パッドを
対応させるのではなく、１つのメモリチップの複数のチ
ップ用パッドと１つの基板用パッドを対応させるように
してもよい。この場合にも、モジュール基板上に形成す
る基板用パッドの数を減らすことができるとともにモジ
ュール基板の配線パターンを簡略化することができる。

【０００９】

【発明の実施の形態】以下、本発明を適用したメモリモ
ジュールについて、図面を参照しながら具体的に説明す
る。

【００１０】図１は本実施形態のメモリモジュールの概
略を示す平面図、図２は図１のＡ−Ａ′線断面図であ
る。同図に示すように、メモリモジュール１０は、半導
体ウエハから個別に切り出された４個のメモリ用ベアチ
ップ１を長方形形状のモジュール基板２上にＣＯＢ（Ch
ip On Board ）実装したものである。各メモリ用ベアチ
ップ１は、例えば４×４Mbitのメモリ容量を有するＤＲ
ＡＭであり、いずれのメモリ用ベアチップ１も長方形形
状をしており、その長辺に沿って中央に一列に複数のパ
ッド３が形成されている。

【００１１】一方、モジュール基板２は、後述するＳＯ
−ＤＩＭＭ（Single Outline DualInline Memory Modul
e）基板に実装可能な外形寸法を有しており、モジュー
ル基板２の中央付近には長手方向に沿ってほぼ一列に複
数のパッド４が形成されている。これらのパッド４を挟
んで両側に２個ずつメモリ用ベアチップ１が実装され、
モジュール基板２のパッド４の並ぶ方向と各メモリ用ベ
アチップ１のパッド３の並ぶ方向はほぼ平行になってい
る。換言すれば、互いの長辺が隣接するように配置され
た２つのメモリ用ベアチップ１の間に、それぞれのパッ
ド３と並行するように、モジュール基板２上に複数のパ
ッド４が形成されている。上述したパッド３がチップ用
パッドに、パッド４が基板用パッドにそれぞれ対応す
る。

【００１２】モジュール基板２のパッド４とメモリ用ベ
アチップ１のパッド３は、それぞれボンディングワイヤ
５により接続されている。パッド４には、ボンディング
ワイヤ５が２本接続されたものと１本接続されたものが
ある。メモリ用ベアチップ１のアドレス端子など、複数
のメモリ用ベアチップ１に共通に接続される端子につい
ては、モジュール基板２上のパッド４に複数のボンディ
ングワイヤ５を接続することで、パッド４の共有化を図
っている。

【００１３】このように、メモリ用ベアチップ１の各パ
ッド３に対応させて、個別にモジュール基板２上にパッ
ド４を設けるのではなく、一部のパッド４を２個のメモ
リ用ベアチップ１のパッド３で共用するようにしたた
め、パッド４の総数を全メモリ用ベアチップ１のパッド
３の総数よりも少なくできる。

【００１４】また、２個のメモリ用ベアチップ１の対応
するパッド３同士を接続する際に、モジュール基板２の
共通するパッド４との間をボンディングワイヤ５で接続
するだけでよいため、モジュール基板２内で異なる層の
配線層を用いて結線を行う必要がなく、モジュール基板
２表面および内部の配線パターンを減らして配線を簡略
化できる。これに対し、メモリ用ベアチップ１の各パッ
ド３のそれぞれに対応させてモジュール基板２上にパッ
ド４を形成した場合には、メモリ用ベアチップ１の対応
するパッド３同士を接続しようとすると、この接続をモ
ジュール基板２上あるいは内部の配線パターンによって
行うことになるため、それだけ配線が複雑になる。

【００１５】また、互いの長辺が隣接するように配置さ
れた２つのメモリ用ベアチップ１の間にモジュール基板
２上のパッド４が集中しており、しかもモジュール基板
２のパッド４を挟んで隣り合うように配置された２個の
メモリ用ベアチップ１の向きをそろえた場合には、モジ
ュール基板２の共通のパッド４に各メモリ用ベアチップ
１からのボンディングワイヤ５を接続する際に、複数の
ボンディングワイヤ５が最短距離で共通のパッドに接続
される。

【００１６】ところで、本実施形態のメモリモジュール
１０は、図２に示すように、ワイヤボンディングされた
メモリ用ベアチップ１の上面を樹脂６で覆って断線等の
防止を図っている。樹脂６を厚く形成すると、メモリモ
ジュール１０の高さが高くなりすぎるため、モジュール
基板２の外周近傍に所定高さの封止枠７を取り付け、こ
の封止枠７の内部に樹脂６を流し込み、樹脂厚が封止枠
７の高さに一致するようにしている。これにより、メモ
リモジュール１０の高さのばらつきを確実に抑えること
ができる。

【００１７】また、本実施形態のメモリモジュール１０
は、いわゆるＬＣＣ（Leadress Chip Carrier ）方式に
よってＳＯ−ＤＩＭＭ基板などのメイン基板に実装され
る。図３は、図１に示したメモリモジュール１０の一部
分を示す斜視図である。同図に示すように、モジュール
基板２の外側面には、凹部形状に形成された外部接続端
子８が設けられ、これらの外部接続端子８はモジュール
基板２表面あるいは内部に形成された配線パターン９を
介してモジュール基板２表面のパッド４と電気的に接続
されている。また、これらの外部接続端子８の凹部に半
田を流し込むことにより、メイン基板等との間の電気的
な接続と同時に、機械的な固定も行っている。

【００１８】また、本実施形態のメモリモジュール１０
は、半導体ウエハ上に形成されたメモリ用ベアチップ１
を切り出して、パッケージングすることなくモジュール
基板２に実装されており、小さな面積のモジュール基板
２に複数個（例えば４個）のメモリ用ベアチップ１を無
理なく実装できる。その際に、基板用パッド４を共用化
することにより、隣接する２個のメモリ用ベアチップ１
の間隔をボンディングワイヤ５の長さのみを考慮して最
小に設定できるため、ＣＯＢによる場合の可能な限りの
高密度実装が可能になる。

【００１９】図４は、同一構造を有する４個のメモリ用
ベアチップ１を用いて構成したメモリモジュール１０の
回路図である。この図では、簡略化のため、電源端子や
接地端子など一部の端子を省略している。同図に示すよ
うに、各メモリ用ベアチップ１が有する端子のうち一部
の端子については、すべてのメモリ用ベアチップ１に共
通に接続されている。具体的には、各メモリ用ベアチッ
プのアドレス端子Ａ0〜Ａ11はそれぞれ外部接続端子Ａ
ＤＲ0 〜ＡＤＲ11に共通に接続され、制御端子ＲＡＳは
外部接続端子ＲＥに、制御端子ＷＥは外部接続端子ＷＥ
に、制御端子ＯＥは外部接続端子ＯＥにそれぞれ共通に
接続されている。一方、データ端子Ｉ／Ｏ0 〜Ｉ／Ｏ3
はそれぞれ別個に外部接続端子Ｄ0 〜Ｄ15と接続されて
いる。また、制御端子ＣＡＳは、２個のメモリ用ベアチ
ップ１を組にして外部接続端子ＣＥ０、ＣＥ１に接続さ
れている。

【００２０】したがって、各メモリ用ベアチップ１の端
子の中で共通に接続されるものについては、対応する複
数のパッド３を共通のパッド４に接続することができ
る。なお、隣接する２個のメモリ用ベアチップ１同士の
対応するパッド３は共通のパッド４を介して相互に接続
されるが、隣接しないメモリ用ベアチップ１同士の対応
するパッド３同士については、従来と同様に、モジュー
ル基板２の配線パターンを介した接続が行われる。

【００２１】図５はモジュール基板２のパターンレイア
ウトを示す図であり、図示の斜線部が配線パターンを、
図示の点線がメモリ用ベアチップ１の実装位置を示して
いる。モジュール基板２は、例えば４層のプリント配線
板で構成され、最上層の中央部には、長手方向にほぼ一
列にパッド４が形成されており、これらパッド４の両側
に接地用のベタパターン２１が形成されている。この接
地用のベタパターン２１は最下層にも形成されている。
また、各パッド４にはそれぞれ配線パターン２２が接続
され、これら配線パターン２２の他端は一部を除いてス
ルーホール２３に接続されている。スルーホール２３
は、内層のパターンあるいは最下層のパターンに接続さ
れ、これら各層のパターンはそれぞれ外部接続端子８と
接続されている。また、アドレス端子や制御端子など、
複数のメモリ用ベアチップ１に共通に接続される端子に
ついては、対応する複数のパッドが配線パターン２２で
互いに接続されている。

【００２２】本実施形態のメモリモジュール１０は、隣
接する２個のメモリ用ベアチップ１の共通に接続される
端子については、モジュール基板２の中央に形成された
共通のパッド４に対してボンディングワイヤ５を結線す
ることにより相互の接続が行われるため、配線パターン
２２やスルーホール２３を介した接続が不要であり、こ
れら配線パターン２２やスルーホール２３等を減らすこ
とができ、配線層の層数も少なくすることができる。

【００２３】図６は、本実施形態のメモリモジュール１
０をＳＯ−ＤＩＭＭ基板１１に実装した例を示す平面図
であり、図６（ａ）はＳＯ−ＤＩＭＭ基板１１の一方の
面を、図６（ｂ）は他方の面をそれぞれ示している。同
図に示すＳＯ−ＤＩＭＭ基板１１には、両方の面にそれ
ぞれ２個ずつメモリモジュール１０が実装されており、
各メモリモジュール１０に対して２個ずつノイズ防止用
のコンデンサ（以下、パスコンと呼ぶ）１２が設けられ
ている。また、一方の面には、各メモリ用ベアチップ１
のチェック等を行うためのコントローラ１３が実装され
ている。各メモリモジュール１０は、前述したＬＣＣ方
式により実装され、パスコン１２とコントローラ１３は
ＳＭＴ（Surface Mount Technology）方式により実装さ
れる。

【００２４】上述した実施形態では、モジュール基板２
上に複数のメモリ用ベアチップをＣＯＢ実装する例を説
明したが、ＣＯＢ実装の代わりに、ガラス基板上にチッ
プを実装するいわゆるＣＯＧ（Chip On Glass ）実装
や、フィルム上にチップを実装するＣＯＦ（Chip On Fi
lm）実装を行ってもよく、モジュール基板２の材質は必
要に応じて適宜変更可能である。

【００２５】なお、図１では４個のメモリ用ベアチップ
１を含んでメモリモジュール１０を構成する例を説明し
たが、メモリモジュール１０に実装されるメモリ用ベア
チップ１の数は４個に限定されるものではなく、２個以
上であれば本発明を適用することができ、その中の少な
くとも２個のメモリ用ベアチップ１について上述したよ
うなモジュール基板２上のパッド４を共用する接続を行
うようにする。ただし、あまりに多くのメモリ用ベアチ
ップ１を実装すると、メモリモジュール１０の不良率が
高くなるおそれがある。したがって、実装するメモリ用
ベアチップ１の種類（例えば、ビット数やメモリ容量）
を考慮に入れ、また何ビット構成のメモリモジュール１
０を製造するかによって実装するメモリ用ベアチップ１
の数を決定するのが望ましい。特に、通常のコンピュー
タ機器は、メモリ容量を４の倍数で管理することが多い
ため、モジュール基板に実装するメモリ用ベアチップ１
の数も偶数個が望ましい。

【００２６】また、図１では中央近傍に一列に並んだパ
ッド３を有するメモリ用ベアチップ１を実装する例を説
明したが、図７に示すように、複数列（例えば２列）に
並んだパッド３を有するメモリ用ベアチップ１ａを用い
てメモリモジュール１０ａを構成してもよい。また、図
１ではモジュール基板２上にパッド４をほぼ一列に形成
した例を説明したが、図８に示すように、複数列（例え
ば２列）に並んだパッド４を有するモジュール基板２を
用いてメモリモジュール１０ｂを構成してもよい。

【００２７】また、上述した実施形態では、モジュール
基板２にＤＲＡＭを実装する例を説明したが、ＳＲＡＭ
やフラッシュＲＯＭ等の他の種類のメモリ用ベアチップ
１を実装することも可能である。

【００２８】また、図１ではモジュール基板２上の１個
のパッド４に対して２本のボンディングワイヤ５を接続
しているが、３本以上のボンディングワイヤを接続して
もよい。

【００２９】また、異なるメモリ用ベアチップ１のパッ
ド３から同一のパッド４にボンディングワイヤ５を引き
出すのではなく、同一のメモリ用ベアチップ１上の複数
のパッド３から同一のパッド４にボンディングワイヤ５
を引き出してもよい。図９は、一つのメモリ用ベアチッ
プ１上の複数のパッド３から同一のパッド４にボンディ
ングワイヤ５を引き出したメモリモジュール１０ｃの一
例を示す図である。同図に示すように、メモリ用ベアチ
ップ１上の複数のパッド３はモジュール基板上のパッド
４を介して互いに接続される。メモリ用ベアチップ１の
電源端子など、同一種類の信号が複数のパッド３に分か
れている場合に、図のような配線を行えばモジュール基
板２内の配線量を少なくすることができるため都合がよ
い。

【００３０】

【発明の効果】上述したように、本発明によれば、モジ
ュール基板上の同一の基板用パッドに対して、複数のメ
モリチップのチップ用パッドを接続することにより、各
チップ用パッドごとに、対応する基板用パッドをモジュ
ール基板上に形成しなくて済むため基板用パッドの数を
減らすことができる。また、別々の基板用パッドを形成
しておいて各チップ用パッドとの間で個別に接続する場
合と比べると、これら別々の基板用パッドの間をつなぐ
配線パターンが不要になるため、モジュール基板の配線
パターンを減らすことができる。

【００３１】特に、中央に一列にチップ用パッドが形成
されたＤＲＡＭ用のメモリチップを考えた場合には、基
板用パッドを共用することにより、これを挟んで配置さ
れたメモリチップを接近させることができるため、高密
度実装が可能となる。

【００３２】また、１つのメモリチップの複数のチップ
用パッドと１つの基板用パッドを対応させた場合にも、
モジュール基板上に形成する基板用パッドの数を減らす
ことができるとともにモジュール基板の配線パターンを
簡略化することができる。

【図面の簡単な説明】

【図１】本実施形態のメモリモジュールの概略を示す平
面図である。

【図２】図１のＡ−Ａ′線断面図である。

【図３】メモリモジュールの一部分を示す斜視図であ
る。

【図４】メモリモジュールの回路図である。

【図５】モジュール基板のパターンレイアウトを示す図
である。

【図６】メモリモジュールをＳＯ−ＤＩＭＭ基板に実装
した状態を示す図である。

【図７】二列に並んだパッドを有するメモリ用ベアチッ
プを用いて構成されたメモリモジュールの平面図であ
る。

【図８】モジュール基板上に二列にパッドを形成した例
を示す図である。

【図９】一つのメモリ用ベアチップの複数のパッドから
モジュール基板上の同一のパッドにボンディングワイヤ
を引き出した例を示す図である。

【符号の説明】

１メモリ用ベアチップ２モジュール基板３パッド４パッド５ボンディングワイヤ６樹脂７封止枠８外部接続端子

Claims

【特許請求の範囲】

【請求項１】半導体ウエハから切り出されたメモリチ
ップが複数実装されたモジュール基板を備え、前記モジュール基板上に形成された基板用パッドの少な
くとも一部には、それぞれ複数のボンディングワイヤが
接続され、これらボンディングワイヤの他端を２つ以上
の異なる前記メモリチップ上に形成されたチップ用パッ
ドに接続することを特徴とするメモリモジュール。
【請求項２】請求項１において、前記メモリチップは、ＤＲＡＭであって、長方形形状の
長辺に沿って一列に複数の前記チップ用パッドが形成さ
れており、前記モジュール基板上に形成された前記基板用パッドを
挟んで、それぞれの前記チップ用パッドの並びが互いに
ほぼ平行になるように２つの前記メモリチップを配置
し、これら２つの前記メモリチップの前記チップ用パッ
ド同士をそれらの間の前記基板用パッドを介して互いに
接続することを特徴とするメモリモジュール。
【請求項３】半導体ウエハから切り出されたメモリチ
ップが複数実装されたモジュール基板を備え、前記モジュール基板上に形成された基板用パッドの少な
くとも一部には、それぞれ複数のボンディングワイヤが
接続され、これらボンディングワイヤの他端を前記メモ
リチップに形成された２以上のチップ用パッドのそれぞ
れに接続することを特徴とするメモリモジュール。