JPH10242397A - Ｃｍｏｓ集積回路装置と試験方法 - Google Patents
Ｃｍｏｓ集積回路装置と試験方法Info
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- JPH10242397A JPH10242397A JP9055545A JP5554597A JPH10242397A JP H10242397 A JPH10242397 A JP H10242397A JP 9055545 A JP9055545 A JP 9055545A JP 5554597 A JP5554597 A JP 5554597A JP H10242397 A JPH10242397 A JP H10242397A
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- power supply
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Abstract
(57)【要約】
【課題】 簡単な構成で精度の高い直流リーク電流試験
を可能とし、動作の安定化を実現したＣＭＯＳ集積回路
装置と試験方法を提供する。 【解決手段】 ＣＭＯＳ集積回路を複数の回路ブロック
に分割して、それぞれ対応して電源供給線及び電源供給
端子を設けるとともに、上記隣接する回路ブロック間で
上記電源供給線を相互に接続するＭＯＳスイッチ及びそ
のスイッチ制御を行う制御回路を設けて、直流試験モー
ドのときに上記制御回路により上記ＭＯＳスイッチをオ
フ状態にして特定の回路ブロックの電源供給線をそれと
隣接する他の回路ブロックの電源供給線と分離させる。
を可能とし、動作の安定化を実現したＣＭＯＳ集積回路
装置と試験方法を提供する。 【解決手段】 ＣＭＯＳ集積回路を複数の回路ブロック
に分割して、それぞれ対応して電源供給線及び電源供給
端子を設けるとともに、上記隣接する回路ブロック間で
上記電源供給線を相互に接続するＭＯＳスイッチ及びそ
のスイッチ制御を行う制御回路を設けて、直流試験モー
ドのときに上記制御回路により上記ＭＯＳスイッチをオ
フ状態にして特定の回路ブロックの電源供給線をそれと
隣接する他の回路ブロックの電源供給線と分離させる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ集積回路
装置と試験方法に関し、特にＣＭＯＳ集積回路装置の直
流電流リーク試験技術に利用して有効な技術に関するも
のである。
装置と試験方法に関し、特にＣＭＯＳ集積回路装置の直
流電流リーク試験技術に利用して有効な技術に関するも
のである。
【０００２】
【従来の技術】ＣＭＯＳ集積回路装置の直流リーク電流
試験に関して、アイ・エス・エス・シー・シー（ISSCC
(International Solid-State Circuits Conferrenc
e))、1994年pp.88がある。この直流リーク電流試験で
は、半導体集積回路を複数の回路ブロックに分割し、各
回路ブロック毎に電源線を分離するようにして、各回路
ブロックごとにリーク電流を測定するものである。
試験に関して、アイ・エス・エス・シー・シー（ISSCC
(International Solid-State Circuits Conferrenc
e))、1994年pp.88がある。この直流リーク電流試験で
は、半導体集積回路を複数の回路ブロックに分割し、各
回路ブロック毎に電源線を分離するようにして、各回路
ブロックごとにリーク電流を測定するものである。
【０００３】
【発明が解決しようとする課題】半導体集積回路技術の
進展に伴い素子の微細化が進められており、それに伴い
リーク電流が増加する。上記素子の微細化に伴い回路規
模が大きくなり、全体としての素子数の増大に伴う直流
リーク電流も増大する。このようにリーク電流が増加す
ると、Ｉｄｄｑ（直流リーク電流）試験において、測定
された電流がリーク電流によるものか、あるいは回路の
短絡によるものかの区別をすることができなくなり、半
導体集積回路の良否を診断することができなくなる。
進展に伴い素子の微細化が進められており、それに伴い
リーク電流が増加する。上記素子の微細化に伴い回路規
模が大きくなり、全体としての素子数の増大に伴う直流
リーク電流も増大する。このようにリーク電流が増加す
ると、Ｉｄｄｑ（直流リーク電流）試験において、測定
された電流がリーク電流によるものか、あるいは回路の
短絡によるものかの区別をすることができなくなり、半
導体集積回路の良否を診断することができなくなる。
【０００４】これを解決するために上記のようにＣＭＯ
Ｓ集積回路を各回路ブロックに分割し、それぞれに電源
供給線と電源供給端子を設けて、回路ブロック毎にリー
ク電流を測定すると、ＣＭＯＳ集積回路の本来の動作時
に電源インピーダンスが高くなり、特に電源端子から離
れた個所では、かかる電源インピーダンスによる電源ノ
イズが無視できなくなってしまうという問題が生じる。
Ｓ集積回路を各回路ブロックに分割し、それぞれに電源
供給線と電源供給端子を設けて、回路ブロック毎にリー
ク電流を測定すると、ＣＭＯＳ集積回路の本来の動作時
に電源インピーダンスが高くなり、特に電源端子から離
れた個所では、かかる電源インピーダンスによる電源ノ
イズが無視できなくなってしまうという問題が生じる。
【０００５】本発明の目的は、簡単な構成で精度の高い
直流リーク電流試験を可能とし、動作の安定化を実現し
たＣＭＯＳ集積回路装置と試験方法を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な技
術は、本明細書の記述および添付図面から明らかになる
であろう。
直流リーク電流試験を可能とし、動作の安定化を実現し
たＣＭＯＳ集積回路装置と試験方法を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な技
術は、本明細書の記述および添付図面から明らかになる
であろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ＣＭＯＳ集積回路を複数の
回路ブロックに分割して、それぞれ対応して電源供給線
及び電源供給端子を設けるとともに、上記隣接する回路
ブロック間で上記電源供給線を相互に接続するＭＯＳス
イッチ及びそのスイッチ制御を行う制御回路を設けて、
直流試験モードのときに上記制御回路により上記ＭＯＳ
スイッチをオフ状態にして特定の回路ブロックの電源供
給線をそれと隣接する他の回路ブロックの電源供給線と
分離させる。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ＣＭＯＳ集積回路を複数の
回路ブロックに分割して、それぞれ対応して電源供給線
及び電源供給端子を設けるとともに、上記隣接する回路
ブロック間で上記電源供給線を相互に接続するＭＯＳス
イッチ及びそのスイッチ制御を行う制御回路を設けて、
直流試験モードのときに上記制御回路により上記ＭＯＳ
スイッチをオフ状態にして特定の回路ブロックの電源供
給線をそれと隣接する他の回路ブロックの電源供給線と
分離させる。
【０００７】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。ＣＭＯＳ集積回路をＮ行とＭ列からなる複数に分割
されてなる回路ブロックに分割し、これら回路ブロック
にそれぞれ対応して電源供給線及び電源供給端子を設
け、上記隣接する回路ブロック間で上記電源供給線を相
互に接続するＭＯＳスイッチを設け、上記ＭＯＳスイッ
チのうちＮ行毎に分割する第１群のＭＯＳスイッチのゲ
ートを第１の制御線群に接続し、Ｍ列毎に分割する第２
群のＭＯＳスイッチのゲートを第２の制御線群に接続
し、直流試験モードのときに制御回路により第１と第２
の制御線群に供給するスイッチ制御信号を形成して列毎
に同時にＭ個の回路ブロックに対して直流試験モードを
行い、基準値より越えないときには、上記Ｍ個単位での
試験を行い、基準値を越えたときにＭ個の中から１つの
回路ブロックを選ぶようにする。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。ＣＭＯＳ集積回路をＮ行とＭ列からなる複数に分割
されてなる回路ブロックに分割し、これら回路ブロック
にそれぞれ対応して電源供給線及び電源供給端子を設
け、上記隣接する回路ブロック間で上記電源供給線を相
互に接続するＭＯＳスイッチを設け、上記ＭＯＳスイッ
チのうちＮ行毎に分割する第１群のＭＯＳスイッチのゲ
ートを第１の制御線群に接続し、Ｍ列毎に分割する第２
群のＭＯＳスイッチのゲートを第２の制御線群に接続
し、直流試験モードのときに制御回路により第１と第２
の制御線群に供給するスイッチ制御信号を形成して列毎
に同時にＭ個の回路ブロックに対して直流試験モードを
行い、基準値より越えないときには、上記Ｍ個単位での
試験を行い、基準値を越えたときにＭ個の中から１つの
回路ブロックを選ぶようにする。
【０００８】
【発明の実施の形態】図１には、本発明に係るＣＭＯＳ
集積回路装置の電源供給線の一実施例を説明するための
概略ブロック図が示されている。この実施例では、特に
制限されないが、１つの半導体基板１に形成される回路
を９個のブロックに分割し、それぞれの各ブロックに対
して電源供給端子４及び電源供給線５が設けられる。そ
して、前記のように直流リーク試験を行いつつ、通常の
動作時の電源インーピーダンスを低くするために、各回
路ブロックの電源供給線５は、互いに隣接するものとス
イッチＭＯＳＦＥＴ２によって相互に接続される。
集積回路装置の電源供給線の一実施例を説明するための
概略ブロック図が示されている。この実施例では、特に
制限されないが、１つの半導体基板１に形成される回路
を９個のブロックに分割し、それぞれの各ブロックに対
して電源供給端子４及び電源供給線５が設けられる。そ
して、前記のように直流リーク試験を行いつつ、通常の
動作時の電源インーピーダンスを低くするために、各回
路ブロックの電源供給線５は、互いに隣接するものとス
イッチＭＯＳＦＥＴ２によって相互に接続される。
【０００９】上記のようなスイッチＭＯＳＦＥＴ２を設
けることにより、かかるスイッチＭＯＳＦＥＴがオン状
態にされた状態でみると、１つの半導体基板１において
は電源供給線５が網目状に形成されることになる。上記
スイッチＭＯＳＦＥＴ２のゲートは、特に制限されない
が、制御線７─１と７−２に対して共通に接続される。
つまり、横方向に並んで配置されるスイッチＭＯＳＦＥ
Ｔ２のゲートは、上記制御線７−１に代表される制御線
に接続され、縦方向に並んで配置されるスイッチＭＯＳ
ＦＥＴ２のゲートは、上記制御線７─２に代表される制
御線に接続される。これらの制御線７−１、７─２は、
直流リーク試験時と通常動作時に応じて上記スイッチＭ
ＯＳＦＥＴ２のスイッチ制御を行う制御回路６により形
成された制御信号が共通に供給される。
けることにより、かかるスイッチＭＯＳＦＥＴがオン状
態にされた状態でみると、１つの半導体基板１において
は電源供給線５が網目状に形成されることになる。上記
スイッチＭＯＳＦＥＴ２のゲートは、特に制限されない
が、制御線７─１と７−２に対して共通に接続される。
つまり、横方向に並んで配置されるスイッチＭＯＳＦＥ
Ｔ２のゲートは、上記制御線７−１に代表される制御線
に接続され、縦方向に並んで配置されるスイッチＭＯＳ
ＦＥＴ２のゲートは、上記制御線７─２に代表される制
御線に接続される。これらの制御線７−１、７─２は、
直流リーク試験時と通常動作時に応じて上記スイッチＭ
ＯＳＦＥＴ２のスイッチ制御を行う制御回路６により形
成された制御信号が共通に供給される。
【００１０】上記制御回路６は、特に制限されないが、
直流試験モードのときには、適当な制御端子から供給さ
れる制御信号に応答して、上記スイッチＭＯＳＦＥＴ２
をオフ状態にさせるような制御信号を形成して、上記制
御線７−１，７−２等に供給する。この結果、上記の試
験モードのときには上記スイッチＭＯＳＦＥＴ２が全て
オフ状態にされる。それ故、個々の回路ブロックに対応
して電源供給線５が分離される。このため、例えばリー
ク試験が行われる回路ブロック８についてみると、スイ
ッチＭＯＳＦＥＴ２がオフ状態であるため、それに対応
した電源端子４に流れるリーク電流は、かかる回路ブロ
ック８において発生したもののみとなり、電源供給線の
短絡による短絡電流との区別が可能となり、かかる直流
試験を行うようにすることができる。以下、同様に残り
８個の回路ブロックにおいても、上記同様に回路ブロッ
ク単位での直流リーク電流Ｉｄｄｑの測定を行うように
することができる。
直流試験モードのときには、適当な制御端子から供給さ
れる制御信号に応答して、上記スイッチＭＯＳＦＥＴ２
をオフ状態にさせるような制御信号を形成して、上記制
御線７−１，７−２等に供給する。この結果、上記の試
験モードのときには上記スイッチＭＯＳＦＥＴ２が全て
オフ状態にされる。それ故、個々の回路ブロックに対応
して電源供給線５が分離される。このため、例えばリー
ク試験が行われる回路ブロック８についてみると、スイ
ッチＭＯＳＦＥＴ２がオフ状態であるため、それに対応
した電源端子４に流れるリーク電流は、かかる回路ブロ
ック８において発生したもののみとなり、電源供給線の
短絡による短絡電流との区別が可能となり、かかる直流
試験を行うようにすることができる。以下、同様に残り
８個の回路ブロックにおいても、上記同様に回路ブロッ
ク単位での直流リーク電流Ｉｄｄｑの測定を行うように
することができる。
【００１１】制御回路６は、通常の動作モードのときに
は上記ＭＯＳＦＥＴ２をオン状態にさせる制御信号を形
成し、制御線７−１、７─２等に供給する。これにより
全てのスイッチＭＯＳＦＥＴ２がオン状態となり、電源
供給線５は回路ブロック間で互いに接続された状態にさ
れる。このため、各回路ブロックにおいて、それに対応
する電源供給端子４に対して遠端部に設けられた回路に
おいては、上記スイッチＭＯＳＦＥＴ２を介してそれと
隣接する他の回路ブロックの電源供給端子４からの電流
供給も行われることとなり、電源インピーダンスの大幅
な低減が可能になる。つまり、上記ＭＯＳＦＥＴ２のオ
ン抵抗を無視し、単純化して考えてみるならば、２つの
回路ブロックからほぼ同じ電源供給線で動作電圧が供給
される構成では、電源インピーダンスは半分に低下し、
３つの回路ブロックから供給されるならば１／３に低下
し、４つの回路ブロックから供給されるならば１／４に
低下する。
は上記ＭＯＳＦＥＴ２をオン状態にさせる制御信号を形
成し、制御線７−１、７─２等に供給する。これにより
全てのスイッチＭＯＳＦＥＴ２がオン状態となり、電源
供給線５は回路ブロック間で互いに接続された状態にさ
れる。このため、各回路ブロックにおいて、それに対応
する電源供給端子４に対して遠端部に設けられた回路に
おいては、上記スイッチＭＯＳＦＥＴ２を介してそれと
隣接する他の回路ブロックの電源供給端子４からの電流
供給も行われることとなり、電源インピーダンスの大幅
な低減が可能になる。つまり、上記ＭＯＳＦＥＴ２のオ
ン抵抗を無視し、単純化して考えてみるならば、２つの
回路ブロックからほぼ同じ電源供給線で動作電圧が供給
される構成では、電源インピーダンスは半分に低下し、
３つの回路ブロックから供給されるならば１／３に低下
し、４つの回路ブロックから供給されるならば１／４に
低下する。
【００１２】上記のように網目状に電源供給線５が相互
に接続された状態では、各回路ブロックのどの位置に設
けられたゲート回路等の単位回路における電源インピー
ダンスは、上記網目状の電源供給線によって全体的に均
一の低電源インピーダンスにされる。それ故、ＣＭＯＳ
ゲート回路等において、入力信号のレベルが変化したと
き、それに応じて出力信号が変化するときに流れる貫通
電流や負荷容量のチャージアップ電流に対応した電流供
給が充分に行われて、電源供給線５に発生するノイズレ
ベルを小さく抑えることができ、上記ＣＭＯＳゲート回
路等の動作の安定化を図ることができる。
に接続された状態では、各回路ブロックのどの位置に設
けられたゲート回路等の単位回路における電源インピー
ダンスは、上記網目状の電源供給線によって全体的に均
一の低電源インピーダンスにされる。それ故、ＣＭＯＳ
ゲート回路等において、入力信号のレベルが変化したと
き、それに応じて出力信号が変化するときに流れる貫通
電流や負荷容量のチャージアップ電流に対応した電流供
給が充分に行われて、電源供給線５に発生するノイズレ
ベルを小さく抑えることができ、上記ＣＭＯＳゲート回
路等の動作の安定化を図ることができる。
【００１３】ＣＭＯＳ集積回路装置における上記リーク
電流のプロセスバラツキは比較的大きい。つまり、上記
のように回路ブロックを分割した場合、必然的にプロセ
スバラツキのワーストケースを想定して回路ブロックの
大きさを決める必要がある。このようなワーストケース
に対して、平均的なリーク電流値は大幅に小さい。そこ
で、本願発明者等においては試験時間の短縮化のために
複数の回路ブロック単位で試験を行い、かかる回路ブロ
ック単位でリーク電流が基準値を越えた場合に限って回
路ブロックを個別に試験することを考えた。
電流のプロセスバラツキは比較的大きい。つまり、上記
のように回路ブロックを分割した場合、必然的にプロセ
スバラツキのワーストケースを想定して回路ブロックの
大きさを決める必要がある。このようなワーストケース
に対して、平均的なリーク電流値は大幅に小さい。そこ
で、本願発明者等においては試験時間の短縮化のために
複数の回路ブロック単位で試験を行い、かかる回路ブロ
ック単位でリーク電流が基準値を越えた場合に限って回
路ブロックを個別に試験することを考えた。
【００１４】図２には、この発明に係るＣＭＯＳ集積回
路装置の電源供給線とその試験方法を説明するための他
の一実施例の概略ブロック図が示されている。この実施
例では、上記のように試験の効率化のために、特に制限
されないが、半導体基板１に分割して形成される回路ブ
ロックが３行、３列のように分けられる。そして、回路
ブロックを行単位で分割するスイッチＭＯＳＦＥＴのゲ
ートには、横方向に並んで配列されるスイッチＭＯＳＦ
ＥＴ２のゲートがそれぞれ制御線７−１ａ，７−１ｂに
接続される。回路ブロックを列単位で分割するスイッチ
ＭＯＳＦＥＴのゲートには、縦方向に並んで配列される
スイッチＭＯＳＦＥＴ２のゲートがそれぞれ制御線７−
２ａ，７−２ｂに接続される。
路装置の電源供給線とその試験方法を説明するための他
の一実施例の概略ブロック図が示されている。この実施
例では、上記のように試験の効率化のために、特に制限
されないが、半導体基板１に分割して形成される回路ブ
ロックが３行、３列のように分けられる。そして、回路
ブロックを行単位で分割するスイッチＭＯＳＦＥＴのゲ
ートには、横方向に並んで配列されるスイッチＭＯＳＦ
ＥＴ２のゲートがそれぞれ制御線７−１ａ，７−１ｂに
接続される。回路ブロックを列単位で分割するスイッチ
ＭＯＳＦＥＴのゲートには、縦方向に並んで配列される
スイッチＭＯＳＦＥＴ２のゲートがそれぞれ制御線７−
２ａ，７−２ｂに接続される。
【００１５】上記のような合計４本の制御線７−１ａな
いし７−２ｂは、それぞれ行単位あるいは列単位での回
路ブロックの分離を行うようにするために、制御回路６
において４通りの制御信号が形成されてそれぞれに供給
される。これにより、例えば、試験動作モードのときに
制御回路６において、列方向に延長される制御線７−２
ａと制御線７−２ｂとに供給される制御信号をスイッチ
ＭＯＳＦＥＴ２のオフレベルにし、行方向に延長される
制御線７−１ａと７─ｂをスイッチＭＯＳＦＥＴ２のオ
ンレベルにする。
いし７−２ｂは、それぞれ行単位あるいは列単位での回
路ブロックの分離を行うようにするために、制御回路６
において４通りの制御信号が形成されてそれぞれに供給
される。これにより、例えば、試験動作モードのときに
制御回路６において、列方向に延長される制御線７−２
ａと制御線７−２ｂとに供給される制御信号をスイッチ
ＭＯＳＦＥＴ２のオフレベルにし、行方向に延長される
制御線７−１ａと７─ｂをスイッチＭＯＳＦＥＴ２のオ
ンレベルにする。
【００１６】上記の状態では、回路ブロック群８’のよ
うに列方向に配列された３個の回路ブロックのみの電源
供給線５は互いに接続され、３個の回路ブロックを纏め
てリーク電流試験が可能になる。このような３つの回路
ブロック毎でのリーク電流の試験に合格したものは、必
然的に単位の回路ブロックでのリーク試験でも合格する
ものであるから、次の列の３個の回路ブロックでの試験
に移行する。上記回路ブロック群８’において、上記の
ようなワーストケースに相当する回路ブロックが存在す
る場合には、リーク電流値は基準値以上にされる。この
ときには、制御線７−１ａと７─１ｂをスイッチＭＯＳ
ＦＥＴ２のオフレベルにし、上記図１の実施例と同様に
個別の回路ブロック毎にリーク試験を行うようにする。
うに列方向に配列された３個の回路ブロックのみの電源
供給線５は互いに接続され、３個の回路ブロックを纏め
てリーク電流試験が可能になる。このような３つの回路
ブロック毎でのリーク電流の試験に合格したものは、必
然的に単位の回路ブロックでのリーク試験でも合格する
ものであるから、次の列の３個の回路ブロックでの試験
に移行する。上記回路ブロック群８’において、上記の
ようなワーストケースに相当する回路ブロックが存在す
る場合には、リーク電流値は基準値以上にされる。この
ときには、制御線７−１ａと７─１ｂをスイッチＭＯＳ
ＦＥＴ２のオフレベルにし、上記図１の実施例と同様に
個別の回路ブロック毎にリーク試験を行うようにする。
【００１７】リーク電流の分布は、平均的なものが最も
多く上記ワーストケースに相当するものは全体の数％程
度に満たないと考えられる。。したがって、全体の試験
回数でみると上記のような複数回路ブロック毎での１次
試験を行うようにすることにより、大半のＣＭＯＳ集積
回路装置おいては、上記一次試験のみの３回程度で済む
ものとなり、大幅な試験時間の短縮化が期待できるもの
となる。
多く上記ワーストケースに相当するものは全体の数％程
度に満たないと考えられる。。したがって、全体の試験
回数でみると上記のような複数回路ブロック毎での１次
試験を行うようにすることにより、大半のＣＭＯＳ集積
回路装置おいては、上記一次試験のみの３回程度で済む
ものとなり、大幅な試験時間の短縮化が期待できるもの
となる。
【００１８】図３には、図１と図２の実施例に用いられ
るスイッチＭＯＳＦＥＴ２の具体的回路図が示されてい
る。この実施例では、スイッチＭＯＳＦＥＴ２として、
Ｎチャンネル型ＭＯＳＦＥＴＱ１と、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ２とが並列接続されてなるＣＭＯＳスイッ
チが用いられる。このＣＭＯＳスイッチは、１つの回路
ブロックに対応した電源供給線５Ａと、他の回路ブロッ
クに対応した電源供給線５Ｂとの間に設けられる。上記
Ｎチャンネル型ＭＯＳＦＥＴＱ１のゲートには、上記制
御線７−１からの制御信号が供給され、このＭＯＳＦＥ
ＴＱ１に対してＰチャンネル型ＭＯＳＦＥＴＱ２も同時
にオン状態／オフ状態にするために、インバータ回路Ｉ
Ｖを介して上記制御線７−１の制御信号が反転してＰチ
ャンネル型ＭＯＳＦＥＴＱ２のゲートに供給される。
るスイッチＭＯＳＦＥＴ２の具体的回路図が示されてい
る。この実施例では、スイッチＭＯＳＦＥＴ２として、
Ｎチャンネル型ＭＯＳＦＥＴＱ１と、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ２とが並列接続されてなるＣＭＯＳスイッ
チが用いられる。このＣＭＯＳスイッチは、１つの回路
ブロックに対応した電源供給線５Ａと、他の回路ブロッ
クに対応した電源供給線５Ｂとの間に設けられる。上記
Ｎチャンネル型ＭＯＳＦＥＴＱ１のゲートには、上記制
御線７−１からの制御信号が供給され、このＭＯＳＦＥ
ＴＱ１に対してＰチャンネル型ＭＯＳＦＥＴＱ２も同時
にオン状態／オフ状態にするために、インバータ回路Ｉ
Ｖを介して上記制御線７−１の制御信号が反転してＰチ
ャンネル型ＭＯＳＦＥＴＱ２のゲートに供給される。
【００１９】上記制御線７−１のレベルが電源電圧のよ
うなハイレベルなら、Ｎチャンネル型ＭＯＳＦＥＴＱ１
がオン状態にされ、上記インバータ回路ＩＶの出力信号
がロウレベルにされるめたにＰチャンネル型ＭＯＳＦＥ
ＴＱ２もオン状態にされる。逆に、上記制御線７−１の
レベルが回路の接地電位のようなロウレベルなら、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ１がオフ状態にされ、上記イ
ンバータ回路ＩＶの出力信号がハイレベルにされるめた
にＰチャンネル型ＭＯＳＦＥＴＱ２もオフ状態にされ
る。この実施例の半導体集積回路装置は、上記のような
ＣＭＯＳ回路を前提としているので、スイッチＭＯＳＦ
ＥＴも上記のようなＣＭＯＳ回路で構成するこに格別の
問題はなく、それにより電源供給線間を低いオン抵抗値
で接続することができるものとなる。
うなハイレベルなら、Ｎチャンネル型ＭＯＳＦＥＴＱ１
がオン状態にされ、上記インバータ回路ＩＶの出力信号
がロウレベルにされるめたにＰチャンネル型ＭＯＳＦＥ
ＴＱ２もオン状態にされる。逆に、上記制御線７−１の
レベルが回路の接地電位のようなロウレベルなら、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ１がオフ状態にされ、上記イ
ンバータ回路ＩＶの出力信号がハイレベルにされるめた
にＰチャンネル型ＭＯＳＦＥＴＱ２もオフ状態にされ
る。この実施例の半導体集積回路装置は、上記のような
ＣＭＯＳ回路を前提としているので、スイッチＭＯＳＦ
ＥＴも上記のようなＣＭＯＳ回路で構成するこに格別の
問題はなく、それにより電源供給線間を低いオン抵抗値
で接続することができるものとなる。
【００２０】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ＣＭＯＳ集積回路を複数の回路ブロックに分割
して、それぞれ対応して電源供給線及び電源供給端子を
設けるとともに、上記隣接する回路ブロック間で上記電
源供給線を相互に接続するＭＯＳスイッチ及びそのスイ
ッチ制御を行う制御回路を設けて、直流試験モードのと
きに上記制御回路により上記ＭＯＳスイッチをオフ状態
にして特定の回路ブロックの電源供給線をそれと隣接す
る他の回路ブロックの電源供給線と分離させることよ
り、リーク電流試験を可能にしつつ、通常動作時には上
記スイッチＭＯＳＦＥＴのオン状態により電源インピー
ダンスを低くして動作の安定化を図ることができるとい
う効果が得られる。
記の通りである。すなわち、 （１） ＣＭＯＳ集積回路を複数の回路ブロックに分割
して、それぞれ対応して電源供給線及び電源供給端子を
設けるとともに、上記隣接する回路ブロック間で上記電
源供給線を相互に接続するＭＯＳスイッチ及びそのスイ
ッチ制御を行う制御回路を設けて、直流試験モードのと
きに上記制御回路により上記ＭＯＳスイッチをオフ状態
にして特定の回路ブロックの電源供給線をそれと隣接す
る他の回路ブロックの電源供給線と分離させることよ
り、リーク電流試験を可能にしつつ、通常動作時には上
記スイッチＭＯＳＦＥＴのオン状態により電源インピー
ダンスを低くして動作の安定化を図ることができるとい
う効果が得られる。
【００２１】（２） 上記複数からなる回路ブロック
を、Ｎ行とＭ列からなる複数に分割し、上記制御回路
は、Ｎ行毎に分割する第１の制御線群と、上記Ｍ列毎に
分割する第２の制御線群とを有し、上記行毎に分割する
ＭＯＳスイッチと列毎に分割するＭＯＳスイッチのゲー
トにそれぞれ共通に対応する制御信号を供給することに
より、複数ブロック単位での試験もできるから試験を効
率化することができるという効果が得られる。
を、Ｎ行とＭ列からなる複数に分割し、上記制御回路
は、Ｎ行毎に分割する第１の制御線群と、上記Ｍ列毎に
分割する第２の制御線群とを有し、上記行毎に分割する
ＭＯＳスイッチと列毎に分割するＭＯＳスイッチのゲー
トにそれぞれ共通に対応する制御信号を供給することに
より、複数ブロック単位での試験もできるから試験を効
率化することができるという効果が得られる。
【００２２】（３） 上記スイッチとしてＮチャンネル
型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとを並列
接続してなるＣＭＯＳスイッチを用いることにより、電
源供給線間を低いオン抵抗でしかもレベル損失なく接続
されることができるという効果が得られる。
型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとを並列
接続してなるＣＭＯＳスイッチを用いることにより、電
源供給線間を低いオン抵抗でしかもレベル損失なく接続
されることができるという効果が得られる。
【００２３】（４） ＣＭＯＳ集積回路をＮ行とＭ列か
らなる複数に分割されてなる回路ブロックに分割し、こ
れら回路ブロックにそれぞれ対応して電源供給線及び電
源供給端子を設け、上記隣接する回路ブロック間で上記
電源供給線を相互に接続するＭＯＳスイッチを設け、上
記ＭＯＳスイッチのうちＮ行毎に分割する第１群のＭＯ
Ｓスイッチのゲートを第１の制御線群に接続し、Ｍ列毎
に分割する第２群のＭＯＳスイッチのゲートを第２の制
御線群に接続し、直流試験モードのときに制御回路によ
り第１と第２の制御線群に供給するスイッチ制御信号を
形成して列毎に同時にＭ個の回路ブロックに対して直流
試験モードを行い、基準値より越えないときには、上記
Ｍ個単位での試験を行い、基準値を越えたときにＭ個の
中から１つの回路ブロックを選ぶようにすることによ
り、試験時間の短縮化を図ることができるという効果が
得られる。
らなる複数に分割されてなる回路ブロックに分割し、こ
れら回路ブロックにそれぞれ対応して電源供給線及び電
源供給端子を設け、上記隣接する回路ブロック間で上記
電源供給線を相互に接続するＭＯＳスイッチを設け、上
記ＭＯＳスイッチのうちＮ行毎に分割する第１群のＭＯ
Ｓスイッチのゲートを第１の制御線群に接続し、Ｍ列毎
に分割する第２群のＭＯＳスイッチのゲートを第２の制
御線群に接続し、直流試験モードのときに制御回路によ
り第１と第２の制御線群に供給するスイッチ制御信号を
形成して列毎に同時にＭ個の回路ブロックに対して直流
試験モードを行い、基準値より越えないときには、上記
Ｍ個単位での試験を行い、基準値を越えたときにＭ個の
中から１つの回路ブロックを選ぶようにすることによ
り、試験時間の短縮化を図ることができるという効果が
得られる。
【００２４】以上本発明者によりなされた発明を実施例
に基づき具体的に説明したが、本願発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。ＭＯＳスイ
ッチは、Ｐチャンネル型ＭＯＳＦＥＴ又はＮチャンネル
型ＭＯＳＦＥＴのみから構成されてもよい。Ｎチャンネ
ル型ＭＯＳＦＥＴを用い、かつ動作電圧が正の電圧のと
きには、チャージポンプ回路を設け、制御線に供給され
る制御電圧のハイレベルを電源電圧に対してそのしきい
値電圧以上に高くしてＮチャンネル型ＭＯＳＦＥＴをオ
ン状態にすればよい。スイッチＭＯＳＦＥＴを制御する
制御回路６は、外部端子又は試験用パッドのみから構成
されてもよい。つまり、試験動作のときにかかる外部端
子又は試験用バッドから直接的に上記スイッチＭＯＳＦ
ＥＴのオンレベル／オフレベルを供給するようにしても
よい。
に基づき具体的に説明したが、本願発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。ＭＯＳスイ
ッチは、Ｐチャンネル型ＭＯＳＦＥＴ又はＮチャンネル
型ＭＯＳＦＥＴのみから構成されてもよい。Ｎチャンネ
ル型ＭＯＳＦＥＴを用い、かつ動作電圧が正の電圧のと
きには、チャージポンプ回路を設け、制御線に供給され
る制御電圧のハイレベルを電源電圧に対してそのしきい
値電圧以上に高くしてＮチャンネル型ＭＯＳＦＥＴをオ
ン状態にすればよい。スイッチＭＯＳＦＥＴを制御する
制御回路６は、外部端子又は試験用パッドのみから構成
されてもよい。つまり、試験動作のときにかかる外部端
子又は試験用バッドから直接的に上記スイッチＭＯＳＦ
ＥＴのオンレベル／オフレベルを供給するようにしても
よい。
【００２５】回路ブロックは、一定の幾何学的な大きさ
に決められる必要はない。例えば、ＣＭＯＳ集積回路装
置が、演算回路、メモリ回路、Ａ／Ｄ変換回路やＤ／Ａ
変換回路、入出力インターフェイス回路、信号変換回路
等の機能ブロック毎に分けられている場合、上記１又は
複数の機能単位で回路ブロックを構成して電源供給線を
分割するようにすればよい。それ故、複数の回路ブロッ
クは、常に行、列のように規則的に分割される必要はな
く、その回路構成に応じて適宜に分割されるものであ
る。この発明は、ＣＭＯＳ集積回路装置と試験方法に広
く利用できるものである。
に決められる必要はない。例えば、ＣＭＯＳ集積回路装
置が、演算回路、メモリ回路、Ａ／Ｄ変換回路やＤ／Ａ
変換回路、入出力インターフェイス回路、信号変換回路
等の機能ブロック毎に分けられている場合、上記１又は
複数の機能単位で回路ブロックを構成して電源供給線を
分割するようにすればよい。それ故、複数の回路ブロッ
クは、常に行、列のように規則的に分割される必要はな
く、その回路構成に応じて適宜に分割されるものであ
る。この発明は、ＣＭＯＳ集積回路装置と試験方法に広
く利用できるものである。
【００２６】
【発明の効果】本願によって開示される発明のうち代表
的なものによって得られる効果を簡単に説明をすれば、
下記の通りである。すなわち、ＣＭＯＳ集積回路を複数
の回路ブロックに分割して、それぞれ対応して電源供給
線及び電源供給端子を設けるとともに、上記隣接する回
路ブロック間で上記電源供給線を相互に接続するＭＯＳ
スイッチ及びそのスイッチ制御を行う制御回路を設け
て、直流試験モードのときに上記制御回路により上記Ｍ
ＯＳスイッチをオフ状態にして特定の回路ブロックの電
源供給線をそれと隣接する他の回路ブロックの電源供給
線と分離させることより、リーク電流試験を可能にしつ
つ、通常動作時には上記スイッチＭＯＳＦＥＴのオン状
態により電源インピーダンスを低くして動作の安定化を
図ることができる。
的なものによって得られる効果を簡単に説明をすれば、
下記の通りである。すなわち、ＣＭＯＳ集積回路を複数
の回路ブロックに分割して、それぞれ対応して電源供給
線及び電源供給端子を設けるとともに、上記隣接する回
路ブロック間で上記電源供給線を相互に接続するＭＯＳ
スイッチ及びそのスイッチ制御を行う制御回路を設け
て、直流試験モードのときに上記制御回路により上記Ｍ
ＯＳスイッチをオフ状態にして特定の回路ブロックの電
源供給線をそれと隣接する他の回路ブロックの電源供給
線と分離させることより、リーク電流試験を可能にしつ
つ、通常動作時には上記スイッチＭＯＳＦＥＴのオン状
態により電源インピーダンスを低くして動作の安定化を
図ることができる。
【００２７】ＣＭＯＳ集積回路をＮ行とＭ列からなる複
数に分割されてなる回路ブロックに分割し、これら回路
ブロックにそれぞれ対応して電源供給線及び電源供給端
子を設け、上記隣接する回路ブロック間で上記電源供給
線を相互に接続するＭＯＳスイッチを設け、上記ＭＯＳ
スイッチのうちＮ行毎に分割する第１群のＭＯＳスイッ
チのゲートを第１の制御線群に接続し、Ｍ列毎に分割す
る第２群のＭＯＳスイッチのゲートを第２の制御線群に
接続し、直流試験モードのときに制御回路により第１と
第２の制御線群に供給するスイッチ制御信号を形成して
列毎に同時にＭ個の回路ブロックに対して直流試験モー
ドを行い、基準値より越えないときには、上記Ｍ個単位
での試験を行い、基準値を越えたときにＭ個の中から１
つの回路ブロックを選ぶようにすることにより、試験時
間の短縮化を図ることができる。
数に分割されてなる回路ブロックに分割し、これら回路
ブロックにそれぞれ対応して電源供給線及び電源供給端
子を設け、上記隣接する回路ブロック間で上記電源供給
線を相互に接続するＭＯＳスイッチを設け、上記ＭＯＳ
スイッチのうちＮ行毎に分割する第１群のＭＯＳスイッ
チのゲートを第１の制御線群に接続し、Ｍ列毎に分割す
る第２群のＭＯＳスイッチのゲートを第２の制御線群に
接続し、直流試験モードのときに制御回路により第１と
第２の制御線群に供給するスイッチ制御信号を形成して
列毎に同時にＭ個の回路ブロックに対して直流試験モー
ドを行い、基準値より越えないときには、上記Ｍ個単位
での試験を行い、基準値を越えたときにＭ個の中から１
つの回路ブロックを選ぶようにすることにより、試験時
間の短縮化を図ることができる。
【図１】この発明に係るＣＭＯＳ集積回路装置の電源供
給線の一実施例を示す概略ブロック図である。
給線の一実施例を示す概略ブロック図である。
【図２】この発明に係るＣＭＯＳ集積回路装置の電源供
給線の他の一実施例と試験方法を説明するための概略ブ
ロック図である。
給線の他の一実施例と試験方法を説明するための概略ブ
ロック図である。
【図３】この発明に係るＣＭＯＳ集積回路装置に用いら
れるスイッチの一実施例を示す回路図である。
れるスイッチの一実施例を示す回路図である。
１…半導体基板、２・・スイッチＭＯＳＦＥＴ、４…電
源供給端子、５…電源供給線、６…制御回路、７─１ａ
〜７−２ｂ…制御線、８…回路ブロック、８’…回路ブ
ロック群。
源供給端子、５…電源供給線、６…制御回路、７─１ａ
〜７−２ｂ…制御線、８…回路ブロック、８’…回路ブ
ロック群。
Claims (4)
- 【請求項１】 複数に分割されてなる回路ブロックと、 上記回路ブロックにそれぞれ対応して設けられた電源供
給線及び電源供給端子と、 上記隣接する回路ブロック間で上記電源供給線を相互に
接続するＭＯＳスイッチと、 上記ＭＯＳスイッチのスイッチ制御を行う制御回路を備
え、 上記制御回路は、直流試験モードのときに特定の１ない
し複数の回路ブロックの電源供給線をそれと隣接する他
の回路ブロックの電源供給線とを分離させるよう上記Ｍ
ＯＳスイッチをオフ状態にし、通常動作モードのときに
は上記ＭＯＳスイッチをオン状態にさせてなることを特
徴とするＣＭＯＳ集積回路装置。 - 【請求項２】 上記複数からなる回路ブロックは、Ｎ行
とＭ列からなる複数に分割されてなり、 上記制御回路は、Ｎ行毎に分割する第１の制御線群と、
上記Ｍ列毎に分割する第２の制御線群とを有し、上記行
毎に分割するＭＯＳスイッチと列毎に分割するＭＯＳス
イッチのゲートにそれぞれ共通に対応する制御信号を供
給するものであることを特徴とする請求項１のＣＭＯＳ
集積回路装置。 - 【請求項３】 上記スイッチは、Ｎチャンネル型ＭＯＳ
ＦＥＴとＰチャンネル型ＭＯＳＦＥＴとが並列接続され
てなるＣＭＯＳスイッチにより構成されるものであるこ
とを特徴とする請求項１又は請求項２のＣＭＯＳ集積回
路装置。 - 【請求項４】 Ｎ行とＭ列からなる複数に分割されてな
る回路ブロックと、 上記回路ブロックにそれぞれ対応して設けられた電源供
給線及び電源供給端子と、 上記隣接する回路ブロック間で上記電源供給線を相互に
接続するＭＯＳスイッチと、 上記Ｎ行毎に分割する第１群のＭＯＳスイッチのゲート
が共通に接続されなる第１の制御線群と、 上記Ｍ列毎に分割する第２群のＭＯＳスイッチのゲート
が共通に接続されてなる第２の制御線群とを有し、 上記第１と第２の制御線群に供給するスイッチ制御信号
を形成する制御回路を備えてなるＣＭＯＳ集積回路装置
のリーク電流試験方法であって、 直流試験モードのときに上記制御回路により、上記第１
の制御線群に供給される制御信号により上記列毎に同時
にＭ個の回路ブロックに対して複数の回路ブロックの電
源供給線を接続させた状態でリーク電流の試験を行い、 リーク電流が基準値を越えたときには上記第２の制御線
群に供給される制御信号によりＭ個の中から１つの回路
ブロックを選ぶように上記第２群のＭＯＳスイッチを選
択的にオフ状態に上記リーク電流試験を行うようにし、 リーク電流が基準値を越えないときには上記第１の制御
線群に供給される制御信号制御信号により次列に対応し
たＭ個の回路ブロックの試験に移行してなることを特徴
とするＣＭＯＳ集積回路装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9055545A JPH10242397A (ja) | 1997-02-24 | 1997-02-24 | Ｃｍｏｓ集積回路装置と試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9055545A JPH10242397A (ja) | 1997-02-24 | 1997-02-24 | Ｃｍｏｓ集積回路装置と試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242397A true JPH10242397A (ja) | 1998-09-11 |
Family
ID=13001691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9055545A Pending JPH10242397A (ja) | 1997-02-24 | 1997-02-24 | Ｃｍｏｓ集積回路装置と試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242397A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008023528A1 (en) * | 2006-08-22 | 2008-02-28 | Panasonic Corporation | Semiconductor integrated circuit and evaluation circuit for semiconductor integrated circuit |
| JP2009266877A (ja) * | 2008-04-22 | 2009-11-12 | Toppan Printing Co Ltd | 半導体評価回路及び半導体評価方法 |
| JP2010107507A (ja) * | 2008-10-30 | 2010-05-13 | Advantest Corp | 試験装置、試験方法、および、プログラム |
-
1997
- 1997-02-24 JP JP9055545A patent/JPH10242397A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008023528A1 (en) * | 2006-08-22 | 2008-02-28 | Panasonic Corporation | Semiconductor integrated circuit and evaluation circuit for semiconductor integrated circuit |
| JP2009266877A (ja) * | 2008-04-22 | 2009-11-12 | Toppan Printing Co Ltd | 半導体評価回路及び半導体評価方法 |
| JP2010107507A (ja) * | 2008-10-30 | 2010-05-13 | Advantest Corp | 試験装置、試験方法、および、プログラム |
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