JPH10242464A - 半導体装置の製造方法 - Google Patents
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- JPH10242464A JPH10242464A JP9097321A JP9732197A JPH10242464A JP H10242464 A JPH10242464 A JP H10242464A JP 9097321 A JP9097321 A JP 9097321A JP 9732197 A JP9732197 A JP 9732197A JP H10242464 A JPH10242464 A JP H10242464A
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Abstract
(57)【要約】
【課題】 せり上げプロセスを用いた絶縁ゲート型電界
効果トランジスタにおいて、ゲート電極とソースもしく
はドレイン間の電気的ショートの可能性を低減する半導
体装置の製造方法を提供すること。 【解決手段】 せり上げ膜を選択Ｓｉ膜106で形成した
後、図２(ｄ)に示すように、サイドウォール絶縁膜103
の表面層をエッチング除去する。次に、再度、サイドウ
ォール絶縁膜(第２絶縁膜109)を形成し［図２(ｅ)］、
続いて、Ｔｉなどの金属膜110を成長し［図２(ｆ)］、
所定の温度でアニール処理を施してシリサイド化し、図
２(ｇ)に示す金属シリサイド膜111を形成する。その
後、周知のプロセスを用いてＭＯＳ Ｔｒを製造する。
効果トランジスタにおいて、ゲート電極とソースもしく
はドレイン間の電気的ショートの可能性を低減する半導
体装置の製造方法を提供すること。 【解決手段】 せり上げ膜を選択Ｓｉ膜106で形成した
後、図２(ｄ)に示すように、サイドウォール絶縁膜103
の表面層をエッチング除去する。次に、再度、サイドウ
ォール絶縁膜(第２絶縁膜109)を形成し［図２(ｅ)］、
続いて、Ｔｉなどの金属膜110を成長し［図２(ｆ)］、
所定の温度でアニール処理を施してシリサイド化し、図
２(ｇ)に示す金属シリサイド膜111を形成する。その
後、周知のプロセスを用いてＭＯＳ Ｔｒを製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、絶縁ゲート型電界効果トランジスタ
の製造方法に関する。
方法に関し、特に、絶縁ゲート型電界効果トランジスタ
の製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴ない、素子寸
法の微細化が進んでいる。そして、絶縁ゲート型電界効
果トランジスタ(以下「ＭＯＳ Ｔｒ」と略記する)の微
細化においては、短チャネル効果が問題となることが知
られており、この短チャネル効果を抑制する方法の一つ
として、トランジスタのソース，ドレインの拡散層の深
さを浅くすることが考えられている。
法の微細化が進んでいる。そして、絶縁ゲート型電界効
果トランジスタ(以下「ＭＯＳ Ｔｒ」と略記する)の微
細化においては、短チャネル効果が問題となることが知
られており、この短チャネル効果を抑制する方法の一つ
として、トランジスタのソース，ドレインの拡散層の深
さを浅くすることが考えられている。
【０００３】しかし、拡散層の深さを単に浅くする方法
では、シート抵抗の増大や配線材料とのコンタクト抵抗
の増大などの問題があり、この問題を解消するため、後
記する図１１に示すように、ソース，ドレイン拡散層と
なる領域およびゲート電極上を同時に選択Ｓｉ成長によ
りせり上げる構造や、せり上げた後、成長領域をシリサ
イド化する方法が提案されている(特開平2−84740号公
報参照)。この方法によれば、浅い拡散層の形成と低抵
抗化を同時に達成することができる。
では、シート抵抗の増大や配線材料とのコンタクト抵抗
の増大などの問題があり、この問題を解消するため、後
記する図１１に示すように、ソース，ドレイン拡散層と
なる領域およびゲート電極上を同時に選択Ｓｉ成長によ
りせり上げる構造や、せり上げた後、成長領域をシリサ
イド化する方法が提案されている(特開平2−84740号公
報参照)。この方法によれば、浅い拡散層の形成と低抵
抗化を同時に達成することができる。
【０００４】ここで、従来の半導体装置の製造プロセス
について、図１１を参照して説明する。なお、図１１
は、従来の半導体装置の製造プロセスを示す工程(ａ)〜
(ｄ)からなる製造工程順断面図である。従来技術は、図
１１(ａ)に示すように、Ｓｉ基板601に素子分離膜602，
ゲート酸化膜604およびゲート電極605を形成し、続い
て、ゲート電極605にサイドウォール絶縁膜(シリコン酸
化膜603)を形成する。
について、図１１を参照して説明する。なお、図１１
は、従来の半導体装置の製造プロセスを示す工程(ａ)〜
(ｄ)からなる製造工程順断面図である。従来技術は、図
１１(ａ)に示すように、Ｓｉ基板601に素子分離膜602，
ゲート酸化膜604およびゲート電極605を形成し、続い
て、ゲート電極605にサイドウォール絶縁膜(シリコン酸
化膜603)を形成する。
【０００５】次に、図１１(ｂ)に示すように、Ｓｉ基板
601およびゲート電極605上のみに、選択的にＳｉ膜(選
択Ｓｉ膜606)を形成した後、ソース608，ドレイン607領
域を形成する。その後、図１１(ｃ)に示すように、Ｔｉ
膜609を成長し、所定の温度でアニール処理を施してシ
リサイド化した後、図１１(ｄ)に示すＴｉシリサイド膜
610を形成する。
601およびゲート電極605上のみに、選択的にＳｉ膜(選
択Ｓｉ膜606)を形成した後、ソース608，ドレイン607領
域を形成する。その後、図１１(ｃ)に示すように、Ｔｉ
膜609を成長し、所定の温度でアニール処理を施してシ
リサイド化した後、図１１(ｄ)に示すＴｉシリサイド膜
610を形成する。
【０００６】一方、上記従来技術以外に、ゲート電極の
サイドウォールとして、酸化膜表面にエピタキシャル成
長の前処理における耐エッチング性の大きい窒化膜を被
着することによって、成長前処理においてサイドウォー
ルの下部がエッチングされるのを抑制して、ゲートとソ
ース・ドレイン間のショートを防止する方法も提案され
ている(特開昭63−166271号公報参照)。
サイドウォールとして、酸化膜表面にエピタキシャル成
長の前処理における耐エッチング性の大きい窒化膜を被
着することによって、成長前処理においてサイドウォー
ルの下部がエッチングされるのを抑制して、ゲートとソ
ース・ドレイン間のショートを防止する方法も提案され
ている(特開昭63−166271号公報参照)。
【０００７】
【発明が解決しようとする課題】前述した従来技術は、
選択シリコン成長を用い、ソース，ドレイン領域とゲー
ト電極上とを同時にせり上げている。一般に、選択成長
を用いるプロセスでは、選択性の崩れなどにより絶縁膜
上へのシリコン堆積の可能性がある。例えば、ソース，
ドレイン領域およびゲート電極上への選択シリコン成長
プロセスにおいては、選択性の崩れによりゲートサイド
ウォール絶縁膜上にシリコンの結晶粒が成長した場合、
ゲート電極とソース間もしくはドレイン間がシリコン粒
で接続され、電気的にショートする可能性がある。特
に、厚いせり上げ膜を必要とする場合は、ゲート電極と
ソース，ドレイン間距離が実質的に短くなるため、より
小さいサイズの結晶粒でショートが発生することにな
る。すなわち、ゲート電極とソースもしくはドレイン間
ショートに伴うリーク電流の増大が課題となる。
選択シリコン成長を用い、ソース，ドレイン領域とゲー
ト電極上とを同時にせり上げている。一般に、選択成長
を用いるプロセスでは、選択性の崩れなどにより絶縁膜
上へのシリコン堆積の可能性がある。例えば、ソース，
ドレイン領域およびゲート電極上への選択シリコン成長
プロセスにおいては、選択性の崩れによりゲートサイド
ウォール絶縁膜上にシリコンの結晶粒が成長した場合、
ゲート電極とソース間もしくはドレイン間がシリコン粒
で接続され、電気的にショートする可能性がある。特
に、厚いせり上げ膜を必要とする場合は、ゲート電極と
ソース，ドレイン間距離が実質的に短くなるため、より
小さいサイズの結晶粒でショートが発生することにな
る。すなわち、ゲート電極とソースもしくはドレイン間
ショートに伴うリーク電流の増大が課題となる。
【０００８】本発明は、従来技術の上記課題を解決する
ためになされたものであって、第一に、せり上げプロセ
スを用いた半導体装置(ＭＯＳ Ｔｒ)において、ゲート
電極とソースもしくはドレイン間リーク電流の少ない半
導体装置の製造方法を提供することを目的とし、また、
第二に、ゲート電極とソースもしくはドレイン間の電気
的ショートの可能性を低減する半導体装置の製造方法を
提供することを目的とし、これにより、製造歩留まりや
信頼性を向上させること意図したものである。
ためになされたものであって、第一に、せり上げプロセ
スを用いた半導体装置(ＭＯＳ Ｔｒ)において、ゲート
電極とソースもしくはドレイン間リーク電流の少ない半
導体装置の製造方法を提供することを目的とし、また、
第二に、ゲート電極とソースもしくはドレイン間の電気
的ショートの可能性を低減する半導体装置の製造方法を
提供することを目的とし、これにより、製造歩留まりや
信頼性を向上させること意図したものである。
【０００９】一方、ゲート電極とソースもしくはドレイ
ン間のショートを回避するために、サイドウォールの厚
膜化が１つの手段として考えられる。しかし、イオン注
入によってソース，ドレイン領域を形成する場合、サイ
ドウォールの直下に不純物が導入されない領域が発生
し、トランジスタ特性の著しい劣化を伴う。
ン間のショートを回避するために、サイドウォールの厚
膜化が１つの手段として考えられる。しかし、イオン注
入によってソース，ドレイン領域を形成する場合、サイ
ドウォールの直下に不純物が導入されない領域が発生
し、トランジスタ特性の著しい劣化を伴う。
【００１０】そこで、本発明は、第三に、ゲート電極と
ソースもしくはドレイン間の電気的ショートの可能性を
低減すると共に、サイドウォール直下のソース，ドレイ
ン領域に浅い不純物導入層を形成する半導体装置の製造
方法を提供することを目的とし、これにより、製造歩留
まりや信頼性、さらには駆動電流を向上させることを意
図したものである。
ソースもしくはドレイン間の電気的ショートの可能性を
低減すると共に、サイドウォール直下のソース，ドレイ
ン領域に浅い不純物導入層を形成する半導体装置の製造
方法を提供することを目的とし、これにより、製造歩留
まりや信頼性、さらには駆動電流を向上させることを意
図したものである。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、(1) Ｓｉ基
板上にゲート絶縁膜を介して形成されたゲート電極の側
壁に、絶縁膜よりなるサイドウォールを形成する工程
と、(2) Ｓｉ上に選択的にＳｉ膜を成長する工程と、
(3) 前記サイドウォールの全部もしくは一部をエッチン
グ除去する工程と、(4) 前記ゲート電極の側壁に、再
度、絶縁膜よりなるサイドウォールを形成する工程と、
(5) 金属膜を成長する工程と、(6) アニール処理を施し
てＳｉ上の金属膜をシリサイド化する工程と、(7) 絶縁
膜上の未反応金属膜を除去する工程と、を含むことを特
徴とする(請求項１)。
め、本発明に係る半導体装置の製造方法は、(1) Ｓｉ基
板上にゲート絶縁膜を介して形成されたゲート電極の側
壁に、絶縁膜よりなるサイドウォールを形成する工程
と、(2) Ｓｉ上に選択的にＳｉ膜を成長する工程と、
(3) 前記サイドウォールの全部もしくは一部をエッチン
グ除去する工程と、(4) 前記ゲート電極の側壁に、再
度、絶縁膜よりなるサイドウォールを形成する工程と、
(5) 金属膜を成長する工程と、(6) アニール処理を施し
てＳｉ上の金属膜をシリサイド化する工程と、(7) 絶縁
膜上の未反応金属膜を除去する工程と、を含むことを特
徴とする(請求項１)。
【００１２】また、本発明に係る半導体装置の製造方法
は、(1) Ｓｉ基板上にゲート絶縁膜を介して形成された
ゲート電極の側壁に、少なくとも２層以上の積層構造を
持つ絶縁膜よりなるサイドウォールを形成する工程と、
(2) Ｓｉ上に選択的にＳｉ膜を成長する工程と、(3) 前
記サイドウォールの最表面層をエッチング除去する工程
と、(4) 金属膜を成長する工程と、(5) アニール処理を
施してＳｉ上の金属膜をシリサイド化する工程と、(6)
絶縁膜上の未反応金属膜を除去する工程と、を含むこと
を特徴とする(請求項２)。
は、(1) Ｓｉ基板上にゲート絶縁膜を介して形成された
ゲート電極の側壁に、少なくとも２層以上の積層構造を
持つ絶縁膜よりなるサイドウォールを形成する工程と、
(2) Ｓｉ上に選択的にＳｉ膜を成長する工程と、(3) 前
記サイドウォールの最表面層をエッチング除去する工程
と、(4) 金属膜を成長する工程と、(5) アニール処理を
施してＳｉ上の金属膜をシリサイド化する工程と、(6)
絶縁膜上の未反応金属膜を除去する工程と、を含むこと
を特徴とする(請求項２)。
【００１３】更にまた、本発明に係る半導体装置の製造
方法は、(1) Ｓｉ基板上にゲート絶縁膜を介して形成さ
れたゲート電極の側壁に、少なくとも２層以上の積層構
造を持つ絶縁膜よりなるサイドウォールを形成する工程
と、(2) Ｓｉ上に選択的にＳｉ膜を成長する工程と、
(3) 前記サイドウォールの最表面層をエッチング除去す
る工程と、(4) イオン注入により不純物を導入する工程
と、(5) アニール処理を施して前記不純物を活性化する
工程と、を含むことを特徴とする(請求項６)。
方法は、(1) Ｓｉ基板上にゲート絶縁膜を介して形成さ
れたゲート電極の側壁に、少なくとも２層以上の積層構
造を持つ絶縁膜よりなるサイドウォールを形成する工程
と、(2) Ｓｉ上に選択的にＳｉ膜を成長する工程と、
(3) 前記サイドウォールの最表面層をエッチング除去す
る工程と、(4) イオン注入により不純物を導入する工程
と、(5) アニール処理を施して前記不純物を活性化する
工程と、を含むことを特徴とする(請求項６)。
【００１４】そして、本発明に係る半導体装置の製造方
法は、 ・請求項１または請求項２に記載の金属膜として、Ｔ
ｉ，Ｗ，Ｍｏ，Ｃｏを使用すること(請求項５)、 ・請求項２または請求項６に記載の積層構造を持つサイ
ドウォール絶縁膜として、最表面層を酸化シリコン膜と
する“酸化シリコン膜と窒化シリコン膜とで構成される
積層膜”を用いること(請求項３，同７)、 ・前記酸化シリコン膜で形成されるサイドウォール表面
層の除去方法として、希ＨＦ溶液処理を用いること(請
求項４，同９)、 ・請求項６に記載の不純物のイオン注入により、サイド
ウォール直下に浅い接合を有するソース，ドレイン領域
を形成すること(請求項８)、を特徴としている。
法は、 ・請求項１または請求項２に記載の金属膜として、Ｔ
ｉ，Ｗ，Ｍｏ，Ｃｏを使用すること(請求項５)、 ・請求項２または請求項６に記載の積層構造を持つサイ
ドウォール絶縁膜として、最表面層を酸化シリコン膜と
する“酸化シリコン膜と窒化シリコン膜とで構成される
積層膜”を用いること(請求項３，同７)、 ・前記酸化シリコン膜で形成されるサイドウォール表面
層の除去方法として、希ＨＦ溶液処理を用いること(請
求項４，同９)、 ・請求項６に記載の不純物のイオン注入により、サイド
ウォール直下に浅い接合を有するソース，ドレイン領域
を形成すること(請求項８)、を特徴としている。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図１，図２および図５，図６を参照して説明する。
なお、図１および図２は、本発明の第１の実施形態を説
明する図であり、図５および図６は、本発明の第２の実
施形態を説明する図である。
て、図１，図２および図５，図６を参照して説明する。
なお、図１および図２は、本発明の第１の実施形態を説
明する図であり、図５および図６は、本発明の第２の実
施形態を説明する図である。
【００１６】（第１の実施形態）図１は、本発明の第１
の実施形態に係る半導体装置の製造プロセスを示す図で
あって、工程(ａ)〜(ｃ)からなる製造工程順断面図であ
り、図２は、図１に続く工程(ｄ)〜(ｇ)からなる製造工
程順断面図である。
の実施形態に係る半導体装置の製造プロセスを示す図で
あって、工程(ａ)〜(ｃ)からなる製造工程順断面図であ
り、図２は、図１に続く工程(ｄ)〜(ｇ)からなる製造工
程順断面図である。
【００１７】本発明の第１の実施形態では、まず、図１
(ａ)に示すように、Ｓｉ基板101に素子分離膜102を形成
した後、ゲート酸化膜およびゲート電極となるポリシリ
コン膜を形成し、フォトリソグラフィ技術によりパター
ンニングして、ゲート絶縁膜(ゲート酸化膜104)および
ゲート電極105を形成する。
(ａ)に示すように、Ｓｉ基板101に素子分離膜102を形成
した後、ゲート酸化膜およびゲート電極となるポリシリ
コン膜を形成し、フォトリソグラフィ技術によりパター
ンニングして、ゲート絶縁膜(ゲート酸化膜104)および
ゲート電極105を形成する。
【００１８】次に、ＣＶＤ(化学気相成長)法により絶縁
膜103を成長した後［図１(ａ)参照］、図１(ｂ)に示す
ように、ドライエッチによるエッチバックを行い、サイ
ドウォール絶縁膜103を形成する。続いて、ＣＶＤ法に
より、Ｓｉ基板101上およびポリＳｉ上(ゲート電極105
上)のみに、選択的にＳｉ膜(選択Ｓｉ膜106)を形成した
後、イオン注入法とアニール処理を施してソース108，
ドレイン107領域を形成する［図１(ｃ)参照］。
膜103を成長した後［図１(ａ)参照］、図１(ｂ)に示す
ように、ドライエッチによるエッチバックを行い、サイ
ドウォール絶縁膜103を形成する。続いて、ＣＶＤ法に
より、Ｓｉ基板101上およびポリＳｉ上(ゲート電極105
上)のみに、選択的にＳｉ膜(選択Ｓｉ膜106)を形成した
後、イオン注入法とアニール処理を施してソース108，
ドレイン107領域を形成する［図１(ｃ)参照］。
【００１９】次に、図２(ｄ)に示すように、サイドウォ
ール絶縁膜103の表面層を除去する。さらに、ＣＶＤ法
により絶縁膜を形成した後、ドライエッチによるエッチ
バックを行い、再度、サイドウォール絶縁膜(第２絶縁
膜109)を形成する［図２(ｅ)参照］。続いて、Ｔｉ，Ｃ
ｏ，Ｗ，Ｍｏなどの金属膜110を成長し［図２(ｆ)参
照］、所定の温度でアニール処理を施してシリサイド化
した後、ソース，ドレインおよびゲート電極領域以外の
シリサイド膜を除去し、図２(ｇ)に示す金属シリサイド
膜111を形成する。その後、周知のプロセスを用いてＭ
ＯＳ Ｔｒを製造する。
ール絶縁膜103の表面層を除去する。さらに、ＣＶＤ法
により絶縁膜を形成した後、ドライエッチによるエッチ
バックを行い、再度、サイドウォール絶縁膜(第２絶縁
膜109)を形成する［図２(ｅ)参照］。続いて、Ｔｉ，Ｃ
ｏ，Ｗ，Ｍｏなどの金属膜110を成長し［図２(ｆ)参
照］、所定の温度でアニール処理を施してシリサイド化
した後、ソース，ドレインおよびゲート電極領域以外の
シリサイド膜を除去し、図２(ｇ)に示す金属シリサイド
膜111を形成する。その後、周知のプロセスを用いてＭ
ＯＳ Ｔｒを製造する。
【００２０】（第２の実施形態）図５は、本発明の第２
の実施形態に係る半導体装置の製造プロセスを示す図で
あって、工程(ａ)〜(ｃ)からなる製造工程順断面図であ
り、図６は、図５に続く工程(ｄ)〜(ｆ)からなる製造工
程順断面図である。
の実施形態に係る半導体装置の製造プロセスを示す図で
あって、工程(ａ)〜(ｃ)からなる製造工程順断面図であ
り、図６は、図５に続く工程(ｄ)〜(ｆ)からなる製造工
程順断面図である。
【００２１】本発明の第２の実施形態では、まず、図５
(ａ)に示すように、Ｓｉ基板301に素子分離膜302を形成
した後、ゲート酸化膜およびゲート電極となるポリシリ
コン膜を形成し、フォトリソグラフィ技術によりパター
ンニングして、ゲート絶縁膜(ゲート酸化膜305)および
ゲート電極306を形成する。続いて、ＣＶＤ(化学気相成
長)法により第１層絶縁膜303と第２層絶縁膜304の積層
膜を成長した後［図５(ａ)参照］、ドライエッチによる
エッチバックを行い、図５(ｂ)に示すように、第１層絶
縁膜303と第２層絶縁膜304とからなる積層構造を持つサ
イドウォール絶縁膜を形成する。
(ａ)に示すように、Ｓｉ基板301に素子分離膜302を形成
した後、ゲート酸化膜およびゲート電極となるポリシリ
コン膜を形成し、フォトリソグラフィ技術によりパター
ンニングして、ゲート絶縁膜(ゲート酸化膜305)および
ゲート電極306を形成する。続いて、ＣＶＤ(化学気相成
長)法により第１層絶縁膜303と第２層絶縁膜304の積層
膜を成長した後［図５(ａ)参照］、ドライエッチによる
エッチバックを行い、図５(ｂ)に示すように、第１層絶
縁膜303と第２層絶縁膜304とからなる積層構造を持つサ
イドウォール絶縁膜を形成する。
【００２２】次に、図５(ｃ)に示すように、ＣＶＤ法に
よりＳｉ基板301上およびポリＳｉ上(ゲート電極306上)
のみに、選択的にＳｉ膜(選択Ｓｉ膜307)を形成した
後、イオン注入法とアニール処理を施してソース309，
ドレイン308領域を形成する。その後、図６(ｄ)に示す
ように、積層構造のゲートサイドウォール絶縁膜の第２
層絶縁膜304を除去する。
よりＳｉ基板301上およびポリＳｉ上(ゲート電極306上)
のみに、選択的にＳｉ膜(選択Ｓｉ膜307)を形成した
後、イオン注入法とアニール処理を施してソース309，
ドレイン308領域を形成する。その後、図６(ｄ)に示す
ように、積層構造のゲートサイドウォール絶縁膜の第２
層絶縁膜304を除去する。
【００２３】続いて、Ｔｉ，Ｃｏ，Ｗ，Ｍｏなどの金属
膜310を成長し［図６(ｅ)参照］、所定の温度でアニー
ル処理を施してシリサイド化した後、ソース，ドレイン
およびゲート電極領域以外のシリサイド膜を除去し、図
６(ｆ)に示す金属シリサイド膜311を形成する。その
後、周知のプロセスを用いてＭＯＳ Ｔｒを製造する。
膜310を成長し［図６(ｅ)参照］、所定の温度でアニー
ル処理を施してシリサイド化した後、ソース，ドレイン
およびゲート電極領域以外のシリサイド膜を除去し、図
６(ｆ)に示す金属シリサイド膜311を形成する。その
後、周知のプロセスを用いてＭＯＳ Ｔｒを製造する。
【００２４】
【作用】以下に、本発明の作用について説明する。本発
明に係る半導体装置の製造方法では、ゲートサイドウォ
ールを形成した後、選択的にＳｉ膜を形成するが［前掲
の図１(ｃ)，図５(ｃ)参照］、この際、選択性の崩れが
発生し、絶縁膜上にＳｉ結晶粒が形成される可能性があ
る。そこで、本発明では、次工程でゲートサイドウォー
ル絶縁膜の表面層をエッチング除去している［前掲の図
２(ｄ)，図６(ｄ)参照］。この際、絶縁膜上に形成され
たＳｉ結晶粒は、絶縁膜のエッチングと同時に除去され
る。この結果、ゲートとソース、ドレイン間ショートを
防止できるという作用が生じる。
明に係る半導体装置の製造方法では、ゲートサイドウォ
ールを形成した後、選択的にＳｉ膜を形成するが［前掲
の図１(ｃ)，図５(ｃ)参照］、この際、選択性の崩れが
発生し、絶縁膜上にＳｉ結晶粒が形成される可能性があ
る。そこで、本発明では、次工程でゲートサイドウォー
ル絶縁膜の表面層をエッチング除去している［前掲の図
２(ｄ)，図６(ｄ)参照］。この際、絶縁膜上に形成され
たＳｉ結晶粒は、絶縁膜のエッチングと同時に除去され
る。この結果、ゲートとソース、ドレイン間ショートを
防止できるという作用が生じる。
【００２５】また、本発明に係る半導体装置の製造方法
では、サイドウォール絶縁膜を多層構造とし、第１層絶
縁膜303(窒化シリコン膜，以下“窒化膜”とも略称す
る)上に第２層絶縁膜304(酸化シリコン膜，以下“酸化
膜”とも略称する)を形成する構造としている［前掲の
図５(ｂ)参照］。そして、選択成長後に、エッチング除
去する絶縁膜の表面層として、この第２層絶縁膜304を
形成する酸化膜を利用している［前掲の図６(ｄ)参
照］。また、この酸化膜のエッチング方法として、希Ｈ
Ｆ溶液を用いている。第１層絶縁膜303を形成する窒化
膜は、希ＨＦ溶液でエッチングされないため、サイドウ
ォール絶縁膜除去時に、表面層である酸化膜層を確実に
除去し、かつ、窒化膜層を残すことが可能である。この
結果、サイドウォール絶縁膜の幅を容易に制御できると
いう作用も生じる。
では、サイドウォール絶縁膜を多層構造とし、第１層絶
縁膜303(窒化シリコン膜，以下“窒化膜”とも略称す
る)上に第２層絶縁膜304(酸化シリコン膜，以下“酸化
膜”とも略称する)を形成する構造としている［前掲の
図５(ｂ)参照］。そして、選択成長後に、エッチング除
去する絶縁膜の表面層として、この第２層絶縁膜304を
形成する酸化膜を利用している［前掲の図６(ｄ)参
照］。また、この酸化膜のエッチング方法として、希Ｈ
Ｆ溶液を用いている。第１層絶縁膜303を形成する窒化
膜は、希ＨＦ溶液でエッチングされないため、サイドウ
ォール絶縁膜除去時に、表面層である酸化膜層を確実に
除去し、かつ、窒化膜層を残すことが可能である。この
結果、サイドウォール絶縁膜の幅を容易に制御できると
いう作用も生じる。
【００２６】以上の本発明の持つ作用の結果、ゲート電
極とソースもしくはドレイン間のリーク電流を低減する
ことができるという作用が生じる。
極とソースもしくはドレイン間のリーク電流を低減する
ことができるという作用が生じる。
【００２７】
【実施例】次に、本発明に係る半導体装置の製造方法の
実施例を挙げ、本発明を具体的に説明するが、本発明
は、以下の実施例によって限定されるものではない。
実施例を挙げ、本発明を具体的に説明するが、本発明
は、以下の実施例によって限定されるものではない。
【００２８】（実施例１）本実施例１は、本発明の前記
第１の実施形態の一実施例であり、これを図３および図
４を参照して説明する。なお、図３は、本発明の前記第
１の実施形態の一実施例(実施例１)に係る半導体装置の
製造プロセスを示す図であって、工程(ａ)〜(ｄ)からな
る製造工程順断面図であり、図４は、図３に続く工程
(ｅ)〜(ｇ)からなる製造工程順断面図である。
第１の実施形態の一実施例であり、これを図３および図
４を参照して説明する。なお、図３は、本発明の前記第
１の実施形態の一実施例(実施例１)に係る半導体装置の
製造プロセスを示す図であって、工程(ａ)〜(ｄ)からな
る製造工程順断面図であり、図４は、図３に続く工程
(ｅ)〜(ｇ)からなる製造工程順断面図である。
【００２９】本実施例１では、まず、図３(ａ)に示すよ
うに、Ｎ型Ｓｉ基板201上に素子分離酸化膜(ＬＯＣＯＳ
202)を形成した後、熱酸化法により厚さ８ｎｍの酸化膜
を形成し、さらに、ＣＶＤ法により厚さ200ｎｍのポリ
シリコン膜を成長する。続いて、フォトリソグラフィ技
術によるパターンニングを行い、ゲート酸化膜204およ
びゲート電極205を形成する。
うに、Ｎ型Ｓｉ基板201上に素子分離酸化膜(ＬＯＣＯＳ
202)を形成した後、熱酸化法により厚さ８ｎｍの酸化膜
を形成し、さらに、ＣＶＤ法により厚さ200ｎｍのポリ
シリコン膜を成長する。続いて、フォトリソグラフィ技
術によるパターンニングを行い、ゲート酸化膜204およ
びゲート電極205を形成する。
【００３０】次に、ＣＶＤ法を用い、シリコン酸化膜20
3を80ｎｍ成長した後［図３(ａ)参照］、異方性ドライ
エッチングによるエッチバックを行い、図３(ｂ)に示す
ように、サイドウォール酸化膜(シリコン酸化膜203)を
形成する。
3を80ｎｍ成長した後［図３(ａ)参照］、異方性ドライ
エッチングによるエッチバックを行い、図３(ｂ)に示す
ように、サイドウォール酸化膜(シリコン酸化膜203)を
形成する。
【００３１】その後、図３(ｃ)に示すように、Ｓｉ基板
201上およびゲート電極205上に選択的にＳｉ膜(選択Ｓ
ｉ膜206)を成長する。成長は、まず、成長基板を希ＨＦ
処理，純水リンス及び乾燥処理により基板表面の自然酸
化膜を除去した後、ＵＨＶ−ＣＶＤ(高真空ＣＶＤ)装置
に導入する。本実施例１で使用したＵＨＶ−ＣＶＤ装置
は、到達真空度：1×10-10Torr，成長チャンバーの排気
速度：500リットル／秒(Ｎ2換算)の能力を有する。
201上およびゲート電極205上に選択的にＳｉ膜(選択Ｓ
ｉ膜206)を成長する。成長は、まず、成長基板を希ＨＦ
処理，純水リンス及び乾燥処理により基板表面の自然酸
化膜を除去した後、ＵＨＶ−ＣＶＤ(高真空ＣＶＤ)装置
に導入する。本実施例１で使用したＵＨＶ−ＣＶＤ装置
は、到達真空度：1×10-10Torr，成長チャンバーの排気
速度：500リットル／秒(Ｎ2換算)の能力を有する。
【００３２】次に、成長チャンバー内で800℃の高真空
中アニール処理を施し、基板表面の自然酸化膜を除去し
た後、基板温度を650℃とし、Ｓｉ2Ｈ6ガスを1×10-4To
rrの圧力で供給して選択Ｓｉ膜206を50ｎｍ成長する。
その後、イオン注入法を用い、ＢＦ2イオンを加速電
圧：30ｋｅＶ，面積濃度：1×1015／ｃｍ2の条件で注入
した後、窒素雰囲気中で1000℃のアニール処理を施して
注入イオンを活性化し、ソース208，ドレイン207領域を
形成する。
中アニール処理を施し、基板表面の自然酸化膜を除去し
た後、基板温度を650℃とし、Ｓｉ2Ｈ6ガスを1×10-4To
rrの圧力で供給して選択Ｓｉ膜206を50ｎｍ成長する。
その後、イオン注入法を用い、ＢＦ2イオンを加速電
圧：30ｋｅＶ，面積濃度：1×1015／ｃｍ2の条件で注入
した後、窒素雰囲気中で1000℃のアニール処理を施して
注入イオンを活性化し、ソース208，ドレイン207領域を
形成する。
【００３３】次に、図３(ｄ)に示すように、基板を純水
で1／200倍に希釈したＨＦ溶液で60秒間処理し、サイド
ウォール酸化膜(シリコン酸化膜203)の表面層を除去す
る。除去後のサイドウォール酸化膜［図３(ｄ)のシリコ
ン酸化膜203］の膜厚は、およそ60ｎｍである。その
後、図４(ｅ)に示すように、再度、ＣＶＤ法を用い、シ
リコン酸化膜を20ｎｍ成長した後、異方性ドライエッチ
ングによるエッチバックを行い、サイドウォール酸化膜
(第２シリコン酸化膜209)を形成する。
で1／200倍に希釈したＨＦ溶液で60秒間処理し、サイド
ウォール酸化膜(シリコン酸化膜203)の表面層を除去す
る。除去後のサイドウォール酸化膜［図３(ｄ)のシリコ
ン酸化膜203］の膜厚は、およそ60ｎｍである。その
後、図４(ｅ)に示すように、再度、ＣＶＤ法を用い、シ
リコン酸化膜を20ｎｍ成長した後、異方性ドライエッチ
ングによるエッチバックを行い、サイドウォール酸化膜
(第２シリコン酸化膜209)を形成する。
【００３４】次に、スパッタ法によりＴｉ膜210を堆積
した後［図４(ｆ)参照］、図４(ｇ)に示すように、Ｔｉ
膜とＳｉ膜を反応させてＴｉシリサイド膜211を形成
し、絶縁膜上の未反応Ｔｉ膜を除去する。その後、周知
のプロセスを用いて層間絶縁膜の形成と配線工程を経
て、ＭＯＳ Ｔｒを形成する。
した後［図４(ｆ)参照］、図４(ｇ)に示すように、Ｔｉ
膜とＳｉ膜を反応させてＴｉシリサイド膜211を形成
し、絶縁膜上の未反応Ｔｉ膜を除去する。その後、周知
のプロセスを用いて層間絶縁膜の形成と配線工程を経
て、ＭＯＳ Ｔｒを形成する。
【００３５】（実施例２）本実施例２は、本発明の前記
第２の実施形態の一実施例(実施例２)であり、これを図
７および図８を参照して説明する。なお、図７は、本発
明の前記第２の実施形態の一実施例(実施例２)に係る半
導体装置の製造プロセスを示す図であって、工程(ａ)〜
(ｃ)からなる製造工程順断面図であり、図８は、図７に
続く工程(ｄ)〜(ｆ)からなる製造工程順断面図である。
第２の実施形態の一実施例(実施例２)であり、これを図
７および図８を参照して説明する。なお、図７は、本発
明の前記第２の実施形態の一実施例(実施例２)に係る半
導体装置の製造プロセスを示す図であって、工程(ａ)〜
(ｃ)からなる製造工程順断面図であり、図８は、図７に
続く工程(ｄ)〜(ｆ)からなる製造工程順断面図である。
【００３６】本実施例２では、まず、図７(ａ)に示すよ
うに、Ｎ型Ｓｉ基板401上に素子分離酸化膜(ＬＯＣＯＳ
402)を形成した後、熱酸化法により厚さ８ｎｍの酸化膜
を形成し、さらにＣＶＤ法により厚さ200ｎｍのポリシ
リコン膜を成長する。続いて、フォトリソグラフィ技術
によるパターンニングを行い、ゲート酸化膜405および
ゲート電極406を形成する。
うに、Ｎ型Ｓｉ基板401上に素子分離酸化膜(ＬＯＣＯＳ
402)を形成した後、熱酸化法により厚さ８ｎｍの酸化膜
を形成し、さらにＣＶＤ法により厚さ200ｎｍのポリシ
リコン膜を成長する。続いて、フォトリソグラフィ技術
によるパターンニングを行い、ゲート酸化膜405および
ゲート電極406を形成する。
【００３７】次に、ＣＶＤ法を用い、第１層絶縁膜とし
てシリコン窒化膜403を40ｎｍ、第２層絶縁膜としてシ
リコン酸化膜404を40ｎｍそれぞれ成長した後［図７
(ａ)参照］、図７(ｂ)に示すように、異方性ドライエッ
チングによるエッチバックを行い、酸化膜と窒化膜の積
層構造を持つサイドウォール絶縁膜［図７(ｂ)のシリコ
ン窒化膜403，シリコン酸化膜404］を形成する。
てシリコン窒化膜403を40ｎｍ、第２層絶縁膜としてシ
リコン酸化膜404を40ｎｍそれぞれ成長した後［図７
(ａ)参照］、図７(ｂ)に示すように、異方性ドライエッ
チングによるエッチバックを行い、酸化膜と窒化膜の積
層構造を持つサイドウォール絶縁膜［図７(ｂ)のシリコ
ン窒化膜403，シリコン酸化膜404］を形成する。
【００３８】続いて、図７(ｃ)に示すように、Ｓｉ基板
401上およびゲート電極406上に選択的にＳｉ膜(選択Ｓ
ｉ膜407)を成長する。成長は、まず、成長基板を希ＨＦ
処理，純水リンス及び乾燥処理により基板表面の自然酸
化膜を除去した後、ＵＨＶ−ＣＶＤ(高真空ＣＶＤ)装置
に導入する。ＵＨＶ−ＣＶＤ装置は、前記実施例１で用
いたものと同一の装置を使用した。
401上およびゲート電極406上に選択的にＳｉ膜(選択Ｓ
ｉ膜407)を成長する。成長は、まず、成長基板を希ＨＦ
処理，純水リンス及び乾燥処理により基板表面の自然酸
化膜を除去した後、ＵＨＶ−ＣＶＤ(高真空ＣＶＤ)装置
に導入する。ＵＨＶ−ＣＶＤ装置は、前記実施例１で用
いたものと同一の装置を使用した。
【００３９】次に、成長チャンバー内で800℃の高真空
中アニール処理を施し、基板表面の自然酸化膜を除去し
た後、基板温度を650℃とし、Ｓｉ2Ｈ6ガスを1×10-4To
rrの圧力で供給して選択Ｓｉ膜407を50ｎｍ成長する。
その後、イオン注入法を用い、ＢＦ2イオンを加速電
圧：30ｋｅＶ，面積濃度：1×1015／ｃｍ2の条件で注入
した後、窒素雰囲気中で1000℃のアニール処理を施して
注入イオンを活性化し、ソース409，ドレイン408領域を
形成する。
中アニール処理を施し、基板表面の自然酸化膜を除去し
た後、基板温度を650℃とし、Ｓｉ2Ｈ6ガスを1×10-4To
rrの圧力で供給して選択Ｓｉ膜407を50ｎｍ成長する。
その後、イオン注入法を用い、ＢＦ2イオンを加速電
圧：30ｋｅＶ，面積濃度：1×1015／ｃｍ2の条件で注入
した後、窒素雰囲気中で1000℃のアニール処理を施して
注入イオンを活性化し、ソース409，ドレイン408領域を
形成する。
【００４０】次に、基板を純水で1／200倍に希釈したＨ
Ｆ溶液で150秒間処理し、積層構造のサイドウォール絶
縁膜の酸化膜層(シリコン酸化膜404)を除去する［図８
(ｄ)参照］。
Ｆ溶液で150秒間処理し、積層構造のサイドウォール絶
縁膜の酸化膜層(シリコン酸化膜404)を除去する［図８
(ｄ)参照］。
【００４１】本実施例２では、上記したように、サイド
ウォール膜として窒化膜(シリコン窒化膜403)と酸化膜
(シリコン酸化膜404)の２層構造膜を使用している［図
７(ｂ)，(ｃ)参照］。そして、本実施例２は、窒化膜は
希ＨＦ溶液で殆どエッチングされないので、酸化膜層の
エッチング時間を長めに設定することにより、サイドウ
ォール酸化膜(シリコン酸化膜404)を確実にエッチング
することができるという利点がある。また、サイドウォ
ールの残留膜厚は、窒化膜(シリコン窒化膜403)の膜厚
で正確に制御できるという利点もある。
ウォール膜として窒化膜(シリコン窒化膜403)と酸化膜
(シリコン酸化膜404)の２層構造膜を使用している［図
７(ｂ)，(ｃ)参照］。そして、本実施例２は、窒化膜は
希ＨＦ溶液で殆どエッチングされないので、酸化膜層の
エッチング時間を長めに設定することにより、サイドウ
ォール酸化膜(シリコン酸化膜404)を確実にエッチング
することができるという利点がある。また、サイドウォ
ールの残留膜厚は、窒化膜(シリコン窒化膜403)の膜厚
で正確に制御できるという利点もある。
【００４２】次に、スパッタ法によりＴｉ膜410を堆積
した後［図８(ｅ)参照］、図８(ｆ)に示すように、Ｔｉ
膜とＳｉ膜を反応させてＴｉシリサイド膜411を形成
し、絶縁膜上の未反応Ｔｉ膜を除去する。その後、周知
のプロセスを用いて層間絶縁膜の形成と配線工程を経
て、ＭＯＳ Ｔｒを形成する。
した後［図８(ｅ)参照］、図８(ｆ)に示すように、Ｔｉ
膜とＳｉ膜を反応させてＴｉシリサイド膜411を形成
し、絶縁膜上の未反応Ｔｉ膜を除去する。その後、周知
のプロセスを用いて層間絶縁膜の形成と配線工程を経
て、ＭＯＳ Ｔｒを形成する。
【００４３】前記実施例１および実施例２では、ＰＭＯ
Ｓ Ｔｒに関する実施例について説明したが、本発明
は、これに限定されるものではなく、ＮＭＯＳ Ｔｒや
ＣＭＯＳ Ｔｒにおいても実施できることはいうまでも
ない。また、選択Ｓｉ膜成長後に形成する金属としてＴ
ｉを用いたが、これ以外にＷ，Ｃｏ，Ｍｏ等を用いるこ
とも可能である。さらに、実施例１，２では、ＵＨＶ−
ＣＶＤによる選択成長について述べたが、ＬＰＣＶＤに
より成長する場合も同様の効果が得られ、これも本発明
に包含されるものである。
Ｓ Ｔｒに関する実施例について説明したが、本発明
は、これに限定されるものではなく、ＮＭＯＳ Ｔｒや
ＣＭＯＳ Ｔｒにおいても実施できることはいうまでも
ない。また、選択Ｓｉ膜成長後に形成する金属としてＴ
ｉを用いたが、これ以外にＷ，Ｃｏ，Ｍｏ等を用いるこ
とも可能である。さらに、実施例１，２では、ＵＨＶ−
ＣＶＤによる選択成長について述べたが、ＬＰＣＶＤに
より成長する場合も同様の効果が得られ、これも本発明
に包含されるものである。
【００４４】（実施例３）本実施例３は、本発明の前記
第２の実施形態の他の実施例(実施例３)であり、前記実
施例２の変形例である。本実施例３では、前記実施例２
を主として以下のように変更している。
第２の実施形態の他の実施例(実施例３)であり、前記実
施例２の変形例である。本実施例３では、前記実施例２
を主として以下のように変更している。
【００４５】即ち、本実施例３では、前記実施例２にお
けるゲート酸化膜の膜厚８ｎｍを５ｎｍに変更し、イオ
ン注入における条件：ＢＦ2イオン加速電圧30ｋｅＶを2
0ｋｅＶに、面積濃度1×1015／ｃｍ2を3×1015／ｃｍ2
に変更し、また、注入イオンの投影飛程を20ｎｍに設定
している。更に、前記実施例２では、イオン注入および
アニール処理による注入イオン活性化を施した後、シリ
コン酸化膜404を除去しているが[前掲の図８の工程(ｄ)
参照]、本実施例３では、後記するように、この順序を
逆にして、シリコン酸化膜504を除去した後、イオン注
入およびアニール処理による注入イオン活性化を施して
いる[後記図１０の工程(ｅ)参照]。
けるゲート酸化膜の膜厚８ｎｍを５ｎｍに変更し、イオ
ン注入における条件：ＢＦ2イオン加速電圧30ｋｅＶを2
0ｋｅＶに、面積濃度1×1015／ｃｍ2を3×1015／ｃｍ2
に変更し、また、注入イオンの投影飛程を20ｎｍに設定
している。更に、前記実施例２では、イオン注入および
アニール処理による注入イオン活性化を施した後、シリ
コン酸化膜404を除去しているが[前掲の図８の工程(ｄ)
参照]、本実施例３では、後記するように、この順序を
逆にして、シリコン酸化膜504を除去した後、イオン注
入およびアニール処理による注入イオン活性化を施して
いる[後記図１０の工程(ｅ)参照]。
【００４６】更にまた、前記実施例２では、選択Ｓｉ膜
407上にスパッタ法によりＴｉ膜を堆積した後、Ｔｉ膜
とＳｉ膜を反応させてＴｉシリサイド膜411を形成し、
絶縁膜上の未反応Ｔｉ膜を除去しているが[前掲の図８
の工程(ｆ)参照]、本実施例３では、後記するように、
選択Ｓｉ膜(選択シリコン膜507)上に自己整合的にＴｉ
シリサイド膜511を形成し、絶縁膜上の未反応Ｔｉ膜を
除去している[後記図１０の工程(ｇ)参照]。
407上にスパッタ法によりＴｉ膜を堆積した後、Ｔｉ膜
とＳｉ膜を反応させてＴｉシリサイド膜411を形成し、
絶縁膜上の未反応Ｔｉ膜を除去しているが[前掲の図８
の工程(ｆ)参照]、本実施例３では、後記するように、
選択Ｓｉ膜(選択シリコン膜507)上に自己整合的にＴｉ
シリサイド膜511を形成し、絶縁膜上の未反応Ｔｉ膜を
除去している[後記図１０の工程(ｇ)参照]。
【００４７】以下、本実施例３を図９，図１０に基づい
て詳細に説明する。なお、図９は、実施例３に係る半導
体装置の製造プロセスを示す図であって、工程(ａ)〜
(ｄ)からなる製造工程順断面図であり、図１０は、図９
に続く工程(ｅ)〜(ｇ)からなる製造工程順断面図であ
る。
て詳細に説明する。なお、図９は、実施例３に係る半導
体装置の製造プロセスを示す図であって、工程(ａ)〜
(ｄ)からなる製造工程順断面図であり、図１０は、図９
に続く工程(ｅ)〜(ｇ)からなる製造工程順断面図であ
る。
【００４８】本実施例３では、まず、図９(ａ)に示すよ
うに、Ｓｉ基板(シリコン基板501)上に素子分離酸化膜
(フィールド酸化膜502)を形成した後、熱酸化法により
厚さ５ｎｍの酸化膜を形成し、さらにＣＶＤ法により厚
さ200ｎｍのポリシリコン膜を成長する。続いて、フォ
トリソグラフィ技術によるパターンニングを行い、ゲー
ト酸化膜505およびゲート電極(ポリシリコンゲート506)
を形成する。
うに、Ｓｉ基板(シリコン基板501)上に素子分離酸化膜
(フィールド酸化膜502)を形成した後、熱酸化法により
厚さ５ｎｍの酸化膜を形成し、さらにＣＶＤ法により厚
さ200ｎｍのポリシリコン膜を成長する。続いて、フォ
トリソグラフィ技術によるパターンニングを行い、ゲー
ト酸化膜505およびゲート電極(ポリシリコンゲート506)
を形成する。
【００４９】次に、ＣＶＤ法を用い、第１層絶縁膜とし
てシリコン窒化膜503を40ｎｍ、第２層絶縁膜としてシ
リコン酸化膜504を40ｎｍそれぞれ成長した後［図９
(ａ)参照］、図９(ｂ)に示すように、異方性ドライエッ
チングによるエッチバックを行い、酸化膜と窒化膜の積
層構造を持つサイドウォール絶縁膜［図９(ｂ)のシリコ
ン窒化膜503，シリコン酸化膜504］を形成する。
てシリコン窒化膜503を40ｎｍ、第２層絶縁膜としてシ
リコン酸化膜504を40ｎｍそれぞれ成長した後［図９
(ａ)参照］、図９(ｂ)に示すように、異方性ドライエッ
チングによるエッチバックを行い、酸化膜と窒化膜の積
層構造を持つサイドウォール絶縁膜［図９(ｂ)のシリコ
ン窒化膜503，シリコン酸化膜504］を形成する。
【００５０】続いて、図９(ｃ)に示すように、Ｓｉ基板
(シリコン基板501)上およびゲート電極(ポリシリコンゲ
ート506)上に選択的にＳｉ膜(選択シリコン膜507)を50
ｎｍ成長する。選択Ｓｉ膜の成長は、前記実施例２で用
いた方法と同一の方法で行った。次に、基板を、純水で
希釈したＨＦ溶液に浸し、積層構造のサイドウォール絶
縁膜の酸化膜層(シリコン酸化膜504)のみをエッチング
除去する［図９(ｄ)参照］。その後、イオン注入法を用
いてＢＦ2イオンを加速電圧：20ｋｅＶ，面積濃度：3×
1015／ｃｍ2の条件で注入する。
(シリコン基板501)上およびゲート電極(ポリシリコンゲ
ート506)上に選択的にＳｉ膜(選択シリコン膜507)を50
ｎｍ成長する。選択Ｓｉ膜の成長は、前記実施例２で用
いた方法と同一の方法で行った。次に、基板を、純水で
希釈したＨＦ溶液に浸し、積層構造のサイドウォール絶
縁膜の酸化膜層(シリコン酸化膜504)のみをエッチング
除去する［図９(ｄ)参照］。その後、イオン注入法を用
いてＢＦ2イオンを加速電圧：20ｋｅＶ，面積濃度：3×
1015／ｃｍ2の条件で注入する。
【００５１】そして、本実施例３では、注入イオンの投
影飛程を20ｎｍに設定することにより、ソース，ドレイ
ン領域において、不純物のピーク濃度は、選択Ｓｉ膜
(選択シリコン成長膜507)もしくは窒化膜サイドウォー
ル(シリコン窒化膜504)中に存在することになる。ま
た、窒化膜中でのイオンの飛程距離は、単結晶Ｓｉに比
べて短くなるため、イオン注入直後のソース・ドレイン
領域(不純物注入層508)の選択Ｓｉ膜／基板界面からの
不純物注入深さは、図１０(ｅ)に示すように、ほぼ同じ
深さになる。
影飛程を20ｎｍに設定することにより、ソース，ドレイ
ン領域において、不純物のピーク濃度は、選択Ｓｉ膜
(選択シリコン成長膜507)もしくは窒化膜サイドウォー
ル(シリコン窒化膜504)中に存在することになる。ま
た、窒化膜中でのイオンの飛程距離は、単結晶Ｓｉに比
べて短くなるため、イオン注入直後のソース・ドレイン
領域(不純物注入層508)の選択Ｓｉ膜／基板界面からの
不純物注入深さは、図１０(ｅ)に示すように、ほぼ同じ
深さになる。
【００５２】したがって、その後の窒素雰囲気中での10
00℃、10秒のランプアニール処理で、基板中に導入され
たイオンを活性化すると、図１０(ｆ)に示すように、窒
化膜サイドウォール直下のソース，ドレイン領域には、
表面濃度1×1020／ｃｍ3程度の浅い比較的低抵抗な拡散
層(ソース拡散層510，ドレイン拡散層509)が形成され
る。これにより、トランジスタ特性の短チャンネル効果
を抑制すると共に駆動電流をより向上できるという利点
がある。また、浅い拡散層の接合深さと不純物濃度は、
サイドウォール窒化膜の膜厚で正確に制御可能であると
いう利点もある。
00℃、10秒のランプアニール処理で、基板中に導入され
たイオンを活性化すると、図１０(ｆ)に示すように、窒
化膜サイドウォール直下のソース，ドレイン領域には、
表面濃度1×1020／ｃｍ3程度の浅い比較的低抵抗な拡散
層(ソース拡散層510，ドレイン拡散層509)が形成され
る。これにより、トランジスタ特性の短チャンネル効果
を抑制すると共に駆動電流をより向上できるという利点
がある。また、浅い拡散層の接合深さと不純物濃度は、
サイドウォール窒化膜の膜厚で正確に制御可能であると
いう利点もある。
【００５３】次に、図１０(ｇ)に示すように、自己整合
的にＴｉシリサイド膜511を形成し、絶縁膜上の未反応
Ｔｉ膜を除去する。その後、周知のプロセスを用いて層
間絶縁膜の形成と配線工程を経て、ＭＯＳトランジスタ
(ＭＯＳ Ｔｒ)を形成する。
的にＴｉシリサイド膜511を形成し、絶縁膜上の未反応
Ｔｉ膜を除去する。その後、周知のプロセスを用いて層
間絶縁膜の形成と配線工程を経て、ＭＯＳトランジスタ
(ＭＯＳ Ｔｒ)を形成する。
【００５４】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、せり上げプロセスを用いた従来技術で問題となる
ゲートとソースもしくはドレイン間の電気的ショートの
可能性を低減できる効果が生じる。また、ゲートとソー
スもしくはドレイン間リーク電流の少ない半導体装置
(ＭＯＳ Ｔｒ)を提供することができる。その結果、本
発明の構造を持つ半導体装置(ＭＯＳ Ｔｒ)の製造歩留
まりや信頼性を向上させることができる。
れば、せり上げプロセスを用いた従来技術で問題となる
ゲートとソースもしくはドレイン間の電気的ショートの
可能性を低減できる効果が生じる。また、ゲートとソー
スもしくはドレイン間リーク電流の少ない半導体装置
(ＭＯＳ Ｔｒ)を提供することができる。その結果、本
発明の構造を持つ半導体装置(ＭＯＳ Ｔｒ)の製造歩留
まりや信頼性を向上させることができる。
【００５５】また、本発明に係る半導体装置の製造方法
によれば、ゲート電極とソースもしくはドレイン間リー
ク電流が少なく、拡散層の低抵抗化された高性能な半導
体装置を提供することができる。その結果、本発明の構
造を持つ半導体装置の駆動能力を向上させることができ
る。
によれば、ゲート電極とソースもしくはドレイン間リー
ク電流が少なく、拡散層の低抵抗化された高性能な半導
体装置を提供することができる。その結果、本発明の構
造を持つ半導体装置の駆動能力を向上させることができ
る。
【図１】本発明の第１の実施形態に係る半導体装置の製
造プロセスを示す図であって、工程(ａ)〜(ｃ)からなる
製造工程順断面図である。
造プロセスを示す図であって、工程(ａ)〜(ｃ)からなる
製造工程順断面図である。
【図２】図１に続く工程(ｄ)〜(ｇ)からなる製造工程順
断面図である。
断面図である。
【図３】本発明の第１の実施形態の一実施例(実施例１)
に係る半導体装置の製造プロセスを示す図であって、工
程(ａ)〜(ｄ)からなる製造工程順断面図である。
に係る半導体装置の製造プロセスを示す図であって、工
程(ａ)〜(ｄ)からなる製造工程順断面図である。
【図４】図３に続く工程(ｅ)〜(ｇ)からなる製造工程順
断面図である。
断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の製
造プロセスを示す図であって、工程(ａ)〜(ｃ)からなる
製造工程順断面図である。
造プロセスを示す図であって、工程(ａ)〜(ｃ)からなる
製造工程順断面図である。
【図６】図５に続く工程(ｄ)〜(ｆ)からなる製造工程順
断面図である。
断面図である。
【図７】本発明の第２の実施形態の一実施例(実施例２)
に係る半導体装置の製造プロセスを示す図であって、工
程(ａ)〜(ｃ)からなる製造工程順断面図である。
に係る半導体装置の製造プロセスを示す図であって、工
程(ａ)〜(ｃ)からなる製造工程順断面図である。
【図８】図７に続く工程(ｄ)〜(ｆ)からなる製造工程順
断面図である。
断面図である。
【図９】本発明の第２の実施形態の他の実施例(実施例
３)に係る半導体装置の製造プロセスを示す図であっ
て、工程(ａ)〜(ｄ)からなる製造工程順断面図である。
３)に係る半導体装置の製造プロセスを示す図であっ
て、工程(ａ)〜(ｄ)からなる製造工程順断面図である。
【図１０】図９に続く工程(ｅ)〜(ｇ)からなる製造工程
順断面図である。
順断面図である。
【図１１】従来の半導体装置の製造プロセスを示す図で
あって、工程(ａ)〜(ｄ)からなる製造工程順断面図であ
る。
あって、工程(ａ)〜(ｄ)からなる製造工程順断面図であ
る。
101, - 301, - - 601 Ｓｉ基板 - 201, - 401, - - Ｎ型Ｓｉ基板 - - - - 501, - シリコン基板 102, - 302, - - 602 素子分離膜 - 202, - 402, - - ＬＯＣＯＳ - - - - 502, - フィールド酸化膜 103, - - - - - 絶縁膜 - - - 403, 503, - シリコン窒化膜 - 203, - 404, 504, 603 シリコン酸化膜 - - 303, - - - 第１層絶縁膜 - - 304, - - - 第２層絶縁膜 104, 204, 305, 405, 505, 604 ゲート酸化膜 105, 205, 306, 406, - 605 ゲート電極 - - - - 506, - ポリシリコンゲート 106, 206, 307, 407, - 606 選択Ｓｉ膜 - - - - 507, - 選択シリコン膜 - - - - 508, - 不純物注入層 107, 207, 308, 408, - 607 ドレイン - - - - 509, - ドレイン拡散層 108, 208, 309, 409, - 608 ソース - - - - 510, - ソース拡散層 109, - - - - - 第２絶縁膜 - 209, - - - - 第２シリコン酸化膜 110, - 310, - - - 金属膜 - 210, - 410, - 609 Ｔｉ膜 111, - 311, - - - 金属シリサイド膜 - 211, - 411, 511, 610 Ｔｉシリサイド膜
Claims (9)
- 【請求項１】 (1) Ｓｉ基板上にゲート絶縁膜を介して
形成されたゲート電極の側壁に、絶縁膜よりなるサイド
ウォールを形成する工程と、(2) Ｓｉ上に選択的にＳｉ
膜を成長する工程と、(3) 前記サイドウォールの全部も
しくは一部をエッチング除去する工程と、(4) 再度、ゲ
ート電極の側壁に、絶縁膜よりなるサイドウォールを形
成する工程と、(5) 金属膜を成長する工程と、(6) アニ
ール処理を施してＳｉ上の金属膜をシリサイド化する工
程と、(7) 絶縁膜上の未反応金属膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 (1) Ｓｉ基板上にゲート絶縁膜を介して
形成されたゲート電極の側壁に、少なくとも２層以上の
積層構造を持つ絶縁膜よりなるサイドウォールを形成す
る工程と、(2) Ｓｉ上に選択的にＳｉ膜を成長する工程
と、(3) 前記サイドウォールの最表面層をエッチング除
去する工程と、(4) 金属膜を成長する工程と、(5) アニ
ール処理を施してＳｉ上の金属膜をシリサイド化する工
程と、(6) 絶縁膜上の未反応金属膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２に記載の積層構造を持つサイド
ウォール絶縁膜として、最表面層を酸化シリコン膜とす
る、酸化シリコン膜と窒化シリコン膜の積層膜を用いる
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３に記載の酸化シリコン膜で形成
されるサイドウォール表面層の除去方法として、希ＨＦ
溶液処理を用いることを特徴とする半導体装置の製造方
法。 - 【請求項５】 請求項１または２に記載の金属膜とし
て、Ｔｉ，Ｗ，Ｍｏ，Ｃｏのいずれかを使用することを
特徴とする半導体装置の製造方法。 - 【請求項６】 (1) Ｓｉ基板上にゲート絶縁膜を介して
形成されたゲート電極の側壁に、少なくとも２層以上の
積層構造を持つ絶縁膜よりなるサイドウォールを形成す
る工程と、(2) Ｓｉ上に選択的にＳｉ膜を成長する工程
と、(3) 前記サイドウォールの最表面層をエッチング除
去する工程と、(4) イオン注入により不純物を導入する
工程と、(5) アニール処理を施して前記不純物を活性化
する工程と、を含むことを特徴とする半導体装置の製造
方法。 - 【請求項７】 請求項６に記載の積層構造を持つサイド
ウォール絶縁膜として、最表面層を酸化シリコン膜とす
る、酸化シリコン膜と窒化シリコン膜の積層膜を用いる
ことを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項６に記載の不純物のイオン注入に
より、サイドウォール直下に浅い接合を有するソース，
ドレイン領域を形成することを特徴とする半導体装置の
製造方法。 - 【請求項９】 請求項７に記載の酸化シリコン膜で形成
されるサイドウォール表面層の除去方法として、希ＨＦ
溶液処理を用いることを特徴とする半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9097321A JP3042444B2 (ja) | 1996-12-27 | 1997-04-15 | 半導体装置の製造方法 |
| KR1019970075341A KR100307568B1 (ko) | 1996-12-27 | 1997-12-27 | 게이트측벽절연막의형성방법및mos전계효과트랜지스터의제조방법 |
| US08/998,626 US6017823A (en) | 1996-12-27 | 1997-12-29 | Method of forming a MOS field effect transistor with improved gate side wall insulation films |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35113096 | 1996-12-27 | ||
| JP8-351130 | 1996-12-27 | ||
| JP9097321A JP3042444B2 (ja) | 1996-12-27 | 1997-04-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242464A true JPH10242464A (ja) | 1998-09-11 |
| JP3042444B2 JP3042444B2 (ja) | 2000-05-15 |
Family
ID=26438519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9097321A Expired - Fee Related JP3042444B2 (ja) | 1996-12-27 | 1997-04-15 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6017823A (ja) |
| JP (1) | JP3042444B2 (ja) |
| KR (1) | KR100307568B1 (ja) |
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| KR20030050785A (ko) * | 2001-12-19 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR20030050784A (ko) * | 2001-12-19 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR20030055688A (ko) * | 2001-12-27 | 2003-07-04 | 동부전자 주식회사 | 반도체소자의 실리사이드막 제조방법 |
| KR100400782B1 (ko) * | 2001-12-27 | 2003-10-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7005356B2 (en) | 2003-04-16 | 2006-02-28 | Electronics And Telecommunications Research Institute | Schottky barrier transistor and method of manufacturing the same |
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| JP2011061222A (ja) * | 1998-11-13 | 2011-03-24 | Intel Corp | 多結晶シリコン・ゲート上のサリサイドの抵抗を改善するための方法およびデバイス |
| JP2014060286A (ja) * | 2012-09-18 | 2014-04-03 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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| DE19946437A1 (de) * | 1999-09-28 | 2001-04-12 | Infineon Technologies Ag | Ferroelektrischer Transistor |
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| KR100363097B1 (ko) * | 2001-01-06 | 2002-12-05 | 삼성전자 주식회사 | 기판과 컨택 패드간의 컨택 저항을 줄인 컨택 구조체 및그 형성방법 |
| US6764912B1 (en) | 2001-08-02 | 2004-07-20 | Advanced Micro Devices, Inc. | Passivation of nitride spacer |
| US6784506B2 (en) | 2001-08-28 | 2004-08-31 | Advanced Micro Devices, Inc. | Silicide process using high K-dielectrics |
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-
1997
- 1997-04-15 JP JP9097321A patent/JP3042444B2/ja not_active Expired - Fee Related
- 1997-12-27 KR KR1019970075341A patent/KR100307568B1/ko not_active Expired - Fee Related
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