JPH10242783A - 電圧制限回路 - Google Patents

電圧制限回路

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JPH10242783A
JPH10242783A JP9055625A JP5562597A JPH10242783A JP H10242783 A JPH10242783 A JP H10242783A JP 9055625 A JP9055625 A JP 9055625A JP 5562597 A JP5562597 A JP 5562597A JP H10242783 A JPH10242783 A JP H10242783A
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JP
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voltage
input
operational amplifier
output
limiting circuit
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JP9055625A
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Toru Kanno
透 管野
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Ricoh Co Ltd
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Abstract

(57)【要約】 【課題】本発明は入力信号を増幅する信号増幅器の出力
を消費電力を抑制しつつ正確に所定の設定制限電圧に制
限する電圧制限回路を提供する。 【解決手段】下限電圧制限回路１０は、演算増幅器Ａ１
が入力信号である入力電圧Ｖinを増幅して出力電圧Ｖ
OUT を出力し、演算増幅器Ａ２はこの出力電圧ＶOU T と
下限設定電圧ＶLLの差電圧を増幅して、入力制限回路１
１のダイオードＤ１に出力する。演算増幅器Ａ１の出力
電圧ＶOUT が下限設定電圧ＶLLより大きいと、ダイオー
ドＤ１がオフとなって、演算増幅器Ａ１の非反転入力端
子には入力電圧Ｖinがそのまま入力され、演算増幅器Ａ
１の出力電圧ＶOUT が下限設定電圧ＶLLより下がって、
演算増幅器Ａ２の出力電圧が入力電圧Ｖinよりダイオー
ドＤ１の順方向電圧よりも大きくなると、ダイオードＤ
１がオンして、演算増幅器Ａ１の出力電圧ＶOUT はほぼ
下限設定電圧ＶLLに制限される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電圧制限回路に関
し、詳細には、入力信号を増幅する信号増幅器の出力を
正確に所定の設定制限電圧に制限する電圧制限回路に関
する。
【０００２】
【従来の技術】ディジタル（カラー）ＰＰＣにおける画
像入力装置、ＤＴＰ（またはコンピュータ）におけるイ
メージデータ入力装置、ファクシミリにおける原稿読取
装置及びＶＴＲ等の撮像装置等のアナログ信号処理回路
においては、入力信号を増幅する信号増幅回路が設けら
れているが、このような信号増幅回路は、その出力電圧
を制限する各種電圧制限回路が用いられている。
【０００３】このような電圧制限回路としては、従来、
下限電圧制限回路では、例えば、図２２に示すようなも
のが用いられている。この下限電圧制限回路１は、増幅
器２の出力に電流制限抵抗ＲＬが接続されているととも
に、出力制限設定電圧ＶLLに接続されたクランプダイオ
ードＤＬが接続されており、増幅器２は、入力電圧を増
幅して出力電圧を出力する。この増幅器２の出力電圧
が、出力制限設定電圧ＶLLよりもクランプダイオードＤ
Ｌの順方向電圧降下（約０．７Ｖ）以上に下がると、ク
ランプダイオードＤＬが導通して、電流制限抵抗ＲＬに
よる電圧降下で出力電圧が制限される。この下限電圧制
限回路１によれば、出力電圧は、ほぼ出力制限設定電圧
ＶLL−０．７Ｖ以上の電圧に制限される。
【０００４】また、従来、上限電圧制限回路では、図２
３に示すようなものが用いれられている。この上限電圧
制限回路３は、増幅器２の出力に電流制限抵抗ＲＬが接
続されているとともに、出力制限設定電圧ＶLUに接続さ
れたクランプダイオードＤＵが接続されており、増幅器
２の出力電圧が、出力制限電圧ＶLUよりもクランプダイ
オードＤＵの順方向電圧降下（約０．７Ｖ）以上に上が
ると、クランプダイオードＤＵが導通して、電流制限抵
抗ＲＬによる電圧降下で出力電圧が制限される。この上
限電圧制限回路３によれば、出力電圧は、クランプダイ
オードＤＵと電流制限抵抗ＲＬにより、ＶLU＋０．７Ｖ
以下に制限される。
【０００５】さらに、従来、上下限電圧制限回路では、
図２４に示すようなものが用いられている。この上下限
電圧制限回路５は、増幅器２の出力に電流制限抵抗ＲＬ
が接続されているとともに、出力制限設定電圧ＶLLに接
続されたクランプダイオードＤＬと出力制限設定電圧Ｖ
LUに接続されたクランプダイオードＤＵが接続されてい
る。上下限電圧制限回路５は、増幅器２の出力電圧が、
出力制限設定電圧ＶLLよりもクランプダイオードＤＬの
順方向電圧降下（約０．７Ｖ）以上に下がると、クラン
プダイオードＤＬが導通して、電流制限抵抗ＲＬによる
電圧降下で出力電圧を制限し、増幅器２の出力電圧が、
出力制限電圧ＶLUよりもクランプダイオードＤＵの順方
向電圧降下（約０．７Ｖ）以上に上がると、クランプダ
イオードＤＵが導通して、電流制限抵抗ＲＬによる電圧
降下で出力電圧を制限する。したがって、この上下限電
圧制限回路５によれば、出力電圧は、ほぼ出力制限設定
電圧ＶLL−０．７Ｖ以上の電圧に制限されるとともに、
クランプダイオードＤＵと電流制限抵抗ＲＬにより、Ｖ
LU＋０．７Ｖ以下に制限される。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の電圧制限回路にあっては、クランプダイオー
ドＤＵ、ＤＬと電流制限抵抗ＲＬを用いて出力電圧を設
定制限電圧に制限していたため、以下のような問題があ
った。
【０００７】１．上限・下限の制限電圧は、設定電圧に
対し、約０．７Ｖのズレがあり、なおかつ電圧制限回路
への入力電圧で変化し、出力電圧を正確に設定制限電圧
に制限することができない。
【０００８】２．電流制限抵抗ＲＬを大きくできる場合
は、あまり問題ないが、電流制限抵抗ＲＬ小さくしなけ
ればならない場合、すなわち、負荷抵抗が小さい場合や
負荷容量が大きい場合で、高速の信号を出力するような
場合は、電圧制限のために流れる電流が増幅器の出力か
ら供給されるので、増幅器の電圧制限時に消費電力が大
きくなる。さらに、出力制限設定電圧も、増幅器と同程
度の電流駆動能力が必要となり、消費電力を低減させる
ことが困難である。
【０００９】そこで、請求項１記載の発明は、入力信号
を増幅して出力する信号増幅器の出力電圧と所定の設定
制限電圧との差電圧を増幅器で増幅し、増幅器の出力電
圧が所定値を超えると、信号増幅器の入力信号の大きさ
を入力制限回路で制限することにより、信号増幅器の出
力電圧を、消費電力を抑制しつつ、高精度に、かつ、安
定して設定制限電圧に制限する電圧制限回路を提供する
ことを目的としている。
【００１０】請求項２記載の発明は、入力信号を増幅し
て出力する信号増幅器の出力電圧と所定の第一の設定制
限電圧との差電圧を第一の増幅器で増幅し、第一の増幅
器の出力電圧が所定値を超えると、信号増幅器の入力信
号の大きさを第一の入力制限回路で制限し、信号増幅器
の出力電圧と所定の第二の設定制限電圧との差電圧を第
二の増幅器で増幅し、第二の増幅器の出力電圧が所定値
を超えると、信号増幅器の入力信号の大きさを第二の入
力制限回路で制限することにより、信号増幅器の出力電
圧を、消費電力を抑制しつつ、高精度に、かつ、安定し
て第一の設定制限電圧と第二の設定制限電圧との間に制
限する電圧制限回路を提供することを目的としている。
【００１１】請求項３記載の発明は、入力信号を増幅し
て出力する信号増幅器の出力電圧と、アナログ乗算器の
出力電圧と所定の設定制限電圧との差電圧を増幅する増
幅器の出力電圧と、を当該アナログ乗算器に入力して、
アナログ乗算器でこの二つの入力電圧同士に所定の乗算
を行って出力電圧として出力するとともに、アナログ乗
算器の出力電圧を増幅器に入力して、アナログ乗算器を
介して出力される信号増幅器の出力電圧を設定制限電圧
に制限することにより、アナログ乗算器を介して出力さ
れる信号増幅器の出力電圧を、消費電力を抑制しつつ、
高精度に、かつ、安定して設定制限電圧に制限する電圧
制限回路を提供することを目的としている。
【００１２】請求項４記載の発明は、入力信号を増幅し
て出力する信号増幅器の出力電圧を第一のアナログ乗算
器に入力し、第一のアナログ乗算器の出力を第二のアナ
ログ乗算器に入力し、第二のアナログ乗算器の出力電圧
と所定の第一の設定制限電圧との差電圧を増幅する第一
の増幅器の出力電圧と、第二のアナログ乗算器の出力電
圧と所定の第二の設定制限電圧との差電圧を増幅する第
二の増幅器の出力電圧と、を第一と第二のアナログ乗算
器に入力して、第一と第二のアナログ乗算器で二つの入
力電圧同士に所定の乗算を行って、第一のアナログ乗算
器及び第二のアナログ乗算器を介して出力される信号増
幅器の出力を第一の設定制限電圧と第二の設定制限電圧
の間に制限することにより、第一及び第二のアナログ乗
算器を介して出力される信号増幅器の出力電圧を、消費
電力を抑制しつつ、高精度に、かつ、安定して第一の設
定制限電圧と第二の設定制限電圧の間に制限する電圧制
限回路を提供することを目的としている。
【００１３】
【課題を解決するための手段】請求項１記載の発明の電
圧制限回路は、入力信号を増幅して出力する信号増幅器
と、前記信号増幅器の出力電圧と所定の設定制限電圧と
の差電圧を増幅する増幅器と、前記増幅器の出力電圧が
所定値を超えると前記信号増幅器に入力される前記入力
信号の大きさを制限する入力制限回路と、を備え、前記
信号増幅器の出力電圧を前記設定制限電圧に制限するこ
とにより、上記目的を達成している。
【００１４】上記構成によれば、入力信号を増幅して出
力する信号増幅器の出力電圧と所定の設定制限電圧との
差電圧を増幅器で増幅し、増幅器の出力電圧が所定値を
超えると、信号増幅器の入力信号の大きさを入力制限回
路で制限するので、信号増幅器の出力電圧を、消費電力
を抑制しつつ、高精度に、かつ、安定して設定制限電圧
に制限することができる。
【００１５】請求項２記載の発明の電圧制限回路は、入
力信号を増幅して出力する信号増幅器と、前記信号増幅
器の出力電圧と所定の第一の設定制限電圧との差電圧を
増幅する第一の増幅器と、前記第一の増幅器の出力電圧
が所定値を超えると前記信号増幅器に入力される前記入
力信号の大きさを制限する第一の入力制限回路と、前記
信号増幅器の出力電圧と前記第一の設定制限電圧とは異
なる所定の第二の設定制限電圧との差電圧を増幅する第
二の増幅器と、前記第二の増幅器の出力電圧がある値を
超えると前記信号増幅器に入力される前記入力信号の大
きさを制限する第二の入力制限回路と、を備え、前記信
号増幅器の出力電圧を前記第一の設定制限電圧と前記第
二の設定制限電圧との間に制限することにより、上記目
的を達成している。
【００１６】上記構成によれば、入力信号を増幅して出
力する信号増幅器の出力電圧と所定の第一の設定制限電
圧との差電圧を第一の増幅器で増幅し、第一の増幅器の
出力電圧が所定値を超えると、信号増幅器の入力信号の
大きさを第一の入力制限回路で制限し、信号増幅器の出
力電圧と所定の第二の設定制限電圧との差電圧を第二の
増幅器で増幅し、第二の増幅器の出力電圧が所定値を超
えると、信号増幅器の入力信号の大きさを第二の入力制
限回路で制限するので、信号増幅器の出力電圧を、消費
電力を抑制しつつ、高精度に、かつ、安定して第一の設
定制限電圧と第二の設定制限電圧との間に制限すること
ができる。
【００１７】請求項３記載の発明の電圧制限回路は、入
力信号を増幅して出力する信号増幅器と、二個の入力端
子を備え当該二個の入力端子に入力される入力電圧同士
に所定の乗算を行って出力するアナログ乗算器と、前記
アナログ乗算器の出力電圧と所定の設定制限電圧との差
電圧を増幅する増幅器と、を備え、前記信号増幅器の出
力電圧を前記アナログ乗算器の一方の入力端子に入力
し、前記増幅器の出力電圧を前記アナログ乗算器の他方
の入力端子に入力し、前記アナログ乗算器を介して出力
される前記信号増幅器の出力を前記設定制限電圧に制限
することにより、上記目的を達成している。
【００１８】上記構成によれば、入力信号を増幅して出
力する信号増幅器の出力電圧と、アナログ乗算器の出力
電圧と所定の設定制限電圧との差電圧を増幅する増幅器
の出力電圧と、を当該アナログ乗算器に入力して、アナ
ログ乗算器でこの二つの入力電圧同士に所定の乗算を行
って出力電圧として出力するとともに、アナログ乗算器
の出力電圧を増幅器に入力して、アナログ乗算器を介し
て出力される信号増幅器の出力電圧を設定制限電圧に制
限するので、アナログ乗算器を介して出力される信号増
幅器の出力電圧を、消費電力を抑制しつつ、高精度に、
かつ、安定して設定制限電圧に制限することができる。
【００１９】請求項４記載の発明の電圧制限回路は、入
力信号を増幅して出力する信号増幅器と、二個の入力端
子を備え当該二個の入力端子に入力される入力電圧同士
に所定の乗算を行って出力する第一のアナログ乗算器
と、二個の入力端子を備え当該二個の入力端子に入力さ
れる入力電圧同士に所定の乗算を行って出力する第二の
アナログ乗算器と、前記第二のアナログ乗算器の出力電
圧と所定の第一の設定制限電圧との差電圧を増幅する第
一の増幅器と、前記第二のアナログ乗算器の出力電圧と
前記第一の設定制限電圧とは異なる所定の第二の設定制
限電圧との差電圧を増幅する第二の増幅器と、を備え、
前記信号増幅器の出力電圧を前記第一のアナログ乗算器
の一方の入力端子に入力し、当該第一のアナログ乗算器
の出力を前記第二のアナログ乗算器の一方の入力端子に
入力し、前記第一の増幅器の出力電圧と前記第二の増幅
器の出力電圧を前記第一のアナログ乗算器と前記第二の
アナログの乗算器の他方の入力端子にそれぞれ入力し、
前記第一のアナログ乗算器及び前記第二のアナログ乗算
器を介して出力される前記信号増幅器の出力を前記第一
の設定制限電圧と前記第二の設定電圧との間に制限する
ことにより、上記目的を達成している。
【００２０】上記構成によれば、入力信号を増幅して出
力する信号増幅器の出力電圧を第一のアナログ乗算器に
入力し、第一のアナログ乗算器の出力を第二のアナログ
乗算器に入力し、第二のアナログ乗算器の出力電圧と所
定の第一の設定制限電圧との差電圧を増幅する第一の増
幅器の出力電圧と、第二のアナログ乗算器の出力電圧と
所定の第二の設定制限電圧との差電圧を増幅する第二の
増幅器の出力電圧と、を第一と第二のアナログ乗算器に
入力して、第一と第二のアナログ乗算器で二つの入力電
圧同士に所定の乗算を行って、第一のアナログ乗算器及
び第二のアナログ乗算器を介して出力される信号増幅器
の出力を第一の設定制限電圧と第二の設定制限電圧の間
に制限するので、第一及び第二のアナログ乗算器を介し
て出力される信号増幅器の出力電圧を、消費電力を抑制
しつつ、高精度に、かつ、安定して第一の設定制限電圧
と第二の設定制限電圧の間に制限することができる。
【００２１】
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。なお、以下に述
べる実施の形態は、本発明の好適な実施の形態であるか
ら、技術的に好ましい種々の限定が付されているが、本
発明の範囲は、以下の説明において特に本発明を限定す
る旨の記載がない限り、これらの態様に限られるもので
はない。
【００２２】図１は、本発明の電圧制限回路の第１の実
施の形態を示す図であり、本実施の形態は、非反転増幅
器とダイオードを用いた下限電圧制限回路であって、請
求項１に対応するものである。
【００２３】図１は、本発明の電圧制限回路の第１の実
施の形態を適用した下限電圧制限回路１０の回路図であ
る。図１において、下限電圧制限回路１０は、非反転増
幅器である演算増幅器Ａ１、演算増幅器Ａ２、抵抗
Ｒin、抵抗Ｒｆ、抵抗Ｒｓ及びダイオードＤ１等を備え
ている。
【００２４】演算増幅器（信号増幅器）Ａ１は、その非
反転入力端子に抵抗Ｒinを介して入力電圧Ｖinが入力さ
れ、その反転入力端子が、抵抗Ｒｓを介して接地されて
いる。演算増幅器Ａ１の出力は、抵抗Ｒｆを介して演算
増幅器Ａ１の反転入力端子に接続されているとともに、
演算増幅器Ａ２の反転入力端子に接続されており、演算
増幅器Ａ１は、入力電圧Ｖinを増幅して出力電圧ＶOUT
を出力する。
【００２５】演算増幅器（増幅器）Ａ２は、その反転入
力端子が、演算増幅器Ａ１の出力に接続され、その非反
転入力端子に、下限設定電圧ＶLLが入力されている。演
算増幅器Ａ２の出力は、ダイオードＤ１を介して演算増
幅器Ａ１の非反転入力端子に接続されており、演算増幅
器Ａ２は、演算増幅器Ａ１の出力電圧ＶOUT と下限設定
電圧ＶLLとの差電圧を増幅して、ダイオードＤ１に出力
する。
【００２６】ダイオードＤ１及び抵抗Ｒinは、入力制限
回路１１を構成しており、入力制限回路１１は、演算増
幅器Ａ２の出力電圧が入力電圧ＶinよりもダイオードＤ
１の順方向電圧（約０．７Ｖ）だけ大きくなると、ダイ
オードＤ１がオンして、演算増幅器Ａ１の入力電圧Ｖin
の大きさを制限する。
【００２７】すなわち、下限電圧制限回路１０は、信号
増幅器としての非反転増幅器である演算増幅器Ａ１を用
い、その出力電圧ＶOUT と設定制限電圧である下限設定
電圧ＶLLとの差電圧を増幅する増幅器に演算増幅器Ａ２
を用いて、入力制限回路１１に抵抗ＲinとダイオードＤ
１を用いた下限電圧制限回路である。
【００２８】本実施の形態の下限電圧制限回路１０によ
れば、演算増幅器Ａ１が入力信号である入力電圧Ｖinを
増幅して出力電圧ＶOUT として出力し、この出力電圧Ｖ
OUTが演算増幅器Ａ２の反転入力端子に入力されてい
る。演算増幅器Ａ２は、その非反転入力端子に下限設定
電圧ＶLLが入力されており、演算増幅器Ａ１の出力電圧
ＶOUT と下限設定電圧ＶLLとの差電圧を増幅して、入力
制限回路１１のダイオードＤ１を介して演算増幅器Ａ１
の非反転入力端子に出力する。そして、下限電圧制限回
路１０は、演算増幅器Ａ１の出力電圧ＶOUT が下限設定
電圧ＶLLより大きい場合には、演算増幅器Ａ２の出力電
圧が、負側に振り切った状態となって、ダイオードＤ１
は、オフの状態である。したがって、入力制限回路１１
は、演算増幅器Ａ１の入力電圧Ｖinを制限せず、演算増
幅器Ａ１の非反転入力端子には、入力電圧Ｖinがそのま
ま入力される。また、下限電圧制限回路１０は、演算増
幅器Ａ１の出力電圧ＶOUT が下限設定電圧ＶLLより下が
った場合には、演算増幅器Ａ２の出力電圧が、正の方向
に増大し、この演算増幅器Ａ２の出力電圧が入力電圧Ｖ
inよりもダイオードＤ１の順方向電圧（約０．７Ｖ）だ
け大きくなると、ダイオードＤ１がオンして、入力制限
回路１１が演算増幅器Ａ１の入力電圧Ｖinを制限し、演
算増幅器Ａ１の出力電圧ＶOUT は、ほぼ下限設定電圧Ｖ
LLに制限される。
【００２９】このように、下限電圧制限回路１０は、信
号増幅器である演算増幅器Ａ１の出力電圧ＶOUT を、下
限設定電圧ＶLLよりも高い電圧に制限し、下限電圧制限
回路として動作する。そして、演算増幅器Ａ１の出力電
圧ＶOUT は、下限設定電圧ＶLLに対して演算増幅器Ａ２
のオフセット電圧分のズレしかなく、入力電圧Ｖinによ
る変化もほとんどない。したがって、従来の抵抗とダイ
オードによる下限電圧制限回路に比較して、高精度に出
力電圧ＶOUT を下限設定電圧ＶLLに制限することができ
る。また、電圧制限の場合に、特に、電力を必要としな
いだけでなく、出力信号ラインに電流制限のための抵抗
等を必要としないので、負荷容量の高速動作や低抵抗の
ドライブ等を実現することができるとともに、電圧制限
時の消費電力を抑制することができる。
【００３０】図２は、本発明の電圧制限回路の第２の実
施の形態を示す図であり、本実施の形態は、反転増幅器
とダイオードを用いた下限電圧制限回路であって、請求
項１に対応するものである。なお、本実施の形態の説明
において、上記第１の実施の形態と同様の構成部分に
は、同一の符号を用いる。
【００３１】図２は、本発明の電圧制限回路の第２の実
施の形態を適用した下限電圧制限回路２０の回路図であ
る。図２において、下限電圧制限回路２０は、反転増幅
器である演算増幅器Ａ１、演算増幅器Ａ２、抵抗Ｒin、
抵抗Ｒｆ及びダイオードＤ１等を備えている。
【００３２】演算増幅器（信号増幅器）Ａ１は、その反
転入力端子に抵抗Ｒinを介して入力電圧Ｖinが入力さ
れ、その非反転入力端子は、接地されている。演算増幅
器Ａ１の出力端子は、抵抗Ｒｆを介して演算増幅器Ａ１
の反転入力端子に接続されるとともに、演算増幅器Ａ２
の非反転入力端子に接続されており、演算増幅器Ａ１
は、入力電圧Ｖinを増幅して出力電圧ＶOUT を出力す
る。
【００３３】演算増幅器（増幅器）Ａ２は、その出力端
子が、ダイオードＤ１を介して演算増幅器Ａ１の反転入
力端子に接続されており、その反転入力端子には、下限
設定電圧ＶLLが入力されている。演算増幅器Ａ２は、演
算増幅器Ａ１から入力される上限制限電圧ＶLUと下限設
定電圧ＶLLとの差電圧を増幅して、ダイオードＤ１に出
力する。
【００３４】ダイオードＤ１と抵抗Ｒinは、入力制限回
路２１を構成しており、入力制限回路２１は、演算増幅
器Ａ２の出力電圧が入力電圧ＶinよりもダイオードＤ１
の順方向電圧（約−０．７Ｖ）だけ小さくなると、ダイ
オードＤ１がオンして、演算増幅器Ａ１の入力電圧Ｖin
の大きさを制限する。
【００３５】すなわち、下限電圧制限回路２０は、信号
増幅器としての反転増幅器である演算増幅器Ａ１を用
い、その出力電圧ＶOUT と設定制限電圧である下限設定
電圧Ｖ LLの差電圧を増幅する増幅器に演算増幅器Ａ２を
用い、入力制限回路２１に抵抗ＲinとダイオードＤ１を
用いた下限電圧制限回路である。
【００３６】本実施の形態の下限電圧制限回路２０によ
れば、上記第１の実施の形態の下限電圧制限回路１０と
同様な動作であるが、信号増幅器として演算増幅器Ａ１
と抵抗Ｒin、抵抗Ｒｆとによる反転増幅器となってお
り、この抵抗Ｒinは、反転増幅器である演算増幅器Ａ１
の閉ループ利得を決定するとともに、抵抗Ｒinとダイオ
ードＤ１で形成される入力制限回路２１の一部としても
働く。
【００３７】すなわち、演算増幅器Ａ１は、入力信号で
ある入力電圧Ｖinを増幅して出力し、この出力電圧Ｖ
OUT が演算増幅器Ａ２の非反転入力端子に入力されてい
る。演算増幅器Ａ２は、その反転入力端子に下限設定電
圧ＶLLが入力されており、演算増幅器Ａ１の出力電圧Ｖ
OUT と下限設定電圧ＶLLの差電圧を増幅して、ダイオー
ドＤ１を介して演算増幅器Ａ１の反転入力端子に出力す
る。そして、下限電圧制限回路２０は、演算増幅器Ａ１
の出力電圧ＶOUT が下限設定電圧ＶLLより高い場合に
は、演算増幅器Ａ２の出力電圧が、正側に振り切った状
態となっており、ダイオードＤ１は、オフの状態であ
る。したがって、入力制限回路２１は、演算増幅器Ａ１
への入力電圧Ｖinを制限せず、演算増幅器Ａ１の反転入
力端子には、入力電圧Ｖinがそのまま入力される。ま
た、下限電圧制限回路２０は、演算増幅器Ａ１の出力電
圧ＶOUT が下限設定電圧ＶLLより下がった場合には、演
算増幅器Ａ２の出力電圧が、負の方向に減少し、この演
算増幅器Ａ２の出力電圧が入力電圧Ｖinよりもダイオー
ドＤ１の順方向電圧（約−０．７Ｖ）だけ小さくなる
と、ダイオードＤ１がオンして、入力制限回路２１が演
算増幅器Ａ１の入力電圧Ｖinを制限し、演算増幅器Ａ１
の出力電圧ＶOUT は、ほぼ下限設定電圧ＶLLに制限され
る。
【００３８】このように、下限電圧制限回路２０は、信
号増幅器である演算増幅器Ａ１の出力電圧ＶOUT を、下
限設定電圧ＶLLよりも高い電圧に制限し、下限電圧制限
回路として動作する。そして、演算増幅器Ａ１の出力電
圧ＶOUT は、第１の実施の形態と同様に、下限設定電圧
ＶLLに対して演算増幅器Ａ２のオフセット電圧分のズレ
しかなく、入力電圧Ｖinによる変化もほとんどない。し
たがって、従来の抵抗とダイオードによる下限電圧制限
回路に比較して、高精度に出力電圧ＶOUT を下限設定電
圧ＶLLに制限することができる。また、電圧制限の場合
に、特に、電力を必要としないだけでなく、出力信号ラ
インに電流制限のための抵抗等を必要としないので、負
荷容量の高速動作や低抵抗のドライブ等を実現すること
ができるとともに、電圧制限時の消費電力を抑制するこ
とができる。
【００３９】図３は、本発明の電圧制限回路の第３の実
施の形態を示す図であり、本実施の形態は、非反転増幅
器とトランジスタを用いた下限電圧制限回路であって、
請求項１に対応するものである。なお、本実施の形態の
説明において、上記第１の実施の形態と同様の構成部分
には、同一の符号を用いる。
【００４０】図３は、本発明の電圧制限回路の第３の実
施の形態を適用した下限電圧制限回路３０の回路図であ
る。図３において、下限電圧制限回路３０は、非反転増
幅器である演算増幅器Ａ１、演算増幅器Ａ２、抵抗
Ｒin、抵抗Ｒｆ、Ｒｓ及びトランジスタＴｒ１等を備え
ている。
【００４１】演算増幅器（信号増幅器）Ａ１は、その非
反転入力端子に抵抗Ｒinを介して入力電圧Ｖinが入力さ
れ、その反転入力端子は、抵抗Ｒｓを介して接地されて
いる。演算増幅器Ａ１の出力端子は、抵抗Ｒｆを介して
演算増幅器Ａ１の反転入力端子に接続されるとともに、
演算増幅器Ａ２の非反転入力端子に接続されており、演
算増幅器Ａ１は、入力電圧Ｖinを増幅して出力電圧Ｖ
OUT を出力する。
【００４２】演算増幅器（増幅器）Ａ２は、その反転入
力端子に、下限設定電圧ＶLLが入力されており、その出
力端子が、ＮＰＮ型のトランジスタＴｒ１のベースに接
続されている。演算増幅器Ａ２は、演算増幅器Ａ１から
の出力電圧ＶOUT と下限設定電圧ＶLLとの差電圧を増幅
してトランジスタＴｒ１のベースに出力する。
【００４３】トランジスタＴｒ１は、そのエミッタに電
源Ｖccが接続され、そのコレクタが演算増幅器Ａ１の非
反転入力端子に接続されている。
【００４４】このトランジスタＴｒ１と抵抗Ｒinは、入
力制限回路３１を構成しており、入力制限回路３１は、
トランジスタＴｒ１のベースに入力される演算増幅器Ａ
２の出力電圧が電源ＶccよりもトランジスタＴｒ１のＶ
ｂｅ電圧（約０．７Ｖ）だけ小さくなると、トランジス
タＴｒ１がオンして、演算増幅器Ａ１に入力される入力
電圧Ｖinの大きさを制限する。
【００４５】すなわち、下限電圧制限回路３０は、信号
増幅器としての非反転増幅器である演算増幅器Ａ１を用
い、その出力電圧ＶOUT と設定制限電圧である下限設定
電圧ＶLLの差電圧を増幅する増幅器に演算増幅器Ａ２を
用い、入力制限回路３１に抵抗ＲinとトランジスタＴｒ
１を用いた下限電圧制限回路である。
【００４６】本実施の形態の下限電圧制限回路３０によ
れば、演算増幅器Ａ１が、入力信号である入力電圧Ｖin
を増幅して出力し、この出力電圧ＶOUT が演算増幅器Ａ
２の非反転入力端子に入力されている。演算増幅器Ａ２
は、その反転入力端子に下限設定電圧ＶLLが入力されて
おり、演算増幅器Ａ１からの出力電圧ＶOUT と下限設定
電圧ＶLLの差電圧を増幅して入力制限回路３１のトラン
ジスタＴｒ１のベースに出力する。そして、下限電圧制
限回路３０は、演算増幅器Ａ１の出力電圧ＶOU T が下限
設定電圧ＶLLより高い場合には、演算増幅器Ａ２の出力
電圧が、正側に振り切った状態となっており、トランジ
スタＴｒ１は、オフの状態である。したがって、入力制
限回路３１は、演算増幅器Ａ１に入力される入力電圧Ｖ
inを制限せず、演算増幅器Ａ１の非反転入力端子には、
入力電圧Ｖinがそのまま入力される。また、下限電圧制
限回路３０は、演算増幅器Ａ１の出力電圧ＶOUT が下限
設定電圧ＶLLより下がった場合には、演算増幅器Ａ２の
出力電圧が、負の方向に減少し、この演算増幅器Ａ２の
出力電圧が電源ＶccよりもトランジスタＴｒ１のＶｂｅ
電圧だけ低くなると、トランジスタＴｒ１がオンして、
入力制限回路３１が、演算増幅器Ａ１に入力される入力
電圧Ｖinの大きさを制限し、演算増幅器Ａ１の出力電圧
ＶOUT は、ほぼ下限設定電圧ＶLLに制限される。
【００４７】このように、下限電圧制限回路３０は、信
号増幅器である演算増幅器Ａ１の出力電圧ＶOUT を、下
限設定電圧ＶLLよりも高い電圧に制限し、下限電圧制限
回路として動作する。そして、演算増幅器Ａ１の出力電
圧ＶOUT は、下限設定電圧ＶLLに対して演算増幅器Ａ２
のオフセット電圧分のズレしかなく、入力電圧Ｖinによ
る変化もほとんどない。したがって、従来の抵抗とダイ
オードによる下限電圧制限回路に比較して、高精度に出
力電圧ＶOUT を下限設定電圧ＶLLに制限することができ
る。また、電圧制限の場合に、特に、電力を必要としな
いだけでなく、出力信号ラインに電流制限のための抵抗
等を必要としないので、負荷容量の高速動作や低抵抗の
ドライブ等を実現することができるとともに、電圧制限
時の消費電力を抑制することができる。
【００４８】図４は、本発明の電圧制限回路の第４の実
施の形態を示す図であり、本実施の形態は、反転増幅器
とトランジスタを用いた下限電圧制限回路であって、請
求項１に対応するものである。なお、本実施の形態の説
明において、上記第３の実施の形態と同様の構成部分に
は、同一の符号を用いる。
【００４９】図４は、本発明の電圧制限回路の第４の実
施の形態を適用した下限電圧制限回路４０の回路図であ
る。図４において、下限電圧制限回路４０は、反転増幅
器である演算増幅器Ａ１、演算増幅器Ａ２、抵抗Ｒin、
抵抗Ｒｆ及びトランジスタＴｒ１等を備えている。
【００５０】演算増幅器（信号増幅器）Ａ１は、その反
転入力端子に抵抗Ｒinを介して入力信号である入力電圧
Ｖinが入力され、その非反転入力端子は、接地されてい
る。演算増幅器Ａ１の出力端子は、抵抗Ｒｆを介して演
算増幅器Ａ１の反転入力端子に接続されているととも
に、演算増幅器Ａ２の反転入力端子に接続されており、
演算増幅器Ａ１は、抵抗Ｒinを介して入力される入力電
圧Ｖinを増幅して出力電圧ＶOUT を出力する。
【００５１】演算増幅器（増幅器）Ａ２は、演算増幅器
Ａ２の非反転入力端子に下限設定電圧ＶLLが入力されて
おり、その出力端子が、ＮＰＮ型のトランジスタＴｒ１
のベースに接続されている。演算増幅器Ａ２は、演算増
幅器Ａ１からの出力電圧ＶOU T と下限設定電圧ＶLLの差
電圧を増幅して、トランジスタＴｒ１のベースに出力す
る。
【００５２】トランジスタＴｒ１は、そのエミッタに電
源Ｖeeが接続され、そのコレクタが演算増幅器Ａ１の反
転入力端子に接続されている。このトランジスタＴｒ１
と抵抗Ｒinは、入力制限回路４１を構成しており、入力
制限回路４１は、演算増幅器Ａ２の出力電圧が電源Ｖee
よりもトランジスタＴｒ１のＶｂｅ電圧（約０．７Ｖ）
だけ大きくなると、トランジスタＴｒ１がオンして、演
算増幅器Ａ１に入力される入力電圧Ｖinの大きさを制限
する。
【００５３】すなわち、下限電圧制限回路４０は、信号
増幅器としての反転増幅器である演算増幅器Ａ１を用
い、その出力電圧ＶOUT と設定制限電圧である下限設定
電圧ＶLLの差電圧を増幅する増幅器に演算増幅器Ａ２を
用い、入力制限回路４１に抵抗ＲinとトランジスタＴｒ
１を用いた下限電圧制限回路である。
【００５４】本実施の形態の下限電圧制限回路４０によ
れば、演算増幅器Ａ１が、入力信号である入力電圧Ｖin
を増幅して出力し、この出力電圧ＶOUT が演算増幅器Ａ
２の反転入力端子に入力されている。演算増幅器Ａ２
は、その非反転入力端子に下限設定電圧ＶLLが入力され
ており、演算増幅器Ａ１の出力電圧ＶOUT と下限設定電
圧ＶLLの差電圧をトランジスタＴｒ１のベースに出力す
る。そして、下限電圧制限回路４０は、演算増幅器Ａ１
の出力電圧ＶOUT が下限設定電圧ＶLLより高い場合に
は、演算増幅器Ａ２の出力電圧が、負側に振り切った状
態となっており、トランジスタＴｒ１は、オフの状態で
ある。したがって、入力制限回路４１は、演算増幅器Ａ
１に入力される入力電圧Ｖinを制限せず、演算増幅器Ａ
１の反転入力端子には、入力電圧Ｖinがそのまま入力さ
れる。また、下限電圧制限回路４０は、演算増幅器Ａ１
の出力電圧ＶOUT が下限設定電圧ＶLLより下がった場合
には、演算増幅器Ａ２の出力電圧が、正の方向に増大
し、この演算増幅器Ａ２の出力電圧が電源Ｖeeよりもト
ランジスタＴｒ１のＶｂｅ電圧だけ大きくなると、トラ
ンジスタＴｒ１がオンして、入力制限回路４１が、演算
増幅器Ａ１に入力される入力電圧Ｖinの大きさを制限
し、演算増幅器Ａ１の出力電圧ＶOUT は、ほぼ下限設定
電圧ＶLLに制限される。
【００５５】このように、下限電圧制限回路４０は、信
号増幅器である演算増幅器Ａ１の出力電圧ＶOUT を、下
限設定電圧ＶLLよりも高い電圧に制限し、下限電圧制限
回路として動作する。そして、演算増幅器Ａ１の出力電
圧ＶOUT は、第１の実施の形態と同様に、下限設定電圧
ＶLLに対して演算増幅器Ａ２のオフセット電圧分のズレ
しかなく、入力電圧Ｖinによる変化もほとんどない。し
たがって、従来の抵抗とダイオードによる下限電圧制限
回路に比較して、高精度に出力電圧ＶOUT を下限設定電
圧ＶLLに制限することができる。また、電圧制限の場合
に、特に、電力を必要としないだけでなく、出力信号ラ
インに電流制限のための抵抗等を必要としないので、負
荷容量の高速動作や低抵抗のドライブ等を実現すること
ができるとともに、電圧制限時の消費電力を抑制するこ
とができる。
【００５６】図５は、本発明の電圧制限回路の第５の実
施の形態を示す図であり、本実施の形態は、非反転増幅
器とダイオードを用いた上限電圧制限回路であって、請
求項１に対応するものである。なお、本実施の形態の説
明において、上記第１の実施の形態と同様の構成部分に
は、同一の符号を用いる。
【００５７】図５は、本発明の電圧制限回路の第５の実
施の形態を適用した上限電圧制限回路５０の回路図であ
る。図５において、上限電圧制限回路５０は、非反転増
幅器である演算増幅器Ａ１、演算増幅器Ａ３、抵抗
Ｒin、抵抗Ｒｆ、抵抗Ｒｓ及びダイオードＤ２等を備え
ている。
【００５８】演算増幅器（信号増幅器）Ａ１は、その非
反転入力端子に抵抗Ｒinを介して入力電圧Ｖinが入力さ
れ、その反転入力端子は、抵抗Ｒｓを介して接地されて
いる。演算増幅器Ａ１の出力端子は、抵抗Ｒｆを介して
演算増幅器Ａ１の反転入力端子に接続されているととも
に、演算増幅器Ａ３の反転入力端子に接続されており、
演算増幅器Ａ１は、抵抗Ｒinを介して入力される入力電
圧Ｖinを増幅して、出力電圧ＶOUT として出力する。
【００５９】演算増幅器（増幅器）Ａ３は、その非反転
入力端子に上限制限電圧ＶLUが入力されており、演算増
幅器Ａ３の出力端子は、ダイオードＤ２を介して演算増
幅器Ａ１の非反転入力端子に接続されている。演算増幅
器Ａ３は、演算増幅器Ａ１からの出力電圧ＶOUT と上限
制限電圧ＶLUの差電圧を増幅して、ダイオードＤ２に出
力する。
【００６０】ダイオードＤ２と抵抗Ｒinは、入力制限回
路５１を構成しており、入力制限回路５１は、演算増幅
器Ａ３の出力電圧が入力電圧ＶinよりもダイオードＤ２
の順方向電圧だけ小さくなると、ダイオードＤ２がオン
して、抵抗Ｒinを介して演算増幅器Ａ１に入力される入
力電圧Ｖinの大きさを制限する。
【００６１】すなわち、上限電圧制限回路５０は、信号
増幅器としての非反転増幅器である演算増幅器Ａ１を用
い、その出力電圧ＶOUT と設定制限電圧である上限制限
電圧ＶLUの差電圧を増幅する増幅器に演算増幅器Ａ３を
用いて、入力制限回路５１に抵抗ＲinとダイオードＤ２
を用いた上限電圧制限回路である。
【００６２】本実施の形態の上限電圧制限回路５０によ
れば、演算増幅器Ａ１が入力信号である入力電圧Ｖinを
増幅して出力電圧ＶOUT として出力し、この出力電圧Ｖ
OUTが演算増幅器Ａ３の反転入力端子に入力されてい
る。演算増幅器Ａ３は、その非反転入力端子に上限制限
電圧ＶLUが入力されており、演算増幅器Ａ１の出力電圧
ＶOUT と上限制限電圧ＶLUの差電圧を増幅して、ダイオ
ードＤ２に出力する。そして、上限電圧制限回路５０
は、演算増幅器Ａ１の出力電圧ＶOUT が上限制限電圧Ｖ
LUより小さい場合には、演算増幅器Ａ３の出力電圧が、
正側に振り切った状態となっており、ダイオードＤ２
は、オフの状態である。したがって、入力制限回路５１
は、演算増幅器Ａ１に入力される入力電圧Ｖinを制限せ
ず、演算増幅器Ａ１の非反転入力端子には、入力電圧Ｖ
inがそのまま入力される。また、上限電圧制限回路５０
は、演算増幅器Ａ１の出力電圧ＶOUT が上限制限電圧Ｖ
LUより上がった場合には、演算増幅器Ａ３の出力電圧
が、負の方向に増大し、この演算増幅器Ａ３の出力電圧
が入力電圧ＶinよりダイオードＤ２の順方向電圧（約
０．７Ｖ）よりも小さくなると、ダイオードＤ２がオン
して、入力制限回路５１は、演算増幅器Ａ１に入力され
る入力電圧Ｖinの大きさを制限し、演算増幅器Ａ１の出
力電圧ＶOUT は、ほぼ上限制限電圧ＶLUに制限される。
【００６３】このように、上限電圧制限回路５０は、信
号増幅器である演算増幅器Ａ１の出力電圧ＶOUT を、上
限制限電圧ＶLUよりも低い電圧に制限し、上限電圧制限
回路として動作する。そして、演算増幅器Ａ１の出力電
圧ＶOUT は、上限制限電圧ＶLUに対して演算増幅器Ａ３
のオフセット電圧分のズレしかなく、入力電圧Ｖinによ
る変化もほとんどない。したがって、従来の抵抗とダイ
オードによる上限電圧制限回路に比較して、高精度に出
力電圧ＶOUT を上限制限電圧ＶLUに制限することができ
る。また、電圧制限の場合に、特に、電力を必要としな
いだけでなく、出力信号ラインに電流制限のための抵抗
等を必要としないので、負荷容量の高速動作や低抵抗の
ドライブ等を実現することができるとともに、電圧制限
時の消費電力を抑制することができる。
【００６４】図６は、本発明の電圧制限回路の第６の実
施の形態を示す図であり、本実施の形態は、反転増幅器
とダイオードを用いた上限電圧制限回路であって、請求
項１に対応するものである。なお、本実施の形態の説明
において、上記第５の実施の形態と同様の構成部分に
は、同一の符号を用いる。
【００６５】図６は、本発明の電圧制限回路の第６の実
施の形態を適用した上限電圧制限回路６０の回路図であ
る。図６において、上限電圧制限回路６０は、反転増幅
器である演算増幅器Ａ１、演算増幅器Ａ３、抵抗Ｒin、
抵抗Ｒｆ及びダイオードＤ２等を備えている。
【００６６】演算増幅器（信号増幅器）Ａ１は、その反
転入力端子に抵抗Ｒinを介して入力電圧Ｖinが入力さ
れ、その非反転入力端子は、接地されている。演算増幅
器Ａ１の出力は、抵抗Ｒｆを介して演算増幅器Ａ１の反
転入力端子に帰還されているとともに、演算増幅器Ａ３
の非反転入力端子に接続されている。演算増幅器Ａ１
は、抵抗Ｒinを介して入力される入力電圧Ｖinを増幅し
て、出力電圧ＶOUT として出力する。
【００６７】演算増幅器（増幅器）Ａ３は、その反転入
力端子に上限制限電圧ＶLUが入力されており、演算増幅
器Ａ３の出力は、ダイオードＤ２を介して演算増幅器Ａ
１の反転入力端子に接続されている。演算増幅器Ａ３
は、演算増幅器Ａ１からの出力電圧ＶOUT と上限制限電
圧ＶLUの差電圧を増幅して、ダイオードＤ２に出力す
る。
【００６８】上記ダイオードＤ２及び抵抗Ｒinは、入力
制限回路６１を構成しており、入力制限回路６１は、演
算増幅器Ａ３の出力電圧が入力電圧Ｖinよりもダイオー
ドＤ２の順方向電圧（約０．７Ｖ）だけ大きくなると、
ダイオードＤ２がオンして、演算増幅器Ａ１に入力され
る入力電圧Ｖinの大きさを制限する。
【００６９】すなわち、上限電圧制限回路６０は、信号
増幅器としての反転増幅器である演算増幅器Ａ１を用
い、その出力電圧ＶOUT と設定制限電圧である上限制限
電圧ＶLUの差電圧を増幅する増幅器に演算増幅器Ａ３を
用いて、入力制限回路６１に抵抗ＲinとダイオードＤ２
を用いた上限電圧制限回路である。
【００７０】本実施の形態の上限電圧制限回路６０によ
れば、演算増幅器Ａ１が入力信号である入力電圧Ｖinを
増幅して出力電圧ＶOUT として出力し、この出力電圧Ｖ
OUTが演算増幅器Ａ３の非反転入力端子に入力されてい
る。演算増幅器Ａ３は、その反転入力端子に上限制限電
圧ＶLUが入力されており、演算増幅器Ａ１の出力電圧Ｖ
OUT と上限制限電圧ＶLUの差電圧を増幅して、ダイオー
ドＤ２に出力する。そして、上限電圧制限回路６０は、
演算増幅器Ａ１の出力電圧ＶOUT が上限制限電圧ＶLUよ
り小さい場合には、演算増幅器Ａ３の出力電圧が、負側
に振り切った状態となっており、ダイオードＤ２は、オ
フの状態である。したがって、入力制限回路６１は、演
算増幅器Ａ１に入力される入力電圧Ｖinを制限せず、演
算増幅器Ａ１の反転入力端子には、入力電圧Ｖinがその
まま入力される。また、上限電圧制限回路６０は、演算
増幅器Ａ１の出力電圧ＶOUT が上限制限電圧ＶLUより上
がった場合には、演算増幅器Ａ３の出力電圧が、正の方
向に増大し、この演算増幅器Ａ３の出力電圧が入力電圧
ＶinよりもダイオードＤ２の順方向電圧（約０．７Ｖ）
だけ大きくなると、ダイオードＤ２がオンして、入力制
限回路６１が演算増幅器Ａ１に入力される入力電圧Ｖin
の大きさを制限し、演算増幅器Ａ１の出力電圧Ｖ
OUT は、ほぼ上限制限電圧ＶLUに制限される。
【００７１】このように、上限電圧制限回路６０は、信
号増幅器である演算増幅器Ａ１の出力電圧ＶOUT を、上
限制限電圧ＶLUよりも低い電圧に制限し、上限電圧制限
回路として動作する。そして、演算増幅器Ａ１の出力電
圧ＶOUT は、上限制限電圧ＶLUに対して演算増幅器Ａ３
のオフセット電圧分のズレしかなく、入力電圧Ｖinによ
る変化もほとんどない。したがって、従来の抵抗とダイ
オードによる上限電圧制限回路に比較して、高精度に出
力電圧ＶOUT を上限制限電圧ＶLUに制限することができ
る。また、電圧制限の場合に、特に、電力を必要としな
いだけでなく、出力信号ラインに電流制限のための抵抗
等を必要としないので、負荷容量の高速動作や低抵抗の
ドライブ等を実現することができるとともに、電圧制限
時の消費電力を抑制することができる。
【００７２】図７は、本発明の電圧制限回路の第７の実
施の形態を示す図であり、本実施の形態は、非反転増幅
器とダイオードを用いた上限電圧制限回路であって、請
求項１に対応するものである。なお、本実施の形態の説
明において、上記第５の実施の形態と同様の構成部分に
は、同一の符号を用いる。
【００７３】図７は、本発明の電圧制限回路の第７の実
施の形態を適用した上限電圧制限回路７０の回路図であ
る。図７において、上限電圧制限回路７０は、非反転増
幅器である演算増幅器Ａ１、演算増幅器Ａ３、抵抗
Ｒin、抵抗Ｒｆ、抵抗Ｒｓ及びトランジスタＴｒ２等を
備えている。
【００７４】演算増幅器（信号増幅器）Ａ１は、その非
反転入力端子に抵抗Ｒinを介して入力電圧Ｖinが入力さ
れ、その反転入力端子が抵抗Ｒｓを介して接地されてい
る。演算増幅器Ａ１の出力は、抵抗Ｒｆを介して演算増
幅器Ａ１の反転入力端子に接続されているとともに、演
算増幅器Ａ３の非反転入力端子に接続されており、演算
増幅器Ａ１は、抵抗Ｒinを介して入力される入力電圧Ｖ
inを増幅して、出力電圧ＶOUT として出力する。
【００７５】演算増幅器（増幅器）Ａ３は、その反転入
力端子に上限制限電圧ＶLUが入力されており、その出力
は、ＰＮＰ型のトランジスタＴｒ２のベースに接続され
ている。トランジスタＴｒ２は、そのエミッタに電源Ｖ
eeが入力され、そのコレクタが演算増幅器Ａ１の非反転
入力端子に接続されている。演算増幅器Ａ３は、演算増
幅器Ａ１からの出力電圧ＶOUT と上限制限電圧ＶLUの差
電圧を増幅してトランジスタＴｒ２のベースに出力す
る。
【００７６】上記トランジスタＴｒ２と抵抗Ｒinは、入
力制限回路７１を構成しており、入力制限回路７１は、
演算増幅器Ａ３の出力電圧が電源Ｖeeよりもトランジス
タＴｒ２のＶｂｅ電圧だけ大きくなると、トランジスタ
Ｔｒ２がオンして、抵抗Ｒinを介して演算増幅器Ａ１に
入力される入力電圧Ｖinの大きさを制限する。
【００７７】すなわち、上限電圧制限回路７０は、信号
増幅器としての非反転増幅器である演算増幅器Ａ１を用
い、その出力電圧ＶOUT と設定制限電圧である上限制限
電圧ＶLUの差電圧を増幅する増幅器に演算増幅器Ａ３を
用いて、入力制限回路７１に抵抗ＲinとトランジスタＴ
ｒ２を用いた上限電圧制限回路である。
【００７８】本実施の形態の上限電圧制限回路７０によ
れば、演算増幅器Ａ１が入力信号である入力電圧Ｖinを
増幅して出力電圧ＶOUT として出力し、この出力電圧Ｖ
OUTが演算増幅器Ａ３の非反転入力端子に入力されてい
る。演算増幅器Ａ３は、その反転入力端子に上限制限電
圧ＶLUが入力されており、演算増幅器Ａ１の出力電圧Ｖ
OUT と上限制限電圧ＶLUの差電圧を増幅して、トランジ
スタＴｒ２を介して演算増幅器Ａ１の非反転入力端子に
出力する。そして、上限電圧制限回路７０は、演算増幅
器Ａ１の出力電圧ＶOUT が上限制限電圧ＶLUより小さい
場合には、演算増幅器Ａ３の出力電圧が、負側に振り切
った状態となっており、トランジスタＴｒ２は、オフの
状態である。したがって、入力制限回路７１は、演算増
幅器Ａ１に入力される入力電圧Ｖinを制限せず、演算増
幅器Ａ１の非反転入力端子には、入力電圧Ｖinがそのま
ま入力される。また、上限電圧制限回路７０は、演算増
幅器Ａ１の出力電圧ＶOUT が上限制限電圧ＶLUより上が
った場合には、演算増幅器Ａ３の出力電圧が、正の方向
に増大し、この演算増幅器Ａ３の出力電圧が電源Ｖeeよ
りもトランジスタＴｒ２のＶｂｅ電圧だけ大きくなる
と、トランジスタＴｒ２がオンして、入力制限回路７１
が演算増幅器Ａ１に入力される入力電圧Ｖinの大きさを
制限し、演算増幅器Ａ１の出力電圧ＶOUT は、ほぼ上限
制限電圧ＶLUに制限される。
【００７９】このように、上限電圧制限回路７０は、信
号増幅器である演算増幅器Ａ１の出力電圧ＶOUT を、上
限制限電圧ＶLUよりも低い電圧に制限し、上限電圧制限
回路として動作する。そして、演算増幅器Ａ１の出力電
圧ＶOUT は、上限制限電圧ＶLUに対して演算増幅器Ａ３
のオフセット電圧分のズレしかなく、入力電圧Ｖinによ
る変化もほとんどない。したがって、従来の抵抗とダイ
オードによる上限電圧制限回路に比較して、高精度に出
力電圧ＶOUT を上限制限電圧ＶLUに制限することができ
る。また、電圧制限の場合に、特に、電力を必要としな
いだけでなく、出力信号ラインに電流制限のための抵抗
等を必要としないので、負荷容量の高速動作や低抵抗の
ドライブ等を実現することができるとともに、電圧制限
時の消費電力を抑制することができる。
【００８０】図８は、本発明の電圧制限回路の第８の実
施の形態を示す図であり、本実施の形態は、反転増幅器
とダイオードを用いた上限電圧制限回路であって、請求
項１に対応するものである。なお、本実施の形態の説明
において、上記第７の実施の形態と同様の構成部分に
は、同一の符号を用いる。
【００８１】図８は、本発明の電圧制限回路の第８の実
施の形態を適用した上限電圧制限回路８０の回路図であ
る。図８において、上限電圧制限回路８０は、反転増幅
器である演算増幅器Ａ１、演算増幅器Ａ３、抵抗Ｒin、
抵抗Ｒｆ及びトランジスタＴｒ２等を備えている。
【００８２】演算増幅器（信号増幅器）Ａ１は、その反
転入力端子に抵抗Ｒinを介して入力電圧Ｖinが入力さ
れ、その非反転入力端子は、接地されている。演算増幅
器Ａ１の出力は、抵抗Ｒｆを介して演算増幅器Ａ１の反
転入力端子に帰還されているとともに、演算増幅器Ａ３
の反転入力端子に接続されており、演算増幅器Ａ１は、
抵抗Ｒinを介して入力される入力電圧Ｖinを増幅して、
出力電圧ＶOUT として出力する。
【００８３】演算増幅器（増幅器）Ａ３は、その非反転
入力端子に上限制限電圧ＶLUが入力されており、演算増
幅器Ａ３の出力は、ＰＮＰ型のトランジスタＴｒ２のベ
ースに接続されている。トランジスタＴｒ２は、そのエ
ミッタに電源Ｖccが入力され、そのコレクタが演算増幅
器Ａ１の反転入力端子に接続されている。演算増幅器Ａ
３は、演算増幅器Ａ１からの出力電圧ＶOUT と上限制限
電圧ＶLUの差電圧を増幅して、トランジスタＴｒ２のベ
ースに出力する。
【００８４】上記トランジスタＴｒ２と抵抗Ｒinは、入
力制限回路８１を構成しており、入力制限回路８１は、
演算増幅器Ａ３の出力電圧が電源Ｖccよりもトランジス
タＴｒ２のＶｂｅだけ小さくなると、トランジスタＴｒ
２がオンして、抵抗Ｒinを介して演算増幅器Ａ１に入力
される入力電圧Ｖinの大きさを制限する。
【００８５】すなわち、上限電圧制限回路８０は、信号
増幅器としての反転増幅器である演算増幅器Ａ１を用
い、その出力電圧ＶOUT と設定制限電圧である上限制限
電圧ＶLUの差電圧を増幅する増幅器に演算増幅器Ａ３を
用いて、入力制限回路８１に抵抗ＲinとトランジスタＴ
ｒ２を用いた上限電圧制限回路である。
【００８６】本実施の形態の上限電圧制限回路８０によ
れば、演算増幅器Ａ１が入力信号である入力電圧Ｖinを
増幅して出力電圧ＶOUT として出力し、この出力電圧Ｖ
OUTが演算増幅器Ａ３の反転入力端子に入力されてい
る。演算増幅器Ａ３は、その非反転入力端子に上限制限
電圧ＶLUが入力されており、演算増幅器Ａ１の出力電圧
ＶOUT と上限制限電圧ＶLUの差電圧を増幅して、トラン
ジスタＴｒ２を介して演算増幅器Ａ１の反転入力端子に
出力する。そして、上限電圧制限回路８０は、演算増幅
器Ａ１の出力電圧ＶOUT が上限制限電圧ＶLUより小さい
場合には、演算増幅器Ａ２の出力電圧が、正側に振り切
った状態となっており、トランジスタＴｒ２は、オフの
状態である。したがって、入力制限回路８１は、演算増
幅器Ａ１に入力される入力電圧Ｖinを制限せず、演算増
幅器Ａ１の反転入力端子には、入力電圧Ｖinがそのまま
入力される。また、上限電圧制限回路８０は、演算増幅
器Ａ１の出力電圧ＶOUT が上限制限電圧ＶLUより上がっ
た場合には、演算増幅器Ａ３の出力電圧が、負の方向に
増大し、この演算増幅器Ａ３の出力電圧が電源Ｖccより
もトランジスタＴｒ２のＶｂｅだけ小さくなると、トラ
ンジスタＴｒ２がオンして、入力制限回路８１が抵抗Ｒ
inを介して演算増幅器Ａ１に入力される入力電圧Ｖinの
大きさを制限し、演算増幅器Ａ１の出力電圧ＶOUT は、
ほぼ上限制限電圧ＶLUに制限される。
【００８７】このように、上限電圧制限回路８０は、信
号増幅器である演算増幅器Ａ１の出力電圧ＶOUT を、上
限制限電圧ＶLUよりも低い電圧に制限し、上限電圧制限
回路として動作する。そして、演算増幅器Ａ１の出力電
圧ＶOUT は、上限制限電圧ＶLUに対して演算増幅器Ａ３
のオフセット電圧分のズレしかなく、入力電圧Ｖinによ
る変化もほとんどない。したがって、従来の抵抗とダイ
オードによる上限電圧制限回路に比較して、高精度に出
力電圧ＶOUT を上限制限電圧ＶLUに制限することができ
る。また、電圧制限の場合に、特に、電力を必要としな
いだけでなく、出力信号ラインに電流制限のための抵抗
等を必要としないので、負荷容量の高速動作や低抵抗の
ドライブ等を実現することができるとともに、電圧制限
時の消費電力を抑制することができる。
【００８８】図９は、図３に示した第３の実施の形態の
具体的な実施例を示す図であり、非反転増幅器と、トラ
ンジスタ及び入力抵抗による入力制限回路を用いた下限
電圧制限回路９０である。
【００８９】図９において、下限電圧制限回路９０は、
トランジスタＱ１〜Ｑ９、トランジスタＱ１０、トラン
ジスタＱ２０〜Ｑ２９、抵抗Ｒin、抵抗Ｒｓ、抵抗Ｒ
ｆ、抵抗Ｒ１０、Ｒ２０、Ｒ２１及びコンデンサＣ１等
を備えている。
【００９０】トランジスタＱ１〜Ｑ９とコンデンサＣ１
による図３の演算増幅器Ａ１としての演算増幅器と、抵
抗Ｒｓ、抵抗Ｒｆと、により非反転演算増幅器９１が構
成されており、トランジスタＱ２０〜Ｑ２８及び抵抗Ｒ
２０、Ｒ２１により図３の演算増幅器Ａ２としての演算
増幅器９２が構成されている。抵抗Ｒ１０及びトランジ
スタＱ１０は、非反転演算増幅器９１と演算増幅器９２
の共通のバイアス回路であり、抵抗Ｒin、トランジスタ
Ｔｒ１及びトランジスタＱ２９により図３の入力制限回
路３１としての入力制限回路９３が構成されている。非
反転演算増幅器９１のトランジスタＱ１には、抵抗Ｒin
を介して入力電圧Ｖinが入力され、非反転演算増幅器９
１は、入力電圧Ｖinを増幅して出力電圧ＶOUT を出力す
る。
【００９１】演算増幅器９２には、上記非反転演算増幅
器９１の出力電圧ＶOUT が入力されるとともに、下限設
定電圧ＶLLが入力されており、演算増幅器９２は、非反
転演算増幅器９１の出力する出力電圧ＶOUT と下限設定
電圧ＶLLの差電圧を増幅して、トランジスタＴｒ１のベ
ースに出力する。なお、トランジスタＱ２５、トランジ
スタＱ２６及びトランジスタＱ２９は、トランジスタＱ
２８の飽和を避けるための素子であり、抵抗Ｒ２０、ト
ランジスタＱ２１及びトランジスタＱ２４は、トランジ
スタＱ２２とトランジスタＱ２３のベース−エミッタ間
に過大な電圧がかかって、トランジスタＱ２２及びトラ
ンジスタＱ２３が破壊されるのを防止するための素子で
ある。
【００９２】すなわち、下限電圧制限回路９０は、信号
増幅器としての非反転増幅器である演算増幅器９１を用
い、その出力電圧ＶOUT と設定制限電圧である下限設定
電圧ＶLLの差電圧を増幅する増幅器に演算増幅器９２を
用い、入力制限回路９３に抵抗ＲinとトランジスタＴｒ
１及びトランジスタＱ２９を用いた下限電圧制限回路で
ある。
【００９３】本実施例の下限電圧制限回路９０によれ
ば、非反転演算増幅器９１が、入力信号である入力電圧
Ｖinを増幅して出力し、この出力電圧ＶOUT が演算増幅
器９２に入力されている。演算増幅器９２には、下限設
定電圧ＶLLが入力されており、演算増幅器９２は、非反
転演算増幅器９１の出力電圧ＶOUT と下限設定電圧ＶLL
との差電圧をトランジスタＴｒ１のベースに出力する。
そして、下限電圧制限回路９０は、演算増幅器９１の出
力電圧ＶOUT が下限設定電圧ＶLLより高い場合には、演
算増幅器９２の出力電圧が、正側に振り切った状態とな
っており、トランジスタＴｒ１は、オフの状態である。
したがって、入力制限回路９３は、非反転演算増幅器９
１に入力される入力電圧Ｖinを制限せず、非反転演算増
幅器９１には、入力電圧Ｖinがそのまま入力される。ま
た、下限電圧制限回路９０は、非反転演算増幅器９１の
出力電圧ＶOUT が下限設定電圧ＶLLより下がった場合に
は、演算増幅器９２の出力電圧が、負の方向に減少し、
この演算増幅器９２の出力電圧が電源Ｖccよりもトラン
ジスタＴｒ１のＶｂｅ電圧だけ低くなると、トランジス
タＴｒ１がオンして、演算増幅器９２の出力を増幅し
て、非反転演算増幅器９１に出力する。したがって、入
力制限回路９３が非反転演算増幅器９１に入力される入
力電圧Ｖinの大きさを制限し、演算増幅器９１の出力電
圧ＶOUT は、ほぼ下限設定電圧ＶLLに制限される。
【００９４】このように、下限電圧制限回路９０は、信
号増幅器である非反転演算増幅器９１の出力電圧ＶOUT
を、下限設定電圧ＶLLよりも高い電圧に制限し、下限電
圧制限回路として動作する。そして、演算増幅器Ａ１の
出力電圧ＶOUT は、下限設定電圧ＶLLに対して演算増幅
器Ａ２のオフセット電圧分のズレしかなく、入力電圧Ｖ
inによる変化もほとんどない。したがって、従来の抵抗
とダイオードによる下限電圧制限回路に比較して、高精
度に出力電圧ＶOUT を下限設定電圧ＶLLに制限すること
ができる。また、電圧制限の場合に、特に、電力を必要
としないだけでなく、出力信号ラインに電流制限のため
の抵抗等を必要としないので、負荷容量の高速動作や低
抵抗のドライブ等を実現することができるとともに、電
圧制限時の消費電力を抑制することができる。
【００９５】図１０は、図７に示した第７の実施の形態
の具体的な実施例を示す図であり、非反転増幅器と、ト
ランジスタ及び入力抵抗による入力制限回路を用いた上
限電圧制限回路１００である。なお、本実施例の説明に
おいては、図９に示した構成と同様の構成部分には、同
一の符号を付して、その詳細な説明を省略する。
【００９６】図１０において、上限電圧制限回路１００
は、トランジスタＱ１〜Ｑ９、トランジスタＱ１０、ト
ランジスタＱ３０〜Ｑ３９、抵抗Ｒin、抵抗Ｒｓ、抵抗
Ｒｆ、抵抗Ｒ１０、Ｒ３０、Ｒ３１及びコンデンサＣ１
等を備えている。
【００９７】トランジスタＱ１〜Ｑ９とコンデンサＣ１
による図７の演算増幅器Ａ１としての演算増幅器と、抵
抗Ｒｓ、抵抗Ｒｆと、により非反転演算増幅器１０１が
構成されており、トランジスタＱ３０〜Ｑ３８及び抵抗
Ｒ３０、Ｒ３１により図７の演算増幅器Ａ３としての演
算増幅器１０２が構成されている。抵抗Ｒ１０とトラン
ジスタＱ１０及びトランジスタＱ１１は、非反転演算増
幅器１０１と演算増幅器１０２の共通のバイアス回路で
あり、抵抗Ｒin、トランジスタＴｒ２及びトランジスタ
Ｑ３９により図７の入力制限回路７１としての入力制限
回路１０３が構成されている。非反転演算増幅器９１の
トランジスタＱ１には、抵抗Ｒinを介して入力電圧Ｖin
が入力され、非反転演算増幅器９１は、入力電圧Ｖinを
増幅して出力電圧ＶOUT を出力する。演算増幅器１０１
には、上記非反転演算増幅器９１の出力電圧ＶOUT が入
力されるとともに、上限制限電圧ＶLUが入力されてお
り、演算増幅器１０１は、非反転演算増幅器９１の出力
する出力電圧ＶOUT と上限制限電圧ＶLUとの差電圧を増
幅して、トランジスタＴｒ２のベースに出力する。な
お、トランジスタＱ３５、トランジスタＱ３６及びトラ
ンジスタＱ３９は、トランジスタＱ３８の飽和を避ける
ための素子であり、抵抗Ｒ３０、トランジスタＱ３１及
びトランジスタＱ３４は、トランジスタＱ３２とトラン
ジスタＱ３３のベース−エミッタ間に過大な電圧がかか
って、トランジスタＱ３２及びトランジスタＱ３３が破
壊されるのを防止するための素子である。
【００９８】すなわち、上限電圧制限回路１００は、信
号増幅器としての非反転増幅器である演算増幅器９１を
用い、その出力電圧ＶOUT と設定制限電圧である上限制
限電圧ＶLUの差電圧を増幅する増幅器に演算増幅器１０
１を用い、入力制限回路１０２に抵抗Ｒinとトランジス
タＴｒ２及びトランジスタＱ３９を用いた上限電圧制限
回路である。
【００９９】本実施例の上限電圧制限回路１００によれ
ば、非反転演算増幅器９１が、入力信号である入力電圧
Ｖinを増幅して出力し、この出力電圧ＶOUT が演算増幅
器１０１に入力されている。演算増幅器１０１には、上
限制限電圧ＶLUが入力されており、演算増幅器９１の出
力電圧ＶOUT と上限制限電圧ＶLUの差電圧を増幅して、
トランジスタＴｒ２を介して演算増幅器９１に出力す
る。そして、上限電圧制限回路１００は、演算増幅器９
１の出力電圧ＶOUT が上限制限電圧ＶLUより小さい場合
には、演算増幅器１０１の出力電圧が、正側に振り切っ
た状態となっており、トランジスタＴｒ２は、オフの状
態である。したがって、入力制限回路１０２は、非反転
演算増幅器９１に入力される入力電圧Ｖinを制限せず、
演算増幅器９１には、入力電圧Ｖinがそのまま入力され
る。また、上限電圧制限回路１００は、演算増幅器９１
の出力電圧ＶOUT が上限制限電圧ＶLUより上がった場合
には、演算増幅器１０１の出力電圧が、負の方向に増大
し、この演算増幅器１０１の出力電圧が電源Ｖeeよりも
トランジスタＴｒ２のＶｂｅ電圧だけ小さくなると、ト
ランジスタＴｒ２がオンして、入力制限回路１０２が非
反転演算増幅器９１に入力される入力電圧Ｖinの大きさ
を制限し、演算増幅器９１の出力電圧ＶOUT は、ほぼ上
限制限電圧ＶLUに制限される。
【０１００】このように、上限電圧制限回路１００は、
信号増幅器である演算増幅器９１の出力電圧ＶOUT を、
上限制限電圧ＶLUよりも低い電圧に制限し、上限電圧制
限回路として動作する。そして、演算増幅器Ａ１の出力
電圧ＶOUT は、上限制限電圧ＶLUに対して演算増幅器Ａ
３のオフセット電圧分のズレしかなく、入力電圧Ｖinに
よる変化もほとんどない。したがって、従来の抵抗とダ
イオードによる上限電圧制限回路に比較して、高精度に
出力電圧ＶOUT を上限制限電圧ＶLUに制限することがで
きる。また、電圧制限の場合に、特に、電力を必要とし
ないだけでなく、出力信号ラインに電流制限のための抵
抗等を必要としないので、負荷容量の高速動作や低抵抗
のドライブ等を実現することができるとともに、電圧制
限時の消費電力を抑制することができる。
【０１０１】図１１は、本発明の電圧制限回路の第９の
実施の形態を示す図であり、本実施の形態は、非反転増
幅器とダイオードを用いた上下限電圧制限回路であっ
て、請求項２に対応するものである。
【０１０２】図１１は、本発明の電圧制限回路の第９の
実施の形態を適用した上下限電圧制限回路１１０の回路
図である。図１１において、上下限電圧制限回路１１０
は、非反転増幅器である演算増幅器Ａ１、演算増幅器Ａ
２、Ａ３、抵抗Ｒin、抵抗Ｒｆ、抵抗Ｒｓ及びダイオー
ドＤ１、Ｄ２等を備えている。
【０１０３】演算増幅器（信号増幅器）Ａ１は、その非
反転入力端子に抵抗Ｒinを介して入力電圧Ｖinが入力さ
れ、その反転入力端子は、抵抗Ｒｓを介して接地されて
いる。演算増幅器Ａ１の出力は、抵抗Ｒｆを介して演算
増幅器Ａ１の反転入力端子に接続されているとともに、
演算増幅器Ａ２の反転入力端子及び演算増幅器Ａ３の反
転入力端子に接続されており、演算増幅器Ａ１は、抵抗
Ｒinを介して入力される入力電圧Ｖinを増幅して、出力
電圧ＶOUT として出力する。
【０１０４】演算増幅器（第一の増幅器）Ａ２は、その
非反転入力端子に下限設定電圧ＶLLが入力されており、
その出力端子は、ダイオードＤ１を介して演算増幅器Ａ
１の非反転入力端子に接続されている。演算増幅器Ａ２
は、演算増幅器Ａ１からの出力電圧ＶOUT と下限設定電
圧ＶLLとの差電圧を増幅してダイオードＤ１に出力す
る。
【０１０５】演算増幅器（第二の増幅器）Ａ３は、その
非反転入力端子に上限制限電圧ＶLUが入力されており、
その出力端子は、ダイオードＤ２を介して演算増幅器Ａ
１の非反転入力端子に接続されている。演算増幅器Ａ３
は、演算増幅器Ａ１からの出力電圧ＶOUT と上限制限電
圧ＶLUとの差電圧を増幅して、ダイオードＤ２に出力す
る。
【０１０６】上記ダイオードＤ１と抵抗Ｒinは、入力制
限回路（第一の入力制限回路）１１１を構成しており、
入力制限回路１１１は、演算増幅器Ａ２の出力電圧がＶ
LL／（１＋Ｒｆ／Ｒｓ）よりもダイオードＤ１の順方向
電圧（約０．７Ｖ）だけ大きくなると、ダイオードＤ１
がオンして、抵抗Ｒinを介して演算増幅器Ａ１に入力さ
れる入力電圧Ｖinの大きさを制限する。
【０１０７】上記ダイオードＤ２と抵抗Ｒinは、入力制
限回路（第二の入力制限回路）１１２を構成しており、
入力制限回路１１２は、演算増幅器Ａ３の出力電圧がＶ
LU／（１＋Ｒｆ／Ｒｓ）よりもダイオードＤ２の順方向
電圧（約０．７Ｖ）だけ小さくなると、ダイオードＤ２
がオンして、抵抗Ｒinを介して演算増幅器Ａ１に入力さ
れる入力電圧Ｖinの大きさを制限する。
【０１０８】すなわち、上下限電圧制限回路１１０は、
信号増幅器としての非反転増幅器である演算増幅器Ａ１
を用い、その出力電圧ＶOUT と設定制限電圧である下限
設定電圧ＶLLの差電圧を増幅する第一の増幅器に演算増
幅器Ａ２及びその出力電圧ＶOUT と設定制限電圧である
上限制限電圧ＶLUの差電圧を増幅する第二の増幅器に演
算増幅器Ａ３を用いて、第一及び第二の入力制限回路１
１１、１１２に抵抗ＲinとダイオードＤ１及びダイオー
ドＤ２を用いた上下限電圧制限回路である。
【０１０９】本実施の形態の上下限電圧制限回路１１０
によれば、演算増幅器Ａ１が入力信号である入力電圧Ｖ
inを増幅して出力電圧ＶOUT として出力し、この出力電
圧ＶOUT が演算増幅器Ａ２の反転入力端子及び演算増幅
器Ａ３の反転入力端子に入力されている。演算増幅器Ａ
２は、その非反転入力端子に下限設定電圧ＶLLが入力さ
れており、演算増幅器Ａ１の出力電圧ＶOUT と下限設定
電圧ＶLLの差電圧を増幅して、ダイオードＤ１を介して
演算増幅器Ａ１の非反転入力端子に出力する。また、演
算増幅器Ａ３は、その非反転入力端子に上限制限電圧Ｖ
LUが入力されており、演算増幅器Ａ１の出力電圧ＶOUT
と上限制限電圧ＶLUの差電圧を増幅して、ダイオードＤ
２を介して演算増幅器Ａ１の非反転入力端子に出力す
る。そして、上下限電圧制限回路１１０は、演算増幅器
Ａ１の出力電圧ＶOUT が下限設定電圧ＶLLよりも大き
く、上限制限電圧ＶLUよりも小さい場合には、演算増幅
器Ａ２の出力電圧が、負側に振り切り、演算増幅器Ａ３
の出力電圧が正側に振り切った状態となっており、ダイ
オードＤ１とダイオードＤ２は、共にオフの状態であ
る。したがって、入力制限回路１１１及び入力制限回路
１１２は、演算増幅器Ａ１に入力される入力電圧Ｖinを
制限せず、演算増幅器Ａ１の非反転入力端子には、入力
電圧Ｖinがそのまま入力される。また、上下限電圧制限
回路１１０は、演算増幅器Ａ１の出力電圧ＶOUT が下限
設定電圧ＶLLより下がった場合には、演算増幅器Ａ３の
出力電圧は、正側に振り切ったまま変化しないが、演算
増幅器Ａ２の出力電圧が、正の方向に増大し、この演算
増幅器Ａ２の出力電圧がＶLL／（１＋Ｒｆ／Ｒｓ）より
もダイオードＤ１の順方向電圧（約０．７Ｖ）だけ大き
くなると、ダイオードＤ１がオンして、入力制限回路１
１１が抵抗Ｒinを介して演算増幅器Ａ１に入力される入
力電圧Ｖinの大きさを制限し、出力電圧ＶOUT は、ほぼ
下限設定電圧ＶLLになるように制限される。さらに、上
下限電圧制限回路１１０は、演算増幅器Ａ１の出力電圧
ＶOUT が上限制限電圧ＶLUより上がった場合には、演算
増幅器Ａ２の出力電圧は、負側に振り切ったまま変化し
ないが、演算増幅器Ａ３の出力電圧が、負の方向に減少
し、この演算増幅器Ａ３の出力電圧がＶLU／（１＋Ｒｆ
／Ｒｓ）よりもダイオードＤ２の順方向電圧（約０．７
Ｖ）だけ小さくなると、ダイオードＤ２がオンして、入
力制限回路１１２が抵抗Ｒinを介して演算増幅器Ａ１に
入力される入力電圧Ｖinの大きさを制限し、出力電圧Ｖ
OUTは、ほぼ上限制限電圧ＶLUになるように制限され
る。
【０１１０】このように、上下限電圧制限回路１１０
は、信号増幅器である演算増幅器Ａ１の出力電圧ＶOUT
を、上限制限電圧ＶLUと下限設定電圧ＶLLの間の電圧に
制限し、上下限電圧制限回路として動作する。そして、
演算増幅器Ａ１の出力電圧ＶOU T は、下限設定電圧ＶLL
に対して演算増幅器Ａ２のオフセット電圧分のズレしか
なく、また、上限制限電圧ＶLUに対して演算増幅器Ａ３
のオフセット電圧分のズレしかなく、さらに、入力電圧
Ｖinによる変化もほとんどない。したがって、従来の抵
抗とダイオードによる上下限電圧制限回路に比較して、
高精度に出力電圧ＶOUT を下限設定電圧ＶLLと上限制限
電圧ＶLUの間に制限することができる。また、電圧制限
の場合に、特に、電力を必要としないだけでなく、出力
信号ラインに電流制限のための抵抗等を必要としないの
で、負荷容量の高速動作や低抵抗のドライブ等を実現す
ることができるとともに、電圧制限時の消費電力を抑制
することができる。
【０１１１】図１２は、本発明の電圧制限回路の第１０
の実施の形態を示す図であり、本実施の形態は、反転増
幅器とダイオードを用いた上下限電圧制限回路であっ
て、請求項２に対応するものである。
【０１１２】図１２は、本発明の電圧制限回路の第１０
の実施の形態を適用した上下限電圧制限回路１２０の回
路図である。図１２において、上下限電圧制限回路１２
０は、反転増幅器である演算増幅器Ａ１、演算増幅器Ａ
２、Ａ３、抵抗Ｒin、抵抗Ｒｆ及びダイオードＤ１、Ｄ
２等を備えている。
【０１１３】演算増幅器（信号増幅器）Ａ１は、その反
転入力端子に抵抗Ｒinを介して入力電圧Ｖinが入力さ
れ、その非反転入力端子は、接地されている。演算増幅
器Ａ１の出力は、抵抗Ｒｆを介して反転入力端子に帰還
されているとともに、演算増幅器Ａ２の非反転入力端子
及び演算増幅器Ａ３の非反転入力端子に接続されてい
る。演算増幅器Ａ１と抵抗Ｒin及び抵抗Ｒｆとにより反
転増幅器が構成され、演算増幅器Ａ１は、入力電圧Ｖin
を増幅して、出力電圧ＶOUT を出力する。
【０１１４】演算増幅器（第一の増幅器）Ａ２は、その
反転入力端子に下限設定電圧ＶLLが入力されており、そ
の出力は、ダイオードＤ１を介して演算増幅器Ａ１の反
転入力端子に接続されている。演算増幅器Ａ２は、演算
増幅器Ａ１からの出力電圧ＶOUT と下限設定電圧ＶLLと
の差電圧を増幅して、ダイオードＤ１に出力する。
【０１１５】演算増幅器（第二の増幅器）Ａ３は、その
反転入力端子に上限制限電圧ＶLUが入力されており、そ
の出力は、ダイオードＤ２を介して演算増幅器Ａ１の反
転入力端子に接続されている。演算増幅器Ａ３は、演算
増幅器Ａ１からの出力電圧ＶOUT と上限制限電圧ＶLUと
の差電圧を増幅して、ダイオードＤ２に出力する。上記
抵抗Ｒinは、演算増幅器Ａ１と抵抗Ｒin及び抵抗Ｒｆに
より構成される反転増幅器の閉ループ利得を決定すると
ともに、入力制限回路１２１、１２２の一部としても機
能する。すなわち、ダイオードＤ１と抵抗Ｒinは、入力
制限回路（第一の入力制限回路）１２１を構成してお
り、入力制限回路１２１は、演算増幅器Ａ２の出力電圧
が入力電圧ＶinよりもダイオードＤ１の順方向電圧（約
０．７Ｖ）だけ小さくなると、ダイオードＤ１がオンし
て、抵抗Ｒinを介して演算増幅器Ａ１に入力される入力
電圧Ｖinの大きさを制限する。上記ダイオードＤ２と抵
抗Ｒinは、入力制限回路（第二の入力制限回路）１２２
を構成しており、入力制限回路１２２は、演算増幅器Ａ
３の出力電圧が入力電圧ＶinよりもダイオードＤ２の順
方向電圧（約０．７Ｖ）だけ大きくなると、ダイオード
Ｄ２がオンして、抵抗Ｒinを介して演算増幅器Ａ１に入
力される入力電圧Ｖinの大きさを制限する。
【０１１６】すなわち、上下限電圧制限回路１２０は、
信号増幅器としての反転増幅器である演算増幅器Ａ１を
用い、その出力電圧ＶOUT と設定制限電圧である下限設
定電圧ＶLLの差電圧を増幅する第一の増幅器に演算増幅
器Ａ２及びその出力電圧ＶOU T と設定制限電圧である上
限制限電圧ＶLUの差電圧を増幅する第二の増幅器に演算
増幅器Ａ３を用いて、第一及び第二の入力制限回路１２
１、１２２に抵抗ＲinとダイオードＤ１及びダイオード
Ｄ２を用いた上下限電圧制限回路である。
【０１１７】本実施の形態の上下限電圧制限回路１２０
によれば、演算増幅器Ａ１が入力信号である入力電圧Ｖ
inを増幅して出力電圧ＶOUT として出力し、この出力電
圧ＶOUT が演算増幅器Ａ２の非反転入力端子及び演算増
幅器Ａ３の非反転入力端子に入力されている。演算増幅
器Ａ２は、その反転入力端子に下限設定電圧ＶLLが入力
されており、演算増幅器Ａ１の出力電圧ＶOUT と下限設
定電圧ＶLLの差電圧を増幅して、ダイオードＤ１を介し
て演算増幅器Ａ１の反転入力端子に出力する。また、演
算増幅器Ａ３は、その反転入力端子に上限制限電圧ＶLU
が入力されており、演算増幅器Ａ１の出力電圧ＶOUT と
上限制限電圧ＶLUの差電圧を増幅して、ダイオードＤ２
を介して演算増幅器Ａ１の反転入力端子に出力する。そ
して、上下限電圧制限回路１２０は、演算増幅器Ａ１の
出力電圧ＶOUT が下限設定電圧ＶLLよりも大きく、上限
制限電圧ＶLUよりも小さい場合には、演算増幅器Ａ２の
出力電圧が、正側に振り切り、演算増幅器Ａ３の出力電
圧が負側に振り切った状態となっており、ダイオードＤ
１とダイオードＤ２は、共にオフの状態である。したが
って、入力制限回路１２１及び入力制限回路１２２は、
演算増幅器Ａ１に入力される入力電圧Ｖinを制限せず、
演算増幅器Ａ１には、入力電圧Ｖinがそのまま入力さ
れ、抵抗Ｒｆには、入力電圧Ｖinと抵抗Ｒinによって決
まる電流のみが流れる。その結果、入力電圧Ｖinに対し
ては、規定のゲインで増幅される。また、上下限電圧制
限回路１２０は、演算増幅器Ａ１の出力電圧ＶOUT が下
限設定電圧ＶLLより下がった場合には、演算増幅器Ａ３
の出力電圧は、負側に振り切ったまま変化しないが、演
算増幅器Ａ２の出力電圧が、負の方向に減少し、この演
算増幅器Ａ２の出力電圧が０ＶよりダイオードＤ１の順
方向電圧（約０．７Ｖ）だけ小さくなると、ダイオード
Ｄ１がオンして、ダイオードＤ１及び抵抗Ｒｆを通し
て、演算増幅器Ａ１の出力電圧ＶOUT が、下限設定電圧
ＶLLとなるような電流が流れて、演算増幅器Ａ１の非反
転入力端子には、ほぼ下限設定電圧ＶLLになるように制
限される。さらに、上下限電圧制限回路１２０は、演算
増幅器Ａ１の出力電圧ＶOUT が上限制限電圧ＶLUより上
がった場合には、演算増幅器Ａ２の出力電圧は、正側に
振り切ったまま変化しないが、演算増幅器Ａ３の出力電
圧が、正の方向に増大し、この演算増幅器Ａ３の出力電
圧が０ＶよりダイオードＤ２の順方向電圧（約０．７
Ｖ）大きくなると、ダイオードＤ２がオンして、ダイオ
ードＤ２及び抵抗Ｒｆを通して、演算増幅器Ａ１の出力
電圧ＶOUT が上限制限電圧ＶLUとなるような電流が流れ
て、演算増幅器Ａ１の非反転入力は、出力電圧Ｖ
OUTが、ほぼ上限制限電圧ＶLUになるように制限され
る。
【０１１８】このように、上下限電圧制限回路１２０
は、信号増幅器である演算増幅器Ａ１の出力電圧ＶOUT
を、上限制限電圧ＶLUと下限設定電圧ＶLLの間の電圧に
制限し、上下限電圧制限回路として動作する。そして、
演算増幅器Ａ１の出力電圧ＶOU T は、下限設定電圧ＶLL
に対して演算増幅器Ａ２のオフセット電圧分のズレしか
なく、また、上限制限電圧ＶLUに対して演算増幅器Ａ３
のオフセット電圧分のズレしかなく、さらに、入力電圧
Ｖinによる変化もほとんどない。したがって、従来の抵
抗とダイオードによる上下限電圧制限回路に比較して、
高精度に出力電圧ＶOUT を下限設定電圧ＶLLと上限制限
電圧ＶLUの間に制限することができる。また、電圧制限
の場合に、特に、電力を必要としないだけでなく、出力
信号ラインに電流制限のための抵抗等を必要としないの
で、負荷容量の高速動作や低抵抗のドライブ等を実現す
ることができるとともに、電圧制限時の消費電力を抑制
することができる。
【０１１９】図１３は、本発明の電圧制限回路の第１１
の実施の形態を示す図であり、本実施の形態は、非反転
増幅器とトランジスタを用いた上下限電圧制限回路であ
って、請求項２に対応するものである。
【０１２０】図１３は、本発明の電圧制限回路の第１１
の実施の形態を適用した上下限電圧制限回路１３０の回
路図である。図１３において、上下限電圧制限回路１３
０は、非反転増幅器である演算増幅器Ａ１、演算増幅器
Ａ２、Ａ３、抵抗Ｒin、抵抗Ｒｆ、抵抗Ｒｓ及びトラン
ジスタＴｒ１、Ｔｒ２等を備えている。
【０１２１】演算増幅器（信号増幅器）Ａ１は、その非
反転入力端子に抵抗Ｒinを介して入力電圧Ｖinが入力さ
れ、その反転入力端子は、抵抗Ｒｓを介して接地されて
いる。演算増幅器Ａ１の出力は、抵抗Ｒｆを介して演算
増幅器Ａ１の反転入力端子に接続されているとともに、
演算増幅器Ａ２の非反転入力端子及び演算増幅器Ａ３の
非反転入力端子に接続されており、演算増幅器Ａ１は、
抵抗Ｒinを介して入力される入力電圧Ｖinを増幅して、
出力電圧ＶOUT として出力する。
【０１２２】演算増幅器（第一の増幅器）Ａ２は、その
反転入力端子に下限設定電圧ＶLLが入力されており、そ
の出力は、トランジスタＴｒ１のベースに入力されてい
る。演算増幅器Ａ２は、演算増幅器Ａ１からの出力電圧
ＶOUT と下限設定電圧ＶLLとの差電圧を増幅して、トラ
ンジスタＴｒ１のベースに出力する。
【０１２３】演算増幅器（第二の増幅器）Ａ３は、その
反転入力端子に上限制限電圧ＶLUが入力されており、そ
の出力は、トランジスタＴｒ２のベースに入力されてい
る。演算増幅器Ａ３は、演算増幅器Ａ１からの出力電圧
ＶOUT と上限制限電圧ＶLUとの差電圧を増幅して、トラ
ンジスタＴｒ２のベースに出力する。
【０１２４】トランジスタＴｒ１は、そのエミッタが電
源Ｖccに、そのコレクタが演算増幅器Ａ１の非反転入力
端子に接続されており、トランジスタＴｒ１と抵抗Ｒin
は、入力制限回路（第一の入力制限回路）１３１を構成
している。入力制限回路１３１は、演算増幅器Ａ２の出
力電圧が電源ＶccよりもトランジスタＴｒ１のＶｂｅ電
圧（約０．７Ｖ）だけ低くなると、トランジスタＴｒ１
がオンして、抵抗Ｒinを介して演算増幅器Ａ１に入力さ
れる入力電圧Ｖinの大きさを制限する。
【０１２５】トランジスタＴｒ２は、そのエミッタが電
源Ｖeeに、そのコレクタが演算増幅器Ａ１の非反転入力
端子に接続されており、トランジスタＴｒ２と抵抗Ｒin
は、入力制限回路（第二の入力制限回路）１３２を構成
している。入力制限回路１３２は、演算増幅器Ａ３の出
力電圧が電源ＶeeよりもトランジスタＴｒ２のＶｂｅ電
圧（約０．７Ｖ）だけ高くなると、トランジスタＴｒ２
がオンして、抵抗Ｒinを介して演算増幅器Ａ１に入力さ
れる入力電圧Ｖinの大きさを制限する。
【０１２６】すなわち、上下限電圧制限回路１３０は、
信号増幅器としての非反転増幅器である演算増幅器Ａ１
を用い、その出力電圧ＶOUT と設定制限電圧である下限
設定電圧ＶLLの差電圧を増幅する第一の増幅器に演算増
幅器Ａ２及びその出力電圧ＶOUT と設定制限電圧である
上限制限電圧ＶLUの差電圧を増幅する第二の増幅器に演
算増幅器Ａ３を用いて、第一及び第二の入力制限回路１
３１、１３２に抵抗ＲinとトランジスタＴｒ１及びトラ
ンジスタＴｒ２を用いた上下限電圧制限回路である。
【０１２７】本実施の形態の上下限電圧制限回路１３０
によれば、演算増幅器Ａ１が入力信号である入力電圧Ｖ
inを増幅して出力電圧ＶOUT として出力し、この出力電
圧ＶOUT が演算増幅器Ａ２の非反転入力端子及び演算増
幅器Ａ３の非反転入力端子に入力されている。演算増幅
器Ａ２は、その反転入力端子に下限設定電圧ＶLLが入力
されており、演算増幅器Ａ１の出力電圧ＶOUT と下限設
定電圧ＶLLの差電圧をトランジスタＴｒ１を介して増幅
して、演算増幅器Ａ１の非反転入力端子に出力する。ま
た、演算増幅器Ａ３は、その反転入力端子に上限制限電
圧ＶLUが入力されており、演算増幅器Ａ１の出力電圧Ｖ
OUT と上限制限電圧ＶLUの差電圧をトランジスタＴｒ２
を介して増幅して、演算増幅器Ａ１の非反転入力端子に
出力する。そして、上下限電圧制限回路１３０は、演算
増幅器Ａ１の出力電圧ＶOUT が下限設定電圧ＶLLよりも
大きく、上限制限電圧ＶLUよりも小さい場合には、演算
増幅器Ａ２の出力電圧が、正側に振り切り、演算増幅器
Ａ３の出力電圧が負側に振り切った状態となっており、
トランジスタＴｒ１とトランジスタＴｒ２は、共にオフ
の状態である。したがって、入力制限回路１３１及び入
力制限回路１３２は、演算増幅器Ａ１に入力される入力
電圧Ｖinを制限せず、演算増幅器Ａ１の非反転入力端子
には、入力電圧Ｖinがそのまま入力される。また、上下
限電圧制限回路１３０は、演算増幅器Ａ１の出力電圧Ｖ
OUT が下限設定電圧ＶLLより下がった場合は、演算増幅
器Ａ３の出力電圧は、負側に振り切ったまま変化しない
が、演算増幅器Ａ２の出力電圧が、負の方向に減少し、
この演算増幅器Ａ２の出力電圧が電源Ｖccよりトランジ
スタＴｒ１のＶｂｅ電圧（約０．７Ｖ）低くなると、ト
ランジスタＴｒ１がオンして、入力制限回路１３１は、
抵抗Ｒinを介して演算増幅器Ａ１に入力される入力電圧
Ｖinを、出力電圧ＶOUT が、ほぼ下限設定電圧ＶLLにな
るように制限する。さらに、上下限電圧制限回路１３０
は、演算増幅器Ａ１の出力電圧ＶOUT が上限制限電圧Ｖ
LUより上がった場合には、演算増幅器Ａ２の出力電圧
は、正側に振り切ったまま変化しないが、演算増幅器Ａ
３の出力電圧が、正の方向に増大し、この演算増幅器Ａ
３の出力電圧が電源ＶeeよりトランジスタＴｒ２のＶｂ
ｅ電圧（約０．７Ｖ）大きくなると、トランジスタＴｒ
２がオンして、入力制限回路１３２は、抵抗Ｒinを介し
て演算増幅器Ａ１に入力される入力電圧Ｖinを、出力電
圧ＶOUT が、ほぼ上限制限電圧ＶLUになるように制限す
る。
【０１２８】このように、上下限電圧制限回路１３０
は、信号増幅器である演算増幅器Ａ１の出力電圧ＶOUT
を、上限制限電圧ＶLUと下限設定電圧ＶLLの間の電圧に
制限し、上下限電圧制限回路として動作する。そして、
演算増幅器Ａ１の出力電圧ＶOU T は、下限設定電圧ＶLL
に対して演算増幅器Ａ２のオフセット電圧分のズレしか
なく、また、上限制限電圧ＶLUに対して演算増幅器Ａ３
のオフセット電圧分のズレしかなく、さらに、入力電圧
Ｖinによる変化もほとんどない。したがって、従来の抵
抗とダイオードによる上下限電圧制限回路に比較して、
高精度に出力電圧ＶOUT を下限設定電圧ＶLLと上限制限
電圧ＶLUの間に制限することができる。また、電圧制限
の場合に、特に、電力を必要としないだけでなく、出力
信号ラインに電流制限のための抵抗等を必要としないの
で、負荷容量の高速動作や低抵抗のドライブ等を実現す
ることができるとともに、電圧制限時の消費電力を抑制
することができる。
【０１２９】図１４は、本発明の電圧制限回路の第１２
の実施の形態を示す図であり、本実施の形態は、反転増
幅器とトランジスタを用いた上下限電圧制限回路であっ
て、請求項２に対応するものである。
【０１３０】図１４は、本発明の電圧制限回路の第１２
の実施の形態を適用した上下限電圧制限回路１４０の回
路図である。図１４において、上下限電圧制限回路１４
０は、反転増幅器である演算増幅器Ａ１、演算増幅器Ａ
２、Ａ３、抵抗Ｒin、抵抗Ｒｆ及びトランジスタＴｒ
１、Ｔｒ２等を備えている。
【０１３１】演算増幅器（信号増幅器）Ａ１は、その反
転入力端子に抵抗Ｒinを介して入力電圧Ｖinが入力さ
れ、その非反転入力端子は、接地されている。演算増幅
器Ａ１の出力は、抵抗Ｒｆを介して演算増幅器Ａ１の反
転入力端子に帰還されているとともに、演算増幅器Ａ２
の反転入力端子及び演算増幅器Ａ３の反転入力端子に接
続されている。演算増幅器Ａ１は、抵抗Ｒinを介して入
力される入力電圧Ｖinを増幅して、出力電圧ＶOUT とし
て出力する。
【０１３２】演算増幅器（第一の増幅器）Ａ２は、その
非反転入力端子に下限設定電圧ＶLLが入力されており、
その出力は、トランジスタＴｒ１のベースに入力されて
いる。演算増幅器Ａ２は、演算増幅器Ａ１からの出力電
圧ＶOUT と下限設定電圧ＶLLとの差電圧を増幅して、ト
ランジスタＴｒ１のベースに出力する。
【０１３３】演算増幅器（第二の増幅器）Ａ３は、その
非反転入力端子に上限制限電圧ＶLUが入力されており、
その出力は、トランジスタＴｒ２のベースに入力されて
いる。演算増幅器Ａ３は、演算増幅器Ａ１からの出力電
圧ＶOUT と上限制限電圧ＶLUとの差電圧を増幅して、ト
ランジスタＴｒ２のベースに出力する。
【０１３４】トランジスタＴｒ１は、そのエミッタが電
源Ｖeeに、そのコレクタが演算増幅器Ａ１の反転入力端
子に接続されており、トランジスタＴｒ１と抵抗Ｒ
inは、入力制限回路（第一の入力制限回路）１４１を構
成している。入力制限回路１４１は、演算増幅器Ａ２の
出力電圧が、電源ＶeeよりもトランジスタＴｒ１のＶｂ
ｅ電圧（約０．７Ｖ）だけ大きくなると、トランジスタ
Ｔｒ１がオンして、抵抗Ｒinを介して演算増幅器Ａ１に
入力される入力電圧Ｖinの大きさを制限する。
【０１３５】トランジスタＴｒ２は、そのエミッタが電
源Ｖccに、そのコレクタが演算増幅器Ａ１の反転入力端
子に接続されており、トランジスタＴｒ２と抵抗Ｒ
inは、入力制限回路（第二の入力制限回路）１４２を構
成している。入力制限回路１４２は、演算増幅器Ａ３の
出力電圧が、電源ＶccよりもトランジスタＴｒ２のＶｂ
ｅ電圧（約０．７Ｖ）だけ小さくなると、トランジスタ
Ｔｒ２がオンして、抵抗Ｒinを介して演算増幅器Ａ１に
入力される入力電圧Ｖinの大きさを制限する。
【０１３６】そして、上記演算増幅器Ａ１と抵抗Ｒin及
び抵抗Ｒｆにより反転増幅器が構成され、抵抗Ｒinは、
この反転増幅器の閉ループ利得を決定するとともに、上
述のように、入力制限回路１４１、１４２の一部として
も働く。
【０１３７】すなわち、上下限電圧制限回路１４０は、
信号増幅器としての反転増幅器である演算増幅器Ａ１を
用い、その出力電圧ＶOUT と設定制限電圧である下限設
定電圧ＶLLの差電圧を増幅する第一の増幅器に演算増幅
器Ａ２及びその出力電圧ＶOU T と設定制限電圧である上
限制限電圧ＶLUの差電圧を増幅する第二の増幅器に演算
増幅器Ａ３を用いて、第一及び第二の入力制限回路１４
１、１４２に抵抗ＲinとトランジスタＴｒ１及びトラン
ジスタＴｒ２を用いた上下限電圧制限回路である。
【０１３８】本実施の形態の上下限電圧制限回路１４０
によれば、演算増幅器Ａ１が入力信号である入力電圧Ｖ
inを増幅して出力電圧ＶOUT として出力し、この出力電
圧ＶOUT が演算増幅器Ａ２の反転入力端子及び演算増幅
器Ａ３の反転入力端子に入力されている。演算増幅器Ａ
２は、その非反転入力端子に下限設定電圧ＶLLが入力さ
れており、演算増幅器Ａ１の出力電圧ＶOUT と下限設定
電圧ＶLLの差電圧をトランジスタＴｒ１を介して増幅し
て、演算増幅器Ａ１の反転入力端子に出力する。また、
演算増幅器Ａ３は、その非反転入力端子に上限制限電圧
ＶLUが入力されており、演算増幅器Ａ１の出力電圧Ｖ
OUT と上限制限電圧ＶLUの差電圧をトランジスタＴｒ２
を介して増幅して、演算増幅器Ａ１の反転入力端子に出
力する。そして、上下限電圧制限回路１４０は、演算増
幅器Ａ１の出力電圧ＶOUT が下限設定電圧ＶLLよりも大
きく、上限制限電圧ＶLUよりも小さい場合には、演算増
幅器Ａ２の出力電圧が、負側に振り切り、演算増幅器Ａ
３の出力電圧が正側に振り切った状態となっており、ト
ランジスタＴｒ１とトランジスタＴｒ２は、共にオフの
状態である。したがって、入力制限回路１４１及び入力
制限回路１４２は、演算増幅器Ａ１に入力される入力電
圧Ｖinを制限せず、演算増幅器Ａ１の反転入力端子に
は、入力電圧Ｖinがそのまま入力され、抵抗Ｒｆには、
入力電圧Ｖinと抵抗Ｒinによって決定される電流のみが
流れて、入力電圧Ｖinに対しては、規定のゲインで増幅
される。また、上下限電圧制限回路１４０は、演算増幅
器Ａ１の出力電圧ＶOUT が下限設定電圧ＶLLより下がっ
た場合には、演算増幅器Ａ３の出力電圧は、正側に振り
切ったまま変化しないが、演算増幅器Ａ２の出力電圧
が、正の方向に増大し、この演算増幅器Ａ２の出力電圧
が電源ＶeeよりトランジスタＴｒ１のＶｂｅ電圧（約
０．７Ｖ）大きくなると、演算増幅器Ａ１の反転入力端
子には、トランジスタＴｒ１がオンして、トランジスタ
Ｔｒ１及び抵抗Ｒｆを通して出力電圧ＶOUT が下限設定
電圧ＶLLとなるような電流が流れる。したがって、入力
制限回路１４１は、演算増幅器Ａ１に入力される入力電
圧Ｖinを、出力電圧ＶOUT が、ほぼ下限設定電圧ＶLLに
なるように制限する。さらに、上下限電圧制限回路１４
０は、演算増幅器Ａ１の出力電圧ＶOUT が上限制限電圧
ＶLUより上がった場合には、演算増幅器Ａ２の出力電圧
は、負側に振り切ったまま変化しないが、演算増幅器Ａ
３の出力電圧が、負の方向に減少し、この演算増幅器Ａ
３の出力電圧が電源ＶccよりトランジスタＴｒ２のＶｂ
ｅ電圧（約０．７Ｖ）小さくなると、トランジスタＴｒ
２がオンして、演算増幅器Ａ１の反転入力端子には、ト
ランジスタＴｒ２及び抵抗Ｒｆを通して出力電圧ＶOUT
が上限制限電圧ＶLUとなるような電流が流れる。したが
って、入力制限回路１４２は、演算増幅器Ａ１に入力さ
れる入力電圧Ｖinを、出力電圧ＶOUT が、ほぼ上限制限
電圧ＶLUになるように制限する。
【０１３９】このように、上下限電圧制限回路１４０
は、信号増幅器である演算増幅器Ａ１の出力電圧ＶOUT
を、上限制限電圧ＶLUと下限設定電圧ＶLLの間の電圧に
制限し、上下限電圧制限回路として動作する。そして、
演算増幅器Ａ１の出力電圧ＶOU T は、下限設定電圧ＶLL
に対して演算増幅器Ａ２のオフセット電圧分のズレしか
なく、また、上限制限電圧ＶLUに対して演算増幅器Ａ３
のオフセット電圧分のズレしかなく、さらに、入力電圧
Ｖinによる変化もほとんどない。したがって、従来の抵
抗とダイオードによる上下限電圧制限回路に比較して、
高精度に出力電圧ＶOUT を下限設定電圧ＶLLと上限制限
電圧ＶLUの間に制限することができる。また、電圧制限
の場合に、特に、電力を必要としないだけでなく、出力
信号ラインに電流制限のための抵抗等を必要としないの
で、負荷容量の高速動作や低抵抗のドライブ等を実現す
ることができるとともに、電圧制限時の消費電力を抑制
することができる。
【０１４０】図１５は、図１３に示した第１１の実施の
形態の具体的な実施例を示す図であり、非反転増幅器
と、トランジスタ及び入力抵抗による入力制限回路を用
いた上下限電圧制限回路１５０である。
【０１４１】図１５において、上下限電圧制限回路１５
０は、トランジスタＱ１〜Ｑ９、トランジスタＱ１０、
トランジスタＱ２０〜Ｑ２９、トランジスタＱ３０〜Ｑ
３９、トランジスタＴｒ１、Ｔｒ２、抵抗Ｒin、抵抗Ｒ
ｓ、抵抗Ｒｆ、抵抗Ｒ１０、Ｒ２０、Ｒ２１、Ｒ３０、
Ｒ３１及びコンデンサＣ１等を備えている。
【０１４２】トランジスタＱ１〜Ｑ９とコンデンサＣ１
による図１３の演算増幅器Ａ１としての演算増幅器と、
抵抗Ｒｓ、抵抗Ｒｆとにより非反転演算増幅器１５１が
構成されており、トランジスタＱ２０〜Ｑ２８及び抵抗
Ｒ２０、Ｒ２１により図１３の演算増幅器Ａ２としての
演算増幅器１５２が構成されている。抵抗Ｒ１０及びト
ランジスタＱ１０は、非反転演算増幅器１５１と演算増
幅器１５２の共通のバイアス回路である。また、トラン
ジスタＱ３０〜Ｑ３８及び抵抗Ｒ３０、Ｒ３１により図
１３の演算増幅器Ａ３としての演算増幅器１５３が構成
されている。抵抗Ｒin、トランジスタＴｒ１、Ｔｒ２及
びトランジスタＱ２９、トランジスタＱ３９により図１
３の第一及び第二の入力制限回路としての入力制限回路
１５４が構成されている。
【０１４３】なお、トランジスタＱ２５、トランジスタ
Ｑ２６及びトランジスタＱ２９は、トランジスタＱ２８
の飽和を避けるための素子であり、抵抗Ｒ２０、トラン
ジスタＱ２１及びトランジスタＱ２４は、トランジスタ
Ｑ２２とトランジスタＱ２３のベース−エミッタ間に過
大な電圧がかかって、トランジスタＱ２２及びトランジ
スタＱ２３が破壊されるのを防止するための素子であ
る。また、トランジスタＱ３５、トランジスタＱ３６及
びトランジスタＱ３９は、トランジスタＱ３８の飽和を
避けるための素子であり、抵抗Ｒ３０、トランジスタＱ
３１及びトランジスタＱ３４は、トランジスタＱ３２と
トランジスタＱ３３のベース−エミッタ間に過大な電圧
がかかって、トランジスタＱ３２及びトランジスタＱ３
３が破壊されるのを防止するための素子である。
【０１４４】上記非反転演算増幅器１５１のトランジス
タＱ１には、抵抗Ｒinを介して入力電圧Ｖinが入力さ
れ、非反転演算増幅器１５１は、入力電圧Ｖinを増幅し
て出力電圧ＶOUT を出力する。演算増幅器１５２には、
上記非反転演算増幅器１５１の出力電圧ＶOUT が入力さ
れるとともに、下限設定電圧ＶLLが入力されており、演
算増幅器１５２は、非反転演算増幅器１５１の出力する
出力電圧ＶOUT と下限設定電圧ＶLLの差電圧を増幅し
て、トランジスタＴｒ１のベースに出力する。演算増幅
器１５３には、上記非反転演算増幅器１５１の出力電圧
ＶOUT が入力されるとともに、上限制限電圧ＶLUが入力
されており、演算増幅器１５３は、非反転演算増幅器１
５１の出力する出力電圧ＶOUT と上限制限電圧ＶLUの差
電圧を増幅して、トランジスタＴｒ２のベースに出力す
る。
【０１４５】すなわち、上下限電圧制限回路１５０は、
信号増幅器としての非反転演算増幅器１５１を用い、そ
の出力電圧ＶOUT と設定制限電圧である下限設定電圧Ｖ
LLの差電圧を増幅する第一の増幅器に演算増幅器１５２
と、出力電圧ＶOUT と設定制限電圧である上限制限電圧
ＶLUの差電圧を増幅する第二の増幅器に演算増幅器１５
３と、を用い、第一及び第二の入力制限回路１５４に抵
抗ＲinとトランジスタＴｒ１とトランジスタＱ２９及び
トランジスタＴｒ２とトランジスタＱ３９を用いた上下
限電圧制限回路である。
【０１４６】本実施例の上下限電圧制限回路１５０によ
れば、非反転演算増幅器１５１が、入力信号である入力
電圧Ｖinを増幅して出力し、この出力電圧ＶOUT が演算
増幅器１５２及び演算増幅器１５３に入力されている。
演算増幅器１５２には、下限設定電圧ＶLLが入力されて
おり、演算増幅器１５２は、非反転演算増幅器１５１の
出力電圧ＶOUT と下限設定電圧ＶLLの差電圧をトランジ
スタＴｒ１のベースに出力する。また、演算増幅器１５
３には、上限制限電圧ＶLUが入力されており、演算増幅
器１５３は、非反転演算増幅器１５１の出力電圧ＶOUT
と上限制限電圧ＶLUの差電圧を増幅して、トランジスタ
Ｔｒ２のベースに出力する。そして、上下限電圧制限回
路１５０は、非反転演算増幅器１５１の出力電圧ＶOUT
が下限設定電圧ＶLLよりも大きく、上限制限電圧ＶLUよ
りも小さい場合には、演算増幅器１５２の出力電圧が、
正側に振り切り、演算増幅器１５３の出力電圧が負側に
振り切った状態となっており、トランジスタＴｒ１とト
ランジスタＴｒ２は、共にオフの状態である。したがっ
て、入力制限回路１５４は、非反転演算増幅器１５１に
入力される入力電圧Ｖinを制限せず、非反転演算増幅器
１５１には、入力電圧Ｖinがそのまま入力される。ま
た、上下限電圧制限回路１５０は、非反転演算増幅器１
５１の出力電圧ＶOUT が下限設定電圧ＶLLより下がった
場合は、演算増幅器１５３の出力電圧は、負側に振り切
ったまま変化しないが、演算増幅器１５２の出力電圧
が、負の方向に減少し、この演算増幅器１５２の出力電
圧が電源ＶccよりトランジスタＴｒ１のＶｂｅ電圧（約
０．７Ｖ）低くなると、トランジスタＴｒ１がオンし
て、入力制限回路１５４は、非反転演算増幅器１５１に
入力される入力電圧Ｖinを、出力電圧ＶOUT が、ほぼ下
限設定電圧ＶLLになるように制限する。さらに、上下限
電圧制限回路１５０は、非反転演算増幅器１５１の出力
電圧ＶOUT が上限制限電圧ＶLUより上がった場合には、
演算増幅器１５２の出力電圧は、正側に振り切ったまま
変化しないが、演算増幅器１５３の出力電圧が、正の方
向に増大し、この演算増幅器１５３の出力電圧が電源Ｖ
eeよりトランジスタＴｒ２のＶｂｅ電圧（約０．７Ｖ）
大きくなると、トランジスタＴｒ２がオンして、入力制
限回路１５４は、非反転演算増幅器１５１に入力される
入力電圧Ｖinを、出力電圧ＶOUT が、ほぼ上限制限電圧
ＶLUになるように制限する。
【０１４７】このように、上下限電圧制限回路１５０
は、信号増幅器である非反転演算増幅器１５１の出力電
圧ＶOUT を、上限制限電圧ＶLUと下限設定電圧ＶLLの間
の電圧に制限し、上下限電圧制限回路として動作する。
そして、演算増幅器Ａ１の出力電圧ＶOUT は、下限設定
電圧ＶLLに対して演算増幅器Ａ２のオフセット電圧分の
ズレしかなく、また、上限制限電圧ＶLUに対して演算増
幅器Ａ３のオフセット電圧分のズレしかなく、さらに、
入力電圧Ｖinによる変化もほとんどない。したがって、
従来の抵抗とダイオードによる上下限電圧制限回路に比
較して、高精度に出力電圧ＶOUT を下限設定電圧ＶLLと
上限制限電圧ＶLUの間に制限することができる。また、
電圧制限の場合に、特に、電力を必要としないだけでな
く、出力信号ラインに電流制限のための抵抗等を必要と
しないので、負荷容量の高速動作や低抵抗のドライブ等
を実現することができるとともに、電圧制限時の消費電
力を抑制することができる。
【０１４８】図１６は、本発明の電圧制限回路の第１３
の実施の形態を示す図であり、本実施の形態は、演算増
幅器と乗算器を用いた下限電圧制限回路であって、請求
項３に対応するものである。
【０１４９】図１６は、本発明の電源制限回路の第１３
の実施の形態を適用した下限電圧制限回路１６０の回路
図である。図１６において、下限電圧制限回路１６０
は、信号増幅器としての演算増幅器Ａ１、抵抗Ｒｓ１、
抵抗Ｒｓ２、演算増幅器Ａ２、抵抗Ｒｆ１、Ｒｆ２及び
乗算器Ｍ１等を備えている。
【０１５０】演算増幅器（信号増幅器）Ａ１は、その非
反転入力端子に抵抗Ｒｓ１を介して入力信号である入力
電圧Ｖin１が入力され、その反転入力端子に抵抗Ｒｓ２
を介して入力信号である入力電圧Ｖin２が入力される。
演算増幅器Ａ１の非反転入力端子は、抵抗Ｒｆ１を介し
て接地されており、演算増幅器Ａ１の反転入力端子は、
乗算器Ｍ１の出力及び演算増幅器Ａ２の非反転入力端子
に接続されている。演算増幅器Ａ１の出力端子は、乗算
器Ｍ１のＡ入力端子に接続されており、演算増幅器Ａ２
の出力端子は、乗算器Ｍ１のＢ入力端子に接続されてい
る。
【０１５１】乗算器（アナログ乗算器）Ｍ１は、Ａ入力
端子とＢ入力端子を有し、Ｂ入力端子は、正の入力のみ
有効な端子、すなわち、負の入力をゼロと見なす端子で
ある。乗算器Ｍ１は、Ａ入力端子の入力（以下、Ａ入力
という。）とＢ入力端子の入力（以下、Ｂ入力とい
う。）のα倍を乗算（Ａ×αＢ）して、出力電圧ＶOUT
として出力する。但し、αＢ≦１である。この乗算器Ｍ
１の出力である出力電圧ＶOUT が抵抗Ｒｆ２を介して演
算増幅器Ａ１の反転入力端子に帰還されるとともに、演
算増幅器Ａ２の非反転入力端子に入力される。
【０１５２】演算増幅器（増幅器）Ａ３は、その反転入
力端子に下限設定電圧ＶLLが入力されており、乗算器Ｍ
１の出力する出力電圧ＶOUT と下限設定電圧ＶLLの差電
圧を増幅して、乗算器Ｍ１のＢ入力端子に出力する。
【０１５３】すなわち、下限電圧制限回路１６０は、信
号増幅器である演算増幅器Ａ１と、出力電圧ＶOUT と設
定制限電圧である下限設定電圧ＶLLの差電圧を増幅する
増幅器である演算増幅器Ａ２と、演算増幅器Ａ１の出力
と演算増幅器Ａ２の出力を乗算して出力電圧ＶOUT とし
て出力するアナログ乗算器である乗算器Ｍ１と、を用い
た下限電圧制限回路である。
【０１５４】本実施の形態の下限電圧制限回路１６０に
よれば、演算増幅器Ａ１が、入力信号である入力電圧Ｖ
in１と入力電圧Ｖin２の差電圧を増幅して乗算器Ｍ１の
Ａ入力端子に出力し、乗算器Ｍ１は、このＡ入力端子の
Ａ入力とＢ入力端子に入力される演算増幅器Ａ２の出力
であるＢ入力を乗算（Ａ×αＢ）して、出力電圧ＶOU T
として出力する。乗算器Ｍ１の出力する出力電圧ＶOUT
は、演算増幅器Ａ２の非反転入力端子に入力されるとと
もに、演算増幅器Ａ１に抵抗Ｒｆ２を介して帰還され、
演算増幅器Ａ２は、その反転入力端子に下限設定電圧Ｖ
LLが入力されている。演算増幅器Ａ２は、乗算器Ｍ１の
出力電圧ＶOUT と下限設定電圧ＶLLの差電圧を増幅して
乗算器Ｍ１のＢ入力端子に出力する。そして、下限電圧
制限回路１６０は、乗算器Ｍ１の出力電圧ＶOUT が下限
設定電圧ＶLLより高い場合には、演算増幅器Ａ２の出力
電圧が、正側に振り切った状態となっており、乗算器Ｍ
１は、（Ａ×１）の演算を行う。したがって、出力電圧
ＶOUT は、演算増幅器Ａ１のみの場合と同様の出力電圧
となり、ＶOUT ＝Ｒｆ２／Ｒｓ２＊（Ｖin１−Ｖin２）
となる。但し、Ｒｆ１／Ｒｓ１＝Ｒｆ２／Ｒｓ２とす
る。また、下限電圧制限回路１６０は、出力電圧ＶOUT
が下限設定電圧ＶLLより下がった場合には、演算増幅器
Ａ２の出力電圧が、負の方向に減少し、乗算器Ｍ１は、
（Ａ×０）の演算に近づく。すなわち、演算増幅器Ａ１
の入力から出力電圧ＶOUT の間でのゲインが小さくな
り、出力電圧ＶOUT は、ほぼ下限設定電圧ＶLLとなるよ
うに制限される。
【０１５５】このように、下限電圧制限回路１６０は、
出力電圧ＶOUT を、下限設定電圧ＶLLよりも高い電圧に
制限し、下限電圧制限回路として動作する。
【０１５６】図１７は、本発明の電圧制限回路の第１４
の実施の形態を示す図であり、本実施の形態は、演算増
幅器と乗算器を用いた上限電圧制限回路であって、請求
項３に対応するものである。
【０１５７】図１７は、本発明の電源制限回路の第１４
の実施の形態を適用した上限電圧制限回路１７０の回路
図である。図１７において、上限電圧制限回路１７０
は、信号増幅器としての演算増幅器Ａ１、抵抗Ｒｓ１、
抵抗Ｒｓ２、演算増幅器Ａ３、抵抗Ｒｆ１、Ｒｆ２及び
乗算器Ｍ１等を備えている。
【０１５８】演算増幅器（信号増幅器）Ａ１は、その非
反転入力端子に抵抗Ｒｓ１を介して入力信号である入力
電圧Ｖin１が入力され、その反転入力端子に抵抗Ｒｓ２
を介して入力信号である入力電圧Ｖin２が入力される。
演算増幅器Ａ１の非反転入力端子は、抵抗Ｒｆ１を介し
て接地されており、演算増幅器Ａ１の反転入力端子は、
乗算器Ｍ１の出力及び演算増幅器Ａ３の反転入力端子に
接続されている。演算増幅器Ａ１の出力端子は、乗算器
Ｍ１のＡ入力端子に接続されており、演算増幅器Ａ３の
出力端子は、乗算器Ｍ１のＢ入力端子に接続されてい
る。
【０１５９】乗算器（アナログ乗算器）Ｍ１は、Ａ入力
端子とＢ入力端子を有し、Ｂ入力端子は、正の入力のみ
有効な端子、すなわち、負の入力をゼロと見なす端子で
ある。乗算器Ｍ１は、Ａ入力端子の入力（以下、Ａ入力
という。）とＢ入力端子の入力（以下、Ｂ入力とい
う。）のα倍を乗算（Ａ×αＢ）して、出力電圧ＶOUT
として出力する。但し、αＢ≦１である。この乗算器Ｍ
１の出力である出力電圧ＶOUT が抵抗Ｒｆ２を介して演
算増幅器Ａ１の反転入力端子に帰還されるとともに、演
算増幅器Ａ３の反転入力端子に入力される。
【０１６０】演算増幅器（増幅器）Ａ３は、その非反転
入力端子に上限制限電圧ＶLUが入力されており、乗算器
Ｍ１の出力する出力電圧ＶOUT と上限制限電圧ＶLUの差
電圧を増幅して、乗算器Ｍ１のＢ入力端子に出力する。
【０１６１】すなわち、上限電圧制限回路１７０は、信
号増幅器である演算増幅器Ａ１と、出力電圧ＶOUT と設
定制限電圧である上限制限電圧ＶLUの差電圧を増幅する
増幅器である演算増幅器Ａ３と、演算増幅器Ａ１の出力
と演算増幅器Ａ３の出力を乗算して出力電圧ＶOUT とし
て出力するアナログ乗算器である乗算器Ｍ１と、を用い
た上限電圧制限回路である。
【０１６２】本実施の形態の上限電圧制限回路１７０に
よれば、演算増幅器Ａ１が、入力信号である入力電圧Ｖ
in１と入力電圧Ｖin２の差電圧を増幅して乗算器Ｍ１の
Ａ入力端子に出力し、乗算器Ｍ１は、このＡ入力端子の
Ａ入力とＢ入力端子に入力される演算増幅器Ａ３の出力
であるＢ入力を乗算（Ａ×αＢ）して、出力電圧ＶOU T
として出力する。乗算器Ｍ１の出力する出力電圧ＶOUT
は、演算増幅器Ａ３の反転入力端子に入力されるととも
に、演算増幅器Ａ１に抵抗Ｒｆ２を介して帰還され、演
算増幅器Ａ３は、その反転入力端子に上限制限電圧ＶLU
が入力されている。演算増幅器Ａ３は、乗算器Ｍ１の出
力電圧ＶOUT と上限制限電圧ＶLUの差電圧を増幅して乗
算器Ｍ１のＢ入力端子に出力する。そして、上限電圧制
限回路１７０は、乗算器Ｍ１の出力電圧ＶOUT が上限制
限電圧ＶLUより低い場合には、演算増幅器Ａ３の出力電
圧が、正側に振り切った状態となっており、乗算器Ｍ１
は、（Ａ×１）の演算を行う。したがって、出力電圧Ｖ
OUT は、演算増幅器Ａ１のみの場合と同様の出力電圧と
なり、ＶOUT ＝Ｒｆ２／Ｒｓ２＊（Ｖin１−Ｖin２）と
なる。但し、Ｒｆ１／Ｒｓ１＝Ｒｆ２／Ｒｓ２とする。
また、上限電圧制限回路１７０は、出力電圧ＶOUT が下
限設定電圧ＶLLより上がった場合には、演算増幅器Ａ３
の出力電圧が、負の方向に減少し、乗算器Ｍ１は、（Ａ
×０）の演算に近づく。すなわち、演算増幅器Ａ１の入
力から出力電圧ＶOUT の間でのゲインが小さくなり、出
力電圧ＶOUT は、ほぼ下限設定電圧ＶLLとなるように制
限される。
【０１６３】このように、上限電圧制限回路１７０は、
出力電圧ＶOUT を、上限制限電圧ＶLUよりも低い電圧に
制限し、上限電圧制限回路として動作する。
【０１６４】図１８は、図１６に示した第１３の実施の
形態の具体的な実施例を示す図であり、演算増幅器と乗
算器を用いた下限電圧制限回路１８０である。
【０１６５】図１８において、下限電圧制限回路１８０
は、トランジスタＱ１〜Ｑ９、トランジスタＱ１１、ト
ランジスタＱ２０〜Ｑ３１、トランジスタＱ６０、Ｑ６
１、Ｑ６３、Ｑ６６〜Ｑ６９、抵抗Ｒｓ１、Ｒｓ２、抵
抗Ｒｆ１、Ｒｆ２、抵抗Ｒ１０、Ｒ２０、Ｒ２１及びコ
ンデンサＣ１等を備えている。
【０１６６】下限電圧制限回路１８０は、トランジスタ
Ｑ１〜Ｑ９とコンデンサＣ１による図１６の演算増幅器
Ａ１としての演算増幅器１８１と、トランジスタＱ６
０、Ｑ６１、Ｑ６３及びトランジスタＱ６６〜Ｑ６９に
よる電流入力型の乗算を行う図１６の乗算器Ｍ１として
の乗算器１８２と、により入力電圧Ｖin１と入力電圧Ｖ
in２に対して抵抗Ｒｓ１、Ｒｆ１、Ｒｓ２、Ｒｆ２によ
る差動増幅器を構成しており、トランジスタＱ２０〜Ｑ
３１、抵抗Ｒ２０、Ｒ２１による図１６の演算増幅器Ａ
２としての演算増幅器１８３を構成している。そして、
乗算器１８２は、図１６の乗算器Ｍ１のＡ入力端子への
Ａ入力が、トランジスタＱ６６、Ｑ６７のエミッタに流
れる電流の電流入力となっており、乗算器Ｍ１のＢ入力
端子へのＢ入力が、トランジスタＱ６６のベースとトラ
ンジスタＱ６８及びトランジスタＱ６９のエミッタに流
れる電流である。乗算器１８２の演算としては、Ｂ入力
が乗算器１８２から流れ出る場合は、Ａ入力がトランジ
スタＱ６７のコレクタにそのまま出力され（乗算係数≒
１）、Ｂ入力が乗算器１８２に流れ込む場合は、ほぼゼ
ロが出力される（乗算係数≒０）。また、図１６の演算
増幅器Ａ２としての演算増幅器１８３には、出力電圧Ｖ
OUT と下限設定電圧ＶLLがトランジスタＱ２２のベース
とトランジスタＱ２３のベースに入力されており、演算
増幅器１８３は、下限設定電圧ＶLLと出力電圧ＶOUT の
差電圧を増幅して、乗算器１８２のＢ入力として差電圧
に応じた電流を供給する。
【０１６７】なお、抵抗Ｒ１０とトランジスタＱ１１
は、共通のバイアス回路であり、トランジスタＱ６０、
Ｑ６１、Ｑ６３は、乗算器１８２の動作電位を規定する
バイアス回路である。また、トランジスタＱ６８、Ｑ６
９は、トランジスタＱ６６、Ｑ６７のエミッタ−ベース
間に過大電圧がかかり、トランジスタＱ６６、Ｑ６７が
破壊されるのを防止するための回路であり、トランジス
タＱ２５、Ｑ２６、Ｑ２９は、トランジスタＱ２８の飽
和を避けるための素子である。さらに、抵抗Ｒ２０、ト
ランジスタＱ２１、Ｑ２４は、トランジスタＱ２２、Ｑ
２３のベース−エミッタ間に過大な電圧がかかり、トラ
ンジスタＱ２２、Ｑ２３が破壊されるのを避けるための
素子である。
【０１６８】本実施例の下限電圧制限回路１８０は、演
算増幅器１８１が、入力信号である入力電圧Ｖin１と入
力電圧Ｖin２の差電圧を増幅して乗算器１８２のＡ入力
として出力し、乗算器１８２は、このＡ入力と演算増幅
器１８３から入力されるＢ入力を乗算（Ａ×αＢ）し
て、出力電圧ＶOUT として出力する。乗算器１８２の出
力する出力電圧ＶOUT は、演算増幅器１８３に入力され
るとともに、演算増幅器１８１に抵抗Ｒｆ２を介して帰
還され、演算増幅器１８３には、さらに下限設定電圧Ｖ
LLが入力されている。演算増幅器１８３は、乗算器１８
２の出力電圧ＶOU T と下限設定電圧ＶLLの差電圧を増幅
して乗算器１８２にＢ入力として出力する。そして、下
限電圧制限回路１８０は、乗算器１８２の出力電圧Ｖ
OUT が下限設定電圧ＶLLより高い場合、演算増幅器１８
３の出力電圧が、正側に振り切った状態となっており、
乗算器１８２は、（Ａ×１）の演算を行う。したがっ
て、出力電圧ＶOUT は、演算増幅器１８１のみの場合と
同様の出力電圧となり、ＶOUT ＝Ｒｆ２／Ｒｓ２＊（Ｖ
in１−Ｖin２）となる。但し、Ｒｆ１／Ｒｓ１＝Ｒｆ２
／Ｒｓ２とする。また、下限電圧制限回路１８０は、出
力電圧ＶOUT が下限設定電圧ＶLLより下がった場合は、
演算増幅器１８３の出力電圧が、負の方向に減少し、乗
算器１８２は、（Ａ×０）の演算に近づく。すなわち、
演算増幅器１８１の入力から出力電圧ＶOUT の間でのゲ
インが小さくなり、出力電圧ＶOUT は、ほぼ下限設定電
圧ＶLLとなるように制限される。
【０１６９】このように、下限電圧制限回路１８０は、
出力電圧ＶOUT を、下限設定電圧ＶLLよりも高い電圧に
制限し、下限電圧制限回路として動作する。
【０１７０】図１９は、図１７に示した第１４の実施の
形態の具体的な実施例を示す図であり、演算増幅器と乗
算器を用いた上限電圧制限回路１９０である。
【０１７１】図１９において、上限電圧制限回路１９０
は、トランジスタＱ１〜Ｑ９、トランジスタＱ１１、ト
ランジスタＱ４０〜Ｑ５１、トランジスタＱ６０、Ｑ６
１、Ｑ６３〜Ｑ６５、Ｑ６８、Ｑ６９、抵抗Ｒｓ１、Ｒ
ｓ２、抵抗Ｒｆ１、Ｒｆ２、抵抗Ｒ１０、Ｒ４０、Ｒ４
１及びコンデンサＣ１等を備えている。
【０１７２】上限電圧制限回路１９０は、トランジスタ
Ｑ１〜Ｑ９とコンデンサＣ１による図１７の演算増幅器
Ａ１としての演算増幅器１９１と、トランジスタＱ６
０、Ｑ６１、Ｑ６３〜Ｑ６５、Ｑ６８、Ｑ６９による電
流入力型の乗算を行う図１７の乗算器Ｍ１としての乗算
器１９２と、により入力電圧Ｖin１と入力電圧Ｖin２に
対して抵抗Ｒｓ１、Ｒｆ１、Ｒｓ２、Ｒｆ２による差動
増幅器を構成しており、トランジスタＱ４０〜Ｑ５１、
抵抗Ｒ４０、Ｒ４１による図１７の演算増幅器Ａ３とし
ての演算増幅器１９３を構成している。そして、乗算器
１９２は、図１７の乗算器Ｍ１のＡ入力端子へのＡ入力
が、トランジスタＱ６４、Ｑ６５のエミッタに流れる電
流の電流入力となっており、乗算器Ｍ１のＢ入力端子へ
のＢ入力が、トランジスタＱ６５のベースとトランジス
タＱ６８及びトランジスタＱ６９のエミッタに流れる電
流である。乗算器１９２の演算としては、Ｂ入力が乗算
器１９２から流れ出る場合は、Ａ入力がトランジスタＱ
６４のコレクタにそのまま出力され（乗算係数≒１）、
Ｂ入力が乗算器１９２に流れ込む場合は、ほぼゼロが出
力される（乗算係数≒０）。また、図１７の演算増幅器
Ａ３としての演算増幅器１９３には、出力電圧ＶOUT と
上限制限電圧ＶLUがトランジスタＱ４２のベースとトラ
ンジスタＱ４３のベースに入力されており、演算増幅器
１９３は、上限制限電圧ＶLUと出力電圧ＶOUT の差電圧
を増幅して、乗算器１９２のＢ入力として差電圧に応じ
た電流を供給する。
【０１７３】なお、抵抗Ｒ１０とトランジスタＱ１１
は、共通のバイアス回路であり、トランジスタＱ６０、
Ｑ６１、Ｑ６３は、乗算器１９２の動作電位を規定する
バイアス回路である。また、トランジスタＱ６８、Ｑ６
９は、トランジスタＱ６４、Ｑ６５のエミッタ−ベース
間に過大電圧がかかり、トランジスタＱ６４、Ｑ６５が
破壊されるのを防止するための回路であり、トランジス
タＱ４５、Ｑ４６、Ｑ４９は、トランジスタＱ４８の飽
和を避けるための素子である。さらに、抵抗Ｒ４０、ト
ランジスタＱ４１、Ｑ４４は、トランジスタＱ４２、Ｑ
４３のベース−エミッタ間に過大な電圧がかかり、トラ
ンジスタＱ４２、Ｑ４３が破壊されるのを避けるための
素子である。
【０１７４】本実施例の上限電圧制限回路１９０は、演
算増幅器１９１が、入力信号である入力電圧Ｖin１と入
力電圧Ｖin２の差電圧を増幅して乗算器１９２に出力
し、乗算器１９２は、このＡ入力と演算増幅器１９３か
ら入力されるＢ入力を乗算（Ａ×αＢ）して、出力電圧
ＶOUT として出力する。乗算器１９２の出力する出力電
圧ＶOUT は、演算増幅器１９３に入力されるとともに、
演算増幅器１９１に抵抗Ｒｆ２を介して帰還され、演算
増幅器１９３には、さらに上限制限電圧ＶLUが入力され
ている。演算増幅器１９３は、乗算器１９２の出力電圧
ＶOUT と上限制限電圧ＶLUの差電圧を増幅して乗算器１
９２に出力する。そして、上限電圧制限回路１９０は、
乗算器１９２の出力電圧ＶOUT が上限制限電圧ＶLUより
低い場合、演算増幅器１９３の出力電圧が、正側に振り
切った状態となっており、乗算器１９２は、（Ａ×１）
の演算を行う。したがって、出力電圧ＶOUT は、演算増
幅器１９１のみの場合と同様の出力電圧となり、ＶOUT
＝Ｒｆ２／Ｒｓ２＊（Ｖin１−Ｖin２）となる。但し、
Ｒｆ１／Ｒｓ１＝Ｒｆ２／Ｒｓ２とする。また、上限電
圧制限回路１９０は、出力電圧ＶOUT が下限設定電圧Ｖ
LLより上がった場合は、演算増幅器１９３の出力電圧
が、負の方向に減少し、乗算器１９２は、（Ａ×０）の
演算に近づく。すなわち、演算増幅器１９１の入力から
出力電圧ＶOUT の間でのゲインが小さくなり、出力電圧
ＶOUT は、ほぼ下限設定電圧ＶLLとなるように制限され
る。
【０１７５】このように、上限電圧制限回路１９０は、
出力電圧ＶOUT を、上限制限電圧ＶLUよりも低い電圧に
制限し、上限電圧制限回路として動作する。
【０１７６】図２０は、本発明の電圧制限回路の第１５
の実施の形態を示す図であり、本実施の形態は、演算増
幅器と乗算器を用いた上下限電圧制限回路であって、請
求項４に対応するものである。
【０１７７】図２０は、本発明の電源制限回路の第１５
の実施の形態を適用した上下限電圧制限回路２００の回
路図である。図２０において、上下限電圧制限回路２０
０は、信号増幅器としての演算増幅器Ａ１、抵抗Ｒｓ
１、抵抗Ｒｓ２、抵抗Ｒｆ１、Ｒｆ２、演算増幅器Ａ
２、演算増幅器Ａ３、乗算器Ｍ１及び乗算器Ｍ２等を備
えている。
【０１７８】演算増幅器（信号増幅器）Ａ１は、その非
反転入力端子に抵抗Ｒｓ１を介して入力信号である入力
電圧Ｖin１が入力され、その反転入力端子に抵抗Ｒｓ２
を介して入力信号である入力電圧Ｖin２が入力される。
演算増幅器Ａ１の非反転入力端子は、抵抗Ｒｆ１を介し
て接地されており、演算増幅器Ａ１の反転入力端子は、
乗算器Ｍ２の出力、演算増幅器Ａ２の非反転入力端子及
び演算増幅器Ａ３の反転入力端子に接続されている。演
算増幅器Ａ１の出力端子は、乗算器Ｍ１のＡ入力端子に
接続されており、演算増幅器Ａ２の出力端子は、乗算器
Ｍ１のＢ入力端子に接続されている。
【０１７９】乗算器（第一のアナログ乗算器）Ｍ１は、
Ａ入力端子とＢ入力端子を有し、Ｂ入力端子は、正の入
力のみ有効な端子、すなわち、負の入力をゼロと見なす
端子である。乗算器Ｍ１は、Ａ入力端子の入力（以下、
Ａ入力という。）とＢ入力端子の入力（以下、Ｂ入力と
いう。）のα倍を乗算（Ａ×αＢ）して、乗算器Ｍ２に
出力する。但し、αＢ≦１である。乗算器Ｍ２は、乗算
器Ｍ１と同様に、Ａ入力端子とＢ入力端子を有し、Ｂ入
力端子は、正の入力のみ有効な端子、すなわち、負の入
力をゼロと見なす端子である。
【０１８０】乗算器（第二のアナログ乗算器）Ｍ２は、
Ａ入力端子の入力（以下、Ａ入力という。）とＢ入力端
子の入力（以下、Ｂ入力という。）のα倍を乗算（Ａ×
αＢ）して、出力電圧ＶOUT として出力する。但し、α
Ｂ≦１である。この乗算器Ｍ２の出力である出力電圧Ｖ
OUT が抵抗Ｒｆ２を介して演算増幅器Ａ１の反転入力端
子に帰還されるとともに、演算増幅器Ａ３の反転入力端
子及び演算増幅器Ａ２の非反転入力端子に入力される。
【０１８１】演算増幅器（第一の増幅器）Ａ２は、その
非反転入力端子に上記乗算器Ｍ２の出力する出力電圧Ｖ
OUT が、その反転入力端子に下限設定電圧ＶLLが入力さ
れ、乗算器Ｍ２の出力する出力電圧ＶOUT と下限設定電
圧ＶLLの差電圧を増幅して、乗算器Ｍ１のＢ入力端子に
出力する。
【０１８２】演算増幅器（第二の増幅器）Ａ３は、その
反転入力端子に上記乗算器Ｍ２の出力する出力電圧Ｖ
OUT が、その非反転入力端子に上限制限電圧ＶLUが入力
され、乗算器Ｍ２の出力する出力電圧ＶOUT と上限制限
電圧ＶLUの差電圧を増幅して、乗算器Ｍ２のＢ入力端子
に出力する。
【０１８３】すなわち、上下限電圧制限回路２００は、
信号増幅器である演算増幅器Ａ１と、出力電圧ＶOUT と
設定制限電圧である下限設定電圧ＶLLの差電圧を増幅す
る第一の増幅器である演算増幅器Ａ２と、出力電圧Ｖ
OUT と設定制限電圧である上限制限電圧ＶLUの差電圧を
増幅する第二の増幅器である演算増幅器Ａ３と、演算増
幅器Ａ１の出力と演算増幅器Ａ２の出力を乗算して乗算
器Ｍ２に出力する第一のアナログ乗算器である乗算器Ｍ
１と、乗算器Ｍ１の出力と演算増幅器Ａ３の出力を乗算
して出力電圧ＶOUT として出力する第二のアナログ乗算
器である乗算器Ｍ２と、を用いた上下限電圧制限回路で
ある。
【０１８４】本実施の形態の上下限電圧制限回路２００
によれば、演算増幅器Ａ１が、入力信号である入力電圧
Ｖin１と入力電圧Ｖin２の差電圧を増幅して乗算器Ｍ１
のＡ入力端子に出力し、乗算器Ｍ１は、このＡ入力端子
のＡ入力とＢ入力端子に入力される演算増幅器Ａ２の出
力であるＢ入力を乗算（Ａ×αＢ）して、乗算器Ｍ２の
Ａ入力端子に出力する。乗算器Ｍ２は、このＡ入力端子
のＡ入力とＢ入力端子に入力される演算増幅器Ａ３の出
力であるＢ入力を乗算（Ａ×αＢ）して、出力電圧Ｖ
OUT として出力する。乗算器Ｍ２の出力する出力電圧Ｖ
OUT は、演算増幅器Ａ２の非反転入力端子及び演算増幅
器Ａ３の反転入力端子に入力されるとともに、演算増幅
器Ａ１に抵抗Ｒｆ２を介して帰還され、演算増幅器Ａ２
は、その反転入力端子に下限設定電圧ＶLLが入力され、
また、演算増幅器Ａ３は、その非反転入力端子に上限制
限電圧ＶLUが入力されている。演算増幅器Ａ２は、乗算
器Ｍ２からの出力電圧ＶOUT と下限設定電圧ＶLLの差電
圧を増幅して乗算器Ｍ１のＢ入力端子に出力し、演算増
幅器Ａ３は、乗算器Ｍ２からの出力電圧ＶOUT と上限制
限電圧ＶLUの差電圧を増幅して乗算器Ｍ２のＢ入力端子
に出力する。そして、上下限電圧制限回路２００は、乗
算器Ｍ２の出力電圧ＶOUT が下限設定電圧ＶLLより大き
く上限制限電圧ＶLUより小さい場合、演算増幅器Ａ２及
び演算増幅器Ａ３の出力電圧が、それぞれ正側に振り切
った状態となっており、乗算器Ｍ１及び乗算器Ｍ２は、
それぞれ（Ａ×１）の演算を行う。したがって、出力電
圧ＶOUTは、演算増幅器Ａ１のみの場合と同様の出力電
圧となり、ＶOUT ＝Ｒｆ２／Ｒｓ２＊（Ｖin１−Ｖ
in２）となる。但し、Ｒｆ１／Ｒｓ１＝Ｒｆ２／Ｒｓ２
とする。また、上下限電圧制限回路２００は、出力電圧
ＶOUT が下限設定電圧ＶLLより下がった（この場合、上
限制限電圧ＶLUよりも小さい）場合は、演算増幅器Ａ３
の出力電圧は、正側に振り切ったままであるが、演算増
幅器Ａ２の出力電圧は、負の方向に減少し、乗算器Ｍ１
は、（Ａ×０）の演算に近づく。すなわち、演算増幅器
Ａ１の入力から出力電圧ＶOUT の間でのゲインが小さく
なり、出力電圧ＶOUT は、ほぼ下限設定電圧ＶLLとなる
ように制限される。さらに、上下限電圧制限回路２００
は、出力電圧ＶOUT が上限制限電圧ＶLUより上がった
（この場合、下限設定電圧ＶLLより大きい）場合、演算
増幅器Ａ２の出力電圧は、正側に振り切ったままである
が、演算増幅器Ａ３の出力電圧は、負の方向に減少し、
乗算器Ｍ２は、（Ａ×０）の演算に近づく。すなわち、
演算増幅器Ａ１の入力から出力電圧ＶOUT の間でのゲイ
ンが小さくなり、出力電圧ＶOUT は、ほぼ上限制限電圧
ＶLUとなるように制限される。
【０１８５】このように、上下限電圧制限回路２００
は、出力電圧ＶOUT を、上限制限電圧ＶLUから下限設定
電圧ＶLLの間の電圧に制限し、上下限電圧制限回路とし
て動作する。
【０１８６】図２１は、図２０に示した第１５の実施の
形態の具体的な実施例を示す図であり、演算増幅器と乗
算器を用いた上下限電圧制限回路２１０である。
【０１８７】図２１において、上下限電圧制限回路２１
０は、トランジスタＱ１〜Ｑ９、トランジスタＱ１１、
トランジスタＱ２０〜Ｑ３１、トランジスタＱ４０〜Ｑ
５１、トランジスタＱ６０〜Ｑ６２、Ｑ６４、トランジ
スタＱ７２〜Ｑ７５、トランジスタＱ８０、Ｑ８１、Ｑ
８４、Ｑ８５、抵抗Ｒｓ１、Ｒｓ２、抵抗Ｒｆ１、Ｒｆ
２、抵抗Ｒ１０、抵抗Ｒ２０、Ｒ２１、Ｒ４０、Ｒ４１
及びコンデンサＣ１等を備えている。
【０１８８】上限電圧制限回路２１０は、トランジスタ
Ｑ１〜Ｑ９とコンデンサＣ１による図２０の演算増幅器
Ａ１としての演算増幅器２１１と、トランジスタＱ７２
〜Ｑ７５による電流入力型の乗算を行う図２０の乗算器
Ｍ１としての乗算器２１２と、トランジスタＱ８０、Ｑ
８１、Ｑ８４、Ｑ８５による電流入力型の乗算を行う図
２０の乗算器Ｍ２としての乗算器２１３と、により入力
電圧Ｖin１と入力電圧Ｖin２に対して抵抗Ｒｓ１、Ｒｆ
１、Ｒｓ２、Ｒｆ２による差動増幅器を構成しており、
トランジスタＱ２０〜Ｑ３１、抵抗Ｒ２０、Ｒ２１によ
り図２０の演算増幅器Ａ２としての演算増幅器２１４
を、トランジスタＱ４０〜Ｑ５１、抵抗Ｒ４０、Ｒ４１
により図２０の演算増幅器Ａ３としての演算増幅器２１
５を、それぞれ構成している。そして、乗算器２１２
は、図２０の乗算器Ｍ１のＡ入力端子へのＡ入力が、ト
ランジスタＱ７２、Ｑ７３のエミッタに流れる電流の電
流入力となっており、図２０の乗算器Ｍ１のＢ入力端子
へのＢ入力が、トランジスタＱ７２のベースとトランジ
スタＱ７４及びトランジスタＱ７５のエミッタに流れる
電流である。乗算器２１２の演算としては、Ｂ入力が乗
算器２１２から流れ出る場合は、Ａ入力がトランジスタ
Ｑ７３のコレクタにそのまま出力され（乗算係数≒
１）、Ｂ入力が乗算器２１２に流れ込む場合は、ほぼゼ
ロが出力される（乗算係数≒０）。また、乗算器２１３
は、図２０の乗算器Ｍ２のＡ入力端子へのＡ入力が、ト
ランジスタＱ８０、Ｑ８１のエミッタに流れる電流の電
流入力となっており、図２０の乗算器Ｍ２のＢ入力端子
へのＢ入力が、トランジスタＱ８１のベースとトランジ
スタＱ８４及びトランジスタＱ８５のエミッタに流れる
電流である。乗算器２１３の演算としては、Ｂ入力が乗
算器２１３から流れ出る場合は、Ａ入力がトランジスタ
Ｑ８０のコレクタにそのまま出力され（乗算係数≒
１）、Ｂ入力が乗算器２１３に流れ込む場合は、ほぼゼ
ロが出力される（乗算係数≒０）。図２０の演算増幅器
Ａ２としての演算増幅器２１４には、出力電圧ＶOUT と
下限設定電圧ＶLLがトランジスタＱ２２のベースとトラ
ンジスタＱ２３のベースにそれぞれ入力されており、演
算増幅器２１４は、下限設定電圧ＶLLと出力電圧ＶOUT
の差電圧を増幅して、乗算器２１２のＢ入力として差電
圧に応じた電流を供給する。図２０の演算増幅器Ａ３と
しての演算増幅器２１５には、出力電圧ＶOUT と上限制
限電圧ＶLUがトランジスタＱ４２のベースとトランジス
タＱ４３のベースに入力されており、演算増幅器２１５
は、上限制限電圧ＶLUと出力電圧ＶOUT の差電圧を増幅
して、乗算器２１３のＢ入力として差電圧に応じた電流
を供給する。
【０１８９】なお、抵抗Ｒ１０とトランジスタＱ１１
は、共通のバイアス回路であり、トランジスタＱ６０〜
Ｑ６２、Ｑ６４は、乗算器２１２、２１３の動作電位を
規定するバイアス回路である。また、トランジスタＱ７
４、Ｑ７５及びトランジスタＱ８４、Ｑ８５は、乗算器
２１２及び乗算器２１３のトランジスタＱ７２、Ｑ７３
及びトランジスタＱ８０、Ｑ８１のエミッタ−ベース間
に過大電圧がかかり、トランジスタＱ７２、Ｑ７３及び
トランジスタＱ８０、Ｑ８１が破壊されるのを防止する
ための回路である。さらに、トランジスタＱ２５、Ｑ２
６、Ｑ２９は、トランジスタＱ２８の飽和を避けるため
の素子であり、トランジスタＱ４５、Ｑ４６、Ｑ４９
は、トランジスタＱ４８の飽和を避けるための素子であ
る。また、抵抗Ｒ２０、トランジスタＱ２１、Ｑ２４と
抵抗Ｒ４０、トランジスタＱ４１、Ｑ４４は、トランジ
スタＱ２２、Ｑ２３とトランジスタＱ４２、Ｑ４３のベ
ース−エミッタ間に過大な電圧がかかり、トランジスタ
Ｑ２２、Ｑ２３とトランジスタＱ４２、Ｑ４３が破壊さ
れるのを避けるための素子である。
【０１９０】上下限電圧制限回路２１０は、演算増幅器
２１１が、入力信号である入力電圧Ｖin１と入力電圧Ｖ
in２の差電圧を増幅して乗算器２１２に出力し、乗算器
２１２は、このＡ入力と演算増幅器２１４から入力され
るＢ入力を乗算（Ａ×αＢ）して、乗算器２１３に出力
する。乗算器２１３は、このＡ入力と演算増幅器２１５
から入力されるＢ入力を乗算（Ａ×αＢ）して、出力電
圧ＶOUT として出力する。乗算器２１３の出力する出力
電圧ＶOUT は、演算増幅器２１４と演算増幅器２１５に
入力されるとともに、演算増幅器２１１に抵抗Ｒｆ２を
介して帰還され、演算増幅器２１４には、さらに下限設
定電圧ＶLLが、演算増幅器２１５には、さらに上限制限
電圧ＶLUが入力されている。演算増幅器２１４は、乗算
器２１３からの出力電圧ＶOUT と下限設定電圧ＶLLの差
電圧を増幅して乗算器２１２に出力し、演算増幅器２１
５は、乗算器２１３からの出力電圧ＶOUT と上限制限電
圧ＶLUの差電圧を増幅して乗算器２１３に出力する。そ
して、上限電圧制限回路２１０は、乗算器２１３の出力
電圧ＶOUT が下限設定電圧ＶLLより大きく上限制限電圧
ＶLUより小さい場合、演算増幅器２１４及び演算増幅器
２１５の出力電圧が、それぞれ正側に振り切った状態と
なっており、乗算器２１２及び乗算器２１３は、それぞ
れ（Ａ×１）の演算を行う。したがって、出力電圧Ｖ
OUT は、演算増幅器２１１のみの場合と同様の出力電圧
となり、ＶOUT ＝Ｒｆ２／Ｒｓ２＊（Ｖin１−Ｖin２）
となる。但し、Ｒｆ１／Ｒｓ１＝Ｒｆ２／Ｒｓ２とす
る。また、上下限電圧制限回路２１０は、出力電圧Ｖ
OUT が下限設定電圧ＶLLより下がった場合は、演算増幅
器２１５の出力電圧は、正側に振り切ったままである
が、演算増幅器２１４の出力電圧は、負の方向に減少
し、乗算器２１２は、（Ａ×０）の演算に近づく。すな
わち、演算増幅器２１１の入力から出力電圧ＶOUT の間
でのゲインが小さくなり、出力電圧ＶOUT は、ほぼ下限
設定電圧ＶLLとなるように制限される。さらに、上下限
電圧制限回路２１０は、出力電圧ＶOUT が上限制限電圧
ＶLUより上がった場合、演算増幅器２１４の出力電圧
は、正側に振り切ったままであるが、演算増幅器２１５
の出力電圧は、負の方向に減少し、乗算器２１３は、
（Ａ×０）の演算に近づく。すなわち、演算増幅器２１
１の入力から出力電圧ＶOUT の間でのゲインが小さくな
り、出力電圧ＶOUT は、ほぼ上限制限電圧ＶLUとなるよ
うに制限される。
【０１９１】このように、上下限電圧制限回路２１０
は、出力電圧ＶOUT を、上限制限電圧ＶLUから下限設定
電圧ＶLLの間の電圧に制限し、上下限電圧制限回路とし
て動作する。
【０１９２】以上、本発明者によってなされた発明を好
適な実施の形態に基づき具体的に説明したが、本発明は
上記のものに限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
【０１９３】
【発明の効果】請求項１記載の発明の電圧制限回路によ
れば、入力信号を増幅して出力する信号増幅器の出力電
圧と所定の設定制限電圧との差電圧を増幅器で増幅し、
増幅器の出力電圧が所定値を超えると、信号増幅器の入
力信号の大きさを入力制限回路で制限するので、信号増
幅器の出力電圧を、消費電力を抑制しつつ、高精度に、
かつ、安定して設定制限電圧に制限することができる。
【０１９４】請求項２記載の発明の電圧制限回路によれ
ば、入力信号を増幅して出力する信号増幅器の出力電圧
と所定の第一の設定制限電圧との差電圧を第一の増幅器
で増幅し、第一の増幅器の出力電圧が所定値を超える
と、信号増幅器の入力信号の大きさを第一の入力制限回
路で制限し、信号増幅器の出力電圧と所定の第二の設定
制限電圧との差電圧を第二の増幅器で増幅し、第二の増
幅器の出力電圧が所定値を超えると、信号増幅器の入力
信号の大きさを第二の入力制限回路で制限するので、信
号増幅器の出力電圧を、消費電力を抑制しつつ、高精度
に、かつ、安定して第一の設定制限電圧と第二の設定制
限電圧との間に制限することができる。
【０１９５】請求項３記載の発明の電圧制限回路によれ
ば、入力信号を増幅して出力する信号増幅器の出力電圧
と、アナログ乗算器の出力電圧と所定の設定制限電圧と
の差電圧を増幅する増幅器の出力電圧と、を当該アナロ
グ乗算器に入力して、アナログ乗算器でこの二つの入力
電圧同士に所定の乗算を行って出力電圧として出力する
とともに、アナログ乗算器の出力電圧を増幅器に入力し
て、アナログ乗算器を介して出力される信号増幅器の出
力電圧を設定制限電圧に制限するので、アナログ乗算器
を介して出力される信号増幅器の出力電圧を、消費電力
を抑制しつつ、高精度に、かつ、安定して設定制限電圧
に制限することができる。
【０１９６】請求項４記載の発明の電圧制限回路によれ
ば、入力信号を増幅して出力する信号増幅器の出力電圧
を第一のアナログ乗算器に入力し、第一のアナログ乗算
器の出力を第二のアナログ乗算器に入力し、第二のアナ
ログ乗算器の出力電圧と所定の第一の設定制限電圧との
差電圧を増幅する第一の増幅器の出力電圧と、第二のア
ナログ乗算器の出力電圧と所定の第二の設定制限電圧と
の差電圧を増幅する第二の増幅器の出力電圧と、を第一
と第二のアナログ乗算器に入力して、第一と第二のアナ
ログ乗算器で二つの入力電圧同士に所定の乗算を行っ
て、第一のアナログ乗算器及び第二のアナログ乗算器を
介して出力される信号増幅器の出力を第一の設定制限電
圧と第二の設定制限電圧の間に制限するので、第一及び
第二のアナログ乗算器を介して出力される信号増幅器の
出力電圧を、消費電力を抑制しつつ、高精度に、かつ、
安定して第一の設定制限電圧と第二の設定制限電圧の間
に制限することができる。
【図面の簡単な説明】
【図１】本発明の電圧制限回路の第１の実施の形態を適
用した下限電圧制限回路の回路図。
【図２】本発明の電圧制限回路の第２の実施の形態を適
用した下限電圧制限回路の回路図。
【図３】本発明の電圧制限回路の第３の実施の形態を適
用した下限電圧制限回路の回路図。
【図４】本発明の電圧制限回路の第４の実施の形態を適
用した下限電圧制限回路の回路図。
【図５】本発明の電圧制限回路の第５の実施の形態を適
用した上限電圧制限回路の回路図。
【図６】本発明の電圧制限回路の第６の実施の形態を適
用した上限電圧制限回路の回路図。
【図７】本発明の電圧制限回路の第７の実施の形態を適
用した上限電圧制限回路の回路図。
【図８】本発明の電圧制限回路の第８の実施の形態を適
用した上限電圧制限回路の回路図。
【図９】図３に示した下限電圧制限回路の具体的な１実
施例を示す下限電圧制限回路の回路図。
【図１０】図７に示した上限電圧制限回路の具体的な１
実施例を示す上限電圧制限回路の回路図。
【図１１】本発明の電圧制限回路の第９の実施の形態を
適用した上下限電圧制限回路の回路図。
【図１２】本発明の電圧制限回路の第１０の実施の形態
を適用した上下限電圧制限回路の回路図。
【図１３】本発明の電圧制限回路の第１１の実施の形態
を適用した上下限電圧制限回路の回路図。
【図１４】本発明の電圧制限回路の第１２の実施の形態
を適用した上下限電圧制限回路の回路図。
【図１５】図１３に示した上下限電圧制限回路の具体的
な１実施例を示す上下限電圧制限回路の回路図。
【図１６】本発明の電圧制限回路の第１３の実施の形態
を適用した下限電圧制限回路の回路図。
【図１７】本発明の電圧制限回路の第１４の実施の形態
を適用した上限電圧制限回路の回路図。
【図１８】図１６に示した下限電圧制限回路の具体的な
１実施例を示す下限電圧制限回路の回路図。
【図１９】図１７に示した上限電圧制限回路の具体的な
１実施例を示す上限電圧制限回路の回路図。
【図２０】本発明の電圧制限回路の第１５の実施の形態
を適用した上下限電圧制限回路の回路図。
【図２１】図２０に示した上下限電圧制限回路の具体的
な１実施例を示す上下限電圧制限回路の回路図。
【図２２】従来の下限電圧制限回路の一例の回路図。
【図２３】従来の上限電圧制限回路の一例の回路図。
【図２４】従来の上下限電圧制限回路の一例の回路図。
【符号の説明】
１０、２０、３０、４０ 下限電圧制限回路 １１，２１、３１、４１ 入力制限回路 ５０、６０、７０、８０ 上限電圧制限回路 ５１、５２、５３、５４ 入力制限回路 Ａ１、Ａ２、Ａ３ 演算増幅器 Ｒin 抵抗 Ｒｆ 抵抗 Ｒｓ 抵抗 Ｄ１、Ｄ２ ダイオード ＶLL 下限設定電圧 ＶLU 上限制限電圧 ＶOUT 出力電圧 Ｖin 入力電圧 ＶOUT 出力電圧 Ｔｒ１、Ｔｒ２ トランジスタ Ｑ１〜Ｑ１０、Ｑ２０〜Ｑ２９、Ｑ３０〜Ｑ３９ トラ
ンジスタ Ｒ１０、Ｒ２０、Ｒ２１、Ｒ３０、Ｒ３１ 抵抗 Ｃ１ コンデンサ ９０ 下限電圧制限回路 ９１ 非反転演算増幅回路 ９２ 演算増幅器 ９３ 入力制限回路 １００ 上限電圧制限回路 １０１ 非反転演算増幅回路 １０２ 演算増幅器 １０３ 入力制限回路 １１０、１２０、１３０、１４０、１５０ 上下限電圧
制限回路 １１１、１１２、１２１、１２２、１３１ 入力制限回
路 １３２、１４１、１４２ 入力制限回路 １５１ 非反転演算増幅器 １５２ 演算増幅器 １５３ 演算増幅器 １５４ 入力制限回路 １６０ 下限電圧制限回路 １７０ 上限電圧制限回路 １８０ 下限電圧制限回路 １８１、１８３ 演算増幅器 １８２ 乗算器 １９０ 上限電圧制限回路 １９１、１９３ 演算増幅器 １９２ 乗算器 ２００、２１０ 上下限電圧制限回路 Ｒｓ１、Ｒｓ２、Ｒｆ１、Ｒｆ２ 抵抗 Ｒ４０、Ｒ４１ 抵抗 Ｍ１、Ｍ２ 乗算器 Ｑ４０〜Ｑ５１、Ｑ６０〜Ｑ６９、Ｑ７２〜Ｑ７５ ト
ランジスタ Ｑ８０、Ｑ８１、Ｑ８４、Ｑ８５ トランジスタ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】入力信号を増幅して出力する信号増幅器
    と、前記信号増幅器の出力電圧と所定の設定制限電圧と
    の差電圧を増幅する増幅器と、前記増幅器の出力電圧が
    所定値を超えると前記信号増幅器に入力される前記入力
    信号の大きさを制限する入力制限回路と、を備え、前記
    信号増幅器の出力電圧を前記設定制限電圧に制限するこ
    とを特徴とする電圧制限回路。
  2. 【請求項２】入力信号を増幅して出力する信号増幅器
    と、前記信号増幅器の出力電圧と所定の第一の設定制限
    電圧との差電圧を増幅する第一の増幅器と、前記第一の
    増幅器の出力電圧が所定値を超えると前記信号増幅器に
    入力される前記入力信号の大きさを制限する第一の入力
    制限回路と、前記信号増幅器の出力電圧と前記第一の設
    定制限電圧とは異なる所定の第二の設定制限電圧との差
    電圧を増幅する第二の増幅器と、前記第二の増幅器の出
    力電圧がある値を超えると前記信号増幅器に入力される
    前記入力信号の大きさを制限する第二の入力制限回路
    と、を備え、前記信号増幅器の出力電圧を前記第一の設
    定制限電圧と前記第二の設定制限電圧との間に制限する
    ことを特徴とする電圧制限回路。
  3. 【請求項３】入力信号を増幅して出力する信号増幅器
    と、二個の入力端子を備え当該二個の入力端子に入力さ
    れる入力電圧同士に所定の乗算を行って出力するアナロ
    グ乗算器と、前記アナログ乗算器の出力電圧と所定の設
    定制限電圧との差電圧を増幅する増幅器と、を備え、前
    記信号増幅器の出力電圧を前記アナログ乗算器の一方の
    入力端子に入力し、前記増幅器の出力電圧を前記アナロ
    グ乗算器の他方の入力端子に入力し、前記アナログ乗算
    器を介して出力される前記信号増幅器の出力を前記設定
    制限電圧に制限することを特徴とする電圧制限回路。
  4. 【請求項４】入力信号を増幅して出力する信号増幅器
    と、二個の入力端子を備え当該二個の入力端子に入力さ
    れる入力電圧同士に所定の乗算を行って出力する第一の
    アナログ乗算器と、二個の入力端子を備え当該二個の入
    力端子に入力される入力電圧同士に所定の乗算を行って
    出力する第二のアナログ乗算器と、前記第二のアナログ
    乗算器の出力電圧と所定の第一の設定制限電圧との差電
    圧を増幅する第一の増幅器と、前記第二のアナログ乗算
    器の出力電圧と前記第一の設定制限電圧とは異なる所定
    の第二の設定制限電圧との差電圧を増幅する第二の増幅
    器と、を備え、前記信号増幅器の出力電圧を前記第一の
    アナログ乗算器の一方の入力端子に入力し、当該第一の
    アナログ乗算器の出力を前記第二のアナログ乗算器の一
    方の入力端子に入力し、前記第一の増幅器の出力電圧と
    前記第二の増幅器の出力電圧を前記第一のアナログ乗算
    器と前記第二のアナログの乗算器の他方の入力端子にそ
    れぞれ入力し、前記第一のアナログ乗算器及び前記第二
    のアナログ乗算器を介して出力される前記信号増幅器の
    出力を前記第一の設定制限電圧と前記第二の設定電圧と
    の間に制限することを特徴とする電圧制限回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010119083A (ja) * 2008-10-17 2010-05-27 Denso Corp 演算増幅器
US7902932B2 (en) 2007-07-03 2011-03-08 Samsung Electro-Mechanics Co., Ltd. Variable-frequency oscillator
JP2016152583A (ja) * 2015-02-19 2016-08-22 旭化成エレクトロニクス株式会社 出力アンプ及びそれを備えたｉｃチップ

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