JPH10242814A - 電圧レベルシフター回路 - Google Patents
電圧レベルシフター回路Info
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- JPH10242814A JPH10242814A JP9041030A JP4103097A JPH10242814A JP H10242814 A JPH10242814 A JP H10242814A JP 9041030 A JP9041030 A JP 9041030A JP 4103097 A JP4103097 A JP 4103097A JP H10242814 A JPH10242814 A JP H10242814A
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
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- H—ELECTRICITY
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Abstract
(57)【要約】
【課題】 入力信号の電圧が遷移するときに反転動作が
安定する電圧レベルシフター回路を提供する。 【解決手段】 本発明の電圧レベルシフター回路は、第
１および２のトランジスタＰ１、Ｐ２と、入力信号を受
け取り、第１および第２のノードに供給するそれぞれの
電圧を変化させるスイッチ手段Ｎ１、Ｎ２と、一端に高
電圧が印加され、他端と第３のノードｎｄ３とが接続さ
れる抵抗等価素子Ｒ１を備えている。第１のノードｎｄ
１には、第１のトランジスタＰ１のソース／ドレインの
他方と第２のトランジスタＰ２の第２のゲートとが接続
されている。第２のノードｎｄ４には、第２のトランジ
スタＰ２のソース／ドレインの他方と第１のトランジス
タＰ１の第２のゲートとが接続されている。第３のノー
ドｎｄ３には、第１および２のトランジスタＰ１、Ｐ２
のソース／ドレインの一方が接続されている。
安定する電圧レベルシフター回路を提供する。 【解決手段】 本発明の電圧レベルシフター回路は、第
１および２のトランジスタＰ１、Ｐ２と、入力信号を受
け取り、第１および第２のノードに供給するそれぞれの
電圧を変化させるスイッチ手段Ｎ１、Ｎ２と、一端に高
電圧が印加され、他端と第３のノードｎｄ３とが接続さ
れる抵抗等価素子Ｒ１を備えている。第１のノードｎｄ
１には、第１のトランジスタＰ１のソース／ドレインの
他方と第２のトランジスタＰ２の第２のゲートとが接続
されている。第２のノードｎｄ４には、第２のトランジ
スタＰ２のソース／ドレインの他方と第１のトランジス
タＰ１の第２のゲートとが接続されている。第３のノー
ドｎｄ３には、第１および２のトランジスタＰ１、Ｐ２
のソース／ドレインの一方が接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号を高電圧
または負電圧にシフトする電圧レベルシフター回路に関
する。
または負電圧にシフトする電圧レベルシフター回路に関
する。
【０００２】
【従来の技術】入力信号の電圧と異なる電圧を使用する
デバイスとして、例えば、フラッシュメモリ、ＥＰＰＲ
ＯＭ等がある。このようなデバイスでは、入力信号の電
圧を高電圧もしくは、負電圧にレベルシフトする必要が
ある。このような回路をレベルシフター回路と言う。な
お、本明細書では、高電圧とは、入力信号の電圧より高
い電圧を意味する。入力信号の電圧としては、例えば、
３Ｖ、または５Ｖなどの値をとる。また、高電圧として
は、例えば、８Ｖ、１０Ｖ、または１２Ｖなどの値をと
る。
デバイスとして、例えば、フラッシュメモリ、ＥＰＰＲ
ＯＭ等がある。このようなデバイスでは、入力信号の電
圧を高電圧もしくは、負電圧にレベルシフトする必要が
ある。このような回路をレベルシフター回路と言う。な
お、本明細書では、高電圧とは、入力信号の電圧より高
い電圧を意味する。入力信号の電圧としては、例えば、
３Ｖ、または５Ｖなどの値をとる。また、高電圧として
は、例えば、８Ｖ、１０Ｖ、または１２Ｖなどの値をと
る。
【０００３】特開平６−２３６６９４号公報は、図１４
に示すような高電圧レベル変換回路を開示している。
に示すような高電圧レベル変換回路を開示している。
【０００４】入力端子Ｔ１の電圧が電圧Ｖｃｃのとき、
トランジスタＮ１がオン状態となり、トランジスタＮ２
がオフ状態となる。このとき、トランジスタＰ２および
Ｎ１は、オン状態である。出力端子Ｔ２は、トランジス
タＰ２を介して、電圧Ｖｐｐの信号を出力する。また、
出力端子Ｔ３は、トランジスタＮ１を介して、電圧Ｖｓ
ｓの信号を出力する。
トランジスタＮ１がオン状態となり、トランジスタＮ２
がオフ状態となる。このとき、トランジスタＰ２および
Ｎ１は、オン状態である。出力端子Ｔ２は、トランジス
タＰ２を介して、電圧Ｖｐｐの信号を出力する。また、
出力端子Ｔ３は、トランジスタＮ１を介して、電圧Ｖｓ
ｓの信号を出力する。
【０００５】入力端子Ｔ１の電圧が電圧Ｖｓｓのとき、
トランジスタＮ１およびＰ２がオフ状態となり、トラン
ジスタＮ２およびＰ１はオン状態となる。出力端子Ｔ２
は、トランジスタＮ２を介して、電圧Ｖｓｓの信号を出
力する。また、出力端子Ｔ３は、トランジスタＰ１を介
して、電圧Ｖｐｐの信号を出力する。
トランジスタＮ１およびＰ２がオフ状態となり、トラン
ジスタＮ２およびＰ１はオン状態となる。出力端子Ｔ２
は、トランジスタＮ２を介して、電圧Ｖｓｓの信号を出
力する。また、出力端子Ｔ３は、トランジスタＰ１を介
して、電圧Ｖｐｐの信号を出力する。
【０００６】ここで、電圧Ｖｃｃは例えば３Ｖであり、
電圧Ｖｓｓは例えば０Ｖであり、高電圧Ｖｐｐは例えば
１０Ｖである。
電圧Ｖｓｓは例えば０Ｖであり、高電圧Ｖｐｐは例えば
１０Ｖである。
【０００７】特開昭５８−１２５２９８号公報は、図１
５に示すような低消費電力デジタル・レベル・シフタを
開示している。
５に示すような低消費電力デジタル・レベル・シフタを
開示している。
【０００８】入力端子Ｔ１の電圧が電圧Ｖｃｃのとき、
ノードｎｄ５は電圧Ｖｓｓとなり、トランジスタＰ２が
オン状態となる。また、ノードｎｄ６は電圧Ｖｃｃとな
り、トランジスタＰ１はオフ状態になる。この結果、出
力端子Ｔ２は電圧Ｖｐｐの信号を出力し、出力端子Ｔ３
は電圧Ｖｓｓの信号を出力する。
ノードｎｄ５は電圧Ｖｓｓとなり、トランジスタＰ２が
オン状態となる。また、ノードｎｄ６は電圧Ｖｃｃとな
り、トランジスタＰ１はオフ状態になる。この結果、出
力端子Ｔ２は電圧Ｖｐｐの信号を出力し、出力端子Ｔ３
は電圧Ｖｓｓの信号を出力する。
【０００９】入力端子Ｔ１の電圧が電圧Ｖｓｓのとき、
ノードｎｄ５は電圧Ｖｃｃとなり、トランジスタＰ２が
オフ状態となる。また、ノードｎｄ６は電圧Ｖｓｓとな
り、トランジスタＰ１はオン状態になる。この結果、出
力端子Ｔ２は電圧Ｖｓｓの信号を出力し、出力端子Ｔ３
は電圧Ｖｐｐの信号を出力する。
ノードｎｄ５は電圧Ｖｃｃとなり、トランジスタＰ２が
オフ状態となる。また、ノードｎｄ６は電圧Ｖｓｓとな
り、トランジスタＰ１はオン状態になる。この結果、出
力端子Ｔ２は電圧Ｖｓｓの信号を出力し、出力端子Ｔ３
は電圧Ｖｐｐの信号を出力する。
【００１０】図１６は、一般的な負電圧レベルシフター
回路を示している。
回路を示している。
【００１１】入力端子Ｔ１の電圧が電圧Ｖｃｃであると
き、トランジスタＰ１はオフ状態となり、トランジスタ
Ｐ２はオン状態になる。このため、トランジスタＮ１は
オン状態となり、トランジスタＮ２はオフ状態となる。
この結果、出力端子Ｔ２は電圧Ｖｃｃの信号を出力し、
出力端子Ｔ３は電圧Ｖｎの信号を出力する。
き、トランジスタＰ１はオフ状態となり、トランジスタ
Ｐ２はオン状態になる。このため、トランジスタＮ１は
オン状態となり、トランジスタＮ２はオフ状態となる。
この結果、出力端子Ｔ２は電圧Ｖｃｃの信号を出力し、
出力端子Ｔ３は電圧Ｖｎの信号を出力する。
【００１２】入力端子Ｔ１の電圧が電圧Ｖｓｓであると
き、トランジスタＰ１はオン状態となり、トランジスタ
Ｐ２はオフ状態になる。このため、トランジスタＮ１は
オフ状態となり、トランジスタＮ２はオン状態となる。
この結果、出力端子Ｔ２は電圧Ｖｎの信号を出力し、出
力端子Ｔ３は電圧Ｖｃｃの信号を出力する。
き、トランジスタＰ１はオン状態となり、トランジスタ
Ｐ２はオフ状態になる。このため、トランジスタＮ１は
オフ状態となり、トランジスタＮ２はオン状態となる。
この結果、出力端子Ｔ２は電圧Ｖｎの信号を出力し、出
力端子Ｔ３は電圧Ｖｃｃの信号を出力する。
【００１３】ここで、電圧Ｖｃｃは例えば３Ｖであり、
電圧をＶｓｓは例えば０Ｖであり、負電圧Ｖｎは例えば
−８Ｖである。
電圧をＶｓｓは例えば０Ｖであり、負電圧Ｖｎは例えば
−８Ｖである。
【００１４】
【発明が解決しようとする課題】図１４の電圧レベルシ
フター回路は、入力信号Ｓｉの電圧が電圧Ｖｃｃから電
圧Ｖｓｓへ遷移する場合、以下に示す問題を生じる。
フター回路は、入力信号Ｓｉの電圧が電圧Ｖｃｃから電
圧Ｖｓｓへ遷移する場合、以下に示す問題を生じる。
【００１５】電圧Ｖｓｓの入力信号Ｓｉが入力される
と、最初に、トランジスタＮ１がオフ状態になる。この
とき、トランジスタＰ１がオフ状態であるため、ノード
ｎｄ１は電圧Ｖｓｓを維持している。
と、最初に、トランジスタＮ１がオフ状態になる。この
とき、トランジスタＰ１がオフ状態であるため、ノード
ｎｄ１は電圧Ｖｓｓを維持している。
【００１６】次に、トランジスタＮ２がオン状態にな
る。このとき、トランジスタＰ２は、依然としてオン状
態なので、トランジスタＰ２とトランジスタＮ２との間
に貫通電流が流れる。
る。このとき、トランジスタＰ２は、依然としてオン状
態なので、トランジスタＰ２とトランジスタＮ２との間
に貫通電流が流れる。
【００１７】電圧Ｖｓｓが印加される端子Ｔ５とノード
ｎｄ２との間には、寄生負荷が生ずるため、ノードｎｄ
４の電圧が上昇する。ノードｎｄ４の電圧が、例えばＶ
ｐｐ−Ｖｔｈｐ１まで上昇すると、トランジスタＰ１は
オン状態にならない。ここで、Ｖｔｈｐ１はトランジス
タＰ１がオン状態になるためのしきい値である。
ｎｄ２との間には、寄生負荷が生ずるため、ノードｎｄ
４の電圧が上昇する。ノードｎｄ４の電圧が、例えばＶ
ｐｐ−Ｖｔｈｐ１まで上昇すると、トランジスタＰ１は
オン状態にならない。ここで、Ｖｔｈｐ１はトランジス
タＰ１がオン状態になるためのしきい値である。
【００１８】したがって、トランジスタＰ２およびＮ２
はオン状態を維持し、貫通電流が流れ続け、図１４の電
圧レベルシフター回路は反転しない。
はオン状態を維持し、貫通電流が流れ続け、図１４の電
圧レベルシフター回路は反転しない。
【００１９】また、図１５の電圧レベルシフター回路
は、入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓｓへ
遷移する場合、以下に示す問題を生じる。
は、入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓｓへ
遷移する場合、以下に示す問題を生じる。
【００２０】入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧
Ｖｓｓに遷移すると、ノードｎｄ５の電圧は電圧Ｖｃｃ
となる。トランジスタＰ１がオフ状態を維持するため、
ノードｎｄ１の電圧は、Ｖｃｃ−Ｖｔｈｎ１まで上昇す
る。ここで、Ｖｔｈｎ１はトランジスタＮ１がオン状態
になるためのしきい値である。
Ｖｓｓに遷移すると、ノードｎｄ５の電圧は電圧Ｖｃｃ
となる。トランジスタＰ１がオフ状態を維持するため、
ノードｎｄ１の電圧は、Ｖｃｃ−Ｖｔｈｎ１まで上昇す
る。ここで、Ｖｔｈｎ１はトランジスタＮ１がオン状態
になるためのしきい値である。
【００２１】次に、ノードｎｄ６の電圧は電圧Ｖｓｓと
なる。ノードｎｄ１では、トランジスタＰ１がオフ状態
であるため、Ｖｃｃ−Ｖｔｈｎ１の電圧が維持される。
電圧Ｖｃｃ−Ｖｔｈｎ１は、 Ｖｐｐ−Ｖｔｈｐ２以下
の電圧である。ここで、 Ｖｔｈｐ２は、トランジスタ
Ｐ２をオン状態にする電圧である。従って、トランジス
タＰ２は依然としてオン状態であるため、トランジスタ
Ｐ２とトランジスタＮ２とインバータＩＮＶ３の一部を
通る貫通電流が流れる。なお、実際は、ノードｎｄ２
と、電圧Ｖｓｓが供給されている端子Ｔ２との間には、
寄生抵抗が生じるため、ノードｎｄ４の電圧が上昇す
る。ノードｎｄ４の電圧がＶｐｐ−Ｖｔｈｐ１以上の電
圧であれば、トランジスタＰ１はオフ状態が保たれ、そ
の結果、ノードｎｄ１の電圧はＶｃｃ−Ｖｔｈｎ１を維
持し、トランジスタＰ２がオフ状態にならず、貫通電流
が流れ続ける。このため、図１５の電圧レベルシフター
回路は反転しない。
なる。ノードｎｄ１では、トランジスタＰ１がオフ状態
であるため、Ｖｃｃ−Ｖｔｈｎ１の電圧が維持される。
電圧Ｖｃｃ−Ｖｔｈｎ１は、 Ｖｐｐ−Ｖｔｈｐ２以下
の電圧である。ここで、 Ｖｔｈｐ２は、トランジスタ
Ｐ２をオン状態にする電圧である。従って、トランジス
タＰ２は依然としてオン状態であるため、トランジスタ
Ｐ２とトランジスタＮ２とインバータＩＮＶ３の一部を
通る貫通電流が流れる。なお、実際は、ノードｎｄ２
と、電圧Ｖｓｓが供給されている端子Ｔ２との間には、
寄生抵抗が生じるため、ノードｎｄ４の電圧が上昇す
る。ノードｎｄ４の電圧がＶｐｐ−Ｖｔｈｐ１以上の電
圧であれば、トランジスタＰ１はオフ状態が保たれ、そ
の結果、ノードｎｄ１の電圧はＶｃｃ−Ｖｔｈｎ１を維
持し、トランジスタＰ２がオフ状態にならず、貫通電流
が流れ続ける。このため、図１５の電圧レベルシフター
回路は反転しない。
【００２２】また、図１６の電圧レベルシフター回路
は、入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓｓへ
遷移する場合、以下に示す問題を生じる。
は、入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓｓへ
遷移する場合、以下に示す問題を生じる。
【００２３】入力信号の電圧が電圧Ｖｓｓから電圧Ｖｃ
ｃに遷移すると、最初、トランジスタＰ１がオン状態か
らオフ状態になる。
ｃに遷移すると、最初、トランジスタＰ１がオン状態か
らオフ状態になる。
【００２４】このとき、トランジスタＮ１は、依然とし
てオフ状態を維持し、ノードｎｄ１の電圧が、電圧Ｖｃ
ｃより少し低い電圧であるため、トランジスタＮ２はオ
ン状態を維持する。次に、トランジスタＰ２がオン状態
になると、トランジスタＰ２とトランジスタＮ２との間
に貫通電流が流れる。このため、ノードｎｄ１５の電圧
が、電圧Ｖｃｃより低くなる。
てオフ状態を維持し、ノードｎｄ１の電圧が、電圧Ｖｃ
ｃより少し低い電圧であるため、トランジスタＮ２はオ
ン状態を維持する。次に、トランジスタＰ２がオン状態
になると、トランジスタＰ２とトランジスタＮ２との間
に貫通電流が流れる。このため、ノードｎｄ１５の電圧
が、電圧Ｖｃｃより低くなる。
【００２５】例えば、寄生負荷等の影響のため、ノード
ｎｄ１２の電圧が、１．５Ｖまで低下したとする。トラ
ンジスタＰ２のバックゲートの電圧が降下し、トランジ
スタＰ２が電流を流す能力が極端に低下する現象が生じ
る。
ｎｄ１２の電圧が、１．５Ｖまで低下したとする。トラ
ンジスタＰ２のバックゲートの電圧が降下し、トランジ
スタＰ２が電流を流す能力が極端に低下する現象が生じ
る。
【００２６】トランジスタＰ２のチャネル抵抗が非常に
大きいため、ノードｎｄ１４の電圧が低下し、ノードｎ
ｄ１４の電圧はＶｎにかなり近い値となる。なお、ノー
ドｎｄ１４の電圧は、トランジスタＰ２およびＮ２のチ
ャネル抵抗の比で決定される。
大きいため、ノードｎｄ１４の電圧が低下し、ノードｎ
ｄ１４の電圧はＶｎにかなり近い値となる。なお、ノー
ドｎｄ１４の電圧は、トランジスタＰ２およびＮ２のチ
ャネル抵抗の比で決定される。
【００２７】ノードｎｄ１４の電圧がＶｎ＋Ｖｔｈｎ１
より低い場合、トランジスタＮ１はオン状態にならずオ
フ状態を維持する。ここで、Ｖｔｈｎ１はトランジスタ
Ｎ１がオン状態なるためのしきい値である。ノードｎｄ
１１の電圧が低下しないため、トランジスタＮ２がオン
状態を維持する。このため、トランジスタＰ２とトラン
ジスタＮ２との間に、貫通電流が流れ続け、図１６の電
圧レベルシフター回路は反転しない。
より低い場合、トランジスタＮ１はオン状態にならずオ
フ状態を維持する。ここで、Ｖｔｈｎ１はトランジスタ
Ｎ１がオン状態なるためのしきい値である。ノードｎｄ
１１の電圧が低下しないため、トランジスタＮ２がオン
状態を維持する。このため、トランジスタＰ２とトラン
ジスタＮ２との間に、貫通電流が流れ続け、図１６の電
圧レベルシフター回路は反転しない。
【００２８】本発明は、上記問題点を鑑み、入力信号の
電圧が遷移するときに反転動作が安定する電圧レベルシ
フター回路を提供することを目的とする。
電圧が遷移するときに反転動作が安定する電圧レベルシ
フター回路を提供することを目的とする。
【００２９】
【課題を解決するための手段】本発明の電圧レベルシフ
ター回路は、ソース、ドレイン、第１および第２のゲー
トを有する第１のトランジスタと、ソース、ドレイン、
第１および第２のゲートを有する第２のトランジスタ
と、入力信号を受け取り、第１および第２のノードに供
給するそれぞれの電圧を変化させるスイッチ手段とを備
える電圧レベルシフター回路であって、前記第１および
２のトランジスタのソース／ドレインの一方が第３のノ
ードに接続され、前記第１および２のトランジスタのそ
れぞれの第１のゲートが前記第３のノードに接続され、
前記第１のトランジスタのソース／ドレインの他方と前
記第２のトランジスタの第２のゲートとが前記第１のノ
ードに接続され、前記第２のトランジスタのソース／ド
レインの他方と前記第１のトランジスタの第２のゲート
とが前記第２のノードに接続され、一端と他端とを有す
る抵抗等価素子であって、前記一端に高電圧が印加さ
れ、前記他端と前記第３のノードが接続される抵抗等価
素子をさらに備え、そのことによって上記目的が達成さ
れる。
ター回路は、ソース、ドレイン、第１および第２のゲー
トを有する第１のトランジスタと、ソース、ドレイン、
第１および第２のゲートを有する第２のトランジスタ
と、入力信号を受け取り、第１および第２のノードに供
給するそれぞれの電圧を変化させるスイッチ手段とを備
える電圧レベルシフター回路であって、前記第１および
２のトランジスタのソース／ドレインの一方が第３のノ
ードに接続され、前記第１および２のトランジスタのそ
れぞれの第１のゲートが前記第３のノードに接続され、
前記第１のトランジスタのソース／ドレインの他方と前
記第２のトランジスタの第２のゲートとが前記第１のノ
ードに接続され、前記第２のトランジスタのソース／ド
レインの他方と前記第１のトランジスタの第２のゲート
とが前記第２のノードに接続され、一端と他端とを有す
る抵抗等価素子であって、前記一端に高電圧が印加さ
れ、前記他端と前記第３のノードが接続される抵抗等価
素子をさらに備え、そのことによって上記目的が達成さ
れる。
【００３０】前記抵抗等価素子が抵抗素子であってもよ
い。
い。
【００３１】前記抵抗等価素子が少なくとも１つのＰチ
ャネルＭＯＳトランジスタを有してもよい。
ャネルＭＯＳトランジスタを有してもよい。
【００３２】前記抵抗等価素子が第１および２のＰチャ
ネルＭＯＳトランジスタを有し、前記第１のＰチャネル
ＭＯＳトランジスタのチャネル幅が前記第２のＰチャネ
ルＭＯＳトランジスタのチャネル幅より大きくてもよ
い。
ネルＭＯＳトランジスタを有し、前記第１のＰチャネル
ＭＯＳトランジスタのチャネル幅が前記第２のＰチャネ
ルＭＯＳトランジスタのチャネル幅より大きくてもよ
い。
【００３３】本発明の他の電圧レベルシフター回路は、
ソース、ドレイン、第１および第２のゲートを有する第
１のトランジスタと、ソース、ドレイン、第１および第
２のゲートを有する第２のトランジスタと、入力信号を
受け取り、第１および第２のノードに供給するそれぞれ
の電圧を変化させるスイッチ手段とを備える他の電圧レ
ベルシフター回路であって、前記第１および２のトラン
ジスタのソース／ドレインの一方が第３のノードに接続
され、前記第１および２のトランジスタのそれぞれの第
１のゲートが前記第３のノードに接続され、前記第１の
トランジスタのソース／ドレインの他方と前記第２のト
ランジスタの第２のゲートとが前記第１のノードに接続
され、前記第２のトランジスタのソース／ドレインの他
方と前記第１のトランジスタの第２のゲートとが前記第
２のノードに接続され、一端と他端とを有する抵抗等価
素子であって、前記一端に負電圧が印加され、前記他端
と前記第３のノードが接続される抵抗等価素子をさらに
備え、そのことによって上記目的が達成される。
ソース、ドレイン、第１および第２のゲートを有する第
１のトランジスタと、ソース、ドレイン、第１および第
２のゲートを有する第２のトランジスタと、入力信号を
受け取り、第１および第２のノードに供給するそれぞれ
の電圧を変化させるスイッチ手段とを備える他の電圧レ
ベルシフター回路であって、前記第１および２のトラン
ジスタのソース／ドレインの一方が第３のノードに接続
され、前記第１および２のトランジスタのそれぞれの第
１のゲートが前記第３のノードに接続され、前記第１の
トランジスタのソース／ドレインの他方と前記第２のト
ランジスタの第２のゲートとが前記第１のノードに接続
され、前記第２のトランジスタのソース／ドレインの他
方と前記第１のトランジスタの第２のゲートとが前記第
２のノードに接続され、一端と他端とを有する抵抗等価
素子であって、前記一端に負電圧が印加され、前記他端
と前記第３のノードが接続される抵抗等価素子をさらに
備え、そのことによって上記目的が達成される。
【００３４】前記抵抗等価素子が抵抗素子であってもよ
い。
い。
【００３５】前記抵抗等価素子が少なくとも１つのＮチ
ャネルＭＯＳトランジスタを有してもよい。
ャネルＭＯＳトランジスタを有してもよい。
【００３６】前記抵抗等価素子が第１および２のＮチャ
ネルＭＯＳトランジスタを有し、前記第１のＮチャネル
ＭＯＳトランジスタのチャネル幅が前記第２のＮチャネ
ルＭＯＳトランジスタのチャネル幅より大きくてもよ
い。
ネルＭＯＳトランジスタを有し、前記第１のＮチャネル
ＭＯＳトランジスタのチャネル幅が前記第２のＮチャネ
ルＭＯＳトランジスタのチャネル幅より大きくてもよ
い。
【００３７】本発明のさらに他の電圧レベルシフター回
路ソース、ドレイン、第１および第２のゲートを有する
第１のトランジスタと、ソース、ドレイン、第１および
第２のゲートを有する第２のトランジスタと、ソース、
ドレイン、第１および第２のゲートを有する第３のトラ
ンジスタと、ソース、ドレイン、第１および第２のゲー
トを有する第４のトランジスタと、入力信号を受け取
り、第１および第２のノードに供給するそれぞれの電圧
を変化させる第１のスイッチ手段とを備えるさらに他の
電圧レベルシフター回路であって、前記第１および２の
トランジスタのソース／ドレインの一方が第３のノード
に接続され、前記第１および２のトランジスタのそれぞ
れの第１のゲートが前記第３のノードに接続され、前記
第１のトランジスタのソース／ドレインの他方と前記第
２のトランジスタの第２のゲートとが前記第１のノード
に接続され、前記第２のトランジスタのソース／ドレイ
ンの他方と前記第１のトランジスタの第２のゲートとが
前記第２のノードに接続され、前記第３および４のトラ
ンジスタのソース／ドレインの一方が第４のノードに接
続され、前記第３および４のトランジスタのそれぞれの
第１のゲートが前記第４のノードに接続され、前記第３
のトランジスタのソース／ドレインの他方と前記第４の
トランジスタの第２のゲートとが前記第５のノードに接
続され、前記第４のトランジスタのソース／ドレインの
他方と前記第３のトランジスタの第２のゲートとが前記
第６のノードに接続され、前記第１および２のノードの
電圧に基づいて、前記第５および６のノードに供給する
それぞれの電圧を変化させる第２スイッチ手段と、一端
と他端とを有する抵抗等価素子であって、前記一端に電
圧が印加され、前記他端と前記第３のノードが接続され
る抵抗等価素子と、一端と他端とを有する抵抗等価素子
であって、前記一端に負電圧が印加され、前記他端と前
記第４のノードが接続される抵抗等価素子とをさらに備
え、そのことによって上記目的が達成される。
路ソース、ドレイン、第１および第２のゲートを有する
第１のトランジスタと、ソース、ドレイン、第１および
第２のゲートを有する第２のトランジスタと、ソース、
ドレイン、第１および第２のゲートを有する第３のトラ
ンジスタと、ソース、ドレイン、第１および第２のゲー
トを有する第４のトランジスタと、入力信号を受け取
り、第１および第２のノードに供給するそれぞれの電圧
を変化させる第１のスイッチ手段とを備えるさらに他の
電圧レベルシフター回路であって、前記第１および２の
トランジスタのソース／ドレインの一方が第３のノード
に接続され、前記第１および２のトランジスタのそれぞ
れの第１のゲートが前記第３のノードに接続され、前記
第１のトランジスタのソース／ドレインの他方と前記第
２のトランジスタの第２のゲートとが前記第１のノード
に接続され、前記第２のトランジスタのソース／ドレイ
ンの他方と前記第１のトランジスタの第２のゲートとが
前記第２のノードに接続され、前記第３および４のトラ
ンジスタのソース／ドレインの一方が第４のノードに接
続され、前記第３および４のトランジスタのそれぞれの
第１のゲートが前記第４のノードに接続され、前記第３
のトランジスタのソース／ドレインの他方と前記第４の
トランジスタの第２のゲートとが前記第５のノードに接
続され、前記第４のトランジスタのソース／ドレインの
他方と前記第３のトランジスタの第２のゲートとが前記
第６のノードに接続され、前記第１および２のノードの
電圧に基づいて、前記第５および６のノードに供給する
それぞれの電圧を変化させる第２スイッチ手段と、一端
と他端とを有する抵抗等価素子であって、前記一端に電
圧が印加され、前記他端と前記第３のノードが接続され
る抵抗等価素子と、一端と他端とを有する抵抗等価素子
であって、前記一端に負電圧が印加され、前記他端と前
記第４のノードが接続される抵抗等価素子とをさらに備
え、そのことによって上記目的が達成される。
【００３８】前記第１および２の抵抗等価素子が抵抗素
子であってもよい。
子であってもよい。
【００３９】前記第１の抵抗等価素子が少なくとも１つ
のＰチャネルＭＯＳトランジスタを有し、前記第２の抵
抗等価素子が少なくとも１つのＮチャネルＭＯＳトラン
ジスタを有してもよい。
のＰチャネルＭＯＳトランジスタを有し、前記第２の抵
抗等価素子が少なくとも１つのＮチャネルＭＯＳトラン
ジスタを有してもよい。
【００４０】前記第１の抵抗等価素子が第１および２の
ＰチャネルＭＯＳトランジスタを有し、前記第１のＰチ
ャネルＭＯＳトランジスタのチャネル幅が前記第２のＰ
チャネルＭＯＳトランジスタのチャネル幅より大きく、
前記第２の抵抗等価素子が第１および２のＮチャネルＭ
ＯＳトランジスタを有し、前記第１のＮチャネルＭＯＳ
トランジスタのチャネル幅が前記第２のＮチャネルＭＯ
Ｓトランジスタのチャネル幅より大きくてもよい。
ＰチャネルＭＯＳトランジスタを有し、前記第１のＰチ
ャネルＭＯＳトランジスタのチャネル幅が前記第２のＰ
チャネルＭＯＳトランジスタのチャネル幅より大きく、
前記第２の抵抗等価素子が第１および２のＮチャネルＭ
ＯＳトランジスタを有し、前記第１のＮチャネルＭＯＳ
トランジスタのチャネル幅が前記第２のＮチャネルＭＯ
Ｓトランジスタのチャネル幅より大きくてもよい。
【００４１】
（実施形態１）本発明の第１の実施形態における電圧レ
ベルシフター回路の構成を図１を用いて説明する。
ベルシフター回路の構成を図１を用いて説明する。
【００４２】図１は、第１の実施形態の電圧レベルシフ
ター回路の構成を示している。図１の電圧レベルシフタ
ー回路は、入力端子Ｔ１に入力される入力信号Ｓｉの電
圧に応じて、出力端子Ｔ２およびＴ３から出力される出
力信号Ｓｏ１およびＳｏ２の電圧をそれぞれ変化させ
る。
ター回路の構成を示している。図１の電圧レベルシフタ
ー回路は、入力端子Ｔ１に入力される入力信号Ｓｉの電
圧に応じて、出力端子Ｔ２およびＴ３から出力される出
力信号Ｓｏ１およびＳｏ２の電圧をそれぞれ変化させ
る。
【００４３】図１の電圧レベルシフター回路は、ソー
ス、ドレイン、およびゲートを有するトランジスタＰ
１、Ｐ２、Ｎ１およびＮ２と、インバータＩＮＶ１と、
抵抗Ｒ１と、入力端子Ｔ１と、出力端子Ｔ２およびＴ３
と、端子Ｔ４およびＴ５とを備えている。
ス、ドレイン、およびゲートを有するトランジスタＰ
１、Ｐ２、Ｎ１およびＮ２と、インバータＩＮＶ１と、
抵抗Ｒ１と、入力端子Ｔ１と、出力端子Ｔ２およびＴ３
と、端子Ｔ４およびＴ５とを備えている。
【００４４】以下に、上述した構成の接続関係を説明す
る。
る。
【００４５】入力端子Ｔ１は、トランジスタＮ１のゲー
トに接続されている。トランジスタＮ１のソース／ドレ
インの一方はノードｎｄ１に接続され、トランジスタＮ
１のソース／ドレインの他方はノードｎｄ２に接続され
る。ノードｎｄ１は、出力信号Ｓｏ２を出力する端子Ｔ
３に接続されている。ノードｎｄ２は、電圧Ｖｓｓが印
加される端子Ｔ５に接続されている。なお、電圧Ｖｐｐ
は電圧Ｖｓｓより大きい。
トに接続されている。トランジスタＮ１のソース／ドレ
インの一方はノードｎｄ１に接続され、トランジスタＮ
１のソース／ドレインの他方はノードｎｄ２に接続され
る。ノードｎｄ１は、出力信号Ｓｏ２を出力する端子Ｔ
３に接続されている。ノードｎｄ２は、電圧Ｖｓｓが印
加される端子Ｔ５に接続されている。なお、電圧Ｖｐｐ
は電圧Ｖｓｓより大きい。
【００４６】トランジスタＰ１のソース／ドレインの一
方はノードｎｄ３に接続され、トランジスタＰ１のソー
ス／ドレインの他方はノードｎｄ１に接続される。トラ
ンジスタＰ１のゲートの一方はノードｎｄ３に接続さ
れ、トランジスタＰ１のゲートの他方はノードｎｄ４に
接続されている。ノードｎｄ３は、抵抗Ｒ１を介して、
電圧Ｖｐｐが印加される端子Ｔ４に接続されている。ノ
ードｎｄ４は、出力信号Ｓｏ１を出力する端子Ｔ２に接
続されている。
方はノードｎｄ３に接続され、トランジスタＰ１のソー
ス／ドレインの他方はノードｎｄ１に接続される。トラ
ンジスタＰ１のゲートの一方はノードｎｄ３に接続さ
れ、トランジスタＰ１のゲートの他方はノードｎｄ４に
接続されている。ノードｎｄ３は、抵抗Ｒ１を介して、
電圧Ｖｐｐが印加される端子Ｔ４に接続されている。ノ
ードｎｄ４は、出力信号Ｓｏ１を出力する端子Ｔ２に接
続されている。
【００４７】トランジスタＰ２のソース／ドレインの一
方は、ノードｎｄ３に接続され、トランジスタＰ２のソ
ース／ドレインの他方はノードｎｄ４に接続される。ト
ランジスタＰ２のゲートの一方はノードｎｄ３に接続さ
れ、トランジスタＰ２のゲートの他方はノードｎｄ１に
接続されている。
方は、ノードｎｄ３に接続され、トランジスタＰ２のソ
ース／ドレインの他方はノードｎｄ４に接続される。ト
ランジスタＰ２のゲートの一方はノードｎｄ３に接続さ
れ、トランジスタＰ２のゲートの他方はノードｎｄ１に
接続されている。
【００４８】トランジスタＮ２のソース／ドレインの一
方はノードｎｄ４に接続され、トランジスタＮ２のソー
ス／ドレインの他方はノードｎｄ２に接続される。
方はノードｎｄ４に接続され、トランジスタＮ２のソー
ス／ドレインの他方はノードｎｄ２に接続される。
【００４９】インバータＩＮＶ１の入力端子はトランジ
スタＮ１のゲートに接続され、インバータＩＮＶ１の出
力端子はトランジスタＮ２のゲートに接続されている。
スタＮ１のゲートに接続され、インバータＩＮＶ１の出
力端子はトランジスタＮ２のゲートに接続されている。
【００５０】以下に、入力信号Ｓｉの電圧が電圧Ｖｃｃ
から基準電圧Ｖｓｓへ遷移する場合における、図１の電
圧レベルシフター回路の動作を説明する。
から基準電圧Ｖｓｓへ遷移する場合における、図１の電
圧レベルシフター回路の動作を説明する。
【００５１】入力信号Ｓｉの電圧が電圧Ｖｃｃである場
合、トランジスタＮ１およびＰ２がオン状態となり、ト
ランジスタＰ１およびＮ２はオフ状態となる。
合、トランジスタＮ１およびＰ２がオン状態となり、ト
ランジスタＰ１およびＮ２はオフ状態となる。
【００５２】入力信号Ｓｉの電圧が、電圧Ｖｃｃから電
圧Ｖｓｓへ遷移すると、最初にトランジスタＮ１がオフ
状態となる。次に、インバータＩＮＶ１の入力端子が電
圧Ｖｓｓの信号を受け取り、インバータＩＮＶ１の出力
端子が電圧Ｖｃｃの信号をトランジスタＮ２のゲートに
出力する。このため、トランジスタＮ２がオン状態とな
る。
圧Ｖｓｓへ遷移すると、最初にトランジスタＮ１がオフ
状態となる。次に、インバータＩＮＶ１の入力端子が電
圧Ｖｓｓの信号を受け取り、インバータＩＮＶ１の出力
端子が電圧Ｖｃｃの信号をトランジスタＮ２のゲートに
出力する。このため、トランジスタＮ２がオン状態とな
る。
【００５３】このとき、依然としてトランジスタＰ２は
オン状態であるため、トランジスタＰ２とトランジスタ
Ｎ２との間に、貫通電流が流れる。このため、ノードｎ
ｄ２の電圧が上昇する。
オン状態であるため、トランジスタＰ２とトランジスタ
Ｎ２との間に、貫通電流が流れる。このため、ノードｎ
ｄ２の電圧が上昇する。
【００５４】上述した場合におけるノードｎｄ４の電圧
は、「端子Ｔ４とノードｎｄ４との間の抵抗」と、「ノ
ードｎｄ４と端子Ｔ５との間の抵抗」との比によって決
定される。「端子Ｔ４とノードｎｄ４との間の抵抗」と
は、「Ｖｐｐに付随する抵抗＋トランジスタＰ２のオン
抵抗＋抵抗Ｒ１」であり、「ノードｎｄ４と端子Ｔ５と
の間の抵抗」とは、「トランジスタＮ２のオン抵抗＋基
準電圧Ｖｓｓに付随する抵抗」である。ここで、Ｖｐｐ
に付随する寄生抵抗とは、端子Ｔ４とノードｎｄ４との
間の寄生抵抗を意味し、基準電圧Ｖｓｓに付随する寄生
抵抗とは、端子Ｔ５とノードｎｄ２との間の寄生抵抗を
意味する。
は、「端子Ｔ４とノードｎｄ４との間の抵抗」と、「ノ
ードｎｄ４と端子Ｔ５との間の抵抗」との比によって決
定される。「端子Ｔ４とノードｎｄ４との間の抵抗」と
は、「Ｖｐｐに付随する抵抗＋トランジスタＰ２のオン
抵抗＋抵抗Ｒ１」であり、「ノードｎｄ４と端子Ｔ５と
の間の抵抗」とは、「トランジスタＮ２のオン抵抗＋基
準電圧Ｖｓｓに付随する抵抗」である。ここで、Ｖｐｐ
に付随する寄生抵抗とは、端子Ｔ４とノードｎｄ４との
間の寄生抵抗を意味し、基準電圧Ｖｓｓに付随する寄生
抵抗とは、端子Ｔ５とノードｎｄ２との間の寄生抵抗を
意味する。
【００５５】第１の実施形態では、端子Ｔ４とノードｎ
ｄ３との間に、抵抗Ｒ１が挿入されているため、ノード
ｎｄ３、ノードｎｄ４、およびノードｎｄ２を流れる電
流が制限され、「端子Ｔ４と端子Ｔ５との間の抵抗」に
よる電圧の上昇は小さくなる。つまり、抵抗Ｒ１の抵抗
値を大きくすることにより、ノードｎｄ４の電圧を下げ
ることが可能である。
ｄ３との間に、抵抗Ｒ１が挿入されているため、ノード
ｎｄ３、ノードｎｄ４、およびノードｎｄ２を流れる電
流が制限され、「端子Ｔ４と端子Ｔ５との間の抵抗」に
よる電圧の上昇は小さくなる。つまり、抵抗Ｒ１の抵抗
値を大きくすることにより、ノードｎｄ４の電圧を下げ
ることが可能である。
【００５６】ノードｎｄ１の電圧が「Ｖｐｐ−Ｖｔｈｐ
１」より低いため、トランジスタＰ１はオンし、出力端
子Ｔ３の電圧が上昇し、トランジスタＰ２がオフする。
ここで、Ｖｔｈｐ１は、ｐチャネルトランジスタＰ１が
オン状態になるためのしきい値である。端子Ｔ４とノー
ドｎｄ３との間に、抵抗Ｒ１が挿入されているため、図
１の電圧レベルシフター回路の反転動作は、正常に行わ
れる。
１」より低いため、トランジスタＰ１はオンし、出力端
子Ｔ３の電圧が上昇し、トランジスタＰ２がオフする。
ここで、Ｖｔｈｐ１は、ｐチャネルトランジスタＰ１が
オン状態になるためのしきい値である。端子Ｔ４とノー
ドｎｄ３との間に、抵抗Ｒ１が挿入されているため、図
１の電圧レベルシフター回路の反転動作は、正常に行わ
れる。
【００５７】なお、図１の電圧レベルシフター回路が、
シリコン基板に形成される場合、抵抗Ｒ１は拡散抵抗で
あってもよい。また、抵抗Ｒ１はポリシリコンにより形
成されてもよい。
シリコン基板に形成される場合、抵抗Ｒ１は拡散抵抗で
あってもよい。また、抵抗Ｒ１はポリシリコンにより形
成されてもよい。
【００５８】一般に、デコーダ等では、電圧レベルシフ
ター回路が多数使用されている。複数の電圧レベルシフ
ター回路が同時に動作すると、端子Ｔ５とノードｎｄ４
との間のそれぞれの寄生抵抗が顕著に大きくなる。
ター回路が多数使用されている。複数の電圧レベルシフ
ター回路が同時に動作すると、端子Ｔ５とノードｎｄ４
との間のそれぞれの寄生抵抗が顕著に大きくなる。
【００５９】複数の電圧レベルシフター回路が同時に動
作する場合、図１４に示す従来の電圧レベルシフター回
路では、「端子Ｔ５とノードｎｄ４との間の抵抗」が
「端子Ｔ４とノードｎｄ４との間の抵抗」より大きくな
る。
作する場合、図１４に示す従来の電圧レベルシフター回
路では、「端子Ｔ５とノードｎｄ４との間の抵抗」が
「端子Ｔ４とノードｎｄ４との間の抵抗」より大きくな
る。
【００６０】ノードｎｄ４の電圧が「Ｖｐｐ−Ｖｔｈｐ
１」より高くなると、Ｐ１トランジスタはオンされず、
出力端子Ｔ３の電圧は電圧Ｖｐｐになることはない。こ
のため、トランジスタＰ２がオフすることなく、トラン
ジスタＰ２とトランジスタＮ２との間に貫通電流が流れ
続ける。
１」より高くなると、Ｐ１トランジスタはオンされず、
出力端子Ｔ３の電圧は電圧Ｖｐｐになることはない。こ
のため、トランジスタＰ２がオフすることなく、トラン
ジスタＰ２とトランジスタＮ２との間に貫通電流が流れ
続ける。
【００６１】第１の実施形態では、端子Ｔ４とノードｎ
ｄ３との間に、「端子Ｔ４とノードｎｄ４との間の抵
抗」が「端子Ｔ５とノードｎｄ４との間の抵抗」より大
きくなるような抵抗Ｒ１が挿入されているため、上述し
たように、電圧レベルシフター回路の反転動作は、正常
に行われる。
ｄ３との間に、「端子Ｔ４とノードｎｄ４との間の抵
抗」が「端子Ｔ５とノードｎｄ４との間の抵抗」より大
きくなるような抵抗Ｒ１が挿入されているため、上述し
たように、電圧レベルシフター回路の反転動作は、正常
に行われる。
【００６２】（実施形態２）本発明の第２の実施形態に
おける電圧レベルシフター回路の構成を図２を用いて説
明する。第２の実施形態において、第１の実施形態の構
成と同じ構成には同じ参照符号を付与し、その構成の説
明を省略する。
おける電圧レベルシフター回路の構成を図２を用いて説
明する。第２の実施形態において、第１の実施形態の構
成と同じ構成には同じ参照符号を付与し、その構成の説
明を省略する。
【００６３】図２は、第２の実施形態の電圧レベルシフ
ター回路の構成を示している。
ター回路の構成を示している。
【００６４】本発明の第２の実施形態の構成は、図２の
電圧レベルシフター回路が抵抗Ｒ１の代わりにＰチャネ
ルＭＯＳトランジスタＰＲ１を有している点を除いて、
第１の実施形態の構成と同じである。ＭＯＳトランジス
タＰＲ１のソース／ドレインの一方は端子Ｔ４と接続さ
れ、ＭＯＳトランジスタＰＲ１のソース／ドレインの他
方はノードｎｄ３に接続されている。ＭＯＳトランジス
タＰＲ１のゲートは、信号ＡＴＤを受け取る。信号ＡＴ
Ｄは、後述するＡＴＤ回路で生成される。
電圧レベルシフター回路が抵抗Ｒ１の代わりにＰチャネ
ルＭＯＳトランジスタＰＲ１を有している点を除いて、
第１の実施形態の構成と同じである。ＭＯＳトランジス
タＰＲ１のソース／ドレインの一方は端子Ｔ４と接続さ
れ、ＭＯＳトランジスタＰＲ１のソース／ドレインの他
方はノードｎｄ３に接続されている。ＭＯＳトランジス
タＰＲ１のゲートは、信号ＡＴＤを受け取る。信号ＡＴ
Ｄは、後述するＡＴＤ回路で生成される。
【００６５】以下に、入力信号Ｓｉの電圧が、電圧Ｖｃ
ｃから基準電圧Ｖｓｓへ遷移する場合における、図２の
電圧レベルシフター回路の動作を説明する。
ｃから基準電圧Ｖｓｓへ遷移する場合における、図２の
電圧レベルシフター回路の動作を説明する。
【００６６】入力信号Ｓｉの電圧が、電圧Ｖｃｃである
場合、トランジスタＰ１およびＮ２はオフ状態となり、
トランジスタＮ１およびＰ２がオン状態となる。このと
き、信号ＡＴＤの電圧はＶｓｓである。
場合、トランジスタＰ１およびＮ２はオフ状態となり、
トランジスタＮ１およびＰ２がオン状態となる。このと
き、信号ＡＴＤの電圧はＶｓｓである。
【００６７】信号ＡＴＤの電圧は電圧Ｖｓｓから電圧Ｖ
ｖｖに遷移し、ＭＯＳトランジスタＰＲ１のソースとド
レインと間のオン抵抗が増加する。ここで、電圧Ｖｖｖ
は電圧Ｖｓｓより大きく、電圧Ｖｃｃより小さい。その
後、入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓｓに
遷移する。
ｖｖに遷移し、ＭＯＳトランジスタＰＲ１のソースとド
レインと間のオン抵抗が増加する。ここで、電圧Ｖｖｖ
は電圧Ｖｓｓより大きく、電圧Ｖｃｃより小さい。その
後、入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓｓに
遷移する。
【００６８】入力信号Ｓｉの電圧が、電圧Ｖｃｃから基
準電圧Ｖｓｓへ遷移すると、最初にトランジスタＮ１が
オフ状態となる。次に、インバータＩＮＶ１の入力端子
が電圧Ｖｓｓの信号を受け取り、インバータＩＮＶ１の
出力端子が電圧Ｖｃｃの信号をトランジスタＮ２のゲー
トに出力する。このため、トランジスタＮ２がオン状態
となる。
準電圧Ｖｓｓへ遷移すると、最初にトランジスタＮ１が
オフ状態となる。次に、インバータＩＮＶ１の入力端子
が電圧Ｖｓｓの信号を受け取り、インバータＩＮＶ１の
出力端子が電圧Ｖｃｃの信号をトランジスタＮ２のゲー
トに出力する。このため、トランジスタＮ２がオン状態
となる。
【００６９】第２の実施形態では、入力信号Ｓｉの電圧
が電圧Ｖｃｃから電圧Ｖｓｓに遷移する際、ＭＯＳトラ
ンジスタＰＲ１の電流を流す能力が低下するため、ＭＯ
ＳトランジスタＰＲ１のソースとドレインとの間の抵抗
成分が大きくなる。つまり、「端子Ｔ４とノードｎｄ４
との間の抵抗（トランジスタＰ２のオン抵抗＋ＭＯＳト
ランジスタＰＲ１のオン抵抗＋Ｖｐｐに付随する寄生抵
抗）」が「端子Ｔ５とノードｎｄ４との間の抵抗（トラ
ンジスタＮ２のオン抵抗＋基準電圧Ｖｓｓに付随する寄
生抵抗）」より大きくなる。このため、ノードｎｄ３、
ノードｎｄ４、およびノードｎｄ２を流れる電流が制限
され、「端子Ｔ４と端子Ｔ５との間の抵抗」による電圧
の上昇は小さくなる。出力端子Ｔ２の電圧が「Ｖｐｐ−
Ｖｔｈｐ１」より低くなるため、Ｐ１トランジスタはオ
ン状態になり、出力端子Ｔ３の電圧は電圧Ｖｐｐにな
る。
が電圧Ｖｃｃから電圧Ｖｓｓに遷移する際、ＭＯＳトラ
ンジスタＰＲ１の電流を流す能力が低下するため、ＭＯ
ＳトランジスタＰＲ１のソースとドレインとの間の抵抗
成分が大きくなる。つまり、「端子Ｔ４とノードｎｄ４
との間の抵抗（トランジスタＰ２のオン抵抗＋ＭＯＳト
ランジスタＰＲ１のオン抵抗＋Ｖｐｐに付随する寄生抵
抗）」が「端子Ｔ５とノードｎｄ４との間の抵抗（トラ
ンジスタＮ２のオン抵抗＋基準電圧Ｖｓｓに付随する寄
生抵抗）」より大きくなる。このため、ノードｎｄ３、
ノードｎｄ４、およびノードｎｄ２を流れる電流が制限
され、「端子Ｔ４と端子Ｔ５との間の抵抗」による電圧
の上昇は小さくなる。出力端子Ｔ２の電圧が「Ｖｐｐ−
Ｖｔｈｐ１」より低くなるため、Ｐ１トランジスタはオ
ン状態になり、出力端子Ｔ３の電圧は電圧Ｖｐｐにな
る。
【００７０】図３は、信号ＡＴＤと入力信号Ｓｉとの関
係を表すタイミングチャートの一例を示している。入力
信号Ｓｉが電圧Ｖｃｃから電圧Ｖｓｓに遷移する前、Ｍ
ＯＳトランジスタＰＲ１が電流を流す能力を低下させる
ために、信号ＡＴＤの電圧が電圧Ｖｓｓから電圧Ｖｖｖ
に遷移される。入力信号Ｓｉが電圧Ｖｃｃから電圧Ｖｓ
ｓに遷移した後、ＭＯＳトランジスタＰＲ１の能力を高
めるために、信号ＡＴＤが電圧Ｖｖｖから電圧Ｖｓｓに
遷移される。
係を表すタイミングチャートの一例を示している。入力
信号Ｓｉが電圧Ｖｃｃから電圧Ｖｓｓに遷移する前、Ｍ
ＯＳトランジスタＰＲ１が電流を流す能力を低下させる
ために、信号ＡＴＤの電圧が電圧Ｖｓｓから電圧Ｖｖｖ
に遷移される。入力信号Ｓｉが電圧Ｖｃｃから電圧Ｖｓ
ｓに遷移した後、ＭＯＳトランジスタＰＲ１の能力を高
めるために、信号ＡＴＤが電圧Ｖｖｖから電圧Ｖｓｓに
遷移される。
【００７１】図４は、図３に示す信号ＡＴＤと入力信号
Ｓｉとを生成するＡＴＤ回路を示している。ＡＴＤ回路
は、入力信号Ｓに基づいて信号ＡＴＤと入力信号Ｓｉと
を生成する。ここで、入力信号Ｓは、電圧レベルシフタ
ー回路の出力端子の電圧を反転させることを指示する信
号である。ＡＴＤ回路は、入力信号Ｓの電圧の遷移に応
じて、信号ＡＴＤを電圧Ｖｓｓから電圧Ｖｖｖまたは電
圧Ｖｖｖから電圧Ｖｓｓに遷移する。ＡＴＤ回路の電圧
は、信号ＡＴＤが電圧Ｖｓｓから電圧Ｖｖｖに遷移した
後、入力信号Ｓｉの電圧を電圧Ｖｃｃから電圧Ｖｓｓに
遷移する。
Ｓｉとを生成するＡＴＤ回路を示している。ＡＴＤ回路
は、入力信号Ｓに基づいて信号ＡＴＤと入力信号Ｓｉと
を生成する。ここで、入力信号Ｓは、電圧レベルシフタ
ー回路の出力端子の電圧を反転させることを指示する信
号である。ＡＴＤ回路は、入力信号Ｓの電圧の遷移に応
じて、信号ＡＴＤを電圧Ｖｓｓから電圧Ｖｖｖまたは電
圧Ｖｖｖから電圧Ｖｓｓに遷移する。ＡＴＤ回路の電圧
は、信号ＡＴＤが電圧Ｖｓｓから電圧Ｖｖｖに遷移した
後、入力信号Ｓｉの電圧を電圧Ｖｃｃから電圧Ｖｓｓに
遷移する。
【００７２】電圧レベルシフター回路がシリコン基板に
形成される場合、図１の電圧レベルシフター回路に比べ
て小さい面積で、図２の電圧レベルシフター回路がシリ
コン基板の上に形成される。「端子Ｔ４とノードｎｄ４
との間の抵抗」を「端子Ｔ５とノードｎｄ４との間の抵
抗」より大きくするための素子が、抵抗の代わりにＭＯ
Ｓトランジスタで構成されているためである。
形成される場合、図１の電圧レベルシフター回路に比べ
て小さい面積で、図２の電圧レベルシフター回路がシリ
コン基板の上に形成される。「端子Ｔ４とノードｎｄ４
との間の抵抗」を「端子Ｔ５とノードｎｄ４との間の抵
抗」より大きくするための素子が、抵抗の代わりにＭＯ
Ｓトランジスタで構成されているためである。
【００７３】上記素子がＭＯＳトランジスタで構成され
ているため、入力信号Ｓｉが電圧Ｖｃｃから電圧Ｖｓｓ
に遷移するときに、上記素子の抵抗を高くすることがで
きる。このため、第２の実施形態における電圧レベルシ
フター回路の反転動作は、正常に行われる。また、図２
の電圧レベルシフター回路は、図１の電圧レベルシフタ
ー回路に比べて、電圧レベルシフター回路で消費される
電力を小さくすることができる。
ているため、入力信号Ｓｉが電圧Ｖｃｃから電圧Ｖｓｓ
に遷移するときに、上記素子の抵抗を高くすることがで
きる。このため、第２の実施形態における電圧レベルシ
フター回路の反転動作は、正常に行われる。また、図２
の電圧レベルシフター回路は、図１の電圧レベルシフタ
ー回路に比べて、電圧レベルシフター回路で消費される
電力を小さくすることができる。
【００７４】（実施形態３）本発明の第３の実施形態に
おける電圧レベルシフター回路の構成を図５を用いて説
明する。第３の実施形態において、第１の実施形態の構
成と同じ構成には参照符号を付与し、その構成の説明を
省略する。
おける電圧レベルシフター回路の構成を図５を用いて説
明する。第３の実施形態において、第１の実施形態の構
成と同じ構成には参照符号を付与し、その構成の説明を
省略する。
【００７５】図５は、第３の実施形態の電圧レベルシフ
ター回路の構成を示している。
ター回路の構成を示している。
【００７６】本発明の第３の実施形態の構成は、図５の
電圧レベルシフター回路が抵抗Ｒ１の代わりにＰチャネ
ルＭＯＳトランジスタＰＲ１およびＰＲ２を有している
点を除いて、第１の実施形態の構成と同じである。
電圧レベルシフター回路が抵抗Ｒ１の代わりにＰチャネ
ルＭＯＳトランジスタＰＲ１およびＰＲ２を有している
点を除いて、第１の実施形態の構成と同じである。
【００７７】ＭＯＳトランジスタＰＲ１およびＰＲ２
は、それぞれのゲートが電圧Ｖｓｓの信号を受け取ると
それぞれオン状態になる。また、ＭＯＳトランジスタＰ
Ｒ１およびＰＲ２は、それぞれのゲートが電圧Ｖｐｐの
信号を受け取るとそれぞれオフ状態になる。トランジス
タＰＲ１のトランジスタサイズつまりチャネル幅は、ト
ランジスタＰＲ２のチャネル幅より大きい。例えば、ト
ランジスタＰＲ１のチャネル幅が２０μｍであり、トラ
ンジスタＰＲ２のチャネル幅が５μｍであってもよい。
は、それぞれのゲートが電圧Ｖｓｓの信号を受け取ると
それぞれオン状態になる。また、ＭＯＳトランジスタＰ
Ｒ１およびＰＲ２は、それぞれのゲートが電圧Ｖｐｐの
信号を受け取るとそれぞれオフ状態になる。トランジス
タＰＲ１のトランジスタサイズつまりチャネル幅は、ト
ランジスタＰＲ２のチャネル幅より大きい。例えば、ト
ランジスタＰＲ１のチャネル幅が２０μｍであり、トラ
ンジスタＰＲ２のチャネル幅が５μｍであってもよい。
【００７８】ＭＯＳトランジスタＰＲ１のソース／ドレ
インの一方は端子Ｔ４と接続され、ＭＯＳトランジスタ
ＰＲ１のソース／ドレインの他方はノードｎｄ３に接続
される。ＭＯＳトランジスタＰＲ１のゲートは、信号Ａ
ＴＤ１を受け取る。ＭＯＳトランジスタＰＲ２のソース
／ドレインの一方は端子Ｔ４と接続され、ＭＯＳトラン
ジスタＰＲ２のソース／ドレインの他方はノードｎｄ３
に接続されている。ＭＯＳトランジスタＰＲ２のゲート
は、信号ＡＴＤ２を受け取る。信号ＡＴＤ１および信号
ＡＴＤ２は、後述するＡＴＤ回路で生成される。
インの一方は端子Ｔ４と接続され、ＭＯＳトランジスタ
ＰＲ１のソース／ドレインの他方はノードｎｄ３に接続
される。ＭＯＳトランジスタＰＲ１のゲートは、信号Ａ
ＴＤ１を受け取る。ＭＯＳトランジスタＰＲ２のソース
／ドレインの一方は端子Ｔ４と接続され、ＭＯＳトラン
ジスタＰＲ２のソース／ドレインの他方はノードｎｄ３
に接続されている。ＭＯＳトランジスタＰＲ２のゲート
は、信号ＡＴＤ２を受け取る。信号ＡＴＤ１および信号
ＡＴＤ２は、後述するＡＴＤ回路で生成される。
【００７９】以下に、入力信号Ｓｉの電圧が、電圧Ｖｃ
ｃから基準電圧Ｖｓｓへ遷移する場合における、図５の
電圧レベルシフター回路の動作を説明する。
ｃから基準電圧Ｖｓｓへ遷移する場合における、図５の
電圧レベルシフター回路の動作を説明する。
【００８０】入力信号Ｓｉの電圧が電圧Ｖｃｃである場
合、トランジスタＰ１およびＮ２はオフ状態となり、ト
ランジスタＮ１およびＰ２がオン状態となる。このと
き、信号ＡＴＤ１の電圧は電圧Ｖｓｓであり、ＭＯＳト
ランジスタＰＲ１はオン状態である。また、信号ＡＴＤ
２の電圧は電圧Ｖｐｐであり、ＭＯＳトランジスタＰＲ
２はオフ状態になる。
合、トランジスタＰ１およびＮ２はオフ状態となり、ト
ランジスタＮ１およびＰ２がオン状態となる。このと
き、信号ＡＴＤ１の電圧は電圧Ｖｓｓであり、ＭＯＳト
ランジスタＰＲ１はオン状態である。また、信号ＡＴＤ
２の電圧は電圧Ｖｐｐであり、ＭＯＳトランジスタＰＲ
２はオフ状態になる。
【００８１】その後、信号ＡＴＤ１の電圧は電圧Ｖｓｓ
から電圧Ｖｐｐに遷移し、ＭＯＳトランジスタＰＲ１は
オフ状態になる。また、信号ＡＴＤ２の電圧は電圧Ｖｐ
ｐから電圧Ｖｓｓに遷移し、ＭＯＳトランジスタＰＲ２
はオン状態になる。その後、入力信号Ｓｉの電圧が電圧
Ｖｃｃから電圧Ｖｓｓに遷移する。
から電圧Ｖｐｐに遷移し、ＭＯＳトランジスタＰＲ１は
オフ状態になる。また、信号ＡＴＤ２の電圧は電圧Ｖｐ
ｐから電圧Ｖｓｓに遷移し、ＭＯＳトランジスタＰＲ２
はオン状態になる。その後、入力信号Ｓｉの電圧が電圧
Ｖｃｃから電圧Ｖｓｓに遷移する。
【００８２】入力信号Ｓｉの電圧が、電圧Ｖｃｃから電
圧Ｖｓｓへ遷移すると、最初にトランジスタＮ１がオフ
状態となる。次に、インバータＩＮＶ１の入力端子が電
圧Ｖｓｓの信号を受け取り、インバータＩＮＶ１の出力
端子が電圧Ｖｃｃの信号をトランジスタＮ２のゲートに
出力する。このため、トランジスタＮ２がオン状態とな
る。
圧Ｖｓｓへ遷移すると、最初にトランジスタＮ１がオフ
状態となる。次に、インバータＩＮＶ１の入力端子が電
圧Ｖｓｓの信号を受け取り、インバータＩＮＶ１の出力
端子が電圧Ｖｃｃの信号をトランジスタＮ２のゲートに
出力する。このため、トランジスタＮ２がオン状態とな
る。
【００８３】第３の実施形態では、入力信号Ｓｉの電圧
が電圧Ｖｃｃから電圧Ｖｓｓに遷移するとき、ＭＯＳト
ランジスタＰＲ１がオフ状態であり、ＭＯＳトランジス
タＰＲ２がオン状態である。ＭＯＳトランジスタＰＲ２
のオン抵抗は、ＭＯＳトランジスタＰＲ１に比べて高
い。ＭＯＳトランジスタＰＲ２のオン抵抗が高いため、
「端子Ｔ４とノードｎｄ４との間の抵抗（トランジスタ
Ｐ２のオン抵抗＋ＭＯＳトランジスタＰＲ２のオン抵抗
＋Ｖｐｐに付随する寄生抵抗）」が「端子Ｔ５とノード
ｎｄ４との間の抵抗（トランジスタＮ２のオン抵抗＋基
準電圧Ｖｓｓに付随する寄生抵抗）」より大きくなる。
が電圧Ｖｃｃから電圧Ｖｓｓに遷移するとき、ＭＯＳト
ランジスタＰＲ１がオフ状態であり、ＭＯＳトランジス
タＰＲ２がオン状態である。ＭＯＳトランジスタＰＲ２
のオン抵抗は、ＭＯＳトランジスタＰＲ１に比べて高
い。ＭＯＳトランジスタＰＲ２のオン抵抗が高いため、
「端子Ｔ４とノードｎｄ４との間の抵抗（トランジスタ
Ｐ２のオン抵抗＋ＭＯＳトランジスタＰＲ２のオン抵抗
＋Ｖｐｐに付随する寄生抵抗）」が「端子Ｔ５とノード
ｎｄ４との間の抵抗（トランジスタＮ２のオン抵抗＋基
準電圧Ｖｓｓに付随する寄生抵抗）」より大きくなる。
【００８４】このため、ノードｎｄ３、ノードｎｄ４、
およびノードｎｄ２を流れる電流が制限され、「端子Ｔ
４と端子Ｔ５との間の抵抗」による電圧の上昇は小さく
なる。ノードｎｄ４の電圧が「Ｖｐｐ−Ｖｔｈｐ１」よ
り低くなるため、トランジスタＰ１はオン状態になり、
出力端子Ｔ３の電圧は電圧Ｖｐｐになる。
およびノードｎｄ２を流れる電流が制限され、「端子Ｔ
４と端子Ｔ５との間の抵抗」による電圧の上昇は小さく
なる。ノードｎｄ４の電圧が「Ｖｐｐ−Ｖｔｈｐ１」よ
り低くなるため、トランジスタＰ１はオン状態になり、
出力端子Ｔ３の電圧は電圧Ｖｐｐになる。
【００８５】図６は、信号ＡＴＤと入力信号Ｓｉとの関
係を表すタイミングチャートの一例を示している。入力
信号Ｓｉが電圧Ｖｃｃから電圧Ｖｓｓに遷移する前、
「端子Ｔ４とノードｎｄ４との間の抵抗」を「端子Ｔ５
とノードｎｄ４との間の抵抗」より大きくするために、
信号ＡＴＤ１が電圧Ｖｓｓから電圧Ｖｐｐに遷移され、
信号ＡＴＤ２が電圧Ｖｐｐの電圧から電圧Ｖｓｓに遷移
される。入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓ
ｓに遷移した後、信号ＡＴＤ１が電圧Ｖｐｐから電圧Ｖ
ｓｓに遷移され、信号ＡＴＤ２の電圧が電圧Ｖｓｓから
電圧Ｖｐｐに遷移される。
係を表すタイミングチャートの一例を示している。入力
信号Ｓｉが電圧Ｖｃｃから電圧Ｖｓｓに遷移する前、
「端子Ｔ４とノードｎｄ４との間の抵抗」を「端子Ｔ５
とノードｎｄ４との間の抵抗」より大きくするために、
信号ＡＴＤ１が電圧Ｖｓｓから電圧Ｖｐｐに遷移され、
信号ＡＴＤ２が電圧Ｖｐｐの電圧から電圧Ｖｓｓに遷移
される。入力信号Ｓｉの電圧が電圧Ｖｃｃから電圧Ｖｓ
ｓに遷移した後、信号ＡＴＤ１が電圧Ｖｐｐから電圧Ｖ
ｓｓに遷移され、信号ＡＴＤ２の電圧が電圧Ｖｓｓから
電圧Ｖｐｐに遷移される。
【００８６】図７は、図６に示す信号ＡＴＤ１および２
と入力信号Ｓｉとを生成するＡＴＤ回路を示している。
ＡＴＤ回路は、入力信号Ｓに基づいて信号ＡＴＤ１およ
び２と入力信号Ｓｉとを生成する。ここで、入力信号Ｓ
は、電圧レベルシフター回路の出力端子の電圧を反転さ
せることを指示する信号である。ＡＴＤ回路は、入力信
号Ｓの電圧の遷移に応じて、信号ＡＴＤ１の電圧を電圧
Ｖｓｓから電圧Ｖｐｐに遷移し、信号ＡＴＤ２の電圧を
電圧Ｖｐｐから電圧Ｖｓｓに遷移する。ある期間が経過
した後、ＡＴＤ回路は、入力信号Ｓｉの電圧を電圧Ｖｃ
ｃから電圧Ｖｓｓに遷移する。
と入力信号Ｓｉとを生成するＡＴＤ回路を示している。
ＡＴＤ回路は、入力信号Ｓに基づいて信号ＡＴＤ１およ
び２と入力信号Ｓｉとを生成する。ここで、入力信号Ｓ
は、電圧レベルシフター回路の出力端子の電圧を反転さ
せることを指示する信号である。ＡＴＤ回路は、入力信
号Ｓの電圧の遷移に応じて、信号ＡＴＤ１の電圧を電圧
Ｖｓｓから電圧Ｖｐｐに遷移し、信号ＡＴＤ２の電圧を
電圧Ｖｐｐから電圧Ｖｓｓに遷移する。ある期間が経過
した後、ＡＴＤ回路は、入力信号Ｓｉの電圧を電圧Ｖｃ
ｃから電圧Ｖｓｓに遷移する。
【００８７】入力信号Ｓｉの電圧が遷移する場合、電流
を流す能力の小さいＭＯＳトランジスタＰＲ２だけがオ
ン状態になり、入力信号Ｓｉが遷移しない場合（通常状
態の場合）、電流を流す能力の大きいＭＯＳトランジス
タＰＲ１がオン状態になる。このため、図５の電圧レベ
ルシフター回路は、図２の電圧レベルシフター回路に比
べて、通常状態で、電圧Ｖｐｐを安定して、出力端子Ｔ
２またはＴ３から出力することができる。
を流す能力の小さいＭＯＳトランジスタＰＲ２だけがオ
ン状態になり、入力信号Ｓｉが遷移しない場合（通常状
態の場合）、電流を流す能力の大きいＭＯＳトランジス
タＰＲ１がオン状態になる。このため、図５の電圧レベ
ルシフター回路は、図２の電圧レベルシフター回路に比
べて、通常状態で、電圧Ｖｐｐを安定して、出力端子Ｔ
２またはＴ３から出力することができる。
【００８８】（実施形態４）本発明の第４の実施形態に
おける電圧レベルシフター回路の構成を図８を用いて説
明する。
おける電圧レベルシフター回路の構成を図８を用いて説
明する。
【００８９】図８は、第４の実施形態の電圧レベルシフ
ター回路の構成を示している。図８の電圧レベルシフタ
ー回路は、入力端子Ｔ１に入力される入力信号Ｓｉの電
圧に応じて、出力端子Ｔ２およびＴ３から出力される出
力信号Ｓｏ１およびＳｏ２の電圧をそれぞれ変化させ
る。
ター回路の構成を示している。図８の電圧レベルシフタ
ー回路は、入力端子Ｔ１に入力される入力信号Ｓｉの電
圧に応じて、出力端子Ｔ２およびＴ３から出力される出
力信号Ｓｏ１およびＳｏ２の電圧をそれぞれ変化させ
る。
【００９０】図８の電圧レベルシフター回路は、ソー
ス、ドレイン、およびゲートを有するトランジスタＰ
１、Ｐ２、Ｎ１およびＮ２と、インバータＩＮＶ２およ
びＩＮＶ３と、抵抗等価素子Ｘと、入力端子Ｔ１と、出
力端子Ｔ２およびＴ３と、端子Ｔ４およびＴ５とを備え
ている。
ス、ドレイン、およびゲートを有するトランジスタＰ
１、Ｐ２、Ｎ１およびＮ２と、インバータＩＮＶ２およ
びＩＮＶ３と、抵抗等価素子Ｘと、入力端子Ｔ１と、出
力端子Ｔ２およびＴ３と、端子Ｔ４およびＴ５とを備え
ている。
【００９１】以下に、上述した構成の接続関係を説明す
る。
る。
【００９２】入力端子Ｔ１は、インバータＩＮＶ２の入
力端子に接続されている。インバータＩＮＶ２の出力端
子は、ノードｎｄ５を介して、インバータＩＮＶ３の入
力端子に接続されている。インバータＩＮＶ３の出力端
子は、ノードｎｄ６に接続されている。インバータＩＮ
Ｖ２に電圧を供給するための端子の一方は、第１の電源
（図示されず）に接続され、インバータＩＮＶ３に電圧
を供給するための端子の一方は、第１の電源（図示され
ず）に接続されている。また、インバータＩＮＶ２に電
圧を供給するための端子の他方は、ノードｎｄ２を介し
て、端子Ｔ５に接続され、インバータＩＮＶ３に電圧を
供給するための端子の他方は、ノードｎｄ２を介して、
端子Ｔ５に接続されている。
力端子に接続されている。インバータＩＮＶ２の出力端
子は、ノードｎｄ５を介して、インバータＩＮＶ３の入
力端子に接続されている。インバータＩＮＶ３の出力端
子は、ノードｎｄ６に接続されている。インバータＩＮ
Ｖ２に電圧を供給するための端子の一方は、第１の電源
（図示されず）に接続され、インバータＩＮＶ３に電圧
を供給するための端子の一方は、第１の電源（図示され
ず）に接続されている。また、インバータＩＮＶ２に電
圧を供給するための端子の他方は、ノードｎｄ２を介し
て、端子Ｔ５に接続され、インバータＩＮＶ３に電圧を
供給するための端子の他方は、ノードｎｄ２を介して、
端子Ｔ５に接続されている。
【００９３】トランジスタＮ１のソース／ドレインの一
方はノードｎｄ１に接続され、トランジスタＮ１のソー
ス／ドレインの他方はノードｎｄ５に接続される。トラ
ンジスタＮ１のゲートは、常に電圧Ｖｃｃを受け取る。
ノードｎｄ１は、出力信号Ｓｏ２を出力する端子Ｔ３に
接続されている。
方はノードｎｄ１に接続され、トランジスタＮ１のソー
ス／ドレインの他方はノードｎｄ５に接続される。トラ
ンジスタＮ１のゲートは、常に電圧Ｖｃｃを受け取る。
ノードｎｄ１は、出力信号Ｓｏ２を出力する端子Ｔ３に
接続されている。
【００９４】トランジスタＰ１のソース／ドレインの一
方はノードｎｄ３に接続され、トランジスタＰ１のソー
ス／ドレインの他方はノードｎｄ１に接続される。トラ
ンジスタＰ１のゲートの一方はノードｎｄ３に接続さ
れ、トランジスタＰ１のゲートの他方はノードｎｄ４に
接続されている。ノードｎｄ３は、抵抗等価素子Ｘを介
して、電圧Ｖｐｐが印加される端子Ｔ４に接続される。
ノードｎｄ４は、出力信号Ｓｏ１を出力する端子Ｔ２に
接続される。
方はノードｎｄ３に接続され、トランジスタＰ１のソー
ス／ドレインの他方はノードｎｄ１に接続される。トラ
ンジスタＰ１のゲートの一方はノードｎｄ３に接続さ
れ、トランジスタＰ１のゲートの他方はノードｎｄ４に
接続されている。ノードｎｄ３は、抵抗等価素子Ｘを介
して、電圧Ｖｐｐが印加される端子Ｔ４に接続される。
ノードｎｄ４は、出力信号Ｓｏ１を出力する端子Ｔ２に
接続される。
【００９５】トランジスタＰ２のソース／ドレインの一
方は、ノードｎｄ３に接続され、トランジスタＰ２のソ
ース／ドレインの他方はノードｎｄ４に接続される。ト
ランジスタＰ２のゲートの一方はノードｎｄ３に接続さ
れ、トランジスタＰ２のゲートの他方はノードｎｄ１に
接続されている。
方は、ノードｎｄ３に接続され、トランジスタＰ２のソ
ース／ドレインの他方はノードｎｄ４に接続される。ト
ランジスタＰ２のゲートの一方はノードｎｄ３に接続さ
れ、トランジスタＰ２のゲートの他方はノードｎｄ１に
接続されている。
【００９６】トランジスタＮ２のソース／ドレインの一
方はノードｎｄ４に接続され、トランジスタＮ２のソー
ス／ドレインの他方はノードｎｄ６に接続される。トラ
ンジスタＮ２のゲートは、常に電圧Ｖｃｃを受け取る。
方はノードｎｄ４に接続され、トランジスタＮ２のソー
ス／ドレインの他方はノードｎｄ６に接続される。トラ
ンジスタＮ２のゲートは、常に電圧Ｖｃｃを受け取る。
【００９７】以下に、入力信号Ｓｉの電圧が電圧Ｖｃｃ
から基準電圧Ｖｓｓへ遷移する場合における、図８の電
圧レベルシフター回路の動作を説明する。
から基準電圧Ｖｓｓへ遷移する場合における、図８の電
圧レベルシフター回路の動作を説明する。
【００９８】入力信号Ｓｉの電圧が電圧Ｖｃｃである場
合、ノードｎｄ５の電圧が電圧Ｖｓｓであり、ノードｎ
ｄ６の電圧がＶｃｃである。この場合、トランジスタＰ
１はオフ状態となり、トランジスタＰ２がオン状態とな
る。
合、ノードｎｄ５の電圧が電圧Ｖｓｓであり、ノードｎ
ｄ６の電圧がＶｃｃである。この場合、トランジスタＰ
１はオフ状態となり、トランジスタＰ２がオン状態とな
る。
【００９９】入力信号Ｓｉの電圧が、電圧Ｖｃｃから基
準電圧Ｖｓｓへ遷移すると、ノードｎｄ５の電圧が電圧
Ｖｃｃになる。また、ノードｎｄ１出力端子Ｔ３の電圧
は、Ｐ１トランジスタがオフ状態なので、「Ｖｃｃ−Ｖ
ｔｈｎ１」まで上昇する。ここで、Ｖｔｈｎ１はトラン
ジスタＮ１がオン状態になる場合のしきい値である。
準電圧Ｖｓｓへ遷移すると、ノードｎｄ５の電圧が電圧
Ｖｃｃになる。また、ノードｎｄ１出力端子Ｔ３の電圧
は、Ｐ１トランジスタがオフ状態なので、「Ｖｃｃ−Ｖ
ｔｈｎ１」まで上昇する。ここで、Ｖｔｈｎ１はトラン
ジスタＮ１がオン状態になる場合のしきい値である。
【０１００】次に、ノードｎｄ６の電圧が電圧Ｖｓｓに
なる。トランジスタＰ２のゲートの電圧がＶｃｃ−Ｖｔ
ｈｎ１であるため、依然としてトランジスタＰ２はオン
状態である。このため、トランジスタＰ２とトランジス
タＮ２との間に、貫通電流が流れ、ノードｎｄ２の電圧
が上昇する。
なる。トランジスタＰ２のゲートの電圧がＶｃｃ−Ｖｔ
ｈｎ１であるため、依然としてトランジスタＰ２はオン
状態である。このため、トランジスタＰ２とトランジス
タＮ２との間に、貫通電流が流れ、ノードｎｄ２の電圧
が上昇する。
【０１０１】第４の実施形態の電圧レベルシフター回路
では、端子Ｔ４とノードｎｄ４との間に、抵抗等価素子
Ｘが挿入されているため、ノードｎｄ３、ノードｎｄ
４、およびノードｎｄ２を流れる電流が制限され、上述
したような「ノードｎｄ４と端子Ｔ５との間の抵抗」に
よる電圧の上昇は小さくなる。つまり、抵抗等価素子の
抵抗値を大きくすることにより、出力端子Ｔ２の電圧を
下げることが可能である。このため、図８の電圧レベル
シフター回路の反転動作は、正常に行われる。
では、端子Ｔ４とノードｎｄ４との間に、抵抗等価素子
Ｘが挿入されているため、ノードｎｄ３、ノードｎｄ
４、およびノードｎｄ２を流れる電流が制限され、上述
したような「ノードｎｄ４と端子Ｔ５との間の抵抗」に
よる電圧の上昇は小さくなる。つまり、抵抗等価素子の
抵抗値を大きくすることにより、出力端子Ｔ２の電圧を
下げることが可能である。このため、図８の電圧レベル
シフター回路の反転動作は、正常に行われる。
【０１０２】「端子Ｔ４とノードｎｄ４との間の抵抗」
が「端子Ｔ５とノードｎｄ４との間の抵抗」より大きけ
れば、抵抗等価素子Ｘは、第１の実施形態のような抵抗
であってもよい。図８の電圧レベルシフター回路が、シ
リコン基板に形成される場合、上記抵抗は拡散抵抗であ
ってもよいし、上記抵抗はポリシリコンにより形成され
てもよい。
が「端子Ｔ５とノードｎｄ４との間の抵抗」より大きけ
れば、抵抗等価素子Ｘは、第１の実施形態のような抵抗
であってもよい。図８の電圧レベルシフター回路が、シ
リコン基板に形成される場合、上記抵抗は拡散抵抗であ
ってもよいし、上記抵抗はポリシリコンにより形成され
てもよい。
【０１０３】「端子Ｔ４とノードｎｄ４との間の抵抗」
が「端子Ｔ５とノードｎｄ４との間の抵抗」より大きけ
れば、抵抗等価素子Ｘは、第２の実施形態のようなＰチ
ャネルＭＯＳトランジスタであってもよい。
が「端子Ｔ５とノードｎｄ４との間の抵抗」より大きけ
れば、抵抗等価素子Ｘは、第２の実施形態のようなＰチ
ャネルＭＯＳトランジスタであってもよい。
【０１０４】「端子Ｔ４とノードｎｄ４との間の抵抗」
が「端子Ｔ５とノードｎｄ４との間の抵抗」より大きけ
れば、抵抗等価素子Ｘは、第３の実施形態のようなＰチ
ャネルＭＯＳトランジスタと、そのＰチャネルＭＯＳト
ランジスタのチャネル幅より狭いＰチャネルＭＯＳトラ
ンジスタとを備えていてもよい。
が「端子Ｔ５とノードｎｄ４との間の抵抗」より大きけ
れば、抵抗等価素子Ｘは、第３の実施形態のようなＰチ
ャネルＭＯＳトランジスタと、そのＰチャネルＭＯＳト
ランジスタのチャネル幅より狭いＰチャネルＭＯＳトラ
ンジスタとを備えていてもよい。
【０１０５】（実施形態５）本発明の第５の実施形態に
おける電圧レベルシフター回路の構成を図９を用いて説
明する。
おける電圧レベルシフター回路の構成を図９を用いて説
明する。
【０１０６】図９は、第５の実施形態の電圧レベルシフ
ター回路の構成を示している。図９の電圧レベルシフタ
ー回路は、入力端子Ｔ１に入力される入力信号Ｓｉの電
圧に応じて、出力端子Ｔ２およびＴ３から出力される出
力信号Ｓｏ１およびＳｏ２の電圧をそれぞれ変化させ
る。第５の実施形態では、出力信号Ｓｏ１およびＳｏ２
の電圧は、ＶｃｃとＶｎとの値を持つ。ここで、 Ｖｎ
は、負の電圧である。
ター回路の構成を示している。図９の電圧レベルシフタ
ー回路は、入力端子Ｔ１に入力される入力信号Ｓｉの電
圧に応じて、出力端子Ｔ２およびＴ３から出力される出
力信号Ｓｏ１およびＳｏ２の電圧をそれぞれ変化させ
る。第５の実施形態では、出力信号Ｓｏ１およびＳｏ２
の電圧は、ＶｃｃとＶｎとの値を持つ。ここで、 Ｖｎ
は、負の電圧である。
【０１０７】図９の電圧レベルシフター回路は、ソー
ス、ドレイン、およびゲートを有するトランジスタＰ
１、Ｐ２、Ｎ１およびＮ２と、インバータＩＮＶ４と、
抵抗等価素子Ｘと、入力端子Ｔ１と、出力端子Ｔ２およ
びＴ３と、端子Ｔ４、Ｔ５およびＴ６とを備えている。
ス、ドレイン、およびゲートを有するトランジスタＰ
１、Ｐ２、Ｎ１およびＮ２と、インバータＩＮＶ４と、
抵抗等価素子Ｘと、入力端子Ｔ１と、出力端子Ｔ２およ
びＴ３と、端子Ｔ４、Ｔ５およびＴ６とを備えている。
【０１０８】以下に、上述した構成の接続関係を説明す
る。
る。
【０１０９】入力端子Ｔ１は、インバータＩＮＶ４の入
力端子に接続される。さらに、入力端子Ｔ１は、トラン
ジスタＰ１のゲートの一方に接続されている。トランジ
スタＰ１のゲートの他方は、ノードｎｄ１５に接続され
る。トランジスタＰ１のソース／ドレインの一方はノー
ドｎｄ１５に接続され、トランジスタＰ１のソース／ド
レインの他方はノードｎｄ１１に接続される。ノードｎ
ｄ１１は、出力信号Ｓｏ２を出力する端子Ｔ３に接続さ
れている。
力端子に接続される。さらに、入力端子Ｔ１は、トラン
ジスタＰ１のゲートの一方に接続されている。トランジ
スタＰ１のゲートの他方は、ノードｎｄ１５に接続され
る。トランジスタＰ１のソース／ドレインの一方はノー
ドｎｄ１５に接続され、トランジスタＰ１のソース／ド
レインの他方はノードｎｄ１１に接続される。ノードｎ
ｄ１１は、出力信号Ｓｏ２を出力する端子Ｔ３に接続さ
れている。
【０１１０】トランジスタＰ２のソース／ドレインの一
方はノードｎｄ１５に接続され、トランジスタＰ２のソ
ース／ドレインの他方はノードｎｄ１４に接続される。
トランジスタＰ２のゲートの一方はインバータＩＮＶ４
の出力端子に接続され、トランジスタＰ２のゲートの他
方はノードｎｄ１５に接続される。
方はノードｎｄ１５に接続され、トランジスタＰ２のソ
ース／ドレインの他方はノードｎｄ１４に接続される。
トランジスタＰ２のゲートの一方はインバータＩＮＶ４
の出力端子に接続され、トランジスタＰ２のゲートの他
方はノードｎｄ１５に接続される。
【０１１１】インバータＩＮＶ４に電圧を供給するため
の端子の一方は、ノードｎｄ１５に接続され、インバー
タＩＮＶ４に電圧を供給するための端子の他方は、ノー
ドｎｄ１２を介して、端子Ｔ５に接続される。端子Ｔ５
には、電圧Ｖｓｓが印加される。
の端子の一方は、ノードｎｄ１５に接続され、インバー
タＩＮＶ４に電圧を供給するための端子の他方は、ノー
ドｎｄ１２を介して、端子Ｔ５に接続される。端子Ｔ５
には、電圧Ｖｓｓが印加される。
【０１１２】トランジスタＮ１のソース／ドレインの一
方はノードｎｄ１１に接続され、トランジスタＮ１のソ
ース／ドレインの他方はノードｎｄ１３に接続される。
トランジスタＮ１のゲートの一方はノードｎｄ１４に接
続され、トランジスタＮ１のゲートの他方はノードｎｄ
１３に接続されている。ノードｎｄ１３は、抵抗等価素
子Ｘを介して、電圧Ｖｎが印加される端子Ｔ４に接続さ
れている。ノードｎｄ１４は、出力信号Ｓｏ１を出力す
る端子Ｔ２に接続されている。
方はノードｎｄ１１に接続され、トランジスタＮ１のソ
ース／ドレインの他方はノードｎｄ１３に接続される。
トランジスタＮ１のゲートの一方はノードｎｄ１４に接
続され、トランジスタＮ１のゲートの他方はノードｎｄ
１３に接続されている。ノードｎｄ１３は、抵抗等価素
子Ｘを介して、電圧Ｖｎが印加される端子Ｔ４に接続さ
れている。ノードｎｄ１４は、出力信号Ｓｏ１を出力す
る端子Ｔ２に接続されている。
【０１１３】トランジスタＮ２のソース／ドレインの一
方は、ノードｎｄ１４に接続され、トランジスタＮ２の
ソース／ドレインの他方はノードｎｄ１３に接続され
る。トランジスタＮ２のゲートの一方はノードｎｄ１１
に接続され、トランジスタＮ２のゲートの他方はノード
ｎｄ１３に接続されている。
方は、ノードｎｄ１４に接続され、トランジスタＮ２の
ソース／ドレインの他方はノードｎｄ１３に接続され
る。トランジスタＮ２のゲートの一方はノードｎｄ１１
に接続され、トランジスタＮ２のゲートの他方はノード
ｎｄ１３に接続されている。
【０１１４】以下に、入力信号Ｓｉの電圧が、基準電圧
Ｖｓｓから電圧Ｖｃｃへ遷移する場合における、図９の
電圧レベルシフター回路の動作を説明する。
Ｖｓｓから電圧Ｖｃｃへ遷移する場合における、図９の
電圧レベルシフター回路の動作を説明する。
【０１１５】入力信号Ｓｉの電圧が電圧Ｖｓｓである場
合、トランジスタＰ１がオン状態となり、トランジスタ
Ｐ２がオフ状態となる。このため、トランジスタＮ１が
オフ状態となり、トランジスタＮ２がオン状態となる。
出力端子Ｔ２は電圧Ｖｎの信号Ｓｏ１を出力し、出力端
子Ｔ３は電圧Ｖｃｃの信号Ｓｏ２を出力する。
合、トランジスタＰ１がオン状態となり、トランジスタ
Ｐ２がオフ状態となる。このため、トランジスタＮ１が
オフ状態となり、トランジスタＮ２がオン状態となる。
出力端子Ｔ２は電圧Ｖｎの信号Ｓｏ１を出力し、出力端
子Ｔ３は電圧Ｖｃｃの信号Ｓｏ２を出力する。
【０１１６】入力信号Ｓｉの電圧が基準電圧Ｖｓｓから
電圧Ｖｃｃへ遷移すると、トランジスタＰ１がオン状態
からオフ状態になる。次に、トランジスタＰ２がオフ状
態からオン状態になる。
電圧Ｖｃｃへ遷移すると、トランジスタＰ１がオン状態
からオフ状態になる。次に、トランジスタＰ２がオフ状
態からオン状態になる。
【０１１７】抵抗等価素子Ｘが端子Ｔ４とノードｎｄ１
３との間に挿入されているため、図１６の電圧レベルシ
フター回路に比べて、ノードｎｄ１４の電圧が降下しに
くい。言い換えると、第５の実施形態の高電圧レベルシ
フターでは、抵抗等価素子Ｘが端子Ｔ４とノードｎｄ１
３との間に挿入されているため、ノードｎｄ１５、ノー
ドｎｄ１４、およびノードｎｄ１３を流れる電流が制限
される。このことによって、第５の実施形態における電
圧レベルシフター回路の反転動作は、正常に行われる。
３との間に挿入されているため、図１６の電圧レベルシ
フター回路に比べて、ノードｎｄ１４の電圧が降下しに
くい。言い換えると、第５の実施形態の高電圧レベルシ
フターでは、抵抗等価素子Ｘが端子Ｔ４とノードｎｄ１
３との間に挿入されているため、ノードｎｄ１５、ノー
ドｎｄ１４、およびノードｎｄ１３を流れる電流が制限
される。このことによって、第５の実施形態における電
圧レベルシフター回路の反転動作は、正常に行われる。
【０１１８】「端子Ｔ４とノードｎｄ１４との間の抵
抗」が「端子Ｔ６とノードｎｄ１４との間の抵抗」より
大きければ、抵抗等価素子Ｘは、第１の実施形態のよう
な抵抗であってもよい。図９の電圧レベルシフター回路
が、シリコン基板に形成される場合、上記抵抗は拡散抵
抗であってもよい。また、上記抵抗はポリシリコンによ
り形成されてもよい。
抗」が「端子Ｔ６とノードｎｄ１４との間の抵抗」より
大きければ、抵抗等価素子Ｘは、第１の実施形態のよう
な抵抗であってもよい。図９の電圧レベルシフター回路
が、シリコン基板に形成される場合、上記抵抗は拡散抵
抗であってもよい。また、上記抵抗はポリシリコンによ
り形成されてもよい。
【０１１９】「端子Ｔ４とノードｎｄ１４との間の抵
抗」が「端子Ｔ６とノードｎｄ１４との間の抵抗」より
大きければ、抵抗等価素子Ｘは、第２の実施形態のよう
なＰチャネルＭＯＳトランジスタであってもよい。
抗」が「端子Ｔ６とノードｎｄ１４との間の抵抗」より
大きければ、抵抗等価素子Ｘは、第２の実施形態のよう
なＰチャネルＭＯＳトランジスタであってもよい。
【０１２０】「端子Ｔ４とノードｎｄ１４との間の抵
抗」が「端子Ｔ６とノードｎｄ１４との間の抵抗」より
大きければ、抵抗等価素子Ｘは、第３の実施形態のよう
なＰチャネルＭＯＳトランジスタと、そのＰチャネルＭ
ＯＳトランジスタのチャネル幅より狭いＰチャネルＭＯ
Ｓトランジスタとを備えていてもよい。
抗」が「端子Ｔ６とノードｎｄ１４との間の抵抗」より
大きければ、抵抗等価素子Ｘは、第３の実施形態のよう
なＰチャネルＭＯＳトランジスタと、そのＰチャネルＭ
ＯＳトランジスタのチャネル幅より狭いＰチャネルＭＯ
Ｓトランジスタとを備えていてもよい。
【０１２１】（実施形態６）本発明の第６の実施形態に
おける電圧レベルシフター回路の構成を図１０を用いて
説明する。
おける電圧レベルシフター回路の構成を図１０を用いて
説明する。
【０１２２】図１０は、第６の実施形態の電圧レベルシ
フター回路の構成を示している。図１０の電圧レベルシ
フター回路は、入力信号Ｓｉと信号ＰＡＴＤ１、 ＰＡ
ＴＤ２、ＮＡＴＤ１およびＮＡＴＤ２とに基づいて、出
力端子Ｔ２およびＴ３から出力される出力信号Ｓｏ１お
よびＳｏ２の電圧を変化させる。第６の実施形態では、
出力信号Ｓｏ１およびＳｏ２の電圧は、ＶｐｐとＶｎと
の値を持つ。ここで、Ｖｎは、負の電圧である。
フター回路の構成を示している。図１０の電圧レベルシ
フター回路は、入力信号Ｓｉと信号ＰＡＴＤ１、 ＰＡ
ＴＤ２、ＮＡＴＤ１およびＮＡＴＤ２とに基づいて、出
力端子Ｔ２およびＴ３から出力される出力信号Ｓｏ１お
よびＳｏ２の電圧を変化させる。第６の実施形態では、
出力信号Ｓｏ１およびＳｏ２の電圧は、ＶｐｐとＶｎと
の値を持つ。ここで、Ｖｎは、負の電圧である。
【０１２３】図１０の電圧レベルシフター回路は、ソー
ス、ドレイン、およびゲートを有するトランジスタＰ
１、Ｐ２、Ｐ３、Ｐ４、Ｎ１、Ｎ２、Ｎ３およびＮ４
と、インバータＩＮＶ１と、ＰチャネルＭＯＳトランジ
スタＰＲ１およびＰＲ２と、ＮチャネルＭＯＳトランジ
スタＮＲ１およびＮＲ２と、入力端子Ｔ１と、出力端子
Ｔ２およびＴ３と、端子Ｔ４、Ｔ５およびＴ６とを備え
ている。
ス、ドレイン、およびゲートを有するトランジスタＰ
１、Ｐ２、Ｐ３、Ｐ４、Ｎ１、Ｎ２、Ｎ３およびＮ４
と、インバータＩＮＶ１と、ＰチャネルＭＯＳトランジ
スタＰＲ１およびＰＲ２と、ＮチャネルＭＯＳトランジ
スタＮＲ１およびＮＲ２と、入力端子Ｔ１と、出力端子
Ｔ２およびＴ３と、端子Ｔ４、Ｔ５およびＴ６とを備え
ている。
【０１２４】以下に、上述した構成の接続関係を説明す
る。
る。
【０１２５】図１０の部分Ａの構成は、上述した図５の
電圧レベルシフター回路の構成と同じであるので、詳し
い説明を省略する。なお、部分Ａは、抵抗等価素子Ｘ１
と、トランジスタＰ１、Ｐ２、Ｎ１およびＮ２と、イン
バータＩＮＶ１と、入力端子Ｔ１とを備えている。ま
た、図１０の電圧レベルシフター回路の抵抗等価素子Ｘ
１は、ＰチャネルＭＯＳトランジスタＰＲ１およびＰＲ
２を有している。トランジスタＰＲ１のチャネル幅は、
トランジスタＰＲ２のチャネル幅より広い。例えば、ト
ランジスタＰＲ１のチャネル幅が２０μｍであり、トラ
ンジスタＰＲ２のチャネル幅が５μｍであってもよい。
電圧レベルシフター回路の構成と同じであるので、詳し
い説明を省略する。なお、部分Ａは、抵抗等価素子Ｘ１
と、トランジスタＰ１、Ｐ２、Ｎ１およびＮ２と、イン
バータＩＮＶ１と、入力端子Ｔ１とを備えている。ま
た、図１０の電圧レベルシフター回路の抵抗等価素子Ｘ
１は、ＰチャネルＭＯＳトランジスタＰＲ１およびＰＲ
２を有している。トランジスタＰＲ１のチャネル幅は、
トランジスタＰＲ２のチャネル幅より広い。例えば、ト
ランジスタＰＲ１のチャネル幅が２０μｍであり、トラ
ンジスタＰＲ２のチャネル幅が５μｍであってもよい。
【０１２６】部分Ａのノードｎｄ４は、トランジスタＰ
３のゲートの一方に接続されている。トランジスタＰ３
のゲートの他方は、部分Ａのノードｎｄ３に接続され
る。トランジスタＰ３のソース／ドレインの一方はノー
ドｎｄ３に接続され、トランジスタＰ３のソース／ドレ
インの他方はノードｎｄ５に接続される。ノードｎｄ５
は、出力信号Ｓｏ２を出力する端子Ｔ３に接続されてい
る。
３のゲートの一方に接続されている。トランジスタＰ３
のゲートの他方は、部分Ａのノードｎｄ３に接続され
る。トランジスタＰ３のソース／ドレインの一方はノー
ドｎｄ３に接続され、トランジスタＰ３のソース／ドレ
インの他方はノードｎｄ５に接続される。ノードｎｄ５
は、出力信号Ｓｏ２を出力する端子Ｔ３に接続されてい
る。
【０１２７】トランジスタＰ４のソース／ドレインの一
方はノードｎｄ３に接続され、トランジスタＰ４のソー
ス／ドレインの他方はノードｎｄ８に接続される。トラ
ンジスタＰ４のゲートの一方は部分Ａのノードｎｄ１に
接続され、トランジスタＰ４のゲートの他方はノードｎ
ｄ３に接続される。ノードｎｄ８は、出力信号Ｓｏ１を
出力する端子Ｔ２に接続されている。
方はノードｎｄ３に接続され、トランジスタＰ４のソー
ス／ドレインの他方はノードｎｄ８に接続される。トラ
ンジスタＰ４のゲートの一方は部分Ａのノードｎｄ１に
接続され、トランジスタＰ４のゲートの他方はノードｎ
ｄ３に接続される。ノードｎｄ８は、出力信号Ｓｏ１を
出力する端子Ｔ２に接続されている。
【０１２８】トランジスタＮ３のソース／ドレインの一
方はノードｎｄ５に接続され、トランジスタＮ３のソー
ス／ドレインの他方はノードｎｄ７に接続される。トラ
ンジスタＮ３のゲートの一方はノードｎｄ８に接続さ
れ、トランジスタＮ３のゲートの他方はノードｎｄ７に
接続されている。ノードｎｄ１４は、出力信号Ｓｏ１を
出力する端子Ｔ２に接続されている。
方はノードｎｄ５に接続され、トランジスタＮ３のソー
ス／ドレインの他方はノードｎｄ７に接続される。トラ
ンジスタＮ３のゲートの一方はノードｎｄ８に接続さ
れ、トランジスタＮ３のゲートの他方はノードｎｄ７に
接続されている。ノードｎｄ１４は、出力信号Ｓｏ１を
出力する端子Ｔ２に接続されている。
【０１２９】トランジスタＮ４のソース／ドレインの一
方は、ノードｎｄ８に接続され、トランジスタＮ４のソ
ース／ドレインの他方はノードｎｄ７に接続される。ト
ランジスタＮ４のゲートの一方はノードｎｄ５に接続さ
れ、トランジスタＮ４のゲートの他方はノードｎｄ７に
接続されている。
方は、ノードｎｄ８に接続され、トランジスタＮ４のソ
ース／ドレインの他方はノードｎｄ７に接続される。ト
ランジスタＮ４のゲートの一方はノードｎｄ５に接続さ
れ、トランジスタＮ４のゲートの他方はノードｎｄ７に
接続されている。
【０１３０】ノードｎｄ７は、抵抗等価素子Ｘ２を介し
て端子Ｔ６に接続されている。図１０の電圧レベルシフ
ター回路の抵抗等価素子Ｘ１は、ＮチャネルＭＯＳトラ
ンジスタＮＲ１およびＮＲ２を有している。トランジス
タＮＲ１のチャネル幅は、トランジスタＮＲ２のチャネ
ル幅より広い。例えば、トランジスタＮＲ１のチャネル
幅が２０μｍであり、トランジスタＮＲ２のチャネル幅
が５μｍであってもよい。
て端子Ｔ６に接続されている。図１０の電圧レベルシフ
ター回路の抵抗等価素子Ｘ１は、ＮチャネルＭＯＳトラ
ンジスタＮＲ１およびＮＲ２を有している。トランジス
タＮＲ１のチャネル幅は、トランジスタＮＲ２のチャネ
ル幅より広い。例えば、トランジスタＮＲ１のチャネル
幅が２０μｍであり、トランジスタＮＲ２のチャネル幅
が５μｍであってもよい。
【０１３１】図１１のＡＴＤ回路は、入力信号Ｓとモー
ド切り換え信号Ｍとを受け取り、入力信号Ｓとモード切
り換え信号Ｍとに基づいて、入力信号Ｓｉと信号ＰＡＴ
Ｄ１、ＰＡＴＤ２、ＮＡＴＤ１、およびＮＡＴＤ２とを
生成する。信号ＰＡＴＤ１、ＰＡＴＤ２、ＮＡＴＤ１、
およびＮＡＴＤ２は、トランジスタＰＲ１、トランジス
タＰＲ２、トランジスタＮＲ、およびトランジスタＮＲ
２にそれぞれ入力される。入力信号Ｓは、電圧Ｖｃｃと
電圧Ｖｓｓとを持つ。
ド切り換え信号Ｍとを受け取り、入力信号Ｓとモード切
り換え信号Ｍとに基づいて、入力信号Ｓｉと信号ＰＡＴ
Ｄ１、ＰＡＴＤ２、ＮＡＴＤ１、およびＮＡＴＤ２とを
生成する。信号ＰＡＴＤ１、ＰＡＴＤ２、ＮＡＴＤ１、
およびＮＡＴＤ２は、トランジスタＰＲ１、トランジス
タＰＲ２、トランジスタＮＲ、およびトランジスタＮＲ
２にそれぞれ入力される。入力信号Ｓは、電圧Ｖｃｃと
電圧Ｖｓｓとを持つ。
【０１３２】モード切り換え信号Ｍが図１０の電圧レベ
ルシフター回路に正電圧レベルシフターとして働くこと
を指示する信号である場合、図１０の電圧レベルシフタ
ー回路の端子Ｔ２およびＴ３の電圧は、電圧Ｖｓｓまた
は電圧Ｖｐｐとなる。端子Ｔ４には、電圧Ｖｐｐが印加
され、端子Ｔ６には、電圧Ｖｓｓが印加される。また、
端子Ｔ５には、電圧Ｖｓｓが印加される。
ルシフター回路に正電圧レベルシフターとして働くこと
を指示する信号である場合、図１０の電圧レベルシフタ
ー回路の端子Ｔ２およびＴ３の電圧は、電圧Ｖｓｓまた
は電圧Ｖｐｐとなる。端子Ｔ４には、電圧Ｖｐｐが印加
され、端子Ｔ６には、電圧Ｖｓｓが印加される。また、
端子Ｔ５には、電圧Ｖｓｓが印加される。
【０１３３】モード切り換え信号Ｍが図１０の電圧レベ
ルシフター回路に負電圧レベルシフターとして働くこと
を指示する信号の場合、図１０の電圧レベルシフター回
路の端子Ｔ２およびＴ３の電圧は、電圧Ｖｓｓまたは電
圧Ｖｎとなる。端子Ｔ４には、電圧Ｖｃｃが印加され、
端子Ｔ６には、電圧Ｖｎが印加される。また、端子Ｔ５
には、電圧Ｖｓｓが印加される。
ルシフター回路に負電圧レベルシフターとして働くこと
を指示する信号の場合、図１０の電圧レベルシフター回
路の端子Ｔ２およびＴ３の電圧は、電圧Ｖｓｓまたは電
圧Ｖｎとなる。端子Ｔ４には、電圧Ｖｃｃが印加され、
端子Ｔ６には、電圧Ｖｎが印加される。また、端子Ｔ５
には、電圧Ｖｓｓが印加される。
【０１３４】正電圧レベルシフターとして働くことを指
示するモード切り換え信号Ｍが図１１のＡＴＤ回路に入
力された場合の、入力信号Ｓｉと信号ＰＡＴＤ１、ＰＡ
ＴＤ２、ＮＡＴＤ１、およびＮＡＴＤ２とのタイミング
チャートの一例を図１２に示す。また、負電圧レベルシ
フターとして働くことを指示するモード切り換え信号Ｍ
が図１１のＡＴＤ回路に入力された場合の、入力信号Ｓ
ｉと信号ＰＡＴＤ１、ＰＡＴＤ２、ＮＡＴＤ１、および
ＮＡＴＤ２とのタイミングチャートの一例を図１３に示
す。
示するモード切り換え信号Ｍが図１１のＡＴＤ回路に入
力された場合の、入力信号Ｓｉと信号ＰＡＴＤ１、ＰＡ
ＴＤ２、ＮＡＴＤ１、およびＮＡＴＤ２とのタイミング
チャートの一例を図１２に示す。また、負電圧レベルシ
フターとして働くことを指示するモード切り換え信号Ｍ
が図１１のＡＴＤ回路に入力された場合の、入力信号Ｓ
ｉと信号ＰＡＴＤ１、ＰＡＴＤ２、ＮＡＴＤ１、および
ＮＡＴＤ２とのタイミングチャートの一例を図１３に示
す。
【０１３５】以下に、図１０の電圧レベルシフター回路
が正電圧レベルシフターとして働く場合の動作を説明す
る。図１１のＡＴＤ回路は、図１０の電圧レベルシフタ
ー回路が正電圧レベルシフターとして働くことを指示す
るモード切り換え信号Ｍと、入力信号Ｓｉの電圧が基準
電圧Ｖｓｓから電圧Ｖｃｃへ遷移することを指示する入
力信号Ｓとを受け取る。上述したように、端子Ｔ４には
電圧Ｖｐｐが印加され、端子Ｔ６には電圧Ｖｃｃが印加
されている。なお、端子Ｔ５には常に電圧Ｖｓｓが印加
されている。
が正電圧レベルシフターとして働く場合の動作を説明す
る。図１１のＡＴＤ回路は、図１０の電圧レベルシフタ
ー回路が正電圧レベルシフターとして働くことを指示す
るモード切り換え信号Ｍと、入力信号Ｓｉの電圧が基準
電圧Ｖｓｓから電圧Ｖｃｃへ遷移することを指示する入
力信号Ｓとを受け取る。上述したように、端子Ｔ４には
電圧Ｖｐｐが印加され、端子Ｔ６には電圧Ｖｃｃが印加
されている。なお、端子Ｔ５には常に電圧Ｖｓｓが印加
されている。
【０１３６】初期状態では、信号ＰＡＴＤ１の電圧はＶ
ｓｓであり、信号ＰＡＴＤ２の電圧はＶｐｐである。こ
のため、トランジスタＰＲ１がオン状態になり、トラン
ジスタＰＲ２がオフ状態になる。このとき、信号ＮＡＴ
Ｄ１およびＮＡＴＤ２の電圧はＶｃｃであり、トランジ
スタＮＲ１およびＮＲ２はオン状態である。
ｓｓであり、信号ＰＡＴＤ２の電圧はＶｐｐである。こ
のため、トランジスタＰＲ１がオン状態になり、トラン
ジスタＰＲ２がオフ状態になる。このとき、信号ＮＡＴ
Ｄ１およびＮＡＴＤ２の電圧はＶｃｃであり、トランジ
スタＮＲ１およびＮＲ２はオン状態である。
【０１３７】この初期状態では、入力信号Ｓｉの電圧が
電圧Ｖｃｃであるため、トランジスタＮ１およびＰ２が
オン状態であり、トランジスタＮ２およびＰ１がオフ状
態となる。ノードｎｄ１の電圧がＶｓｓとなり、ノード
ｎｄ４電圧がＶｐｐとなる。
電圧Ｖｃｃであるため、トランジスタＮ１およびＰ２が
オン状態であり、トランジスタＮ２およびＰ１がオフ状
態となる。ノードｎｄ１の電圧がＶｓｓとなり、ノード
ｎｄ４電圧がＶｐｐとなる。
【０１３８】このため、トランジスタＮ３およびＰ４が
オン状態になり、トランジスタＮ４およびＰ３がオフ状
態になる。その結果、出力端子Ｔ２およびＴ３は、電圧
Ｖｐｐの信号Ｓｏ１および電圧Ｖｓｓの信号Ｓｏ２をそ
れぞれ出力する。
オン状態になり、トランジスタＮ４およびＰ３がオフ状
態になる。その結果、出力端子Ｔ２およびＴ３は、電圧
Ｖｐｐの信号Ｓｏ１および電圧Ｖｓｓの信号Ｓｏ２をそ
れぞれ出力する。
【０１３９】入力信号Ｓｉの電圧が電圧Ｖｓｓから電圧
Ｖｃｃへ遷移する前に、信号ＰＡＴＤ１の電圧が電圧Ｖ
ｓｓから電圧Ｖｐｐに遷移し、信号ＰＡＴＤ２の電圧が
電圧Ｖｐｐから電圧Ｖｓｓに遷移する。このため、トラ
ンジスタＰＲ１がオフ状態となり、トランジスタＰＲ２
がオン状態になる。なお、信号ＮＡＴＤ１およびＮＡＴ
Ｄ２の電圧は電圧Ｖｃｃを維持する。
Ｖｃｃへ遷移する前に、信号ＰＡＴＤ１の電圧が電圧Ｖ
ｓｓから電圧Ｖｐｐに遷移し、信号ＰＡＴＤ２の電圧が
電圧Ｖｐｐから電圧Ｖｓｓに遷移する。このため、トラ
ンジスタＰＲ１がオフ状態となり、トランジスタＰＲ２
がオン状態になる。なお、信号ＮＡＴＤ１およびＮＡＴ
Ｄ２の電圧は電圧Ｖｃｃを維持する。
【０１４０】次に、入力信号Ｓｉが電圧Ｖｃｃから電圧
Ｖｓｓ遷移すると、トランジスタＮ１がオフ状態にな
る。次に、インバータＩＮＶ１から出力される信号の電
圧は電圧Ｖｃｃに遷移するため、トランジスタＮ２はオ
ンする。トランジスタＰ２は依然としてオン状態である
ため、端子Ｔ４と端子Ｔ５との間に貫通電流が流れる。
しかしながら、トランジスタＰＲ２のチャネル幅がトラ
ンジスタＰＲ１のチャネル幅よりも狭いため、トランジ
スタＰＲ２の電流を流す能力は、トランジスタＰＲ１の
電流を流す能力に比べて低い。電流を流す能力が大きい
トランジスタＰＲ１がオフ状態であり、電流を流す能力
が小さいトランジスタＰＲ２がオン状態であるため、端
子Ｔ４と端子Ｔ５との間に流れる貫通電流が抑制され
る。このため、ノードｎｄ４の電圧が、「Ｖｐｐ−Ｖｔ
ｈｐ２」より低くなり、トランジスタＰ１はオン状態に
なる。ここで、Ｖｔｈｐ２はトランジスタＰ２がオン状
態になるためのしきい値である。
Ｖｓｓ遷移すると、トランジスタＮ１がオフ状態にな
る。次に、インバータＩＮＶ１から出力される信号の電
圧は電圧Ｖｃｃに遷移するため、トランジスタＮ２はオ
ンする。トランジスタＰ２は依然としてオン状態である
ため、端子Ｔ４と端子Ｔ５との間に貫通電流が流れる。
しかしながら、トランジスタＰＲ２のチャネル幅がトラ
ンジスタＰＲ１のチャネル幅よりも狭いため、トランジ
スタＰＲ２の電流を流す能力は、トランジスタＰＲ１の
電流を流す能力に比べて低い。電流を流す能力が大きい
トランジスタＰＲ１がオフ状態であり、電流を流す能力
が小さいトランジスタＰＲ２がオン状態であるため、端
子Ｔ４と端子Ｔ５との間に流れる貫通電流が抑制され
る。このため、ノードｎｄ４の電圧が、「Ｖｐｐ−Ｖｔ
ｈｐ２」より低くなり、トランジスタＰ１はオン状態に
なる。ここで、Ｖｔｈｐ２はトランジスタＰ２がオン状
態になるためのしきい値である。
【０１４１】この結果、トランジスタＰ３およびＮ４は
オン状態になり、トランジスタＮ３およびＰ４はオフ状
態になり、端子Ｔ２から電圧Ｖｓｓの信号Ｓｏ１が出力
され、端子Ｔ３から電圧Ｖｐｐの信号Ｓｏ２が出力され
る。
オン状態になり、トランジスタＮ３およびＰ４はオフ状
態になり、端子Ｔ２から電圧Ｖｓｓの信号Ｓｏ１が出力
され、端子Ｔ３から電圧Ｖｐｐの信号Ｓｏ２が出力され
る。
【０１４２】以下に、図１０の電圧レベルシフター回路
が負電圧レベルシフターとして働く場合の動作を説明す
る。図１１のＡＴＤ回路は、図１０の電圧レベルシフタ
ー回路が負電圧レベルシフターとして働くことを指示す
るモード切り換え信号Ｍと、入力信号Ｓｉの電圧が基準
電圧Ｖｓｓから電圧Ｖｃｃへ遷移することを指示する入
力信号Ｓとを受け取る。上述したように、端子Ｔ４には
電圧Ｖｃｃが印加され、端子Ｔ６には電圧Ｖｎが印加さ
れている。なお、端子Ｔ５には常に電圧Ｖｓｓが印加さ
れている。
が負電圧レベルシフターとして働く場合の動作を説明す
る。図１１のＡＴＤ回路は、図１０の電圧レベルシフタ
ー回路が負電圧レベルシフターとして働くことを指示す
るモード切り換え信号Ｍと、入力信号Ｓｉの電圧が基準
電圧Ｖｓｓから電圧Ｖｃｃへ遷移することを指示する入
力信号Ｓとを受け取る。上述したように、端子Ｔ４には
電圧Ｖｃｃが印加され、端子Ｔ６には電圧Ｖｎが印加さ
れている。なお、端子Ｔ５には常に電圧Ｖｓｓが印加さ
れている。
【０１４３】初期状態では、信号ＮＡＴＤ１の電圧はＶ
ｃｃであり、信号ＮＡＴＤ２の電圧はＶｎである。この
ため、トランジスタＮＲ１がオン状態になり、トランジ
スタＮＲ２がオフ状態になる。このとき、信号ＰＡＴＤ
１およびＰＡＴＤ２の電圧はＶｓｓであり、トランジス
タＰＲ１およびＰＲ２はオン状態である。
ｃｃであり、信号ＮＡＴＤ２の電圧はＶｎである。この
ため、トランジスタＮＲ１がオン状態になり、トランジ
スタＮＲ２がオフ状態になる。このとき、信号ＰＡＴＤ
１およびＰＡＴＤ２の電圧はＶｓｓであり、トランジス
タＰＲ１およびＰＲ２はオン状態である。
【０１４４】この初期状態では、入力信号Ｓｉの電圧が
電圧Ｖｃｃであるため、トランジスタＮ１およびＰ２が
オン状態であり、トランジスタＮ２およびＰ１がオフ状
態となる。ノードｎｄ１の電圧がＶｓｓとなり、ノード
ｎｄ４が電圧がＶｃｃとなる。
電圧Ｖｃｃであるため、トランジスタＮ１およびＰ２が
オン状態であり、トランジスタＮ２およびＰ１がオフ状
態となる。ノードｎｄ１の電圧がＶｓｓとなり、ノード
ｎｄ４が電圧がＶｃｃとなる。
【０１４５】このため、トランジスタＮ３およびＰ４が
オン状態になり、トランジスタＮ４およびＰ３がオフ状
態になる。その結果、出力端子Ｔ２およびＴ３は、電圧
Ｖｃｃの信号Ｓｏ１および電圧Ｖｎの信号Ｓｏ２をそれ
ぞれ出力する。
オン状態になり、トランジスタＮ４およびＰ３がオフ状
態になる。その結果、出力端子Ｔ２およびＴ３は、電圧
Ｖｃｃの信号Ｓｏ１および電圧Ｖｎの信号Ｓｏ２をそれ
ぞれ出力する。
【０１４６】入力信号Ｓｉの電圧が電圧Ｖｓｓから電圧
Ｖｃｃへ遷移する前に、信号ＮＡＴＤ１の電圧が電圧Ｖ
ｃｃから電圧Ｖｎに遷移し、信号ＮＡＴＤ２の電圧が電
圧Ｖｎから電圧Ｖｃｃに遷移する。このため、トランジ
スタＮＲ１がオフ状態となり、トランジスタＮＲ２がオ
ン状態になる。なお、信号ＰＡＴＤ１およびＰＡＴＤ２
の電圧は電圧Ｖｓｓを維持する。
Ｖｃｃへ遷移する前に、信号ＮＡＴＤ１の電圧が電圧Ｖ
ｃｃから電圧Ｖｎに遷移し、信号ＮＡＴＤ２の電圧が電
圧Ｖｎから電圧Ｖｃｃに遷移する。このため、トランジ
スタＮＲ１がオフ状態となり、トランジスタＮＲ２がオ
ン状態になる。なお、信号ＰＡＴＤ１およびＰＡＴＤ２
の電圧は電圧Ｖｓｓを維持する。
【０１４７】次に、入力信号Ｓｉが電圧Ｖｃｃから電圧
Ｖｓｓ遷移すると、トランジスタＮ１がオフ状態にな
る。次に、インバータＩＮＶ１から出力される信号の電
圧は電圧Ｖｃｃに遷移するため、トランジスタＮ２はオ
ンする。
Ｖｓｓ遷移すると、トランジスタＮ１がオフ状態にな
る。次に、インバータＩＮＶ１から出力される信号の電
圧は電圧Ｖｃｃに遷移するため、トランジスタＮ２はオ
ンする。
【０１４８】この結果、ノードｎｄ１の電圧はＶｃｃと
なり、ノードｎｄ４の電圧はＶｓｓとなる。このため、
トランジスタＰ３がオン状態になり、トランジスタＰ４
がオフ状態になる。
なり、ノードｎｄ４の電圧はＶｓｓとなる。このため、
トランジスタＰ３がオン状態になり、トランジスタＰ４
がオフ状態になる。
【０１４９】ここで、トランジスタＮ３は依然としてオ
ン状態であるため、端子Ｔ４と端子Ｔ６との間に貫通電
流が流れる。しかしながら、トランジスタＮＲ２のチャ
ネル幅がトランジスタＮＲ１のチャネル幅よりも狭いた
め、トランジスタＮＲ２の電流を流す能力は、トランジ
スタＮＲ１の電流を流す能力に比べて低い。電流を流す
能力が大きいトランジスタＮＲ１がオフ状態であり、電
流を流す能力が小さいトランジスタＮＲ２がオン状態で
あるため、端子Ｔ４と端子Ｔ６との間に流れる貫通電流
が抑制される。
ン状態であるため、端子Ｔ４と端子Ｔ６との間に貫通電
流が流れる。しかしながら、トランジスタＮＲ２のチャ
ネル幅がトランジスタＮＲ１のチャネル幅よりも狭いた
め、トランジスタＮＲ２の電流を流す能力は、トランジ
スタＮＲ１の電流を流す能力に比べて低い。電流を流す
能力が大きいトランジスタＮＲ１がオフ状態であり、電
流を流す能力が小さいトランジスタＮＲ２がオン状態で
あるため、端子Ｔ４と端子Ｔ６との間に流れる貫通電流
が抑制される。
【０１５０】このため、ノードｎｄ５の電圧が上昇し、
「Ｖｐｐ−Ｖｔｈｎ４」より高くなり、トランジスタＮ
４はオン状態になる。ここで、Ｖｔｈn４はトランジス
タＮ４がオン状態になるためのしきい値である。
「Ｖｐｐ−Ｖｔｈｎ４」より高くなり、トランジスタＮ
４はオン状態になる。ここで、Ｖｔｈn４はトランジス
タＮ４がオン状態になるためのしきい値である。
【０１５１】この結果、トランジスタＰ３およびＮ４は
オン状態になり、トランジスタＮ３およびＰ４はオフ状
態になり、端子Ｔ２から電圧Ｖｓｓの信号Ｓｏ１が出力
され、端子Ｔ３から電圧Ｖｐｐの信号Ｓｏ２が出力され
る。上述したように、電圧レベルシフター回路の反転動
作は、正常に行われる。
オン状態になり、トランジスタＮ３およびＰ４はオフ状
態になり、端子Ｔ２から電圧Ｖｓｓの信号Ｓｏ１が出力
され、端子Ｔ３から電圧Ｖｐｐの信号Ｓｏ２が出力され
る。上述したように、電圧レベルシフター回路の反転動
作は、正常に行われる。
【０１５２】
【発明の効果】本発明の電圧レベルシフター回路は、第
１および２のトランジスタと、入力信号を受け取り、第
１および第２のノードに供給するそれぞれの電圧を変化
させるスイッチ手段と、一端に高電圧または負電圧が印
加され、他端と第３のノードとが接続される抵抗等価素
子を備えている。
１および２のトランジスタと、入力信号を受け取り、第
１および第２のノードに供給するそれぞれの電圧を変化
させるスイッチ手段と、一端に高電圧または負電圧が印
加され、他端と第３のノードとが接続される抵抗等価素
子を備えている。
【０１５３】第１のノードには、第１のトランジスタの
ソース／ドレインの他方と第２のトランジスタの第２の
ゲートとが接続されている。第２のノードには、第２の
トランジスタのソース／ドレインの他方と第１のトラン
ジスタの第２のゲートとが接続されている。第３のノー
ドには、第１および２のトランジスタのソース／ドレイ
ンの一方が接続されている。
ソース／ドレインの他方と第２のトランジスタの第２の
ゲートとが接続されている。第２のノードには、第２の
トランジスタのソース／ドレインの他方と第１のトラン
ジスタの第２のゲートとが接続されている。第３のノー
ドには、第１および２のトランジスタのソース／ドレイ
ンの一方が接続されている。
【０１５４】本発明の電圧レベルシフター回路では、高
電圧または負電圧が第３のノードに直接印加される電圧
レベルシフター回路に比べて、高電圧または負電圧が印
加されるノードから第２のノードまでの抵抗値が大き
い。このため、本発明の電圧レベルシフター回路は、入
力信号の電圧が遷移する場合に第２のトランジスタとス
イッチ手段との間に流れる貫通電流を抑制することがで
きる。この結果、本発明の電圧レベルシフター回路は、
入力信号の電圧が遷移する場合でも、反転動作を安定し
て行うことができる。
電圧または負電圧が第３のノードに直接印加される電圧
レベルシフター回路に比べて、高電圧または負電圧が印
加されるノードから第２のノードまでの抵抗値が大き
い。このため、本発明の電圧レベルシフター回路は、入
力信号の電圧が遷移する場合に第２のトランジスタとス
イッチ手段との間に流れる貫通電流を抑制することがで
きる。この結果、本発明の電圧レベルシフター回路は、
入力信号の電圧が遷移する場合でも、反転動作を安定し
て行うことができる。
【図１】本発明の第１の実施形態における電圧レベルシ
フター回路を示している。
フター回路を示している。
【図２】本発明の第２の実施形態における電圧レベルシ
フター回路を示している。
フター回路を示している。
【図３】図２の高電圧レベルシフターに入力される信号
のタイミングを示す一例である。
のタイミングを示す一例である。
【図４】第２の実施形態の高電圧レベルシフター回路と
ＡＴＤ回路との構成図である。
ＡＴＤ回路との構成図である。
【図５】本発明の第３の実施形態における電圧レベルシ
フター回路を示している。
フター回路を示している。
【図６】図６の高電圧レベルシフターに入力される信号
のタイミングを示す一例である。
のタイミングを示す一例である。
【図７】第３の実施形態の高電圧レベルシフター回路と
ＡＴＤ回路との構成図である。
ＡＴＤ回路との構成図である。
【図８】本発明の第４の実施形態における電圧レベルシ
フター回路を示している。
フター回路を示している。
【図９】本発明の第５の実施形態における電圧レベルシ
フター回路を示している。
フター回路を示している。
【図１０】本発明の第６の実施形態における電圧レベル
シフター回路を示している。
シフター回路を示している。
【図１１】第６の実施形態の電圧レベルシフター回路と
ＡＴＤ回路との構成図である。
ＡＴＤ回路との構成図である。
【図１２】図１１の電圧レベルシフターに入力される信
号のタイミングを示す一例である。
号のタイミングを示す一例である。
【図１３】図１１の電圧レベルシフターに入力される信
号のタイミングを示す一例である。
号のタイミングを示す一例である。
【図１４】従来の電圧レベルシフター回路を示してい
る。
る。
【図１５】従来の電圧レベルシフター回路を示してい
る。
る。
【図１６】従来の電圧レベルシフター回路を示してい
る。
る。
Ｔ１ 入力端子 Ｔ２、Ｔ３ 出力端子 Ｔ４、Ｔ５ 端子 Ｐ１、Ｐ２ Ｐチャネルトランジスタ Ｎ１、Ｎ２ Ｎチャネルトランジスタ ＩＮＶ１ インバータ Ｒ１ 抵抗
Claims (12)
- 【請求項１】 ソース、ドレイン、第１および第２のゲ
ートを有する第１のトランジスタと、 ソース、ドレイン、第１および第２のゲートを有する第
２のトランジスタと、 入力信号を受け取り、第１および第２のノードに供給す
るそれぞれの電圧を変化させるスイッチ手段とを備える
電圧レベルシフター回路であって、 該第１および２のトランジスタのソース／ドレインの一
方が第３のノードに接続され、 該第１および２のトランジスタのそれぞれの第１のゲー
トが該第３のノードに接続され、 該第１のトランジスタのソース／ドレインの他方と該第
２のトランジスタの第２のゲートとが該第１のノードに
接続され、 該第２のトランジスタのソース／ドレインの他方と該第
１のトランジスタの第２のゲートとが該第２のノードに
接続され、 一端と他端とを有する抵抗等価素子であって、該一端に
高電圧が印加され、該他端と該第３のノードとが接続さ
れる抵抗等価素子をさらに備えた電圧レベルシフター回
路。 - 【請求項２】 前記抵抗等価素子が抵抗素子である請求
項１に記載の電圧レベルシフター回路。 - 【請求項３】 前記抵抗等価素子が少なくとも１つのＰ
チャネルＭＯＳトランジスタを有する請求項１に記載の
電圧レベルシフター回路。 - 【請求項４】 前記抵抗等価素子が第１および２のＰチ
ャネルＭＯＳトランジスタを有し、該第１のＰチャネル
ＭＯＳトランジスタのチャネル幅が該第２のＰチャネル
ＭＯＳトランジスタのチャネル幅より大きい請求項１に
記載の電圧レベルシフター回路。 - 【請求項５】 ソース、ドレイン、第１および第２のゲ
ートを有する第１のトランジスタと、 ソース、ドレイン、第１および第２のゲートを有する第
２のトランジスタと、 入力信号を受け取り、第１および第２のノードに供給す
るそれぞれの電圧を変化させるスイッチ手段とを備える
電圧レベルシフター回路であって、 該第１および２のトランジスタのソース／ドレインの一
方が第３のノードに接続され、 該第１および２のトランジスタのそれぞれの第１のゲー
トが該第３のノードに接続され、 該第１のトランジスタのソース／ドレインの他方と該第
２のトランジスタの第２のゲートとが該第１のノードに
接続され、 該第２のトランジスタのソース／ドレインの他方と該第
１のトランジスタの第２のゲートとが該第２のノードに
接続され、 一端と他端とを有する抵抗等価素子であって、該一端に
負電圧が印加され、該他端と該第３のノードが接続され
る抵抗等価素子をさらに備えた電圧レベルシフター回
路。 - 【請求項６】 前記抵抗等価素子が抵抗素子である請求
項５に記載の電圧レベルシフター回路。 - 【請求項７】 前記抵抗等価素子が少なくとも１つのＮ
チャネルＭＯＳトランジスタを有する請求項５に記載の
電圧レベルシフター回路。 - 【請求項８】 前記抵抗等価素子が第１および２のＮチ
ャネルＭＯＳトランジスタを有し、該第１のＮチャネル
ＭＯＳトランジスタのチャネル幅が該第２のＮチャネル
ＭＯＳトランジスタのチャネル幅より大きい請求項５に
記載の電圧レベルシフター回路。 - 【請求項９】 ソース、ドレイン、第１および第２のゲ
ートを有する第１のトランジスタと、 ソース、ドレイン、第１および第２のゲートを有する第
２のトランジスタと、 ソース、ドレイン、第１および第２のゲートを有する第
３のトランジスタと、 ソース、ドレイン、第１および第２のゲートを有する第
４のトランジスタと、 入力信号を受け取り、第１および第２のノードに供給す
るそれぞれの電圧を変化させる第１のスイッチ手段とを
備える電圧レベルシフター回路であって、 該第１および２のトランジスタのソース／ドレインの一
方が第３のノードに接続され、 該第１および２のトランジスタのそれぞれの第１のゲー
トが該第３のノードに接続され、 該第１のトランジスタのソース／ドレインの他方と該第
２のトランジスタの第２のゲートとが該第１のノードに
接続され、 該第２のトランジスタのソース／ドレインの他方と該第
１のトランジスタの第２のゲートとが該第２のノードに
接続され、 該第３および４のトランジスタのソース／ドレインの一
方が第４のノードに接続され、 該第３および４のトランジスタのそれぞれの第１のゲー
トが該第４のノードに接続され、 該第３のトランジスタのソース／ドレインの他方と該第
４のトランジスタの第２のゲートとが第５のノードに接
続され、 該第４のトランジスタのソース／ドレインの他方と該第
３のトランジスタの第２のゲートとが第６のノードに接
続され、 該第１および２のノードの電圧に基づいて、該第５およ
び６のノードに供給するそれぞれの電圧を変化させる第
２スイッチ手段と、 一端と他端とを有する抵抗等価素子であって、該一端に
電圧が印加され、該他端と該第３のノードが接続される
抵抗等価素子と、 一端と他端とを有する抵抗等価素子であって、該一端に
負電圧が印加され、該他端と該第４のノードが接続され
る抵抗等価素子とをさらに備えた電圧レベルシフター回
路。 - 【請求項１０】 前記第１および２の抵抗等価素子が抵
抗素子である請求項９に記載の電圧レベルシフター回
路。 - 【請求項１１】 前記第１の抵抗等価素子が少なくとも
１つのＰチャネルＭＯＳトランジスタを有し、前記第２
の抵抗等価素子が少なくとも１つのＮチャネルＭＯＳト
ランジスタを有する請求項９に記載の電圧レベルシフタ
ー回路。 - 【請求項１２】 前記第１の抵抗等価素子が第１および
２のＰチャネルＭＯＳトランジスタを有し、該第１のＰ
チャネルＭＯＳトランジスタのチャネル幅が該第２のＰ
チャネルＭＯＳトランジスタのチャネル幅より大きく、 前記第２の抵抗等価素子が第１および２のＮチャネルＭ
ＯＳトランジスタを有し、該第１のＮチャネルＭＯＳト
ランジスタのチャネル幅が該第２のＮチャネルＭＯＳト
ランジスタのチャネル幅より大きい請求項９に記載の電
圧レベルシフター回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04103097A JP3676018B2 (ja) | 1997-02-25 | 1997-02-25 | 電圧レベルシフター回路 |
| US09/025,995 US6433582B2 (en) | 1997-02-25 | 1998-02-19 | Voltage level shifter circuit |
| TW087102444A TW432796B (en) | 1997-02-25 | 1998-02-20 | Voltage level shifter circuit |
| EP98301351A EP0860945A3 (en) | 1997-02-25 | 1998-02-24 | Voltage level shifter circuit |
| KR1019980005668A KR100326435B1 (ko) | 1997-02-25 | 1998-02-24 | 전압시프터회로 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04103097A JP3676018B2 (ja) | 1997-02-25 | 1997-02-25 | 電圧レベルシフター回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002326180A Division JP2003223795A (ja) | 2002-11-08 | 2002-11-08 | 電圧レベルシフター回路 |
Publications (2)
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|---|---|
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| JP3676018B2 JP3676018B2 (ja) | 2005-07-27 |
Family
ID=12597010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04103097A Expired - Fee Related JP3676018B2 (ja) | 1997-02-25 | 1997-02-25 | 電圧レベルシフター回路 |
Country Status (5)
| Country | Link |
|---|---|
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| EP (1) | EP0860945A3 (ja) |
| JP (1) | JP3676018B2 (ja) |
| KR (1) | KR100326435B1 (ja) |
| TW (1) | TW432796B (ja) |
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