JPH10242826A - 高周波スイッチ回路 - Google Patents
高周波スイッチ回路Info
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- JPH10242826A JPH10242826A JP9041275A JP4127597A JPH10242826A JP H10242826 A JPH10242826 A JP H10242826A JP 9041275 A JP9041275 A JP 9041275A JP 4127597 A JP4127597 A JP 4127597A JP H10242826 A JPH10242826 A JP H10242826A
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- back gate
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Electronic Switches (AREA)
- Transceivers (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Abstract
(57)【要約】
【課題】 ドレインとバックゲート間及びソースとバッ
クゲート間の容量に起因する高周波電流の透過損失を低
減することができる高周波スイッチ回路の提供。 【解決手段】 各トランジスタ１１１〜１１４のバック
ゲートと接地間に抵抗器１〜３を接続した。制御端子Ｖ
Ｃにハイレベル、ＶＣバーにローレベル電圧を印加する
とトランジスタ１１２，１１３がオン、トランジスタ１
１１，１１４がオフとなり、端子Ｐ３・Ｐ２間が電気的
に接続され、端子Ｐ３・Ｐ１間が電気的に切断される。
このとき、オフとなっているトランジスタ１１１，１１
４のバックゲートが接地されているとバックゲート・ド
レイン間容量により高周波信号が接地に逃げるが、その
バックゲート・接地間に抵抗器１，３が接続されている
ためこれを低減することができる。
クゲート間の容量に起因する高周波電流の透過損失を低
減することができる高周波スイッチ回路の提供。 【解決手段】 各トランジスタ１１１〜１１４のバック
ゲートと接地間に抵抗器１〜３を接続した。制御端子Ｖ
Ｃにハイレベル、ＶＣバーにローレベル電圧を印加する
とトランジスタ１１２，１１３がオン、トランジスタ１
１１，１１４がオフとなり、端子Ｐ３・Ｐ２間が電気的
に接続され、端子Ｐ３・Ｐ１間が電気的に切断される。
このとき、オフとなっているトランジスタ１１１，１１
４のバックゲートが接地されているとバックゲート・ド
レイン間容量により高周波信号が接地に逃げるが、その
バックゲート・接地間に抵抗器１，３が接続されている
ためこれを低減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は高周波スイッチ回路
に関し、特に半導体スイッチを用いた高周波スイッチ回
路に関する。
に関し、特に半導体スイッチを用いた高周波スイッチ回
路に関する。
【０００２】
【従来の技術】従来、高周波を切り替えるためのスイッ
チとしてはＰＩＮダイオード、デュアルゲートＦＥＴを
用いたもの等があるが、ＧａＡｓモノリシックＩＣの製
造技術の進歩と共に、ＧａＡｓ・ＦＥＴをアナログスイ
ッチとして用いたものが一般的に知られている。その例
として、図８にＳＰＤＴ（Ｓｉｎｇｌｅ−Ｐｏｌｅ−Ｄ
ｏｕｂｌｅ−Ｔｈｒｏｕｇｈ）構成のスイッチの回路図
を示す。
チとしてはＰＩＮダイオード、デュアルゲートＦＥＴを
用いたもの等があるが、ＧａＡｓモノリシックＩＣの製
造技術の進歩と共に、ＧａＡｓ・ＦＥＴをアナログスイ
ッチとして用いたものが一般的に知られている。その例
として、図８にＳＰＤＴ（Ｓｉｎｇｌｅ−Ｐｏｌｅ−Ｄ
ｏｕｂｌｅ−Ｔｈｒｏｕｇｈ）構成のスイッチの回路図
を示す。
【０００３】このスイッチは、第１の端子Ｐ１と第２の
端子Ｐ２間に直列接続される第１及び第２のトランジス
タ１０１，１０２と、第１の端子Ｐ１と接地間に接続さ
れる第３のトランジスタ１０３と、第２の端子Ｐ２と接
地間に接続される第４のトランジスタ１０４と、夫々の
トランジスタ１０１〜１０４のゲートに接続された抵抗
器１０５〜１０８とからなり、第１及び第２のトランジ
スタ１０１，１０２の接続点Ｐ３を第３の端子とし、第
１乃至第４のトランジスタ１０１〜１０４のゲート電圧
ＶＣを制御することにより、第１の端子Ｐ１と第３の端
子Ｐ３間及び第２の端子Ｐ２と第３の端子Ｐ３間のいず
れか一方を電気的に接続するものである。
端子Ｐ２間に直列接続される第１及び第２のトランジス
タ１０１，１０２と、第１の端子Ｐ１と接地間に接続さ
れる第３のトランジスタ１０３と、第２の端子Ｐ２と接
地間に接続される第４のトランジスタ１０４と、夫々の
トランジスタ１０１〜１０４のゲートに接続された抵抗
器１０５〜１０８とからなり、第１及び第２のトランジ
スタ１０１，１０２の接続点Ｐ３を第３の端子とし、第
１乃至第４のトランジスタ１０１〜１０４のゲート電圧
ＶＣを制御することにより、第１の端子Ｐ１と第３の端
子Ｐ３間及び第２の端子Ｐ２と第３の端子Ｐ３間のいず
れか一方を電気的に接続するものである。
【０００４】この構成では、ＧａＡｓ・ＦＥＴ構成のト
ランジスタを一種の受動素子として用いるため、ＦＥＴ
を能動動作させる為のバイアス回路は入らず回路がコン
パクトになる。従って、大規模なスイッチをワンチップ
上に構成することも可能となる。
ランジスタを一種の受動素子として用いるため、ＦＥＴ
を能動動作させる為のバイアス回路は入らず回路がコン
パクトになる。従って、大規模なスイッチをワンチップ
上に構成することも可能となる。
【０００５】原理を簡単に説明すると次のようになる。
図９はこのスイッチに対して制御電圧ＶＣをハイ（高）
レベルにした場合の等価回路を示している。制御電圧Ｖ
Ｃがハイレベルの時ＦＥＴは導通状態になり、ロー
（低）レベルで開放状態になる。従って等価回路では図
９に示すようにトランジスタ１０２，１０３は抵抗器
で、トランジスタ１０１，１０４はコンデンサーで表さ
れる。
図９はこのスイッチに対して制御電圧ＶＣをハイ（高）
レベルにした場合の等価回路を示している。制御電圧Ｖ
Ｃがハイレベルの時ＦＥＴは導通状態になり、ロー
（低）レベルで開放状態になる。従って等価回路では図
９に示すようにトランジスタ１０２，１０３は抵抗器
で、トランジスタ１０１，１０４はコンデンサーで表さ
れる。
【０００６】図９の等価回路では、端子Ｐ２の信号が端
子Ｐ３に出力される。制御電圧ＶＣをローレベルに設定
すれば逆に端子Ｐ１の信号が端子Ｐ３に出力される。
子Ｐ３に出力される。制御電圧ＶＣをローレベルに設定
すれば逆に端子Ｐ１の信号が端子Ｐ３に出力される。
【０００７】なお、トランジスタ１０３，１０４の導通
時の抵抗値を入出力端子の特性インピーダンスに合わせ
たときは無反射端終端として働くが、端子Ｐ３へのアイ
ソレーション（絶縁）を悪くする。また抵抗値を極力０
Ωになるような設計では全反射端として働き、端子Ｐ３
へのアイソレーションは良いが、反射により前段の回路
動作に影響を与える可能性がある。
時の抵抗値を入出力端子の特性インピーダンスに合わせ
たときは無反射端終端として働くが、端子Ｐ３へのアイ
ソレーション（絶縁）を悪くする。また抵抗値を極力０
Ωになるような設計では全反射端として働き、端子Ｐ３
へのアイソレーションは良いが、反射により前段の回路
動作に影響を与える可能性がある。
【０００８】このようなＦＥＴアナログスイッチ型の高
周波切り替えスイッチにＧａＡｓ・ＦＥＴが使われる理
由は、相互コンダクタンスｇｍ、トランジッション周波
数ｆｔが高いため、図９に示した等価回路で言う抵抗値
の変動量を大きくしやすいこと、ハイインピーダンス時
即ち開放時のキャパシタが小さくアイソレーション特性
が高周波まで延びることによる。
周波切り替えスイッチにＧａＡｓ・ＦＥＴが使われる理
由は、相互コンダクタンスｇｍ、トランジッション周波
数ｆｔが高いため、図９に示した等価回路で言う抵抗値
の変動量を大きくしやすいこと、ハイインピーダンス時
即ち開放時のキャパシタが小さくアイソレーション特性
が高周波まで延びることによる。
【０００９】一方、Ｓｉを用いたＦＥＴである、ＭＯＳ
トランジスタ（ＭＯＳＦＥＴ）、ジャンクション型トラ
ンジスタ（ＪＦＥＴ）のゲート長は微細加工技術の進歩
により１ミクロンを切るようになり、ＦＥＴのｇｍ，ｆ
ｔと言った性能の向上には目を見張るものがある。
トランジスタ（ＭＯＳＦＥＴ）、ジャンクション型トラ
ンジスタ（ＪＦＥＴ）のゲート長は微細加工技術の進歩
により１ミクロンを切るようになり、ＦＥＴのｇｍ，ｆ
ｔと言った性能の向上には目を見張るものがある。
【００１０】従って、Ｓｉ・ＦＥＴを用いたＦＥＴアナ
ログスイッチ型の高周波切り替えスイッチの実現が可能
になっている。ＧａＡｓと比べるとＳｉは豊富に存在
し、かつ集積化技術も進歩しているため廉価に提供でき
る、他の集積回路との複合化が容易に可能という利点が
ある。
ログスイッチ型の高周波切り替えスイッチの実現が可能
になっている。ＧａＡｓと比べるとＳｉは豊富に存在
し、かつ集積化技術も進歩しているため廉価に提供でき
る、他の集積回路との複合化が容易に可能という利点が
ある。
【００１１】ところで、ＧａＡｓとＳｉでのＦＥＴ構造
における大きな違いは、図１２のＧａＡｓ・ＦＥＴの端
子説明図に示すように、ＧａＡｓでは基板が半絶縁性で
あるため、ＦＥＴはソース（Ｓ）、ドレイン（Ｄ）、ゲ
ート（Ｇ）の３端子であるのに対して、図１０のＳｉ・
ＦＥＴの端子説明図に示すようにＳｉの基板は導体であ
り、基板電位（あるいはウェル電位）を固定するための
バックゲート電極（ＢＧ）が加わった４端子素子である
ことにある。
における大きな違いは、図１２のＧａＡｓ・ＦＥＴの端
子説明図に示すように、ＧａＡｓでは基板が半絶縁性で
あるため、ＦＥＴはソース（Ｓ）、ドレイン（Ｄ）、ゲ
ート（Ｇ）の３端子であるのに対して、図１０のＳｉ・
ＦＥＴの端子説明図に示すようにＳｉの基板は導体であ
り、基板電位（あるいはウェル電位）を固定するための
バックゲート電極（ＢＧ）が加わった４端子素子である
ことにある。
【００１２】通常、バックゲート電極ＢＧは、ある電位
に交流的にも直流的にも固定される。例えば、ｎチャネ
ルを有するＭＯＳＦＥＴ、ＪＦＥＴでは回路中の一番低
い電位に固定する。通常はソース電位に固定して使われ
る。
に交流的にも直流的にも固定される。例えば、ｎチャネ
ルを有するＭＯＳＦＥＴ、ＪＦＥＴでは回路中の一番低
い電位に固定する。通常はソース電位に固定して使われ
る。
【００１３】ここでＦＥＴの高周波に対する等価回路を
再び考えると、ＦＥＴは能動動作していないため、Ｓｉ
・ＦＥＴの等価回路は図１１、ＧａＡｓ・ＦＥＴの等価
回路は図１３に示すようになる。
再び考えると、ＦＥＴは能動動作していないため、Ｓｉ
・ＦＥＴの等価回路は図１１、ＧａＡｓ・ＦＥＴの等価
回路は図１３に示すようになる。
【００１４】すなわち、Ｓｉ・ＦＥＴの等価回路はドレ
イン・ソース間が抵抗器Ｒ１で接続され、ドレイン・ゲ
ート間及びソース間が夫々コンデンサＣ１，Ｃ２で接続
され、ドレイン・バックゲート間及びソース・バックゲ
ート間が夫々コンデンサＣ３，Ｃ４で接続される。
イン・ソース間が抵抗器Ｒ１で接続され、ドレイン・ゲ
ート間及びソース間が夫々コンデンサＣ１，Ｃ２で接続
され、ドレイン・バックゲート間及びソース・バックゲ
ート間が夫々コンデンサＣ３，Ｃ４で接続される。
【００１５】一方、ＧａＡｓ・ＦＥＴの等価回路はドレ
イン・ソース間が抵抗器Ｒ１で接続され、ドレイン・ゲ
ート間及びドレイン・ソース間が夫々コンデンサＣ１，
Ｃ２で接続される。
イン・ソース間が抵抗器Ｒ１で接続され、ドレイン・ゲ
ート間及びドレイン・ソース間が夫々コンデンサＣ１，
Ｃ２で接続される。
【００１６】したがって、コンデンサ（容量）について
は、図１３に示すようにＧａＡｓ・ＦＥＴでは、ゲート
・ドレイン間容量Ｃ１、ゲート・ソース間容量Ｃ２を考
えればよいが、図１１に示すようにＳｉ・ＦＥＴではこ
れらの容量Ｃ１，Ｃ２に加えソース・バックゲート間容
量Ｃ３とドレイン・バックゲート間容量Ｃ４も付加され
る。
は、図１３に示すようにＧａＡｓ・ＦＥＴでは、ゲート
・ドレイン間容量Ｃ１、ゲート・ソース間容量Ｃ２を考
えればよいが、図１１に示すようにＳｉ・ＦＥＴではこ
れらの容量Ｃ１，Ｃ２に加えソース・バックゲート間容
量Ｃ３とドレイン・バックゲート間容量Ｃ４も付加され
る。
【００１７】
【発明が解決しようとする課題】ゲートとソース及びゲ
ートとドレイン間の容量Ｃ１，Ｃ２は高周波でのアイソ
レーションを劣化させるが、更に、バックゲートとソー
ス及びバックゲートとドレイン間の容量Ｃ３，Ｃ４は高
周波信号を接地に逃がしてしまうため、透過損失となり
切り替えスイッチの性能を劣化させる原因になる。
ートとドレイン間の容量Ｃ１，Ｃ２は高周波でのアイソ
レーションを劣化させるが、更に、バックゲートとソー
ス及びバックゲートとドレイン間の容量Ｃ３，Ｃ４は高
周波信号を接地に逃がしてしまうため、透過損失となり
切り替えスイッチの性能を劣化させる原因になる。
【００１８】例えば、図１４のＳｉ・ＦＥＴ１１１〜１
１４による高周波スイッチ回路の回路図に示したよう
に、バックゲートＢＧを接地する従来型の回路では、各
ＦＥＴ１１１〜１１４はそのドレインＤとバックゲート
ＢＧ間に容量Ｃを有するため、各ＦＥＴ１１１〜１１４
がオフの場合、第１の端子Ｐ１又は第２の端子Ｐ２より
入力された高周波電流はドレインＤ及びバックゲートＢ
Ｇを経由して接地に流れていく。特にＦＥＴをスイッチ
として使う場合、スイッチ自体の抵抗値を小さくするた
めＦＥＴのサイズをかなり大きくするので、接地へのパ
スコンデンサの役目をはたす容量も大きなものとなり、
この影響は無視できない。
１４による高周波スイッチ回路の回路図に示したよう
に、バックゲートＢＧを接地する従来型の回路では、各
ＦＥＴ１１１〜１１４はそのドレインＤとバックゲート
ＢＧ間に容量Ｃを有するため、各ＦＥＴ１１１〜１１４
がオフの場合、第１の端子Ｐ１又は第２の端子Ｐ２より
入力された高周波電流はドレインＤ及びバックゲートＢ
Ｇを経由して接地に流れていく。特にＦＥＴをスイッチ
として使う場合、スイッチ自体の抵抗値を小さくするた
めＦＥＴのサイズをかなり大きくするので、接地へのパ
スコンデンサの役目をはたす容量も大きなものとなり、
この影響は無視できない。
【００１９】一方、特開平７−２３５８０２号公報に、
高周波信号の入力端子と出力端子との間を結ぶ伝送線路
上の一点とスイッチング素子との間に、この伝送線路を
通過する信号の波長の４分の１の奇数倍の線路長を有す
る分布定数回路を設け、オン状態の時の通過損失を小さ
く、かつオフ状態の時の信号漏れを小さくした高周波ス
イッチ回路が開示され、特開平６−１８８６３０号公報
に、エレメント上の給電点と異なる位置に設けられた接
地ラインにコンデンサが介在されるとともに、このエレ
メント側であって接地ラインとコンデンサとの接続点に
直流電源の供給点が設けられたアンテナエレメントと、
このアンテナエレメントと外部接続される受信回路及び
送信回路との接続を切換え可能にすべく給電点と受信回
路及び送信回路間を夫々スイッチング素子を介して接続
するＲＦスイッチとを備え、スイッチング素子の駆動電
源が給電点から接地ライン及びアンテナエレメントの給
電点を介して供給されるため、ＲＦスイッチ本体側にス
イッチング素子の駆動電源用の回路を設ける必要をなく
し、かつＲＦスイッチ内を通過する送受信信号が、ＲＦ
スイッチを介して駆動電源側にロスすることをなくした
ＲＦスイッチ付きアンテナが開示されている。
高周波信号の入力端子と出力端子との間を結ぶ伝送線路
上の一点とスイッチング素子との間に、この伝送線路を
通過する信号の波長の４分の１の奇数倍の線路長を有す
る分布定数回路を設け、オン状態の時の通過損失を小さ
く、かつオフ状態の時の信号漏れを小さくした高周波ス
イッチ回路が開示され、特開平６−１８８６３０号公報
に、エレメント上の給電点と異なる位置に設けられた接
地ラインにコンデンサが介在されるとともに、このエレ
メント側であって接地ラインとコンデンサとの接続点に
直流電源の供給点が設けられたアンテナエレメントと、
このアンテナエレメントと外部接続される受信回路及び
送信回路との接続を切換え可能にすべく給電点と受信回
路及び送信回路間を夫々スイッチング素子を介して接続
するＲＦスイッチとを備え、スイッチング素子の駆動電
源が給電点から接地ライン及びアンテナエレメントの給
電点を介して供給されるため、ＲＦスイッチ本体側にス
イッチング素子の駆動電源用の回路を設ける必要をなく
し、かつＲＦスイッチ内を通過する送受信信号が、ＲＦ
スイッチを介して駆動電源側にロスすることをなくした
ＲＦスイッチ付きアンテナが開示されている。
【００２０】しかし、これら公報に開示されたトランジ
スタはバックゲートを有するものではなく、従ってドレ
インとバックゲート間及びソースとバックゲート間の容
量に起因する高周波電流の透過損失を低減する回路につ
いてはこれらの公報に開示されていない。
スタはバックゲートを有するものではなく、従ってドレ
インとバックゲート間及びソースとバックゲート間の容
量に起因する高周波電流の透過損失を低減する回路につ
いてはこれらの公報に開示されていない。
【００２１】そこで本発明の目的は、ドレインとバック
ゲート間及びソースとバックゲート間の容量に起因する
高周波電流の透過損失を低減することができる高周波ス
イッチ回路を提供することにある。
ゲート間及びソースとバックゲート間の容量に起因する
高周波電流の透過損失を低減することができる高周波ス
イッチ回路を提供することにある。
【００２２】
【課題を解決するための手段】前記課題を解決するため
に本発明は、ドレイン、ソース、ゲート及びバックゲー
トを有するトランジスタの前記ゲート電圧を制御するこ
とにより前記ドレイン・ソース間を電気的に接続又は切
断する高周波スイッチ回路であって、前記バックゲート
と接地間に抵抗器を接続したことを特徴とする。
に本発明は、ドレイン、ソース、ゲート及びバックゲー
トを有するトランジスタの前記ゲート電圧を制御するこ
とにより前記ドレイン・ソース間を電気的に接続又は切
断する高周波スイッチ回路であって、前記バックゲート
と接地間に抵抗器を接続したことを特徴とする。
【００２３】本発明によれば、バックゲートと接地間に
抵抗器を接続したため、ドレインとバックゲート間及び
ソースとバックゲート間の容量に起因する高周波電流は
この抵抗器により減衰される。
抵抗器を接続したため、ドレインとバックゲート間及び
ソースとバックゲート間の容量に起因する高周波電流は
この抵抗器により減衰される。
【００２４】一方、直流的にはバックゲートに電流が流
れないためバックゲート端子の電圧は所望の電圧値に保
たれる。
れないためバックゲート端子の電圧は所望の電圧値に保
たれる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図１は本発明に係
る高周波スイッチ回路の第１の実施の形態の回路図であ
る。これはＳｉ・ＦＥＴにより構成された高周波スイッ
チ回路の一例であり、Ｓｉ・ＦＥＴとしては、ＭＯＳ型
及びジャンクション型のいずれも使用が可能である。
て添付図面を参照しながら説明する。図１は本発明に係
る高周波スイッチ回路の第１の実施の形態の回路図であ
る。これはＳｉ・ＦＥＴにより構成された高周波スイッ
チ回路の一例であり、Ｓｉ・ＦＥＴとしては、ＭＯＳ型
及びジャンクション型のいずれも使用が可能である。
【００２６】なお、従来例（図１４）と同様の構成部分
には同一番号を付し、その説明を省略する。
には同一番号を付し、その説明を省略する。
【００２７】本第１の実施の形態が図１４の従来例と異
なる点はトランジスタ（ＦＥＴ）１１１，１１２のバッ
クゲート・接地間に抵抗器１を接続し、トランジスタ１
１３のバックゲート・接地間に抵抗器２を接続し、トラ
ンジスタ１１４のバックゲート・接地間に抵抗器３を接
続した点のみである。
なる点はトランジスタ（ＦＥＴ）１１１，１１２のバッ
クゲート・接地間に抵抗器１を接続し、トランジスタ１
１３のバックゲート・接地間に抵抗器２を接続し、トラ
ンジスタ１１４のバックゲート・接地間に抵抗器３を接
続した点のみである。
【００２８】そして、この抵抗器１〜３の抵抗値はドレ
イン・バックゲート間容量値及びソース・バックゲート
間容量値より十分インピーダンスの高い値に設定する。
イン・バックゲート間容量値及びソース・バックゲート
間容量値より十分インピーダンスの高い値に設定する。
【００２９】次に、この第１の実施の形態の動作につい
て説明する。いま、端子ＶＣがハイレベル、端子ＶＣバ
ーがローレベルの時はトランジスタ１１３，１１２がオ
ンとなり、トランジスタ１１１，１１４がオフとなるた
め、端子Ｐ２とＰ３が接続され、端子Ｐ１は信号経路を
切断される。
て説明する。いま、端子ＶＣがハイレベル、端子ＶＣバ
ーがローレベルの時はトランジスタ１１３，１１２がオ
ンとなり、トランジスタ１１１，１１４がオフとなるた
め、端子Ｐ２とＰ３が接続され、端子Ｐ１は信号経路を
切断される。
【００３０】すなわち、端子Ｐ１側に送信回路、端子Ｐ
２側に受信回路が接続され、端子Ｐ３にアンテナが接続
されている場合は、受信状態になっていると言える。こ
の状態において、端子Ｐ３から入力される高周波信号は
トランジスタ１１２を介して端子Ｐ２側に抜けるが、ハ
イインピーダンス状態のトランジスタ１１１，１１４の
それぞれのドレイン電極またはソース電極とそれぞれの
バックゲートに対し容量を介して逃げるパスに抵抗器
１，３が挿入されているので、その容量値より十分イン
ピーダンスの高い抵抗値であれば接地に逃げる信号を小
さくできる。
２側に受信回路が接続され、端子Ｐ３にアンテナが接続
されている場合は、受信状態になっていると言える。こ
の状態において、端子Ｐ３から入力される高周波信号は
トランジスタ１１２を介して端子Ｐ２側に抜けるが、ハ
イインピーダンス状態のトランジスタ１１１，１１４の
それぞれのドレイン電極またはソース電極とそれぞれの
バックゲートに対し容量を介して逃げるパスに抵抗器
１，３が挿入されているので、その容量値より十分イン
ピーダンスの高い抵抗値であれば接地に逃げる信号を小
さくできる。
【００３１】一方、直流的にはバックゲート電極に対し
て直流電流が流れないように逆バイアスされているた
め、抵抗１，３をつなげたからと言ってトランジスタ１
１１，１１４の動作に問題は生じない。
て直流電流が流れないように逆バイアスされているた
め、抵抗１，３をつなげたからと言ってトランジスタ１
１１，１１４の動作に問題は生じない。
【００３２】なお、各トランジスタ１１１〜１１４のゲ
ートと制御端子ＶＣ，ＶＣバー間にも抵抗器１０５〜１
０８が接続されているが、これはドレイン・ゲート間及
びソース・ゲート間の容量による高周波信号の透過損失
を低減させるためである。
ートと制御端子ＶＣ，ＶＣバー間にも抵抗器１０５〜１
０８が接続されているが、これはドレイン・ゲート間及
びソース・ゲート間の容量による高周波信号の透過損失
を低減させるためである。
【００３３】次に、第２の実施の形態について説明す
る。図２は第２の実施の形態の回路図である。これもＳ
ｉ・ＦＥＴにより構成された高周波スイッチ回路の一例
であり、Ｓｉ・ＦＥＴとしては、ＭＯＳ型及びジャンク
ション型のいずれも使用が可能である。
る。図２は第２の実施の形態の回路図である。これもＳ
ｉ・ＦＥＴにより構成された高周波スイッチ回路の一例
であり、Ｓｉ・ＦＥＴとしては、ＭＯＳ型及びジャンク
ション型のいずれも使用が可能である。
【００３４】この第２の実施の形態は、ドレイン電極が
端子Ｐ５に、ソース電極が端子Ｐ７に、ゲート電極が抵
抗器１１を介して端子ＶＣバーに接続され、バックゲー
トが抵抗１２を介して接地されたトランジスタ１３と、
ドレイン電極が端子Ｐ５に、ソース電極が端子Ｐ８に、
ゲート電極が抵抗器１４を介して端子ＶＣに接続され、
バックゲートがトランジスタ１３のバックゲートに接続
されたトランジスタ１５と、ドレイン電極が端子Ｐ６に
接続され、ソース電極が端子Ｐ７に接続され、ゲート電
極が抵抗器１６を介して端子ＶＣに接続され、バックゲ
ートが抵抗１７を介して接地されたトランジスタ１８
と、ドレイン電極が端子Ｐ６に接続され、ソース電極が
端子Ｐ８に接続され、ゲート電極が抵抗器１９を介して
端子ＶＣバーに接続され、バックゲートがトランジスタ
１８のバックゲートに接続されたトランジスタ２０とか
らなる。
端子Ｐ５に、ソース電極が端子Ｐ７に、ゲート電極が抵
抗器１１を介して端子ＶＣバーに接続され、バックゲー
トが抵抗１２を介して接地されたトランジスタ１３と、
ドレイン電極が端子Ｐ５に、ソース電極が端子Ｐ８に、
ゲート電極が抵抗器１４を介して端子ＶＣに接続され、
バックゲートがトランジスタ１３のバックゲートに接続
されたトランジスタ１５と、ドレイン電極が端子Ｐ６に
接続され、ソース電極が端子Ｐ７に接続され、ゲート電
極が抵抗器１６を介して端子ＶＣに接続され、バックゲ
ートが抵抗１７を介して接地されたトランジスタ１８
と、ドレイン電極が端子Ｐ６に接続され、ソース電極が
端子Ｐ８に接続され、ゲート電極が抵抗器１９を介して
端子ＶＣバーに接続され、バックゲートがトランジスタ
１８のバックゲートに接続されたトランジスタ２０とか
らなる。
【００３５】次に、動作について説明する。このスイッ
チは端子Ｐ５、Ｐ６の信号をＰ７とＰ８のどちらかに出
力する、交換機的な働きをする。例えば、端子ＶＣがハ
イレベルで端子ＶＣバーがローレベルの時は、トランジ
スタ１５，１８が導通状態で、トランジスタ１３，２０
がハイインピーダンス状態になり、端子Ｐ５に入力した
信号はＰ８に現れ、Ｐ６に入力した信号はＰ７に現れ
る。
チは端子Ｐ５、Ｐ６の信号をＰ７とＰ８のどちらかに出
力する、交換機的な働きをする。例えば、端子ＶＣがハ
イレベルで端子ＶＣバーがローレベルの時は、トランジ
スタ１５，１８が導通状態で、トランジスタ１３，２０
がハイインピーダンス状態になり、端子Ｐ５に入力した
信号はＰ８に現れ、Ｐ６に入力した信号はＰ７に現れ
る。
【００３６】ここで、抵抗器１２がなくバックゲートが
直接接地されている場合は、端子Ｐ５に入力された信号
はハイインピーダンスなトランジスタ１３のドレイン電
極側からバックゲートに容量を介して漏れることにな
る。
直接接地されている場合は、端子Ｐ５に入力された信号
はハイインピーダンスなトランジスタ１３のドレイン電
極側からバックゲートに容量を介して漏れることにな
る。
【００３７】また、抵抗器１７がなければ端子Ｐ６から
入力された信号はハイインピーダンスなトランジスタ２
０のドレイン電極からバックゲート電極へ容量を介して
漏れることになり、スイッチの性能を下げてしまう。
入力された信号はハイインピーダンスなトランジスタ２
０のドレイン電極からバックゲート電極へ容量を介して
漏れることになり、スイッチの性能を下げてしまう。
【００３８】しかし、本実施の形態では抵抗器１２，１
７を有するため、端子Ｐ５，６から入力される信号がハ
イインピーダンスなトランジスタ１３，２０のドレイン
電極からバックゲート電極へ容量を介して漏れるのを防
止することができる。
７を有するため、端子Ｐ５，６から入力される信号がハ
イインピーダンスなトランジスタ１３，２０のドレイン
電極からバックゲート電極へ容量を介して漏れるのを防
止することができる。
【００３９】又、抵抗器１２，１７がバックゲート・接
地間に入ることによりトランジスタ１３，２０の動作に
悪影響を及ぼさない。
地間に入ることによりトランジスタ１３，２０の動作に
悪影響を及ぼさない。
【００４０】次に、第３の実施の形態について説明す
る。図３は第３の実施の形態の回路図である。
る。図３は第３の実施の形態の回路図である。
【００４１】これは、第１の実施の形態である端子Ｐ
１，端子Ｐ２，端子Ｐ３の高周波信号入力端子と端子Ｖ
Ｃ，ＶＣバー制御端子からなる１ブロックをＳＰＤＴス
イッチとした時、端子Ｐ１を端子Ｉ１に接続し、端子Ｐ
２を端子Ｉ２に接続し、端子Ｐ３を端子Ｉ５に接続した
第１のＳＰＤＴスイッチ６０と、端子Ｐ１を端子Ｉ３に
接続し、端子Ｐ２を端子Ｉ４に接続し、端子Ｐ３を端子
Ｉ６に接続した第２のＳＰＤＴスイッチ６１と、端子Ｐ
１を端子Ｉ５に接続し、端子Ｐ２を端子Ｉ６に接続し、
端子Ｐ３を端子Ｉ７に接続した第３のＳＰＤＴスイッチ
６２とからなる。
１，端子Ｐ２，端子Ｐ３の高周波信号入力端子と端子Ｖ
Ｃ，ＶＣバー制御端子からなる１ブロックをＳＰＤＴス
イッチとした時、端子Ｐ１を端子Ｉ１に接続し、端子Ｐ
２を端子Ｉ２に接続し、端子Ｐ３を端子Ｉ５に接続した
第１のＳＰＤＴスイッチ６０と、端子Ｐ１を端子Ｉ３に
接続し、端子Ｐ２を端子Ｉ４に接続し、端子Ｐ３を端子
Ｉ６に接続した第２のＳＰＤＴスイッチ６１と、端子Ｐ
１を端子Ｉ５に接続し、端子Ｐ２を端子Ｉ６に接続し、
端子Ｐ３を端子Ｉ７に接続した第３のＳＰＤＴスイッチ
６２とからなる。
【００４２】次に、動作について説明する。コントロー
ル端子のＶＣ１，ＶＣ２，ＶＣ３の値により、端子Ｉ
１，Ｉ２，Ｉ３，Ｉ４に入力される高周波信号の内一つ
が選択されて端子Ｉ７に出力される。
ル端子のＶＣ１，ＶＣ２，ＶＣ３の値により、端子Ｉ
１，Ｉ２，Ｉ３，Ｉ４に入力される高周波信号の内一つ
が選択されて端子Ｉ７に出力される。
【００４３】第１の実施の形態の説明で述べたように、
各ＳＰＤＴスイッチでの漏れを抑えることができている
ため、複数のＳＰＤＴスイッチにおいても性能を高周波
まで維持することができる。なお、ここでは、３つのＳ
ＰＤＴスイッチで構成する場合について述べたが、より
多数のスイッチで構成しても同様である。
各ＳＰＤＴスイッチでの漏れを抑えることができている
ため、複数のＳＰＤＴスイッチにおいても性能を高周波
まで維持することができる。なお、ここでは、３つのＳ
ＰＤＴスイッチで構成する場合について述べたが、より
多数のスイッチで構成しても同様である。
【００４４】次に、第４の実施の形態について説明す
る。図４は第４の実施の形態の回路図である。
る。図４は第４の実施の形態の回路図である。
【００４５】これは、第２の実施の形態である端子Ｐ
５、端子Ｐ６の高周波信号入力端子、端子Ｐ７、端子Ｐ
８の高周波信号出力端子、端子ＶＣ，ＶＣバー制御端子
からなる１ブロックをＳＰＤＴスイッチとした時、端子
Ｐ５を端子Ｋ１に接続し、端子Ｐ６を端子Ｋ２に接続
し、端子Ｐ７を端子Ｋ３に接続し、端子Ｐ８を端子Ｋ４
に接続した第１のＳＰＤＴスイッチ７０と、端子Ｐ５を
開放とし、端子Ｐ６を端子Ｋ３に接続し、端子Ｐ７を端
子Ｋ５に接続し、端子Ｐ８を端子Ｋ６に接続した第２の
ＳＰＤＴスイッチ７１と、端子Ｐ５を端子Ｋ４に接続
し、端子Ｐ６を開放とし、端子Ｐ７を端子Ｋ７に接続
し、端子Ｐ８を端子Ｋ８に接続した第３のＳＰＤＴスイ
ッチ７２とからなる。
５、端子Ｐ６の高周波信号入力端子、端子Ｐ７、端子Ｐ
８の高周波信号出力端子、端子ＶＣ，ＶＣバー制御端子
からなる１ブロックをＳＰＤＴスイッチとした時、端子
Ｐ５を端子Ｋ１に接続し、端子Ｐ６を端子Ｋ２に接続
し、端子Ｐ７を端子Ｋ３に接続し、端子Ｐ８を端子Ｋ４
に接続した第１のＳＰＤＴスイッチ７０と、端子Ｐ５を
開放とし、端子Ｐ６を端子Ｋ３に接続し、端子Ｐ７を端
子Ｋ５に接続し、端子Ｐ８を端子Ｋ６に接続した第２の
ＳＰＤＴスイッチ７１と、端子Ｐ５を端子Ｋ４に接続
し、端子Ｐ６を開放とし、端子Ｐ７を端子Ｋ７に接続
し、端子Ｐ８を端子Ｋ８に接続した第３のＳＰＤＴスイ
ッチ７２とからなる。
【００４６】次に、動作について説明する。コントロー
ル端子のＶＣ１，ＶＣ２，ＶＣ３の値により、端子Ｋ
１，Ｋ２に入力される高周波信号は出力端子Ｋ５〜Ｋ８
の４個のうちの１個から夫々出力される。
ル端子のＶＣ１，ＶＣ２，ＶＣ３の値により、端子Ｋ
１，Ｋ２に入力される高周波信号は出力端子Ｋ５〜Ｋ８
の４個のうちの１個から夫々出力される。
【００４７】第１の実施の形態の説明で述べたように、
各ＳＰＤＴスイッチでの漏れを抑えることができている
ため、複数のＳＰＤＴスイッチにおいても性能を高周波
まで維持することができる。なお、ここでは、３つのＳ
ＰＤＴスイッチで構成する場合について述べたが、より
多数のスイッチで構成しても同様である。
各ＳＰＤＴスイッチでの漏れを抑えることができている
ため、複数のＳＰＤＴスイッチにおいても性能を高周波
まで維持することができる。なお、ここでは、３つのＳ
ＰＤＴスイッチで構成する場合について述べたが、より
多数のスイッチで構成しても同様である。
【００４８】次に第５の実施の形態について説明する。
図５は第５の実施の形態の回路図である。
図５は第５の実施の形態の回路図である。
【００４９】これは第３の実施の形態のＳＰＤＴスイッ
チ６０とＳＰＤＴスイッチ６２の間に高周波信号増幅の
ためのアンプ６６を接続し、ＳＰＤＴスイッチ６１とＳ
ＰＤＴスイッチ６２の間に高周波信号増幅のためのアン
プ６７を接続したものである。
チ６０とＳＰＤＴスイッチ６２の間に高周波信号増幅の
ためのアンプ６６を接続し、ＳＰＤＴスイッチ６１とＳ
ＰＤＴスイッチ６２の間に高周波信号増幅のためのアン
プ６７を接続したものである。
【００５０】複数のスイッチで構成される多入力出力回
路では、信号が多段のスイッチ回路を通過するため導通
状態のＦＥＴの抵抗でのロスが問題になる場合にはスイ
ッチの段間にアンプ等の信号を処理する回路が入ること
により、多数のスイッチで構成されたものに対しても性
能を維持することができるようになる。
路では、信号が多段のスイッチ回路を通過するため導通
状態のＦＥＴの抵抗でのロスが問題になる場合にはスイ
ッチの段間にアンプ等の信号を処理する回路が入ること
により、多数のスイッチで構成されたものに対しても性
能を維持することができるようになる。
【００５１】次に第６の実施の形態について説明する。
図６は第６の実施の形態の回路図である。
図６は第６の実施の形態の回路図である。
【００５２】これは第４の実施の形態のＳＰＤＴスイッ
チ７０とＳＰＤＴスイッチ７１の間に高周波信号増幅の
ためのアンプ７６を接続し、ＳＰＤＴスイッチ７０とＳ
ＰＤＴスイッチ７２の間に高周波信号増幅のためのアン
プ７７を接続したものである。
チ７０とＳＰＤＴスイッチ７１の間に高周波信号増幅の
ためのアンプ７６を接続し、ＳＰＤＴスイッチ７０とＳ
ＰＤＴスイッチ７２の間に高周波信号増幅のためのアン
プ７７を接続したものである。
【００５３】この回路も第５の実施の形態と同様に、ス
イッチの段間にアンプ等の信号を処理する回路が入るこ
とにより、多数のスイッチで構成されたものに対しても
性能を維持することができるようになる。
イッチの段間にアンプ等の信号を処理する回路が入るこ
とにより、多数のスイッチで構成されたものに対しても
性能を維持することができるようになる。
【００５４】図７は透過損対周波数の特性図である。縦
軸は透過損（ｄＢ）、横軸は入出力信号の周波数（ＧＨ
ｚ）を示す。
軸は透過損（ｄＢ）、横軸は入出力信号の周波数（ＧＨ
ｚ）を示す。
【００５５】これは第１の実施の形態についてコントロ
ール端子ＶＣがハイレベルの時の端子Ｐ２から端子Ｐ３
へのＳパラメータを回路シミュレータを用いて計算した
結果を示している。
ール端子ＶＣがハイレベルの時の端子Ｐ２から端子Ｐ３
へのＳパラメータを回路シミュレータを用いて計算した
結果を示している。
【００５６】同図によれば、入出力周波数が１０0 ＧＨ
ｚ、すなわち１ＧＨｚ以上において本発明ではほとんど
透過損が発生しないのに従来型では次第に透過損が大き
くなることを示している。
ｚ、すなわち１ＧＨｚ以上において本発明ではほとんど
透過損が発生しないのに従来型では次第に透過損が大き
くなることを示している。
【００５７】なお、同図では、１ＧＨｚ以下の周波数で
｜Ｓ２１｜が低下、すなわち透過損が大きくなっている
が、これは信号経路に入れたスイッチと外部をＤＣ的に
切り離すバイパスコンデンサーの影響であり、バイパス
コンデンサーの値を大きくすればより低周波まで｜Ｓ２
１｜を大きなレベルに維持できる。
｜Ｓ２１｜が低下、すなわち透過損が大きくなっている
が、これは信号経路に入れたスイッチと外部をＤＣ的に
切り離すバイパスコンデンサーの影響であり、バイパス
コンデンサーの値を大きくすればより低周波まで｜Ｓ２
１｜を大きなレベルに維持できる。
【００５８】
【発明の効果】本発明によれば、ドレイン、ソース、ゲ
ート及びバックゲートを有するトランジスタの前記ゲー
ト電圧を制御することにより前記ドレイン・ソース間を
電気的に接続又は切断する高周波スイッチ回路であっ
て、その高周波スイッチ回路の前記バックゲートと接地
間に抵抗器を接続したため、ドレインとバックゲート間
及びソースとバックゲート間の容量に起因する高周波電
流の透過損失を低減することができる。
ート及びバックゲートを有するトランジスタの前記ゲー
ト電圧を制御することにより前記ドレイン・ソース間を
電気的に接続又は切断する高周波スイッチ回路であっ
て、その高周波スイッチ回路の前記バックゲートと接地
間に抵抗器を接続したため、ドレインとバックゲート間
及びソースとバックゲート間の容量に起因する高周波電
流の透過損失を低減することができる。
【図１】本発明に係る高周波スイッチ回路の第１の実施
の形態の回路図である。
の形態の回路図である。
【図２】同回路の第２の実施の形態の回路図である。
【図３】同回路の第３の実施の形態の回路図である。
【図４】同回路の第４の実施の形態の回路図である。
【図５】同回路の第５の実施の形態の回路図である。
【図６】同回路の第６の実施の形態の回路図である。
【図７】同回路の透過損対周波数の特性図である。
【図８】従来のＳＰＤＴ構成のスイッチの回路図であ
る。
る。
【図９】トランジスタの等価回路図である。
【図１０】Ｓｉ・ＦＥＴの端子説明図である。
【図１１】Ｓｉ・ＦＥＴの等価回路図である。
【図１２】ＧａＡｓ・ＦＥＴの端子説明図である。
【図１３】ＧａＡｓ・ＦＥＴの等価回路図である。
【図１４】従来のＳｉ・ＦＥＴによる高周波スイッチ回
路の回路図である。
路の回路図である。
１〜３，１２，１７ 抵抗器 ６０〜６２ ＳＰＤＴスイッチ ７０〜７２ ＳＰＤＴスイッチ １３，１５，１８，２０ トランジスタ １１１〜１１４ トランジスタ
Claims (8)
- 【請求項１】 ドレイン、ソース、ゲート及びバックゲ
ートを有するトランジスタの前記ゲート電圧を制御する
ことにより前記ドレイン・ソース間を電気的に接続又は
切断する高周波スイッチ回路であって、 前記バックゲートと接地間に抵抗器を接続したことを特
徴とする高周波スイッチ回路。 - 【請求項２】 第１の端子と第２の端子間に直列接続さ
れる第１及び第２の前記トランジスタと、前記第１の端
子と接地間に接続される第３の前記トランジスタと、前
記第２の端子と接地間に接続される第４の前記トランジ
スタとからなり、前記第１及び第２のトランジスタの接
続点を第３の端子とし、前記第１乃至第４のトランジス
タの前記ゲート電圧を制御することにより、前記第１の
端子と前記第３の端子間及び前記第２の端子と前記第３
の端子間のいずれか一方を電気的に接続することを特徴
とする請求項１記載の高周波スイッチ回路。 - 【請求項３】 第１の端子と第３の端子間に接続される
第１の前記トランジスタと、第１の端子と第４の端子間
に接続される第２の前記トランジスタと、第２の端子と
第３の端子間に接続される第３の前記トランジスタと、
第２の端子と第４の端子間に接続される第４の前記トラ
ンジスタとからなり、前記第１乃至第４のトランジスタ
の前記ゲート電圧を制御することにより、前記第１の端
子及び前記第２の端子を夫々前記第３の端子と前記第４
の端子に接続するか、又は前記第１の端子及び前記第２
の端子を夫々前記第４の端子と前記第３の端子に接続す
ることを特徴とする請求項１記載の高周波スイッチ回
路。 - 【請求項４】 前記トランジスタはＭＯＳトランジスタ
であることを特徴とする請求項１〜３いずれかに記載の
高周波スイッチ回路。 - 【請求項５】 前記トランジスタはジャンクション型ト
ランジスタであることを特徴とする請求項１〜３いずれ
かに記載の高周波スイッチ回路。 - 【請求項６】 請求項２に記載の高周波スイッチ回路を
複数段に接続したことを特徴とする高周波スイッチ回
路。 - 【請求項７】 請求項３に記載の高周波スイッチ回路を
複数段に接続したことを特徴とする高周波スイッチ回
路。 - 【請求項８】 前記高周波スイッチ回路間に増幅回路を
接続したことを特徴とする請求項６又は７記載の高周波
スイッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9041275A JP2964975B2 (ja) | 1997-02-26 | 1997-02-26 | 高周波スイッチ回路 |
| US09/030,777 US6094088A (en) | 1997-02-26 | 1998-02-26 | Radio frequency switch circuit having resistors connected to back gates of transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9041275A JP2964975B2 (ja) | 1997-02-26 | 1997-02-26 | 高周波スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242826A true JPH10242826A (ja) | 1998-09-11 |
| JP2964975B2 JP2964975B2 (ja) | 1999-10-18 |
Family
ID=12603903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9041275A Expired - Lifetime JP2964975B2 (ja) | 1997-02-26 | 1997-02-26 | 高周波スイッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6094088A (ja) |
| JP (1) | JP2964975B2 (ja) |
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