JPH10242985A

JPH10242985A - Ａｔｍスイッチ

Info

Publication number: JPH10242985A
Application number: JP4427697A
Authority: JP
Inventors: Manabu Sai; 学斉; Kenji Sakagami; 上健二坂; Yasuo Unekawa; 川康夫畝
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1997-02-27
Filing date: 1997-02-27
Publication date: 1998-09-11

Abstract

(57)【要約】【課題】低消費電力のシフトレジスタ方式による共有
バッファ型ＡＴＭスイッチを実現する。【解決手段】アドレス生成回路は、セルバッファのセ
ル毎に対応して設けられたアドレス生成ユニットＲＡ０
〜ＲＡｉをバスを介して複数個ループ状に接続して構成
される。各アドレス生成ユニットＲＡ０〜ＲＡｉの位置
関係はセル到着順序に対応しており、下方の方が上方の
セルよりも到着時間が古い。宛先情報レジスタ１１に記
憶された宛先ビットマップにより、空きロウ検出回路１
５は、検出結果が空きの場合はＥＭＰＴＹ信号を出力
し、一方、検索回路２０は出力対象セルが見つかったこ
とを表すＦＩＮＤ信号を出力する。空きロウカウンタ５
０は、ＦＩＮＤ信号及びＥＭＰＴＹ信号に基づき、出力
動作時に新規に空きロウとなった数をカウントするカウ
ンタであり、このカウント値の回数だけシフト動作が行
われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＴＭスイッチ（非
同期転送モードスイッチ）に係り、特に、共有バッファ
型ＡＴＭスイッチにおけるセルバッファのアドレス生成
回路に関する。

【０００２】

【従来の技術】一般に、ＡＴＭスイッチは、ＡＴＭセル
に付加された宛先情報（ルーティングタグ）をもとに、
セルをその宛先に交換する動作を実現するものである。
さらに、ＡＴＭスイッチは、セルを蓄積するセルバッフ
ァの配置によって、入力バッファ型、出力バッファ型、
共有バッファ型に分類される。一般に、バッファ総数を
一定としたときのセル廃棄率特性は、共有バッファ型Ａ
ＴＭスイッチが最も優れているとされる。また、共有バ
ッファ型ＡＴＭスイッチにおけるセルバッファのアドレ
ス管理方式としては、リンクトリスト方式、シフトレジ
スタ方式などが知られている。

【０００３】ところで、ＡＴＭスイッチで実現される機
能の一つに同報機能（マルチキャスト）がある。同報機
能は、入力セルをコピーして複数の出力ポートに出力す
る機能である。しかし、リンクトリスト方式で同報機能
を実現しようとすると、同報セルのスループットに限界
があること、また、セルバッファの有効利用が図れない
ことなどの問題がある。これに対して、シフトレジスタ
方式では、以下に述べるように宛先情報を記憶するレジ
スタを出力リンクと同数用意することにより、同報機能
を容易に実現することができる。

【０００４】図６に、従来のシフトレジスタ型アドレス
生成回路の構成図を示す。アドレス生成回路１００は、
アドレス生成ユニット１１０をバスを介して複数個ルー
プ状に接続して構成される。アドレス生成ユニット１１
０は、セルバッファ２００のセル２１０毎に対応して設
けられている。アドレス生成ユニット１１０は、宛先情
報を記憶する宛先情報レジスタ１１１と、セル２１０が
記憶されているセルバッファ２００のアドレスを記憶す
るアドレスレジスタポインタ１１３と、これらを制御す
るロウ制御回路１１２で構成される。宛先情報入力バス
１２０には、スイッチ入力部よりセルの宛先情報が、ま
た、制御バス１３０には、アドレス生成回路１００の制
御データが、それぞれ転送される。また、アドレスポイ
ンタ出力バス１４０には、セルのセルバッファ２００へ
の書き込みアドレス、セルバッファ２００からの読みだ
しアドレスがそれぞれ転送される。

【０００５】各アドレス生成ユニット１１０の位置関係
はセル到着順序に対応しており、下方にあるアドレス生
成ユニット１１０に対応するセル２１０の方が、上方に
あるアドレス生成ユニット１１０のセル２１０よりも到
着時間が古い。したがって、ある出力リンク行きのセル
２１０を時間順序を守って出力するためには、アドレス
生成回路１００を下方から検索していき、その出力リン
ク行きの宛先情報が記憶されているアドレス生成ユニッ
ト１１０を見つければよい。検索されたアドレス生成ユ
ニット１１０のアドレスポインタレジスタに記憶された
アドレスがセルバッファ２００の読み出しアドレスであ
る。

【０００６】アドレス生成回路１００によるシフトレジ
スタ型のアドレス管理は、入力動作、出力動作、シフト
動作の一連の３つの動作により実現される。

【０００７】まず第１に、入力動作について説明する。
入力動作は、セルが入力されるときに行われる。セル入
力時は、セルに付加された宛先情報がアドレス生成回路
１００に転送され、アドレス生成回路１００の空きロウ
（ＮＵＬＬロウ）が下方から検索される。最初に検索さ
れた空きロウに宛先情報が入力され、そのロウのアドレ
スポインタがセルバッファ２００へ転送されて、セルバ
ッファ２００にセルが書き込まれる。

【０００８】図７に、アドレス生成回路１００の初期状
態の説明図を示す。図７では、アドレス生成回路１００
については、各宛先情報レジスタ１１１に記憶された宛
先情報、及び各アドレスポインタレジスタに記憶された
アドレスポインタの記憶内容を示す。一方、セルバッフ
ァ２００については、アドレス生成ユニット１１０に対
応する各セル２１０の記憶内容を示す。ここで、セルバ
ッファ２００は、０からＮまでのセル２１０−１〜Ｎを
有しており、これに対応してアドレス生成回路１００も
０〜Ｎまでのアドレス生成ユニット１１０−１〜Ｎを有
する。また、「ＮＵＬＬ」は空き状態を示す。そして、
例えば図７に示したものが、初期状態であるとする。

【０００９】ここで、図８に、図７に示す初期状態か
ら、宛先情報「０」を持つセル「Ａ」が入力された場合
のアドレス生成回路の入力動作説明図（１）を示す。図
８に示すように、一番下のアドレス生成ユニット１１０
−０の宛先情報が「０」となり、対応する一番下のセル
２１０−０に「Ａ」が記憶される。

【００１０】つぎに、図９に、図８の状態から、宛先情
報「１」を持つセル「Ｂ」が入力された場合のアドレス
生成回路の入力動作説明図（２）を示す。図９に示すよ
うに、下から２番目のアドレス生成ユニット１１０−１
の宛先情報が「１」となり、対応する位置のセル２１０
−１に「Ｂ」が記憶される。

【００１１】以下同様に、図１０、図１１は、宛先情報
「１」をもつセル「Ｃ」、宛先情報「０」を持つセル
「Ｄ」が、この順序で入力されたときのアドレス生成回
路の入力動作説明図（３）、（４）をそれぞれ図示した
ものである。

【００１２】つぎに第２に、出力動作について説明す
る。出力動作は、セルが出力されるときに行われる。セ
ル出力時は、出力リンクに一致する宛先情報を持つアド
レス生成回路１００のロウが下方から検索され、最初に
検索されたロウのアドレスポインタがセルバッファ２０
０へ転送されて、セルバッファ２００からセル２１０が
読み出される。また、出力動作が実行された際に、出力
されたロウの宛先情報はリセットされる。

【００１３】図１２に、図１１の状態から、出力リンク
「０」（宛先情報が「０」）行きのセル２１０−０が出
力された場合のアドレス生成回路の出力動作説明図
（１）を示す。ここでは、宛先情報「０」のセルが古い
順にすなわち下方から検索され、一番下のロウのアドレ
ス生成ユニット１１０−０の内容が一致するので、それ
に対応する一番下のロウのセル２１０−０が出力され
る。そして、出力されたロウは空きロウとなる。

【００１４】また、図１３に、図１２の状態から、出力
リンク「１」（宛先情報が「１」）行きのセルが出力さ
れた場合のアドレス生成回路の出力動作説明図（２）を
示す。この場合も、上述のように出力動作が実施され
る。

【００１５】つぎに第３に、シフト動作について説明す
る。シフト動作は、出力動作によって生じた空きロウを
詰めるために行われる。シフト動作は、アドレス生成回
路１００の空きロウが下方から検索され、最初に検索さ
れた空きロウのアドレスポインタの値をアドレスポイン
タ出力バス１４０に出力するとともに、そのロウより上
方のロウの値を１段下のロウヘシフトする。アドレスポ
インタ出力バス１４０に出力されたアドレスポインタの
値は最上段のロウへ入力される。

【００１６】図１４に、図１３の状態からシフト動作が
行われた場合のアドレス生成回路のシフト動作説明図
（１）を示す。ここでは、一番下のロウから一番上へ移
動し、残りのロウが下方へシフト動作が行われることに
より、空きロウが１つ詰められたときの様子を示したも
のある。ここで、アドレス生成回路１００では、宛先情
報及びアドレスポインタの両方が、ひとつのロウだけシ
フトされている。

【００１７】図１５は、図１４の状態からさらにシフト
動作が行われて、空きロウが１つ詰められた場合のアド
レス生成回路１００のシフト動作説明図（２）を示す。
この際のシフト動作も、上述したものと同様である。

【００１８】ところで、アドレス生成回路１００におい
て、同報機能は、宛先情報レジスタ１１１を出力ポート
と同数用意することにより、容易に実現することができ
る。図１６に、従来のアドレス生成回路の同報機能の説
明図を示す。

【００１９】ここでは、一例として、出力ポートを４つ
備える場合を説明する。この場合、宛先情報として４ビ
ット設けるようにし、宛先情報レジスタ１１１の各ビッ
トと出力ポートを１対１に対応させる。そして、同報す
べき出力ポートに対しては、対応する宛先情報レジスタ
１１１のビットに”１”を立てる。入力動作、シフト動
作は前述したものと同様であるが、出力動作において、
セル２１０が出力されたロウの出力ポートに対応する宛
先情報ビットのみがリセットされる点が異なる。

【００２０】

【発明が解決しようとする課題】従来において、シフト
処理は、全ての空きロウをシフトレジスタの末尾に書き
戻すために、機械的に１セルサイクル内で出力可能な最
大セル数分を実行していた。ここで、通常最大セル数
は、スイッチの出力リンク数となる。例えば、スイッチ
の出力リンクが８の場合（Ｎ＝８）、シフト処理は８回
実行される。すなわち、シフト処理を８回実行すれば、
出力動作で最大８個のセルが出力され、これに応じて新
規空きロウが最大８個発生することから、論理的に全て
の空きロウのアドレスポイントをシフトレジスタの末尾
に順次書き戻すことができることになる。

【００２１】このような従来技術においては、出力動作
によって新規に発生した空きロウが８本より少ない場
合、不要な書き戻し処理によりアドレス生成回路で無駄
に電力を消費してしまうことになってしまう。ＡＴＭス
イッチがすいていて出力するセルが殆どない場合、この
現象は顕著になる。

【００２２】例えば、総ロウ数５１２で８ビットのアド
レスポインタを備えたアドレス生成回路では、全てのロ
ウが空の状態でシフトを行うと、ロウアドレスＲＡ＝０
のアドレスポインタがシフトレジスタの末尾ロウに書き
戻され、ＲＡ＝１〜５１１のアドレスポインタが全てひ
とつ次段にシフトされる。そのため、結果的に、５１２
＊８ビットのレジスタの内容が無駄に更新されてしま
い、さらに、アドレスポインタリードバスの充放電も無
駄に行われてしまう。もしも８個の空きロウが存在する
と、このような処理を８回無駄に繰り返すことになる。

【００２３】従来技術で上述の様に機械的に１セルサイ
クル内で出力可能な最大セル数（出力リンク数）だけシ
フト動作を行っているのは、ある１セルサイクル内の出
力動作で新規に空きロウとなったロウの個数をカウント
する機能の実現が困難なためである。

【００２４】マルチキャストセルをサポートするスイッ
チでは、単純に出力セル検索でヒットした回数だけカウ
ントしても、そのカウント値が出力動作で新規に空きロ
ウとなった個数を表していない。

【００２５】例えば、ＡＴＭスイッチが８個の出力リン
ク０〜７を備える例で考えると、あるマルチキャストセ
ルが例えば出力リンク３と７行きの場合、このセルがア
ドレス生成回路に新規登録された段階で、宛先ビットマ
ップの３と７の２ビットがセットされている。出力セル
検索で、最初に出力ポート３行きのセル検索でヒットす
ると、ビットマップの３番目のビットのみがクリアされ
るが、７番目のビットはクリアされないため、このロウ
は空きロウにはならない。

【００２６】本発明は、以上の点に鑑み、１セルサイク
ル内の出力動作で新規に空きロウとなったロウの個数を
カウントする機能を設け、シフト動作時に、必要回数だ
けシフトさせることにより、無駄な消費電力を低減させ
たＡＴＭスイッチを提供することを目的とする。

【００２７】

【課題を解決するための手段】本発明によると、セルバ
ッファのアドレスポインタを記憶するアドレスポインタ
レジスタ及び宛先ビットマップを記憶する宛先情報レジ
スタを含むアドレス生成ユニットが複数相互に連結され
たアドレス生成手段と、前記宛先情報レジスタの前記宛
先ビットマップの全ビットがクリアされている空きアド
レス生成ユニットを検索する検索手段と、前記検索手段
により検索された前記空きアドレス生成ユニットの数を
計測する計測手段と、前記計測手段の計測値に応じた回
数だけ、検索された前記空きアドレス生成ユニットより
後段のアドレス生成ユニットの内容をシフトするシフト
処理手段とを備えたＡＴＭスイッチを提供する。

【００２８】

【発明の実施の形態】図１に、本発明におけるアドレス
生成回路の構成図を示す。アドレス生成回路は、アドレ
ス生成ユニット（ロウ）ＲＡ０〜ＲＡｉをバスを介して
複数個ループ状に接続して構成される。また、アドレス
生成回路は、検索回路２０、空きロウ検出バス３０、ア
ドレスポインタ出力バス４０、空きロウカウンタ５０、
ＡＮＤ回路６０、フリップフロップ（Ｆ／Ｆ）７０等を
含む。

【００２９】アドレス生成ユニットＲＡ０〜ＲＡｉは、
セルバッファのセル毎に対応して設けられている。各ア
ドレス生成ユニットＲＡｉは、それぞれ宛先ビットマッ
プ（出力リンク情報、宛先情報）を記憶した宛先情報レ
ジスタ１１−ｉ、アドレスポインタを記憶したアドレス
ポインタレジスタ１２−ｉ、トライステートバッファ１
３−ｉ及び１４−ｉ、検出回路１５−ｉを含む。また、
各アドレス生成ユニットＲＡ０〜ＲＡｉの位置関係はセ
ル到着順序に対応しており、下方にあるアドレス生成ユ
ニットに対応するセルの方が、上方にあるアドレス生成
ユニットのセルよりも到着時間が古い。

【００３０】したがって、ある出力リンク行きのセルを
時間順序を守って出力するためには、アドレス生成ユニ
ットＲＡ０〜ＲＡｉを下方から検索していき、その出力
リンク行きの宛先情報が記憶されているアドレス生成ユ
ニットＲＡ０〜ＲＡｉを見つければよい。検索されたア
ドレス生成ユニットＲＡ０〜ＲＡｉのアドレスポインタ
レジスタ１２−０〜１２−ｉに記憶されたアドレスがセ
ルバッファの読み出しアドレスである。なお、アドレス
ポインタとしては、パリティービットを加えて９ビット
とすることもできる。

【００３１】検索回路２０は、宛先ビットマップ１１−
０〜１１−ｉのオール０デコード検出機能を含む。ま
た、空きロウカウンタ５０は、出力動作時に新規に空き
ロウとなった数をカウントするカウンタである。これら
検索回路２０及び空きロウカウンタ５０には制御信号が
印加される。

【００３２】各ロウは予め、自身のロウが空きロウであ
るかどうかを検出する回路を備えている。この実施の形
態では宛先ビットマップの８ビットをＮＯＲ回路による
検出回路１５に入力して検出している。この空きロウ検
出回路１５の検出結果を、トライステートバッファ１３
を介して１ビットの空きロウ検出バス３０に出力する。
ここで、空きの場合はＥＭＰＴＹ信号を出力する。検索
回路２０は、出力セル検索により出力対象セルが見つか
ったことを表すＦＩＮＤ信号を出力する。ＡＮＤ回路６
０は、この空きロウ検出バス３０の値と検索回路２０か
らのＦＩＮＤ信号とのＡＮＤをとり、フリップフロップ
（Ｆ／Ｆ）７０を介して、空ロウカウンタ５０のインク
リメント信号／デクリメント信号（ＩＮＣ／ＤＥＣ）を
生成する。なお、ここで、ＥＭＰＴＹ信号とＦＩＮＤ信
号のＡＮＤ信号により空きロウカウンタのインクリメン
ト／デクリメントを制御する理由は、もしもＦＩＮＤ信
号のみだとヒットしたロウが空きになったかどうか判断
できないためである。

【００３３】つぎに、本発明によるアドレス生成回路の
動作を説明する。以下の例では、セルバッファは５１２
セルの記憶容量を備え、従って、アドレス生成回路は全
部で５１２本のロウを備える。説明の便宜上、ロウアド
レス０〜５１１にロウＲＡ０〜５１１を割り当てる。ま
た、入出力リンクは＃０〜＃７の８個である。各ロウＲ
Ａ０〜ＲＡ５１１の出力リンクが図１の宛先ビットマッ
プに相当し、宛先情報レジスタ１１に記憶される。ま
た、アドレスポインタＡＰ０〜ＡＰ５１１が、図１のア
ドレスポインタレジスタ１２に記憶される。以下、入力
動作、出力動作、シフト動作の各動作について説明す
る。（入力動作）図２に、本発明によるアドレス生成回路の
入力動作説明図を示す。

【００３４】図２は、８個のセルのセルバッファへの入
力が完了した状態を表している。ロウＲＡ４、７のセル
はユニキャストセルで、それ以外はマルチキャストセル
である。ここで例えば、ロウＲＡ０のセルは出力リンク
＃１、＃２、＃４、＃５の宛先ビットマップを持ってお
り、ロウＲＡＯのセルはこれら複数の出力リンクに出力
される。（出力動作）出力検索は、例えば、最初出力リンク０に
ついて実行し、続いて出力リンク＃１、＃２、…＃７と
順次実行する。また、５１２本のロウで構成されるシフ
トレジスタのロウアドレスの先頭のロウＲＡ０より後段
のロウＲＡ５１２に向けて検索を行う。

【００３５】図２の入力完了状態から出力動作に移行し
て検索を開始すると、以下の検索結果を得る。

【００３６】出力リンク０向けのセル検索でＲＡ１のセ
ルがヒット、出力リンク１向けのセル検索でＲＡ０のセ
ルがヒット、出力リンク２向けのセル検索でＲＡ０のセ
ルがヒット、出力リンク３向けのセル検索でＲＡ２のセ
ルがヒット、出力リンク４向けのセル検索でＲＡ０のセ
ルがヒット、出力リンク５向けのセル倹索でＲＡ０のセ
ルがヒット、出力リンク６向けのセル検索でＲＡ２のセ
ルがヒット、出力リンク７向けのセル検索でＲＡ２のセ
ルがヒット、図３に、本発明によるアドレス生成回路の
出力動作説明図を示す。

【００３７】図３は、以上の８回の出力セル検索が完了
した状態を表している。図３を図２と比較すると、各ロ
ウの宛先ビットマップで、上述のような検索でヒットし
た検索対象の出力リンクに対応するビットはクリアされ
ていることが分かる。

【００３８】この例では、出力動作によって、新規にＲ
Ａ０、２が空きロウとなっている。このため、空きロウ
カウンタ５０はカウント値“２”を保持している。先程
説明した順序で出力検索が実行されるため、各ロウを空
きとする最後の出力リンクがヒットしたとき、空きロウ
カウンタ５０がインクリメントされる。すなわち、空き
ロウカウンタは、出力リンク＃５の検索でロウＲＡ０が
ヒットしたサイクルと、出力リンク＃７の検索でロウＲ
Ａ２がヒットしたサイクルで、それぞれインクリメント
される。（シフト動作）図４に、本発明によるアドレス生成回路
のシフト動作説明図を示す。シフト動作は空きロウカウ
ンタの回数だけ実行される。出力動作により、ロウＲＡ
０，２が新規に空きロウとなったので、ロウＲＡ０、２
のアドレスポインタＡＰ０、ＡＰ２がシフトレジスタ末
尾に順次書き戻される。

【００３９】図４は、２回のシフト動作が完了した状態
を表している。

【００４０】アドレス生成回路の制御部は空きロウカウ
ンタのカウント値の回数だけシフト動作を実行する。ま
た、空ロウカウンタは１回シフトが行われる度にデクリ
メントされる。よって、シフト動作終了時にはカウント
値は“０”を保持している。

【００４１】つぎに、図５に、本発明によるアドレス生
成回路のタイミングチャートを示す。以下、図４によ
り、空きロウカウンタの動作について説明する。

【００４２】まず、出力モード（サイクル０〜７）にお
いて、出力リンク０〜７が宛先のセルを順次サーチす
る。図２に示した入力完了状態では、全ての出力リンク
行きセルが見つかり、サイクル０〜７でＦＩＮＤ信号が
「Ｈ」となっている。

【００４３】ここで、サイクル１，２，４でロウＲＡ０
がヒットする。さらにサイクル５においては、ロウＲＡ
０がヒットし、また、このヒットによりロウアドレスＲ
Ａ０の出力ビットマップが全てクリアされることになる
ので、空きロウカウンタ５０がインクリメントされる。
同様に、サイクル７においては、ロウＲＡ２がヒット
し、また、このヒットによりロウＲＡ２の出力ビットマ
ップが全てクリアされることになるので、空きロウカウ
ンタ５０がインクリメントされる。出力モードが終了し
た時点で空きロウカウンタはカウント値「２」を保持し
ている。

【００４４】つぎに、シフトモード（サイクル１０〜１
７）では、空きロウカウンタのカウント値「２」に応じ
て、２回だけシフト動作を行う。図示のように、サイク
ル１０及び１１で、ロウＲＡ０及びＲＡ２の２回のシフ
ト動作が実行され、空きロウカウンタ５０のカウンタ値
をデクリメントする。制御部は、空きロウカウンタ５０
のカウント値が「０」になった時点で、シフト動作を終
了する。

【００４５】なお、この例では、ビットマップのビット
のクリアは検索サイクル中に実行されることができる。
具体的には、そのロウのヒット信号の立ち上がりエッジ
のタイミングで実行される。ヒット信号は通常検索サイ
クルの後半で立ち上がる。

【００４６】検索されたロウＲＡｉのアドレスポインタ
ＡＰｉは、検索サイクルの終わりに、そのロウのヒット
信号ＨＩＴｉでアドレスポインタ出力バス４０にトライ
ステートバッファを使って出力される。これと同様に、
アドレスポインタＡＰｉを用いてロウＲＡｉの宛先ビッ
トマップのオール０デコード信号を空ロウ検出バス３０
にトライステートバッファを使って、その検索サイクル
の終わりに出力することができる。

【００４７】

【発明の効果】本発明によれば、１セルサイクル内の出
力動作で新規に空きロウとなったロウの個数をカウント
する機能を設け、シフト動作時に、必要回数だけシフト
させることにより、無駄な消費電力を低減させることが
できる。そのため、従来に比べて、低消費電力のシフト
レジスタ方式による共有バッファ型ＡＴＭスイッチを実
現することができる。

【図面の簡単な説明】

【図１】本発明におけるアドレス生成回路の構成図。

【図２】本発明のアドレス生成回路の入力動作説明図。

【図３】本発明のアドレス生成回路の出力動作説明図。

【図４】本発明のアドレス生成回路のシフト動作説明
図。

【図５】本発明のアドレス生成回路によるタイミングチ
ャート。

【図６】従来のシフトレジスタ型アドレス生成回路の構
成図。

【図７】従来のアドレス生成回路の初期状態説明図。

【図８】従来のアドレス生成回路の入力動作説明図。

【図９】従来のアドレス生成回路の入力動作説明図。

【図１０】従来のアドレス生成回路の入力動作説明図。

【図１１】従来のアドレス生成回路の入力動作説明図。

【図１２】従来のアドレス生成回路の出力動作説明図。

【図１３】従来のアドレス生成回路の出力動作説明図。

【図１４】従来のアドレス生成回路のシフト動作説明
図。

【図１５】従来のアドレス生成回路のシフト動作説明
図。

【図１６】従来のアドレス生成回路での同報機能説明
図。

【符号の説明】

１１宛先情報レジスタ１２アドレスポインタレジスタ１３、１４トライステートバッファ１５検出回路２０検索回路３０空きロウ検出バス４０アドレスポインタ出力バス５０空きロウカウンタ６０ＡＮＤ回路７０フリップフロップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者畝川康夫神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内

Claims

【特許請求の範囲】

【請求項１】セルバッファのアドレスポインタを記憶す
るアドレスポインタレジスタ及び宛先ビットマップを記
憶する宛先情報レジスタを含むアドレス生成ユニットが
複数相互に連結されたアドレス生成手段と、前記宛先情報レジスタの前記宛先ビットマップの全ビッ
トがクリアされている空きアドレス生成ユニットを検索
する検索手段と、前記検索手段により検索された前記空きアドレス生成ユ
ニットの数を計測する計測手段と、前記計測手段の計測値に応じた回数だけ、検索された前
記空きアドレス生成ユニットより後段のアドレス生成ユ
ニットの内容をシフトするシフト処理手段とを備えたＡ
ＴＭスイッチ。
【請求項２】セルバッファのアドレスポインタを記憶す
るアドレスポインタレジスタ及び宛先ビットマップを記
憶する宛先情報レジスタを含むアドレス生成ユニットが
複数相互に連結されたアドレス生成手段と、所望の前記出力リンク行きのセルが格納されている前記
アドレス生成ユニットの前記アドレスポインタを出力す
る出力処理手段と、前記アドレス生成手段の前記宛先情報レジスタの前記宛
先ビットマップの全ビットがクリアされている空きアド
レス生成ユニットを検索する検索手段と、前記出力処理手段による出力後に前記検索手段により検
索された前記空きアドレス生成ユニットの数を計測する
計測手段と、前記計測手段の計測値に応じた回数だけ、検索された前
記空きアドレス生成ユニットの前記アドレスポインタを
最下位のアドレス生成ユニットに書き込むとともに、検
索された前記空きアドレス生成ユニットより後段のアド
レス生成ユニットの内容をシフトするシフト処理手段と
を備えたＡＴＭスイッチ。
【請求項３】新たなセルが入力される毎に、前記空きア
ドレス生成ユニットに前記新たなセルの宛先ビットマッ
プを記憶する入力処理手段をさらに備えた請求項１又は
２に記載のＡＴＭスイッチ。
【請求項４】前記出力処理手段は、所定順序の出力リンクに基づいて所定のアドレス順序で
前記宛先情報レジスタの前記宛先ビットマップを検索
し、検索対象としてヒットした前記アドレス生成ユニッ
トの前記アドレスポイントを出力するとともに、前記ヒ
ットした前記アドレス生成ユニットの前記宛先情報レジ
スタの検索対象とされた出力リンクに対応する前記宛先
ビットマップのビットをクリアすることを特徴とする請
求項２又は３のいずれかに記載のＡＴＭスイッチ。
【請求項５】前記計測手段は、前記出力処理手段による前記宛先ビットマップのビット
クリア後に、その宛先情報レジスタの宛先ビットマップ
の全ビットがクリアになっていた場合にカウントし、そ
のカウント値に応じてシフト処理回数を決定することを
特徴とする請求項１乃至４のいずれかに記載のＡＴＭス
イッチ。