JPH10243231A - 画像データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 二値化処理の処理速度を高速化する。 【解決手段】 輪郭強調処理のフィルタ回路１１と二値
化処理の誤差拡散回路１２とをアクセス制御回路１３を
介してメモリ回路１４に接続する。アクセス制御回路１
３は、フィルタ回路１１からの画像データＤ3(n)と誤差
拡散回路１２からの誤差データＥ1(n)とをメモリ回路１
４に書き込むと共に、メモリ回路１４から画像データＤ
3(n)及び誤差データＥ1(n)を読み出してフィルタ回路１
１及び誤差拡散回路１２に供給する。このとき、アクセ
ス制御回路１３は、フィルタ回路１１と誤差拡散回路１
２とにおける演算のタイミングのずれに合わせて画像デ
ータＤ3(n)の出力を誤差データＥ1(n)の出力に対して遅
らせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多値で表示される
画像を二値で擬似的に表示する二値画像データを生成す
る画像データ処理装置に関する。

【０００２】

【従来の技術】紙面に描かれた文字または図形を読み取
るファクシミリやイメージスキャナ等の撮像装置では、
ラインセンサを被写体原稿に対して一定のピッチで相対
的に移動させながら撮像を繰り返すことにより、１画面
分の画像信号を得らるように構成している。また、撮像
装置から得られる画像信号をプリンタにより紙面に印字
する際には、画像信号に対してディザや誤差拡散を用い
た二値化処理を施すことにより、画像の濃淡をドットの
粗密によって擬似的に表現するようにしている。

【０００３】図１０は、ラインセンサを用いた撮像装置
の構成を示すブロック図である。ラインセンサ１は、複
数の受光画素１ａ、シフトレジスタ１ｂ及び出力部１ｃ
が共通の半導体基板上に集積化されて形成される。フォ
トダイオードからなる複数の受光画素１ａは、直線状に
配列され、被写体からの入射光に応答して発生する情報
電荷をそれぞれ蓄積する。電荷結合素子（ＣＣＤ）から
なるシフトレジスタ１ｂは、受光画素１ａの配列に沿っ
て配置され、各ビットに複数の受光画素１ａの各々が接
続される。このシフトレジスタ１ｂは、多相の転送クロ
ックφhによりパルス駆動され、各受光画素１ａから各
ビットに取り込んだ情報電荷を出力部１ｃ側へ順次転送
出力する。出力部１ｃは、シフトレジスタ１ｂから１ビ
ット単位で出力される情報電荷を蓄積する容量を含み、
各ビットの情報電荷の量を電圧値に変換して画像信号Ｙ
(t)として出力する。この出力部１ｃでは、転送クロッ
クφhに同期したリセットクロックφrを受け、容量に蓄
積された情報電荷を繰り返し排出させるようにして、１
ビット単位での電荷量／電圧値変換を可能にしている。

【０００４】クロック発生回路２は、一定の周期を有す
る基準クロックに基づいて、転送クロックφh及びリセ
ットクロックφrを生成し、ラインセンサ１のシフトレ
ジスタ１ｂ及び出力部１ｃへ供給する。同時に、シフト
レジスタ１ｂの転送動作に同期し、１ライン分の情報電
荷の転送出力が完了する毎に立ち上げられるライン送り
パルスＬＴを発生する。このライン送りパルスＬＴは、
後述するモータ駆動回路４へ供給される。

【０００５】ステップモータ３は、ラインセンサ１また
は被写体原稿の移送動機構を駆動し、ラインセンサ１と
被写体原稿とを一定のピッチで一方向へ相対的に移動さ
せる。モータ駆動回路４は、クロック発生回路２から供
給されるライン送りパルスＬＴに応答し、被写体原稿に
対するラインセンサ１の相対位置を一定のピッチで移動
させるようにステップモータ３を回転駆動する。これに
より、ステップモータ３によって駆動される移送機構の
移送ピッチに従う間隔で被写体原稿がラインセンサ１よ
り読み取られる。

【０００６】以上のようにして生成される画像信号Ｙ
(t)は、サンプルホールドや基準レベルクランプ等の処
理を受けた後、ディザ法や誤差拡散法等により二値化さ
れる。例えば、ディザ法による二値化処理においては、
複数の判定基準値がランダムに配置されるディザマトリ
クスに基づいて、量子化された画像信号の各値が各マト
リクス領域で二値化される。また、誤差拡散法による二
値化処理においては、判定の基準値を固定とし、二値化
によって生じる誤差を周辺の画素へ分配しながら量子化
された画像信号の各値が二値化される。近年において
は、より高画質な画像を得られる誤差拡散法が用いられ
る傾向にある。

【０００７】図１１は、ラインセンサから出力される画
像信号に対して二値画像データを生成する画像データ処
理装置の構成の一例を示すブロック図である。画像デー
タ処理装置は、アナログ処理回路５、歪み補正回路６、
解像度変換回路７、ガンマ補正回路８、フィルタ回路９
及び二値化回路１０より構成される。この画像データ処
理装置は、図１０に示す撮像装置から出力される画像信
号Ｙ(t)に対して二値画像データＢ(n)を生成する。

【０００８】アナログ処理回路５は、ラインセンサ１か
ら入力される画像信号Ｙ(t)に対し、サンプルホール
ド、基準レベルクランプ等の各種のアナログ処理を施し
た後、ラインセンサ１の出力動作に同期して画像信号Ｙ
(t)を量子化する。これにより、ラインセンサ１の各受
光画素１ａからの出力を適数ビットのデジタルデータで
表す画像データＤ0(n)が生成される。歪み補正回路６
は、被写体原稿からの光をラインセンサ１へ導入する光
学系の歪みに起因する、いわゆるシェーディング歪みを
補正し、アナログ処理回路５から入力される画像データ
Ｄ0(n)に対して補正された画像データＤ1(n)を出力す
る。

【０００９】解像度変換回路７は、ラインセンサ１の画
素ピッチが二値画像データＢ(n)を印字（表示）するプ
リンタ（モニタ）の画素ピッチに一致しないとき、印字
系の画素ピッチに対応させるように画像データＤ1(n)に
対して補間または間引き処理を施す。例えば、ラインセ
ンサの受光画素の配列ピッチがプリンタの印字ピッチに
対して２倍のとき、デジタル画像データＤ1(n)の各値を
隣り合う２画素で平均化し、その平均値で各値の間を補
間するようにしてデジタル画像データＤ2(n)を生成す
る。逆に、ラインセンサの受光画素の配列ピッチがプリ
ンタの印字ピッチに対して１／２倍のとき、デジタル画
像データＤ1(n)の各値を２画素単位で平均化して１画素
分とし、デジタル画像データＤ1(n)の数を１／２に間引
くようにしてデジタル画像データＤ2(n)を生成する。こ
れにより、プリンタの画素ピッチに対応した画像データ
Ｄ2(n)が生成される。ガンマ補正回路８は、画像を表示
する際の視覚的な非線形性を補正するものであり、解像
度変換回路７から入力されるデジタル画像データＤ2(n)
に対して非線形変換されたデジタル画像データＤ3(n)を
生成する。尚、ガンマ補正回路８から出力されるデジタ
ル画像データＤ3(n)については、ラインセンサから得ら
れる画像情報を多値で表示するためのデータとして、そ
のまま出力することも可能である。

【００１０】フィルタ回路９は、ガンマ補正回路８から
入力される画像データＤ3(n)に対し、目標画素とその目
標画素に隣接する画素とのレベル差を強調する輪郭強調
処理を施し、画像データＤ4(n)として誤差拡散回路１０
へ供給する。このフィルタ回路９においては、例えば、
目標画素に対して、ラインセンサ１の主走査方向に隣接
する画素及び副走査方向に隣接する画素に対するレベル
差の平均値に所定の係数を乗じて目標画素の値に加算す
るように構成される。誤差拡散回路１０は、フィルタ回
路９から入力される画像データＤ4(n)の各値を中間値近
くに設定される判定基準値と比較し、判定基準値を超え
ているか否かによって「１」または「０」の二値に変換
する。このとき、二値化によって生じる誤差分が、周辺
の隣接画素へ所定の割合で分配される。これにより、画
像データＤ4(n)によって多階調で表される中間調が、ド
ットの粗密で擬似的に表される二値画像データＢ0(n)が
生成される。

【００１１】

【発明が解決しようとする課題】１行単位で連続する画
像信号Ｙ(t)を連続的に処理する画像データ処理装置に
おいては、フィルタ回路９及び誤差拡散回路１０におい
て、適数ライン分の情報（画像データ、誤差データ等）
を記憶する必要が生じる。例えば、フィルタ回路９にお
いて、目標画素とこの目標画素に対して副走査方向に隣
接する画素との差を得る場合には、目標画素を含む行及
びその上下の行の画像データＤ3(n)が必要となるため、
少なくとも２行分の画像データＤ3(n)が記憶される。ま
た、誤差拡散回路１０において、目標画素の二値化誤差
を次のラインの画素へ分配する場合には、少なくとも、
１行分の誤差データが記憶される。

【００１２】上述の画像データ処理装置を集積回路とし
て１チップ構成とする場合、メモリセルを小さくできる
ＤＲＡＭ(Dynamic Random Access Memory)を用いてフィ
ルタ回路９及び誤差拡散回路１０に接続されるメモリ回
路が設けられる。このメモリ回路は、フィルタ回路９及
び誤差拡散回路１０で共通に設けられ、フィルタ回路９
及び誤差拡散回路１０からそれぞれ時分割にアクセスで
きるように構成される。そして、このメモリ回路では、
フィルタ回路９に対応する画像データＤ3(n)と誤差拡散
回路１０に対応する誤差データとがそれぞれ個別のアド
レスに記憶される。

【００１３】メモリ回路に対してフィルタ回路９及び誤
差拡散回路１０から時分割でアクセスする場合、アクセ
スに要する時間が長くなり、連続して入力される画像信
号Ｙ(t)の処理に追従できなくなるおそれがある。特
に、メモリ回路がＤＲＡＭで構成される場合、ＤＲＡＭ
のメモリセルの特性上、アクセス速度の高速化には限界
があるため、メモリ回路に対するフィルタ回路９及び誤
差拡散回路１０のアクセス速度の向上は、重要な課題と
なっている。

【００１４】そこで本発明は、メモリ回路に対するアク
セスを効率化して高速の処理に対応できるようにするこ
とを目的とする。

【００１５】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、１行単位で連続し、被写体画像を構成する各画素を
多階調で表示する多値画像データに対して二値化処理を
施し、上記被写体原稿を二値で擬似的に表示する二値画
像データを生成する画像データ処理装置において、目標
画素を表す多値画像データの値を隣接画素を表す多値画
像データの値との差に応じて増減し、目標画素と隣接画
素との間で各多値画像データの値の差を強調するフィル
タ回路と、隣接画素と値の差が強調された上記多値画像
データを所定の判定基準値と比較し、その比較結果に応
じて二値画像データを生成すると共に、二値化により生
じる誤差を周辺の画素の多値画像データへ分配して加算
する誤差拡散回路と、上記多値画像データ及び上記誤差
拡散回路で生じる誤差を表す誤差データを１行単位で複
数行分記憶すると共に、記憶した多値データ及び誤差デ
ータを所定の順序で読み出して上記フィルタ回路及び上
記誤差拡散回路へ順次供給するメモリ回路と、上記メモ
リ回路から読み出される上記多値画像データ及び上記誤
差データの一方を上記フィルタ回路と上記誤差拡散回路
との演算処理のタイミングの差に応じて所定の期間遅延
して上記フィルタ回路及び上記誤差拡散回路へ供給する
アクセス制御回路と、を備えたことにある。

【００１６】本発明によれば、メモリ回路に対するフィ
ルタ回路及び誤差拡散回路のアクセスを制御するアクセ
ス制御回路を設けたことにより、アクセス時のアドレス
の変更を最小限にしてアクセス速度を速くすることがで
きる。

【００１７】

【発明の実施の形態】図１は、本発明の画像データ処理
装置の構成を示すブロック図であり、図２は、この画像
データ処理装置に用いられるメモリ回路のアドレス構成
を示す模式図である。画像データ処理装置は、アナログ
処理回路５、歪み補正回路６、解像度変換回路７、ガン
マ補正回路８に加えて、フィルタ回路１１、誤差拡散回
路１２、アクセス制御回路１３及びメモリ回路１４より
構成される。この画像データ処理装置は、１行単位で連
続する画像信号に対して二値化処理を施すものであり、
アナログ処理回路５からガンマ補正回路８までの構成
は、図１１に示す画像データ処理装置と同一である。

【００１８】フィルタ回路１１は、ガンマ補正回路８か
ら入力される画像データＤ3(n)に対し、目標画素とその
目標画素に隣接する画素とのレベル差を強調する輪郭強
調処理を施す。この輪郭強調処理では、目標画素に対応
する画像データＤ3(B2)に加えて、目標画素の上下に隣
接する画素に対応する画像データＤ3(A2)及び目標画素
の左右に隣接する画素に対応する画像データＤ3(B1)、
Ｄ3(B3)が必要になる。このとき、目標画素の下に隣接
する画素を含む行の画像データＤ3(n)は、ガンマ補正回
路８から直接入力されるものが用いられる。これに対し
て、目標画素を含む行の画像データＤ3(n)と目標画素の
上に隣接する画素を含む行の画像データＤ3(n)とは、ア
クセス制御回路１３を介してメモリ回路１４から供給さ
れるものが用いられる。尚、ガンマ補正回路８から入力
される画像データＤ3(n)は、フィルタ回路１１で演算に
用いられると同時に、次の行の画像データＤ3(n)の処理
に備えてアクセス制御回路１３からメモリ回路１４に書
き込まれる。フィルタ回路１１においては、例えば、目
標画素の上下に隣接する２画素及び左右に隣接する２画
素に対するレベル差の平均値に所定の係数を乗じて目標
画素に対応する画像データＤ3(B2)の値に加算するよう
に構成される。これにより、画像データＤ3(n)に対して
輪郭強調された画像データＤ4(n)が生成され、誤差拡散
回路１２へ供給される。

【００１９】誤差拡散回路１２は、輪郭強調された画像
データＤ4(n)の各値を中間値近くに設定される判定基準
値と比較し、判定基準値を超えているか否かによって
「１」または「０」の二値に変換する。このとき、中間
調を表している値も「１」または「０」の何れかで表さ
れることから、この変換された値と実際の値との差が二
値化誤差データＥ0(n)として取り出される。そして、二
値化誤差データＥ0(n)は、所定の割合で振り分けられ、
目標画素の次列あるいは次行の隣接画素へ分配され、そ
の画素に対応する画像データＤ4(n)に加算される。尚、
目標画素の画像データＤ4(n)についても、前列及び前行
の画素からの誤差データＥ0(n)の分配分が二値化判定の
前に加算される。例えば、二値化誤差データＥ0(n)は、
次列の画素の画像データＤ4(n)が入力されるまで保持さ
れて誤差分配のための演算処理に用いられると共に、次
行への振り分けの演算に備えてアクセス制御回路１３か
らメモリ回路１４へ書き込まれる。また、前行の画素か
ら目標画素への誤差データＥ0(n)の分配については、前
行の画素の二値化で生じた二値化誤差データＥ0(n)が、
画像データＤ4(n)に対して２画素分先行するように、ア
クセス制御回路１３を通じてメモリ回路１４から読み出
される。そして、誤差拡散回路１２内部に保持され、３
画素分の画像データＤ3(n)が順次入力される過程で、そ
の都度演算処理に用いられる。これにより、画像データ
Ｄ4(n)によって多階調で表される中間調が、ドットの粗
密で擬似的に表される二値画像データＢ(n)が生成され
る。

【００２０】アクセス制御回路１３は、フィルタ回路１
１に取り込まれる画像データＤ3(n)及び誤差拡散回路１
２で生成される誤差データＥ0(n)を受け取り、順次メモ
リ回路１４へ書き込む。また、メモリ回路１４に記憶さ
れた画像データＤ3(n)及び誤差データＥ0(n)を読み出
し、フィルタ回路１１及び誤差拡散回路１２へそれぞれ
供給する。このとき、アクセス制御回路１３は、画像デ
ータＤ3(n)及び誤差データＥ0(n)の書き込みまたは読み
出しの何れかにおいて、所定の画素数の処理が行われる
一定の期間だけ画像データＤ3(n)と誤差データＥ0(n)と
の間に時間差を与える。即ち、フィルタ回路１１で用い
られる画像データＤ3(n)は、目標画素と同一列の画素に
対応してアクセスされるのに対し、誤差拡散回路１２で
用いられる誤差データＥ0(n)は、目標画素と同一行の画
素に加えて、異なる列の画素に対応してアクセスされ
る。このため、ある目標画素に対応した画像データＤ3
(n)及び誤差データＥ0(n)をメモリ回路１４の同一アド
レスに記憶した場合、次行の処理において、その画像デ
ータＤ3(n)及び誤差データＥ0(n)は、異なるタイミング
でフィルタ回路１１及び誤差拡散回路１２に供給する必
要が生じる。そこで、このタイミングのずれを調整する
ため、アクセス制御回路１３が画像データＤ3(n)及び誤
差データＥ0(n)のアクセスに時間差を与えるようにして
いる。

【００２１】メモリ回路１４は、データの読み出し／書
き込みが自由なメモリ、例えば、ＤＲＡＭであり、フィ
ルタ回路１１及び誤差拡散回路１２からアクセス制御回
路１３を通して入力される画像データＤ3(n)及び誤差デ
ータＥ0(n)を記憶する。このメモリ回路１４は、２つの
画像データＤ3(n)と１つの誤差データＥ0(n)とを１ワー
ドとして同一アドレスに記憶できるように構成され、各
データの読み出し及び書き込みをパラレルあるいはシリ
アルに行うようにしている。例えば、図２に示すよう
に、１ワードが２０ビットで構成されるメモリ回路１４
に対して、画像データＤ3(n)に６ビット×２、誤差デー
タＥ0(n)に８ビットがそれぞれ割り当てられ、これらの
２０ビットのデータがアクセス制御回路１３からアクセ
スされる。

【００２２】このように、アクセス制御回路１３を通じ
てフィルタ回路１１及び誤差拡散回路１２からメモリ回
路１４にアクセスするようにしたことで、アドレスを切
り換えずに画像データＤ3(n)及び誤差データＥ0(n)の読
み出しを完了させることができる。換言すれば、１画素
の処理過程において、フィルタ回路１１及び誤差拡散回
路１２からメモリ回路１４に対する読み出しアドレスの
指定を書き込みアドレスの指定と同様に１回とすること
ができる。

【００２３】図３は、アクセス制御回路１３の構成の一
例を示すブロック図であり、図４は、メモリ回路１４の
書き込みアドレスと読み出しアドレスとの関係を示すタ
イミング図、図５は、アクセス制御回路１３及びメモリ
回路１４の動作を説明するタイミング図である。これら
の図においては、画像データＤ3(n)及び誤差データＥ0
(n)を読み出す際に画像データＤ3(n)を誤差データＥ0
(n)に対して２クロック遅らせる場合を示している。

【００２４】アクセス制御回路１３は、メモリ回路１４
に対して並列に接続された一対のラッチ２１、２２と、
このラッチ２１、２２の出力にそれぞれ接続されるシフ
トレジスタ２３、２４より構成される。第１及び第２の
ラッチ２１、２２は、メモリ回路１４の読み出し動作を
許可する読み出しイネーブル信号ＲＥに同期したラッチ
信号ＬＡＴに応答して動作し、メモリ回路１４から読み
出される画像データＤ4(n)及び誤差データＥ0(n)をそれ
ぞれラッチする。例えば、メモリ回路１４から画像デー
タＤ3(n)６ビット×２及び誤差データＥ0(n)８ビットを
含む２０ビットのデータが読み出されるとき、第１のラ
ッチ回路２１は、８ビットの誤差データＥ0(n)部分をラ
ッチし、第２のラッチ回路２２は、６ビット×２の画像
データＤ3(n)部分をラッチする。第１のラッチ２１に接
続される第１のシフトレジスタ２３は、１組のＤフリッ
プフロップ回路であり、第１のラッチ２１にラッチされ
た誤差データＥ0(n)を基準クロックＣＬＫに従うタイミ
ングで１クロック期間遅らせて誤差拡散回路１２へ供給
する。第２のラッチ２２に接続される第２のシフトレジ
スタ２４は、直列に接続された３組のＤフリップフロッ
プ回路であり、第２のラッチ２２にラッチされた２画素
分の画像データＤ3(n)を基準クロックＣＬＫに従うタイ
ミングで３クロック期間遅らせてフィルタ回路１１へ供
給する。ここで、基準クロックＣＬＫは、アナログ処理
回路５での量子化の際のクロックに一致するものであ
り、１クロック周期で１画素分の処理を完了するように
構成される。

【００２５】このように、１段のシフトレジスタ２３と
３段のシフトレジスタ２４とを並列に設けたことによ
り、各シフトレジスタ２３、２４から得られる誤差デー
タＥ0(n)と画像データＤ3(n)とでは、アクセス制御回路
１３からの出力段階で互いに２クロック期間の差が生じ
る。この差は、誤差拡散回路１２が誤差データＥ0(n)を
メモリ回路１４に書き込んでから次に読み出すまでの周
期と、フィルタ回路１１が画像データＤ3(n)をメモリ回
路１４に書き込んでから次に読み出すまでの周期との差
に対応している。例えば、図４に示すように、誤差拡散
回路１２からのアクセスは、書き込みアドレスに対して
読み出しアドレスが２周期分先行しているのに対し、フ
ィルタ回路１１からのアクセスは、書き込みアドレスに
一致している。この誤差拡散回路１２の書き込みアドレ
スの先行分を吸収するように、アクセス制御回路１３
は、同じアドレスに記憶された画像データＤ3(n)及び誤
差データＥ0(n)を同じタイミングで読み出しながら、画
像データＤ3(n)のみを２クロック期間遅らせるようにし
ている。

【００２６】尚、このアクセス制御回路１３は、フィル
タ回路１１からメモリ回路１４へ書き込まれる画像デー
タＤ3(n)及び誤差拡散回路１２からメモリ回路１４へ書
き込まれる誤差データＥ0(n)については、互いに差を与
えることなく、それぞれ同じタイミングで書き込むよう
にしている。メモリ回路１４のアドレスの指定ＡＤＲ
は、図５に示すように、基準クロックＣＬＫの半周期毎
に、書き込み用のアドレスと読み出し用のアドレスとが
交互に繰り返される。このとき、読み出しアドレスは、
書き込みアドレスに対して２クロック分先行している。
このように、読み出しアドレスを書き込みアドレスに対
して先行させておけば、アクセス制御回路１３において
画像データＤ3(n)の読み出しを誤差データＥ0(n)に対し
て２クロック期間だけ遅らせたとき、画像データＤ3(n)
に対する読み出しアドレスと書き込みアドレスとが一致
するようになる。そして、誤差データＥ0(n)の読み出し
については、読み出しアドレスの先行分がそのまま用い
られる。ここで、誤差データＥ0(n)に対する読み出しア
ドレスの先行期間は、誤差拡散回路１２において、目標
画素の二値化誤差を次行の何画素に分配するかによって
決定される。

【００２７】図７は、フィルタ回路１１の構成を示すブ
ロック図である。この図においては、図６に示すよう
に、目標画素Ｂ２に対して上下方向及び左右方向に隣接
する画素Ａ１〜Ａ３、Ｂ１、Ｂ３、Ｃ１〜Ｃ３とのレベ
ル差を強調する場合を示す。フィルタ回路１１は、第１
〜第４のラッチ３１〜３４、第１、第２の加算器３５、
３６、第１、第２の乗算器３７、３８、第１、第２の減
算器３９、４０、第３、第４の乗算器４１、４２、第
３、第４の加算器４３、４４及び制限器４５より構成さ
れる。

【００２８】第１のラッチ３１は、アクセス制御回路１
３に接続され、メモリ回路１４からアクセス制御回路１
３を介して順次読み出される目標画素Ｂ２を含む行の画
像データＤ3(b)を１画素分ずつ保持し、その画像データ
Ｄ3(b)を第２のラッチ３２へ順次供給する。第２のラッ
チ３２は、第１のラッチ３１に接続され、第１のラッチ
３１から１画素毎に入力される画像データＤ3(b)を保持
し、第１の加算器３５へ供給する。これにより、第１の
ラッチ３１には、目標画素Ｂ２の画像データが保持さ
れ、第２のラッチ３２には、目標画素Ｂ２の前列（図面
右側）の画素Ｂ３の画像データが保持される。

【００２９】第３のラッチ３３は、ガンマ補正回路８に
接続され、所定の処理を経てガンマ補正回路８から出力
される、目標画素Ｂ２の次行の画素Ｃ２を含む行の画像
データＤ3(c)を１画素分ずつ保持し、その画像データＤ
3(c)を第２の加算器３６へ順次供給する。第４のラッチ
３４は、アクセス制御回路１３に接続され、メモリ回路
１４からアクセス制御回路１３を介して順次読み出され
る目標画素Ｂ２の前列の画素Ａ２を含む行の画像データ
Ｄ3(a)を１画素分ずつ保持し、第２の加算器３６へ順次
供給する。

【００３０】第１の加算器３５は、メモリ回路１４から
読み出される目標画素Ｂ２の次列（図面左側）の画素Ｂ
１の画像データＤ3(b)及び第２のラッチ３２に保持され
た画像データＤ3(b)を互いに加算し、その加算値を第１
の乗算器３７へ供給する。第２の加算器４１は、第３の
ラッチ３３に保持された画像データＤ3(c)と第４のラッ
チ３４に保持された画像データＤ3(a)とを互いに加算
し、その加算値を第２の乗算器３８へ供給する。第１及
び第２の乗算器３７、３８は、第１及び第２の加算器３
５、３６の各加算値に係数１／２を乗算し、その乗算結
果を第１及び第２の減算器３９、４０へ供給する。通
常、バイナリデータに対する１／２の乗算は、データを
下位ビット側へ１ビットシフトさせることによって容易
に実行できる。これにより、第１の減算器３９には、目
標画素Ｂ２に対して水平方向に隣接する画素Ｂ１、Ｂ３
に対応するデジタル画像データＤ3(b)の平均値が入力さ
れ、第２の減算器４０には、垂直方向に隣接する画素Ａ
２、Ｃ２に対応するデジタル画像データＤ3(a)の平均値
が入力される。

【００３１】第１の減算器３９は、目標画素Ｂ２に対応
するデジタル画像データＤ3(b)から画素Ｂ１、Ｂ２に対
応するデジタル画像データＤ3(b)の平均値を減算し、そ
の減算値を第３の乗算器４１へ供給する。同様に、第２
の減算器４０は、目標画素Ｂ２に対応するデジタル画像
データＤ3(b)から画素Ａ２、Ｃ２に対応するデジタル画
像データＤ3(a)、Ｄ3(c)の平均値を減算し、その減算値
を第４の乗算器４２へ供給する。第３、第４の乗算器４
１、４２は、第１、第２の減算器３９、４０の減算結果
にそれぞれ所定の係数を乗算し、その乗算結果を第３の
加算器４３へ供給する。これら第３、第４の乗算器４
１、４２は、例えば、ビットシフトにより２のべき乗倍
（１／２、１／４、１／８等を含む）を得るものであ
り、第１の減算器３９の減算値をｍビット、第２の減算
器４０の減算値をｎビットだけ、それぞれシフトするよ
うに構成される。

【００３２】第３の加算器４３は、第３、第４の乗算器
４１、４２の乗算結果を互いに加算し、その加算値を第
４の加算器４４へ供給する。そして、第４の加算器４４
は、第１のラッチ３１から入力される目標画素Ｂ２に対
応するデジタル画像データＤ3(b)と第３の加算器４３で
得られる加算値とを加算し、その加算値を制限器４５を
通して出力する。制限器４５は、第３の加算器４３また
は第４の加算器４４の加算処理でオーバーフローが発生
したとき、出力を最大値に固定するものであり、第３、
第４の加算器４４、４５のオーバーフローによる誤演算
を防止する。この結果、フィルタリング処理が完了した
画像データＤ4(n)が出力される。

【００３３】図９は、誤差拡散回路１２の構成を示すブ
ロック図である。この図においては、図８に示すよう
に、目標画素Ｂ２の二値化処理で生じた誤差を次列（主
走査方向の下流側）に隣接する画素Ｂ３及び次ラインで
隣接する画素Ｃ１、Ｃ２、Ｃ３の合計４画素に分配する
場合を示す。誤差拡散回路１２は、加算器５１、比較器
５２、減算器５３及び誤差分配演算部５４より構成され
る。加算器５１は、フィルタ回路１１から入力される画
像データＤ4(n)に誤差分配演算部５４から供給される誤
差データＥ1(n)を加算し、周辺画素から二値化誤差の分
配を受けたデジタル画像データＤ4(n)として出力する。
比較器５２は、デジタル画像データＤ4(n)を一定の判定
基準値Ｄthと比較し、その比較結果を二値画像データＢ
0(n)として出力する。減算器５３は、二値画像データＢ
0(n)からデジタル画像データＤ4(n)を減算し、二値化に
よって生じる誤差（二値化誤差）を表す誤差データＥ0
(n)を出力する。誤差分配演算部５４は、誤差データＥ0
(n)を受け、この誤差データＥ0(n)を所定の比率で複数
の周辺画素に分配する。この誤差分配演算部５４は、ア
クセス制御回路１３を介してメモリ回路１４に接続さ
れ、減算器５３から入力される誤差データＥ0(n)の分配
分をメモリ回路１４に記憶される各画素に対応した誤差
データＥ1(n)に加算する。

【００３４】ここで、図６に示すように、目標画素Ｂ２
のデジタル画像データＤ4(n)を二値化したときに生じる
二値化誤差を同一行の次列の画素Ｂ３及び次行の３つの
画素Ｃ１、Ｃ２、Ｃ３へ分配する場合の動作を説明す
る。比較器５２では、目標画素Ｂ２に対応するデジタル
画像データＤ4(n)が判定基準値Ｄthと比較され、デジタ
ル画像データＤ41(n)の値が判定基準値Ｄthを超えてい
れば「１」、判定基準値に達していなければ「０」とし
て二値画像データＢ(n)が出力される。減算器５３で
は、二値画像データＢ(n)が「１」のとき、デジタル画
像データＤ4(n)の取り得る最大値からデジタル画像デー
タＤ4(n)が減算され、正の値を示す誤差データＥ0(n)が
生成される。逆に、二値画像データＢ(n)が「０」のと
き、デジタル画像データＤ4(n)の取り得る最小値からデ
ジタル画像データＤ4(n)が減算され、負の値を示す誤差
データＥ0(n)が生成される。

【００３５】誤差分配演算部５４では、目標画素Ｂ２の
画像データＤ4(n)の二値化で生じた誤差データＥ0(n)が
一旦アクセス制御回路１３を通じてメモリ回路１４に書
き込まれる。この誤差データＥ0(n)は、目標画素Ｂ２の
次行の画素Ｃ１〜Ｃ３のデジタル画像データＤ4(n)が二
値化処理される際の演算に用いられる。また、誤差分配
演算部５４では、目標画素Ｂ２の前行の画素Ａ１〜Ａ３
のデジタル画像データＤ4(n)の二値化処理で生じた誤差
データＥ0(n)がアクセス制御回路１３を通してメモリ回
路１４から読み出される。この誤差データＥ0(n)の読み
出しでは、１列先の誤差データＥ0(n)が読み出され、そ
の誤差データＥ0(n)が３画素分の処理の行われる間、誤
差分配演算部５４に内に保持される。即ち、誤差分配演
算部５４では、メモリ回路１４から新たに読み出される
画素Ａ３に対応する誤差データＥ0(n)及び、先に読み出
されて保持されている画素Ａ２、Ａ１に対応する誤差デ
ータＥ0(n)に加えて、先の画素Ｂ１に対応する誤差デー
タＥ0(n)の合計４つの誤差データＥ0(n)がそれぞれ所定
の係数に従う割合で合成される。この合成によって得ら
れる誤差データＥ1(n)が、目標画素Ｂ２に加算すべき誤
差として加算器５１に供給される。従って、１画素単位
では白または黒の二値となるが、複数の画素を含む広い
領域で、画像の濃淡を白点または黒点の粗密によって擬
似的に表す二値画像データＢ(n)が生成される。

【００３６】以上のフィルタ回路１１及び誤差拡散回路
１２においては、連続する画素の画像データＤ3(n)、Ｄ
4(n)が連続して処理される。このとき、フィルタ回路１
１においては、メモリ回路１４に対する画像データＤ3
(n)の書き込みのタイミングと読み出しのタイミングと
が各行で同一列となるように設定される。そして、誤差
拡散回路１２においては、メモリ回路１４に対する誤差
データＥ0(n)の書き込みのタイミングと読み出しのタイ
ミングとが各行で数列分ずれるように設定される。しか
ながら、誤差データＥ0(n)の書き込みのタイミングと読
み出しのタイミングとのずれは、アクセス制御回路１３
により補償されるため、実際のメモリ回路１４に対して
は、画像データＤ3(n)及び誤差データＥ0(n)の書き込み
のタイミングと読み出しのタイミングとが互いに一致す
る。従って、アクセス制御回路１３からメモリ回路１４
へは書き込み及び読み出しの両方で同時アクセスが可能
になる。

【００３７】

【発明の効果】本発明によれば、画像信号を二値化処理
する際、フィルタリング処理ための演算及び誤差拡散処
理のための演算において、メモリ回路に対する画像デー
タ及び誤差データをメモリ回路の書き込み及び読み出し
をそれぞれ同時に行うことができるようになる。従っ
て、二値化処理の処理速度を向上することができる。

【図面の簡単な説明】

【図１】本発明の画像データ処理装置の構成を示すブロ
ック図である。

【図２】メモリ回路のアドレス構成を示す模式図であ
る。

【図３】アクセス制御回路の構成を示すブロック図であ
る。

【図４】アクセス制御回路での書き込みアドレス及び読
み出しアドレスの状態を示すタイミング図である。

【図５】アクセス制御回路の動作を説明するタイミング
図である。

【図６】メモリ回路に記憶される画像データに対応する
画素の位置関係を示す図である。

【図７】フィルタ回路の構成を示すブロック図である。

【図８】誤差拡散処理の際の目標画素と周辺画素との位
置関係を示す図である。

【図９】誤差拡散回路の構成を示すブロック図である。

【図１０】ラインセンサを用いた従来の撮像装置の構成
を示すブロック図である。

【図１１】従来の画像データ処理回路の構成を示すブロ
ック図である。

【符号の説明】

１ ラインセンサ １ａ 受光画素 １ｂ シフトレジスタ １ｃ 出力部 ２ クロック発生回路 ３ ステップモータ ４ モータ駆動回路 ５ アナログ処理回路 ６ 歪み補正回路 ７ 解像度変換回路 ８ ガンマ補正回路 ９、１１ フィルタ回路 １０ 二値化回路 １２ 誤差拡散回路 １３ アクセス制御回路 １４ メモリ回路 ２１、２２ ラッチ ２３、２４ シフトレジスタ ３１〜３４ ラッチ ３５、３６、４３、４４ 加算器 ３７、３８、４１、４２ 乗算器 ３９、４０ 減算器 ４５ 制限器 ５１ 加算器 ５２ 比較器 ５３ 減算器 ５４ 誤差分配演算部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １行単位で連続し、被写体画像を構成す
   る各画素を多階調で表示する多値画像データに対して二
   値化処理を施し、上記被写体原稿を二値で擬似的に表示
   する二値画像データを生成する画像データ処理装置にお
   いて、目標画素を表す多値画像データの値を隣接画素を
   表す多値画像データの値との差に応じて増減し、目標画
   素と隣接画素との間で各多値画像データの値の差を強調
   するフィルタ回路と、隣接画素と値の差が強調された上
   記多値画像データを所定の判定基準値と比較し、その比
   較結果に応じて二値画像データを生成すると共に、二値
   化により生じる誤差を周辺の画素の多値画像データへ分
   配して加算する誤差拡散回路と、上記多値画像データ及
   び上記誤差拡散回路で生じる誤差を表す誤差データを１
   行単位で複数行分記憶すると共に、記憶した多値データ
   及び誤差データを所定の順序で読み出して上記フィルタ
   回路及び上記誤差拡散回路へ順次供給するメモリ回路
   と、上記メモリ回路から読み出される上記多値画像デー
   タ及び上記誤差データの一方を上記フィルタ回路と上記
   誤差拡散回路との演算処理のタイミングの差に応じて所
   定の期間遅延して上記フィルタ回路及び上記誤差拡散回
   路へ供給するアクセス制御回路と、を備えたことを特徴
   とする画像データ処理装置。
2. 【請求項２】 上記メモリ回路は、特定の目標画素に対
   する処理で必要となる上記多値画像データ及び上記誤差
   データを同一行に記憶するアドレス構成を有し、上記ア
   クセス制御回路から上記多値画像データ及び上記誤差デ
   ータが同時に書き込まれると共に、上記アクセス制御回
   路に上記多値画像データ及び上記誤差データが同時に読
   み出されることを特徴とする請求項１に記載の画像デー
   タ処理装置。
3. 【請求項３】 上記メモリ回路は、１画素の多値画像デ
   ータの処理が行われる毎に上記多値画像データ及び上記
   誤差データの読み出し及び書き込みがそれぞれ１回ずつ
   繰り返されることを特徴とする請求項２に記載の画像デ
   ータ処理装置。