JPH10247138A - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JPH10247138A JPH10247138A JP9251134A JP25113497A JPH10247138A JP H10247138 A JPH10247138 A JP H10247138A JP 9251134 A JP9251134 A JP 9251134A JP 25113497 A JP25113497 A JP 25113497A JP H10247138 A JPH10247138 A JP H10247138A
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- JP
- Japan
- Prior art keywords
- memory
- bus
- coupled
- memory controller
- graphics
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1081—Address translation for peripheral access to main memory, e.g. direct memory access [DMA]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/125—Frame memory handling using unified memory architecture [UMA]
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
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- Image Processing (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】
【課題】 コンピュータシステム内の多数のプロセッサ
で１つのメモリを共用できるようにすること。 【解決手段】 このコンピュータシステムはメモリコン
トローラ２０４と、統一システムメモリ２０２と、メモ
リクライアントとを含み、各メモリクライアントはメモ
リコントローラを介してシステムメモリにアクセスす
る。メモリクライアントはグラフィックスレンダリング
エンジンと、ＣＰＵと、画像プロセッサと、データ圧縮
／伸長デバイスと、入出力デバイスと、グラフィックス
バックエンドデバイスとを含むことができる。このコン
ピュータシステムはメモリクライアントの各々に対しメ
モリコントローラを通して統一システムメモリに読出し
／書込みアクセスを行う。
で１つのメモリを共用できるようにすること。 【解決手段】 このコンピュータシステムはメモリコン
トローラ２０４と、統一システムメモリ２０２と、メモ
リクライアントとを含み、各メモリクライアントはメモ
リコントローラを介してシステムメモリにアクセスす
る。メモリクライアントはグラフィックスレンダリング
エンジンと、ＣＰＵと、画像プロセッサと、データ圧縮
／伸長デバイスと、入出力デバイスと、グラフィックス
バックエンドデバイスとを含むことができる。このコン
ピュータシステムはメモリクライアントの各々に対しメ
モリコントローラを通して統一システムメモリに読出し
／書込みアクセスを行う。
Description
【０００１】
【発明の属する技術分野】本発明はコンピュータシステ
ムの分野に関するものであり、より詳細には、グラフィ
ックおよび画像処理のためのピクセルバッファのダイナ
ミックメモリ割当てを含むコンピュータシステムアーキ
テクチャに関するものである。
ムの分野に関するものであり、より詳細には、グラフィ
ックおよび画像処理のためのピクセルバッファのダイナ
ミックメモリ割当てを含むコンピュータシステムアーキ
テクチャに関するものである。
【０００２】
【従来の技術】従来の代表的なコンピュータシステムは
種々の計算上の演算を行うのに、周辺プロセッサと専用
周辺メモリユニットに依存することが多い。例えばグラ
フィックスを（合成）画像にするのに周辺グラフィック
スディスプレイプロセッサが使用され、画像処理（解
析）を行うのに周辺画像プロセッサが使用される。代表
的な従来のコンピュータシステムでは、グラフィックス
レンダリングまたは画像処理もしくはその他の計算機能
に専用のものとすることができる周辺メモリユニットと
ＣＰＵのメインメモリとが分離されている。
種々の計算上の演算を行うのに、周辺プロセッサと専用
周辺メモリユニットに依存することが多い。例えばグラ
フィックスを（合成）画像にするのに周辺グラフィック
スディスプレイプロセッサが使用され、画像処理（解
析）を行うのに周辺画像プロセッサが使用される。代表
的な従来のコンピュータシステムでは、グラフィックス
レンダリングまたは画像処理もしくはその他の計算機能
に専用のものとすることができる周辺メモリユニットと
ＣＰＵのメインメモリとが分離されている。
【０００３】
【発明が解決しようとする課題】従来技術の図１を参照
する。ここには従来技術によるコンピュータグラフィッ
クスシステム１００が示されている。従来のコンピュー
タグラフィックスシステム１００は３つの別個のメモリ
ユニット、すなわちメインメモリ１０２と、専用グラフ
ィックスメモリ１０４と、専用画像処理メインメモリ
（画像プロセッサメモリ）１０５とを含む。メインメモ
リ１０２はＣＰＵ１０６および入出力デバイス１０８の
ためにデータに高速アクセスを行う。ＣＰＵ１０６およ
び入出力デバイス１０８はメインメモリコントローラ１
１０を介してメインメモリ１０２に接続されており、専
用グラフィックスメモリ１０４はグラフィックスメモリ
コントローラ１１４を介してグラフィックスプロセッサ
１１２のためのグラフィックスデータに高速アクセス
し、専用画像処理メモリ１０５は画像処理メモリコント
ローラ１１８を介して画像プロセッサ１１６により使用
されるデータのバッファに高速アクセスを行う。従来の
コンピュータグラフィックスシステム１００ではＣＰＵ
１０６はメインメモリ１０２に読出し／書込みアクセス
するが、専用グラフィックスメモリ１０４または専用グ
ラフィックスメモリ１０５にはアクセスしない。同様
に、画像プロセッサ１１６は専用画像プロセッサメモリ
１０５に読出し／書込みアクセスをするが、メインメモ
リ１０２または専用グラフィックスメモリ１０４へはア
クセスしない。同様に、グラフィックスプロセッサ１１
２は専用グラフィックスメモリ１０４に対し読出し／書
込みのアクセスをするが、メインメモリ１０２または専
用グラフィックスプロセッサメモリ１０５にはアクセス
しない。
する。ここには従来技術によるコンピュータグラフィッ
クスシステム１００が示されている。従来のコンピュー
タグラフィックスシステム１００は３つの別個のメモリ
ユニット、すなわちメインメモリ１０２と、専用グラフ
ィックスメモリ１０４と、専用画像処理メインメモリ
（画像プロセッサメモリ）１０５とを含む。メインメモ
リ１０２はＣＰＵ１０６および入出力デバイス１０８の
ためにデータに高速アクセスを行う。ＣＰＵ１０６およ
び入出力デバイス１０８はメインメモリコントローラ１
１０を介してメインメモリ１０２に接続されており、専
用グラフィックスメモリ１０４はグラフィックスメモリ
コントローラ１１４を介してグラフィックスプロセッサ
１１２のためのグラフィックスデータに高速アクセス
し、専用画像処理メモリ１０５は画像処理メモリコント
ローラ１１８を介して画像プロセッサ１１６により使用
されるデータのバッファに高速アクセスを行う。従来の
コンピュータグラフィックスシステム１００ではＣＰＵ
１０６はメインメモリ１０２に読出し／書込みアクセス
するが、専用グラフィックスメモリ１０４または専用グ
ラフィックスメモリ１０５にはアクセスしない。同様
に、画像プロセッサ１１６は専用画像プロセッサメモリ
１０５に読出し／書込みアクセスをするが、メインメモ
リ１０２または専用グラフィックスメモリ１０４へはア
クセスしない。同様に、グラフィックスプロセッサ１１
２は専用グラフィックスメモリ１０４に対し読出し／書
込みのアクセスをするが、メインメモリ１０２または専
用グラフィックスプロセッサメモリ１０５にはアクセス
しない。
【０００４】所定のコンピュータシステムアプリケーシ
ョンでは所望するデータが記憶されているメモリにアク
セスするプロセッサ以外のプロセッサによりメインメモ
リ１０２または専用のメモリ１０４，１０５のうちの１
つに記憶されているデータを演算しなければならない。
１つの特定のメモリユニット内に記憶されているデータ
をその特定メモリにアクセスするプロセッサ以外の指定
プロセッサによって処理すべき時は、指定されたプロセ
ッサがアクセスするメモリにそのデータを転送しなけれ
ばならない。例えばメインメモリ１０２または専用グラ
フィックスメモリ１０４に記憶されているデータを画像
プロセッサ１１６によって処理しなければならない所定
の画像処理アプリケーションがある。画像処理はピクセ
ルの二次元ブロックに適用される関数と定義される。こ
れらピクセルはビデオポート、大容量記憶デバイス、例
えばＣＤ−ＲＯＭ、固定ディスクサブシステムおよびロ
ーカルまたはワイドエリアネットワークポートを介して
従来のコンピュータシステム１００に入力されるビデオ
のファイルシステム画像、フィールドまたはフレームの
フォーマットとすることができる。画像プロセッサ１１
６がメインメモリ１０２または専用グラフィックスメモ
リ１０４に記憶されたデータにアクセスできるようにす
るためには、データを専用の画像処理メモリ１０５に転
送またはコピーしなければならない。
ョンでは所望するデータが記憶されているメモリにアク
セスするプロセッサ以外のプロセッサによりメインメモ
リ１０２または専用のメモリ１０４，１０５のうちの１
つに記憶されているデータを演算しなければならない。
１つの特定のメモリユニット内に記憶されているデータ
をその特定メモリにアクセスするプロセッサ以外の指定
プロセッサによって処理すべき時は、指定されたプロセ
ッサがアクセスするメモリにそのデータを転送しなけれ
ばならない。例えばメインメモリ１０２または専用グラ
フィックスメモリ１０４に記憶されているデータを画像
プロセッサ１１６によって処理しなければならない所定
の画像処理アプリケーションがある。画像処理はピクセ
ルの二次元ブロックに適用される関数と定義される。こ
れらピクセルはビデオポート、大容量記憶デバイス、例
えばＣＤ−ＲＯＭ、固定ディスクサブシステムおよびロ
ーカルまたはワイドエリアネットワークポートを介して
従来のコンピュータシステム１００に入力されるビデオ
のファイルシステム画像、フィールドまたはフレームの
フォーマットとすることができる。画像プロセッサ１１
６がメインメモリ１０２または専用グラフィックスメモ
リ１０４に記憶されたデータにアクセスできるようにす
るためには、データを専用の画像処理メモリ１０５に転
送またはコピーしなければならない。
【０００５】従来のコンピュータグラフィックスシステ
ム１００の問題の１つとして、高性能の周辺専用メモリ
システム、例えば専用グラフィックスメモリ１０４およ
び専用画像処理メモリ１０５のコストが挙げられる。従
来のコンピュータグラフィックスシステム１００の別の
問題として、多数のメモリシステムのための高性能の相
互接続のコストが挙げられる。従来のコンピュータグラ
フィックスシステム１００のさらに別の問題として、メ
モリユニット間でのデータの上記転送には時間と処理リ
ソースが必要であることが挙げられる。
ム１００の問題の１つとして、高性能の周辺専用メモリ
システム、例えば専用グラフィックスメモリ１０４およ
び専用画像処理メモリ１０５のコストが挙げられる。従
来のコンピュータグラフィックスシステム１００の別の
問題として、多数のメモリシステムのための高性能の相
互接続のコストが挙げられる。従来のコンピュータグラ
フィックスシステム１００のさらに別の問題として、メ
モリユニット間でのデータの上記転送には時間と処理リ
ソースが必要であることが挙げられる。
【０００６】したがって、多数の専用メモリ間でデータ
を転送することなく、コンピュータシステム内の多数の
プロセッサによって１つの統一メモリシステムを共用で
きるようなコンピュータシステムアーキテクチャが求め
られている。
を転送することなく、コンピュータシステム内の多数の
プロセッサによって１つの統一メモリシステムを共用で
きるようなコンピュータシステムアーキテクチャが求め
られている。
【０００７】
【課題を解決するための手段】本発明はグラフィックス
用にダイナミックメモリ割当てを行うコンピュータシス
テムに関する。このコンピュータシステムはメモリと、
統一システムメモリと、メモリクライアントとを備え、
各クライアントはメモリコントローラを介してシステム
メモリにアクセスする。メモリクライアントはグラフィ
ックスレンダリングエンジンと、中央処理ユニット（Ｃ
ＰＵ）と、画像プロセッサと、データ圧縮／伸長デバイ
スと、入出力デバイスと、グラフィックスバックエンド
デバイスとを含むことができる。好ましい実施の形態で
は、レンダリングエンジンおよびメモリコントローラは
第１の集積回路（第１のＩＣ）に構成され、画像プロセ
ッサおよびデータ圧縮／伸長デバイスは第２のＩＣに構
成される。このコンピュータシステムはメモリクライア
ントの各々のためにメモリコントローラを通して統一シ
ステムメモリに読出し／書込みアクセスを行う。ピクセ
ルバッファの仮想アドレスを統一システムメモリ内の物
理的メモリロケーションにマッピングするための変換ハ
ードウェアが含まれる。ピクセルバッファは物理的に隣
接するメモリのタイルとしてダイナミックに割当てられ
る。ピクセルバッファの仮想アドレスを統一システムメ
モリ内の物理的メモリロケーションにマッピングするた
めの変換ハードウェアは、コンピュータシステム内のメ
モリクライアントとして設けられている計算デバイスの
各々に構成される。
用にダイナミックメモリ割当てを行うコンピュータシス
テムに関する。このコンピュータシステムはメモリと、
統一システムメモリと、メモリクライアントとを備え、
各クライアントはメモリコントローラを介してシステム
メモリにアクセスする。メモリクライアントはグラフィ
ックスレンダリングエンジンと、中央処理ユニット（Ｃ
ＰＵ）と、画像プロセッサと、データ圧縮／伸長デバイ
スと、入出力デバイスと、グラフィックスバックエンド
デバイスとを含むことができる。好ましい実施の形態で
は、レンダリングエンジンおよびメモリコントローラは
第１の集積回路（第１のＩＣ）に構成され、画像プロセ
ッサおよびデータ圧縮／伸長デバイスは第２のＩＣに構
成される。このコンピュータシステムはメモリクライア
ントの各々のためにメモリコントローラを通して統一シ
ステムメモリに読出し／書込みアクセスを行う。ピクセ
ルバッファの仮想アドレスを統一システムメモリ内の物
理的メモリロケーションにマッピングするための変換ハ
ードウェアが含まれる。ピクセルバッファは物理的に隣
接するメモリのタイルとしてダイナミックに割当てられ
る。ピクセルバッファの仮想アドレスを統一システムメ
モリ内の物理的メモリロケーションにマッピングするた
めの変換ハードウェアは、コンピュータシステム内のメ
モリクライアントとして設けられている計算デバイスの
各々に構成される。
【０００８】好ましい実施の形態では、統一システムメ
モリは同期式ＤＲＡＭを用いて構成される。この好まし
い実施の形態においては、タイルは各ピクセルが４バイ
トのピクセルから成る１２８個のピクセルの１２８行と
して配置された６４キロバイトの物理的に隣接したメモ
リから成る。しかしながら本発明は、他のサイズのタイ
ルを使用することにも適す。好ましい実施の形態ではダ
イナミックに割当てられるピクセルバッファはｎ個のタ
イルから成る（ここでｎは整数である）。
モリは同期式ＤＲＡＭを用いて構成される。この好まし
い実施の形態においては、タイルは各ピクセルが４バイ
トのピクセルから成る１２８個のピクセルの１２８行と
して配置された６４キロバイトの物理的に隣接したメモ
リから成る。しかしながら本発明は、他のサイズのタイ
ルを使用することにも適す。好ましい実施の形態ではダ
イナミックに割当てられるピクセルバッファはｎ個のタ
イルから成る（ここでｎは整数である）。
【０００９】本発明のコンピュータシステムはグラフィ
ックスディスプレイおよび画像処理のための機能的利点
を提供するものである。統一システムメモリの他に本発
明のコンピュータシステムには専用のメモリユニットが
ない。従って、ＣＰＵまたは他の周辺デバイスによって
発生されたデータを処理することが、周辺プロセッサに
求められた時に、ある専用メモリユニットから他の専用
メモリユニットにデータを転送する必要がなくなる。
ックスディスプレイおよび画像処理のための機能的利点
を提供するものである。統一システムメモリの他に本発
明のコンピュータシステムには専用のメモリユニットが
ない。従って、ＣＰＵまたは他の周辺デバイスによって
発生されたデータを処理することが、周辺プロセッサに
求められた時に、ある専用メモリユニットから他の専用
メモリユニットにデータを転送する必要がなくなる。
【００１０】添付図面には限定的例としてでなく、単な
る例として本発明が示されており、図中、同じ参照番号
は同様な部品を示す。
る例として本発明が示されており、図中、同じ参照番号
は同様な部品を示す。
【００１１】
【発明の実施の形態】本発明の次の詳細な説明では、本
発明を完全に理解するために特定の多数の細部を記載し
た。しかしながら、本発明がこれら特定の詳細がなくて
も実施できることは、当業者には明らかとなろう。他の
場合において周知の方法、手順、部品および回路につい
ては、本発明の特徴を容易に理解できるように、詳細に
は記載していない。
発明を完全に理解するために特定の多数の細部を記載し
た。しかしながら、本発明がこれら特定の詳細がなくて
も実施できることは、当業者には明らかとなろう。他の
場合において周知の方法、手順、部品および回路につい
ては、本発明の特徴を容易に理解できるように、詳細に
は記載していない。
【００１２】次に、本発明の好ましい実施の形態が添付
図面に示されているグラフックス用にダイナミックなメ
モリ割当てをしたコンピュータシステムアーキテクチャ
について詳細に説明する。好ましい実施の形態と関連さ
せて本発明について説明するが、これら実施の形態は本
発明をこれら実施の形態のみに限定するものではないこ
とが理解できよう。逆に本発明は、代替例、変更例およ
び均等物をカバーするものであり、これらは特許請求の
範囲に記載した本発明の要旨と範囲内に含まれるもので
ある。さらに本発明の次の詳細な説明において本発明を
完全に理解するため、多数の特定の詳細が記載されてい
る。しかしながらこれら特定の詳細がなくても、本発明
を実施できることは当業者には明らかとなろう。他の場
合において本発明の特徴を容易に理解できるよう、周知
の方法、手順、部品および回路については詳細には記載
していない。
図面に示されているグラフックス用にダイナミックなメ
モリ割当てをしたコンピュータシステムアーキテクチャ
について詳細に説明する。好ましい実施の形態と関連さ
せて本発明について説明するが、これら実施の形態は本
発明をこれら実施の形態のみに限定するものではないこ
とが理解できよう。逆に本発明は、代替例、変更例およ
び均等物をカバーするものであり、これらは特許請求の
範囲に記載した本発明の要旨と範囲内に含まれるもので
ある。さらに本発明の次の詳細な説明において本発明を
完全に理解するため、多数の特定の詳細が記載されてい
る。しかしながらこれら特定の詳細がなくても、本発明
を実施できることは当業者には明らかとなろう。他の場
合において本発明の特徴を容易に理解できるよう、周知
の方法、手順、部品および回路については詳細には記載
していない。
【００１３】図２を参照すると、ここには本発明に係る
コンピュータシステム２００が示されている。このコン
ピュータシステム２００は統一システムメモリ２０２を
含み、このメモリはＣＰＵ２０６と、グラフィックスレ
ンダリングエンジン２０８と、入出力回路２１０と、グ
ラフィックスバックエンドＩＣ２１２と、イメージプロ
セッサ（ＩＰ）２１４と、メモリコントローラ（ＭＣ）
２０４とを含む種々のメモリシステムによって共用され
る。
コンピュータシステム２００が示されている。このコン
ピュータシステム２００は統一システムメモリ２０２を
含み、このメモリはＣＰＵ２０６と、グラフィックスレ
ンダリングエンジン２０８と、入出力回路２１０と、グ
ラフィックスバックエンドＩＣ２１２と、イメージプロ
セッサ（ＩＰ）２１４と、メモリコントローラ（ＭＣ）
２０４とを含む種々のメモリシステムによって共用され
る。
【００１４】図３を参照すると、ここには本発明に係る
コンピュータシステム２０１の一例が示されている。こ
のコンピュータシステム２０１は統一システムメモリ２
０２を含み、このメモリはＣＰＵ２０６と、入出力回路
２１０と、グラフィックスバックエンドＩＣ２１２と、
画像処理および圧縮伸長（ＩＰＣＥ）ＩＣ２１６と、グ
ラフィックスレンダリングおよびメモリコントローラ
（ＧＲＭＣ）ＩＣ２１８を含む種々のメモリシステムク
ライアントによって共用される。ＩＰＣＥＩＣ２１６は
画像プロセッサ（ＩＰ）２１４と、データ圧縮伸長ユニ
ット（Ｃ／Ｅ）２１５を含む。ＧＲＭＣＩＣ２１８はグ
ラフィックスレンダリングエンジン（レンダリングエン
ジン）２０８と、この内部に集積化されたメモリコント
ローラ（ＭＣ）２０４を含む。ＧＲＭＣＩＣ２１８は広
バンド幅のメモリデータバス（ＨＢＷＭＤバス）２２５
を介して統一システムメモリ２０２に結合されている。
本発明の好ましい実施の形態では、ＨＢＷＭＤバス２２
５はデマルチプレクサ（ＳＤＭＵＸ）２２０と、ＧＲＭ
ＣＩＣ２１８と、ＳＤ−ＭＵＸ２２０との間に結合され
た第１バス２２２と、ＳＤ−ＭＵＸ２２０と統一システ
ムメモリ２０２との間に結合された第２バスとを含む。
本発明の好ましい実施の形態は、バス２２２は１３３Ｍ
Ｈｚでクロック制御される１４４本のラインを含み、バ
ス２２４は６６ＭＨｚのクロックで制御される２２８本
のラインを含む。ＳＤＭＵＸ２２０は１３３ＭＨｚでク
ロック制御されるバス２２２の１４４本のラインを多重
分離し、周波数６６ＭＨｚの半分でクロック制御される
バス２２４のラインの数すなわち２８８を倍にしてい
る。ＧＲＭＣＩＣ２１８には第３バス２２６によりＣＰ
Ｕ２０６が結合されている。本発明の好ましい実施の形
態では、バス２２６は１６ビット幅であり、１００ＭＨ
ｚでクロック制御された信号を搬送している。画像処理
および圧縮伸長ＩＣ２１６は第３バス２２８によりバス
２２６に結合されている。本発明の好ましい実施の形態
では、バス２２８は１６ビットの幅であり、１００ＭＨ
ｚでクロック制御された信号を搬送している。ＧＲＭＣ
ＩＣ２１８には第４バス２３０によりグラフィックスバ
ックエンドＩＣ２１２が結合されている。本発明の好ま
しい実施の形態では、バス２３０は６４ビット幅であ
り、１３３ＭＨｚでクロック制御された信号を搬送す
る。ＧＲＭＣＩＣ２１８には第５バス２３２により入出
力ＩＣ２１０が結合されている。本発明の好ましい実施
の形態では、バス２３２は３２ビット搬送であり、１３
３ＭＨｚでクロック制御された信号を搬送するようにな
っている。
コンピュータシステム２０１の一例が示されている。こ
のコンピュータシステム２０１は統一システムメモリ２
０２を含み、このメモリはＣＰＵ２０６と、入出力回路
２１０と、グラフィックスバックエンドＩＣ２１２と、
画像処理および圧縮伸長（ＩＰＣＥ）ＩＣ２１６と、グ
ラフィックスレンダリングおよびメモリコントローラ
（ＧＲＭＣ）ＩＣ２１８を含む種々のメモリシステムク
ライアントによって共用される。ＩＰＣＥＩＣ２１６は
画像プロセッサ（ＩＰ）２１４と、データ圧縮伸長ユニ
ット（Ｃ／Ｅ）２１５を含む。ＧＲＭＣＩＣ２１８はグ
ラフィックスレンダリングエンジン（レンダリングエン
ジン）２０８と、この内部に集積化されたメモリコント
ローラ（ＭＣ）２０４を含む。ＧＲＭＣＩＣ２１８は広
バンド幅のメモリデータバス（ＨＢＷＭＤバス）２２５
を介して統一システムメモリ２０２に結合されている。
本発明の好ましい実施の形態では、ＨＢＷＭＤバス２２
５はデマルチプレクサ（ＳＤＭＵＸ）２２０と、ＧＲＭ
ＣＩＣ２１８と、ＳＤ−ＭＵＸ２２０との間に結合され
た第１バス２２２と、ＳＤ−ＭＵＸ２２０と統一システ
ムメモリ２０２との間に結合された第２バスとを含む。
本発明の好ましい実施の形態は、バス２２２は１３３Ｍ
Ｈｚでクロック制御される１４４本のラインを含み、バ
ス２２４は６６ＭＨｚのクロックで制御される２２８本
のラインを含む。ＳＤＭＵＸ２２０は１３３ＭＨｚでク
ロック制御されるバス２２２の１４４本のラインを多重
分離し、周波数６６ＭＨｚの半分でクロック制御される
バス２２４のラインの数すなわち２８８を倍にしてい
る。ＧＲＭＣＩＣ２１８には第３バス２２６によりＣＰ
Ｕ２０６が結合されている。本発明の好ましい実施の形
態では、バス２２６は１６ビット幅であり、１００ＭＨ
ｚでクロック制御された信号を搬送している。画像処理
および圧縮伸長ＩＣ２１６は第３バス２２８によりバス
２２６に結合されている。本発明の好ましい実施の形態
では、バス２２８は１６ビットの幅であり、１００ＭＨ
ｚでクロック制御された信号を搬送している。ＧＲＭＣ
ＩＣ２１８には第４バス２３０によりグラフィックスバ
ックエンドＩＣ２１２が結合されている。本発明の好ま
しい実施の形態では、バス２３０は６４ビット幅であ
り、１３３ＭＨｚでクロック制御された信号を搬送す
る。ＧＲＭＣＩＣ２１８には第５バス２３２により入出
力ＩＣ２１０が結合されている。本発明の好ましい実施
の形態では、バス２３２は３２ビット搬送であり、１３
３ＭＨｚでクロック制御された信号を搬送するようにな
っている。
【００１５】図２の入出力ＩＣ２１０はキーボードおよ
びマウス、インターバルタイマー、シリアル、パラレ
ル、ＩＣ、オーディオ、ビデオ入出力、高速イーサネッ
トを含む入出力インターフェースのすべてを含む。入出
力ＩＣ２１０は５つのマスター（２つのＳＣＳＩコント
ローラおよび３つの拡張スロット）をサポートする外部
の６４ビットＰＣＩ拡張バス、すなわちバス２３１に対
するインターフェースも含む。
びマウス、インターバルタイマー、シリアル、パラレ
ル、ＩＣ、オーディオ、ビデオ入出力、高速イーサネッ
トを含む入出力インターフェースのすべてを含む。入出
力ＩＣ２１０は５つのマスター（２つのＳＣＳＩコント
ローラおよび３つの拡張スロット）をサポートする外部
の６４ビットＰＣＩ拡張バス、すなわちバス２３１に対
するインターフェースも含む。
【００１６】図４を参照すると、ここには本発明の一実
施の形態に係るグラフィックスレンダリングおよびメモ
リコントローラＩＣ２１８の内部回路ブロック図が示さ
れている。先に説明したように、レンダリングエンジン
２０８およびメモリコントローラ２１４はグラフィック
スレンダリングおよびメモリコントローラＩＣ２１８内
に集積化されている。グラフィックスレンダリングおよ
びメモリコントローラＩＣ２１８はＣＰＵ／ＩＰＣＥイ
ンターフェース２３４と、入出力インターフェース２３
６と、ＧＢＥインターフェース２３２も含む。
施の形態に係るグラフィックスレンダリングおよびメモ
リコントローラＩＣ２１８の内部回路ブロック図が示さ
れている。先に説明したように、レンダリングエンジン
２０８およびメモリコントローラ２１４はグラフィック
スレンダリングおよびメモリコントローラＩＣ２１８内
に集積化されている。グラフィックスレンダリングおよ
びメモリコントローラＩＣ２１８はＣＰＵ／ＩＰＣＥイ
ンターフェース２３４と、入出力インターフェース２３
６と、ＧＢＥインターフェース２３２も含む。
【００１７】図２および図３を参照する。ＧＢＥインタ
ーフェース２３２は統一システムメモリ２０２からのデ
ィスプレイデータをバッファ化し、このデータを１６×
３２バイトのバーストとしてグラフィックスバックエン
ドＩＣ２１２へ転送する。ＧＢＥインターフェース２３
２はグラフィックスバックエンドＩＣ２１２からのビデ
オキャプチャーデータをバッファ化し、これを１６×３
２バイトのバーストとして統一システムメモリ２０２へ
転送する。ＧＢＥインターフェース２３２はＣＰＵ／Ｉ
ＰＣＥインターフェース２３４へＧＢＥインターラプト
を発生する。図２および図３の双方に示されたバス２２
８はＧＢＥインターフェース２３２をグラフィックスバ
ックエンドＩＣ２１２（図２）へ結合する。入出力イン
ターフェース２３６は統一システムメモリ２０２からの
データをバッファ化し、これを８×３２バイトのバース
トとして入出力ＩＣ２１０へ転送する。入出力インター
フェース２３６は入出力ＩＣ２１０からのデータをバッ
ファ化し、このデータを８×３２バイトのバーストとし
て統一システムメモリ２０２へ転送する。入出力インタ
ーフェース２３６はＣＰＵ／ＩＰＣＥインターフェース
２３４へ入出力ＩＣインターラプトを発生する。図２お
よび図３の双方に示されているバス２３０が入出力イン
ターフェース２３６を入出力ＩＣ２１０（図２）に結合
する。バス２２４はＣＰＵ／ＩＰＣＥインターフェース
２３４とＣＰＵ２０６と画像処理および圧縮伸長ＩＣ２
１６との間を結合する。
ーフェース２３２は統一システムメモリ２０２からのデ
ィスプレイデータをバッファ化し、このデータを１６×
３２バイトのバーストとしてグラフィックスバックエン
ドＩＣ２１２へ転送する。ＧＢＥインターフェース２３
２はグラフィックスバックエンドＩＣ２１２からのビデ
オキャプチャーデータをバッファ化し、これを１６×３
２バイトのバーストとして統一システムメモリ２０２へ
転送する。ＧＢＥインターフェース２３２はＣＰＵ／Ｉ
ＰＣＥインターフェース２３４へＧＢＥインターラプト
を発生する。図２および図３の双方に示されたバス２２
８はＧＢＥインターフェース２３２をグラフィックスバ
ックエンドＩＣ２１２（図２）へ結合する。入出力イン
ターフェース２３６は統一システムメモリ２０２からの
データをバッファ化し、これを８×３２バイトのバース
トとして入出力ＩＣ２１０へ転送する。入出力インター
フェース２３６は入出力ＩＣ２１０からのデータをバッ
ファ化し、このデータを８×３２バイトのバーストとし
て統一システムメモリ２０２へ転送する。入出力インタ
ーフェース２３６はＣＰＵ／ＩＰＣＥインターフェース
２３４へ入出力ＩＣインターラプトを発生する。図２お
よび図３の双方に示されているバス２３０が入出力イン
ターフェース２３６を入出力ＩＣ２１０（図２）に結合
する。バス２２４はＣＰＵ／ＩＰＣＥインターフェース
２３４とＣＰＵ２０６と画像処理および圧縮伸長ＩＣ２
１６との間を結合する。
【００１８】図２を参照すると、メモリコントローラ２
１４はメモリシステムクライアント（ＣＰＵ２０６と、
レンダリングエンジン２０８と、入出力ＩＣ２１０と、
グラフィックスバックエンドＩＣ２１２と、画像プロセ
ッサ２１４と、データ圧縮／伸長デバイス２１５）と、
統一システムメモリ２０２との間のインターフェースと
なっている。先に述べたように、メモリコントローラ２
１４は統一システムメモリ２０２との間で多量のデータ
の高速転送を可能にするＨＢＷＭＤバス２２５を介し、
統一システムメモリ２０２に結合されている。メモリク
ライアントはメモリコントローラ２１４を介し統一シス
テムメモリ２０２に読出しおよび書込みリクエストを行
う。メモリコントローラ２１４はこれらリクエストを適
当な制御シーケンスに変換し、メモリクライアントと統
一システムメモリ２０２との間でデータを通過させる。
本発明の好ましい実施の形態では、メモリコントローラ
２１４は２つのパイプライン構造を含む。すなわち１つ
はコマンド用であり、他はデータ用である。リクエスト
パイプは３つのステージ、すなわち仲裁ステージと、デ
コードステージと、発生／ステートマシンステージとを
有する。データパイプは１つのステージ、すなわちＥＣ
Ｃしか有しない。リクエストおよびデータは次のように
これらパイプを通るようにフローする。クライアントは
それらリクエストをキュー内に挿入する。仲裁ロジック
はクライアントキューの上部にあるリクエストのすべて
を見て、パイプを通ってどのリクエストがスタートする
かを判断する。リクエストは仲裁ステージからデコード
ステージへフローする。デコードステージ中、リクエス
トに関する情報が収集され、発生／ステートマシンステ
ージへ送られる。
１４はメモリシステムクライアント（ＣＰＵ２０６と、
レンダリングエンジン２０８と、入出力ＩＣ２１０と、
グラフィックスバックエンドＩＣ２１２と、画像プロセ
ッサ２１４と、データ圧縮／伸長デバイス２１５）と、
統一システムメモリ２０２との間のインターフェースと
なっている。先に述べたように、メモリコントローラ２
１４は統一システムメモリ２０２との間で多量のデータ
の高速転送を可能にするＨＢＷＭＤバス２２５を介し、
統一システムメモリ２０２に結合されている。メモリク
ライアントはメモリコントローラ２１４を介し統一シス
テムメモリ２０２に読出しおよび書込みリクエストを行
う。メモリコントローラ２１４はこれらリクエストを適
当な制御シーケンスに変換し、メモリクライアントと統
一システムメモリ２０２との間でデータを通過させる。
本発明の好ましい実施の形態では、メモリコントローラ
２１４は２つのパイプライン構造を含む。すなわち１つ
はコマンド用であり、他はデータ用である。リクエスト
パイプは３つのステージ、すなわち仲裁ステージと、デ
コードステージと、発生／ステートマシンステージとを
有する。データパイプは１つのステージ、すなわちＥＣ
Ｃしか有しない。リクエストおよびデータは次のように
これらパイプを通るようにフローする。クライアントは
それらリクエストをキュー内に挿入する。仲裁ロジック
はクライアントキューの上部にあるリクエストのすべて
を見て、パイプを通ってどのリクエストがスタートする
かを判断する。リクエストは仲裁ステージからデコード
ステージへフローする。デコードステージ中、リクエス
トに関する情報が収集され、発生／ステートマシンステ
ージへ送られる。
【００１９】図２を参照すると、レンダリングエンジン
２０８はラスター化を加速できる２Ｄおよび３Ｄのグラ
フィックスコプロセッサとなっている。本発明の好まし
い実施の形態では、レンダリングエンジン２０８も６６
ＭＨｚでクロック制御され、統一システムメモリ２０２
に同期した状態で作動する。レンダリングエンジン２０
８はＣＰＵ２０６からのレンダリングパラメータを受信
し、統一システムメモリ２０２に記憶されているフレー
ムバッファに直接レンダリングする（図２）。このレン
ダリングエンジン２０８はメモリコントローラ２１４へ
メモリアクセスリクエストを発生する。レンダリングエ
ンジン２０８は他のメモリクライアントと共に統一シス
テムメモリ２０２を共用しているので、レンダリングエ
ンジン２０８の性能は統一システムメモリ２０２への負
荷に応じて変わる。レンダリングエンジン２０８は４つ
の主要機能ユニット、すなわちホストインターフェース
と、ピクセルパイプラインと、メモリ転送エンジンと、
メモリリクエストユニットに論理的に区画化されてい
る。ホストインターフェースはホストとプログラミング
インターフェースレジスタとの間の読出しおよび書込み
を制御する。ピクセルパイプラインはラスター化および
パイプラインのフレームバッファへのレンダリングを実
行する。メモリ転送エンジンはリニアバッファおよびフ
レームバッファの双方におけるメモリのバンド幅のバイ
トに整合したクリアおよびコピーを実行する。メモリリ
クエストユニットはピクセルパイプラインからのリクエ
スト間の仲裁を行い、メモリコントローラ２１４へ発生
すべきメモリリクエストをキューアップする。
２０８はラスター化を加速できる２Ｄおよび３Ｄのグラ
フィックスコプロセッサとなっている。本発明の好まし
い実施の形態では、レンダリングエンジン２０８も６６
ＭＨｚでクロック制御され、統一システムメモリ２０２
に同期した状態で作動する。レンダリングエンジン２０
８はＣＰＵ２０６からのレンダリングパラメータを受信
し、統一システムメモリ２０２に記憶されているフレー
ムバッファに直接レンダリングする（図２）。このレン
ダリングエンジン２０８はメモリコントローラ２１４へ
メモリアクセスリクエストを発生する。レンダリングエ
ンジン２０８は他のメモリクライアントと共に統一シス
テムメモリ２０２を共用しているので、レンダリングエ
ンジン２０８の性能は統一システムメモリ２０２への負
荷に応じて変わる。レンダリングエンジン２０８は４つ
の主要機能ユニット、すなわちホストインターフェース
と、ピクセルパイプラインと、メモリ転送エンジンと、
メモリリクエストユニットに論理的に区画化されてい
る。ホストインターフェースはホストとプログラミング
インターフェースレジスタとの間の読出しおよび書込み
を制御する。ピクセルパイプラインはラスター化および
パイプラインのフレームバッファへのレンダリングを実
行する。メモリ転送エンジンはリニアバッファおよびフ
レームバッファの双方におけるメモリのバンド幅のバイ
トに整合したクリアおよびコピーを実行する。メモリリ
クエストユニットはピクセルパイプラインからのリクエ
スト間の仲裁を行い、メモリコントローラ２１４へ発生
すべきメモリリクエストをキューアップする。
【００２０】コンピュータシステム２００は統一システ
ムメモリ２０２における仮想ピクセルバッファのダイナ
ミックメモリ割当ても行う。ピクセルバッファはフレー
ムバッファと、テキスチャーマップと、ビデオマップ
と、イメージバッファとを含む。各ピクセルバッファは
マルチカラーバッファと、深さバッファと、ステンシル
バッファとを含むことができる。本発明ではピクセルバ
ッファはタイルと称される隣接メモリを単位として割当
てられ、ピクセルバッファのダイナミック割当てを行う
ためにアドレス変換バッファが設けられる。
ムメモリ２０２における仮想ピクセルバッファのダイナ
ミックメモリ割当ても行う。ピクセルバッファはフレー
ムバッファと、テキスチャーマップと、ビデオマップ
と、イメージバッファとを含む。各ピクセルバッファは
マルチカラーバッファと、深さバッファと、ステンシル
バッファとを含むことができる。本発明ではピクセルバ
ッファはタイルと称される隣接メモリを単位として割当
てられ、ピクセルバッファのダイナミック割当てを行う
ためにアドレス変換バッファが設けられる。
【００２１】図５を参照すると、ここには本発明に係る
ピクセルバッファのダイナミック割当てを行うためのタ
イル３００の一例が示されている。本発明の好ましい実
施の形態では、各タイル３００は６４キロバイトの物理
的に隣接するメモリを含む。６４キロバイトのタイルサ
イズは３２ビットのピクセルに対して１２８×１２８個
のピクセルから構成でき、１６ビットのピクセルに対し
て２５６×１２８個のピクセルから構成でき、８ビット
のピクセルに対して５１２×１２８個のピクセルから構
成できる。本発明ではこれらタイルは６４キロバイトの
整合したアドレスから始まる。各ピクセルバッファに対
し整数のタイルを割当てることができる。例えば２００
×２００のピクセルバッファおよび２５６×２５６ピク
セルのバッファの双方は、４つの（１２８×１２８）ピ
クセルタイルを必要とする。
ピクセルバッファのダイナミック割当てを行うためのタ
イル３００の一例が示されている。本発明の好ましい実
施の形態では、各タイル３００は６４キロバイトの物理
的に隣接するメモリを含む。６４キロバイトのタイルサ
イズは３２ビットのピクセルに対して１２８×１２８個
のピクセルから構成でき、１６ビットのピクセルに対し
て２５６×１２８個のピクセルから構成でき、８ビット
のピクセルに対して５１２×１２８個のピクセルから構
成できる。本発明ではこれらタイルは６４キロバイトの
整合したアドレスから始まる。各ピクセルバッファに対
し整数のタイルを割当てることができる。例えば２００
×２００のピクセルバッファおよび２５６×２５６ピク
セルのバッファの双方は、４つの（１２８×１２８）ピ
クセルタイルを必要とする。
【００２２】図６を参照すると、ここには本発明に係る
ピクセルバッファ３０２の一例が示されている。本発明
のコンピュータシステム２００では、変換用ハードウェ
アはピクセルバッファ３０２の仮想アドレスを統一シス
テムメモリ２０２内の物理的メモリロケーションにマッ
ピングする。コンピュータシステム２００の計算ユニッ
ト（画像処理および圧縮伸長ＩＣ２１２、グラフィック
スバックエンドＩＣ２１２、入出力ＩＣ２１０およびレ
ンダリングエンジン２０８）の各々は、ピクセルバッフ
ァ３０２の仮想アドレスを統一システムメモリ２０２内
の物理的メモリロケーションにマッピングするための変
換用ハードウェアを含む。各ピクセルバッファ３０２は
ｎ個のタイル３００（ここでｎは整数である）に区画化
されている。本発明の好ましい実施の形態はｎ＝４であ
る。
ピクセルバッファ３０２の一例が示されている。本発明
のコンピュータシステム２００では、変換用ハードウェ
アはピクセルバッファ３０２の仮想アドレスを統一シス
テムメモリ２０２内の物理的メモリロケーションにマッ
ピングする。コンピュータシステム２００の計算ユニッ
ト（画像処理および圧縮伸長ＩＣ２１２、グラフィック
スバックエンドＩＣ２１２、入出力ＩＣ２１０およびレ
ンダリングエンジン２０８）の各々は、ピクセルバッフ
ァ３０２の仮想アドレスを統一システムメモリ２０２内
の物理的メモリロケーションにマッピングするための変
換用ハードウェアを含む。各ピクセルバッファ３０２は
ｎ個のタイル３００（ここでｎは整数である）に区画化
されている。本発明の好ましい実施の形態はｎ＝４であ
る。
【００２３】レンダリングエンジン２０８はフレームバ
ッファ（ｘ，ｙ）アドレスを物理的メモリアドレスに変
換するために、フレームバッファアドレス変換バッファ
（ＴＬＢ）をサポートする。このＴＬＢにはカラーバッ
ファおよびフレームバッファのステンシル深さバッファ
を構成するタイルのベース物理的メモリアドレスがＣＰ
Ｕ２０６によってロードされる。本発明の好ましい実施
の形態では、フレームバッファＴＬＢは２０４８×２０
４８個のピクセルのカラーバッファおよび２０４８×２
０４８個のピクセルのステンシル深さバッファのタイル
ベース物理的メモリアドレスをホールドするのに十分な
エントリーを有する。従って、ＴＬＢはカラーバッファ
タイル用の２５６のエントリーとステンシル深さバッフ
ァタイル用の２５６のエントリーを有する。
ッファ（ｘ，ｙ）アドレスを物理的メモリアドレスに変
換するために、フレームバッファアドレス変換バッファ
（ＴＬＢ）をサポートする。このＴＬＢにはカラーバッ
ファおよびフレームバッファのステンシル深さバッファ
を構成するタイルのベース物理的メモリアドレスがＣＰ
Ｕ２０６によってロードされる。本発明の好ましい実施
の形態では、フレームバッファＴＬＢは２０４８×２０
４８個のピクセルのカラーバッファおよび２０４８×２
０４８個のピクセルのステンシル深さバッファのタイル
ベース物理的メモリアドレスをホールドするのに十分な
エントリーを有する。従って、ＴＬＢはカラーバッファ
タイル用の２５６のエントリーとステンシル深さバッフ
ァタイル用の２５６のエントリーを有する。
【００２４】タイルはメモリ割当て用の便利なユニット
となっている。メモリ全体にタイルを分散できるように
することにより、タイル化によって隣接して割当てるべ
きメモリ量を管理可能になっている。さらにタイル化
は、フレームバッファによって消費されるシステムメモ
リの量を低減する手段となっている。ディスプレイに対
応するピクセルを含まないタイル、すなわち可視化でき
ないタイルへのレンダリングは容易にクリップアウトで
きるので、これらタイルのためにメモリを割当てる必要
はなくなる。例えば、フロントおよびバックＲＧＤＡバ
ッファと深さバッファから成る１０２４×１０２４の仮
想フレームバッファは、完全に常駐する場合、１２Ｍｂ
のメモリを使うことになる。しかしながら、各１０２４
×１０２４のバッファが６４（１２８×１２８）のタイ
ルに区画化されており、それらタイルのうちの４つのタ
イルしか非排除ピクセルを有していない場合、可視化タ
イル用メモリのみを割当てればよいことになる。この場
合、３Ｍｂしか消費されないこととなる。
となっている。メモリ全体にタイルを分散できるように
することにより、タイル化によって隣接して割当てるべ
きメモリ量を管理可能になっている。さらにタイル化
は、フレームバッファによって消費されるシステムメモ
リの量を低減する手段となっている。ディスプレイに対
応するピクセルを含まないタイル、すなわち可視化でき
ないタイルへのレンダリングは容易にクリップアウトで
きるので、これらタイルのためにメモリを割当てる必要
はなくなる。例えば、フロントおよびバックＲＧＤＡバ
ッファと深さバッファから成る１０２４×１０２４の仮
想フレームバッファは、完全に常駐する場合、１２Ｍｂ
のメモリを使うことになる。しかしながら、各１０２４
×１０２４のバッファが６４（１２８×１２８）のタイ
ルに区画化されており、それらタイルのうちの４つのタ
イルしか非排除ピクセルを有していない場合、可視化タ
イル用メモリのみを割当てればよいことになる。この場
合、３Ｍｂしか消費されないこととなる。
【００２５】本発明では、メモリシステムクライアント
（例えばＣＰＵ２０６と、レンダリングエンジン２０８
と、入出力ＩＣ２１０と、グラフィックスバックエンド
ＩＣ２１２と、画像プロセッサ２１４と、データ圧縮／
伸長デバイス２１５）は、統一システムメモリ２０２を
共用する。各メモリシステムクライアントは他のメモリ
システムクライアントの各々により共用されるメモリに
アクセスするので、１つの専用メモリユニットから他の
専用メモリユニットへデータを転送する必要はない。例
えば入出力ＩＣ２１０によりデータを受信し、データ圧
縮／伸長デバイス２１５によりこれをデコンプレス（す
なわち伸長）し、統一システムメモリ２０２に記憶させ
ることができる。次にこのデータは、ＣＰＵ２０６、レ
ンダリングエンジン２０８、入出力ＩＣ２１０、グラフ
ィックスバックエンドＩＣ２１２または画像プロセッサ
２１４によってアクセスできる。第２の例として、ＣＰ
Ｕ２０６、レンダリングエンジン２０８、入出力ＩＣ２
１０、グラフィックスバックエンドＩＣ２１２または画
像プロセッサ２１４は、ＣＰＵ２０６、レンダリングエ
ンジン２０８、入出力ＩＣ２１０、グラフィックスバッ
クエンドＩＣ２１２または画像プロセッサ２１４によっ
て発生されたデータを使用できる。計算ユニット（ＣＰ
Ｕ２０６と、レンダリングエンジン２０８と、入出力Ｉ
Ｃ２１０と、グラフィックスバックエンドＩＣ２１２
と、画像処理および圧縮／伸長ＩＣ２１６と、グラフィ
ックスレンダリングおよびメモリコントローラＩＣ２１
８と、データ圧縮／伸長デバイス２１５）の各々は、下
記に説明するようにピクセルバッファの物理的アドレス
を決定するための変換ハードウェアを有する。
（例えばＣＰＵ２０６と、レンダリングエンジン２０８
と、入出力ＩＣ２１０と、グラフィックスバックエンド
ＩＣ２１２と、画像プロセッサ２１４と、データ圧縮／
伸長デバイス２１５）は、統一システムメモリ２０２を
共用する。各メモリシステムクライアントは他のメモリ
システムクライアントの各々により共用されるメモリに
アクセスするので、１つの専用メモリユニットから他の
専用メモリユニットへデータを転送する必要はない。例
えば入出力ＩＣ２１０によりデータを受信し、データ圧
縮／伸長デバイス２１５によりこれをデコンプレス（す
なわち伸長）し、統一システムメモリ２０２に記憶させ
ることができる。次にこのデータは、ＣＰＵ２０６、レ
ンダリングエンジン２０８、入出力ＩＣ２１０、グラフ
ィックスバックエンドＩＣ２１２または画像プロセッサ
２１４によってアクセスできる。第２の例として、ＣＰ
Ｕ２０６、レンダリングエンジン２０８、入出力ＩＣ２
１０、グラフィックスバックエンドＩＣ２１２または画
像プロセッサ２１４は、ＣＰＵ２０６、レンダリングエ
ンジン２０８、入出力ＩＣ２１０、グラフィックスバッ
クエンドＩＣ２１２または画像プロセッサ２１４によっ
て発生されたデータを使用できる。計算ユニット（ＣＰ
Ｕ２０６と、レンダリングエンジン２０８と、入出力Ｉ
Ｃ２１０と、グラフィックスバックエンドＩＣ２１２
と、画像処理および圧縮／伸長ＩＣ２１６と、グラフィ
ックスレンダリングおよびメモリコントローラＩＣ２１
８と、データ圧縮／伸長デバイス２１５）の各々は、下
記に説明するようにピクセルバッファの物理的アドレス
を決定するための変換ハードウェアを有する。
【００２６】本発明のコンピュータシステム２００が従
来のコンピュータシステムアーキテクチャよりも機能的
な利点を提供する多数のビデオアプリケーションがあ
る。これらアプリケーションは、ビデオ会議からビデオ
編集まで、種々存在する。種々のアプリケーションのた
めに必要な処理の違いは大きいが、すべてのアプリケー
ションではいくつかの処理工程が共通となっている。す
なわちキャプチャー工程、フィルタリング工程、スケー
リング工程、圧縮工程、ブレンディング工程およびディ
スプレイ工程が共通している。コンピュータシステム２
００の作動中、入出力ＩＣ２１０はビデオデータを圧縮
されたストリームにすることができ、このビデオデータ
は統一システムメモリ２０２に記憶できる。入出力ＩＣ
２１０はグラフィックスレンダリングおよびメモリコン
トローラＩＣ２１８を通るパスを通して統一システムメ
モリ２２０に記憶された圧縮データにアクセスできる。
次にこの入出力ＩＣ２１０はアクセスしたデータをデコ
ンプレス（伸長）し、デコンプレスしたデータを統一シ
ステムメモリ２０２に記憶できる。こうして記憶された
画像データは次に、例えば記憶された画像を別の画像に
マッピングするためのレンダリングエンジン２０８によ
りテキスチャーマップとして利用できる。次に、こうし
て合成画像は既に統一システムメモリ２０２にダイナミ
ックに割当てられているピクセルバッファ内に記憶でき
る。この合成画像が統一システムメモリ２０２にダイナ
ミックに割当てられたフレームバッファ内に記憶された
場合、この合成画像はグラフィックスバックエンドＩＣ
２１２によりディスプレイすることができるし、またす
でに統一システムメモリ２０２内にダイナミックに割当
てられた別のピクセルバッファへ画像を書き戻すことに
より、この画像をキャプチャーできる。データをコンピ
ュータシステム２００内のある専用メモリユニットから
別の専用メモリユニットへ転送する必要はないので、機
能性が増している。
来のコンピュータシステムアーキテクチャよりも機能的
な利点を提供する多数のビデオアプリケーションがあ
る。これらアプリケーションは、ビデオ会議からビデオ
編集まで、種々存在する。種々のアプリケーションのた
めに必要な処理の違いは大きいが、すべてのアプリケー
ションではいくつかの処理工程が共通となっている。す
なわちキャプチャー工程、フィルタリング工程、スケー
リング工程、圧縮工程、ブレンディング工程およびディ
スプレイ工程が共通している。コンピュータシステム２
００の作動中、入出力ＩＣ２１０はビデオデータを圧縮
されたストリームにすることができ、このビデオデータ
は統一システムメモリ２０２に記憶できる。入出力ＩＣ
２１０はグラフィックスレンダリングおよびメモリコン
トローラＩＣ２１８を通るパスを通して統一システムメ
モリ２２０に記憶された圧縮データにアクセスできる。
次にこの入出力ＩＣ２１０はアクセスしたデータをデコ
ンプレス（伸長）し、デコンプレスしたデータを統一シ
ステムメモリ２０２に記憶できる。こうして記憶された
画像データは次に、例えば記憶された画像を別の画像に
マッピングするためのレンダリングエンジン２０８によ
りテキスチャーマップとして利用できる。次に、こうし
て合成画像は既に統一システムメモリ２０２にダイナミ
ックに割当てられているピクセルバッファ内に記憶でき
る。この合成画像が統一システムメモリ２０２にダイナ
ミックに割当てられたフレームバッファ内に記憶された
場合、この合成画像はグラフィックスバックエンドＩＣ
２１２によりディスプレイすることができるし、またす
でに統一システムメモリ２０２内にダイナミックに割当
てられた別のピクセルバッファへ画像を書き戻すことに
より、この画像をキャプチャーできる。データをコンピ
ュータシステム２００内のある専用メモリユニットから
別の専用メモリユニットへ転送する必要はないので、機
能性が増している。
【００２７】本発明の好ましい実施の形態では、６６Ｍ
Ｈｚでクロック制御される２５６ビットのワイドメモリ
データバスを介してアクセスされる同期式ＤＲＡＭ（Ｓ
ＤＲＡＭ）を用いて、図２の統一システムメモリ２０２
が構成されている。１つのＳＤＲＡＭはメモリセルの行
および列から成る。１つの行のメモリセルはページと称
され、メモリセルは行アドレスおよび列アドレスによっ
てアクセスされる。１つの行がアクセスされると行全体
がラッチに入れられ、その行にその後のアクセスするに
は列アドレスしか必要としない。同じ行へのアクセスは
ページアクセスと称される。本発明の好ましい実施の形
態では、統一システムメモリ２０２は２．１３３Ｇｂ／
ｓのピークデータバンド幅を提供している。さらに本発
明の好ましい実施の形態では、統一システムメモリ２０
２は８個のスロットから構成される。各スロットは１つ
のＳＤＲＡＭのＤＩＭＭをホールドでき、１つのＳＤＲ
ＡＭ ＤＩＭＭは１Ｍ×１６または４Ｍ×１６のＳＤＲ
ＡＭコンポーネントから構成され、ＤＩＭＭのフロント
側のみ、またはフロント側またはバック側に集中され
る。外部ＳＤＲＡＭバンクを構成するのに２つのＤＩＭ
Ｍが必要である。１Ｍ×１６のＳＤＲＡＭコンポーネン
トは３２メガバイトの外部バンクを構成するが、４Ｍ×
１６のＳＤＲＡＭコンポーネントは１２８メガバイトの
外部バンクを構成する。統一システムメモリ２０２のサ
イズは、３２メガバイトから１ギガバイトの範囲とする
ことができる。
Ｈｚでクロック制御される２５６ビットのワイドメモリ
データバスを介してアクセスされる同期式ＤＲＡＭ（Ｓ
ＤＲＡＭ）を用いて、図２の統一システムメモリ２０２
が構成されている。１つのＳＤＲＡＭはメモリセルの行
および列から成る。１つの行のメモリセルはページと称
され、メモリセルは行アドレスおよび列アドレスによっ
てアクセスされる。１つの行がアクセスされると行全体
がラッチに入れられ、その行にその後のアクセスするに
は列アドレスしか必要としない。同じ行へのアクセスは
ページアクセスと称される。本発明の好ましい実施の形
態では、統一システムメモリ２０２は２．１３３Ｇｂ／
ｓのピークデータバンド幅を提供している。さらに本発
明の好ましい実施の形態では、統一システムメモリ２０
２は８個のスロットから構成される。各スロットは１つ
のＳＤＲＡＭのＤＩＭＭをホールドでき、１つのＳＤＲ
ＡＭ ＤＩＭＭは１Ｍ×１６または４Ｍ×１６のＳＤＲ
ＡＭコンポーネントから構成され、ＤＩＭＭのフロント
側のみ、またはフロント側またはバック側に集中され
る。外部ＳＤＲＡＭバンクを構成するのに２つのＤＩＭ
Ｍが必要である。１Ｍ×１６のＳＤＲＡＭコンポーネン
トは３２メガバイトの外部バンクを構成するが、４Ｍ×
１６のＳＤＲＡＭコンポーネントは１２８メガバイトの
外部バンクを構成する。統一システムメモリ２０２のサ
イズは、３２メガバイトから１ギガバイトの範囲とする
ことができる。
【００２８】図７は、本発明に係るアドレス変換方式の
ブロック図を示す。図８は、本発明のメモリコントロー
ラ２０４のブロック図を示す。
ブロック図を示す。図８は、本発明のメモリコントロー
ラ２０４のブロック図を示す。
【００２９】メモリクライアントインターフェースは、
下記の表１および表２にリストされた信号を含む。
下記の表１および表２にリストされた信号を含む。
【００３０】
【表１】
【００３１】
【表２】 図９を参照すると、ここにはメモリクライアントリクエ
ストのためのタイミング図が示されている。メモリクラ
イアントはｃｌｉｅｎｔｒｅｑ．ａｄｒ、ｃｌｉｅｎｔ
ｒｅｑ．ｍｓｇ、ｃｌｉｅｎｔｒｅｑ．ｃｍｄ、ｃｌｉ
ｅｎｔｒｅｑ．ｅｃｃを適当な値にセットしながらｃｌ
ｉｅｎｔｒｅｑ．ｖａｌｉｄをアサートすることにより
メモリコントローラ２０４にリクエストを行う。キュー
に余裕がない場合、メモリクライアントキューにリクエ
ストをラッチする。メモリクライアント、レンダリング
エンジン２０８および入出力ＩＣ２１０のうちの２つし
かｃｌｉｅｎｔｒｅｑ．ｍｓｇを使用しない。メッセー
ジは入出力ＩＣ２１０またはレンダリングエンジン２０
８内のどのサブシステムがリクエストを行ったかを特定
する。エラーが発生した場合にこのメッセージはデバッ
グプロセスにおいて補助用の他の対応する情報と共にセ
ーブされる。このメッセージはレンダリングエンジン２
０８に対してはリクエストパイプを通過され、デバッグ
プロセスにおける補助のための他の対応する情報と共に
リターンされる。レンダリングエンジン２０８に対して
このメッセージはリクエストパイプを通過され、書込み
リクエスト中はｃｌｉｅｎｔｒｅｑ．ｗｒｒｄｙ信号と
共にリターンされるか、または読出しリクエスト中はｃ
ｌｉｅｎｔｒｅｑ．ｒｄｒｄｙ信号と共にリターンされ
る。レンダリングエンジン２０８は、どのレンダリング
エンジン２０８のキューにアクセスするかを決定するた
めにメッセージ内に含まれる情報を使用する。
ストのためのタイミング図が示されている。メモリクラ
イアントはｃｌｉｅｎｔｒｅｑ．ａｄｒ、ｃｌｉｅｎｔ
ｒｅｑ．ｍｓｇ、ｃｌｉｅｎｔｒｅｑ．ｃｍｄ、ｃｌｉ
ｅｎｔｒｅｑ．ｅｃｃを適当な値にセットしながらｃｌ
ｉｅｎｔｒｅｑ．ｖａｌｉｄをアサートすることにより
メモリコントローラ２０４にリクエストを行う。キュー
に余裕がない場合、メモリクライアントキューにリクエ
ストをラッチする。メモリクライアント、レンダリング
エンジン２０８および入出力ＩＣ２１０のうちの２つし
かｃｌｉｅｎｔｒｅｑ．ｍｓｇを使用しない。メッセー
ジは入出力ＩＣ２１０またはレンダリングエンジン２０
８内のどのサブシステムがリクエストを行ったかを特定
する。エラーが発生した場合にこのメッセージはデバッ
グプロセスにおいて補助用の他の対応する情報と共にセ
ーブされる。このメッセージはレンダリングエンジン２
０８に対してはリクエストパイプを通過され、デバッグ
プロセスにおける補助のための他の対応する情報と共に
リターンされる。レンダリングエンジン２０８に対して
このメッセージはリクエストパイプを通過され、書込み
リクエスト中はｃｌｉｅｎｔｒｅｑ．ｗｒｒｄｙ信号と
共にリターンされるか、または読出しリクエスト中はｃ
ｌｉｅｎｔｒｅｑ．ｒｄｒｄｙ信号と共にリターンされ
る。レンダリングエンジン２０８は、どのレンダリング
エンジン２０８のキューにアクセスするかを決定するた
めにメッセージ内に含まれる情報を使用する。
【００３２】図１０を参照すると、ここにはメモリクラ
イアント書込みデータのためのタイミング図が示されて
いる。書込みリクエストのためのデータはアドレスおよ
びリクエストと共にラッチされることはない。その代わ
りにリクエストがリクエストパイプのデコードステージ
に達したことを表示するｃｌｉｅｎｔｒｅｑ．ｗｒｒｄ
ｙをメモリコントローラ２０４がアサートすると、デー
タ、マスクおよびメッセージがラッチされる。メモリク
ライアントキューはリクエストパイプの前方にあるの
で、アサーションｃｌｉｅｎｔｒｅｑ．ｇｎｔとｃｌｉ
ｅｎｔｒｅｑ．ｗｒｒｄｙとの間の関係は簡単ではな
い。ｃｌｉｅｎｔｒｅｑ．ｍｓｇはレンダリングエンジ
ン２０８および入出力ＩＣ２１０に対してのみ有効であ
る。メモリコントローラ２０４はｃｌｉｅｎｔｒｅｑ．
ｗｒｒｄｙのアサーションの少なくとも１サイクル前に
ｃｌｉｅｎｔｒｅｑ．ｏｅ信号をアサートする。このｃ
ｌｉｅｎｔｒｅｑ．ｏｅはメモリクライアントによって
局部的にラッチされ、メモリクライアントのメモリデー
タバスドライバをターンオンするのに使用される。
イアント書込みデータのためのタイミング図が示されて
いる。書込みリクエストのためのデータはアドレスおよ
びリクエストと共にラッチされることはない。その代わ
りにリクエストがリクエストパイプのデコードステージ
に達したことを表示するｃｌｉｅｎｔｒｅｑ．ｗｒｒｄ
ｙをメモリコントローラ２０４がアサートすると、デー
タ、マスクおよびメッセージがラッチされる。メモリク
ライアントキューはリクエストパイプの前方にあるの
で、アサーションｃｌｉｅｎｔｒｅｑ．ｇｎｔとｃｌｉ
ｅｎｔｒｅｑ．ｗｒｒｄｙとの間の関係は簡単ではな
い。ｃｌｉｅｎｔｒｅｑ．ｍｓｇはレンダリングエンジ
ン２０８および入出力ＩＣ２１０に対してのみ有効であ
る。メモリコントローラ２０４はｃｌｉｅｎｔｒｅｑ．
ｗｒｒｄｙのアサーションの少なくとも１サイクル前に
ｃｌｉｅｎｔｒｅｑ．ｏｅ信号をアサートする。このｃ
ｌｉｅｎｔｒｅｑ．ｏｅはメモリクライアントによって
局部的にラッチされ、メモリクライアントのメモリデー
タバスドライバをターンオンするのに使用される。
【００３３】図１１を参照すると、ここにはメモリクラ
イアント読出しデータのためのタイミング図が示されて
いる。読出されたデータは、ｍｅｍｄａｔａ２ｃｌｉｅ
ｎｔ＿ｏｕｔバスを通ってメモリクライアントへ送られ
る。ｃｌｉｅｎｔｒｅｓ．ｒｄｒｄｙがアサートされる
と、データおよびメッセージは有効である。
イアント読出しデータのためのタイミング図が示されて
いる。読出されたデータは、ｍｅｍｄａｔａ２ｃｌｉｅ
ｎｔ＿ｏｕｔバスを通ってメモリクライアントへ送られ
る。ｃｌｉｅｎｔｒｅｓ．ｒｄｒｄｙがアサートされる
と、データおよびメッセージは有効である。
【００３４】メモリクライアントインターフェースは下
記の表３および表４にリストされた信号を含む。
記の表３および表４にリストされた信号を含む。
【００３５】
【表３】
【００３６】
【表４】 データおよびマスクはデータパイプにラッチされ、ｍｅ
ｍｍａｓｋ＿ｏｕｔおよびｍｅｍｄａｔａ２ｍｅｍ＿ｏ
ｕｔを通って統一システムメモリ２０２にフローする。
データおよびマスクからはＥＣＣおよびＥＣＣマスクが
発生され、ｅｃｃｍａｓｋおよびｅｃｃ＿ｏｕｔを通っ
て統一システムメモリ２０２へ送られる。ｍｅｍｄａｔ
ａｏｅ信号はメモリバスドライバをターンオンするのに
使用される。統一システムメモリ２０２からのデータお
よびＥＣＣは、バス内のｍｅｍｄａｔａ２ｃｌｉｅｎｔ
＿ｉｎおよびｅｃｃ＿ｉｎに至る。ＥＣＣは入進データ
が正しいかどうかを判断するのに使用される。データ内
に１ビットのエラーがある場合、このエラーは訂正さ
れ、訂正されたデータはメモリクライアントに送られ
る。２ビット以上のエラーがある場合、ＣＰＵ２０６は
インターラプトされ、正しくないデータはメモリクライ
アントへリターンされる。Ｒａｓ＿ｎ、ｃａｓ＿ｎ、ｗ
ｅ＿ｎおよびｃｓ＿ｎは統一システムメモリ２０２のた
めの制御信号である。
ｍｍａｓｋ＿ｏｕｔおよびｍｅｍｄａｔａ２ｍｅｍ＿ｏ
ｕｔを通って統一システムメモリ２０２にフローする。
データおよびマスクからはＥＣＣおよびＥＣＣマスクが
発生され、ｅｃｃｍａｓｋおよびｅｃｃ＿ｏｕｔを通っ
て統一システムメモリ２０２へ送られる。ｍｅｍｄａｔ
ａｏｅ信号はメモリバスドライバをターンオンするのに
使用される。統一システムメモリ２０２からのデータお
よびＥＣＣは、バス内のｍｅｍｄａｔａ２ｃｌｉｅｎｔ
＿ｉｎおよびｅｃｃ＿ｉｎに至る。ＥＣＣは入進データ
が正しいかどうかを判断するのに使用される。データ内
に１ビットのエラーがある場合、このエラーは訂正さ
れ、訂正されたデータはメモリクライアントに送られ
る。２ビット以上のエラーがある場合、ＣＰＵ２０６は
インターラプトされ、正しくないデータはメモリクライ
アントへリターンされる。Ｒａｓ＿ｎ、ｃａｓ＿ｎ、ｗ
ｅ＿ｎおよびｃｓ＿ｎは統一システムメモリ２０２のた
めの制御信号である。
【００３７】図１２を参照する。ここには統一システム
メモリ２０２によって実行される新しいページへの書込
み例のタイミング図が示されている。図１３を参照する
と、ここには統一システムメモリ２０２によって実行さ
れる新しいページからの読出し例のタイミング図が示さ
れている。同じＳＤＲＡＭページの読出しまたは書込み
動作は図１２および図１３に示された動作と同じである
が、同じページ動作はプリチャージおよび起動サイクル
が不要である点が異なっている。
メモリ２０２によって実行される新しいページへの書込
み例のタイミング図が示されている。図１３を参照する
と、ここには統一システムメモリ２０２によって実行さ
れる新しいページからの読出し例のタイミング図が示さ
れている。同じＳＤＲＡＭページの読出しまたは書込み
動作は図１２および図１３に示された動作と同じである
が、同じページ動作はプリチャージおよび起動サイクル
が不要である点が異なっている。
【００３８】リクエストパイプはメモリコントローラ２
０４のための制御センターとなっている。パイプの一端
にメモリクライアントリクエストが入れられ、他方の側
からメモリコマンドとして取出される。メモリクライア
ントキューはパイプの前方にあり、パイプの次に仲裁、
デコードおよび最後に発生／ステートマシンが続く。キ
ュー内に余裕がない場合、メモリクライアントはその内
部にリクエストを入れることができる。仲裁ロジックは
メモリクライアントキューの上部にあるリクエストのす
べてを見て、リクエストパイプを通してどのリクエスト
をスタートさせるかを判断する。リクエストは仲裁ステ
ージからデコードステージへフローする。デコードステ
ージ中、リクエストに関する情報が収集され、発生／ス
テートマシンステージへ送られる。ステートマシンはこ
の情報に基づき統一システムメモリ２０２のための適当
なシーケンスのコマンドを決定する。発生ステージの後
方部分はステートマシンのステートを制御信号にデコー
ドし、この制御信号はラッチされ、次に統一システムメ
モリ２０２へ送られる。リクエストは２サイクル以上の
間、発生ステージ内にとどまることができる。リクエス
トが発生／ステートマシンステージにとどまる間、リク
エストパイプの他の部分が停止される。リクエストパイ
プの各ステージについて説明する。
０４のための制御センターとなっている。パイプの一端
にメモリクライアントリクエストが入れられ、他方の側
からメモリコマンドとして取出される。メモリクライア
ントキューはパイプの前方にあり、パイプの次に仲裁、
デコードおよび最後に発生／ステートマシンが続く。キ
ュー内に余裕がない場合、メモリクライアントはその内
部にリクエストを入れることができる。仲裁ロジックは
メモリクライアントキューの上部にあるリクエストのす
べてを見て、リクエストパイプを通してどのリクエスト
をスタートさせるかを判断する。リクエストは仲裁ステ
ージからデコードステージへフローする。デコードステ
ージ中、リクエストに関する情報が収集され、発生／ス
テートマシンステージへ送られる。ステートマシンはこ
の情報に基づき統一システムメモリ２０２のための適当
なシーケンスのコマンドを決定する。発生ステージの後
方部分はステートマシンのステートを制御信号にデコー
ドし、この制御信号はラッチされ、次に統一システムメ
モリ２０２へ送られる。リクエストは２サイクル以上の
間、発生ステージ内にとどまることができる。リクエス
トが発生／ステートマシンステージにとどまる間、リク
エストパイプの他の部分が停止される。リクエストパイ
プの各ステージについて説明する。
【００３９】メモリクライアントのすべてはリフレッシ
ュを除きキューを有する。リフレッシュリクエストは他
のリクエストが発生される前にリタイアするように保証
されているので、キューは不要である。５つのメモリク
ライアントキューは書込み側にメモリクライアントを有
し、読出し側に仲裁ロジックを有する簡単な２ポート構
造となっている。ｃｌｉｅｎｔｒｅｓ．ｇｎｔのアサー
ションによって表示されるメモリクライアントキュー内
で利用できるスペースがある場合、メモリクライアント
はリクエストをそのキュー内に入れることができる。メ
モリクライアントリクエストはアドレスと、コマンド
（読出し、書込みまたは読出し−変更−書込み）と、メ
ッセージと、ＥＣＣ有効信号と、リクエスト有効表示信
号とから成る。ｃｌｉｅｎｔｒｅｓ．ｖａｌｉｄおよび
ｃｌｉｅｎｔｒｅｓ．ｇｎｔの双方がアサートされる
と、メモリクライアントキュー内にリクエストがラッチ
される。パイプラインが停止していなければ仲裁ロジッ
クはメモリクライアントキューの上部にあるリクエスト
のすべてを見て、どのリクエストをポップオフし、メモ
リクライアントキューの上部にあるリクエストのデコー
ドステージへ送るかを判断し、どのリクエストをポップ
オフしてリクエストパイプのデコードステージへ送るか
を判断する。
ュを除きキューを有する。リフレッシュリクエストは他
のリクエストが発生される前にリタイアするように保証
されているので、キューは不要である。５つのメモリク
ライアントキューは書込み側にメモリクライアントを有
し、読出し側に仲裁ロジックを有する簡単な２ポート構
造となっている。ｃｌｉｅｎｔｒｅｓ．ｇｎｔのアサー
ションによって表示されるメモリクライアントキュー内
で利用できるスペースがある場合、メモリクライアント
はリクエストをそのキュー内に入れることができる。メ
モリクライアントリクエストはアドレスと、コマンド
（読出し、書込みまたは読出し−変更−書込み）と、メ
ッセージと、ＥＣＣ有効信号と、リクエスト有効表示信
号とから成る。ｃｌｉｅｎｔｒｅｓ．ｖａｌｉｄおよび
ｃｌｉｅｎｔｒｅｓ．ｇｎｔの双方がアサートされる
と、メモリクライアントキュー内にリクエストがラッチ
される。パイプラインが停止していなければ仲裁ロジッ
クはメモリクライアントキューの上部にあるリクエスト
のすべてを見て、どのリクエストをポップオフし、メモ
リクライアントキューの上部にあるリクエストのデコー
ドステージへ送るかを判断し、どのリクエストをポップ
オフしてリクエストパイプのデコードステージへ送るか
を判断する。
【００４０】メモリクライアントとアービタとの間には
リクエストキューがあるので、ｃｌｉｅｎｔｒｅｓ．ｇ
ｎｔ信号はリクエストがリタイアしたことを表示しな
い。リクエストはまだ仲裁プロセスを通過する必要があ
る。リクエストを別の道に入れるために、メモリクライ
アントＡはメモリクライアントＢの前にｃｌｉｅｎｔｒ
ｅｓ．ｇｎｔ信号を受信できるが、メモリクライアント
Ｂのほうが優先度が高ければ、メモリクライアントＡか
らのリクエストよりも前にそのリクエストはリタイアで
きる。
リクエストキューがあるので、ｃｌｉｅｎｔｒｅｓ．ｇ
ｎｔ信号はリクエストがリタイアしたことを表示しな
い。リクエストはまだ仲裁プロセスを通過する必要があ
る。リクエストを別の道に入れるために、メモリクライ
アントＡはメモリクライアントＢの前にｃｌｉｅｎｔｒ
ｅｓ．ｇｎｔ信号を受信できるが、メモリクライアント
Ｂのほうが優先度が高ければ、メモリクライアントＡか
らのリクエストよりも前にそのリクエストはリタイアで
きる。
【００４１】＜アービタ＞上記のようにアービタはどの
メモリクライアントのリクエストがリクエストパイプの
デコードステージに進むかを判断する。この判断プロセ
スは２つのステップから成る。第１のステップは現在の
メモリクライアントのための仲裁スロットがオーバーし
ているかどうかを判断することである。仲裁スロットは
同じメモリクライアントからの一連のリクエストであ
る。１つの仲裁スロットで認められるリクエストの数お
よびタイプは変わる。下記の表５は仲裁スロット内で各
メモリクライアントが何を行うことができるかをリスト
したものである。
メモリクライアントのリクエストがリクエストパイプの
デコードステージに進むかを判断する。この判断プロセ
スは２つのステップから成る。第１のステップは現在の
メモリクライアントのための仲裁スロットがオーバーし
ているかどうかを判断することである。仲裁スロットは
同じメモリクライアントからの一連のリクエストであ
る。１つの仲裁スロットで認められるリクエストの数お
よびタイプは変わる。下記の表５は仲裁スロット内で各
メモリクライアントが何を行うことができるかをリスト
したものである。
【００４２】
【表５】 そのときの仲裁スロットおよびそのときのスロットオー
ナーからの次のリクエストに対するステートに基づき、
アービタは仲裁スロットを終了すべきかどうかを判断す
る。終了すべきでない場合、そのときの仲裁スロットを
所有するメモリクライアントからのリクエストをデコー
ドステージへ送る。そのときの仲裁スロットを終了する
場合、アービタは仲裁アルゴリズムからの結果を使用
し、どのリクエストをデコードステージへ送るかを判断
する。仲裁アルゴリズムはグラフィックスバックエンド
ＩＣ２１２が仲裁スロットの２分の１を得て、入出力Ｉ
Ｃ２１０が４分の１を得て、画像処理および圧縮伸長Ｉ
Ｃ２１６が８分の１を得て、レンダリングエンジン２０
８が１６分の１を得て、ＣＰＵ２０６が３２分の１を得
て、リフレッシュが６４分の１を得るように保証する。
ナーからの次のリクエストに対するステートに基づき、
アービタは仲裁スロットを終了すべきかどうかを判断す
る。終了すべきでない場合、そのときの仲裁スロットを
所有するメモリクライアントからのリクエストをデコー
ドステージへ送る。そのときの仲裁スロットを終了する
場合、アービタは仲裁アルゴリズムからの結果を使用
し、どのリクエストをデコードステージへ送るかを判断
する。仲裁アルゴリズムはグラフィックスバックエンド
ＩＣ２１２が仲裁スロットの２分の１を得て、入出力Ｉ
Ｃ２１０が４分の１を得て、画像処理および圧縮伸長Ｉ
Ｃ２１６が８分の１を得て、レンダリングエンジン２０
８が１６分の１を得て、ＣＰＵ２０６が３２分の１を得
て、リフレッシュが６４分の１を得るように保証する。
【００４３】各メモリクライアントの平均バンド幅を予
測することは困難であるが、メモリクライアント当たり
の最悪ケースのスロット周波数が計算可能である。第１
のステップは仲裁スロット中に各メモリクライアントが
使用できる最大サイクル数を判断することである。下記
の表６は、各タイプの動作に関連したサイクル数を示
す。表６を参照すると、Ｐはプリチャージを示し、Ｘは
デッドサイクルを示し、Ａは起動を示し、Ｒ０は読出し
ワード０を示し、Ｗ０は書込みワード０を示し、Ｒｅｆ
はリフレッシュを示す。
測することは困難であるが、メモリクライアント当たり
の最悪ケースのスロット周波数が計算可能である。第１
のステップは仲裁スロット中に各メモリクライアントが
使用できる最大サイクル数を判断することである。下記
の表６は、各タイプの動作に関連したサイクル数を示
す。表６を参照すると、Ｐはプリチャージを示し、Ｘは
デッドサイクルを示し、Ａは起動を示し、Ｒ０は読出し
ワード０を示し、Ｗ０は書込みワード０を示し、Ｒｅｆ
はリフレッシュを示す。
【００４４】
【表６】 下記の表７はメモリクライアントごとの最大サイクル数
を示す。
を示す。
【００４５】
【表７】 最後に、メモリクライアントごとの１秒当たりのスロッ
トを計算することができる。すべてのメモリクライアン
トが常時リクエストしている場合、各メモリクライアン
トは６４スロットの後にリターンを得る。これをラウン
ドと称す。このラウンドでは、グラフィックスバックエ
ンドは６４スロットのうちの３２スロットを得て、入出
力ＩＣ２１０は６４スロットのうちの１６スロットを得
るので、１ラウンドは３２＊２０＋８＊１８＋４＊１２
＋２＊１２＋１４＝１０６２サイクルかかることにな
る。
トを計算することができる。すべてのメモリクライアン
トが常時リクエストしている場合、各メモリクライアン
トは６４スロットの後にリターンを得る。これをラウン
ドと称す。このラウンドでは、グラフィックスバックエ
ンドは６４スロットのうちの３２スロットを得て、入出
力ＩＣ２１０は６４スロットのうちの１６スロットを得
るので、１ラウンドは３２＊２０＋８＊１８＋４＊１２
＋２＊１２＋１４＝１０６２サイクルかかることにな
る。
【００４６】
【表８】 ＜デコードロジック＞デコードロジックはアービタから
のリクエストを受信する。先のリクエストから維持され
たステートおよびそのときのリクエスト内に含まれる情
報に基づき、デコードロジックはどのメモリバンクを選
択するか、次のステージ内の４つのステートマシンのう
ちのどれがリクエストを取り扱うのか、現在のリクエス
トは先のリクエストと同じページにあるのかどうかを判
断する。この情報は発生／ステートマシンステージへ送
られる。
のリクエストを受信する。先のリクエストから維持され
たステートおよびそのときのリクエスト内に含まれる情
報に基づき、デコードロジックはどのメモリバンクを選
択するか、次のステージ内の４つのステートマシンのう
ちのどれがリクエストを取り扱うのか、現在のリクエス
トは先のリクエストと同じページにあるのかどうかを判
断する。この情報は発生／ステートマシンステージへ送
られる。
【００４７】統一システムメモリ２０２は８スロットか
ら構成される。１つのスロットは１つのＳＤＲＡＭ Ｄ
ＩＭＭをホールドすることができる。１つのＳＤＲＡＭ
ＤＩＭＭは１Ｍ×１６または４Ｍ×１６のＳＤＲＡＭ
コンポーネントから製造され、ＤＩＭＭのフロント側ま
たはフロント側およびバック側に集中されている。１つ
の外部ＳＤＲＡＭバンクを構成するのに２つのＤＩＭＭ
が必要である。１Ｍ×１６のＳＤＲＡＭコンポーネント
は３２メガバイトの外部バンクを構成するが、４Ｍ×１
６のＳＤＲＡＭコンポーネントは１２８メガバイトの外
部バンクを構成する。統一システムメモリ２０２のサイ
ズは、３２メガバイトから１ギガバイトの範囲とするこ
とができる。
ら構成される。１つのスロットは１つのＳＤＲＡＭ Ｄ
ＩＭＭをホールドすることができる。１つのＳＤＲＡＭ
ＤＩＭＭは１Ｍ×１６または４Ｍ×１６のＳＤＲＡＭ
コンポーネントから製造され、ＤＩＭＭのフロント側ま
たはフロント側およびバック側に集中されている。１つ
の外部ＳＤＲＡＭバンクを構成するのに２つのＤＩＭＭ
が必要である。１Ｍ×１６のＳＤＲＡＭコンポーネント
は３２メガバイトの外部バンクを構成するが、４Ｍ×１
６のＳＤＲＡＭコンポーネントは１２８メガバイトの外
部バンクを構成する。統一システムメモリ２０２のサイ
ズは、３２メガバイトから１ギガバイトの範囲とするこ
とができる。
【００４８】各ＳＤＲＡＭ部品は２つの内部バンク、従
って２つの可能なオープンページを有する。外部バンク
の最大数は８個であり、内部バンクの最大数は１６個で
ある。メモリコントローラ２０４は一度に４つのオープ
ンページしかサポートすることができない。この問題に
ついてはこの章で後に詳細に検討する。
って２つの可能なオープンページを有する。外部バンク
の最大数は８個であり、内部バンクの最大数は１６個で
ある。メモリコントローラ２０４は一度に４つのオープ
ンページしかサポートすることができない。この問題に
ついてはこの章で後に詳細に検討する。
【００４９】下記にデコードロジックについて詳細に説
明する。初期化中、ソフトウェアはメモリを調べ、どれ
だけ多くのメモリバンクが存在しているか、各バンクの
サイズを判断する。ソフトウェアはこの情報に基づき、
８バンク制御レジスタをプログラムする。各バンク制御
レジスタ（レジスタの章を参照されたい）は、バンクの
サイズを表示する１ビットと、そのバンクの上部アドレ
スビットを示す５ビットを有する。ソフトウェアは１６
メガビットの外部バンクが続く下方アドレスレンジ内に
６４メガビットの外部バンクを設けなければならない。
これはメモリ内にギャップが生じるのを防止するためで
ある。デコードロジックは入進するリクエストの上部ア
ドレスビットと８バンク制御レジスタとを比較し、どの
外部バンクを選択するかを決定する。比較されるビット
数はバンクのサイズによって決まる。例えばバンクサイ
ズが６４メガビットである場合、デコードロジックはリ
クエストアドレスのビット２４：２２とバンク制御レジ
スタのビット４：２と比較する。一致していればそのバ
ンクを選択する。各外部バンクは別個のチップセレクト
を有する。入進アドレスが２つ以上のバンク制御レジス
タと一致していれば、最も少ない数のバンクを選択す
る。入進アドレスがバンク制御レジスタのいずれとも一
致しない場合、メモリアドレスのエラーが発生する。エ
ラーが発生するとエラーレジスタ内にリクエストに関す
る情報が捕捉され、メモリコントローラ２０４のインタ
ーラプトがイネーブルされている場合にはプロセッサは
インターラプトされる。エラーを生じさせたリクエスト
はパイプライン内の次のステージへ送られ、正常なリク
エストのように処理されるが、メモリコントローラ２０
４は外部バンクセレクトのすべてをデアサートするの
で、実際にはメモリ動作は行われない。レンダリングエ
ンジン２０８のメッセージのビット６がセットされる時
の外部バンクセレクトのデアサートが行われる。無効Ｔ
ＬＢエントリーを用いてリクエストが発生されると、レ
ンダリングエンジン２０８はこのビットをセットする。
明する。初期化中、ソフトウェアはメモリを調べ、どれ
だけ多くのメモリバンクが存在しているか、各バンクの
サイズを判断する。ソフトウェアはこの情報に基づき、
８バンク制御レジスタをプログラムする。各バンク制御
レジスタ（レジスタの章を参照されたい）は、バンクの
サイズを表示する１ビットと、そのバンクの上部アドレ
スビットを示す５ビットを有する。ソフトウェアは１６
メガビットの外部バンクが続く下方アドレスレンジ内に
６４メガビットの外部バンクを設けなければならない。
これはメモリ内にギャップが生じるのを防止するためで
ある。デコードロジックは入進するリクエストの上部ア
ドレスビットと８バンク制御レジスタとを比較し、どの
外部バンクを選択するかを決定する。比較されるビット
数はバンクのサイズによって決まる。例えばバンクサイ
ズが６４メガビットである場合、デコードロジックはリ
クエストアドレスのビット２４：２２とバンク制御レジ
スタのビット４：２と比較する。一致していればそのバ
ンクを選択する。各外部バンクは別個のチップセレクト
を有する。入進アドレスが２つ以上のバンク制御レジス
タと一致していれば、最も少ない数のバンクを選択す
る。入進アドレスがバンク制御レジスタのいずれとも一
致しない場合、メモリアドレスのエラーが発生する。エ
ラーが発生するとエラーレジスタ内にリクエストに関す
る情報が捕捉され、メモリコントローラ２０４のインタ
ーラプトがイネーブルされている場合にはプロセッサは
インターラプトされる。エラーを生じさせたリクエスト
はパイプライン内の次のステージへ送られ、正常なリク
エストのように処理されるが、メモリコントローラ２０
４は外部バンクセレクトのすべてをデアサートするの
で、実際にはメモリ動作は行われない。レンダリングエ
ンジン２０８のメッセージのビット６がセットされる時
の外部バンクセレクトのデアサートが行われる。無効Ｔ
ＬＢエントリーを用いてリクエストが発生されると、レ
ンダリングエンジン２０８はこのビットをセットする。
【００５０】図１４を参照する。メモリコントローラ２
０４はどの物理的外部バンクコンフィギュレーションも
取り扱うことができるが、外部バンク０は常に満たされ
ており、密度が減少するような順序で外部バンクを設置
する（例えばバンク０を６４メガビットの外部バンクと
し、バンク２を１６メガビットの外部バンクとする）こ
とを推奨する。
０４はどの物理的外部バンクコンフィギュレーションも
取り扱うことができるが、外部バンク０は常に満たされ
ており、密度が減少するような順序で外部バンクを設置
する（例えばバンク０を６４メガビットの外部バンクと
し、バンク２を１６メガビットの外部バンクとする）こ
とを推奨する。
【００５１】先のパラグラフではデコードロジックがど
の外部バンクをどのように選択するかを説明した。本パ
ラグラフはページクロシングを決定する方法およびパイ
プラインの次のステージでどのバンクステートマシンを
使用するかを説明する。行レジスタと称される１組のレ
ジスタ内に先のリクエストのための内部および外部バン
クビットと共に行アドレスが維持される。各行レジスタ
はバンクステートマシンに対応する。行レジスタは４つ
（したがってバンクステートマシンが４つ）あるので、
デコードロジックは４つまでのオープンページのトラッ
クを維持できる。デコードロジックは新しいリクエスト
の内部／外部バンクビットと、４つの行レジスタとを比
較する。一致していれば、その行レジスタに対応するバ
ンクステートマシンを選択する。新しいリクエストが行
レジスタのいずれにも一致しなければ、行レジスタのう
ちの１つを選択し、新しいリクエスト情報によってレジ
スタを更新する。内部／外部バンクビットが行レジスタ
のうちの１つと一致し、新しいリクエストの行ビットが
そのレジスタ内の行ビットと一致していれば、同じペー
ジにリクエストがあり、そうでない場合は存在しない。
の外部バンクをどのように選択するかを説明した。本パ
ラグラフはページクロシングを決定する方法およびパイ
プラインの次のステージでどのバンクステートマシンを
使用するかを説明する。行レジスタと称される１組のレ
ジスタ内に先のリクエストのための内部および外部バン
クビットと共に行アドレスが維持される。各行レジスタ
はバンクステートマシンに対応する。行レジスタは４つ
（したがってバンクステートマシンが４つ）あるので、
デコードロジックは４つまでのオープンページのトラッ
クを維持できる。デコードロジックは新しいリクエスト
の内部／外部バンクビットと、４つの行レジスタとを比
較する。一致していれば、その行レジスタに対応するバ
ンクステートマシンを選択する。新しいリクエストが行
レジスタのいずれにも一致しなければ、行レジスタのう
ちの１つを選択し、新しいリクエスト情報によってレジ
スタを更新する。内部／外部バンクビットが行レジスタ
のうちの１つと一致し、新しいリクエストの行ビットが
そのレジスタ内の行ビットと一致していれば、同じペー
ジにリクエストがあり、そうでない場合は存在しない。
【００５２】＜ステートマシンおよび発生ロジック＞デ
コードロジックは外部バンクセレクト信号、ステートマ
シンセレクト信号および同一ページ情報と共にリクエス
トを発生／ステートマシンステージへ送る。選択された
バンクステートマシンは発生ロジックがバンクステート
マシンのステートをＳＤＲＡＭ ＤＩＭＭへ送られるコ
マンドにデコードする間、適当なステートを通過するシ
ーケンスを経る。４つのバンクステートマシンの他にリ
フレッシュおよび初期化動作専用のステートマシンが設
けられている。この初期化／リフレッシュステートマシ
ンは４つのバンクステートマシンが強制的にアイドルス
テートとされている間、初期化およびリフレッシュのた
めの特殊ステートを通過するシーケンスを経る。次の章
でバンクステートマシンおよび初期化／リフレッシュス
テートマシンについて説明する。
コードロジックは外部バンクセレクト信号、ステートマ
シンセレクト信号および同一ページ情報と共にリクエス
トを発生／ステートマシンステージへ送る。選択された
バンクステートマシンは発生ロジックがバンクステート
マシンのステートをＳＤＲＡＭ ＤＩＭＭへ送られるコ
マンドにデコードする間、適当なステートを通過するシ
ーケンスを経る。４つのバンクステートマシンの他にリ
フレッシュおよび初期化動作専用のステートマシンが設
けられている。この初期化／リフレッシュステートマシ
ンは４つのバンクステートマシンが強制的にアイドルス
テートとされている間、初期化およびリフレッシュのた
めの特殊ステートを通過するシーケンスを経る。次の章
でバンクステートマシンおよび初期化／リフレッシュス
テートマシンについて説明する。
【００５３】＜バンクステートマシン＞４つのバンクス
テートマシンは制御信号、アドレス信号およびデータ信
号へのアクセスの競合のみを受けて別々に作動する。バ
ンクステートマシンはページモード動作に対してデフォ
ルトする。すなわちオートプリチャージコマンドは使用
されず、ノンページモードのランダムレファレンスがあ
る場合には常にＳＤＲＡＭバンクを明らかにプリチャー
ジしなければならない。デコードステートは適当なステ
ートを通るシーケンスを得る選択されたステートマシン
へページ情報と共にリクエストを送る。所定のステート
ではインターバルタイマーはＳＤＲＡＭの最小インター
バル条件が満たされるまでステートマシンが次のステー
トに進むことを防止するようなステートにされる。バン
クステートマシンは一度に１つのリクエストで作動す
る。すなわち１つのリクエストは必要なプリチャージお
よび起動フェーズを通過するシーケンスを経て、次に完
了と見なされ、次のリクエストが開始されるポイントで
読出しまたは書込みフェーズを通過するシーケンスを経
る。最後にＳＤＲＡＭ制御信号を発生する信号発生ロジ
ックによって４つのバンクステートマシンのステートが
デコードされる。
テートマシンは制御信号、アドレス信号およびデータ信
号へのアクセスの競合のみを受けて別々に作動する。バ
ンクステートマシンはページモード動作に対してデフォ
ルトする。すなわちオートプリチャージコマンドは使用
されず、ノンページモードのランダムレファレンスがあ
る場合には常にＳＤＲＡＭバンクを明らかにプリチャー
ジしなければならない。デコードステートは適当なステ
ートを通るシーケンスを得る選択されたステートマシン
へページ情報と共にリクエストを送る。所定のステート
ではインターバルタイマーはＳＤＲＡＭの最小インター
バル条件が満たされるまでステートマシンが次のステー
トに進むことを防止するようなステートにされる。バン
クステートマシンは一度に１つのリクエストで作動す
る。すなわち１つのリクエストは必要なプリチャージお
よび起動フェーズを通過するシーケンスを経て、次に完
了と見なされ、次のリクエストが開始されるポイントで
読出しまたは書込みフェーズを通過するシーケンスを経
る。最後にＳＤＲＡＭ制御信号を発生する信号発生ロジ
ックによって４つのバンクステートマシンのステートが
デコードされる。
【００５４】ステートマシンが従わなければならないＳ
ＤＲＡＭパラメータはいくつかある。これらパラメータ
はベンダーごとに若干変わっているが、ステートマシン
を簡略化するために最も共通するパラメータが選択さ
れ、インターバルタイマーにハードコピーされている。
次の表にリストされたパラメータとコンパチブルでない
ＳＤＲＡＭはサポートされない。
ＤＲＡＭパラメータはいくつかある。これらパラメータ
はベンダーごとに若干変わっているが、ステートマシン
を簡略化するために最も共通するパラメータが選択さ
れ、インターバルタイマーにハードコピーされている。
次の表にリストされたパラメータとコンパチブルでない
ＳＤＲＡＭはサポートされない。
【００５５】Ｔｒ２ｒｐおよびＴｒ２ｗは連続する読出
しコマンド、書込みコマンドおよびプリチャージコマン
ド間のインターバルを明瞭に定める付加的タイミングパ
ラメータである。これらパラメータは連続するコマンド
がデータ信号上の競合を生じさせないように保証するも
のである。これらパラメータはステートマシンシーケン
サによって内部で発生できるが、これらパラメータはス
テートマシンを簡略し、ＳＤＲＡＭパラメータと同じタ
イマーパラダイムを使用するように明瞭とされている。
しコマンド、書込みコマンドおよびプリチャージコマン
ド間のインターバルを明瞭に定める付加的タイミングパ
ラメータである。これらパラメータは連続するコマンド
がデータ信号上の競合を生じさせないように保証するも
のである。これらパラメータはステートマシンシーケン
サによって内部で発生できるが、これらパラメータはス
テートマシンを簡略し、ＳＤＲＡＭパラメータと同じタ
イマーパラダイムを使用するように明瞭とされている。
【００５６】
【表９】 上記表９を参照すると、バンクＡおよびＢは同じ外部バ
ンク内にあるが、Ｃは異なる外部バンク内にある。
ンク内にあるが、Ｃは異なる外部バンク内にある。
【００５７】図１５を参照する。ここにはバンクステー
トマシンのフロー図が示されている。図１５に示される
ようにＴｒｐ、ＴｒｒｄおよびＴｒｃｄは設計により実
行される。Ｔｒｃ、ｔｒａｓ、Ｔｒ２ｒｐおよびＴｒ２
ｗパラメータは４つのバンクステートマシンごとに１つ
のタイマーを有する。Ｔｒ２ｒｐおよびＴｒ２ｗタイマ
ーは共用データライン上での競合を防止するのに使用さ
れるので、４つのバンクステートマシンのすべてに共通
する。
トマシンのフロー図が示されている。図１５に示される
ようにＴｒｐ、ＴｒｒｄおよびＴｒｃｄは設計により実
行される。Ｔｒｃ、ｔｒａｓ、Ｔｒ２ｒｐおよびＴｒ２
ｗパラメータは４つのバンクステートマシンごとに１つ
のタイマーを有する。Ｔｒ２ｒｐおよびＴｒ２ｗタイマ
ーは共用データライン上での競合を防止するのに使用さ
れるので、４つのバンクステートマシンのすべてに共通
する。
【００５８】初期化／リフレッシュステートマシンは２
つの機能、すなわち初期化およびリフレッシュ機能を有
する。まず初期化方法について説明し、次にリフレッシ
ュについて説明する。リセット後、初期化／リフレッシ
ュステートマシンはモードセットの前に行われるすべて
のバンクに対するプリチャージであるＳＤＲＡＭ初期化
方法を通過するシーケンスを得る。この発生ステージは
初期化／リフレッシュステートマシンのステートをコマ
ンドにデコードし、これらコマンドは次にＳＤＲＡＭへ
送られる。モードセット後、コマンドはＳＤＲＡＭモー
ドセットレジスタを２のＣＡＳレイテンシー、１のバー
スト長さおよびシーケンシャル動作タイプにプログラム
する。
つの機能、すなわち初期化およびリフレッシュ機能を有
する。まず初期化方法について説明し、次にリフレッシ
ュについて説明する。リセット後、初期化／リフレッシ
ュステートマシンはモードセットの前に行われるすべて
のバンクに対するプリチャージであるＳＤＲＡＭ初期化
方法を通過するシーケンスを得る。この発生ステージは
初期化／リフレッシュステートマシンのステートをコマ
ンドにデコードし、これらコマンドは次にＳＤＲＡＭへ
送られる。モードセット後、コマンドはＳＤＲＡＭモー
ドセットレジスタを２のＣＡＳレイテンシー、１のバー
スト長さおよびシーケンシャル動作タイプにプログラム
する。
【００５９】ＳＤＲＡＭでは６４ｍｓおきに６０９６の
リフレッシュサイクルが生じることが必要である。この
条件を満たすためにタイマーを備えたリフレッシュメモ
リクライアントが設けられている。このタイマーはリフ
レッシュメモリクライアントがアービタにリクエストす
るようにさせる信号を２７マイクロ秒ごとに送る。アー
ビタは他のメモリクライアントのすべてと同じようにリ
フレッシュを取扱う。リフレッシュスロット用のタイム
となったとアービタが判断すると、アービタはデコード
ステージにリフレッシュリクエストを送る。デコードス
テージは行レジスタのすべてを無効にし、ステートマシ
ン／発生ステージにリクエストを送る。バンクステート
マシンがリフレッシュステートであるとみなすと、バン
クステートはアイドルステートとなる。初期化／リフレ
ッシュステートマシンはすべてのバンクに対するプリチ
ャージであるリフレッシュ動作を通過するシーケンスを
経て、次に２つのリフレッシュサイクルが続く。リフレ
ッシュコマンドはＳＤＲＡＭを自動リフレッシュモード
にする。デバイス内部のアドレスカウンタはリフレッシ
ュサイクル中にワードおよびバンクアドレスをインクリ
メントする。リフレッシュサイクル後、ＳＤＲＡＭはア
イドルステートとなる。このことは、すべてのページが
クローズされたことを意味する。このことはリフレッシ
ュリクエスト中にはバンクステートマシンをアイドルス
テートとし、行レジスタを無効にすることが重要である
からである。
リフレッシュサイクルが生じることが必要である。この
条件を満たすためにタイマーを備えたリフレッシュメモ
リクライアントが設けられている。このタイマーはリフ
レッシュメモリクライアントがアービタにリクエストす
るようにさせる信号を２７マイクロ秒ごとに送る。アー
ビタは他のメモリクライアントのすべてと同じようにリ
フレッシュを取扱う。リフレッシュスロット用のタイム
となったとアービタが判断すると、アービタはデコード
ステージにリフレッシュリクエストを送る。デコードス
テージは行レジスタのすべてを無効にし、ステートマシ
ン／発生ステージにリクエストを送る。バンクステート
マシンがリフレッシュステートであるとみなすと、バン
クステートはアイドルステートとなる。初期化／リフレ
ッシュステートマシンはすべてのバンクに対するプリチ
ャージであるリフレッシュ動作を通過するシーケンスを
経て、次に２つのリフレッシュサイクルが続く。リフレ
ッシュコマンドはＳＤＲＡＭを自動リフレッシュモード
にする。デバイス内部のアドレスカウンタはリフレッシ
ュサイクル中にワードおよびバンクアドレスをインクリ
メントする。リフレッシュサイクル後、ＳＤＲＡＭはア
イドルステートとなる。このことは、すべてのページが
クローズされたことを意味する。このことはリフレッシ
ュリクエスト中にはバンクステートマシンをアイドルス
テートとし、行レジスタを無効にすることが重要である
からである。
【００６０】初期化／リフレッシュステートマシンはバ
ンクステートマシンと構造が極めて類似しており、ＳＤ
ＲＡＭパラメータを実行するためのタイマーを有する。
リフレッシュサイクル間でＴｒｃ条件を実行するのにＴ
ｒｃタイマーが使用され、ｐｒｅｃｈａｒｇｅ ａｌｌ
コマンドがアクティブバンクに対するＴｒａｓを侵さな
いよう保証するのにバンクＴｒａｓタイマーからの出力
が使用される。
ンクステートマシンと構造が極めて類似しており、ＳＤ
ＲＡＭパラメータを実行するためのタイマーを有する。
リフレッシュサイクル間でＴｒｃ条件を実行するのにＴ
ｒｃタイマーが使用され、ｐｒｅｃｈａｒｇｅ ａｌｌ
コマンドがアクティブバンクに対するＴｒａｓを侵さな
いよう保証するのにバンクＴｒａｓタイマーからの出力
が使用される。
【００６１】＜データパイプ＞データパイプの主な機能
は、（１）メモリクライアントと統一システムメモリ２
０２との間でデータを移動すること、（２）ＥＣＣ動作
を実行すること、および（３）読出し−変更−書込み動
作中に、メモリクライアントからの新しいバイトとメモ
リからの古いデータとをマージすること。これら機能の
各々について後述する。
は、（１）メモリクライアントと統一システムメモリ２
０２との間でデータを移動すること、（２）ＥＣＣ動作
を実行すること、および（３）読出し−変更−書込み動
作中に、メモリクライアントからの新しいバイトとメモ
リからの古いデータとをマージすること。これら機能の
各々について後述する。
【００６２】＜データフロー＞図８を参照すると、デー
タパイプはリクエストパイプの最終ステージとのロック
ステップにある１つのステージを有する。書込みリクエ
ストがデコードステージに達すると、リクエストパイプ
はｃｌｉｅｎｔｒｅｓ．ｗｒｒｄｙをアサートする。こ
のｃｌｉｅｎｔｒｅｓ．ｗｒｒｄｙ信号はＭｅｍｄａｔ
ａ２ｍｅｍ＿ｉｎバス上のデータがデータパイプのＥＣ
Ｃステージ内にラッチされたことをメモリクライアント
に表示する。このデータはＥＣＣステージ内にホールド
され、リクエストパイプ内でリクエストがリタイアされ
るまで統一システムメモリ２０２へフローする。
タパイプはリクエストパイプの最終ステージとのロック
ステップにある１つのステージを有する。書込みリクエ
ストがデコードステージに達すると、リクエストパイプ
はｃｌｉｅｎｔｒｅｓ．ｗｒｒｄｙをアサートする。こ
のｃｌｉｅｎｔｒｅｓ．ｗｒｒｄｙ信号はＭｅｍｄａｔ
ａ２ｍｅｍ＿ｉｎバス上のデータがデータパイプのＥＣ
Ｃステージ内にラッチされたことをメモリクライアント
に表示する。このデータはＥＣＣステージ内にホールド
され、リクエストパイプ内でリクエストがリタイアされ
るまで統一システムメモリ２０２へフローする。
【００６３】入進読出しデータはデータパイプ内にラッ
チされ、ＥＣＣ訂正ロジックを通過し、次にＭｅｍｄａ
ｔａ２ｃｌｉｅｎｔ＿ｏｕｔバスを進む前に再びラッチ
される。リクエストパイプは統一システムメモリ２０２
が読出し応答データをリターンするのにどれだけのサイ
クルがかかるかを知る。読出された応答データがＭｅｍ
ｄａｔａ２ｃｌｉｅｎｔ＿ｏｕｔバス上にあると、リク
エストパイプはｃｌｉｅｎｔｒｅｓ．ｒｄｒｄｙをアサ
ートする。
チされ、ＥＣＣ訂正ロジックを通過し、次にＭｅｍｄａ
ｔａ２ｃｌｉｅｎｔ＿ｏｕｔバスを進む前に再びラッチ
される。リクエストパイプは統一システムメモリ２０２
が読出し応答データをリターンするのにどれだけのサイ
クルがかかるかを知る。読出された応答データがＭｅｍ
ｄａｔａ２ｃｌｉｅｎｔ＿ｏｕｔバス上にあると、リク
エストパイプはｃｌｉｅｎｔｒｅｓ．ｒｄｒｄｙをアサ
ートする。
【００６４】以上で本発明の好ましい実施の形態すなわ
ちグラフィックス用にダイナミックにメモリを割当てる
ことを特徴とするコンピュータのシステムアーキテクチ
ャについて説明した。特定の実施の形態を参照して本発
明について説明したが、本発明はかかる実施の形態のみ
によって限定されると見なすものではなく、特許請求の
範囲のみに基づいて解釈すべきである。
ちグラフィックス用にダイナミックにメモリを割当てる
ことを特徴とするコンピュータのシステムアーキテクチ
ャについて説明した。特定の実施の形態を参照して本発
明について説明したが、本発明はかかる実施の形態のみ
によって限定されると見なすものではなく、特許請求の
範囲のみに基づいて解釈すべきである。
【図１】周辺プロセッサおよび関連する専用メモリユニ
ットを含む従来の代表的なコンピュータシステムの回路
ブロック図である。
ットを含む従来の代表的なコンピュータシステムの回路
ブロック図である。
【図２】本発明に係る統一システムメモリコンピュータ
アーキテクチャの一例を示す回路ブロック図である。
アーキテクチャの一例を示す回路ブロック図である。
【図３】内部に集積化されたメモリコントローラ（Ｍ
Ｃ）およびグラフィックスレンダリングエンジンを含む
グラフィックスレンダリングおよびメモリコントローラ
ＩＣの内部回路ブロック図である。
Ｃ）およびグラフィックスレンダリングエンジンを含む
グラフィックスレンダリングおよびメモリコントローラ
ＩＣの内部回路ブロック図である。
【図４】図３のグラフィックスレンダリングおよびメモ
リコントローラＩＣの内部回路ブロック図である。
リコントローラＩＣの内部回路ブロック図である。
【図５】本発明に係るピクセルバッファのダイナミック
割当てを行うためのタイルの一例を示す図である。
割当てを行うためのタイルの一例を示す図である。
【図６】本発明に係るｎ個のタイルから成るピクセルバ
ッファ例を示す図である。
ッファ例を示す図である。
【図７】本発明に係るアドレス変換方式を示すブロック
図である。
図である。
【図８】本発明に係るメモリコントローラのブロック図
である。
である。
【図９】本発明に係る統一システムメモリに発生された
メモリクライアントリクエストのためのタイミングチャ
ートである。
メモリクライアントリクエストのためのタイミングチャ
ートである。
【図１０】本発明に係るメモリクライアント書込みデー
タのためのタイミングチャートである。
タのためのタイミングチャートである。
【図１１】本発明に係るメモリクライアント読出しデー
タのためのタイミングチャートである。
タのためのタイミングチャートである。
【図１２】本発明に係る統一システムメモリにより実行
される新しいページへの書込み例のためのタイミングチ
ャートである。
される新しいページへの書込み例のためのタイミングチ
ャートである。
【図１３】本発明に係る統一システムメモリにより実行
される新しいページからの読出し例のためのタイミング
チャートである。
される新しいページからの読出し例のためのタイミング
チャートである。
【図１４】本発明に係るメモリコントローラの外部バン
クを示す図である。
クを示す図である。
【図１５】本発明に係るバンクステートマシンのための
フローチャートである。
フローチャートである。
２０２ 統一システムメモリ ２０４ メモリコントローラ（ＭＣ） ２０６ ＣＰＵ ２０８ グラフィックスレンダリングエンジン ２１０ 入出力回路 ２１２ グラフィックスバックエンドＩＣ ２１４ 画像プロセッサ（ＩＰ） ２１５ データ伸張ユニット（Ｃ／Ｅ） ２１６ 画像処理および圧縮伸張ＩＣ（ＩＰＣＥＩＣ） ２１８ グラフィックスレンダリングおよびメモリコン
トローラＩＣ ２２０ デマルチプレクサ（ＳＤＭＵＸ） ２３６ ＧＢＥインターフェース ２３８ ＣＰＵ／ＩＰＣＥインターフェース ２４０ Ｉ／Ｏインターフェース
トローラＩＣ ２２０ デマルチプレクサ（ＳＤＭＵＸ） ２３６ ＧＢＥインターフェース ２３８ ＣＰＵ／ＩＰＣＥインターフェース ２４０ Ｉ／Ｏインターフェース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ザヒド、エス．ハッサイン アメリカ合衆国カリフォルニア州、パロア ルト、シェラトン、345、アパートメント、 410
Claims (12)
- 【請求項１】メモリコントローラと、 前記メモリコントローラに結合されたグラフィックスレ
ンダリングエンジンと、 前記メモリコントローラに結合されたＣＰＵと、 前記メモリコントローラに結合された画像プロセッサ
と、 前記メモリコントローラに結合されたデータ圧縮／伸長
デバイスと、 前記メモリコントローラに結合された入出力デバイス
と、 前記メモリコントローラに結合されたグラフィックスバ
ックエンドデバイスと、 広バンド幅データバスを介して前記メモリコントローラ
に結合されたシステムメモリとを備え、前記システムメ
モリが前記メモリコントローラを介し前記ＣＰＵ、前記
入出力デバイス、前記グラフィックスバックエンドデバ
イス、前記画像プロセッサ、前記データ圧縮／伸長デバ
イス、前記レンダリングエンジンおよび前記メモリコン
トローラを含むメモリクライアントに対する読出し／書
込みアクセスを行い、前記メモリコントローラが前記メ
モリクライアントと前記システムメモリとのインターフ
ェースとなっており、 さらに、ピクセルバッファの仮想アドレスを前記システ
ムメモリ内の物理的メモリロケーションにマッピングす
るための変換ハードウェアを備え、前記ピクセルバッフ
ァが物理的に隣接するメモリのタイルとして割当てられ
ることを特徴とするコンピュータシステム。 - 【請求項２】前記レンダリングエンジンおよび前記メモ
リコントローラが第１のＩＣ上に形成されているか、ま
たは前記レンダリングエンジンおよび前記メモリコント
ローラが第１ＩＣ上に形成されており、前記画像プロセ
ッサおよび前記データ圧縮／伸長デバイスが第２ＩＣに
形成されている、請求項１に記載のコンピュータシステ
ム。 - 【請求項３】第１ＩＣ上に形成されたグラフィックスレ
ンダリングエンジンおよびメモリコントローラと、 前記第１ＩＣに結合されたＣＰＵと、 前記第１ＩＣに結合された画像プロセッサと、 前記第１ＩＣに結合されたデータ圧縮／伸長デバイス
と、 前記第１ＩＣに結合された入出力デバイスと、 前記第１ＩＣに結合されたグラフィックスバックエンド
デバイスと、 広バンド幅データバスを介して前記第１ＩＣに結合され
たシステムメモリとを備え、前記システムメモリが前記
第１ＩＣを介し前記ＣＰＵ、前記入出力デバイス、前記
グラフィックスバックエンドデバイス、前記画像プロセ
ッサ、前記データ圧縮／伸長デバイス、前記レンダリン
グエンジンおよび前記メモリコントローラを含むメモリ
クライアントに対する読出し／書込みアクセスを行い、
前記メモリコントローラが前記メモリクライアントと前
記システムメモリとのインターフェースとなっており、 さらに、ピクセルバッファの仮想アドレスを前記システ
ムメモリ内の物理的メモリロケーションにマッピングす
るための変換ハードウェアを備え、前記ピクセルバッフ
ァが物理的に隣接するメモリのタイルとして割当てられ
ることを特徴とするコンピュータシステム。 - 【請求項４】前記画像プロセッサおよび前記データ圧縮
／伸長デバイスが第２ＩＣ上に形成された、請求項３に
記載のコンピュータシステム。 - 【請求項５】前記第１ＩＣが多重分離バスにより前記シ
ステムメモリに結合されており、前記多重分離バスが前
記第１ＩＣに結合され、１３３ＭＨｚのクロックにより
制御される１４４本のラインを有する第１バスと、前記
システムメモリに結合され、６６ＭＨｚのクロックで制
御される２８８本のラインを有する第２バスと、前記第
１バスと前記第２バスとの間を進む信号を多重分離する
ためのデマルチプレクサとを含む、請求項３または４に
記載のコンピュータシステム。 - 【請求項６】ＣＰＵと、 入出力デバイスと、 グラフィックスバックエンドユニットと、 内部に集積化された画像プロセッサおよびデータ圧縮伸
長デバイスを含む第１ＩＣと、 内部に集積化されたグラフィックスレンダリングエンジ
ンおよびメモリコントローラデバイスを含む第２ＩＣ
と、 前記ＣＰＵ、前記入出力デバイス、前記グラフィックス
バックエンドデバイスおよび前記画像プロセッサ、前記
データ圧縮／伸長デバイス、前記レンダリングエンジン
および前記メモリコントローラとを含むメモリクライア
ントに対し読出し／書込みアクセスできるようにするシ
ステムメモリとを備え、前記メモリコントローラが前記
メモリクライアントと前記システムメモリとの間のイン
ターフェースとなっており、さらに、 前記システムメモリと前記第２ＩＣとの間でデータを転
送するための広バンド幅データバスと、 ピクセルバッファの仮想アドレスを前記システムメモリ
内の物理的メモリロケーションにマッピングするための
変換ハードウェアとを備え、前記ピクセルバッファが物
理的に隣接したメモリのタイルとしてダイナミックに割
当てられることを特徴とするコンピュータシステム。 - 【請求項７】前記レンダリングエンジンに前記変換ハー
ドウェアが形成されるか、または前記レンダリングエン
ジン、前記メモリコントローラ、前記画像プロセッサ、
前記データ圧縮／伸長ユニット、前記グラフィックスバ
ックエンドＩＣおよび前記入出力ＩＣのそれぞれに前記
変換ハードウェアが形成される、請求項１、３または６
記載のコンピュータシステム。 - 【請求項８】前記システムメモリが、同期式ＤＲＡＭを
用いて形成されるか、６６ＭＨｚでクロック制御される
２５６ビットのワイドなメモリデータバスを介してアク
セスされる同期式ＤＲＡＭ（ＳＤＲＡＭ）を用いて形成
される、請求項１、３または６に記載のコンピュータシ
ステム。 - 【請求項９】前記タイルが、１２８行のピクセルとして
配置された６４キロバイトの物理的に隣接するメモリか
ら構成されるか、または各ピクセルが４バイトのピクセ
ルである１２８行の１２８個のピクセルとして配置され
た６４キロバイトの物理的に隣接するメモリから形成さ
れる、請求項１、３または６に記載のコンピュータシス
テム。 - 【請求項１０】前記第２ＩＣが多重分離バスにより前記
システムメモリに結合されており、前記多重分離バスが
前記第２ＩＣに結合され、１３３ＭＨｚのクロックによ
り制御される１４４本のラインを有する第１バスと、前
記システムメモリに結合され、６６ＭＨｚのクロックで
制御される２８８本のラインを有する第２バスと、前記
第１バスと前記第２バスとの間を進む信号を多重分離す
るためのデマルチプレクサとを含む、請求項６に記載の
コンピュータシステム。 - 【請求項１１】前記ダイナミックに割当てられるピクセ
ルバッファがｎ個のタイル（ここでｎは整数である）か
ら成る、請求項１、３または６に記載のコンピュータシ
ステム。 - 【請求項１２】メモリコントローラと、 統一システムメモリと、 前記メモリコントローラを介して前記システムメモリに
アクセスするメモリクライアントとを有する、ダイナミ
ックにメモリ割当てを行うためのコンピュータシステ
ム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US713779 | 1996-09-13 | ||
| US08/713,779 US6104417A (en) | 1996-09-13 | 1996-09-13 | Unified memory computer architecture with dynamic graphics memory allocation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247138A true JPH10247138A (ja) | 1998-09-14 |
Family
ID=24867506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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