JPH10247172A - バス・ブリッジ・システムのためのバッファ・リザベーション方法 - Google Patents

バス・ブリッジ・システムのためのバッファ・リザベーション方法

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JPH10247172A
JPH10247172A JP10031923A JP3192398A JPH10247172A JP H10247172 A JPH10247172 A JP H10247172A JP 10031923 A JP10031923 A JP 10031923A JP 3192398 A JP3192398 A JP 3192398A JP H10247172 A JPH10247172 A JP H10247172A
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bridge
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buffer
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アラン・エル・グッドラム
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
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Abstract

(57)【要約】 【課題】 バス・ブリッジを通じたデータ転送方法を提
供する。 【解決手段】 バス・ブリッジは、データを格納し、デ
ータを先取りし、データのライト・ポスティングを行う
ための多数のデータ・バッファを含む。バス・ブリッジ
と通信するデバイスは、２つの予約機構の１つによって
バッファを予約することができる。予約機構は、バス・
ブリッジに、アドレスおよびバイト・カウントを供給す
る。また、予約はいずれの上流側バス・ブリッジにも送
出することができる。予約されたバッファは、バス・ア
クセスの効率的な使用のために先取りされる。バッファ
が予約されていない場合、データの先取りおよびフラッ
シュは、別のアルゴリズムにしたがって行われる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一方のバスから他
方のバスに動作を変換する方法に関し、更に特定すれ
ば、バス間でデータを最適に転送するためのバッファ予
約機構(buffer reservation mechanism)に関するもので
ある。
【０００２】
【従来の技術】パーソナル・コンピュータは、新たな技
術が発展しコンピュータに組み込まれるに連れて、常に
変化しつつある。マイクロプロセッサおよびメモリの性
能向上の結果、コンピュータは非常に強力になり、以前
では大型メインフレーム・コンピュータによってのみ処
理可能であったタスクも、今や処理可能となっている。
しかしながら、メインフレーム・コンピュータに完全に
取って代わるには、コンピュータは心臓部のＩ／Ｏ（入
力／出力）サブシステムが大量のメモリおよび格納容量
に対応していなければならない。
【０００３】ＩＳＡ(Industry Standard Architechtur
e:業界標準アーキテクチャ)、ＥＩＳＡ(Extended Indus
try Stabdard Architecture:拡張業界標準アーキテクチ
ャ）、およびＰＣＩ(Peripheral Component Interface:
周辺素子インターフェース)を含むいくつかの標準化さ
れたＩ／Ｏバスが、システム設計者には使用可能であ
る。今日のコンピュータは、典型的に、これら３種類の
いずれかを組み合わせることによって設計される。これ
らバス間でデータを移動するためには、ブリッジ・デバ
イス(bridge device)が典型的に設けられる。
【０００４】ブリッジ・デバイスは、双方のバスを接続
し、これらバス間でデータを転送すると共に、バス制御
信号の変換を行う。バスは異なるものとすることがで
き、あるいは、特にＰＣＩの場合には、ブリッジは単に
同一の論理バスに対する電気的な拡張（エクステンショ
ン）を与えることができる。この電気的な分離のため
に、一方のバス・セグメント上における物理的デバイス
数を制限しつつ、同時にＰＣＩエージェントの総数は制
限しない、ＰＣＩバスの要件を満たすことができる。Ｐ
ＣＩバスの用語では、エージェントとは、マスタ・デバ
イスおよびスレーブ・デバイスを含む、バスに接続する
種類のデバイスを示す言葉である。
【０００５】これらのバスは、全て、バス・マスタリン
グ(bus mastering)と呼ばれる方式に対応しており、通
常プロセッサ以外のデバイスまたはエージェントが、ア
ービタ(arbiter)にバスの制御を要求することができ
る。アービタがエージェントに制御を許可した場合、こ
のエージェントはバス・マスタとなる。バス・マスタは
その処理を、スレーブと呼ばれる別のエージェントに差
し向ける。次いで、バス・マスタは、プロセッサの介入
なしに処理を実行することができ、プロセッサを伴う場
合よりも格段に効率的である。多くの場合、発生元バス
(origination bus)上のマスタは、宛先バス(destinatio
n bus)上のスレーブと通信する。これらのバスがブリッ
ジで結合されている場合、ブリッジの性能がマスタとス
レーブ間の通信性能に大きく影響する。従って、この経
路を最適化することが望ましい。
【０００６】ＰＣＩバスの場合、性能を向上させる方法
の１つは、遅延トランザクション又はリード・ポスティ
ング(read posting)を可能にすることである。ＰＣＩバ
スおよび遅延トランザクションに関する更なる詳細は、
オレゴン州ヒルズボロ（Hillsboro）のＰＣＩスペシャ
ル・インタレスト・グループ（Special Interest Grou
p）から入手可能な“ＰＣＩローカル・バス仕様 バー
ジョン２．１（PCI LocalBus Specification version
2.1）”に記載されている。ＰＣＩローカル・バス仕様
およびそれに関連する文書をここに参照として援用す
る。遅延トランザクションは、低速デバイスがリクエス
ト（要求）に応答してデータを用意している間、バスの
使用を可能にする。従って、低速デバイスが待ち時間を
バスに加える代わりに、バスを他の要求のために用いる
ことができる。ブリッジにとって、宛先バスは、元の要
求のターゲット(target)として動作しなかったインター
フェースを意味する。遅延トランザクションは、マスタ
による要求、ターゲットによる要求の完了、およびマス
タによるトランザクションの完了という３つの段階（フ
ェーズ）で、完了に至る。
【０００７】第１フェーズでは、マスタはバス上にトラ
ンザクションを発生し、ターゲットがアクセスをデコー
ドし、アクセスを完了するために必要な情報をラッチ
し、リトライ−終了(retry-termination)によって要求
を終了する。マスタは、遅延トランザクション終了を用
いてトランザクションを完了しつつあるターゲットと、
現時点において単にトランザクションを完了できないタ
ーゲットとの区別ができないので、要求を再度発行しな
ければならない。第２フェーズでは、ターゲットは、遅
延要求からラッチした情報を用いて、宛先バス上で独立
して要求を完了する。遅延要求が読み出し（リード(rea
d)）の場合、ターゲットは、要求データおよび完了ステ
ータスを取得する。遅延要求が書き込み（ライト(writ
e)）の場合、ターゲットはライト・データを送り、完了
ステータスを取得する。第３フェーズの間、マスタは首
尾良くバスの再調停を行い、元の要求を再発行する。タ
ーゲットはこの要求をデコードし、完了ステータス（お
よび、リード要求の場合はデータ）をマスタに供給す
る。発生元バス上で完了する前に宛先バス上で完了しな
ければならない全てのバス・コマンドは、遅延トランザ
クションとして完了させることができる。これらは、割
込アクノレッジ（承認）、Ｉ／Ｏリード、Ｉ／Ｏライ
ト、コンフィギュレーション・リード、コンフィギュレ
ーション・ライト、メモリ・リード、メモリ・リード・
ラインおよびメモリ・リード多重のコマンドを含む。メ
モリ・ライト、およびメモリ・ライト及び無効化(inval
idate)のコマンドは、宛先バス上で完了する前に、発生
元バス上で完了することができる。これらのコマンド
は、遅延トランザクション終了を用いて完了されず、通
常はポスト(post)される。
【０００８】かかるブリッジ・デバイスの１つが、Inte
lのＰＣＩ−ＥＩＳＡブリッジ・チップ・セットであ
る。82375EB/SB PCI-EISA Bridgeおよび82374EB/SB EIS
Aシステムのコンポーネントは、対で動作してＰＣＩバ
スを有するコンピュータにＥＩＳＡ Ｉ／Ｏインターフ
ェースを提供する。チップ・セットは、ＰＣＩバス及び
ＥＩＳＡバスの両方上のマスタ又はスレーブの何れでも
よい。ＰＣＩ−ＥＩＳＡデータ転送では、４つの３２ビ
ット・ポステッド・ライト・バッファ(32-bit posted w
rite buffer)が設けられ、単一サイクルＰＣＩバス・ト
ランザクションの改善を図っている。ＥＩＳＡ−ＰＣＩ
データ転送では、４つの１６バイト・ライン・バッファ
が含まれ、ＥＩＳＡバースト処理(EISA bursting)を支
持する。
【０００９】双方のバスを効率的に使用するために、殆
どのブリッジは、当該ブリッジ自体に、ある量のデータ
・バッファ機能を実施している。これによって、ブリッ
ジはバス同士を互いに結合解除し、他方のバスによる速
度低下を招くことなく、各バスをその最大速度で処理さ
せることが可能となる。通常、ブリッジ内に実施可能な
バッファには２種類があり、それらは、ライト・ポステ
ィング・バッファ(write posting buffer)およびリード
・プリフェッチ（先取り）・バッファ(read prefetch b
uffer)又はリード・アヘッド・バッファ(read ahead bu
ffer)である。両種類共、いずれのバス上でも実施可能
である。
【００１０】ライト・ポスティング・バッファは一方の
バスからのライト・データを受け入れ、当該バスに受け
取りを知らせる。これによって、バスを解放し他のトラ
ンザクションを処理させる。ブリッジは、他のバスに書
き込むことができるようになるまで、ライト・データを
一時的に格納、又はポスト、する。リード先取りバッフ
ァは、単一のリード・アクセスからアドレスを取り込
み、追加のデータも必要となることを推測してその読み
取りを行う。次いで、ブリッジは、バッファが使用不可
能になるかあるいはリード・アクセスによって使用され
るまで、このデータをバッファ内に保持する。
【００１１】インテル（Intel）のチップ・セットで
は、バッファによって、ブリッジはピーク・データ転送
速度で短いデータ・バーストを受け取ることができるよ
うになる。例えば、ＥＩＳＡデバイスがＰＣＩバス上の
メモリからのデータを要求すると、ブリッジは、ＰＣＩ
メモリからそのバッファに４つの３２ビット・データ・
ワードをバースト状に入力し、ＥＩＳＡデバイスがバッ
ファを読み取っている間、ＰＣＩバスを他のＰＣＩ要求
元に解放することができる。したがって、ＰＣＩバス
は、ＥＩＳＡデバイスにより遅延されない。バッファが
満杯の間、ＥＩＳＡデバイスは、バッファからデータを
読み取るように通知される。こうして、ＥＩＳＡデバイ
スは、そのバースト転送速度でバッファからデータを読
み出すことができる。その後、ブリッジは、ＰＣＩバス
を通じて短いデータ・バーストを実行しバッファを満杯
に維持することによって、ＥＩＳＡバス転送速度を維持
しようとする。しかしながら、他のＥＩＳＡデバイスが
メモリからのデータを要求した場合、バッファを空にし
て（フラッシュして）再度満たさなければならない。
【００１２】また、バッファは、データの一貫性に伴う
問題の原因にもなる。データをブリッジ内にバッファし
ている間、バス・エージェントおよびプロセッサが、メ
モリ内に実際に何が入っているかについて、異なる考え
を有する場合がある。バス・マスタがブリッジを通じ
て、ブリッジの他方側のターゲットのメモリ範囲にリー
ド要求を発行した場合、ブリッジは、処理能力およびデ
ータ完全性（インテグリティ（integrity））という２
つの矛盾する目標の間で、バランスを取らなければなら
ない。処理能力のためにメモリ動作および転送を最適化
する場合、ブリッジは、好ましくは、大きなブロックの
先取りしたデータを保持するであろう。しかしながら、
データを大きなブロックで先取りしたものの、使用され
ない場合には、ブリッジは、マスタによる後からのリー
ド要求に対して、古いデータを供給することを防止しな
ければならない。加えて、使用されないデータの大きな
ブロックを先取りすると、バス帯域を浪費することによ
り、性能低下を招く。したがって、性能要件(performan
ce concerns)を満たしつつ、データの完全性も保証する
解決策を見いだすことが望ましい。
【００１３】バスは異なる周波数でも動作可能である。
したがって、ブリッジは、信号をある周波数の一方のバ
スから別の周波数の他方のバスに変換する際に、信号を
同期させなければならない。連続データ・フローを達成
すべき場合、同期は性能を犠牲にしてはならない。
【００１４】
【課題を解決するための手段】２つのバスを接続するバ
ス・ブリッジは、複数のデータ・バッファを含む。デー
タ・バッファは、リード・データを格納するため、先取
りしたデータ又はリード・アヘッド・データを格納する
ため、あるいはライト・ポステッド・データを格納する
ために用いられる。本発明によれば、これらデータ・バ
ッファの使用によって、デバイスがバスにアクセスする
回数が減少し、バスのレイテンシ（latency）が減少す
る。
【００１５】ブリッジは、更に、データ・バッファをリ
ザーブ（予約）する機構を含む。２つの代替機構が開示
され、これにより、ブリッジに結合されているバス・マ
スタまたはエージェントは、ブリッジがバス・マスタの
意図するデータ・リード転送のためにバッファを予約す
るように、要求することができる。ブリッジ階層がある
場合、予約要求（リザベーション・リクエスト）は、バ
ッファ予約機構を支持するアップストリーム（上流）・
ブリッジに渡される。
【００１６】ブリッジが受け取る予約要求は、バス・マ
スタがデータを予約したデータ・バッファから除去する
際に、ブリッジがデータを予め読み取る（リード・アヘ
ッドする）又は先取り（プリフェッチ）するために必要
なアドレシング情報を含む。予約が行われる場合、３つ
の１２８バイト・データ・バッファがバス・マスタのた
めに予約される。データは順番にそして巡回的に、マス
タが読み取るに連れて、これらのデータ・バッファに先
取りされる。データ・バッファが最初にマスタによって
アクセスされるときに、次のデータ・バッファが先取り
される。アドレス範囲全体が読み取られ、データがバス
・マスタによって除去されたときに、予約は取り消され
る。プログラム可能な時間期間内に、バッファがバス・
マスタによってアクセスされない場合も、予約は取り消
される。予約バッファを管理するための予約アルゴリズ
を開示する。
【００１７】ブリッジは、更に、予約機構がエージェン
トに使用可能でない場合に、バッファを管理する２つの
代替アルゴリズムも含む。デフォルト・アルゴリズムを
用いると、新しいバス・マスタが最初にバッファを予約
せずにリードを行おうとした場合、バッファが使用可能
であれば、ブリッジが３つの１２８バイト・データ・バ
ッファから成るバッファをこのマスタに割り当てる。そ
の他の場合、マスタは、リード動作をリトライするよう
に強制される。一旦バッファが割り当てられたなら、ブ
リッジは要求されたデータを１２８バイト・データ・バ
ッファの最初のものに読み込み、その後データをバス・
マスタに供給する。マスタが、第１データ・バッファの
終端を越えてバースト・リードを行い、マスタからの次
のリード動作が、最後のリードが終了した位置から開始
される場合、このマスタのために先取りがイネーブルさ
れる。次のシーケンシャルのリードの時に、ブリッジは
再び要求されたデータを第２データ・バッファに読み込
み、その後それをマスタに供給する。この時点では、先
取りは既にイネーブルされている。マスタが、バッファ
の１つの終端を越えて再度バースト・リードを行うとき
はいつでも、ブリッジは自動的に次の１２８バイト・バ
ッファに対してデータを先取りする。３つの１２８バイ
ト・データ・バッファは、順番にそして巡回的に満たさ
れる。バス・マスタが不連続なリードを要求した場合、
またはＣＰＵがマスタに影響を与え得るライト・トラン
ザクションを実行した場合、バッファはフラッシュされ
る。
【００１８】保存アルゴリズムは、デフォルト・アルゴ
リズムと同様であるが、ブリッジは先取りを行わない。
バス・マスタがデータを全て読み取らない場合、マスタ
がバスからディスコネクト（接続解除）されるときに、
残りのデータをフラッシュする。
【００１９】
【発明の実施の形態】次に図１を参照すると、好適実施
例によるブリッジ・デバイス１０６が図示されている。
ブリッジ・デバイス１０６は、コンピュータ・システム
１００の一次バス１１０を二次バス１１２に結合する。
コンピュータ・システム１００は、更に、一次バス１１
０に結合されているＣＰＵ１０２およびメモリ１０４を
含む。好適実施例では、ＣＰＵ１０２は、ＩＢＭコンパ
チブルのＰＣにおいて共通するような、インテルの４８
６，ペンティアム７（Pentium7）または５８６級のプロ
セッサまたはそれらの同等物のようなプロセッサ（図示
せず）、ならびに標準的なコンピュータ周辺装置および
支援ロジック（図示せず）を含む。他のプロセッサや周
辺素子も勿論使用可能であることは理解されよう。
【００２０】ハード・ディスク・コントローラ、ビデオ
・グラフィック・コントローラまたはネットワーク・イ
ンターフェース・コントローラのようなバス・マスタ１
０８、およびシリアル（直列）・ポートまたはパラレル
（並列）・ポートのようなバス・スレーブ１１４が、更
に、二次バス１１２に接続されている。本発明において
開示される原理の目的のためには、バス・マスタ１０８
およびスレーブ１１４の具体的な機能性を示すことは不
要であるので、ここでは、単に一般的なバス・マスタお
よびスレーブとして言及するに止めておく。
【００２１】一次バス１１０および二次バス１１２は、
周辺素子相互接続（ＰＣＩ）バスのような、標準的なＩ
／Ｏバスである。尚、ここに開示する原理は、業界標準
アーキテクチャ（ＩＳＡ）、拡張業界標準アーキテクチ
ャ（ＥＩＳＡ）およびマイクロチャネル・アーキテクチ
ャ（ＭＣＡ：microchannel architecture）バスのよう
な他のバスにも適用可能であることは理解されよう。更
に、同じブリッジ設計原理は、ＰＣＩバスおよびＥＩＳ
Ａバスのような２種類の異なるバスを結合するために適
用可能であることも、認めることができよう。好適実施
例では、一次バスは、電気的ファンアウト(electrical
fanout)を限定したローカルＰＣＩバスであり、ブリッ
ジ１０６は、２次のＰＣＩバス１１２によって一次バス
１１０の機能性を拡張するために用いられる。
【００２２】図２に示す図１の代替構成では、二次バス
１１２は、コンピュータ・システム１００から離れた場
所にある。更に、ブリッジ１０６は、アップストリーム
（上流）部１０６ａおよびダウンストリーム（下流）部
１０６ｂを備える。ケーブル１１８がアップストリーム
とダウンストリームのブリッジ・インスタンスを互いに
結合する。ダウンストリーム部１０６ｂは二次バス１１
２に結合され、複数のバス・マスタ１０８ａないし１０
８ｄとの通信を行う。各バス・マスタは、コンピュータ
・システム１００に大容量記憶装置を提供するために、
複数のハード・ディスク・ドライブ１１６ａないし１１
６ｄにも結合される。図１および図２の双方において、
ブリッジ１０６は、バス・マスタ１０８のような二次バ
ス上のデバイスに共通インターフェースを与え、メモリ
１０４のような一次バス上のデバイスとの通信を可能に
する。また、バス・マスタ１０８は、一次バス１１０か
らの帯域を全く要求することなく、バス・スレーブ１１
４のような、その他の二次バス・デバイスとも通信する
ことができる。したがって、変換ユニットおよびバス拡
張部であることに加えて、ブリッジ１０６は分離バッフ
ァ(isolation buffer)としても機能する。
【００２３】バス・マスタ１０８がメモリ１０４に対し
て読み取りまたは書き込みを行う場合のように、大きな
データ・ブロックをブリッジを通じて転送する際、ブリ
ッジは、リード先取り(read prefetching)およびライト
・ポスティング(write posting)のための多数のバッフ
ァを提供し、全体的なシステム性能向上を図る。これ
は、転送が発生し得る前に、双方のバスがブリッジ１０
６と通信するという、典型的な要件をなくすのに役立
つ。リード先取りの管理は、いくつかの代替的なアルゴ
リズムによって行われる。アルゴリズムの１つは、バス
・マスタが非常に効率的なバス転送のためにリード先取
りバッファを予約可能とする機能を含む。他の適応的ア
ルゴリズムは、バス・マスタがバッファ予約を要求しな
い場合を扱う。しかしながら、これらの場合でも、リー
ド先取りが高い成功確率を有することが所定の状態によ
って示された場合には、アルゴリズムはバッファを予約
しデータを先取りしようとする。
【００２４】次に図３および図４に移ると、ブリッジ・
デバイス１０６の第１および第２実施例のブロック図が
示されている。図に見られるように、一次バスは一次バ
ス・インターフェース２００に結合し、二次バスは二次
バス・インターフェース２０２に結合する。ブリッジ１
０６は、入来データを受け取り、リード先取り又はリー
ド・アヘッドを行い、また、ライト・ポスティングを行
うためのバッファ領域２０４を含む。バッファは、処理
の種類に応じたコンフィギュレーションに設定される。
これについては、以下で説明する。
【００２５】具体的には、ブリッジ１０６には、ライト
動作の処理を向上させるために、４つの１２８バイト・
ライト・ポスティング・バッファ２１８が設けられい
る。バス・マスタ１０８が主メモリ１０４に対してライ
ト動作を実行する場合、データはライト・バッファ２１
８に書き込み又はポスト(post)され、バス・マスタ１０
８は、データが実際に主メモリ１０４に書き込まれる前
に、ブリッジ１０６から完了の指示（indication）を受
け取る。こうして、ブリッジ１０６は後から主メモリ１
０４に対するライト動作を完了し、遅延を生じない。こ
のように、実際の完了指示を待たないので、バス・マス
タ１０８が二次バス１０２を制御する時間は大幅に短縮
される。
【００２６】また、バッファ領域２０４は、主メモリ１
０４からのバス・マスタ・リード動作を向上するため
に、８つのデフォルト・バッファ２１０も含む。デフォ
ルト・バッファ管理アルゴリズムがデフォルト・バッフ
ァ２１０を管理し、所定の条件の下において、リード・
データの格納およびリード・データの先取りを行う。デ
フォルト・バッファ管理アルゴリズムは、できるだけ長
く先取りデータを保持しながらも、古いデータを残す可
能性を回避するという２つの間のバランスを取る。バッ
ファ内の３２ビット・ダブル・ワードのデータのチャン
ク(chunk)（以下DWORDSと呼ぶ）に対する３つの３ビッ
ト・ポインタを用いて、バッファを満杯にしたり空にし
たりする。バッファ入力ポインタ(BUFF_IN_PNTR)は、次
のDwordが格納される場所を指し示す。バッファ出力ポ
インタ(BUFF_OUT_PNTR)は、次のDwordが読み出される場
所を指し示す。バッファ有効ポインタ(BUFF_VALID_PNT
R)は、BUFF_IN PNTRとBUFF_OUT_PNTRの間のどちらのア
ドレスが有効であるかを示す。バスがロックされる状況
を防止するために、ポストされたメモリ・ライト(poste
d memory write)の後に完了したリードは、バッファに
格納することができるが、ポストされたメモリ・ライト
が完了する後までは有効となることができないので、所
定のアドレスのみが有効となるようにすればよい。
【００２７】デフォルト・バッファ管理アルゴリズムの
代わりとして、デフォルト・バッファ２１０を管理する
ために保存アルゴリズムが用意されている。保存アルゴ
リズムは先取りを行うことはなく、通常はバス・マスタ
によって要求されたデータを読み取るのみである。した
がって、古いデータは完全に回避される。
【００２８】更に、バッファ領域２０４は、主メモリ１
０４からのバス・マスタ・リード動作の向上を図るため
に、８つの予約リソース（資源）２２０のプールも含
む。これらの資源２２０は、以下で論ずる予約アルゴリ
ズムによって管理される。各予約資源２０６は、３つの
１２８バイト・データ・バッファと、対応する予約情報
ブロック２０８で構成されている。各情報ブロック２０
８は、予約バッファを制御するのに必要なレジスタを含
む。かかるレジスタには、６４ビットの予約の開始アド
レスを収容する予約ベース・アドレス・レジスタ(RSRV_
BASE_ADDR)、予約の最後のアドレスよりも１大きな６４
ビット・アドレスを収容する予約制限アドレス・レジス
タ(RSRV_LIMIT_ADDR)、非アクティブな予約資源を自動
的に取り消すために４つの値（オフ、２５ｍｓ、５０ｍ
ｓ、または１００ｍｓ）の１つにプログラムされた破棄
タイマ値、データが読み込まれた最後のライン・バッフ
ァへの５ビット・ポインタを収容する最後バッファ・イ
ンディケータ・レジスタ(LAST_BUFF)、各ライン・バッ
ファの６４ビット開始アドレスを収容するバッファ開始
ポインタ・レジスタ (BUFF_START_PNTR)、ライン・バッ
ファの最終アドレスよりも１大きな６４ビット・アドレ
スを収容するバッファ制限ポインタ・レジスタ(BUFF_LI
MIT_PNTR)、次のDwordが格納されるアドレスを保持する
バッファ入力ポインタ・レジスタ(BUFF_IN_PNTR)、次の
DWORDが読み出されるアドレスを保持するバッファ出力
ポインタ・レジスタ(BUFF_OUT_PNTR)、BUFF_IN_PNTRとB
UFF_OUT_PNTRの間でどちらのアドレスが有効かを示すバ
ッファ有効ポインタ・レジスタ(BUFF_VALID_PNTR)、バ
ッファ状態レジスタ、およびバッファ先取りフラグ・レ
ジスタが含まれる。
【００２９】デフォルト・バッファ２１０および予約資
源２２０は、各要求元マスタあるいは各プロセスまたは
スレッドに割り当てられてもよく、こうすることによ
り、単一のマスタが多数のバッファを有することが可能
となる。バッファ領域２０４はＦＩＦＯとして編成され
ており、勿論、最適なバス利用のために、マスタの要件
にしたがってサイズを決定することができる。ブリッジ
１０６は要求元およびそのターゲットには透明であるこ
とが好ましいので、バッファ領域２０４もトランザクシ
ョンに対して透明であることが望ましい。しかしなが
ら、バッファ領域２０４の動作を最適化するには、デー
タが効率的に先取りされ、先取りされたデータが主メモ
リ内のデータとコヒーレントとなるようにバッファを制
御することが望ましい。したがって、未処理のトランザ
クション(pending transaction)に対してバッファを最
適化するには、マスタが読もうとしているアドレス範囲
をブリッジが受け取ることが望ましい。こうすれば、一
旦ブリッジがアドレス情報を取得したなら、ブリッジは
アドレス範囲の最後まで自由にデータを先取りすること
ができる。予約資源を要求するための２つの代替案が用
意されている。
【００３０】図３に示す第１の代替的な予約機構におい
て、二次インターフェース２０２はコマンド・デコード
・ブロック２１２ａを含む。メモリ・リード要求は下流
側のバス・マスタからなので、コマンド・デコード・ブ
ロック２１２ａは二次インターフェース２０２に配置さ
れているが、逆方向のリード動作では、コマンド・デコ
ード・ブロックが一次インターフェース２００において
も有効であることに留意されたい。予約資源は、主メモ
リ１０４から、二次バス１１２上に位置するバス・マス
タから開始されるリード動作に対して最も効果的である
ので、以下の説明はこの文脈に沿って進めることにす
る。
【００３１】予約資源２２０は、特殊なバス・コマンド
がブリッジ１０６に受け取られた場合に、バス・マスタ
１０８によって予約することができる。この点につい
て、読者は図７も参照されたい。バス・マスタ１０８が
ターゲット・メモリ１０４からのリード・トランザクシ
ョンのために予約資源２２０を予約したい場合、バス・
マスタ１０８は、ターゲット・メモリ１０４から読み出
される合計バイト数を示す予約コマンド(RSRV_COMMAND)
を含む、第１リード・トランザクションを発行する。RS
RV_COMMANDは、ＰＣＩバス上のコマンド／バイト・イネ
ーブル(C/BE#)信号によって表される特殊なＰＣＩバス
・コマンドであり、図７のクロックの２に示すように、
フレーム(FRAME#)信号がアサートされトランザクション
の開始が示されたときに、第１リード・トランザクショ
ン上でブリッジ１０６に提示される。また、予約コマン
ドは、AD[31:0]ライン上のカウントも含み、所望される
バイト数を示す。クロックの３以降では、ＰＣＩトラン
ザクションは通常通りに進む。即ち、ＰＣＩトランザク
ションの種類が、アドレス／データ(AD)ライン上の開始
アドレスと共に、C/BE#ラインに供給され、入手可能な
ときにデータが転送される（クロックの５，７および９
に示す通り）。したがって、カウント（クロックの２）
および開始アドレス（クロックの３）は、読み取るべき
アドレス範囲を示す。このバッファを予約する範囲を示
すには、開始アドレスおよび終了アドレスを示すことに
よる等のように、代替方法もあることは理解されよう。
これらの代替方法は、予約コマンドのために考えられた
ものである。
【００３２】図８に示す６４ビットのアドレシングで
は、RSRV_COMMANDがデュアル（二重）・アドレス・コマ
ンドおよび実際のリード・コマンドの前に位置する。二
重アドレス・コマンドについての更なる詳細は、先に引
用したＰＣＩ仕様に記載されている。
【００３３】ブリッジ１０６がRSVR_COMMANDを受け取っ
た場合、予約情報ブロック２０８のレジスタが初期設定
される。開始アドレスはRSRV_BASE_ADDRに格納され、終
了アドレスは、開始アドレスに合計バイト・カウントを
加算することによって決定され、１だけ増分されてRSRV
_LIMIT_ADDRに格納される。３つの１２８バイト・バッ
ファの内１つが、開始アドレスをBUFF_START_PNTRに格
納し、バッファ終了アドレスをBUFF_LIMIT_PNTRに格納
することによって、初期設定される。また、３つのバッ
ファ各々について、バッファ状態および先取りフラグも
初期設定される。
【００３４】一旦予約が行われたなら、バス・マスタ１
０８はブリッジ１０６からディスコネクトし、後に再接
続することにより、RSVR_COMMANDを再発行することなく
処理を再開することができる。したがって、この代替案
では、単一のＰＣＩバス・コマンドが、転送すべきバイ
ト数を示す。一旦バッファが予約されたなら、データ・
トランザクションは正常に進行するので、この追加情報
に対する負担は１クロック・サイクルのみである。
【００３５】ターゲットはRSRV_COMMANDを受け取らな
い。しかしながら、中間ブリッジが、下流（ダウンスト
リーム）側ブリッジからのRSRV_COMMANDを受け取る場合
がある。図５および図６に示すように、ブリッジの階層
構造がある場合、RSRV_COMMANDを支持する各ブリッジ
は、予約を上流（アップストリーム）に渡すことができ
る。各ブリッジのコンフィギュレーションでは、上流側
ブリッジがバッファ予約を支持していない場合、コンフ
ィギュレーション・ビット２１４（図３）がクリアさ
れ、その他の場合、このビットはコンピュータの初期設
定処理の間にコンフィギュレーション・ソフトウエアに
よってセットされ、予約（リザベーション）は上流に渡
される。図５は、ブリッジ階層の一例を示し、この場
合、ブリッジ３００は、バッファ予約に対応する（バッ
ファ予約を支持する）２つのブリッジ１０６ａと１０６
ｂの間に挟まれた非予約ブリッジである。この例では、
ブリッジ３００がバッファ予約に対応していないので、
ブリッジ１０６ｂ内のコンフィギュレーション・ビット
はクリアされ、RSRV_COMMANDは非予約ブリッジ３００に
は送出されない。したがって、ブリッジ１０６ａはバッ
ファ予約に対応しているが、この特徴はブリッジ１０６
ａでは利用されない。
【００３６】図６はブリッジ階層の一例を示し、この場
合、最上位のブリッジ３００はバッファ予約に対応して
いないが、２つの下位ブリッジ１０６ａおよび１０６ｂ
はそれに対応している。この例では、ブリッジ３００は
バッファ予約に対応していない（バッファ予約を支持し
ない）ので、非予約ブリッジに最も近いブリッジ、即
ち、ブリッジ１０６ａ内のコンフィギュレーション・ビ
ットをクリアし、RSVR_COMMANDが非予約ブリッジ３００
に送出されないようにする。ブリッジ１０６ｂ内のコン
フィギュレーション・ビット２１４はセットされ、ブリ
ッジ１０６ｂによって受け取られたRSRV_COMMANDがブリ
ッジ１０６ａに送出されるようにする。このようにし
て、非予約ブリッジは、RSRV_COMMANDが実施される場合
に、バッファ予約の効果を切り離すように作用する。
【００３７】次に、図４に示す第２の代替的な予約機構
を参照すると、ブリッジ１０６は、特別なアドレスに対
する処理をデコードするためのアドレス・デコード・ブ
ロック２１２ｂを含む。コンピュータ・システム１００
のメモリ・アドレス・マップでは、この特別なメモリ・
アドレスは、この予約機構のために割り当てられてい
る。この特別アドレスに対するライト処理は、ブリッジ
１０６による予約動作として解釈される。バス・マスタ
１０８がリード動作のためにバッファ予約を望む場合、
まず、２−３ ３２ビット(Dword)バースト・ライトを
特別アドレスに実行する。ブリッジ１０６はこのライト
動作を横取り、コマンドを予約メールボックス(reserva
tion mailbox)２１６に格納する。最初のDwordは、バス
・マスタ１０８が読み取ろうとする合計バイト数であ
る。２番目のDwordは開始アドレスの下位３２ビットで
ある。６４ビット・アドレシングを用いる場合、開始メ
モリ・アドレスの上位３２ビットを収容する第３のDwor
dが書き込まれる。２つのDwordのみが書き込まれる場
合、ブリッジは上位３２ビットがゼロであると仮定す
る。ブリッジ１０６はデバイス・セレクト(DEVSEL#)信
号をアサートすることによって、メールボックス・レジ
スタ２１６に対するライト処理を横取りし要求する。何
故なら、アドレスは二次バス１１２上のいずれのデバイ
スにも割り当てられていないからである。ブリッジ１０
６がトランザクションを受け取るとき、バッファが使用
可能であればそれを予約し、必要であれば、他の中間ブ
リッジに送出するために、メールボックス２１６にアド
レス、長さおよびその他の情報を格納する。予約が行わ
れた場合、上述のように、予約情報ブロックの初期設定
も行う。したがって、この代替案では、特別アドレスに
対するライトが、開始アドレスおよび転送すべきバイト
数を示す。この情報は、ブリッジ１０６が要求元マスタ
１０８のためにデータを先取りするために利用する。
【００３８】図５および図６に示すように、ブリッジ階
層がある場合、バッファ予約を支持する各ブリッジは、
予約情報を上流に渡すことができる。各ブリッジのコン
フィギュレーションでは、階層内の最上位のブリッジ
は、予約を送出することをディスエーブルにされる。図
５は、バッファ予約を支持する２つのブリッジ１０６ａ
と１０６ｂの間に挟まれたブリッジ３００が非予約ブリ
ッジであるブリッジ階層を示す。この例では、グローバ
ル・メモリ・アドレスに対するライト・トランザクショ
ンを用いてブリッジ間で予約情報を受け渡すので、コン
フィギュレーション・ビットおよびブリッジ１０６ｂが
セットされ、予約が非予約ブリッジ３００に送出され、
予約ブリッジ１０６ｂに渡されるようにする。非予約ブ
リッジ３００は、通常のメモリ・トランザクションと予
約ライト・トランザクションとの間の相違を認識しな
い。ブリッジ１０６ａがその一次側でメモリ１０４に結
合されている場合、コンフィギュレーション・ビットお
よびブリッジ１０６ａが、メモリへの予約情報の送出を
ディスエーブルするようにセットされる。このようにし
て、バッファ予約に対応可能な各ブリッジは、予約情報
を受け取る。
【００３９】図６は、最上部のブリッジ３００はバッフ
ァ予約に対応しないが、下位２つのブリッジ１０６ａお
よび１０６ｂはそれに対応する、ブリッジ階層を示す。
この例では、ブリッジ３００は最上位ブリッジであり、
バッファ予約を支持しないので、ブリッジ１０６ａのコ
ンフィギュレーション・ビットはクリアされ、予約情報
の送出がディスエーブルされる。予約はブリッジ１０６
ａと１０６ｂの間で受け渡しされる。このように、非予
約ブリッジが最上位に位置する場合、非予約ブリッジの
下にある予約ブリッジは、予約の送出をディスエーブル
される。最初の代替案に対しての、この方法の利点の１
つは、スクリプト・ドリブン・バス・マスタ(script-dr
iven bus master、スクリプト駆動のバス・マスタ)は、
殆ど変更せずに、メモリ・ライト・トランザクションを
容易に実施できることである。
【００４０】双方の代替案は、より長くより効率的なト
ランザクションにおいて、ブリッジ１０６がデータを先
取り（プリフェッチ）できるようにするものである。バ
ッファ予約を利用することにより、要求されたデータの
みが先取りされるので、使用されないデータが先取りさ
れることが回避される。要求されたデータのみが先取り
され、要求元が転送を完了するまで、バス・マスタはこ
のデータを使用しないと考えることができるので、メモ
リ１０４とバッファ２０６および２１０に格納されてい
るデータの間のコヒーレンシに関する問題も回避され
る。このように、好適実施例にしたがって先取りされた
データは、転送が完了するまで保持され且つ有効と見な
すことができる。
【００４１】遅延トランザクション（delayed transact
ion）として知られている技法によって、リード動作を
ブリッジ１０６によって実行することができる。遅延ト
ランザクションに関する更なる詳細は、上記で援用した
ＰＣＩ仕様及びこの明細書の従来技術の項に記載されて
いる。しかしながら、端的に言えば、遅延トランザクシ
ョンとは、所定の指定時間内にデータ・トランザクショ
ンを完了することができないＰＣＩブリッジおよびＰＣ
Ｉ Ｉ／Ｏによって用いられる、終了およびリトライ
（retry、再試行）の方法である。第１の要求元バス・
マスタが低速のＩ／Ｏコントローラまたはブリッジが応
答するのを待つ代わりに、このＩ／Ｏコントローラまた
はブリッジは第１の要求元バス・マスタをバスからオフ
に強制し、待ち状態の第１のバス・マスタが保持するこ
とによって通常は浪費されるバス帯域を、他のバス・マ
スタに使用させる。通常、遅延トランザクションは、バ
ス・マスタによる要求、ターゲットによる要求の完了、
およびバス・マスタによるトランザクションの完了、と
いう３段階で完了するように進展する。
【００４２】ＰＣＩバスの用語では、遅延リード要求と
は、発生元のバス上で完了する前に宛先バス上で完了し
なければならないトランザクションのことであり、Ｉ／
Ｏリード、コンフィギュレーション・リード、メモリ・
リード、メモリ・リード・ライン、またはメモリ・リー
ド多重コマンド(memory read multiple command)がそれ
に該当する可能性がある。図１を参照して、バス・マス
タ１０８がメモリ１０４からのデータを要求する場合、
二次バス１１２が発生元バスとなり、一次バス１１０が
宛先バスとなる。一旦宛先バス上で要求が試行される
と、これが宛先バス上で完了するまで、連続して繰り返
されなければならない。そのときまで、遅延リード要求
は単なる１要求に過ぎず、バス・マスタ１０８はこの要
求を後に繰り返さなければならないので、バスのデッド
ロックを防止するためまたは処理を促進するために、い
つでも破棄され得る。遅延リード完了とは、宛先バス上
で完了し、完結するために要求元バスに移動しつつある
リード・トランザクションのことである。遅延リード完
了は、バス・マスタ１０８によって要求されたデータ、
およびターゲット（メモリ１０４）のステータスを含
む。一旦遅延リード要求が宛先バス上で実行されたな
ら、これは遅延リード完了となる。
【００４３】バッファ予約機構を用いない単純な遅延ト
ランザクションの例は、バッファ領域２０４上における
その効果を示すのに役立つであろう。尚、遅延トランザ
クションは、ここに開示するバッファ予約機構を用いて
も、または用いなくても使用可能であることに留意され
たい。また、バッファ予約機構は、遅延トランザクショ
ンを用いても、または用いなくても使用可能であるが、
最大の処理性能を得るために、これらを一緒に用いるも
のと仮定する。
【００４４】図１を一例として用いる。第１フェーズの
間、バス・マスタ１０８は、二次バス１１２上にメモリ
・リード・トランザクションを発生する。ブリッジ１０
６は、このトランザクションをデコードし、主メモリが
一次バス上にあることを認識し、DEVSEL#信号をアサー
トすることによってトランザクションを要求し、アクセ
スを完了するために必要なトランザクション情報をラッ
チし、従来のＰＣＩリトライ技法を用いて要求を終了す
る。ラッチされた要求情報のことを、遅延要求、あるい
は本例では更に具体的に、遅延リード要求と呼ぶ。ＰＣ
Ｉの規則によれば、バス・マスタ１０８はトランザクシ
ョンを繰り返さなければならない。その間、ラッチされ
たトランザクション情報を用いて、ブリッジ１０６は、
一次バス１１０上でメモリ・リード・トランザクション
を発生する。ターゲット（主メモリ１０４）の準備がで
きていない場合、ブリッジ１０６にリトライを発行する
ことにより、他の遅延トランザクションを強制すること
も可能である。しかしながら、メモリ１０４がリトライ
を発行しないと仮定すれば、メモリ１０４は要求を処理
し、ブリッジ１０６は完了ステータスおよび要求された
データを、そのバッファ２０４の内の１つに受け取る。
遅延要求がライト動作である場合、ブリッジ１０６は主
メモリ１０４から完了ステータスを取得する。宛先バス
（一次バス１１０）上で遅延要求（遅延された要求）を
完了した結果、遅延完了(delayed completion)が生成さ
れる。遅延完了は、遅延要求および完了ステータスのラ
ッチされた情報ならびにデータから成る。ブリッジ１０
６は、バス・マスタ１０８が最初の要求を繰り返すま
で、データおよび完了ステータスをバッファ領域２０４
に格納する。
【００４５】第３フェーズの間、バス・マスタは首尾良
くバスの再調停を行い、元のメモリ・リード要求を再発
行する。ブリッジ１０６はこの要求をデコードし、処理
を要求し、データをバス・マスタ１０８に供給する。こ
の時点で、遅延完了は引っ込められ、トランザクション
は完了したことになる。バス・マスタ１０８に返される
ステータスは、ブリッジ１０６が、ターゲット（メモリ
１０４）から、リード・トランザクションを実行したと
きに取得したものと正確に同一であり、即ち、マスタ・
アボート、ターゲット・アボート、パリティ・エラー、
ノーマル、またはディスコネクトである。
【００４６】遅延トランザクション技法を、ここで開示
するバッファ予約機構と組み合わせて用いることによ
り、バス・マスタとバス・スレーブの間のリード動作
は、以前よりも効率的に実行可能となる。
【００４７】バッファ領域２０４の管理は、効率的なデ
ータ転送を得るために望ましいものである。バス領域２
０４の基本的な構成要素は、１２８バイト・バッファで
あり、図９のＡでは、バッファ５００と総称的に呼ばれ
ている。リード先取りデータおよびポステッド・ライト
・データ(posted write data)は双方ともブリッジ１０
６（の異なるバッファ）に格納することができるが、リ
ード先取りデータは、ポステッド・メモリ・ライトが完
了するまで、有効となることはできない。データがバッ
ファ５００に書き込まれると、BUFF_IN_PNTRが増分さ
れ、次のアドレスを示す。データは、BUFF_OUT_PNTRに
よって示されるアドレスに始まって、バッファ５００か
ら消去される。BUFF_VALID_PNTRは、バッファ５００の
どの領域が有効かを示す。BUFF_OUT_PNTRとBUFF_VALID_
PNTRの間のアドレスが有効アドレスとなる。遅延リード
要求が開始されると、BUFF_IN_PNTRおよびBUFF_OUT_PNT
Rは、ＰＣＩトランザクション・アドレスのビット４−
２に初期設定される。データの各Dwordが到達すると、B
UFF_IN_PNTRによって示されるアドレスに格納され、ポ
インタが増分される。宛先バス上のターゲットに宛て
た、未だ実行されていない以前のポステッド・メモリ・
ライトがない場合、BUFF_IN_PNTRを増分するときにBUFF
_VALIDポインタを増分することができる。前のポステッ
ド・メモリ・ライトがある場合、このライトを完了した
後にBUFF_VALID_PNTRを更新する。バス・マスタ１０８
がバッファからデータを取り込む際、各Dwordが除去さ
れた後にBUFF_OUT_PNTRが増分される。
【００４８】図９のＢは、予約資源バッファ２０６がど
のように構成されているかを示す。予約バッファ２０６
は、RSRV_BASE_ADDRによって示される開始アドレス、お
よびRSRV_LIMIT_ADDRによって示される終了アドレスを
有する。予約バッファ２０６は、３つの１２８バイト・
データ・バッファ（図９のＡに示した形式の）で構成さ
れている。リード・トランザクションが進展するに連れ
て、これら３つのバッファが再使用され、RSRV_LIMIT_A
DDRからRSRV_BASE_ADDRを減じた長さの１つの長いバッ
ファをシミュレートする。個々のバッファは、各々、BU
FF_STARTによって示される開始アドレス、およびBUFF_L
IMITによって示される終了アドレスを有する。
【００４９】バッファの状態は、２つの変数、BUFF_STA
TEおよびPREFETCH_FLAGによって示される。PREFETCH_FL
AGは、先取り動作と実際のリード要求との間で区別する
ために使用される。バッファに格納されているデータの
状態を図１０に示す。バッファの状態は、システム・リ
セット、バッファ・タイムアウト、またはバッフア・フ
ラッシュ(buffer flush)の後にはEMPTY（空）と表され
る。バッファがEMPTYと示されている場合、それを割り
当てに使用可能である。バッファがリード要求に使用さ
れている場合、またはリード先取りを実行している場
合、このバッファはREQUEST（要求）と表される。一旦
あるデータがバッファに到達し始めたなら、状態はREQU
ESTからPART_COMP（部分完了）に遷移する。一旦全ての
データが受け取られたなら、バッファの状態はPART_COM
PからCOMPLETE（完了）に遷移する。バッファの状態がR
EQUST、PART_COMPまたはCOMPLETEであり、バッファがフ
ラッシュ（消去、flush)されている場合、状態はEMPTY
に戻る。バッファがCOMPLETEと示され、バス・マスタが
バッファからのデータ全てを読み取る場合、状態はCOMP
LETEからEMPTYに変化する。
【００５０】予約アルゴリズムでは、バッファがフラッ
シュされるのは、データの最後のDWORDがバッファから
除去されるときである。しかしながら、先取りされたデ
ータのフラッシュは、デフォルト・アルゴリズムまたは
保存アルゴリズム(conservative algorithm)では適宜行
われ、バス・マスタには決して古いデータを与えないこ
とを保証する。このために、バッファの状態を追跡する
のは重要である。
【００５１】先取りデータとは、マスタからの実際の遅
延リード要求で満たされていたバッファに残されている
データのことを意味するが、マスタが再接続したときに
は、マスタがディスコネクトする前にデータの一部のみ
が取り出されている。マスタの先取りデータは、以下の
状態の下でフラッシュされる。（１）マスタが、当該マ
スタの最後のリードとは連続しないアドレスからリード
をしようとする場合。（２）ＣＰＵ１０２がこのマスタ
に影響を与え得るライト・トランザクション、例えば、
二次バス・ターゲットへのＩ／Ｏライト、汎用二次メモ
リ範囲レジスタへのメモリ・ライト、またはこのマスタ
のためのスロット特定メモリ範囲レジスタへのメモリ・
ライトのようなライト・トランザクションを行う場合。
（３）二次バス・マスタがこのマスタに影響を与え得る
ライト・トランザクション、例えば、二次バス・ターゲ
ットへのＩ／Ｏライト、汎用二次メモリ範囲レジスタへ
のメモリ・ライト、このマスタのためのスロット特定メ
モリ範囲レジスタへのメモリ・ライト、またはいずれか
のコンフィギュレーション・レジスタへのＣＰＵ１０２
のライトのようなライト・トランザクションを行う場
合。
【００５２】PREFETCH_FLAGに対する状態について、図
１１を参照しながら説明する。BUFF_STATEがREQUEST、P
ART_COMPまたはCOMPLETEと示された場合、PREFETCH_FLA
Gは、リードが先取りか又は実際のREQUESTかを示す。PR
EFETCH_FLAGがセットされている場合、先取り動作が進
行中であり、一方PREFETCH_FLAGがクリアされている場
合、実際のREQUESTが進行中である。セット状態からク
リア状態への遷移は、以下の式で示される。
【００５３】 Ａ＝（先取り） OR （マスタ・リード後 AND BUFF_STATE=(PART_COMP OR COMPLETE)); Ｂ＝（フラッシュ AND BUFF_STATE=(REQUEST,PART_COMP OR COMPLETE)); Ｃ＝（マスタ・リード・トランザクション AND 遅延リード要求）OR （先取り完了 AND BUFF_STATE=EMPTY) OR （フラッシュ AND BUFF_STATE=COMPLETE) OR （実際の遅延リード要求）; Ｄ＝（マスタ・リード・トランザクション AND 遅延リード要求）OR （先取り完了 AND BUFF_STATE=EMPTY);
【００５４】バッファ２０４は、それがEMPTYの場合、
またはそれが先取りデータを収容しているが当該バッフ
ァに対して進行中の先取りが既にない場合にのみ、新し
いREQUESTに対して使用可能となる。バス・マスタ１０
８がリードを行おうとして、ブリッジ１０６が遅延リー
ド要求を開始した場合、BUFF_STATEはREQUESTに変更さ
れ、PREFETCH_FLAGはクリアされる。ブリッジ１０６の
先取りによってリード動作が開始された場合、BUFF_STA
TEはREQUESTに変更され、PREFETCH_FLAG がセットされ
る。
【００５５】最初のデータが到達したときに、BUFF_STA
TEはPART_COMPに変更される。マスタがリード・トラン
ザクションを繰り返し、状態がPART_COMPまたはCOMPLET
Eである場合、リード・データをバス・マスタ１０８に
供給する。バス・マスタ１０８が、ブリッジ１０６から
ディスコネクトする前に、全てのデータを取り込まなか
った場合、PREFETCH_FLAGがセットされ、バッファ２０
４内のデータの残りはこの時点では先取りされたデータ
と見なされることを示すが、状態は不変のままである。
バス・マスタ１０８が最後のデータを取り込んだ場合、
即ち、状態がCOMPLETEで(BUFF_OUT_PNTR >= BUFF_IN_PN
TR > リード後）の場合、状態はEMPTYに変更される。
【００５６】バッファ２０４に対してフラッシュ・イベ
ントが発生し、そのPREFETCH_FLAGがセットされ、状態
がREQUEST、PART_COMPまたはEMPTYと示されている場
合、先取りが現在進行中であるので、状態はEMPTYに変
更されるが、未処理の先取りが完了するまで、PREFETCH
_FLAGはセットされたままである。バッファ２０４は、P
REFETCH_FLAGがクリアされるまで、他の先取りのために
再使用することはできない。バッファ２０４に対してフ
ラッシュ・イベントが発生し、そのPREFETCH_FLAGがセ
ットされ、状態がCOMPLETEと示された場合、状態はEMPT
Yに変更され、PREFETCH_FLAGはクリアされる。
【００５７】PREFETCH_FLAGがセットされている間に、
実際の遅延要求がバッファ２０４を必要とする場合、新
しい要求がバッファに与えられる。PREFETCH_FLAGはク
リアされ（入来する先取りデータを破棄させる）、状態
はREQUESTに変更される。
【００５８】先取りデータがバッファ２０４に到達し、
PREFETCH_FLAGがクリアされると、データは破棄される
（バッファは実際の要求のために再使用されている）。
先取りデータがバッファ２０４のために到達し、状態が
EMPTYの場合、データは破棄される（バッファがフラッ
シュされる）。最後の先取りデータが到達したとき、PR
EFETCH_FLAGがクリアされ、バッファ２０４は使用可能
となり再使用される。
【００５９】ブリッジ１０６には、３つの先取りおよび
フラッシュ・アルゴリズム、即ち、デフォルト・アルゴ
リズム、保存アルゴリズム、および予約アルゴリズムが
実施されている。デフォルト・アルゴリズムは、殆どの
バス・マスタに適用可能でなければならない。保存アル
ゴリズムは、先取りを少なく、フラッシュを多くする
が、デフォルト・アルゴリズムが特定のバス・マスタに
対して作用しない場合にのみ実施される。予約アルゴリ
ズムは、予約機構を開始可能な、一層高度なバス・マス
タによって用いられる。
【００６０】次に図１２ないし図１９を参照しながら、
好適実施例による先取り（プリフェッチ）およびフラッ
シュ・アルゴリズムについて説明する。ブリッジ１０６
は、データのリードおよびライトに関する種々の処理を
実行するが、簡略化のために、これらのステップを省略
してあることは理解されたい。更に、ライト・ポスティ
ングに関連するステップも示されていないが、ブリッジ
は、ここに記載するリード先取りおよびフラッシュ・プ
ロセスと共に、これらの処理も実行することは理解され
よう。
【００６１】先取りおよびフラッシュ・アルゴリズム
は、図１２において、二次バス・インターフェース２０
２上のバス・トランザクションの受け取りから開始す
る。ステップ７００（図１２）において、コンフィギュ
レーション・コマンドが受け取られたか否かについて判
定が行われる。受け取られた場合、制御はステップ７１
０（図１３）に移行し、このコマンドを完了する。その
他の場合、制御はステップ７０２に進む。ステップ７０
２において、ライト動作がブリッジ１０６に発行された
か否かについて判定が行われる。発行された場合、制御
はステップ７１２（図１４）に移行し、ライト動作が、
既に割り当てられているデフォルト・バッファの１つに
影響を与えるか否かについて判定を行う。バス・マスタ
１０８が、デフォルト・バッファ２１０の内の割り当て
らた１つであり、ライト動作が、コンフィギュレーショ
ン・ライトまたはコマンドのように、バス・マスタ１０
８に対して実行される場合、新しいプロセスが開始され
た可能性があり、この場合、デフォルト・バッファ２１
０内にある先取りされたデータはいずれもが古い又は一
致しない恐れがある。かかる場合、バッファはライト・
コマンドによる影響を受けたと言う。このような場合、
制御はステップ７１４に移行し、ライト動作によって影
響を受けたスロット又はマスタに対応するデフォルト・
バッファ２１０をフラッシュする。次に、制御はステッ
プ７１４からステップ７１６に移行する。ステップ７１
２において、ライト・コマンドがいずれのデフォルト・
バッファ２１０にも影響を与えないと判定された場合、
制御はステップ７１２からステップ７１６に移行する。
ステップ７１６において、あらゆるライト・データのラ
イト・ポスティング・バッファへの受け取り及びBUFF_V
ALID_PNTRの更新（ステップ７１８）を含む、残りのラ
イト動作処理が行われる。BUFF_VALID_PNTRは、デフォ
ルト・アルゴリズムおよび保存アルゴリズムについての
み更新される。これで、このルーチンは終了し、それを
コールしたいずれかのプロセスに戻る。
【００６２】ステップ７０２に戻り、動作がライト動作
でないと判定された場合、制御はステップ７０４に移行
し、動作が予約コマンドであるか否かについて判定が行
われる。予約コマンドである場合、制御はステップ７２
０（図１５）に移行し、予約コマンドがブリッジ１０６
によって受け取られる。次に、制御はステップ７２２に
移行し、予約資源２２０の１つがこの要求のために使用
可能であるか否かについて判定が行われる。使用可能で
はない場合、制御はステップ７４２に移行し、要求元バ
ス・マスタにリトライを発行し、このルーチンは終了す
る。予約資源２２０が使用可能である場合、制御はステ
ップ７２２からステップ７２４に移行する代わりに、予
約コマンド内に含まれているデータ（即ち、アドレスお
よびカウント）を用いて、予約資源レジスタを初期設定
する。次に、制御はステップ７２８に移行し、３つの１
２８バイト・バッファをこの要求に割り当て、ステップ
７３０に移行し、これらのバッファに対するステータス
をEMPTYに変更する。次に、制御はステップ７３０から
ステップ７３２に移行し、ブリッジ１０６はデータの３
ないし４ラインを、バッファ２０６の第１の１２８バイ
ト・バッファに先取りする。次に、制御はステップ７３
４に移行し、最後のバッファ・ポインタ(LAST_BUFF_PNT
R)を初期設定し、どのバッファが次に書き込まれるのか
を示す。
【００６３】次に、制御はステップ７３６に移行し、送
出コンフィギュレーション・ビット(forwarding config
uration bit)がセットされているか否かについて判定が
行われる。セットされている場合、次に制御はステップ
７３８に移行し、予約コマンドをいずれかの上流ブリッ
ジに向けて送出する。次に、制御はステップ７３８から
ステップ７４０に移行する。ステップ７３６において、
コンフィギュレーション・ビットがセットされていない
場合、制御は直接ステップ７４０に移行する。ステップ
７４０において、予約タイマをリセットし、開始する。
２５ｍｓ、５０ｍｓまたは１００ｍｓのような所定の時
間量の後、予約資源にアクセスされなかった場合、予約
タイマはこの予約を取り消す。この無動作期間の後、デ
ータは古くなったものと見なす。これで、このルーチン
は終了する。
【００６４】ステップ７０４に戻り、動作が予約コマン
ドではないと判定された場合、次に制御はステップ７０
６に移行し、動作はバス・マスタからのリード・リトラ
イか否かについて判定が行われる。バス・マスタからの
リード・リトライでない場合、この動作は最初のリード
動作であると見なされ、制御はステップ７４４（図１
７）に移行する。
【００６５】ステップ７４４において、要求元バス・マ
スタが、それにデフォルト・バッファ２１０を既に割り
当ててあるか、または新しいバス・マスタであるかにつ
いて判定が行われる。これが新しいマスタでないと判定
された場合、制御はステップ７４６に移行し、要求され
たアドレスが、BUFF_OUT_PNTRによって指し示されてい
るアドレスに等しいか否かについて判定が行われる。等
しい場合、制御は次にステップ７５０に移行する。等し
くない場合、制御は次にステップ７４８に移行し、マス
タは既に、新しい、連続しないアドレスからリードを開
始しているので、割り当てられたデフォルト・バッファ
２１０をフラッシュする。次に、制御はステップ７５０
に移行し、デフォルト・バッファ２１０をこのマスタに
再度割り当て、上述のように、バッファ・レジスタを初
期設定する。次いで、制御はステップ７６８に移行す
る。
【００６６】ステップ７４４において、これが新しいマ
スタであると判定された場合、制御はステップ７５６に
移行し、デフォルト・バッファ２１０のいずれかが現在
EMPTY（空）と示されているか否かについて判定が行わ
れる。EMPTYと示されているデフォルト・バッファがあ
る場合、制御はステップ７５８に移行し、EMPTYのデフ
ォルト・バッファ２１０の１つを新しいマスタに割り当
てる。ステップ７５８から、制御はステップ７６８に移
行する。EMPTYと示されているデフォルト・バッファが
ない場合、制御はステップ７６０に移行し、いずれかの
デフォルト・バッファ２１０に、現在REQUESTまたはPAR
T_COMPと示されているものがあるか否かについて判定が
行われる。かかるバッファがある場合、制御はステップ
７２６に移行し、PREFETCH_FLAGがセットされているか
否かについて判定が行われ、セットされている場合、制
御はステップ７６４に移行し、デフォルト・バッファ２
１０が新しいマスタに割り当てられる。次に、制御はス
テップ７６４からステップ７６８に移行する。ステップ
７６０および７６２において、判定が否定的である場
合、制御はステップ７６６に移行し、バス・マスタに、
後の時点で動作をリトライするように要求する。
【００６７】ステップ７６８において、制御は、新しく
割り当てられたまたは再割り当てされたデフォルト・バ
ッファ２１０に対する先取りをディスエーブルする。次
に、制御はステップ７７０（図１６）に移行し、リード
要求情報を格納する。次に、制御はステップ７７２に移
行し、ブリッジ１０６が宛先バス上のターゲットから要
求されたデータを集めている間に、バス・マスタに動作
をリトライするように要求する。次に、制御はステップ
７７４に移行し、リード要求がメモリ・リード多重コマ
ンド（memory read multiple command）であったか否か
について判定を行う。そうであった場合、制御はステッ
プ７７６に移行し、ブリッジ１０６は、主メモリ１０４
からデータの３ないし４ラインを読み取る。次に、制御
はステップ７７６からステップ７８４に移行する。ステ
ップ７７４において、リード・コマンドがメモリ・リー
ド多重でなかったと判定された場合、制御はステップ７
７８に移行し、リード・コマンドはメモリ・リード・ラ
イン・コマンドであったか否かについて判定を行う。そ
うであった場合、制御はステップ７８０に移行し、ブリ
ッジ１０６が主メモリ１０４からデータの１行を読み取
り、次いで、制御はステップ７８４に移行する。ステッ
プ７７８において、コマンドがメモリ・リード・ライン
・コマンドでなかったと判定された場合、制御はステッ
プ７８２に移行し、ブリッジ１０６は主メモリ１０４か
らデータの１Dwordを読み取り、次いで、制御はステッ
プ７８４に移行する。
【００６８】ステップ７８４において、ブリッジ１０６
は主メモリ１０４からデータを受け取り、ステップ７８
６において、ブリッジ１０６は受け取ったデータを割り
当てられたバッファに格納し、処理は終了する。このル
ーチンは後に要求元バス・マスタがこの動作のリトライ
を行うときにコールされる。
【００６９】ここでステップ７０６に戻り、動作がバス
・マスタからのリード・リトライ動作であると判定され
た場合、制御はステップ７０８に移行し、更に、このバ
ス・マスタは以前にバッファ予約を要求したことがある
か否かについて判定が行われる。要求したことがある場
合、制御はステップ７８８（図１８）に移行し、このリ
トライ・リード動作に対するアドレスが、予約資源２２
０の制限内であるか否かについて判定が行われる。制限
内でない場合、制御はステップ７９０に移行して予約を
取り消し、制御はステップ７４４（図１７）に移行し、
デフォルト・アルゴリズムを用いてリード動作を開始す
る。ステップ７８８において、リード動作が予約制限内
であることが判定された場合、制御はステップ７９２に
移行し、次に、リード・アドレスが３つのバッファの制
限の１つの中にあるか否かについて判定が行われる。そ
うである場合、制御はステップ７９４に移行し、要求さ
れたデータのDwordをバス・マスタに供給する。ステッ
プ７９４から、制御はステップ７９６に移行し、バス・
マスタがこの特定の１２８バイト・バッファからリード
を行ったのは、これが最初であるか否かについて判定が
行われる。
【００７０】これが最初である場合、制御はステップ７
９８に移行し、ブリッジ１０６が、LAST_BUFF_PNTRによ
って示される次のバッファにデータを先取りする。バッ
ファ２０６は、リースト・リーセントリー・ユーズド
（least recently used）（ＬＲＵ）アルゴリズムにし
たがって充填される。一旦あるバッファからデータが最
初に読み出されたなら、この次のデータ先取り動作に
は、最も長い間使用されていないバッファが用いられ
る。したがって、この点において、バス・マスタは１つ
のバッファからリードを行い、次のバッファは先取りさ
れたデータを保持し、別のバッファが以前に先取りされ
たデータを保持する。したがって、バス・マスタがバッ
クアップする必要があっても、あるいはその現アドレス
からステップ・バックする必要があっても、データは、
以前に先取りされたバッファにある可能性が未だに高
い。制御はステップ７９８からステップ８００に移行す
る。これが最初ではない場合、制御はステップ７９６か
らステップ８００に移行し、バス・マスタによるリード
動作がバースト・リードであるか否かについて判定が行
われる。バースト・リードである場合、制御はステップ
７８８に戻り、追加データを供給する。バースト・リー
ドでない場合、制御は終了に移行する。
【００７１】ステップ７９２において、リード動作がバ
ッファ制限内にないことが判定された場合、制御はステ
ップ８０４に移行し、ブリッジ１０６は、ブリッジが要
求されたデータを取り出している間に、マスタに動作を
リトライすることを強制する。次に、制御はステップ８
０４から８０６に移行し、ブリッジが主メモリ１０４か
らデータを読み取り、ステップ８０８に移行してそのデ
ータを受け取り、ステップ８１０に移行して受け取った
データをバッファ２０６に格納し、ブリッジはバス・マ
スタがリード動作をリトライするのを待つ。
【００７２】ステップ７０８に戻り、このリード動作の
ために以前に要求した予約資源がなかった場合、制御は
ステップ８１２のデフォルト・アルゴリズム（図１９）
に移行する。
【００７３】ステップ８１２において、デフォルト・バ
ッファ２１０の１つから、要求されたデータをバス・マ
スタに供給する。次いで、制御はステップ８１４に移行
し、リード動作がバースト動作であるか否かについて判
定が行われる。バースト動作でない場合、処理はステッ
プ８１５に進み、保存（conservative）アルゴリズムが
選択されるか否かについて判定が行われる。される場
合、制御はステップ８１７に移行し、バッファをフラッ
シュする。保存アルゴリズムが選択されない場合、制御
は終了に移行する。ステップ８１４において、バースト
動作が進行中である場合、制御はステップ８１６に移行
し、次の要求されたアドレスが、データ・バッファ内に
含まれているか否かについて判定が行われる。そうであ
る場合、制御はステップ８１８に移行し、データをバス
・マスタに供給する。次に、制御はステップ８１４に戻
り、要求されれば、追加データを供給する。ステップ８
１６において、次の要求されたアドレスがバッファ内に
含まれていないと判定された場合、制御はステップ８２
０に移行し、このバッファに対して先取りがイネーブル
されているか否かについて判定が行われる。イネーブル
されていない場合、制御はステップ８３２に移行し、先
取りをイネーブルする。次いで、上述のように、制御は
ステップ７７０に移行する。
【００７４】ステップ８２０において、先取りがイネー
ブルされていると判定された場合、制御はステップ８２
２に移行し、リード・トランザクション情報をブリッジ
１０６に格納する。次に、制御はステップ８２４および
８２６に移行し、ブリッジ１０６がバス・マスタにリト
ライを発行し、ブリッジはリード動作を主メモリ１０４
に発行する。この点以降、このバス・マスタに対して先
取りがイネーブルされる。ステップ８２８において、ブ
リッジ１０６はリード・データを受け取り、ステップ８
３０において、ブリッジは受け取ったデータをバッファ
に格納し、バス・マスタがリード動作をリトライするの
を待つ。
【００７５】以上の本発明の開示および記載は例示であ
り、その説明に供するものであり、本発明の精神から逸
脱することなく、サイズ、形状、材質、構成要素、回路
素子、配線接続および接点、ならびに図示した回路や構
成、更に動作方法における種々の変更が可能である。
【図面の簡単な説明】
【図１】好適実施例に従ったブリッジ・デバイスを組み
込んだコンピュータ・システムのブロック図である。
【図２】好適実施例に従ったブリッジ・デバイスを組み
込んだコンピュータ・システムの更に詳細なブロック図
である。
【図３】好適実施例に従ったブリッジ・デバイスの機能
ブロックを示すブロック図である。
【図４】好適実施例に従ったブリッジ・デバイスの機能
ブロックを示すブロック図である。
【図５】好適実施例に従った２つの予約ブリッジ間に結
合された非予約ブリッジを有する、バスの階層の一例を
示すブロック図である。
【図６】非予約ブリッジが階層の最上部のホスト・ブリ
ッジとして動作する、バスの階層の一例を示すブロック
図である。
【図７】予約コマンドを組み込んだ、ＰＣＩバス・リー
ド・トランザクションを示すタイミング図である。
【図８】予約コマンドを組み込んだ６４ビット・アドレ
スによる、ＰＣＩバス・リード・トランザクションを示
すタイミング図である。
【図９】バッファのブロック図であり、Ａは好適実施例
に従った単一の１２８バイト・データ・バッファのブロ
ック図であり、Ｂは好適実施例に従った予約バッファの
ブロック図である。
【図１０】好適実施例に従ったバッファ状態を示す状態
図である。
【図１１】好適実施例に従ったバッファ先取り状態を示
す状態図である。
【図１２】好適実施例に従ったプリフェッチ及びフラッ
シュ・アルゴリズムを示すフローチャートである。
【図１３】好適実施例に従った、図１２の「Ａ」に続く
フローチャートである。
【図１４】好適実施例に従った、図１２の「Ｂ」に続く
フローチャートである。
【図１５】好適実施例に従った、図１２の「Ｃ」に続く
フローチャートである。
【図１６】好適実施例に従った、図１７および図１９の
「Ｇ」に続くフローチャートである。
【図１７】好適実施例に従った、図１２の「Ｄ」に続く
フローチャートである。
【図１８】好適実施例に従った、図１２の「Ｅ」に続く
フローチャートである。
【図１９】好適実施例に従った、図１２の「Ｆ」に続く
フローチャートである。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591030868 20555 Ｓｔａｔｅ Ｈｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 バス・ブリッジとバス・マスタの間にお
    ける通信方法であって、前記バス・ブリッジは少なくと
    も１つのデータ・バッファを有する、方法において、 （ａ）前記バス・マスタから予約コマンドを受け取るス
    テップと、 （ｂ）前記予約コマンドに応答して、前記バス・マスタ
    のためにデータ・バッファを予約するステップと、 を備える方法。
  2. 【請求項２】 請求項１記載の方法において、（ｃ）ス
    テップ（ａ）の後に、バス・コマンドを受け取るステッ
    プを更に備える方法。
  3. 【請求項３】 請求項２記載の方法において、前記バス
    ・コマンドは開始アドレスを含み、前記バス・コマンド
    および前記予約コマンドは共になってアドレス範囲を定
    義する、方法。
  4. 【請求項４】 請求項３記載の方法において、前記予約
    コマンドはカウントを含む、方法。
  5. 【請求項５】 請求項３記載の方法において、前記バス
    ・コマンドがリード動作である場合に、 （ｄ）前記リード動作に従ってデータを取り込むステッ
    プであって、該データは予約された前記バッファを通じ
    て受け渡される、ステップと、 （ｅ）前記リード動作および前記アドレス範囲に従って
    データを先取りするステップであって、先取りした該デ
    ータは前記の予約されたデータ・バッファに書き込まれ
    る、ステップと、 （ｆ）前記の取り込んだデータおよび先取りしたデータ
    を前記バス・マスタに供給するステップと、 を更に備える方法。
  6. 【請求項６】 請求項５記載の方法において、 （ｇ）前記アドレス範囲を使い切るまで、ステップ
    （ｅ）および（ｆ）を繰り返すステップと、 （ｈ）ステップ（ｇ）の後にデータ・バッファ予約を取
    り消すステップと、 を更に備える方法。
  7. 【請求項７】 請求項１記載の方法において、前記予約
    コマンドは、フレーム信号がアサートされた後に受け取
    られる、方法。
  8. 【請求項８】 請求項１記載の方法において、前記バス
    ・ブリッジおよび前記バス・マスタは、周辺素子相互接
    続（ＰＣＩ）バスに結合するためのものである、方法。
  9. 【請求項９】 第１と第２バス・ブリッジの間における
    通信の方法であって、前記第２バス・ブリッジは前記第
    １バス・ブリッジとバス・マスタとの間を結合するもの
    である、方法において、 （ａ）前記第２バス・ブリッジにおいて前記バス・マス
    タから予約コマンドを受け取るステップと、 （ｂ）前記予約コマンドを前記第１バス・ブリッジに送
    出するステップと、を備える方法。
  10. 【請求項１０】 請求項９記載の方法において、前記第
    ２バス・ブリッジは、予約コマンドが送出されるか否か
    を選択するためのプログラム可能な送出ビットを含み、
    更に、 （ｃ）ステップ（ｂ）の前に予約コマンドの送出をイネ
    ーブルするために前記送出ビットがセットされているか
    否かについて判定を行うステップを含み、 ステップ（ｂ）は、送出をイネーブルとするために前記
    送出ビットがセットされることを条件とする、 方法。
  11. 【請求項１１】 請求項９記載の方法において、 （ｄ）ステップ（ａ）の後にバス・コマンドを受け取る
    ステップと、 （ｅ）前記予約コマンドおよび前記バス・コマンドに応
    答して、前記バス・マスタのためにデータ・バッファを
    予約するステップと、 を更に備える方法。
  12. 【請求項１２】 請求項１１記載の方法において、前記
    バス・コマンドは開始アドレスを含み、前記バス・コマ
    ンドおよび前記予約コマンドは共になってアドレス範囲
    を定義する、方法。
  13. 【請求項１３】 請求項１２記載の方法において、前記
    予約コマンドはカウントを含む、方法。
  14. 【請求項１４】 請求項１２記載の方法において、前記
    バス・コマンドがリード動作である場合に、 （ｆ）前記リード動作に従ってデータを取り込むステッ
    プであって、該データは予約された前記バッファを通じ
    て渡される、ステップと、 （ｇ）前記リード動作および前記アドレス範囲に従って
    データを先取りするステップであって、先取りした該デ
    ータは前記の予約したデータ・バッファに書き込まれ
    る、ステップと、 （ｈ）前記の取り込んだデータおよび先取りしたデータ
    を前記バス・マスタに供給するステップと、 を更に備える方法。
  15. 【請求項１５】 請求項１４記載の方法において、 （ｉ）前記アドレス範囲を使い切るまでステップ（ｇ）
    および（ｈ）を繰り返すステップと、 （ｊ）ステップ（ｉ）の後に前記のデータ・バッファ予
    約を取り消すステップと、 を更に備える方法。
  16. 【請求項１６】 請求項９記載の方法において、前記予
    約コマンドは、フレーム信号をアサートした後に受け取
    られる、方法。
  17. 【請求項１７】 請求項９記載の方法において、前記バ
    ス・ブリッジおよび前記バス・マスタは、周辺素子相互
    接続（ＰＣＩ）バスに結合するためのものである、方
    法。
  18. 【請求項１８】 バス・ブリッジにおいてバッファを予
    約する方法であって、 （ａ）フレーム指示を与えるステップと、 （ｂ）前記フレーム指示をあたえるときに予約コマンド
    を与えるステップと、 （ｃ）ステップ（ｂ）の後でかつ前記フレーム指示を与
    えている間に、バス・コマンドを与えるステップと、 を備える方法。
  19. 【請求項１９】 請求項１８記載の方法において、前記
    バス・コマンドは開始アドレスを含み、前記バス・コマ
    ンドおよび前記予約コマンドは共になってアドレス範囲
    を定義する、方法。
  20. 【請求項２０】 請求項１８記載の方法において、前記
    予約コマンドはカウントを含む、方法。
  21. 【請求項２１】 コンピュータ・システムであって、 主メモリと、 前記主メモリに結合されるプロセッサと、 大容量記憶システムと、 前記大容量記憶システムに結合されるバス・マスタであ
    って、予約コマンドおよびバス・コマンドを含むバス動
    作を与えるように動作可能なバス・マスタと、 前記主メモリと前記バス・マスタの間に結合されるバス
    ・ブリッジであって、少なくとも１つの割り当て可能な
    データ・バッファを有し、前記バス動作を受け取り、該
    バス動作に応答して、前記バス・マスタの排他的使用の
    ためにデータ・バッファを予約するように動作可能であ
    るバス・ブリッジと、 を備えるコンピュータ・システム。
  22. 【請求項２２】 請求項２１記載のコンピュータ・シス
    テムにおいて、前記バス・コマンドは開始アドレスを含
    み、前記バス・コマンドおよび前記予約コマンドは共に
    なってアドレス範囲を定義する、コンピュータ・システ
    ム。
  23. 【請求項２３】 請求項２２記載のコンピュータ・シス
    テムにおいて、前記予約コマンドはカウントを含む、コ
    ンピュータ・システム。
  24. 【請求項２４】 請求項２２記載のコンピュータ・シス
    テムにおいて、前記バス・コマンドがリード動作である
    場合に、 前記バス・ブリッジは、前記リード動作に従ってデータ
    を取り込み、前記アドレス範囲に従ってデータを先取り
    し、データは要求されたときに前記バス・マスタに供給
    される、コンピュータ・システム。
  25. 【請求項２５】 請求項２４記載のコンピュータ・シス
    テムにおいて、前記バス・マスタが前記アドレス範囲の
    最後のアドレスにおいて読み取りを行うときに、前記バ
    ス・ブリッジは前記データ・バッファの予約を取り消
    す、コンピュータ・システム。
  26. 【請求項２６】 請求項２１記載のコンピュータ・シス
    テムにおいて、前記予約コマンドは、フレーム信号がア
    サートされた後に受け取られる、コンピュータ・システ
    ム。
  27. 【請求項２７】 請求項２１記載のコンピュータ・シス
    テムにおいて、前記バス・ブリッジおよび前記バス・マ
    スタは周辺素子相互接続（ＰＣＩ）バスに結合される、
    コンピュータ・システム。
  28. 【請求項２８】 請求項２１記載のコンピュータ・シス
    テムにおいて、前記バス動作は、前記大容量記憶システ
    ムに書き込むためのメモリ・リード動作を含む、コンピ
    ュータ・システム。
  29. 【請求項２９】 コンピュータ・システムであって、 主メモリと、 前記主メモリに結合されるプロセッサと、 大容量記憶システムと、 前記大容量記憶システムに結合されるバス・マスタであ
    って、予約コマンドとバス・コマンドとを含むバス動作
    を与えるように動作可能なバス・マスタと、 前記主メモリに結合される第１バス・ブリッジと、 前記第１バス・ブリッジと前記バス・マスタとの間に結
    合される第２バス・ブリッジであって、少なくとも１つ
    の割り当て可能なデータ・バッファと送出ビットとを有
    し、前記バス動作を受け取り且つ前記バス動作に応答し
    て前記バス・マスタの排他的使用のためにデータ・バッ
    ファを予約するように動作可能であり、前記送出ビット
    がセットされている場合に前記予約コマンドを前記第１
    ブリッジに送出するように動作可能である、第２バス・
    ブリッジと、 を備えるコンピュータ・システム。
  30. 【請求項３０】 請求項２９記載のコンピュータ・シス
    テムにおいて、前記バス・コマンドは開始アドレスを含
    み、前記バス・コマンドおよび前記予約コマンドは共に
    なってアドレス範囲を定義する、コンピュータ・システ
    ム。
  31. 【請求項３１】 請求項３０記載のコンピュータ・シス
    テムにおいて、前記予約コマンドはカウントを含む、コ
    ンピュータ・システム。
  32. 【請求項３２】 請求項２９記載のコンピュータ・シス
    テムにおいて、前記バス・コマンドがリード動作である
    場合に、 前記第２バス・ブリッジは、前記リード動作に従ってデ
    ータを取り込み且つ前記アドレス範囲に従ってデータを
    先取りし、データは要求されたときに前記バス・マスタ
    に供給される、コンピュータ・システム。
  33. 【請求項３３】 請求項３２記載のコンピュータ・シス
    テムにおいて、前記バス・マスタが前記アドレス範囲の
    最後のアドレスにおいて読み取りを行うときに、前記第
    ２バス・ブリッジは前記データ・バッファの予約を取り
    消す、コンピュータ・システム。
  34. 【請求項３４】 請求項２９記載のコンピュータ・シス
    テムにおいて、前記予約コマンドは、フレーム信号がア
    サートされた後に受け取られる、コンピュータ・システ
    ム。
  35. 【請求項３５】 請求項２９記載のコンピュータ・シス
    テムにおいて、前記第２バス・ブリッジおよび前記バス
    ・マスタは周辺素子相互接続（ＰＣＩ）バスに結合され
    る、コンピュータ・システム。
  36. 【請求項３６】 請求項２９記載のコンピュータ・シス
    テムにおいて、前記バス動作は、前記大容量記憶システ
    ムに書き込むためのメモリ・リード動作を含む、コンピ
    ュータ・システム。
JP10031923A 1996-12-31 1998-01-05 バス・ブリッジ・システムのためのバッファ・リザベーション方法 Pending JPH10247172A (ja)

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US774746 1996-12-31
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