JPH10247174A - バスシステム、及びそれを備えた情報処理装置 - Google Patents
バスシステム、及びそれを備えた情報処理装置Info
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- JPH10247174A JPH10247174A JP9049297A JP4929797A JPH10247174A JP H10247174 A JPH10247174 A JP H10247174A JP 9049297 A JP9049297 A JP 9049297A JP 4929797 A JP4929797 A JP 4929797A JP H10247174 A JPH10247174 A JP H10247174A
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Logic Circuits (AREA)
- Dc-Dc Converters (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【課題】高速化・高信頼化と省電力化の両立が可能なＳ
ＳＴＬバスを使用したシステム並びに情報処理装置を提
供すること。 【解決手段】スイッチング電源回路を用いて構成した、
入力電圧ＶＩＮを別の出力電圧ＶＯＵＴに変換するため
の、電圧変換回路１０１と、正相入力端子（＋）と逆相
入力端子（−）の２つの入力端子と、１つの出力端子を
備えた帰還回路１０２を設ける。電源ＶＩＮ、電源変換
回路１０１の入力端子、帰還回路１０２の逆相入力端子
（−）を線１１０を用いて接続する。電圧変換回路１０
１の出力端子、帰還回路１０２の正相入力端子（＋）、
ＳＳＴＬバスの終端電圧Ｖｔｔおよび基準電圧Ｖｒｅｆ
を線１１１を用いて接続する。帰還回路１０２、電圧変
換回路１０１の帰還入力端子を線１１２を用いて接続す
る。帰還回路１０２は、電源電圧Ｖｃｃと終端電圧Ｖｔ
ｔおよび基準電圧Ｖｒｅｆを一定の比率に制御すること
で、信号データのタイミングマージンおよびノイズマー
ジンを確保する。また、高効率のスイッチング電源回路
を使うことによりシステムを省電力化できる。
ＳＴＬバスを使用したシステム並びに情報処理装置を提
供すること。 【解決手段】スイッチング電源回路を用いて構成した、
入力電圧ＶＩＮを別の出力電圧ＶＯＵＴに変換するため
の、電圧変換回路１０１と、正相入力端子（＋）と逆相
入力端子（−）の２つの入力端子と、１つの出力端子を
備えた帰還回路１０２を設ける。電源ＶＩＮ、電源変換
回路１０１の入力端子、帰還回路１０２の逆相入力端子
（−）を線１１０を用いて接続する。電圧変換回路１０
１の出力端子、帰還回路１０２の正相入力端子（＋）、
ＳＳＴＬバスの終端電圧Ｖｔｔおよび基準電圧Ｖｒｅｆ
を線１１１を用いて接続する。帰還回路１０２、電圧変
換回路１０１の帰還入力端子を線１１２を用いて接続す
る。帰還回路１０２は、電源電圧Ｖｃｃと終端電圧Ｖｔ
ｔおよび基準電圧Ｖｒｅｆを一定の比率に制御すること
で、信号データのタイミングマージンおよびノイズマー
ジンを確保する。また、高効率のスイッチング電源回路
を使うことによりシステムを省電力化できる。
Description
【０００１】
【発明の属する技術分野】本発明は、終端抵抗器を有す
るバスシステム、および、当該バスシステムを備えた情
報処理装置に関する。
るバスシステム、および、当該バスシステムを備えた情
報処理装置に関する。
【０００２】
【従来の技術】コンピュータをはじめとする情報処理装
置、或いはデータ転送装置において、データ転送の高速
化や高信頼化のための、様々なバスシステムが使われい
る。それらのバスシステムの一つにＳＳＴＬ（Ｓｔｕｂ
Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ、
ＥＩＡＪ ＥＤ−５５１２）バスがある。
置、或いはデータ転送装置において、データ転送の高速
化や高信頼化のための、様々なバスシステムが使われい
る。それらのバスシステムの一つにＳＳＴＬ（Ｓｔｕｂ
Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ、
ＥＩＡＪ ＥＤ−５５１２）バスがある。
【０００３】ＳＳＴＬバスは、図４の様に、バス配線の
両端に終端抵抗Ｒｔｔを接続し、バス配線と入出力回路
Ｂｕｆ１、Ｂｕｆ２との間にマッチング抵抗Ｒｍを接続
して構成する。
両端に終端抵抗Ｒｔｔを接続し、バス配線と入出力回路
Ｂｕｆ１、Ｂｕｆ２との間にマッチング抵抗Ｒｍを接続
して構成する。
【０００４】また、同バス配線に接続されている入出力
回路は、同回路に電源を供給するための電源端子および
グランド端子と、同入力回路がバス上の状態を判定する
ための基準電圧端子を備えている。通常、終端抵抗に供
給する電圧Ｖｔｔと、入出力回路に供給する基準電圧Ｖ
ｒｅｆは、同じである。
回路は、同回路に電源を供給するための電源端子および
グランド端子と、同入力回路がバス上の状態を判定する
ための基準電圧端子を備えている。通常、終端抵抗に供
給する電圧Ｖｔｔと、入出力回路に供給する基準電圧Ｖ
ｒｅｆは、同じである。
【０００５】ＳＳＴＬバスシステムの構成について、図
１０を用いてさらに詳細に説明する。
１０を用いてさらに詳細に説明する。
【０００６】図１０にその構成図を示す。回路ブロック
９０１〜９０４には、送出回路９２１〜９２４と受信回
路９３１〜９３４とで構成された入出力回路と、マッチ
ング抵抗９８０〜９８３と、伝送線路９１１〜９１４を
備える。伝送線路９００は各回路ブロック９０１〜９０
４を接続し、さらに伝送線路９００の特性インピーダン
ス値の抵抗値をもつ終端抵抗９５０、９５１によって終
端する構成である。９６０、９６１から、終端抵抗９５
０、９５１に終端電圧（Ｖｔｔ）を供給する。
９０１〜９０４には、送出回路９２１〜９２４と受信回
路９３１〜９３４とで構成された入出力回路と、マッチ
ング抵抗９８０〜９８３と、伝送線路９１１〜９１４を
備える。伝送線路９００は各回路ブロック９０１〜９０
４を接続し、さらに伝送線路９００の特性インピーダン
ス値の抵抗値をもつ終端抵抗９５０、９５１によって終
端する構成である。９６０、９６１から、終端抵抗９５
０、９５１に終端電圧（Ｖｔｔ）を供給する。
【０００７】なお、図１０では両端終端した例を示した
が、抵抗１つで終端した片端終端でもよい。また、図１
０ではブロックの数が４の場合を示しているが、ブロッ
クの数は２以上であれば、本発明は適用できる。
が、抵抗１つで終端した片端終端でもよい。また、図１
０ではブロックの数が４の場合を示しているが、ブロッ
クの数は２以上であれば、本発明は適用できる。
【０００８】送出回路９２１〜９２４は、プルアップ・
トランジスタとプルダウン・トランジスタとで構成され
るプッシュプル型送出回路である。このプッシュプル型
送出回路では、現在広く使われている１０Ω前後のオン
抵抗を持つトランジスタを使用することが出来る。
トランジスタとプルダウン・トランジスタとで構成され
るプッシュプル型送出回路である。このプッシュプル型
送出回路では、現在広く使われている１０Ω前後のオン
抵抗を持つトランジスタを使用することが出来る。
【０００９】一般の低振幅用送出回路では、終端抵抗と
トランジスタのオン抵抗の分圧により小振幅を実現する
ために、オン抵抗が１００Ω前後のトランジスタを使用
している。ＳＳＴＬバスシステムにおいて従来の送出回
路が使用できるのは、マッチング抵抗９８０〜９８３と
この１０Ω前後のオン抵抗との和が、先のオン抵抗１０
０Ωと近いために、伝送線路上の振幅が同等の大きさと
なるからである。
トランジスタのオン抵抗の分圧により小振幅を実現する
ために、オン抵抗が１００Ω前後のトランジスタを使用
している。ＳＳＴＬバスシステムにおいて従来の送出回
路が使用できるのは、マッチング抵抗９８０〜９８３と
この１０Ω前後のオン抵抗との和が、先のオン抵抗１０
０Ωと近いために、伝送線路上の振幅が同等の大きさと
なるからである。
【００１０】例えば、伝送線路のインピーダンスと終端
抵抗を５０Ω、分岐配線のインピーダンスを１００Ω、
終端電源を１．５Ｖ、送出回路に供給されている電源を
３Ｖとすると、オン抵抗１００Ωのトランジスタを使用
した伝送路では信号振幅は０．６Ｖであり、図９で示し
た伝送線路では振幅０．６８Ｖとなる。このことから、
オン抵抗の低いトランジスタを用いた場合でも、振幅は
ほぼ等しい値になる。
抵抗を５０Ω、分岐配線のインピーダンスを１００Ω、
終端電源を１．５Ｖ、送出回路に供給されている電源を
３Ｖとすると、オン抵抗１００Ωのトランジスタを使用
した伝送路では信号振幅は０．６Ｖであり、図９で示し
た伝送線路では振幅０．６８Ｖとなる。このことから、
オン抵抗の低いトランジスタを用いた場合でも、振幅は
ほぼ等しい値になる。
【００１１】なお、ここで抵抗９８０〜９８３の抵抗値
を７５Ωとした。この抵抗値の決め方は後で明らかにす
る。
を７５Ωとした。この抵抗値の決め方は後で明らかにす
る。
【００１２】受信回路９３１〜９３４は、基準電圧（Ｖ
ｒｅｆ）に対し入力電圧が高いか、低いかによって入力
信号のＨｉｇｈ、Ｌｏｗを判定する差動型受信回路であ
る。ここで用いる基準電圧は受信回路を構成する集積回
路内で作ることもできるが、集積回路内部で発生した電
源ノイズや外部より入った電源ノイズなどにより電源が
変動すると、これにともない基準電圧も変動するため、
基準電圧は外部より供給するのがより良い。
ｒｅｆ）に対し入力電圧が高いか、低いかによって入力
信号のＨｉｇｈ、Ｌｏｗを判定する差動型受信回路であ
る。ここで用いる基準電圧は受信回路を構成する集積回
路内で作ることもできるが、集積回路内部で発生した電
源ノイズや外部より入った電源ノイズなどにより電源が
変動すると、これにともない基準電圧も変動するため、
基準電圧は外部より供給するのがより良い。
【００１３】なお、図１０では各回路ブロック内の受信
回路は１つしか記載されていないが、ＳＳＴＬバスシス
テムでは受信回路の数に制限されるものではない。
回路は１つしか記載されていないが、ＳＳＴＬバスシス
テムでは受信回路の数に制限されるものではない。
【００１４】このように構成された信号伝送回路におい
て、抵抗９８０〜９８３の抵抗値を以下の方法で設定す
る。例えば、抵抗９８０の抵抗値は伝送線路９１１のイ
ンピーダンスからバス９００のインピーダンスの半分を
引いた値にする。バス９００のインピーダンスの半分と
するのは、送出回路ブロックからの信号はバス９００と
の接点Ｂにおいて２方向に分岐するからである。
て、抵抗９８０〜９８３の抵抗値を以下の方法で設定す
る。例えば、抵抗９８０の抵抗値は伝送線路９１１のイ
ンピーダンスからバス９００のインピーダンスの半分を
引いた値にする。バス９００のインピーダンスの半分と
するのは、送出回路ブロックからの信号はバス９００と
の接点Ｂにおいて２方向に分岐するからである。
【００１５】つまり伝送線路９１１のインピーダンスを
Ｚｓ、バス９００のインピーダンスをＺ０、抵抗９８０
の抵抗値をＲｍとすれば、 Ｒｍ＝Ｚｓ−Ｚ０／２ （１３） とする。
Ｚｓ、バス９００のインピーダンスをＺ０、抵抗９８０
の抵抗値をＲｍとすれば、 Ｒｍ＝Ｚｓ−Ｚ０／２ （１３） とする。
【００１６】これにより、伝送線路９１１から見た抵抗
９８０とバス９００との合成インピーダンスは伝送線路
９１１自身のインピーダンスと等くなり、コンピュータ
システム誤動作の原因になりうる分岐配線内で発生する
反射の繰り返しを防止することができる。
９８０とバス９００との合成インピーダンスは伝送線路
９１１自身のインピーダンスと等くなり、コンピュータ
システム誤動作の原因になりうる分岐配線内で発生する
反射の繰り返しを防止することができる。
【００１７】抵抗９８１〜９８３についても同様の方法
で設定する。これにより、他のブロックにおいても、前
記したブロック９０１と同等の効果をもたらすことが出
来る。
で設定する。これにより、他のブロックにおいても、前
記したブロック９０１と同等の効果をもたらすことが出
来る。
【００１８】なお、前記した本発明の効果は式（１３）
で求めた抵抗値の抵抗によってのみ有効なものではな
く、式（１３）で求めた抵抗値の近傍であれば、十分有
効なものである。
で求めた抵抗値の抵抗によってのみ有効なものではな
く、式（１３）で求めた抵抗値の近傍であれば、十分有
効なものである。
【００１９】このことから、出力回路がバス上にデータ
を出力する場合、電源電圧Ｖｃｃを介してデータを出力
する。電源電圧Ｖｃｃが、前述のプッシュプル型送出回
路を通じて出力されるため、電源電圧Ｖｃｃが変動する
と、出力回路のデータ出力電圧も変動する。
を出力する場合、電源電圧Ｖｃｃを介してデータを出力
する。電源電圧Ｖｃｃが、前述のプッシュプル型送出回
路を通じて出力されるため、電源電圧Ｖｃｃが変動する
と、出力回路のデータ出力電圧も変動する。
【００２０】また、入力回路がデータを受け取る場合、
受け取ったデータの電圧をは、入力回路内の差動形増幅
回路によって、基準電圧Ｖｒｅｆと比較するされる。入
力回路は、受け取ったデータの電圧が基準電圧Ｖｒｅｆ
より高い場合はハイレベル状態と判断し、基準電圧Ｖｒ
ｅｆよりも低い場合はローレベル状態と判断する。ＥＩ
ＡＪ ＥＤ−５５１２においては、基準電圧Ｖｒｅｆ
は、電源電圧Ｖｃｃの４５％に規定されている。
受け取ったデータの電圧をは、入力回路内の差動形増幅
回路によって、基準電圧Ｖｒｅｆと比較するされる。入
力回路は、受け取ったデータの電圧が基準電圧Ｖｒｅｆ
より高い場合はハイレベル状態と判断し、基準電圧Ｖｒ
ｅｆよりも低い場合はローレベル状態と判断する。ＥＩ
ＡＪ ＥＤ−５５１２においては、基準電圧Ｖｒｅｆ
は、電源電圧Ｖｃｃの４５％に規定されている。
【００２１】このように、ＳＳＴＬバスにおいて、バス
に供給する電源は、回路駆動用やデータ出力用の電源電
圧Ｖｃｃ、データ入力用の基準電圧Ｖｒｅｆ、および終
端電圧Ｖｔｔが必要となる。
に供給する電源は、回路駆動用やデータ出力用の電源電
圧Ｖｃｃ、データ入力用の基準電圧Ｖｒｅｆ、および終
端電圧Ｖｔｔが必要となる。
【００２２】
【発明が解決しようとする課題】さて、実際の電源装置
において、装置自体の性能のばらつきや、装置温度の変
化等によって電源電圧が変動する場合がある。例えば、
電源装置の電圧変動が１０％以内で規定されている場
合、規定の電圧が３．３Ｖであれば、実際に電源装置よ
り出力される電圧は３．０Ｖから３．６Ｖとの間で変動
する可能性がある。前述した様に、電源電圧の変動によ
ってバッファ回路から出力されるデータの電圧も変動す
る。
において、装置自体の性能のばらつきや、装置温度の変
化等によって電源電圧が変動する場合がある。例えば、
電源装置の電圧変動が１０％以内で規定されている場
合、規定の電圧が３．３Ｖであれば、実際に電源装置よ
り出力される電圧は３．０Ｖから３．６Ｖとの間で変動
する可能性がある。前述した様に、電源電圧の変動によ
ってバッファ回路から出力されるデータの電圧も変動す
る。
【００２３】また、ＳＳＴＬバスを構成する信号線の数
が多くなると、終端抵抗に供給するための電流が多く必
要となる。実際のバスシステムにおいては、信号線の数
が１００近くにもなるシステムもあり、このようなバス
システムでは、終端抵抗に供給する電流は数アンペアに
も達する。
が多くなると、終端抵抗に供給するための電流が多く必
要となる。実際のバスシステムにおいては、信号線の数
が１００近くにもなるシステムもあり、このようなバス
システムでは、終端抵抗に供給する電流は数アンペアに
も達する。
【００２４】図８は、出力回路Ｂｕｆ１より出力したデ
ータを入力回路Ｂｕｆ２で受け取る場合の、ｋ点におけ
るデータのタイミングを示している。同図は、縦軸を電
圧、横軸を時間、ハイレベル状態のときの電圧をＶｋ
ｈ、ローレベル状態のときの電圧をＶｋｌ、基準電圧を
Ｖｒｅｆで示している。また、電源電圧Ｖｃｃの変動に
より、（ａ）電源電圧Ｖｃｃが通常よりも１０％低い場
合、（ｂ）電源電圧Ｖｃｃが通常の電圧３．３Ｖである
場合、（ｃ）電源電圧Ｖｃｃが通常よりも１０％高い場
合、の状態をそれぞれ示している。
ータを入力回路Ｂｕｆ２で受け取る場合の、ｋ点におけ
るデータのタイミングを示している。同図は、縦軸を電
圧、横軸を時間、ハイレベル状態のときの電圧をＶｋ
ｈ、ローレベル状態のときの電圧をＶｋｌ、基準電圧を
Ｖｒｅｆで示している。また、電源電圧Ｖｃｃの変動に
より、（ａ）電源電圧Ｖｃｃが通常よりも１０％低い場
合、（ｂ）電源電圧Ｖｃｃが通常の電圧３．３Ｖである
場合、（ｃ）電源電圧Ｖｃｃが通常よりも１０％高い場
合、の状態をそれぞれ示している。
【００２５】電源電圧Ｖｃｃが変動すると、ｋ点におけ
るハイレベル電圧Ｖｋｈも同様に変動する。従来の電源
回路を用いた場合、電源電圧Ｖｃｃの変動によらず、基
準電圧Ｖｒｅｆは一定でとなる。
るハイレベル電圧Ｖｋｈも同様に変動する。従来の電源
回路を用いた場合、電源電圧Ｖｃｃの変動によらず、基
準電圧Ｖｒｅｆは一定でとなる。
【００２６】（ｂ）の状態では、ｋ点でのデータ電圧が
ローレベル状態からハイレベル状態へ変わる時と、ハイ
レベル状態からローレベル状態へ変わる時の、信号タイ
ミングは同じである。しかし、（ａ）および（ｃ）の状
態では、ハイレベル電圧Ｖｋｈの変動により、前記の信
号タイミングが異なっている。
ローレベル状態からハイレベル状態へ変わる時と、ハイ
レベル状態からローレベル状態へ変わる時の、信号タイ
ミングは同じである。しかし、（ａ）および（ｃ）の状
態では、ハイレベル電圧Ｖｋｈの変動により、前記の信
号タイミングが異なっている。
【００２７】この信号タイミングの相違のために、バス
システムの設計時におけるタイミングマージンが減少し
てしまう。また、状態（ｃ）において、ハイレベル電圧
Ｖｋｈと基準電圧Ｖｒｅｆとの電圧差が減少するため、
ノイズマージンも減少してしまう。これらは、システム
の高速化や高信頼化を図るうえでの障害となる。
システムの設計時におけるタイミングマージンが減少し
てしまう。また、状態（ｃ）において、ハイレベル電圧
Ｖｋｈと基準電圧Ｖｒｅｆとの電圧差が減少するため、
ノイズマージンも減少してしまう。これらは、システム
の高速化や高信頼化を図るうえでの障害となる。
【００２８】また、タイミングマージンとノイズマージ
ンの確保のために、分圧回路を用いて基準電圧Ｖｒｅｆ
や終端電圧Ｖｔｔを生成する方法もある。この方法だ
と、電源電圧Ｖｃｃと基準電圧Ｖｒｅｆの電圧比を一定
にすることができるので、前記のタイミングマージンや
ノイズマージンを確保できる。しかし、バス未使用時で
も分圧回路に電流が流れ続けるため、電源回路の効率が
低く、省電力化が困難となる。
ンの確保のために、分圧回路を用いて基準電圧Ｖｒｅｆ
や終端電圧Ｖｔｔを生成する方法もある。この方法だ
と、電源電圧Ｖｃｃと基準電圧Ｖｒｅｆの電圧比を一定
にすることができるので、前記のタイミングマージンや
ノイズマージンを確保できる。しかし、バス未使用時で
も分圧回路に電流が流れ続けるため、電源回路の効率が
低く、省電力化が困難となる。
【００２９】このように従来では、システムを高速・高
信頼化するには、省電力化を犠牲にしなければならず、
また、システムを省電力化するためには高速化を犠牲に
しなければならなかった。
信頼化するには、省電力化を犠牲にしなければならず、
また、システムを省電力化するためには高速化を犠牲に
しなければならなかった。
【００３０】本発明の目的は、従来技術の課題である、
ＳＳＴＬバスにおけるタイミングマージンおよびノイズ
マージンの確保と、電源回路の高効率化を図り、バスシ
ステムの高速・高信頼化と省電力化の両方に貢献するた
めに、電源電圧と基準電圧の比率が常に一定の電源回路
を提供することにある。
ＳＳＴＬバスにおけるタイミングマージンおよびノイズ
マージンの確保と、電源回路の高効率化を図り、バスシ
ステムの高速・高信頼化と省電力化の両方に貢献するた
めに、電源電圧と基準電圧の比率が常に一定の電源回路
を提供することにある。
【００３１】
【課題を解決するための手段】上記目的を達成するため
の本発明の一様態によれば、バス終端抵抗に供給する電
源回路を有するバスシステムにおいて、前記電源回路か
ら供給される電圧を終端抵抗に供給するための電圧に変
換するための電圧変換回路と、前記電源回路から供給さ
れる電圧を基に前記電圧変換回路の出力電圧を制御する
帰還回路とを有し、前記電源回路の電圧と前記終端抵抗
に供給するための電圧を常に一定比率に制御することを
特徴とするバスシステムが提供される。
の本発明の一様態によれば、バス終端抵抗に供給する電
源回路を有するバスシステムにおいて、前記電源回路か
ら供給される電圧を終端抵抗に供給するための電圧に変
換するための電圧変換回路と、前記電源回路から供給さ
れる電圧を基に前記電圧変換回路の出力電圧を制御する
帰還回路とを有し、前記電源回路の電圧と前記終端抵抗
に供給するための電圧を常に一定比率に制御することを
特徴とするバスシステムが提供される。
【００３２】上記目的を達成するための本発明のその他
の様態によれば、前記終端用電源回路において、当該電
源回路を有することを特徴とするＳＳＴＬバスシステム
が提供される。
の様態によれば、前記終端用電源回路において、当該電
源回路を有することを特徴とするＳＳＴＬバスシステム
が提供される。
【００３３】上記目的を達成するための本発明のさらに
別の様態によれば、前記終端用電源回路において、前記
電圧変換回路と、前記帰還回路と、前記定電圧源と、前
記演算増幅回路とを、単一回路素子に集積することを特
徴とするバスシステムが提供される。
別の様態によれば、前記終端用電源回路において、前記
電圧変換回路と、前記帰還回路と、前記定電圧源と、前
記演算増幅回路とを、単一回路素子に集積することを特
徴とするバスシステムが提供される。
【００３４】
【発明の実施の形態】本発明の第１の実施形態を図１、
図２および図３を用いて説明する。
図２および図３を用いて説明する。
【００３５】１０１は、入力電圧ＶＩＮを別の出力電圧
ＶＯＵＴに変換するための、電圧変換回路である。電圧
変換回路１０１は、電圧入力端子、電圧出力端子、出力
電圧ＶＯＵＴをフィードバック制御するための帰還入力
端子を備えている。また、電圧変換回路１０１は、スイ
ッチング電源回路を用いて構成している。
ＶＯＵＴに変換するための、電圧変換回路である。電圧
変換回路１０１は、電圧入力端子、電圧出力端子、出力
電圧ＶＯＵＴをフィードバック制御するための帰還入力
端子を備えている。また、電圧変換回路１０１は、スイ
ッチング電源回路を用いて構成している。
【００３６】１０２は、正相入力端子（＋）と逆相入力
端子（−）の２つの入力端子と、１つの出力端子を備え
た帰還回路である。正相入力端子の電圧変動は、出力端
子より同位相の電圧変動で出力される。また、逆相入力
端子の電圧変動は、出力端子より逆位相の電圧変動で出
力される。帰還回路１０２は、演算増幅器（オペアン
プ）を用いて構成している。
端子（−）の２つの入力端子と、１つの出力端子を備え
た帰還回路である。正相入力端子の電圧変動は、出力端
子より同位相の電圧変動で出力される。また、逆相入力
端子の電圧変動は、出力端子より逆位相の電圧変動で出
力される。帰還回路１０２は、演算増幅器（オペアン
プ）を用いて構成している。
【００３７】線１１０は、電源と、電源変換回路１０１
の入力端子と、帰還回路１０２の逆相入力端子（−）と
を接続しており、その電圧は入力電圧ＶＩＮである。線
１１１は、電圧変換回路１０１の出力端子と、帰還回路
１０２の正相入力端子（＋）と、ＳＳＴＬバスの終端電
圧Ｖｔｔおよび基準電圧Ｖｒｅｆとを接続しており、そ
の電圧は出力電圧ＶＯＵＴである。線１１２は、帰還回
路１０２の出力端子と、電圧変換回路１０１の帰還入力
端子とを接続しており、その電圧は帰還電圧ＶＦＢであ
る。
の入力端子と、帰還回路１０２の逆相入力端子（−）と
を接続しており、その電圧は入力電圧ＶＩＮである。線
１１１は、電圧変換回路１０１の出力端子と、帰還回路
１０２の正相入力端子（＋）と、ＳＳＴＬバスの終端電
圧Ｖｔｔおよび基準電圧Ｖｒｅｆとを接続しており、そ
の電圧は出力電圧ＶＯＵＴである。線１１２は、帰還回
路１０２の出力端子と、電圧変換回路１０１の帰還入力
端子とを接続しており、その電圧は帰還電圧ＶＦＢであ
る。
【００３８】出力電圧ＶＯＵＴは、帰還回路１０２の正
相入力端子に入力され、入力電圧ＶＯＵＴは、帰還回路
１０２の逆相入力端子に入力される。
相入力端子に入力され、入力電圧ＶＯＵＴは、帰還回路
１０２の逆相入力端子に入力される。
【００３９】帰還回路１０２は、出力電圧ＶＯＵＴ、入
力電圧ＶＩＮを演算して帰還電圧ＶＦＢを生成し、電圧
変換回路１０１へ帰還する入力電圧ＶＩＮを一定に保っ
た状態では、電圧出力ＶＯＵＴも一定となる。入力電圧
ＶＩＮが変化すると、出力電圧ＶＯＵＴは入力電圧ＶＩ
Ｎの変化に追従する。
力電圧ＶＩＮを演算して帰還電圧ＶＦＢを生成し、電圧
変換回路１０１へ帰還する入力電圧ＶＩＮを一定に保っ
た状態では、電圧出力ＶＯＵＴも一定となる。入力電圧
ＶＩＮが変化すると、出力電圧ＶＯＵＴは入力電圧ＶＩ
Ｎの変化に追従する。
【００４０】電源変換回路１０１の詳細を、図２を用い
て説明する。
て説明する。
【００４１】図２は、電圧変換回路１０１の構成図であ
る。
る。
【００４２】２０１は演算増幅器（オペアンプ）であ
り、帰還電圧ＶＦＢと、定電圧源２０２に予め設定され
ている内部帰還電圧Ｖｆｂとの電圧差を出力する。
り、帰還電圧ＶＦＢと、定電圧源２０２に予め設定され
ている内部帰還電圧Ｖｆｂとの電圧差を出力する。
【００４３】２０３は、オペアンプ２０１の出力電圧の
変化をパルス幅の変化に変調して出力する、パルス幅変
調器（ＰＷＭ）である。
変化をパルス幅の変化に変調して出力する、パルス幅変
調器（ＰＷＭ）である。
【００４４】２０４および２０５は、電界効果トランジ
スタ（ＦＥＴ）である。２０４は誘導起電力を発生する
ためのコイルである。２０５は、出力電圧を平滑するた
めのコンデンサである。
スタ（ＦＥＴ）である。２０４は誘導起電力を発生する
ためのコイルである。２０５は、出力電圧を平滑するた
めのコンデンサである。
【００４５】ＰＷＭ２０３は、ＦＥＴ２０４、２０５に
排他的にゲート電圧を印加し、同ＦＥＴのソース・ドレ
イン端子間を低抵抗（オン）状態に制御する。このた
め、ＦＥＴ２０４、２０５のうちの一方がオン状態のと
き、もう一方は常にオフ状態である。
排他的にゲート電圧を印加し、同ＦＥＴのソース・ドレ
イン端子間を低抵抗（オン）状態に制御する。このた
め、ＦＥＴ２０４、２０５のうちの一方がオン状態のと
き、もう一方は常にオフ状態である。
【００４６】帰還電圧ＶＦＢが内部帰還電圧Ｖｆｂより
も低くなった場合、ＰＷＭ２０３によってＦＥＴ２０４
のオン状態時間が長くなり、出力電圧ＶＯＵＴが上昇す
る。また、帰還電圧ＶＦＢが内部帰還電圧Ｖｆｂよりも
高くなった場合、ＦＥＴ２０５のオン状態時間が長くな
り、出力電圧ＶＯＵＴが低下する。
も低くなった場合、ＰＷＭ２０３によってＦＥＴ２０４
のオン状態時間が長くなり、出力電圧ＶＯＵＴが上昇す
る。また、帰還電圧ＶＦＢが内部帰還電圧Ｖｆｂよりも
高くなった場合、ＦＥＴ２０５のオン状態時間が長くな
り、出力電圧ＶＯＵＴが低下する。
【００４７】電圧変換回路１０１は、出力電圧ＶＯＵＴ
（帰還電圧ＶＦＢ）が内部帰還電圧Ｖｆｂと同じになる
ように制御する。
（帰還電圧ＶＦＢ）が内部帰還電圧Ｖｆｂと同じになる
ように制御する。
【００４８】前述のとおり、ＳＳＴＬバスの終端電圧は
電源電圧Ｖｃｃの４５％である。そのため、バスに接続
されている出力回路の電圧レベルがハイレベル状態の時
とローレベル状態とでは、終端抵抗、および電圧変換回
路に流れる電流の方向が異なる。電圧変換回路１０１
は、ＳＳＴＬバスに適応するために、電流の吐き出し
（ソース）と吸い込み（シンク）の両方に対応している
必要がある。
電源電圧Ｖｃｃの４５％である。そのため、バスに接続
されている出力回路の電圧レベルがハイレベル状態の時
とローレベル状態とでは、終端抵抗、および電圧変換回
路に流れる電流の方向が異なる。電圧変換回路１０１
は、ＳＳＴＬバスに適応するために、電流の吐き出し
（ソース）と吸い込み（シンク）の両方に対応している
必要がある。
【００４９】出力回路の電圧レベルがハイレベル状態の
とき、終端電圧Ｖｔｔ（出力電圧ＶＯＵＴ）よりも出力
電圧レベル（Ｖｋｈ）のほうが高いため、電流が電圧変
換回路１０１へ流入する。これにより、出力電圧ＶＯＵ
Ｔが上昇するが、コイル２０４の逆起電力や、ＦＥＴ２
０５のオン状態の時間が長くなるため、電圧の上昇を抑
える。
とき、終端電圧Ｖｔｔ（出力電圧ＶＯＵＴ）よりも出力
電圧レベル（Ｖｋｈ）のほうが高いため、電流が電圧変
換回路１０１へ流入する。これにより、出力電圧ＶＯＵ
Ｔが上昇するが、コイル２０４の逆起電力や、ＦＥＴ２
０５のオン状態の時間が長くなるため、電圧の上昇を抑
える。
【００５０】出力回路の電圧レベルがローレベル状態の
とき、終端電圧Ｖｔｔ（出力電圧ＶＯＵＴ）よりも出力
電圧レベル（Ｖｋｈ）のほうが低いため、電流が電圧変
換回路１０１から流出する。これにより、出力電圧ＶＯ
ＵＴは低下するが、ＦＥＴ２０４のオン状態の時間を長
くなるため、電圧が上昇する。
とき、終端電圧Ｖｔｔ（出力電圧ＶＯＵＴ）よりも出力
電圧レベル（Ｖｋｈ）のほうが低いため、電流が電圧変
換回路１０１から流出する。これにより、出力電圧ＶＯ
ＵＴは低下するが、ＦＥＴ２０４のオン状態の時間を長
くなるため、電圧が上昇する。
【００５１】帰還回路１０２について図３を用いて詳細
に説明する。
に説明する。
【００５２】図３は、帰還回路１０２の詳細を説明する
ための構成図である。帰還回路１０２は、抵抗器とオペ
アンプによる差動増幅回路を用いて構成されている。
ための構成図である。帰還回路１０２は、抵抗器とオペ
アンプによる差動増幅回路を用いて構成されている。
【００５３】３０１は演算増幅器（オペアンプ）であ
る。Ｒ１、Ｒ２、Ｒ３、Ｒ４、ＲＡ、ＲＢは抵抗器であ
る。３０２は定電圧源であり、一定電圧ＶＲを発生す
る。このとき、Ｒ点での電圧はＶＲである。
る。Ｒ１、Ｒ２、Ｒ３、Ｒ４、ＲＡ、ＲＢは抵抗器であ
る。３０２は定電圧源であり、一定電圧ＶＲを発生す
る。このとき、Ｒ点での電圧はＶＲである。
【００５４】図１で示した入力電圧ＶＩＮ（Ｖｃｃ）、
出力電圧ＶＯＵＴ（Ｖｔｔ、Ｖｒｅｆ）、入出力電圧比
をＭとすると、出力電圧ＶＯＵＴと入力電圧ＶＩＮとの
関係を式１に示す。
出力電圧ＶＯＵＴ（Ｖｔｔ、Ｖｒｅｆ）、入出力電圧比
をＭとすると、出力電圧ＶＯＵＴと入力電圧ＶＩＮとの
関係を式１に示す。
【００５５】ＶＯＵＴ＝Ｍ×ＶＩＮ （１） 入出力電圧比Ｍ、電圧源ＶＲ、帰還電圧ＶＦＢと、抵抗
器Ｒ１、Ｒ２、Ｒ３、Ｒ４、ＲＡ、ＲＢ、との関係を式
２、式３、式４に示す。
器Ｒ１、Ｒ２、Ｒ３、Ｒ４、ＲＡ、ＲＢ、との関係を式
２、式３、式４に示す。
【００５６】 Ｒ１＝Ｒ２ （２） Ｒ４＝Ｒ３×ＶＦＢ／（２ＶＲ−ＶＦＢ） （３） ＲＡ＝ＲＢ×［ＶＲ／｛Ｍ×（２ＶＲ−ＶＦＢ）｝−１］ （４） 本実施形態によれば、出力電圧ＶＯＵＴと入力電圧ＶＩ
Ｎの電圧比が一定である電源回路を、式２、式３、式４
を用いることで構成することができる。
Ｎの電圧比が一定である電源回路を、式２、式３、式４
を用いることで構成することができる。
【００５７】例えば、出力電圧ＶＯＵＴを入力電圧ＶＩ
Ｎの０．４５倍に設定する場合、Ｍ＝０．４５であるの
で、ＶＦＢ＝１．２６５Ｖ、ＶＲ＝２．５Ｖ、Ｒ１＝Ｒ
２＝Ｒ３＝１０ｋΩ、ＲＢ＝１ｋΩと決めた場合、式３
よりＲ４＝３．３９ｋΩ、また、式４よりＲＡ＝４８７
Ωとなる。
Ｎの０．４５倍に設定する場合、Ｍ＝０．４５であるの
で、ＶＦＢ＝１．２６５Ｖ、ＶＲ＝２．５Ｖ、Ｒ１＝Ｒ
２＝Ｒ３＝１０ｋΩ、ＲＢ＝１ｋΩと決めた場合、式３
よりＲ４＝３．３９ｋΩ、また、式４よりＲＡ＝４８７
Ωとなる。
【００５８】上記の式２、式３、式４の導出方法につい
て説明する。
て説明する。
【００５９】抵抗器ＲＡ、ＲＢによる分圧回路の分圧比
をＡ０とすると、 Ａ０＝ＲＢ／（ＲＡ＋ＲＢ） （５） 抵抗器Ｒ１、Ｒ２による分圧回路の分圧比をＡ１とする
と、 Ａ１＝Ｒ１／（Ｒ１＋Ｒ２） （６） 抵抗器Ｒ３、Ｒ４による分圧回路の分圧比をＡ２とする
と、 Ａ２＝Ｒ４／（Ｒ３＋Ｒ４） （７） 式５より、Ｃ点の電圧をＶｉとすると、 Ｖｉ＝Ｖｃｃ×Ａ０ （１３） 式６より、Ａ点の電圧をＶｍとすると Ｖｍ＝Ａ１（Ｖｉ−ＶＦＢ）＋ＶＦＢ （８） 式７より、Ｂ点の電圧をＶｐとすると Ｖｐ＝Ａ２（ＶＲ−ＶＯＵＴ）＋ＶＯＵＴ （９） オペアンプによる差動増幅回路において、点Ａの電圧と
点Ｂの電圧は常に等しくなるので、 Ｖｐ＝Ｖｍ として、式８、式９を変形して、ＶＯＵＴだけを左辺に
出すと、 ＶＯＵＴ＝ ｛Ｖｉ×Ａ１／（１−Ａ２）｝ ＋｛ＶＦＢ×（１−Ａ１）／（１−Ａ２）｝ −｛ＶＲ×Ａ２／（１−Ａ２）｝ （１０） 式１の条件を満たすためには、式１０の左辺と第１項お
よび式１３より Ｍ＝Ａ０×Ａ１／（１−Ａ２） （１１） また、式１０の第２項および第３項を消去するには、 ｛ＶＦＢ×（１−Ａ１）／（１−Ａ２）｝ −｛ＶＲ×Ａ２／（１−Ａ２）｝＝０ （１２） 式２の様に、Ｒ１＝Ｒ２とすると、式１２から、Ｒ４と
Ｒ３の関係式（式３）を導出できる。
をＡ０とすると、 Ａ０＝ＲＢ／（ＲＡ＋ＲＢ） （５） 抵抗器Ｒ１、Ｒ２による分圧回路の分圧比をＡ１とする
と、 Ａ１＝Ｒ１／（Ｒ１＋Ｒ２） （６） 抵抗器Ｒ３、Ｒ４による分圧回路の分圧比をＡ２とする
と、 Ａ２＝Ｒ４／（Ｒ３＋Ｒ４） （７） 式５より、Ｃ点の電圧をＶｉとすると、 Ｖｉ＝Ｖｃｃ×Ａ０ （１３） 式６より、Ａ点の電圧をＶｍとすると Ｖｍ＝Ａ１（Ｖｉ−ＶＦＢ）＋ＶＦＢ （８） 式７より、Ｂ点の電圧をＶｐとすると Ｖｐ＝Ａ２（ＶＲ−ＶＯＵＴ）＋ＶＯＵＴ （９） オペアンプによる差動増幅回路において、点Ａの電圧と
点Ｂの電圧は常に等しくなるので、 Ｖｐ＝Ｖｍ として、式８、式９を変形して、ＶＯＵＴだけを左辺に
出すと、 ＶＯＵＴ＝ ｛Ｖｉ×Ａ１／（１−Ａ２）｝ ＋｛ＶＦＢ×（１−Ａ１）／（１−Ａ２）｝ −｛ＶＲ×Ａ２／（１−Ａ２）｝ （１０） 式１の条件を満たすためには、式１０の左辺と第１項お
よび式１３より Ｍ＝Ａ０×Ａ１／（１−Ａ２） （１１） また、式１０の第２項および第３項を消去するには、 ｛ＶＦＢ×（１−Ａ１）／（１−Ａ２）｝ −｛ＶＲ×Ａ２／（１−Ａ２）｝＝０ （１２） 式２の様に、Ｒ１＝Ｒ２とすると、式１２から、Ｒ４と
Ｒ３の関係式（式３）を導出できる。
【００６０】また、式１１、式１３、および式３から、
ＲＡとＲＢの関係式（式４）を導出できる。
ＲＡとＲＢの関係式（式４）を導出できる。
【００６１】本発明の電源回路を図４のＳＳＴＬバスに
適用する場合、電源電圧Ｖｃｃは入力電圧ＶＩＮに、出
力電圧ＶＯＵＴは基準電圧Ｖｒｅｆ、終端電圧Ｖｔｔに
対応する。
適用する場合、電源電圧Ｖｃｃは入力電圧ＶＩＮに、出
力電圧ＶＯＵＴは基準電圧Ｖｒｅｆ、終端電圧Ｖｔｔに
対応する。
【００６２】図５は、本発明の電源回路により基準電圧
Ｖｒｅｆを生成して、出力回路Ｂｕｆ１より出力したデ
ータを入力回路Ｂｕｆ２で受け取る場合の、ｋ点におけ
るデータのタイミングを示している。同図は、縦軸を電
圧、横軸を時間、ハイレベル状態のときの電圧をＶｋ
ｈ、ローレベル状態のときの電圧をＶｋｌ、基準電圧を
Ｖｒｅｆで示している。また、電源電圧Ｖｃｃの変動に
より、（ａ）電源電圧Ｖｃｃが通常よりも１０％低い場
合、（ｂ）電源電圧Ｖｃｃが通常の電圧３．３Ｖである
場合、（ｃ）電源電圧Ｖｃｃが通常よりも１０％高い場
合、の状態をそれぞれ示している。
Ｖｒｅｆを生成して、出力回路Ｂｕｆ１より出力したデ
ータを入力回路Ｂｕｆ２で受け取る場合の、ｋ点におけ
るデータのタイミングを示している。同図は、縦軸を電
圧、横軸を時間、ハイレベル状態のときの電圧をＶｋ
ｈ、ローレベル状態のときの電圧をＶｋｌ、基準電圧を
Ｖｒｅｆで示している。また、電源電圧Ｖｃｃの変動に
より、（ａ）電源電圧Ｖｃｃが通常よりも１０％低い場
合、（ｂ）電源電圧Ｖｃｃが通常の電圧３．３Ｖである
場合、（ｃ）電源電圧Ｖｃｃが通常よりも１０％高い場
合、の状態をそれぞれ示している。
【００６３】電源電圧Ｖｃｃと基準電圧Ｖｒｅｆの比率
が常に一定なので、ｋ点でのデータ電圧がローレベル状
態からハイレベル状態へ変わる時と、ハイレベル状態か
らローレベル状態へ変わる時の信号タイミングも、常に
同じとなる。
が常に一定なので、ｋ点でのデータ電圧がローレベル状
態からハイレベル状態へ変わる時と、ハイレベル状態か
らローレベル状態へ変わる時の信号タイミングも、常に
同じとなる。
【００６４】このように、本発明では、電源電圧Ｖｃｃ
と基準電圧Ｖｒｅｆの電圧比を一定にすることができる
ので、ＳＳＴＬバスのシステムにおけるタイミングマー
ジンやノイズマージンが確保できる。さらに、高効率な
スイッチング電源回路を用いることで、省電力化を図る
こともできる。
と基準電圧Ｖｒｅｆの電圧比を一定にすることができる
ので、ＳＳＴＬバスのシステムにおけるタイミングマー
ジンやノイズマージンが確保できる。さらに、高効率な
スイッチング電源回路を用いることで、省電力化を図る
こともできる。
【００６５】次に、本発明の第２の実施形態を図６、図
７を用いて説明する。
７を用いて説明する。
【００６６】図６は、電圧変換回路１０１を、リニアテ
クノロジー社の電圧変換回路素子であるＬＴＣ１４３０
ＣＳを用いて構成した回路図である。
クノロジー社の電圧変換回路素子であるＬＴＣ１４３０
ＣＳを用いて構成した回路図である。
【００６７】図７は、帰還回路１０２を、マキシム社の
オペアンプであるＭＡＸ４７４と、定電圧源であるＭＡ
Ｘ８７２用いて構成した回路図である。
オペアンプであるＭＡＸ４７４と、定電圧源であるＭＡ
Ｘ８７２用いて構成した回路図である。
【００６８】本実施形態において、電圧変換回路１０１
で使用している回路駆動用の電源を５Ｖを、入力電圧を
Ｖｃｃ（３．３Ｖ）としているが、入力電圧を５Ｖ固定
にしても構わない。また、帰還回路１０２で使用してい
るオペアンプおよび定電圧源の駆動用の電源は３．３Ｖ
であるが、５Ｖでも構わない。
で使用している回路駆動用の電源を５Ｖを、入力電圧を
Ｖｃｃ（３．３Ｖ）としているが、入力電圧を５Ｖ固定
にしても構わない。また、帰還回路１０２で使用してい
るオペアンプおよび定電圧源の駆動用の電源は３．３Ｖ
であるが、５Ｖでも構わない。
【００６９】このように、本発明は、電圧変換回路素子
に、オペアンプを用いた差動増幅回路を追加することで
容易に実現できる。さらに、帰還回路１０２を、電圧変
換回路素子に組み込んでも良く、これによって部品点数
を減らすこともできるので、システムのコストダウンを
図ることもできる。
に、オペアンプを用いた差動増幅回路を追加することで
容易に実現できる。さらに、帰還回路１０２を、電圧変
換回路素子に組み込んでも良く、これによって部品点数
を減らすこともできるので、システムのコストダウンを
図ることもできる。
【００７０】本発明の第３の実施形態について説明す
る。
る。
【００７１】図９は、本発明をコンピュータシステムに
応用した場合の構成図である。
応用した場合の構成図である。
【００７２】８０１、８０２、８５１は、バス配線であ
る。バス配線８０１、８０２については、ＳＳＴＬバス
システムを用いて構成している。８１１〜８１４は終端
抵抗である。終端抵抗８１１、８１２はバス配線８０１
の両端に、また終端抵抗８１３、８１４はバス配線８０
２の両端に、それぞれ接続されている。８３１、８３２
は中央処理装置（ＣＰＵ）であり、マッチング抵抗を介
してバス配線８０１に接続されている。
る。バス配線８０１、８０２については、ＳＳＴＬバス
システムを用いて構成している。８１１〜８１４は終端
抵抗である。終端抵抗８１１、８１２はバス配線８０１
の両端に、また終端抵抗８１３、８１４はバス配線８０
２の両端に、それぞれ接続されている。８３１、８３２
は中央処理装置（ＣＰＵ）であり、マッチング抵抗を介
してバス配線８０１に接続されている。
【００７３】８３４〜８３６は記憶装置（メモリ）であ
り、マッチング抵抗８２６〜８２９を介して、それぞれ
バス配線８０２に接続されている。バス配線８０１とバ
ス配線８０２は、８３３のメモリ制御装置を介して接続
されている。また、バス配線８０１とバス配線８５１
は、８５２のバスブリッジを介して接続されている。
り、マッチング抵抗８２６〜８２９を介して、それぞれ
バス配線８０２に接続されている。バス配線８０１とバ
ス配線８０２は、８３３のメモリ制御装置を介して接続
されている。また、バス配線８０１とバス配線８５１
は、８５２のバスブリッジを介して接続されている。
【００７４】なお、図９において、バス配線８０１、８
０２、８５２を単線で示しているが、実際のシステムで
は、バス配線は複数の信号線で構成される。終端抵抗８
１１〜８１４、およびマッチング抵抗８２１〜８２９に
ついては、バス配線を構成する信号線毎に終端抵抗およ
びマッチング抵抗を接続する。
０２、８５２を単線で示しているが、実際のシステムで
は、バス配線は複数の信号線で構成される。終端抵抗８
１１〜８１４、およびマッチング抵抗８２１〜８２９に
ついては、バス配線を構成する信号線毎に終端抵抗およ
びマッチング抵抗を接続する。
【００７５】８５３はハードディスク制御装置であり、
８５４のハードディスクに接続されている。８５５は通
信装置であり、ローカルエリアネットワーク（ＬＡＮ）
に接続されている。８５６は表示制御装置であり、８５
７の表示装置に接続されていて、画像やデータを表示装
置８５７に表示する。８５８はキーボード制御装置であ
り、８５９のキーボードに接続されている。ハードディ
スク制御装置８５３、通信装置８５５、表示制御装置８
５６、キーボード制御装置８５８は、バス配線８５１に
も接続されている。
８５４のハードディスクに接続されている。８５５は通
信装置であり、ローカルエリアネットワーク（ＬＡＮ）
に接続されている。８５６は表示制御装置であり、８５
７の表示装置に接続されていて、画像やデータを表示装
置８５７に表示する。８５８はキーボード制御装置であ
り、８５９のキーボードに接続されている。ハードディ
スク制御装置８５３、通信装置８５５、表示制御装置８
５６、キーボード制御装置８５８は、バス配線８５１に
も接続されている。
【００７６】中央処理装置８３１および８３２は、メモ
リ制御装置８３３を介して記憶装置８３４〜８３７とデ
ータの入出力を行い、バスブリッジ８５２と各制御装置
８５３、８５６および８５８を介してハードディスク８
５４、通信装置８５５、表示装置８５７、キーボード８
５９とデータの入出力を行う。
リ制御装置８３３を介して記憶装置８３４〜８３７とデ
ータの入出力を行い、バスブリッジ８５２と各制御装置
８５３、８５６および８５８を介してハードディスク８
５４、通信装置８５５、表示装置８５７、キーボード８
５９とデータの入出力を行う。
【００７７】本発明の電源回路は、Ｖｔｔで示す、終端
抵抗８１１〜８１４への終端電源の供給と、Ｖｒｅｆで
示す、バス配線８０１および８０２に接続されている装
置への基準電圧の供給を行う。
抵抗８１１〜８１４への終端電源の供給と、Ｖｒｅｆで
示す、バス配線８０１および８０２に接続されている装
置への基準電圧の供給を行う。
【００７８】なお、本実施形態において、バス配線８５
１はＳＳＴＬバスシステムを用いてないが、各制御装置
８５３、８５５、８５６、８５８がＳＳＴＬバスシステ
ムに対応している場合は、バス配線８５１をＳＳＴＬバ
スシステムで構成しても構わない。
１はＳＳＴＬバスシステムを用いてないが、各制御装置
８５３、８５５、８５６、８５８がＳＳＴＬバスシステ
ムに対応している場合は、バス配線８５１をＳＳＴＬバ
スシステムで構成しても構わない。
【００７９】ＳＳＴＬバスシステムに本発明の電源回路
を用いることで、バスシステムの高速化、高信頼化を図
ることが可能である。さらに、高効率の電圧変換回路に
より、システムの省電力化も可能である。これにより、
高速、高信頼、省電力のコンピュータシステムを構成す
ることが可能となる。
を用いることで、バスシステムの高速化、高信頼化を図
ることが可能である。さらに、高効率の電圧変換回路に
より、システムの省電力化も可能である。これにより、
高速、高信頼、省電力のコンピュータシステムを構成す
ることが可能となる。
【００８０】
【発明の効果】電源電圧Ｖｃｃの変動によっても、前記
電源電圧Ｖｃｃと基準電圧Ｖｒｅｆとを一定比に保つこ
とが可能となる。このため、電源電圧Ｖｃｃの変動によ
り起きる出力データ電圧の変動に対しても、基準電圧Ｖ
ｒｅｆが変動幅で追従するので、ノイズマージンおよび
タイミングマージンを一定にすることができる。そのた
め、高信頼のバスシステムを提供することが可能とな
る。また、高効率の電圧変換回路を用いることで、シス
テムの省電力化を図ることができる。
電源電圧Ｖｃｃと基準電圧Ｖｒｅｆとを一定比に保つこ
とが可能となる。このため、電源電圧Ｖｃｃの変動によ
り起きる出力データ電圧の変動に対しても、基準電圧Ｖ
ｒｅｆが変動幅で追従するので、ノイズマージンおよび
タイミングマージンを一定にすることができる。そのた
め、高信頼のバスシステムを提供することが可能とな
る。また、高効率の電圧変換回路を用いることで、シス
テムの省電力化を図ることができる。
【図１】本発明の第１の実施形態の概略を示す構成図で
ある。
ある。
【図２】第１の実施形態で用いる電圧変換回路の構成図
である。
である。
【図３】第１の実施形態で用いる帰還回路の構成図であ
る。
る。
【図４】ＳＳＴＬバスの概略を示す構成図である。
【図５】本発明による、データタイミングの説明図であ
る。
る。
【図６】第１の実施形態で用いる電圧変換回路の回路図
である。
である。
【図７】第１の実施形態で用いる帰還回路の回路図であ
る。
る。
【図８】従来技術による、データタイミングの説明図で
ある。
ある。
【図９】本発明を用いたコンピュータシステムの一例を
示す構成図である。
示す構成図である。
【図１０】ＳＳＴＬバスシステムの一例を示す構成図で
ある。
ある。
１０１…電圧変換回路、 １０２…帰還回路、 １１０、１１１、１１２…結線、 ２０１…演算増幅器（オペアンプ）、 ２０２…定電圧源、 ２０３…パルス幅変調器、 ２０４、２０５…電界効果トランジスタ、 ２０６…コイル、 ２０７…コンデンサ、 ３０１…演算増幅器（オペアンプ）、 ３０２…定電圧源。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｌ 12/40 Ｈ０４Ｌ 11/00 ３２０ (72)発明者 関 行宏 神奈川県川崎市幸区鹿島田890番地株式会 社日立製作所情報・通信開発本部内 (72)発明者 飛田 庸博 神奈川県川崎市幸区鹿島田890番地株式会 社日立製作所情報・通信開発本部内
Claims (6)
- 【請求項１】バス終端抵抗に電圧を供給する電源回路を
備えたバスシステムにおいて、 前記電源回路から供給される電圧を前記終端抵抗に供給
するための電圧に変換する電圧変換回路と、 前記電源回路から供給される電圧を基に前記電圧変換回
路の出力電圧を制御する帰還回路とを有し、 前記電源回路の電圧と前記終端抵抗に供給するための電
圧を常に一定比率となるよう制御することを特徴とする
バスシステム。 - 【請求項２】請求項１記載のバスシステムにおいて、 当該電源回路を有することを特徴とするＳＳＴＬバスシ
ステム。 - 【請求項３】請求項１、又は請求項２記載のバスシステ
ムにおいて、 演算増幅器と、 定電圧源と、を前記帰還回路に有することを特徴とする
バスシステム。 - 【請求項４】請求項１、又は請求項２、又は請求項３記
載のバスシステム路において、 前記帰還回路を構成する抵抗器の抵抗値Ｒ１、Ｒ２、Ｒ
４、Ｒ８、ＲＡ、ＲＢと、 前記電圧変換回路の帰還電圧ＶＦＢと、 前記定電圧源の電圧ＶＲと、 前記電源回路の電圧と前記終端抵抗に供給するための電
圧の比率Ｍとの関係式 Ｒ１＝Ｒ２ Ｒ４＝Ｒ３×ＶＦＢ／（２ＶＲ−ＶＦＢ） ＲＡ＝ＲＢ×［ＶＲ／｛Ｍ×（２ＶＲ−ＶＦＢ）｝−
１］ で表されることを特徴とするバスシステム。 - 【請求項５】請求項１、又は請求項２、又は請求項３、
又は請求項４記載のバスシステムにおいて、 前記電圧変換回路と、 前記帰還回路と、 前記定電圧源と、 前記演算増幅回路とを、単一回路素子に集積することを
特徴とするバスシステム。 - 【請求項６】請求項１、又は請求項２、又は請求項３、
又は請求項４、又は請求項５記載のバスシステムにおい
て、 前記終端用電源回路と、 ＳＳＴＬバスとを有することを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9049297A JPH10247174A (ja) | 1997-03-04 | 1997-03-04 | バスシステム、及びそれを備えた情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9049297A JPH10247174A (ja) | 1997-03-04 | 1997-03-04 | バスシステム、及びそれを備えた情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247174A true JPH10247174A (ja) | 1998-09-14 |
Family
ID=12827000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9049297A Pending JPH10247174A (ja) | 1997-03-04 | 1997-03-04 | バスシステム、及びそれを備えた情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10247174A (ja) |
-
1997
- 1997-03-04 JP JP9049297A patent/JPH10247174A/ja active Pending
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