JPH10247392A - アドレスカウンタ回路及び半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】動作速度の高速化を図ることができ、もってサ
イクルタイムが短い半導体メモリ装置で使用することが
できるバーストアドレス発生のためのアドレスカウンタ
回路を提供する。 【解決手段】／ＨｉＺがＨレベルの時にクロック信号Ｃ
Ｋに同期してアドレス入力を出力する第１の出力制御回
路２１と、アドレス入力に対して＋１加算を行うアダー
回路２２と、アダー回路２２から出力されるアドレスを
取り込んだ後にクロック信号ＣＫに同期して順次アップ
カウントするカウンタ回路２３と、このカウンタ回路２
３から出力されるアドレスをクロック信号ＣＫに同期し
て記憶するレジスタ回路２４と、出力制御信号ＨｉＺが
Ｈレベルの時にクロック信号ＣＫに同期してレジスタ回
路２４からの出力アドレスを出力する第２の出力制御回
路２５とを具備している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体メモリ装置
に係り、特に、高速動作モードの際にメモリ内部で自動
的にアドレスを発生するアドレスカウンタ回路に関す
る。

【０００２】

【従来の技術】カウンタ回路において、典型的なフリッ
プフロップを利用したものについては既に確立されてい
るところである。しかしながら、ＰＢＭ（Pipelined Bu
rst Mode：パイプライン・バースト・モード）で使用さ
れるカウンタ回路は、正常に動作させようとする場合に
次のようなタイミングの条件が課せられている。それ
は、スタートアドレスが確定する以前にカウンタ回路に
クロック信号が入力してアドレスをアップカウントして
しまうと、間違ったスタートアドレスからアップカウン
トを開始してしまうので、誤動作をしてしまう。従っ
て、カウンタ回路を正しく動作させるためには、スター
トアドレスがカウンタ回路に入力されるまでの十分な時
間を経た後に、カウンタ回路のカウント動作を開始させ
る必要がある。そのためには、カウンタ回路にクロック
信号が入力してからスタートアドレスをアップカウント
するまでに要する時間の他に、カウンタ回路にスタート
アドレスが正しく取り込まれるまでのタイミングマージ
ンを考慮しなければならない。

【０００３】図１０は１ビットカウンタ回路の核とな
る、６個のＮＡＮＤゲート７１〜７６で構成されたＴ型
フリップフロップを示している。このＴ型フリップフロ
ップの動作は、クロックパルスＣＫが入る毎にＱ→／
Ｑ、／Ｑ→Ｑの如く出力状態を反転するという一般的な
ものである。

【０００４】しかしながら、このようなＴ型フリップフ
ロップは出力Ｑ、／Ｑの初期値を設定する機能を有して
いないので、カウンタ回路として使用することはできな
い。すなわち、予め、Ｑ＝Ｈ、／Ｑ＝Ｌか、Ｑ＝Ｌ、／
Ｑ＝Ｈの状態に初期設定することはできない。

【０００５】そこで、初期設定が可能なカウンタ回路と
して使用するためには、図１１に示すように、クリア信
号ＣＬＲとアドレス／Ａ、Ａそれぞれとの論理を取る２
個のＮＡＮＤゲート７７、７８と、上記ＮＡＮＤゲート
７７、７８の各出力でゲート制御され、出力Ｑ、／Ｑを
接地電位（Ｌ）に放電するための２個のＮチャネルＭＯ
Ｓトランジスタ７９、８０と、上記ＮＡＮＤゲート７
７、７８の各出力でゲート制御され、上記ＮチャネルＭ
ＯＳトランジスタ７９、８０を用いて出力Ｑ、／Ｑのい
ずれか一方を接地電位に放電する際に、非導通状態とな
る方のＮチャネルＭＯＳトランジスタに出力が接続され
ている方のＮＡＮＤゲート７５もしくは７６を電源Ｖcc
に接続して動作可能状態とするための２個のＰチャネル
ＭＯＳトランジスタ８１、８２を追加する必要がある。

【０００６】図１１のように構成されたカウンタ回路は
次のように動作する。クリア信号ＣＬＲ（パルス信号）
がカウント開始のある時期に入力され、スタートアドレ
スを受け付ける。なおＣＬＲはアップカウント動作を開
始するタイミングを示す信号である。ＣＬＲが入力され
るとアドレス／Ａ、Ａが出力Ｑ、／Ｑにセットされる。
例えば、／Ａ＝Ｌ、Ａ＝ＨのときにＣＬＲが入力される
と、ＮＡＮＤゲート７１の出力がＨレベルとなり、出力
Ｑ側のＮチャネルＭＯＳトランジスタ７９がオンして出
力ＱはＬレベルになる。このときＰチャネルＭＯＳトラ
ンジスタ８１はオフするので、ＮＡＮＤゲート７５は動
作しない。

【０００７】他方、ＮＡＮＤゲート７８の出力はＬレベ
ルとなり、出力／Ｑ側のＮチャネルＭＯＳトランジスタ
８０はオフするが、ＰチャネルＭＯＳトランジスタ８２
がオンする。従って、ＮＡＮＤゲート７６が動作可能と
なる。ここで、このＮＡＮＤゲート７６には出力Ｑ
（Ｌ）が入力されているので、このＮＡＮＤゲート７６
の出力すなわち／ＱはＨレベルとなる。その後は、クロ
ックパルスＣＫが入力される毎に前の状態を順次反転し
ていく。

【０００８】ところで、近年では、バースト機能を持っ
た同期型メモリの要求が高まっている。従来のメモリに
おいては、最初のサイクルでアドレスを取り込み、次の
サイクルでそのアドレスに対するデータを読み出したり
書き込んだりするものであったのに対して、バースト機
能とはバーストアドレスというものがあり、バーストモ
ードに入ると、バースト開始時に取り込んだアドレスに
対してインクリメントしたバーストアドレスを自動的に
発生し、そのアドレスに対するデータを２レングス（le
ngth）または４レングス連続して読み出したり書き込ん
だりするものである。その期間、外部からは新しいアド
レスは取り込まない。

【０００９】図１２は、上記図１１に示すカウンタ回路
を２個用いて構成された従来のアドレスカウンタ回路を
示している。このアドレスカウンタ回路はバーストアド
レスとして２ビットのアドレスＱ０、／Ｑ０、Ｑ１、／
Ｑ１を発生する。すなわち、初段のカウンタ回路Ｃ１内
のＮＡＮＤゲート７７には１ビット目の入力アドレス／
Ａ０とクリア信号ＣＬＲとが入力され、ＮＡＮＤゲート
７８には１ビット目の入力アドレスＡ０とクリア信号Ｃ
ＬＲとが入力される。そして、この初段のカウンタ回路
Ｃ１内のＮＡＮＤゲート７５と及び７６からはバースト
アドレスの１ビット目Ｑ０、／Ｑ０が出力される。次段
のカウンタ回路Ｃ２内のＮＡＮＤゲート７７には２ビッ
ト目の入力アドレス／Ａ１と初段のカウンタ回路Ｃ１内
のＮＡＮＤゲート７３の出力の反転信号とが入力され、
ＮＡＮＤゲート７８には２ビット目のアドレスＡ１と初
段のカウンタ回路Ｃ１内のＮＡＮＤゲート７３の出力の
反転信号とが入力される。そして、この次段のカウンタ
回路Ｃ２内のＮＡＮＤゲート７５と及び７６からはバー
ストアドレスの２ビット目であるＱ１、／Ｑ１が出力さ
れる。

【００１０】

【発明が解決しようとする課題】ところで、サイクルタ
イムが１５ｎＳ〜２０ｎＳ程度で動くことが要求されて
いるメモリにおいて、アドレスカウンタ回路に割り当て
られる時間がサイクルタイムの約１５％位であると考え
ると、アドレスカウンタ回路は２．２５ｎＳ〜３ｎＳで
動けば良い。この場合には、図１２に示すようなアドレ
スカウンタ回路でも十分に動作する。

【００１１】しかしながら、近年、サイクルタイムが５
ｎＳ程度の速いキャッシュが必要とされてきた。この場
合、アドレスカウンタ回路に割り当てられる時間は０．
７５ｎＳに収めなければならない。このとき、図１２に
示す従来のアドレスカウンタ回路において、動作の開始
を無理に速くしようとして、クロックパルスを入力する
タイミングを正しいスタートアドレスをもらうタイミン
グよりも速くすると、誤ったスタートアドレスからカウ
ントを開始するので誤動作をすることになる。そこで、
スタートアドレスがアドレスカウンタ回路に入るまでの
十分な時間を経た後にアドレスカウンタ回路をスタート
させなくてはならない。しかし、それではアドレスカウ
ンタ回路に要する時間が大きくなり過ぎて５ｎＳという
サイクルタイムには収まらなくなるという問題が生じ
る。

【００１２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、動作速度の高速化を図
ることができ、もってサイクルタイムが短い半導体メモ
リ装置で使用することができるバーストアドレス発生の
ためのアドレスカウンタ回路及び半導体メモリ装置を提
供することである。

【００１３】

【課題を解決するための手段】請求項１のアドレスカウ
ンタ回路は、入力されるアドレスを第１のタイミングで
出力する第１の出力制御回路と、上記第１の出力制御回
路からアドレスが出力されている期間に、上記入力アド
レスで表わされる値に所定値を加算もしくは減算する演
算回路と、上記演算回路から出力されるアドレスが入力
され、このアドレスで表わされる値からクロック信号に
同期して順次アップカウントもしくはダウンカウントす
るカウンタ回路と、出力が上記第１の出力制御回路の出
力に接続され、上記カウンタ回路から出力されるアドレ
スを上記第１のタイミングの後に順次出力する第２の出
力制御回路とを具備したことを特徴とする。

【００１４】請求項２のアドレスカウンタ回路は、入力
されるアドレスを第１のタイミングで出力する第１の出
力制御回路と、上記第１の出力制御回路からアドレスが
出力されている期間に、上記入力アドレスで表わされる
値に所定値を加算する加算回路と、上記加算回路から出
力されるアドレスが入力され、このアドレスで表わされ
る値からクロック信号に同期して順次アップカウントす
るカウンタ回路と、出力が上記第１の出力制御回路の出
力に接続され、上記カウンタ回路から出力されるアドレ
スを上記第１のタイミングの後に順次出力する第２の出
力制御回路とを具備したことを特徴とする。

【００１５】請求項３のアドレスカウンタ回路は、請求
項１または２において、前記第１、第２の出力制御回路
はそれぞれ、前記アドレスを出力しない時は出力を高イ
ンピーダンス状態に設定する機能を有していることを特
徴とする。

【００１６】請求項４のアドレスカウンタ回路は、請求
項１において、前記演算回路がアダー回路で構成されて
いることを特徴とする。請求項５のアドレスカウンタ回
路は、入力されるアドレスを第１のタイミングで出力す
る第１の出力制御回路と、上記第１の出力制御回路から
アドレスが出力されている期間に、上記入力アドレスで
表わされる値にそれぞれ異なる所定値を加算もしくは減
算する複数の演算回路と、上記複数の演算回路から出力
されるアドレスがそれぞれ入力され、これらのアドレス
を保持すると共にクロック信号に同期して順次転送する
リング状に接続された複数のデータ保持回路と、出力が
上記第１の出力制御回路の出力に接続され、上記複数の
データ保持回路のうち１つのデータ保持回路から順次出
力されるアドレスを上記第１のタイミングの後に出力す
る第２の出力制御回路とを具備したことを特徴とする。

【００１７】請求項６のアドレスカウンタ回路は、入力
されるアドレスを第１のタイミングで出力する第１の出
力制御回路と、上記第１の出力制御回路からアドレスが
出力されている期間に、上記入力アドレスで表わされる
値にそれぞれ異なる所定値を加算する複数の加算回路
と、上記複数の加算回路から出力されるアドレスがそれ
ぞれ入力され、これらのアドレスを保持すると共にクロ
ック信号に同期して順次転送するリング状に接続された
複数のデータ保持回路と、出力が上記第１の出力制御回
路の出力に接続され、上記複数のデータ保持回路のうち
１つのデータ保持回路から順次出力されるアドレスを上
記第１のタイミングの後に出力する第２の出力制御回路
とを具備したことを特徴とする。

【００１８】請求項７のアドレスカウンタ回路は、請求
項５または６において、前記第１、第２の出力制御回路
はそれぞれ、前記アドレスを出力しない時は出力を高イ
ンピーダンス状態に設定する機能を有していることを特
徴とする。

【００１９】請求項８の半導体メモリ装置は、複数のワ
ード線及びビット線を有し、メモリセルがこれらワード
線とビット線との各交点に配置されたメモリセルアレイ
と、第１のアドレスに基づいて上記メモリセルアレイの
ワード線を選択するワード線選択回路と、第２のアドレ
スが供給され、この第２のアドレスを第１のタイミング
で出力する第１の出力制御回路と、上記第１の出力制御
回路から上記第２のアドレスが出力されている期間にこ
の第２のアドレスで表わされる値に所定値を加算もしく
は減算する演算回路と、上記演算回路から出力されるア
ドレスが入力され、このアドレスで表わされる値からク
ロック信号に同期して順次アップカウントもしくはダウ
ンカウントするカウンタ回路と、出力が上記第１の出力
制御回路の出力に接続され、上記カウンタ回路から出力
されるアドレスを上記第１のタイミングの後に順次出力
する第２の出力制御回路とを有するアドレスカウンタ回
路と、上記アドレスカウンタ回路から出力されるアドレ
スに基づいて上記メモリセルアレイのビット線を選択す
るビット線選択回路とを具備したことを特徴とする。

【００２０】請求項９の半導体メモリ装置は、複数のワ
ード線及びビット線を有し、メモリセルがこれらワード
線とビット線との各交点に配置されたメモリセルアレイ
と、第１のアドレスに基づいて上記メモリセルアレイの
ワード線を選択するワード線選択回路と、第２のアドレ
スが供給され、この第２のアドレスを第１のタイミング
で出力する第１の出力制御回路と、上記第１の出力制御
回路から上記第２のアドレスが出力されている期間にこ
の第２のアドレスで表わされる値に所定値を加算する加
算回路と、上記加算回路から出力されるアドレスが入力
され、このアドレスで表わされる値からクロック信号に
同期して順次アップカウントするカウンタ回路と、出力
が上記第１の出力制御回路の出力に接続され、上記カウ
ンタ回路から出力されるアドレスを上記第１のタイミン
グの後に順次出力する第２の出力制御回路とを有するア
ドレスカウンタ回路と、上記アドレスカウンタ回路から
出力されるアドレスに基づいて上記メモリセルアレイの
ビット線を選択するビット線選択回路とを具備したこと
を特徴とする。

【００２１】請求項１０の半導体メモリ装置は、複数の
ワード線及びビット線を有し、メモリセルがこれらワー
ド線とビット線との各交点に配置されたメモリセルアレ
イと、第１のアドレスに基づいて上記メモリセルアレイ
のワード線を選択するワード線選択回路と、第２のアド
レスを第１のタイミングで出力する第１の出力制御回路
と、上記第１の出力制御回路から上記第２のアドレスが
出力されている期間に上記第２のアドレスで表わされる
値にそれぞれ異なる所定値を加算もしくは減算する複数
の演算回路と、上記複数の演算回路から出力されるアド
レスがそれぞれ入力され、これらのアドレスを保持する
と共にクロック信号に同期して順次転送するリング状に
接続された複数のデータ保持回路と、出力が上記第１の
出力制御回路の出力に接続され、上記複数のデータ保持
回路のうち１つのデータ保持回路から順次出力されるア
ドレスを上記第１のタイミングの後に出力する第２の出
力制御回路とを有するアドレスカウンタ回路と、上記ア
ドレスカウンタ回路から出力されるアドレスに基づいて
上記メモリセルアレイのビット線を選択するビット線選
択回路とを具備したことを特徴とする。

【００２２】請求項１１の半導体メモリ装置は、複数の
ワード線及びビット線を有し、メモリセルがこれらワー
ド線とビット線との各交点に配置されたメモリセルアレ
イと、第１のアドレスに基づいて上記メモリセルアレイ
のワード線を選択するワード線選択回路と、第２のアド
レスを第１のタイミングで出力する第１の出力制御回路
と、上記第１の出力制御回路から上記第２のアドレスが
出力されている期間に上記第２のアドレスで表わされる
値にそれぞれ異なる所定値を加算する複数の加算回路
と、上記複数の加算回路から出力されるアドレスがそれ
ぞれ入力され、これらのアドレスを保持すると共にクロ
ック信号に同期して順次転送するリング状に接続された
複数のデータ保持回路と、出力が上記第１の出力制御回
路の出力に接続され、上記複数のデータ保持回路のうち
１つのデータ保持回路から順次出力されるアドレスを上
記第１のタイミングの後に出力する第２の出力制御回路
とを有するアドレスカウンタ回路と、上記アドレスカウ
ンタ回路から出力されるアドレスに基づいて上記メモリ
セルアレイのビット線を選択するビット線選択回路とを
具備したことを特徴とする。

【００２３】請求項１２の半導体メモリシステムは、複
数のワード線及びビット線を有し、メモリセルがこれら
ワード線とビット線との各交点に配置されたメモリセル
アレイと、第１のアドレスに基づいて上記メモリセルア
レイのワード線を選択するワード線選択回路と、第２の
アドレスが供給され、この第２のアドレスを第１のタイ
ミングで出力する第１の出力制御回路と、上記第１の出
力制御回路から上記第２のアドレスが出力されている期
間にこの第２のアドレスで表わされる値に所定値を加算
もしくは減算する演算回路と、上記演算回路から出力さ
れるアドレスが入力され、このアドレスで表わされる値
からクロック信号に同期して順次アップカウントもしく
はダウンカウントするカウンタ回路と、出力が上記第１
の出力制御回路の出力に接続され、上記カウンタ回路か
ら出力されるアドレスを上記第１のタイミングの後に順
次出力する第２の出力制御回路とを有するアドレスカウ
ンタ回路と、上記アドレスカウンタ回路から出力される
アドレスに基づいて上記メモリセルアレイのビット線を
選択するビット線選択回路を備えた半導体メモリ装置
と、上記半導体メモリ装置のワード線選択回路及びビッ
ト線選択回路によって選択されたメモリセルに対する書
き込みデータ及びメモリセルからの読み出しデータを転
送するデータバスと、上記クロック信号を転送するクロ
ック信号バスと、上記データバス及びクロック信号バス
に接続され、上記半導体メモリ装置との間で書き込みデ
ータ及び読み出しデータの授受を行うと共に上記クロッ
ク信号バスに対してクロック信号を出力する演算処理装
置とを具備したことを特徴とする。

【００２４】請求項１３の半導体メモリシステムは、複
数のワード線及びビット線を有し、メモリセルがこれら
ワード線とビット線との各交点に配置されたメモリセル
アレイと、第１のアドレスに基づいて上記メモリセルア
レイのワード線を選択するワード線選択回路と、第２の
アドレスが供給され、この第２のアドレスを第１のタイ
ミングで出力する第１の出力制御回路と、上記第１の出
力制御回路から上記第２のアドレスが出力されている期
間にこの第２のアドレスで表わされる値に所定値を加算
する加算回路と、上記加算回路から出力されるアドレス
が入力され、このアドレスで表わされる値からクロック
信号に同期して順次アップカウントするカウンタ回路
と、出力が上記第１の出力制御回路の出力に接続され、
上記カウンタ回路から出力されるアドレスを上記第１の
タイミングの後に順次出力する第２の出力制御回路とを
有するアドレスカウンタ回路と、上記アドレスカウンタ
回路から出力されるアドレスに基づいて上記メモリセル
アレイのビット線を選択するビット線選択回路とを備え
た半導体メモリ装置と、上記半導体メモリ装置のワード
線選択回路及びビット線選択回路によって選択されたメ
モリセルに対する書き込みデータ及びメモリセルからの
読み出しデータを転送するデータバスと、上記クロック
信号を転送するクロック信号バスと、上記データバス及
びクロック信号バスに接続され、上記半導体メモリ装置
との間で書き込みデータ及び読み出しデータの授受を行
うと共に上記クロック信号バスに対してクロック信号を
出力する演算処理装置とを具備したことを特徴とする。

【００２５】請求項１４の半導体メモリシステムは、複
数のワード線及びビット線を有し、メモリセルがこれら
ワード線とビット線との各交点に配置されたメモリセル
アレイと、第１のアドレスに基づいて上記メモリセルア
レイのワード線を選択するワード線選択回路と、第２の
アドレスを第１のタイミングで出力する第１の出力制御
回路と、上記第１の出力制御回路から上記第２のアドレ
スが出力されている期間に上記第２のアドレスで表わさ
れる値にそれぞれ異なる所定値を加算もしくは減算する
複数の演算回路と、上記複数の演算回路から出力される
アドレスがそれぞれ入力され、これらのアドレスを保持
すると共にクロック信号に同期して順次転送するリング
状に接続された複数のデータ保持回路と、出力が上記第
１の出力制御回路の出力に接続され、上記複数のデータ
保持回路のうち１つのデータ保持回路から順次出力され
るアドレスを上記第１のタイミングの後に出力する第２
の出力制御回路とを有するアドレスカウンタ回路と、上
記アドレスカウンタ回路から出力されるアドレスに基づ
いて上記メモリセルアレイのビット線を選択するビット
線選択回路とを備えた半導体メモリ装置と、上記半導体
メモリ装置のワード線選択回路及びビット線選択回路に
よって選択されたメモリセルに対する書き込みデータ及
びメモリセルからの読み出しデータを転送するデータバ
スと、上記クロック信号を転送するクロック信号バス
と、上記データバス及びクロック信号バスに接続され、
上記半導体メモリ装置との間で書き込みデータ及び読み
出しデータの授受を行うと共に上記クロック信号バスに
対してクロック信号を出力する演算処理装置とを具備し
たことを特徴とする。

【００２６】請求項１５の半導体メモリシステムは、複
数のワード線及びビット線を有し、メモリセルがこれら
ワード線とビット線との各交点に配置されたメモリセル
アレイと、第１のアドレスに基づいて上記メモリセルア
レイのワード線を選択するワード線選択回路と、第２の
アドレスを第１のタイミングで出力する第１の出力制御
回路と、上記第１の出力制御回路から上記第２のアドレ
スが出力されている期間に上記第２のアドレスで表わさ
れる値にそれぞれ異なる所定値を加算する複数の加算回
路と、上記複数の加算回路から出力されるアドレスがそ
れぞれ入力され、これらのアドレスを保持すると共にク
ロック信号に同期して順次転送するリング状に接続され
た複数のデータ保持回路と、出力が上記第１の出力制御
回路の出力に接続され、上記複数のデータ保持回路のう
ち１つのデータ保持回路から順次出力されるアドレスを
上記第１のタイミングの後に出力する第２の出力制御回
路とを有するアドレスカウンタ回路と、上記アドレスカ
ウンタ回路から出力されるアドレスに基づいて上記メモ
リセルアレイのビット線を選択するビット線選択回路と
を備えた半導体メモリ装置と、上記半導体メモリ装置の
ワード線選択回路及びビット線選択回路によって選択さ
れたメモリセルに対する書き込みデータ及びメモリセル
からの読み出しデータを転送するデータバスと、上記ク
ロック信号を転送するクロック信号バスと、上記データ
バス及びクロック信号バスに接続され、上記半導体メモ
リ装置との間で書き込みデータ及び読み出しデータの授
受を行うと共に上記クロック信号バスに対してクロック
信号を出力する演算処理装置とを具備したことを特徴と
する。

【００２７】

【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。図１はこの発明に係るアド
レスカウンタ回路を備えた半導体メモリ装置の構成を示
すブロック図である。図１において、１１は複数のワー
ド線ＷＬ及びビット線ＢＬを有し複数のメモリセル（図
示せず）がこれらワード線とビット線との交点にそれぞ
れ配置されたメモリセルアレイ、１２はロウアドレスを
受け上記メモリセルアレイ１１内のワード線ＷＬを選択
するロウデコーダ、１３は上記メモリセルアレイ１１内
のビット線ＢＬを選択するための列選択信号を出力する
カラムデコーダ、１４はカラムアドレスを受けＰＢＭを
実行する際のＰＢＭ用アドレスを発生するアドレスカウ
ンタ回路であり、このアドレスカウンタ回路で発生され
るアドレスは上記カラムデコーダ１３に供給される。

【００２８】また、１５は上記カラムデコーダ１３から
出力される列選択信号に基づいて上記メモリセルアレイ
１１内のビット線ＢＬを図示しないデータ線に接続する
Ｉ／Ｏゲートと、選択されたビット線ＢＬに接続されて
いるメモリセルの記憶データをセンスするセンスアンプ
とを有するセンスアンプ・Ｉ／Ｏゲート回路、１６はデ
ータの書き込み時に外部から入力される書き込みデータ
を上記センスアンプ・Ｉ／Ｏゲート回路１５に供給する
データインバッファ、１７はデータの読み出し時にセン
スアンプ・Ｉ／Ｏゲート回路１５でセンスされる読み出
しデータを外部に出力するデータアウトバッファであ
る。

【００２９】さらに１８はクロック信号を受けるクロッ
クバッファであり、１９はこのクロックバッファ１８の
出力を受けて、上記各回路を制御するための内部クロッ
ク信号を発生する同期回路である。

【００３０】このような構成の半導体メモリ装置におい
て、通常モードのデータ書き込み時及び読み出し時に
は、アドレス入力（ロウアドレス及びカラムアドレス）
に応じたロウデコーダ１２及びカラムデコーダ１３の出
力に基づいてメモリセルアレイ１１内のワード線及びビ
ット線が選択され、この選択されたワード線とビット線
との交点に存在するメモリセルが選択される。そして、
データ書き込みの場合にはデータインバッファ１６から
の書き込みデータが選択メモリセルに書き込まれ、デー
タ読み出しの場合にはセンスアンプ・Ｉ／Ｏゲート回路
１５内のセンスアンプでセンスされた読み出しデータが
データアウトバッファ１７を介して外部に出力される。

【００３１】ＰＢＭ時には、アドレスカウンタ回路１４
に最初のカラムアドレスが取り込まれた後に、アドレス
カウンタ回路１４ではクロック信号に同期して内部アド
レスが順次発生され、この内部アドレスがカラムデコー
ダ１３に供給される。この内部アドレスに応じて、メモ
リセルアレイ１１内のビット線が連続的に選択される。
このとき、ロウデコーダ１２にはロウアドレスが入力さ
れており、この入力アドレスに応じてメモリセルアレイ
１１内のワード線が選択される。この結果、前記したよ
うなＰＢＭによる高速データ読み出し／書き込み動作が
実現される。

【００３２】図２は上記半導体メモリ装置で使用される
アドレスカウンタ回路１４の一部の構成を示すブロック
図である。このアドレスカウンタ回路１４はアドレスが
２ビット構成、すなわちバースト長が４の場合である。

【００３３】アドレス入力（２ビット長のカラムアドレ
ス）は第１の出力制御回路２１及び２ビット構成のアダ
ー回路２２に供給される。上記第１の出力制御回路２１
には出力制御信号／ＨｉＺが供給されており、この信号
／ＨｉＺがＨレベルの時にクロック信号ＣＫに同期して
アドレス入力を出力し、信号／ＨｉＺがＬレベルの時は
出力が高インピーダンス状態となる。また、上記アダー
回路２２は、上記アドレス入力で表わされる値に正の整
数の１を加算して出力する。

【００３４】上記アダー回路２２から出力されるアドレ
スは２ビット構成のカウンタ回路２３に供給される。こ
のカウンタ回路２３にはクリア信号ＣＬＲ及びクロック
信号ＣＫが供給される。そして、カウンタ回路２３はク
リア信号ＣＬＲに応じてカウント状態をクリアすると共
に、アドレスを取り込んだ後にクロック信号ＣＫに同期
して順次アップカウントする。上記カウンタ回路２３か
ら出力されるアドレスは、クロック信号ＣＫに同期して
いったんレジスタ回路２４で記憶された後、第２の出力
制御回路２５に供給される。この第２の出力制御回路２
５には上記出力制御信号／ＨｉＺとは位相が反対の出力
制御信号ＨｉＺが供給されており、この信号ＨｉＺがＨ
レベルの時にクロック信号ＣＫに同期して上記レジスタ
回路２４からのアドレスを出力し、信号ＨｉＺがＬレベ
ルの時は出力が高インピーダンス状態となる。

【００３５】次に上記のような構成でなるアドレスカウ
ンタ回路の動作を図３のタイミングチャートを用いて説
明する。まず、アドレスが入力された後の最初のクロッ
ク信号ＣＫのタイミングで信号／ＨｉＺがＨレベルとな
る。また、このときのクロック信号ＣＫに同期してクリ
ア信号ＣＬＲがＬレベルとなる。信号／ＨｉＺがＨレベ
ルの期間にクロック信号ＣＫに同期して、第１の出力制
御回路２１から入力アドレスが出力される（図３中のア
ドレス出力”０“）。このとき、第２の出力制御回路２
５の出力は、信号ＨｉＺがＬレベルなので、高インピー
ダンス状態となっている。また、クリア信号ＣＬＲがＬ
レベルの期間、カウンタ回路２３はクリアされる。

【００３６】一方、アドレスが入力されることにより、
アダー回路２２ではアドレス入力で表わされる値に正の
整数の１が加算される。そして、このアダー回路２２で
加算された後のアドレスが、クリア信号ＣＬＲがＬレベ
ルからＨレベルに変化した後にカウンタ回路２３にセッ
トされる。

【００３７】次のクロック信号ＣＫのタイミングで信号
／ＨｉＺがＬレベルとなる。すると、いままで動作して
いた第１の出力制御回路２１の出力は高インピーダンス
状態に変わる。しかし、アドレス出力はまだ”０“のま
まである。また、このときのクロック信号ＣＫが入力す
ることにより、カウンタ回路２３では、最初にセットさ
れたアドレスに対して１だけアップカウントされる。こ
のアドレスはクロック信号ＣＫの立ち下がりに同期して
レジスタ回路２４で記憶される。このとき、信号／Ｈｉ
ＺはＬレベル（ＨｉＺがＨレベル）になっているので、
第２の出力制御回路２５から＋１されたアドレスが出力
される（図３中のアドレス出力”１“）。このとき、第
１の出力制御回路２１の出力は、信号／ＨｉＺがＬレベ
ルなので、高インピーダンス状態となっている。

【００３８】以下、同様にして、クロック信号ＣＫが順
次入力することにより、カウンタ回路２３では以前のア
ドレスに対して順次アップカウントされ、クロック信号
ＣＫの立ち下がりに同期してレジスタ回路２４で記憶さ
れる。従って、第２の出力制御回路２５からは順次＋１
されたアドレスが出力される（図３中のアドレス出力”
２“、”３“）。

【００３９】このように、図２に示すアドレスカウンタ
回路では、最初に入力されるアドレスは第１の出力制御
回路２１を経由して出力し、この最初のアドレスが出力
されている期間にアダー回路２２で最初に入力されるア
ドレスに対して＋１されたアドレスを発生してカウンタ
回路２３にセットしておき、その後はカウンタ回路２３
をカウントアップ動作させて第２の出力制御回路２５を
経由してカウントアップされたアドレスを順次出力する
ようにしている。このため、最初に入力されるアドレス
（スタートアドレス）は、従来のようにカウンタ回路に
セットすることなく直ちに出力させることができるの
で、スタートアドレスがカウンタ回路にセットされるま
での時間を待つ必要がなくなり、高速にバーストアドレ
スを発生させることができる。

【００４０】従って、図２のようなアドレスカウンタ回
路を用いた図１の半導体メモリ装置では、サイクルタイ
ムが例えば５ｎＳ程度と短く、アドレスカウンタ回路に
割り当てられる時間が０．７５ｎＳと短い場合であって
も、アドレスカウンタ回路は十分に動作し、誤動作する
ことがなくなる。

【００４１】図４は、上記図２のアドレスカウンタ回路
中のアダー回路２２の詳細な回路構成を示している。こ
のアダー回路はキャリー無しの２ビット構成のアダー回
路として良く知られたものであり、カラムアドレス入力
Ｙ１、Ｙ０と正の整数１（２進表示で０１）との加算を
行う。

【００４２】正の整数１（２進数で「０１」）の下位ビ
ット信号である１と下位のカラムアドレス入力Ｙ０とは
ＮＡＮＤゲート３１及びイクスクルーシブＯＲ（Exclus
ive-ＯＲ：排他的論理和）ゲート（以下、ＥＸＯＲゲー
トと称する）３２にそれぞれ入力される。また、上記Ｎ
ＡＮＤゲート３１の出力はインバータ３３を介してＥＸ
ＯＲゲート３４の一方入力端に供給される。このＥＸＯ
Ｒゲート３４の他方入力端には上位のカラムアドレス入
力Ｙ１が供給される。また、正の整数１の上位ビット信
号である０と上記ＥＸＯＲゲート３４の出力はＥＸＯＲ
ゲート３５に供給される。そして、上記ＥＸＯＲゲート
３５、３２の出力が、カラムアドレス入力Ｙ１、Ｙ０に
正の整数１を加算した後のアドレスＤ１、Ｄ０となる。

【００４３】ここで、例えばカラムアドレス入力Ｙ１、
Ｙ０が０、０の場合、ＥＸＯＲゲート３２の出力である
Ｄ０は１となる。また、ＮＡＮＤゲート３１の出力は
１、インバータ３３の出力は０、ＥＸＯＲゲート３２の
出力は０となり、このＥＸＯＲゲート３２の出力と正の
整数１の上位ビット信号である０とが供給されるＥＸＯ
Ｒゲート３５の出力は０となる。すなわち、カラムアド
レス入力Ｙ１、Ｙ０が０、０のとき、アドレス出力Ｄ
１、Ｄ０は０、１となり、Ｙ１、Ｙ０に正の整数１を加
算したものとなる。

【００４４】図５は、上記図２のアドレスカウンタ回路
中の第１の出力制御回路２１におけるアドレス１ビット
分の詳細な回路構成を示している。この出力制御回路
は、図５（ａ）に示すように電源電圧Ｖccと接地電位Ｇ
ＮＤとの間にソース・ドレイン間が直列に挿入されたそ
れぞれ２個のＰチャネルＭＯＳトランジスタ４１、４２
及びＮチャネルＭＯＳトランジスタ４３、４４とを有し
ており、一方のＰチャネルＭＯＳトランジスタ４１のゲ
ート及び一方のＮチャネルＭＯＳトランジスタ４４のゲ
ートには１ビット分のアドレス（ＩＮ）が供給される。
また、他方のＰチャネルＭＯＳトランジスタ４２のゲー
トにはクロック信号／ＣＫＡが、他方のＮチャネルＭＯ
Ｓトランジスタ４３のゲートには上記クロック信号／Ｃ
ＫＡとは位相が反対のクロック信号ＣＫＡがそれぞれ供
給される。

【００４５】図５（ｂ）は、前記出力制御信号／ＨｉＺ
と前記クロック信号／ＣＫとから、図５（ａ）の回路で
使用される相補クロック信号ＣＫＡ、／ＣＫＡを発生す
るクロック回路の一例を示している。クロック信号／Ｃ
ＫＡは、前記信号／ＨｉＺとクロック信号／ＣＫとが供
給されるＮＡＮＤゲート４５の出力として得られる。ま
た、クロック信号ＣＫＡは、このＮＡＮＤゲート４５の
出力を反転するインバータ４６の出力として得られる。

【００４６】このような構成の出力制御回路では、出力
制御信号／ＨｉＺがＨレベルでかつクロック信号／ＣＫ
がＨレベル（クロック信号ＣＫがＬレベル）のときにク
ロック信号／ＣＫＡがＬレベル、クロック信号ＣＫＡが
Ｈレベルとなる。このとき、両クロック信号／ＣＫＡ、
ＣＫＡがゲートに入力する図５（ａ）中のＰチャネルＭ
ＯＳトランジスタ４２及びＮチャネルＭＯＳトランジス
タ４３が共にオンして動作可能な状態となり、入力ＩＮ
が反転されて出力ＯＵＴが得られる。

【００４７】他方、出力制御信号／ＨｉＺがＬレベルの
ときは、クロック信号／ＣＫのレベルとは無関係に、Ｎ
ＡＮＤゲート４５の出力であるクロック信号／ＣＫＡは
Ｈレベル、インバータ４６の出力であるクロック信号Ｃ
ＫＡはＬレベルとなり、図５（ａ）中のＰチャネルＭＯ
Ｓトランジスタ４２及びＮチャネルＭＯＳトランジスタ
４３は共にオフし、出力ＯＵＴは高インピーダンス状態
になる。

【００４８】なお、この場合、第１の出力制御回路２１
の入出力信号の論理レベルは互いに反対の関係となる
が、両論理レベルを一致させる必要がある場合には信号
ＯＵＴをインバータ等を用いてさらに反転すればよい。

【００４９】また、アドレスカウンタ回路中の第２の出
力制御回路２５も、信号／ＨｉＺの代わりに信号ＨｉＺ
が供給される点を除いて第１の出力制御回路２１と同様
に構成されている。

【００５０】図６は、上記図２のアドレスカウンタ回路
中のレジスタ回路２４の１ビット分の詳細な回路構成を
示している。すなわち、このレジスタ回路は、それぞれ
２個のクロックドインバータ５１、５２と１個のインバ
ータ５３で構成されており、縦続接続されたマスターラ
ッチ回路５４及びスレーブラッチ回路５５で構成されて
いる。

【００５１】マスターラッチ回路５４内の一方のクロッ
クドインバータ５１には前記カウンタ回路２３（図１に
図示）から出力される２ビットのアドレスの一方が入力
ＩＮとして供給される。このクロックドインバータ５１
は、クロック信号ＣＫがＬレベル、／ＣＫがＨレベルの
ときに動作し、入力ＩＮを反転する。上記クロックドイ
ンバータ５１の出力はインバータ５３に入力される。こ
のインバータ５３の入出力端間には他方のクロックドイ
ンバータ５２が逆並列的に接続されている。このクロッ
クドインバータ５２は、クロック信号／ＣＫがＬレベ
ル、ＣＫがＨレベルのときに動作する。

【００５２】スレーブラッチ回路５５内の一方のクロッ
クドインバータ５１は、クロック信号／ＣＫがＬレベ
ル、ＣＫがＨレベルのときに動作し、マスターラッチ回
路５４の出力を反転する。上記クロックドインバータ５
１の出力はインバータ５３に入力される。このインバー
タ５３の入出力端間には他方のクロックドインバータ５
２が逆並列的に接続されている。このクロックドインバ
ータ５２は、クロック信号ＣＫがＬレベル、／ＣＫがＨ
レベルのときに動作する。

【００５３】なお、上記実施の形態において、図２中の
アダー回路２２はスタートアドレスに対して１を加算
し、さらにカウンタ回路２３はアダー回路２２からの出
力アドレスを取り込んだ後にクロック信号ＣＫに同期し
て順次アップカウントする場合を説明したが、これはア
ダー回路２２の代わりにスタートアドレスから１を減算
する減算器を設け、さらにカウンタ回路２３はこの減算
器からの出力アドレスを取り込んだ後にクロック信号Ｃ
Ｋに同期して順次ダウンカウントする構成のものを用い
ることもできる。この場合には、バーストアドレスとし
て、スタートアドレスから順次１ずつ減少していくもの
となる。

【００５４】図７は、図１の半導体メモリ装置で使用さ
れる、バースト長が４のアドレスカウンタ回路１４の全
体の構成を示すブロック図である。この例ではアドレス
入力／Ｙ０と／Ｙ１、Ｙ０と／Ｙ１、／Ｙ０とＹ１及び
Ｙ０とＹ１の各組合せからなる２ビットの入力に対して
カウンタ回路１４ａ〜１４ｄそれぞれが設けられてい
る。これら各カウンタ回路１４ａ〜１４ｄは全て同様に
構成されており、カウンタ回路１４ａで例示するよう
に、アドレス入力は第１の出力制御回路６１及び第１な
いし第３のアダー回路６２〜６４に並列に供給される。
上記第１の出力制御回路６１には出力制御信号／ＨｉＺ
が供給されており、この信号／ＨｉＺがＨレベルの時に
クロック信号ＣＫに同期してアドレス入力を出力し、信
号／ＨｉＺがＬレベルの時は出力が高インピーダンス状
態となる。また、上記第１ないし第３のアダー回路６２
〜６４は、上記アドレス入力で表わされる値に正の整数
の１、２、３をそれぞれ加算して出力する。これら第１
ないし第３のアダー回路６２〜６４の出力及びアドレス
入力は４個のレジスタ回路６５〜６８に並列に供給され
る。これら４個のレジスタ回路６５〜６８は、後段の出
力を前段に供給する如く縦続接続されており、かつ最前
段のレジスタ回路６５の出力が最後段のレジスタ回路６
８に帰還されて、全体としてリング状に接続されてい
る。また、これらレジスタ回路６５〜６８は、クロック
信号ＣＫに同期して、予め記憶したアドレスを順次前段
に向かってシフトする。

【００５５】最前段のレジスタ回路６５の出力は第２の
出力制御回路６９にも供給されている。この第２の出力
制御回路６９には出力制御信号ＨｉＺが供給されてお
り、この信号ＨｉＺがＨレベルの時にクロック信号ＣＫ
に同期して上記レジスタ回路６５からのアドレスを出力
し、信号ＨｉＺがＬレベルの時は出力が高インピーダン
ス状態となる。

【００５６】なお、上記第１、第２の出力制御回路６
１、６９はそれぞれ例えば前記図５と同様に構成されて
おり、４個のレジスタ回路６５〜６８はそれそれ例えば
前記図６と同様に構成されている。

【００５７】次に、図７のような構成でなるアドレスカ
ウンタ回路の動作を説明する。まず、アドレスが入力さ
れた後は信号／ＨｉＺがＨレベルとなり、前記と同様に
して第１の出力制御回路６１から入力アドレスが出力さ
れる。このとき、第２の出力制御回路６９の出力は、信
号ＨｉＺがＬレベルなので、高インピーダンス状態とな
っている。

【００５８】一方、アドレスが入力されることにより、
第１ないし第３のアダー回路６２〜６４ではアドレス入
力で表わされる値に正の整数の１、２、３がそれぞれ加
算される。そして、これらアダー回路６２〜６４で加算
された後のアドレス及びアドレス入力（スタートアドレ
ス）がレジスタ回路６５〜６８に記憶される。

【００５９】次のタイミングで信号／ＨｉＺがＬレベル
となり、信号ＨｉＺがＨレベルとなる。すると、いまま
で動作していた第１の出力制御回路６１の出力は高イン
ピーダンス状態に変わり、これに代わって第２の出力制
御回路６９が動作可能になる。この後、レジスタ回路６
５〜６８にクロック信号ＣＫが入力される毎に、レジス
タ回路６５〜６８に記憶されているアドレスが順次前段
にシフトされかつ第２の出力制御回路６９に供給され
る。これにより、第２の出力制御回路６９からはスター
トアドレスに対して＋１、＋２、＋３されたアドレスが
順次出力される。

【００６０】なお、この図７に示したアドレスカウンタ
回路では、クロック信号ＣＫをそのまま供給し続ける
と、予めレジスタ回路６５〜６８に記憶されている４つ
の連続したアドレスが複数回繰り返して出力されるの
で、ロウアドレスのみを変えることによりバーストスタ
ート時に取り込まれたスタートアドレスに対し、内部で
バーストアドレスを発生することが可能になる。

【００６１】この図７に示すアドレスカウンタ回路の場
合にも、最初に入力されるアドレスは第１の出力制御回
路６１を経由して出力し、この最初のアドレスが出力さ
れている期間にアダー回路６２〜６４で最初に入力され
るアドレスに対して＋１〜＋３されたアドレスを発生し
てレジスタ回路６５〜６７に記憶しておき、その後はレ
ジスタ回路６５〜６８をシフト動作させて第２の出力制
御回路６９を経由して１ずつ増加した値を持つアドレス
を順次出力するようにしている。このため、最初に入力
されるアドレス（スタートアドレス）は、従来のように
カウンタ回路にセットすることなく直ちに出力させるこ
とができるので、スタートアドレスがカウンタ回路にセ
ットされるまでの時間を待つ必要がなくなり、高速にバ
ーストアドレスを発生させることができる。

【００６２】従って、図７のようなアドレスカウンタ回
路を、図１の半導体メモリ装置に使用すると、サイクル
タイムが例えば５ｎＳ程度と短く、アドレスカウンタ回
路に割り当てられる時間が０．７５ｎＳと短い場合で
も、アドレスカウンタ回路は十分に動作すし、誤動作す
ることがなくなる。

【００６３】なお、上記図７のアドレスカウンタ回路に
おいて、第１ないし第３のアダー回路６２〜６４はスタ
ートアドレスに対して１、２、３をそれぞれ加算する場
合を説明したが、これはアダー回路の代わりにスタート
アドレスから１、２、３をそれぞれ減算する減算器を設
けてもよい。この場合には、バーストアドレスとして、
スタートアドレスから順次１ずつ減少していくものとな
る。

【００６４】図８は、図１の半導体メモリ装置で使用さ
れる、バースト長が４のアドレスカウンタ回路１４の他
の例を示すブロック図である。この例ではアドレス入力
として／Ｙ０と／Ｙ１が与えられるカウンタ回路１４ａ
ａとしては前記図７中のカウンタ回路１４ａと同様の構
成のものを設け、その他のアドレス入力Ｙ０と／Ｙ１、
／Ｙ０とＹ１及びＹ０とＹ１が与えられるカウンタ回路
１４ｂｂ〜１４ｄｄとしてはそれぞれ前記第１、第２の
出力制御回路６１、６９のみが設けられたものを用いる
ようにしたものである。ここでカウンタ回路１４ｂｂ〜
１４ｄｄ内の第１の出力制御回路６１にはアドレス入力
がそれぞれ供給され、第２の出力制御回路６９には前記
カウンタ回路１４ａａ内のレジスタ回路６６、６７、６
８それぞれの出力を供給するようにしたものである。

【００６５】このような構成によれば、比較的構成が複
雑なアダー回路６２〜６４とレジスタ回路６６〜６８と
は１つのカウンタ回路１４ａａ内にのみ設ければよく、
他のカウンタ回路１４ｂｂ〜１４ｄｄではこれを省略す
ることができるので、構成を簡単化することができる。

【００６６】図９は、図１に示す半導体メモリ装置を用
いた半導体メモリシステムの構成を示すブロック図であ
る。図中、１０１は図２、図７または図８に示すような
アドレスカウンタ回路１４が設けられた半導体メモリ装
置、１０２はＣＰＵ（演算処理装置）、１０３は半導体
メモリ装置１０１とＣＰＵ１０２とを接続するデータバ
ス、１０４は同じく半導体メモリ装置１０１とＣＰＵ１
０２とを接続するクロック信号バスである。

【００６７】上記ＣＰＵ１０２は、上記クロック信号を
発生してクロック信号バス１０４に出力すると共に、デ
ータの書き込み時には書き込みデータを発生して上記デ
ータバス１０３に出力する。また、データの読み出し時
に半導体メモリ装置１０１から読み出されたデータは上
記データバス１０３を経由してＣＰＵ１０２に供給され
る。

【００６８】

【発明の効果】以上、説明したように、この発明によれ
ば、動作速度の高速化を図ることができ、もってサイク
ルタイムが短い半導体メモリ装置で使用することができ
るバーストアドレス発生のためのアドレスカウンタ回路
及び半導体メモリ装置を提供することができる。

【図面の簡単な説明】

【図１】この発明に係るアドレスカウンタ回路を備えた
半導体メモリ装置の構成を示すブロック図。

【図２】図１の半導体メモリ装置で使用されるアドレス
カウンタ回路の内部構成を示すブロック図。

【図３】図２のアドレスカウンタ回路の動作を示すタイ
ミングチャート。

【図４】図２のアドレスカウンタ回路中のアダー回路の
詳細な回路図。

【図５】図２のアドレスカウンタ回路中の第１の出力制
御回路におけるアドレス１ビット分の詳細な回路図。

【図６】図２のアドレスカウンタ回路中のレジスタ回路
の１ビット分の詳細な回路図。

【図７】図１の半導体メモリ装置で使用されるアドレス
カウンタ回路の他の構成を示すブロック図。

【図８】図１の半導体メモリ装置で使用されるアドレス
カウンタ回路の他の構成を示すブロック図。

【図９】図１の半導体メモリ装置を使用した半導体メモ
リシステムのブロック図。

【図１０】１ビットカウンタ回路の核となる従来のＴ型
フリップフロップの回路図。

【図１１】初期設定が可能なカウンタ回路として使用可
能な従来の１ビットカウンタ回路の回路図。

【図１２】図１１のカウンタ回路を２個用いて構成され
た従来のアドレスカウンタ回路の回路図。

【符号の説明】

１１…メモリセルアレイ、 １２…ロウデコーダ、 １３…カラムデコーダ、 １４…アドレスカウンタ回路、 １５…センスアンプ・Ｉ／Ｏゲート回路、 １６…データインバッファ、 １７…データアウトバッファ、 ２１、６１…第１の出力制御回路、 ２２、６２〜６４…アダー回路、 ２３…カウンタ回路、 ２４、６５〜６８…レジスタ回路、 ２５、６９…第２の出力制御回路、 ３１、４５…ＮＡＮＤゲート、 ３２、３４、３５…イクスクルーシブＯＲゲート、 ３３、４６、５３…インバータ、 ４１、４２…ＰチャネルＭＯＳトランジスタ、 ４３、４４…ＮチャネルＭＯＳトランジスタ、 ５１、５２…クロックドインバータ、 ５４…マスターラッチ回路、 ５５…スレーブラッチ回路、 １０１…半導体メモリ装置、 １０２…ＣＰＵ（演算処理装置）、 １０３…データバス、 １０４…クロック信号バス。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 入力されるアドレスを第１のタイミング
   で出力する第１の出力制御回路と、 上記第１の出力制御回路からアドレスが出力されている
   期間に、上記入力アドレスで表わされる値に所定値を加
   算もしくは減算する演算回路と、 上記演算回路から出力されるアドレスが入力され、この
   アドレスで表わされる値からクロック信号に同期して順
   次アップカウントもしくはダウンカウントするカウンタ
   回路と、 出力が上記第１の出力制御回路の出力に接続され、上記
   カウンタ回路から出力されるアドレスを上記第１のタイ
   ミングの後に順次出力する第２の出力制御回路とを具備
   したことを特徴とするアドレスカウンタ回路。
2. 【請求項２】 入力されるアドレスを第１のタイミング
   で出力する第１の出力制御回路と、 上記第１の出力制御回路からアドレスが出力されている
   期間に、上記入力アドレスで表わされる値に所定値を加
   算する加算回路と、 上記加算回路から出力されるアドレスが入力され、この
   アドレスで表わされる値からクロック信号に同期して順
   次アップカウントするカウンタ回路と、 出力が上記第１の出力制御回路の出力に接続され、上記
   カウンタ回路から出力されるアドレスを上記第１のタイ
   ミングの後に順次出力する第２の出力制御回路とを具備
   したことを特徴とするアドレスカウンタ回路。
3. 【請求項３】 前記第１、第２の出力制御回路はそれぞ
   れ、前記アドレスを出力しない時は出力を高インピーダ
   ンス状態に設定する機能を有していることを特徴とする
   請求項１または２に記載のアドレスカウンタ回路。
4. 【請求項４】 前記演算回路がアダー回路で構成されて
   いることを特徴とする請求項１に記載のアドレスカウン
   タ回路。
5. 【請求項５】 入力されるアドレスを第１のタイミング
   で出力する第１の出力制御回路と、 上記第１の出力制御回路からアドレスが出力されている
   期間に、上記入力アドレスで表わされる値にそれぞれ異
   なる所定値を加算もしくは減算する複数の演算回路と、 上記複数の演算回路から出力されるアドレスがそれぞれ
   入力され、これらのアドレスを保持すると共にクロック
   信号に同期して順次転送するリング状に接続された複数
   のデータ保持回路と、 出力が上記第１の出力制御回路の出力に接続され、上記
   複数のデータ保持回路のうち１つのデータ保持回路から
   順次出力されるアドレスを上記第１のタイミングの後に
   出力する第２の出力制御回路とを具備したことを特徴と
   するアドレスカウンタ回路。
6. 【請求項６】 入力されるアドレスを第１のタイミング
   で出力する第１の出力制御回路と、 上記第１の出力制御回路からアドレスが出力されている
   期間に、上記入力アドレスで表わされる値にそれぞれ異
   なる所定値を加算する複数の加算回路と、 上記複数の加算回路から出力されるアドレスがそれぞれ
   入力され、これらのアドレスを保持すると共にクロック
   信号に同期して順次転送するリング状に接続された複数
   のデータ保持回路と、 出力が上記第１の出力制御回路の出力に接続され、上記
   複数のデータ保持回路のうち１つのデータ保持回路から
   順次出力されるアドレスを上記第１のタイミングの後に
   出力する第２の出力制御回路とを具備したことを特徴と
   するアドレスカウンタ回路。
7. 【請求項７】 前記第１、第２の出力制御回路はそれぞ
   れ、前記アドレスを出力しない時は出力を高インピーダ
   ンス状態に設定する機能を有していることを特徴とする
   請求項５または６に記載のアドレスカウンタ回路。
8. 【請求項８】 複数のワード線及びビット線を有し、メ
   モリセルがこれらワード線とビット線との各交点に配置
   されたメモリセルアレイと、 第１のアドレスに基づいて上記メモリセルアレイのワー
   ド線を選択するワード線選択回路と、 第２のアドレスが供給され、この第２のアドレスを第１
   のタイミングで出力する第１の出力制御回路と、上記第
   １の出力制御回路から上記第２のアドレスが出力されて
   いる期間にこの第２のアドレスで表わされる値に所定値
   を加算もしくは減算する演算回路と、上記演算回路から
   出力されるアドレスが入力され、このアドレスで表わさ
   れる値からクロック信号に同期して順次アップカウント
   もしくはダウンカウントするカウンタ回路と、出力が上
   記第１の出力制御回路の出力に接続され、上記カウンタ
   回路から出力されるアドレスを上記第１のタイミングの
   後に順次出力する第２の出力制御回路とを有するアドレ
   スカウンタ回路と、 上記アドレスカウンタ回路から出力されるアドレスに基
   づいて上記メモリセルアレイのビット線を選択するビッ
   ト線選択回路とを具備したことを特徴とする半導体メモ
   リ装置。
9. 【請求項９】 複数のワード線及びビット線を有し、メ
   モリセルがこれらワード線とビット線との各交点に配置
   されたメモリセルアレイと、 第１のアドレスに基づいて上記メモリセルアレイのワー
   ド線を選択するワード線選択回路と、 第２のアドレスが供給され、この第２のアドレスを第１
   のタイミングで出力する第１の出力制御回路と、上記第
   １の出力制御回路から上記第２のアドレスが出力されて
   いる期間にこの第２のアドレスで表わされる値に所定値
   を加算する加算回路と、上記加算回路から出力されるア
   ドレスが入力され、このアドレスで表わされる値からク
   ロック信号に同期して順次アップカウントするカウンタ
   回路と、出力が上記第１の出力制御回路の出力に接続さ
   れ、上記カウンタ回路から出力されるアドレスを上記第
   １のタイミングの後に順次出力する第２の出力制御回路
   とを有するアドレスカウンタ回路と、 上記アドレスカウンタ回路から出力されるアドレスに基
   づいて上記メモリセルアレイのビット線を選択するビッ
   ト線選択回路とを具備したことを特徴とする半導体メモ
   リ装置。
10. 【請求項１０】 複数のワード線及びビット線を有し、
    メモリセルがこれらワード線とビット線との各交点に配
    置されたメモリセルアレイと、 第１のアドレスに基づいて上記メモリセルアレイのワー
    ド線を選択するワード線選択回路と、 第２のアドレスを第１のタイミングで出力する第１の出
    力制御回路と、上記第１の出力制御回路から上記第２の
    アドレスが出力されている期間に上記第２のアドレスで
    表わされる値にそれぞれ異なる所定値を加算もしくは減
    算する複数の演算回路と、上記複数の演算回路から出力
    されるアドレスがそれぞれ入力され、これらのアドレス
    を保持すると共にクロック信号に同期して順次転送する
    リング状に接続された複数のデータ保持回路と、出力が
    上記第１の出力制御回路の出力に接続され、上記複数の
    データ保持回路のうち１つのデータ保持回路から順次出
    力されるアドレスを上記第１のタイミングの後に出力す
    る第２の出力制御回路とを有するアドレスカウンタ回路
    と、 上記アドレスカウンタ回路から出力されるアドレスに基
    づいて上記メモリセルアレイのビット線を選択するビッ
    ト線選択回路とを具備したことを特徴とする半導体メモ
    リ装置。
11. 【請求項１１】 複数のワード線及びビット線を有し、
    メモリセルがこれらワード線とビット線との各交点に配
    置されたメモリセルアレイと、 第１のアドレスに基づいて上記メモリセルアレイのワー
    ド線を選択するワード線選択回路と、 第２のアドレスを第１のタイミングで出力する第１の出
    力制御回路と、上記第１の出力制御回路から上記第２の
    アドレスが出力されている期間に上記第２のアドレスで
    表わされる値にそれぞれ異なる所定値を加算する複数の
    加算回路と、上記複数の加算回路から出力されるアドレ
    スがそれぞれ入力され、これらのアドレスを保持すると
    共にクロック信号に同期して順次転送するリング状に接
    続された複数のデータ保持回路と、出力が上記第１の出
    力制御回路の出力に接続され、上記複数のデータ保持回
    路のうち１つのデータ保持回路から順次出力されるアド
    レスを上記第１のタイミングの後に出力する第２の出力
    制御回路とを有するアドレスカウンタ回路と、 上記アドレスカウンタ回路から出力されるアドレスに基
    づいて上記メモリセルアレイのビット線を選択するビッ
    ト線選択回路とを具備したことを特徴とする半導体メモ
    リ装置。
12. 【請求項１２】 複数のワード線及びビット線を有し、
    メモリセルがこれらワード線とビット線との各交点に配
    置されたメモリセルアレイと、 第１のアドレスに基づいて上記メモリセルアレイのワー
    ド線を選択するワード線選択回路と、 第２のアドレスが供給され、この第２のアドレスを第１
    のタイミングで出力する第１の出力制御回路と、上記第
    １の出力制御回路から上記第２のアドレスが出力されて
    いる期間にこの第２のアドレスで表わされる値に所定値
    を加算もしくは減算する演算回路と、上記演算回路から
    出力されるアドレスが入力され、このアドレスで表わさ
    れる値からクロック信号に同期して順次アップカウント
    もしくはダウンカウントするカウンタ回路と、出力が上
    記第１の出力制御回路の出力に接続され、上記カウンタ
    回路から出力されるアドレスを上記第１のタイミングの
    後に順次出力する第２の出力制御回路とを有するアドレ
    スカウンタ回路と、 上記アドレスカウンタ回路から出力されるアドレスに基
    づいて上記メモリセルアレイのビット線を選択するビッ
    ト線選択回路を備えた半導体メモリ装置と、 上記半導体メモリ装置のワード線選択回路及びビット線
    選択回路によって選択されたメモリセルに対する書き込
    みデータ及びメモリセルからの読み出しデータを転送す
    るデータバスと、 上記クロック信号を転送するクロック信号バスと、 上記データバス及びクロック信号バスに接続され、上記
    半導体メモリ装置との間で書き込みデータ及び読み出し
    データの授受を行うと共に上記クロック信号バスに対し
    てクロック信号を出力する演算処理装置とを具備したこ
    とを特徴とする半導体メモリシステム。
13. 【請求項１３】 複数のワード線及びビット線を有し、
    メモリセルがこれらワード線とビット線との各交点に配
    置されたメモリセルアレイと、 第１のアドレスに基づいて上記メモリセルアレイのワー
    ド線を選択するワード線選択回路と、 第２のアドレスが供給され、この第２のアドレスを第１
    のタイミングで出力する第１の出力制御回路と、上記第
    １の出力制御回路から上記第２のアドレスが出力されて
    いる期間にこの第２のアドレスで表わされる値に所定値
    を加算する加算回路と、上記加算回路から出力されるア
    ドレスが入力され、このアドレスで表わされる値からク
    ロック信号に同期して順次アップカウントするカウンタ
    回路と、出力が上記第１の出力制御回路の出力に接続さ
    れ、上記カウンタ回路から出力されるアドレスを上記第
    １のタイミングの後に順次出力する第２の出力制御回路
    とを有するアドレスカウンタ回路と、 上記アドレスカウンタ回路から出力されるアドレスに基
    づいて上記メモリセルアレイのビット線を選択するビッ
    ト線選択回路とを備えた半導体メモリ装置と、 上記半導体メモリ装置のワード線選択回路及びビット線
    選択回路によって選択されたメモリセルに対する書き込
    みデータ及びメモリセルからの読み出しデータを転送す
    るデータバスと、 上記クロック信号を転送するクロック信号バスと、 上記データバス及びクロック信号バスに接続され、上記
    半導体メモリ装置との間で書き込みデータ及び読み出し
    データの授受を行うと共に上記クロック信号バスに対し
    てクロック信号を出力する演算処理装置とを具備したこ
    とを特徴とする半導体メモリシステム。
14. 【請求項１４】 複数のワード線及びビット線を有し、
    メモリセルがこれらワード線とビット線との各交点に配
    置されたメモリセルアレイと、 第１のアドレスに基づいて上記メモリセルアレイのワー
    ド線を選択するワード線選択回路と、 第２のアドレスを第１のタイミングで出力する第１の出
    力制御回路と、上記第１の出力制御回路から上記第２の
    アドレスが出力されている期間に上記第２のアドレスで
    表わされる値にそれぞれ異なる所定値を加算もしくは減
    算する複数の演算回路と、上記複数の演算回路から出力
    されるアドレスがそれぞれ入力され、これらのアドレス
    を保持すると共にクロック信号に同期して順次転送する
    リング状に接続された複数のデータ保持回路と、出力が
    上記第１の出力制御回路の出力に接続され、上記複数の
    データ保持回路のうち１つのデータ保持回路から順次出
    力されるアドレスを上記第１のタイミングの後に出力す
    る第２の出力制御回路とを有するアドレスカウンタ回路
    と、 上記アドレスカウンタ回路から出力されるアドレスに基
    づいて上記メモリセルアレイのビット線を選択するビッ
    ト線選択回路とを備えた半導体メモリ装置と、 上記半導体メモリ装置のワード線選択回路及びビット線
    選択回路によって選択されたメモリセルに対する書き込
    みデータ及びメモリセルからの読み出しデータを転送す
    るデータバスと、 上記クロック信号を転送するクロック信号バスと、 上記データバス及びクロック信号バスに接続され、上記
    半導体メモリ装置との間で書き込みデータ及び読み出し
    データの授受を行うと共に上記クロック信号バスに対し
    てクロック信号を出力する演算処理装置とを具備したこ
    とを特徴とする半導体メモリシステム。
15. 【請求項１５】 複数のワード線及びビット線を有し、
    メモリセルがこれらワード線とビット線との各交点に配
    置されたメモリセルアレイと、 第１のアドレスに基づいて上記メモリセルアレイのワー
    ド線を選択するワード線選択回路と、 第２のアドレスを第１のタイミングで出力する第１の出
    力制御回路と、上記第１の出力制御回路から上記第２の
    アドレスが出力されている期間に上記第２のアドレスで
    表わされる値にそれぞれ異なる所定値を加算する複数の
    加算回路と、上記複数の加算回路から出力されるアドレ
    スがそれぞれ入力され、これらのアドレスを保持すると
    共にクロック信号に同期して順次転送するリング状に接
    続された複数のデータ保持回路と、出力が上記第１の出
    力制御回路の出力に接続され、上記複数のデータ保持回
    路のうち１つのデータ保持回路から順次出力されるアド
    レスを上記第１のタイミングの後に出力する第２の出力
    制御回路とを有するアドレスカウンタ回路と、 上記アドレスカウンタ回路から出力されるアドレスに基
    づいて上記メモリセルアレイのビット線を選択するビッ
    ト線選択回路とを備えた半導体メモリ装置と、 上記半導体メモリ装置のワード線選択回路及びビット線
    選択回路によって選択されたメモリセルに対する書き込
    みデータ及びメモリセルからの読み出しデータを転送す
    るデータバスと、 上記クロック信号を転送するクロック信号バスと、 上記データバス及びクロック信号バスに接続され、上記
    半導体メモリ装置との間で書き込みデータ及び読み出し
    データの授受を行うと共に上記クロック信号バスに対し
    てクロック信号を出力する演算処理装置とを具備したこ
    とを特徴とする半導体メモリシステム。