JPH10247902A - 信号補正回路及び信号補正方法 - Google Patents
信号補正回路及び信号補正方法Info
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- JPH10247902A JPH10247902A JP9049188A JP4918897A JPH10247902A JP H10247902 A JPH10247902 A JP H10247902A JP 9049188 A JP9049188 A JP 9049188A JP 4918897 A JP4918897 A JP 4918897A JP H10247902 A JPH10247902 A JP H10247902A
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- clock signal
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Abstract
(57)【要約】
【課題】 信号伝達を行う電子装置において、バッファ
による遅延時間のずれの影響をなくし、装置の連結台数
が制限されないようにする。 【解決手段】 バッファ１に入力されたクロック信号の
立ち上がりをＤ−フリップフロップ２により取り込み、
遅延素子３及びＸＯＲゲート４などにより同一周波数の
補正クロック信号を作り直す。また、その補正クロック
信号を基にラッチ５により入力データ信号の補正を行
い、装置内部で使用するとともに、外部へ出力する。
による遅延時間のずれの影響をなくし、装置の連結台数
が制限されないようにする。 【解決手段】 バッファ１に入力されたクロック信号の
立ち上がりをＤ−フリップフロップ２により取り込み、
遅延素子３及びＸＯＲゲート４などにより同一周波数の
補正クロック信号を作り直す。また、その補正クロック
信号を基にラッチ５により入力データ信号の補正を行
い、装置内部で使用するとともに、外部へ出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、特に信号伝達を行
う電子機器における信号補正回路及び信号補正方法に関
するものである。
う電子機器における信号補正回路及び信号補正方法に関
するものである。
【０００２】
【従来の技術】電子装置を複数台連結し、これらの装置
を介してデータ信号を伝達しようとする場合、従来より
クロック信号に同期させてデータ信号を伝達することが
行われている。図６はこのような信号伝達を行う従来装
置の要部を示す図である。同図中、１は信号入力側のバ
ッファ、６は出力側のバッファである。
を介してデータ信号を伝達しようとする場合、従来より
クロック信号に同期させてデータ信号を伝達することが
行われている。図６はこのような信号伝達を行う従来装
置の要部を示す図である。同図中、１は信号入力側のバ
ッファ、６は出力側のバッファである。
【０００３】上記構成において、データ信号はクロック
信号とともにバッファ１に通される。このバッファ１の
出力は装置内部で使用されるとともに、後段のバッファ
６を通して出力される。すなわち、この装置ではクロッ
ク信号，データ信号ともにバッファ１，６を介してその
まま出力される、なお、バッファは１段構成のものもあ
る。
信号とともにバッファ１に通される。このバッファ１の
出力は装置内部で使用されるとともに、後段のバッファ
６を通して出力される。すなわち、この装置ではクロッ
ク信号，データ信号ともにバッファ１，６を介してその
まま出力される、なお、バッファは１段構成のものもあ
る。
【０００４】図７は他の従来例を示す回路構成図であ
る。図中、７はバッファ１と６の間のデータラインに介
装されたシフトレジスタ等で、この装置ではデータを受
理し変換し伝達する。この装置では、クロック信号はバ
ッファ１，６を介してそのまま出力され、データ信号は
シフトレジスタ７によりクロック信号に同期して変換さ
れた後出力される。なお、この場合も上記と同様バッフ
ァは１段構成のものもある。
る。図中、７はバッファ１と６の間のデータラインに介
装されたシフトレジスタ等で、この装置ではデータを受
理し変換し伝達する。この装置では、クロック信号はバ
ッファ１，６を介してそのまま出力され、データ信号は
シフトレジスタ７によりクロック信号に同期して変換さ
れた後出力される。なお、この場合も上記と同様バッフ
ァは１段構成のものもある。
【０００５】
【発明が解決しようとする課題】ところで、上記のよう
な従来の信号回路にあっては、例えば数十台の装置を介
して信号を高速で伝達しようとする場合、バッファにお
ける立ち上がり伝搬時間と立ち下がり伝搬時間の数ｎｓ
ｅｃのずれの総和により、クロック信号のパルス幅が変
化して装置で判定可能なパルス幅以下となってしまう可
能性があった。図８はその様子を示したもので、多数の
バッファ（１〜ｎ）を介することによって、漸次パルス
幅が小さくなってしまう。
な従来の信号回路にあっては、例えば数十台の装置を介
して信号を高速で伝達しようとする場合、バッファにお
ける立ち上がり伝搬時間と立ち下がり伝搬時間の数ｎｓ
ｅｃのずれの総和により、クロック信号のパルス幅が変
化して装置で判定可能なパルス幅以下となってしまう可
能性があった。図８はその様子を示したもので、多数の
バッファ（１〜ｎ）を介することによって、漸次パルス
幅が小さくなってしまう。
【０００６】また、図６の回路の場合は、バッファ個々
の信号伝搬信号の数ｎｓｅｃのずれの総和により、クロ
ック信号とデータ信号にずれが生じ、装置の動作に支障
を来す場合があった。（図７の回路では、クロック信号
によりデータ信号出力のタイミングが補正されるのでこ
の問題は少ない。但し、データ出力変化がクロック変化
と近いため、伝達状況によっては誤動作の危険もあ
る。）特に、連結する装置台数が多い程高速の信号伝達
が必要となるので、製品の動作保証のためには上記の問
題をクリアする必要がある。
の信号伝搬信号の数ｎｓｅｃのずれの総和により、クロ
ック信号とデータ信号にずれが生じ、装置の動作に支障
を来す場合があった。（図７の回路では、クロック信号
によりデータ信号出力のタイミングが補正されるのでこ
の問題は少ない。但し、データ出力変化がクロック変化
と近いため、伝達状況によっては誤動作の危険もあ
る。）特に、連結する装置台数が多い程高速の信号伝達
が必要となるので、製品の動作保証のためには上記の問
題をクリアする必要がある。
【０００７】本発明は、上記のような問題点に着目して
なされたもので、クロック信号やデータ信号のずれを補
正でき、装置を多数連結しても動作に支障を来すことの
ない信号補正回路及び信号補正方法を提供することを目
的としている。
なされたもので、クロック信号やデータ信号のずれを補
正でき、装置を多数連結しても動作に支障を来すことの
ない信号補正回路及び信号補正方法を提供することを目
的としている。
【０００８】
【課題を解決するための手段】本発明に係る信号補正回
路及び信号補正方法は、次のように構成したものであ
る。
路及び信号補正方法は、次のように構成したものであ
る。
【０００９】（１）クロック信号を補正する補正回路で
あって、クロック信号の立ち上がりのみまたは立ち下が
りのみを抽出する抽出手段と、その抽出出力を基準にし
て同周波数の補正信号を生成する生成手段とを備えた。
あって、クロック信号の立ち上がりのみまたは立ち下が
りのみを抽出する抽出手段と、その抽出出力を基準にし
て同周波数の補正信号を生成する生成手段とを備えた。
【００１０】（２）クロック信号を基に他の信号を補正
する補正回路であって、クロック信号の立ち上がりのみ
または立ち下がりのみを抽出する抽出手段と、その抽出
出力を基準にして同周波数の補正信号を生成する生成手
段とを備え、前記生成されたクロック信号の補正信号を
基に前記他の信号を補正するようにした。
する補正回路であって、クロック信号の立ち上がりのみ
または立ち下がりのみを抽出する抽出手段と、その抽出
出力を基準にして同周波数の補正信号を生成する生成手
段とを備え、前記生成されたクロック信号の補正信号を
基に前記他の信号を補正するようにした。
【００１１】（３）クロック信号を補正する補正方法で
あって、クロック信号の立ち上がりのみまたは立ち下が
りのみを取り出し、その取り出し出力を基準にして同周
波数のクロック信号の補正信号を生成するようにした。
あって、クロック信号の立ち上がりのみまたは立ち下が
りのみを取り出し、その取り出し出力を基準にして同周
波数のクロック信号の補正信号を生成するようにした。
【００１２】（４）クロック信号を基に他の信号を補正
する補正方法であって、クロック信号の立ち上がりのみ
または立ち下がりのみを取り出し、その取り出し出力を
基準にして同周波数のクロック信号の補正信号を生成
し、この補正信号を基に前記他の信号を補正するように
した。
する補正方法であって、クロック信号の立ち上がりのみ
または立ち下がりのみを取り出し、その取り出し出力を
基準にして同周波数のクロック信号の補正信号を生成
し、この補正信号を基に前記他の信号を補正するように
した。
【００１３】
【発明の実施の形態】図１は本発明の第１の実施例を示
す回路構成図であり、これは図６に示す従来のものに対
して改善したものとなっている。
す回路構成図であり、これは図６に示す従来のものに対
して改善したものとなっている。
【００１４】図１において、１は入力側のバッファ、２
は入力クロック信号の立ち上がりのみを取り込むための
Ｄ−フリップフロップ（抽出手段）、３は一定の信号遅
延を行う遅延素子、４，４はフリップフロップ２の出力
を基準にして入力クロック信号と同一周波数の補正クロ
ック信号を生成するための二つのＸＯＲゲート（生成手
段）で、それぞれ遅延素子３の出力とフリップフロップ
２の出力が入力され、一方のＸＯＲゲート４からはその
まま補正クロック信号（ＣＳ）が出力され、もう一方の
ＸＯＲゲート４からは反転した補正クロック信号（ＣＳ
バー）が出力される。この回路例ではＣＳバーはＣＳの
遅延信号として使用している。従って、この反転補正ク
ロック信号（ＣＳバー）の箇所は、補正クロック信号
（ＣＳ）を遅延させた信号を用いてもよい。
は入力クロック信号の立ち上がりのみを取り込むための
Ｄ−フリップフロップ（抽出手段）、３は一定の信号遅
延を行う遅延素子、４，４はフリップフロップ２の出力
を基準にして入力クロック信号と同一周波数の補正クロ
ック信号を生成するための二つのＸＯＲゲート（生成手
段）で、それぞれ遅延素子３の出力とフリップフロップ
２の出力が入力され、一方のＸＯＲゲート４からはその
まま補正クロック信号（ＣＳ）が出力され、もう一方の
ＸＯＲゲート４からは反転した補正クロック信号（ＣＳ
バー）が出力される。この回路例ではＣＳバーはＣＳの
遅延信号として使用している。従って、この反転補正ク
ロック信号（ＣＳバー）の箇所は、補正クロック信号
（ＣＳ）を遅延させた信号を用いてもよい。
【００１５】５は上記補正クロック信号を基にデータ信
号を補正するラッチで、Ｄ−フリップフロップにより構
成されており、その出力は装置内部でも使用される。６
は出力側のバッファである。
号を補正するラッチで、Ｄ−フリップフロップにより構
成されており、その出力は装置内部でも使用される。６
は出力側のバッファである。
【００１６】上記の回路構成においては、入力クロック
信号の立ち上がりが抽出され、これを基準にして補正し
た同一周波数の補正クロック信号が生成される。また同
時に、その補正クロック信号の立ち上がりにて入力デー
タ信号がラッチされ、データ信号の補正が行われる。
信号の立ち上がりが抽出され、これを基準にして補正し
た同一周波数の補正クロック信号が生成される。また同
時に、その補正クロック信号の立ち上がりにて入力デー
タ信号がラッチされ、データ信号の補正が行われる。
【００１７】このように、入力クロック信号の立ち上が
り基準にて同一周波数のクロック信号が作り直され、ま
たその信号を基にデータ信号が補正される。このため、
クロック信号のパルス幅が所定値以下に変化したりする
ことがなくなり、バッファの立ち上がり遅延時間と立ち
下がり遅延時間とのずれを補正することができる。ま
た、クロック信号により、他のデータ信号の変化タイミ
ングを補正することで、各バッファ毎の遅延時間のずれ
を補正することができる。したがって、装置を多数連結
しても動作に支障を来すことはなく、装置の連結台数が
制限されることはない。
り基準にて同一周波数のクロック信号が作り直され、ま
たその信号を基にデータ信号が補正される。このため、
クロック信号のパルス幅が所定値以下に変化したりする
ことがなくなり、バッファの立ち上がり遅延時間と立ち
下がり遅延時間とのずれを補正することができる。ま
た、クロック信号により、他のデータ信号の変化タイミ
ングを補正することで、各バッファ毎の遅延時間のずれ
を補正することができる。したがって、装置を多数連結
しても動作に支障を来すことはなく、装置の連結台数が
制限されることはない。
【００１８】図２は本発明の第２の実施例を示す回路構
成図である。本実施例は図１の回路の変化例を示すもの
で、バッファ１から出力されたクロック信号をそのまま
ラッチ５の入力クロック信号としている。これは、入力
クロック信号が前段接続の装置ですでに補正済となって
いること、最初の信号はずれていないことを利用したも
のであり、入力クロック信号の立ち上がりで入力データ
信号をラッチして補正する。
成図である。本実施例は図１の回路の変化例を示すもの
で、バッファ１から出力されたクロック信号をそのまま
ラッチ５の入力クロック信号としている。これは、入力
クロック信号が前段接続の装置ですでに補正済となって
いること、最初の信号はずれていないことを利用したも
のであり、入力クロック信号の立ち上がりで入力データ
信号をラッチして補正する。
【００１９】また、出力クロック信号は、入力クロック
信号を上記のように補正して出力するようにしている。
但し、データの変化より遅らせた信号とする。
信号を上記のように補正して出力するようにしている。
但し、データの変化より遅らせた信号とする。
【００２０】このような構成の本実施例においても、上
述の実施例と同様クロック信号と他のデータ信号のタイ
ミングを補正するようにしているので、各バッファ毎の
遅延時間のずれによる装置連結台数の制限は考慮の必要
がなくなる。
述の実施例と同様クロック信号と他のデータ信号のタイ
ミングを補正するようにしているので、各バッファ毎の
遅延時間のずれによる装置連結台数の制限は考慮の必要
がなくなる。
【００２１】図３は本発明の第３の実施例を示す回路構
成図であり、図１と同一符号は同一構成要素を示してい
る。本実施例は、図７に示す従来のものに対して改善を
図ったものである。同図中、７はデータラインに介装さ
れたシフトレジスタで、このシフトレジスタ７の出力は
装置内部でも使用される。
成図であり、図１と同一符号は同一構成要素を示してい
る。本実施例は、図７に示す従来のものに対して改善を
図ったものである。同図中、７はデータラインに介装さ
れたシフトレジスタで、このシフトレジスタ７の出力は
装置内部でも使用される。
【００２２】本実施例においても、図１の実施例と同様
入力クロック信号の立ち上がり基準にて補正したクロッ
ク信号を生成しており、その補正クロック信号を基に内
部データ信号を補正している。すなわち、出力クロック
信号，出力データ信号ともに補正クロック信号を基に補
正しており、上述の実施例と同等の作用効果が得られ
る。
入力クロック信号の立ち上がり基準にて補正したクロッ
ク信号を生成しており、その補正クロック信号を基に内
部データ信号を補正している。すなわち、出力クロック
信号，出力データ信号ともに補正クロック信号を基に補
正しており、上述の実施例と同等の作用効果が得られ
る。
【００２３】但し、本実施例では出力データ信号の変化
タイミングは出力クロック信号の立ち上がりと十分離れ
ていることが必要であり、出力データ信号を補正クロッ
ク信号の立ち下がりのタイミングで出力するまたは遅延
させるなどの対策をすると、より安全である。すなわ
ち、シフトレジスタ７と出力側のバッファ６との間に遅
延回路８を設けて、クロック信号の立ち下がりでラッチ
させるなど、データ信号を遅延させた方が安全である。
タイミングは出力クロック信号の立ち上がりと十分離れ
ていることが必要であり、出力データ信号を補正クロッ
ク信号の立ち下がりのタイミングで出力するまたは遅延
させるなどの対策をすると、より安全である。すなわ
ち、シフトレジスタ７と出力側のバッファ６との間に遅
延回路８を設けて、クロック信号の立ち下がりでラッチ
させるなど、データ信号を遅延させた方が安全である。
【００２４】図４は本発明の第４の実施例を示す回路構
成図である。本実施例は図３の回路の変化例を示すもの
で、図２の回路と同様バッファ１からのクロック信号を
そのままシフトレジスタ７に入力している。すなわち、
この回路も図２の回路と同様入力クロック信号が前段接
続の装置ですでに補正済となっていることが前提となっ
ている。また出力クロック信号は、入力クロック信号を
補正して出力している。
成図である。本実施例は図３の回路の変化例を示すもの
で、図２の回路と同様バッファ１からのクロック信号を
そのままシフトレジスタ７に入力している。すなわち、
この回路も図２の回路と同様入力クロック信号が前段接
続の装置ですでに補正済となっていることが前提となっ
ている。また出力クロック信号は、入力クロック信号を
補正して出力している。
【００２５】本実施例においては、図３の回路よりもク
ロック出力とデータのタイミングが危険となるので、遅
延回路８を設けて、クロック信号の立ち下がりでラッチ
させるなど、データ信号を遅延させた方が安全である。
ロック出力とデータのタイミングが危険となるので、遅
延回路８を設けて、クロック信号の立ち下がりでラッチ
させるなど、データ信号を遅延させた方が安全である。
【００２６】図５は上述の各実施例における入力クロッ
ク信号と補正クロック信号（出力クロック信号）との関
係を示したものである。同図中のＴは各補正回路による
遅延時間を示し、Ｗは遅延素子３等により作られるパル
ス幅を示している。この遅延素子３は、限定した一定の
遅延時間で信号伝達するバッファ素子により構成される
ものである。
ク信号と補正クロック信号（出力クロック信号）との関
係を示したものである。同図中のＴは各補正回路による
遅延時間を示し、Ｗは遅延素子３等により作られるパル
ス幅を示している。この遅延素子３は、限定した一定の
遅延時間で信号伝達するバッファ素子により構成される
ものである。
【００２７】ここで、上記のパルス幅を作成する遅延素
子３等の信号遅延時間は、回路によりずれる可能性のあ
る時間幅をαとすると、最小値は（装置が入力判定可能
な最小パルス幅）＋αとなり、最大値は（使用可能最大
周波数クロックの１周期）−（装置が入力判定可能な最
小パルス幅）−αとなる。
子３等の信号遅延時間は、回路によりずれる可能性のあ
る時間幅をαとすると、最小値は（装置が入力判定可能
な最小パルス幅）＋αとなり、最大値は（使用可能最大
周波数クロックの１周期）−（装置が入力判定可能な最
小パルス幅）−αとなる。
【００２８】なお、上述の各実施例ではクロック信号及
びデータ信号ともクロック信号の立ち上がりを基準にし
て補正する場合について説明したが、クロック信号の立
ち下がりを基準にしても同等の作用効果が得られる。ま
た、一つ々々の製品にではなく、連結する数台毎に実施
例の補正回路を備えるようにしても良い。
びデータ信号ともクロック信号の立ち上がりを基準にし
て補正する場合について説明したが、クロック信号の立
ち下がりを基準にしても同等の作用効果が得られる。ま
た、一つ々々の製品にではなく、連結する数台毎に実施
例の補正回路を備えるようにしても良い。
【００２９】
【発明の効果】以上のように、本発明によれば、クロッ
ク信号に対してパルス幅を作り直すようにしたので、ク
ロック信号のパルス幅を補正することができ、装置を多
数連結しても動作に支障を来すことはない。
ク信号に対してパルス幅を作り直すようにしたので、ク
ロック信号のパルス幅を補正することができ、装置を多
数連結しても動作に支障を来すことはない。
【００３０】また、クロック信号と他の信号のタイミン
グを補正することができ、同様に連結する装置台数が制
限されることはない。
グを補正することができ、同様に連結する装置台数が制
限されることはない。
【図１】 本発明の第１の実施例を示す回路構成図
【図２】 本発明の第２の実施例を示す回路構成図
【図３】 本発明の第３の実施例を示す回路構成図
【図４】 本発明の第４の実施例を示す回路構成図
【図５】 実施例の入力クロックと補正クロックの関係
を示す波形図
を示す波形図
【図６】 従来例を示す回路構成図
【図７】 他の従来例を示す回路構成図
【図８】 多数のバッファを通した信号波形を示す説明
図
図
１ バッファ ２ Ｄ−フリップフロップ（抽出手段） ３ 遅延素子 ４ ＸＯＲゲート（生成手段） ５ ラッチ ６ バッファ ７ シフトレジスタ ８ 遅延回路
Claims (4)
- 【請求項１】 クロック信号を補正する補正回路であっ
て、クロック信号の立ち上がりのみまたは立ち下がりの
みを抽出する抽出手段と、その抽出出力を基準にして同
周波数の補正信号を生成する生成手段とを備えたことを
特徴とする信号補正回路。 - 【請求項２】 クロック信号を基に他の信号を補正する
補正回路であって、クロック信号の立ち上がりのみまた
は立ち下がりのみを抽出する抽出手段と、その抽出出力
を基準にして同周波数の補正信号を生成する生成手段と
を備え、前記生成されたクロック信号の補正信号を基に
前記他の信号を補正することを特徴とする信号補正回
路。 - 【請求項３】 クロック信号を補正する補正方法であっ
て、クロック信号の立ち上がりのみまたは立ち下がりの
みを取り出し、その取り出し出力を基準にして同周波数
のクロック信号の補正信号を生成するようにしたことを
特徴とする信号補正方法。 - 【請求項４】 クロック信号を基に他の信号を補正する
補正方法であって、クロック信号の立ち上がりのみまた
は立ち下がりのみを取り出し、その取り出し出力を基準
にして同周波数のクロック信号の補正信号を生成し、こ
の補正信号を基に前記他の信号を補正するようにしたこ
とを特徴とする信号補正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9049188A JPH10247902A (ja) | 1997-03-04 | 1997-03-04 | 信号補正回路及び信号補正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9049188A JPH10247902A (ja) | 1997-03-04 | 1997-03-04 | 信号補正回路及び信号補正方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247902A true JPH10247902A (ja) | 1998-09-14 |
Family
ID=12824061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9049188A Withdrawn JPH10247902A (ja) | 1997-03-04 | 1997-03-04 | 信号補正回路及び信号補正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10247902A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0942533A3 (en) * | 1998-03-13 | 2004-04-14 | Texas Instruments Limited | Circuit for Synchronisation |
-
1997
- 1997-03-04 JP JP9049188A patent/JPH10247902A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0942533A3 (en) * | 1998-03-13 | 2004-04-14 | Texas Instruments Limited | Circuit for Synchronisation |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |