JPH10254680A - ２乗回路 - Google Patents

Abstract

(57)【要約】 【課題】 ディジタル信号を用いて入力データの２乗値
を出力する２乗回路を、特に高速動作が要求される場合
に演算量が少なく簡単な回路構成で、かつ少ない誤差で
実現することを目的とする。 【解決手段】 入力ｘの上位ビットをＭＳＢ抽出回路１
０１で抽出し、この上位ビットは左ビットシフト回路１
０２へ、また下位ビットは左ビットシフト回路１０４へ
入力し、各々に独立なビットシフトを施す。または分割
した下位ビットをさらに最上位ビットと下位ビットに分
割し、各々に独立なビットシフトを施す操作を行い、ビ
ットシフトされた値を加算器１０５で加算し近似的二乗
出力を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、入力データの数
値の２乗を出力する２乗回路の改良に関する。

【０００２】

【従来の技術】２乗演算は、乗数と被乗数が同一の乗算
とみなすことができる。従来の２乗回路に関して、ディ
ジタル回路での２乗値の導出法は、例えば文献「ハード
ウェアの知識」（大須賀節雄、近谷英昭著、オーム社）
に、ディジタル回路の乗算法が記載されている。ディジ
タル回路の乗算の基本規則は、被乗数に、乗数の各桁を
それぞれ乗算し、これを乗数の各桁に対応した桁数だけ
左に桁移動（ビットシフト）して部分積を求め、次いで
これらの部分積を加算することで乗算結果を得るもので
ある。すなわち （１）乗数の桁が０なら、被乗数に０をかけて０ （２）乗数の桁が１なら、被乗数に１をかけて被乗数 を、それぞれかけた乗数の桁と等しいだけ左ビットシフ
トして加えることにより、乗算結果を得ることができ
る。

【０００３】この導出法は１０進数の場合と同様であ
る。例えば１０進数における６×５の、ディジタル回路
における計算法を例にとって説明する。２進数で表すと
６は１１０、５は１０１と表せる。以下、２進数で表記
した後の括弧内に１０進数の数値を記すものとする。す
なわち１１０（６）、１０１（５）と表記する。１１０
（６）×１０１（５）の演算は次のようになる。

【０００４】

【数１】

【０００５】すなわち、乗数１０１（５）の各桁のう
ち、０である桁については０を、また１である桁は被乗
数１１０（６）を、その桁だけビットシフトして部分積
を求め、部分積を全て加算することによって乗算結果を
得ることができる。

【０００６】ところで２乗は、乗数と被乗数が同一の乗
算と考えることができる。従って例えば、従来の２乗回
路において１０１１（１１）の２乗は、以上述べた従来
の方法によると次のように求められる。

【０００７】

【数２】

【０００８】このような２乗値を求めるための従来の２
乗回路について具体的に説明する。従来の方法で入力デ
ータの２乗値を出力する２乗回路は、ゲートアレイ上や
ＩＣなどの論理素子を用いた回路において、論理積ゲー
トと加算器を用いて実現することができる。一例とし
て、２乗回路の入力データが４ビットの場合の従来の２
乗回路の具体的なハードウェアの構成を示す構成図を図
１５に示す。次に、図１９を用いて従来の２乗回路の動
作について説明する。図１５において、１７０１、１７
０２、１７０３、１７０４は論理積ゲート、１７０５、
１７０６、１７０７は加算器である。

【０００９】次に回路の動作について説明する。図１９
において、２乗回路に入力される４ビットのデータを下
位ビットから順にＤ₀、Ｄ₁、Ｄ₂、Ｄ₃とする。このとき
Ｄ_i（ｉ：負でない整数）は０か１である。すなわちＤ_i
∈｛０、１｝である。２乗回路に入力された４ビットの
ディジタルデータは、論理積ゲート１７０１に入力され
る。論理積ゲート１７０１は入力のＤ₀とＤ₀、Ｄ₁、
Ｄ₂、Ｄ₃との論理積をとり、加算器１７０５に出力す
る。すなわち、論理積ゲート１７０１は、Ｄ₀が０なら
ば０を、Ｄ₀が１ならば入力データを、加算器１７０５
に出力する。

【００１０】２乗回路に入力された４ビットのデータ
は、同様に論理積ゲート１７０２、論理積ゲート１７０
３、論理積ゲート１７０４に入力される。そして論理積
ゲート１７０２ではＤ₁とＤ₀、Ｄ₁、Ｄ₂、Ｄ₃との論理
積をとり、加算器１７０５に出力する。また論理積ゲー
ト１７０３ではＤ₂とＤ₀、Ｄ₁、Ｄ₂、Ｄ₃との論理積を
とり、加算器１７０６に出力する。さらに論理積ゲート
１７０４ではＤ₃とＤ₀、Ｄ₁、Ｄ₂、Ｄ₃との論理積をと
り、加算器１７０７に出力する。すなわち、論理積ゲー
ト１７０２は、Ｄ₁が０ならば０を、Ｄ₁が１ならば入力
データを、加算器１７０５に出力する。さらに、論理積
ゲート１７０３は、Ｄ₂が０ならば０を、Ｄ₂が１ならば
入力データを、加算器１７０６に出力する。同様に、論
理積ゲート１７０４は、Ｄ₃が０ならば０を、Ｄ₃が１な
らば入力データを、加算器１７０７に出力する。

【００１１】加算器１７０５の動作を説明する。加算器
１７０５では、論理積ゲート１７０１から出力される値
と、論理積ゲート１７０２から出力される値を１ビット
左ビットシフトした値を加算して、加算結果を出力す
る。すなわち、加算器１７０５は２乗回路の入力データ
の最下位桁と、下から２桁目の乗算結果を加算した加算
結果を出力する。

【００１２】次に、加算器１７０６の動作を説明する。
加算器１７０６では、加算器１７０５の出力と、論理積
ゲート１７０３の出力を２ビット左ビットシフトした値
を加算して、加算結果を出力する。すなわち、加算器１
７０６は２乗回路の入力データの最下位桁と、下から２
桁目と、上から２桁めの乗算結果を加算した加算結果を
出力する。

【００１３】次に、加算器１７０７の動作を説明する。
加算器１７０７では、加算器１７０６の出力と、論理積
ゲート１７０４の出力を３ビット左ビットシフトした値
を加算して、加算結果を出力する。すなわち、加算器１
７０７は２乗回路の入力データの各桁の乗算結果を加算
した加算結果を出力する。

【００１４】このように、２乗する値すなわち被２乗値
が４ビットの場合、少なくとも４ビット以上の数値を３
回加算する必要がある。ところが２乗回路に高速動作が
要求される場合、加算器による遅延が問題となる。例え
ばゲートアレイ上の１ビット加算器の遅延は、文献「Ａ
ＳＩＣデータブックＴＣ１８０Ｇ／Ｅシリーズマクロセ
ル」（東芝）によると約１．２ｎｓである。従って４ビ
ット加算器の遅延は４．８ｎｓとなるが、これは論理積
セルの遅延０．３ｎｓの１６倍に達する。４ビット加算
を３回行なう場合の遅延は４．８×３＝１４．４ｎｓで
あるから、１／１４．４ｎｓ＝約７０ＭＨｚ以上の信号
は出力に１クロック以上の遅れを生じ、パイプライン処
理が必要となるためタイミング制御が複雑になり、回路
規模も増大するという問題があった。

【００１５】２乗回路に入力データが入力されて、２乗
値が出力されるまでの遅延を少なくするためには、出力
のビット削減が一般的である。ビット削減は遅延を減少
できるだけでなく、回路規模も縮小できる。例えば入力
のビット数が７ビットである場合、従来の２乗回路のう
ちビット削減しない場合の回路構成を示す構成図を図２
０（ａ）に、ビット削減をした場合の回路構成を示す構
成図を図２０（ｂ）に示す。

【００１６】図２０（ａ）に示した回路は、入力のビッ
ト数が７ビットの場合の従来の２乗回路の構成図であ
り、回路の動作は図１９に示した、入力が４ビットの場
合と同様であるため、回路の動作の説明を省略する。次
に、ビット削減した場合の回路の動作を、図２０（ｂ）
を用いて説明する。図２０（ｂ）において、１８０１、
１８０２、１８０３は論理積ゲート、１８０４、１８０
５は加算器である。

【００１７】次に回路の動作について説明する。図２０
（ｂ）において、２乗回路に入力される７ビットのデー
タを下位ビットから順にＤ₀、Ｄ₁、Ｄ₂、Ｄ₃、Ｄ₄、
Ｄ₅、Ｄ₆とする。このときＤ_i（ｉ：負でない整数）は
０か１である。すなわちＤ_i∈｛０、１｝である。２乗
回路に入力された７ビットのディジタルデータは、論理
積ゲート１８０１に入力される。論理積ゲート１８０１
は入力のＤ₄とＤ₀、Ｄ₁、Ｄ₂、Ｄ₃、Ｄ₄、Ｄ₅、Ｄ₆との
論理積をとり、加算器１８０４に出力する。すなわち、
論理積ゲート１８０１は、Ｄ₄が０ならば０を、Ｄ₀が１
ならば入力データを、加算器１８０４に出力する。

【００１８】２乗回路に入力された７ビットのデータ
は、同様に論理積ゲート１８０２、論理積ゲート１８０
３に入力される。そして論理積ゲート１８０２ではＤ₅
とＤ₀、Ｄ₁、Ｄ₂、Ｄ₃、Ｄ₄、Ｄ₅、Ｄ₆との論理積をと
り、加算器１８０４に出力する。また論理積ゲート１８
０３ではＤ₆とＤ₀、Ｄ₁、Ｄ₂、Ｄ₃、Ｄ₄、Ｄ₅、Ｄ₆との
論理積をとり、加算器１８０５に出力する。すなわち、
論理積ゲート１８０２は、Ｄ₅が０ならば０を、Ｄ₅が１
ならば入力データを、加算器１８０４に出力する。ま
た、論理積ゲート１８０３は、Ｄ₆が０ならば０を、Ｄ₆
が１ならば入力データを、加算器１８０５に出力する。

【００１９】加算器１８０４の動作を説明する。加算器
１８０４では、論理積ゲート１８０１から出力される値
を４ビットシフトした値と、論理積ゲート１８０２から
出力される値を５ビットシフトした値を加算して、加算
結果を出力する。すなわち、加算器１８０４は２乗回路
の入力データの上から２桁目と、上から３桁目の乗算結
果を加算した加算結果を出力する。

【００２０】次に、加算器１８０５の動作を説明する。
加算器１８０５では、加算器１８０４の出力と、論理積
ゲート１８０３から出力される値を６ビットシフトした
値を加算して、加算結果を出力する。すなわち、加算器
１８０５は２乗回路の入力データの最上位桁と、上から
２桁目と、上から３桁めの乗算結果を加算した加算結果
を出力する。

【００２１】このように入力が７ビットの場合、ビット
削減をしなければ図２０（ａ）に示したように加算回数
が７−１＝６回必要であるのに対し、ビット削減をして
下位ビットとの乗算を行なわない構成とすることで、加
算回数を減らすことができる。例えば図２０（ｂ）に示
した回路のように、上から３ビットまでしか乗算を行な
わない構成とすれば、加算回数は２回まで減らすことが
できる。

【００２２】ビット削減をして２乗回路の出力に対する
下位ビットの寄与をなくすと、加算回数が減って遅延が
減少し、回路規模を小さくできるという利点がある一方
で、２乗回路の出力が真の２乗値からの誤差を生ずると
いう問題点がある。例えば上に述べた７ビット入力のビ
ット削減した従来の２乗回路の入出力特性のグラフを図
２１に示す。図２１において、点線はビット削減なしの
理想的な場合、実線はビット削減ありの場合の２乗回路
の入出力特性である。図２１からわかるように、ビット
削減を行なうことで実線からの誤差が大きくなるという
問題がある。

【００２３】

【発明が解決しようとする課題】以上のように、従来の
２乗回路においては、入力データの桁に応じた個数の部
分積を、加算器で加算して２乗値を出力する構成であっ
た。従って、２乗回路の入力データのビット数が増えれ
ば増えるほど、加算器の加算回数が増加した。よって高
速な回路動作速度が求められる場合においては、２乗値
を出力するのに数クロックの遅延が生じる可能性があ
り、パイプライン処理を行う必要が生じてタイミング制
御が複雑となり、その結果回路規模が増大するという課
題があった。また、繰り返し加算を行なうことによる遅
延を少なくするために加算器の数を減らし、出力の下位
ビットの削減を行なう場合、２乗回路の出力値に誤差が
生じてしまい、正確な２乗値が出力されないという課題
があった。本発明は、このような課題を解決するために
なされたものであり、簡単な論理積回路構成で高速動作
に対応できる２乗回路を得ることを目的とする。

【００２４】

【課題を解決するための手段】本発明に係る２乗回路
は、２乗回路の入力のＭＳＢ値を抽出するＭＳＢ値抽出
回路と、２乗回路の入力から上記ＭＳＢ値抽出回路の出
力であるＭＳＢ値を減算して２乗回路の入力のＬＳＰ値
を求める加算器と、上記ＭＳＢ値抽出回路の出力である
ＭＳＢ値を左ビットシフトする左ビットシフト回路と、
上記加算器の出力であるＬＳＰ値を左ビットシフトする
左ビットシフト回路と、上記２つの左ビットシフト回路
の出力を加算して２乗結果を出力する加算器とを備える
ようにしたものである。

【００２５】また、本発明に係る２乗回路は、入力のＭ
ＳＢ値を抽出するＭＳＢ値抽出回路として動作する、入
力の最上位ビットと全ビットの論理積を出力する複数の
論理積ゲートと、イネーブル入力によって加算出力をハ
イインピーダンスにする、入力の最上位ビットを一方の
入力とする複数の加算器と、２乗回路の入力が０の場合
に１を出力する論理積素子と、論理和素子と、３ステー
ト出力バッファを備えるようにしたものである。

【００２６】また、本発明に係る２乗回路は、入力のＭ
ＳＢ値を抽出するＭＳＢ値抽出回路として動作する、入
力の最上位ビットと全ビットの論理積を出力する複数の
論理積ゲートと、イネーブル入力によって出力をハイイ
ンピーダンスにする複数の３ステート出力バッファゲー
トと、２乗回路の入力が０の場合に１を出力する論理積
素子と、論理和素子と、３ステート出力バッファと、入
力の最上位ビットを一方の入力とする２乗結果を出力す
る加算器とを備えるようにしたものである。

【００２７】また、本発明に係る２乗回路は、２乗回路
の入力のＭＳＢ値を抽出するＭＳＢ値抽出回路と、２乗
回路の入力から上記ＭＳＢ値抽出回路の出力であるＭＳ
Ｂ値を減算して２乗回路の入力のＬＳＰ値を求める加算
器と、上記ＭＳＢ値抽出回路の出力であるＭＳＢ値を左
ビットシフトする左ビットシフト回路と、上記加算器の
出力であるＬＳＰ値を左ビットシフトする左ビットシフ
ト回路と、上記加算器の出力であるＬＳＰ値のＭＳＢ値
を抽出するＭＳＢ値抽出回路と、上記加算器の出力であ
るＬＳＰ値から上記ＭＳＢ値抽出回路の出力であるＬＳ
Ｐ値のＭＳＢ値を減算して２乗回路の入力のＬＳＰ値の
ＬＳＰ値を求める加算器と、上記ＭＳＢ値抽出回路の出
力であるＭＳＢ値を左ビットシフトする左ビットシフト
回路と、上記加算器の出力であるＬＳＰ値を左ビットシ
フトする左ビットシフト回路と、上記４つの左ビットシ
フト回路の出力を加算して２乗結果を出力する加算器と
を備えるようにしたものである。

【００２８】また、本発明に係る２乗回路は、２乗回路
の入力のＭＳＢ値を抽出するＭＳＢ値抽出回路と、２乗
回路の入力から上記ＭＳＢ値抽出回路の出力であるＭＳ
Ｂ値を減算して２乗回路の入力のＬＳＰ値を求める加算
器と、上記ＭＳＢ値抽出回路の出力であるＭＳＢ値をデ
コードするデコーダと、上記デコーダ出力を左ビットシ
フトする左ビットシフト回路と、上記加算器の出力であ
るＬＳＰ値を左ビットシフトする左ビットシフト回路
と、上記２つの左ビットシフト回路の出力を加算して２
乗結果を出力する加算器とを備えるようにしたものであ
る。

【００２９】また、本発明に係る２乗回路は、入力のＭ
ＳＢ値を抽出するＭＳＢ値抽出回路として動作する、入
力の最上位ビットと全ビットの論理積を出力する複数の
論理積ゲートと、イネーブル入力によって加算出力をハ
イインピーダンスにする複数の加算器と、２乗回路の入
力が０の場合に１を出力する論理積素子と、論理和素子
と、３ステート出力バッファを備えるようにしたもので
ある。

【００３０】また、本発明に係る２乗回路は、入力のＭ
ＳＢ値を抽出するＭＳＢ値抽出回路として動作する、入
力の最上位ビットと全ビットの論理積を出力する複数の
論理積ゲートと、イネーブル入力によって出力をハイイ
ンピーダンスにする複数の３ステート出力バッファゲー
トと、２乗回路の入力が０の場合に１を出力する論理積
素子と、論理和素子と、３ステート出力バッファと、２
乗結果を出力する加算器とを備えるようにしたものであ
る。

【００３１】また、本発明に係る２乗回路は、入力のＭ
ＳＢ値を抽出するＭＳＢ値抽出回路として動作する、入
力の最上位ビットと全ビットの論理積を出力する複数の
論理積ゲートと、加算器の入力をデコードするデコーダ
として動作する論理積素子とインバータと、イネーブル
入力によって加算出力をハイインピーダンスにする複数
の加算器と、２乗回路の入力が０の場合に１を出力する
論理積素子と、論理和素子と、３ステート出力バッファ
を備えるようにしたものである。

【００３２】

【発明の実施の形態】

実施の形態１．図１は、実施の形態１における２乗回路
の構成を示す構成図であり、図１において、１０１はＭ
ＳＢ値抽出回路、１０２は左ビットシフト回路、１０３
は加算器、１０４は左ビットシフト回路、１０５は加算
器である。本実施の形態における２乗回路で求める値に
ついて説明する。２乗回路は入力されるデータの数値の
２乗の数値のデータを出力する回路である。入力データ
をｘ、出力データをｙとすると、ｘとｙの関係は次の式
で表せる。 ｙ＝ｘ² （１） 上式において、ｘをｘ₁とｘ₂の和で表すものとする。す
なわち ｘ＝ｘ₁＋ｘ₂ （２） とする。式（２）を代入すると、式（１）は次のように
書き表せる。 ｙ＝（ｘ₁＋ｘ₂）² ＝ｘ₁ ²＋２ｘ₁ｘ₂＋ｘ₂ ² （３） ここで、ｘ₁＞ｘ₂が成り立つならば、それぞれを２乗し
たｘ₁ ²、ｘ₂ ²の間には次の関係が成立する。 ｘ₁ ²≫ｘ₂ ² （４） 式（４）の関係を用いると、式（３）は次のように変形
できる。 ｙ＝ｘ₁ ²＋２ｘ₁ｘ₂＋ｘ₂ ² ≒ｘ₁ ²＋２ｘ₁ｘ₂ （５） すなわち、ｘ₁＞ｘ₂が成り立つようにｘ₁とｘ₂を選べ
ば、２乗回路出力データｙに対するｘ₂ ²の寄与を無視で
きる。本実施の形態１では式（５）の右辺を２乗回路の
出力として求める。

【００３３】以下、図を用いて動作について説明する。
図１において、２値信号であるディジタルの入力データ
は２乗回路に入力されると、ＭＳＢ値抽出回路１０１に
入力されてＭＳＢ値が抽出される。ここでＭＳＢとは入
力データを２進表現した場合に１となる最も上位の桁の
ことである。２乗回路の入力データｘの数値が２^m≦ｘ
≦２^m+1−１（ｍは負でない整数）の範囲である場合、
ｍビット目がＭＳＢである。この場合、ＭＳＢ値は２^m
である。また、以後入力データｘからＭＳＢ値２^mを引
いた値ｘ−２^mを表す複数のビット、つまりＭＳＢより
下位の複数ビットをＬＳＰとし、ｘ−２^mをＬＳＰ値と
する。ＭＳＢ値抽出回路１０１はｍビット目が１である
２^mを抽出して出力する。以下、入力データｘのＭＳＢ
値である２^mをｘ₁、ｘからＭＳＢ値２^mを引いたｘ−ｘ₁
すなわちＬＳＰ値をｘ₂とする。従って、ｘ、ｘ₁、ｘ₂
の間には以下の関係が成立する。 ｘ＝ｘ₁＋ｘ₂ （２）

【００３４】一例として、入力データｘ＝１１の場合を
考える。２進数で表すと１１は１０１１である。以後、
２進数で表記した後の括弧内に１０進数で数値を記すも
のとする。すなわち１０１１（１１）と表記する。ｘは
ＭＳＢ値である１０００（８）と、入力データ１０１１
（１１）からＭＳＢ値１０００（８）を引いたＬＳＰ値
１１（３）に分けることができる。ＭＳＢ値抽出回路１
０１は３ビット目が１である１０００（８）を抽出して
出力する。なお、ｍは負でない整数であるから、最下位
のビットは０ビット目である。

【００３５】ＭＳＢ値抽出回路１０１は入力データｘの
ＭＳＢ値であるｘ₁すなわち２^mを出力する。ＭＳＢ値抽
出回路１０１から出力されたｘ₁は左ビットシフト回路
１０２に入力される。また、ｘ₁は左ビットシフト回路
１０２のシフト入力Ｓにも入力される。左ビットシフト
回路１０２に入力されたｘ₁は、シフト入力Ｓで指定さ
れる桁だけ左ビットシフトされる。シフト入力Ｓにはｍ
ビット目が１のｘ₁が入力されているので、ｘ₁はｍビッ
トだけ左ビットシフトされ、ｘ₁’を出力する。ここ
で、ｘ₁’は２^mをｍビットシフトした値であるから２^2m
に等しい。すなわちｘ₁’＝ｘ₁ ²である。左ビットシフ
ト回路１０２はｘ₁すなわち２^mを２乗して、ｘ₁ ²すなわ
ち２^2mを加算器１０５に出力する。

【００３６】入力データｘ＝１１の場合の左ビットシフ
ト回路１０２の動作を説明する。ＭＳＢ値抽出回路１０
１から出力された、入力データｘのＭＳＢ値である１０
００（８）は、左ビットシフト回路１０２で３ビットだ
け左ビットシフトされる。ここで、１０００（８）は３
ビット目だけが１であるから、１０００（８）の３ビッ
トシフトは２乗操作に等しい。ビットシフトされた値１
００００００（６４）は、左ビットシフト回路１０２の
出力として加算器１０５に入力される。

【００３７】ＭＳＢ値抽出回路１０１から出力される入
力データｘのＭＳＢ値であるｘ₁すなわち２^mは、加算器
１０３にも入力される。加算器１０３は入力データｘか
らｘ₁を減算し、ｘ−ｘ₁すなわちＬＳＰ値であるｘ₂を
左ビットシフト回路１０４に出力する。

【００３８】入力データｘ＝１１の場合の加算器１０３
の動作を説明する。加算器１０３は、ＭＳＢ値抽出回路
１０１から出力された入力データｘのＭＳＢ値である１
０００（８）を、入力データｘ＝１０１１（１１）から
減算し、入力データｘのＬＳＰ値である１１（３）を左
ビットシフト回路１０４に出力する。

【００３９】左ビットシフト回路１０４には、加算器１
０３の出力である入力データｘのＬＳＰ値ｘ２が入力さ
れる。また、左ビットシフト回路１０４のシフト入力Ｓ
にはＭＳＢ値抽出回路１０１から出力される入力データ
ｘのＭＳＢ値であるｘ₁が入力される。左ビットシフト
回路１０４に入力されたｘ２は、シフト入力Ｓで指定さ
れる値に１を加えた桁だけ左ビットシフトされる。シフ
ト入力Ｓにはｍビット目が１のｘ₁が入力されているの
で、ｘ₂は（ｍ＋１）ビットだけ左ビットシフトされ
る。ここで左ｍビットシフトはｘ₁倍に相当し、左１ビ
ットシフトは２倍に相当する。すなわち、左ビットシフ
ト回路１０４におけるｘ₂の左（ｍ＋１）ビットシフト
は、２ｘ₁ｘ₂を導出する操作に等しい。左ビットシフト
回路１０４は、２ｘ₁ｘ₂を加算器１０５に出力する。

【００４０】入力データｘ＝１１の場合の左ビットシフ
ト回路１０４の動作を説明する。加算器１０３から出力
された入力データｘのＬＳＰ値である１１（３）は、３
＋１＝４ビットだけ左ビットシフトされる。ここで、左
４ビットシフトは２⁴＝１６倍の操作に等しく、２×ｘ₁
（８）×ｘ₂（３）＝４８が導出される。ビットシフト
された値は１１００００（４８）であり、左ビットシフ
ト回路１０４の出力として加算器１０５に出力される。

【００４１】加算器１０５では、左ビットシフト回路１
０２から出力されるｘ₁ ²と、左ビットシフト回路１０４
から出力される２ｘ₁ｘ₂を加算し、２乗回路の出力とし
て出力する。入力ｘ＝１１の場合、１００００００（６
４）と１１００００（４８）が加算されて、１１１００
００（１１２）が出力される。

【００４２】以上のように、２乗回路の入力データをＭ
ＳＢ値とＬＳＰ値に分割して、それぞれに対して一定の
左ビットシフト演算を行なって部分積を求め、２つの部
分積を加算して２乗値を求めることにより、従来よりも
加算器の数を減らして、遅延が少ない２乗回路を得るこ
とができる。

【００４３】実施の形態２．実施の形態１ではブロック
図を用いて２乗回路の動作の説明を行なったが、実際の
論理回路を用いて、２乗回路を構成することができる。
実施の形態２では実際のディジタル信号が２乗回路に入
力された場合のビット単位の処理を、論理回路を用いて
説明する。

【００４４】実施の形態２でも、実施の形態１と同様に
ｙ＝ｘ²をｘ＝ｘ₁＋ｘ₂とおくことによって、ｙ≒ｘ₁ ²
＋２ｘ₁ｘ₂と近似した値を求める。以下、一例として入
力のビット数が４ビットの場合について、図を用いて実
施の形態２について説明する。図２は、実施の形態２に
おける２乗回路の構成を示す構成図であり、２０１、２
０２、２０３は論理積ゲート、２０４、２０５、２０６
は加算器、２０７は３ステート出力バッファ、２０８は
論理積素子、２０９は論理和素子である。

【００４５】次に回路の動作について説明する。図２に
おいて、２乗回路に入力される４ビットのデータを下位
ビットから順にＤ₀、Ｄ₁、Ｄ₂、Ｄ₃とする。このときＤ
_i（ｉ：負でない整数）は０か１である。すなわちＤ_i∈
｛０、１｝である。まず、２乗回路に入力されるデータ
が０でない場合について説明する。すなわち、論理積記
号を＆とすれば、Ｄ₀＆Ｄ₁＆Ｄ₂＆Ｄ₃≠０である。２乗
回路に入力された４ビットのディジタル信号のうち、Ｄ
３は加算器２０４のイネーブルＥに入力される。加算器
２０４はＥ＝１ならば加算器２０４の入力ＡとＢを加算
して加算結果を出力し、Ｅ＝０ならば出力はハイインピ
ーダンスとなって加算結果を出力しない。従ってＤ₃＝
１であれば、加算器２０４は入力Ｄ₀、Ｄ₁、Ｄ₂、Ｄ₃を
用いて加算し、加算結果を出力する。これに対してＤ₃
＝０であれば、加算器２０４の出力はハイインピーダン
スとなって加算結果を出力しない。

【００４６】一例として、２乗回路の入力が１０１１
（１１）の場合について説明する。Ｄ₃＝１であるか
ら、加算器２０４のイネーブルＥは１となって、加算器
２０４は入力ＡとＢを加算して加算結果を出力する。

【００４７】入力された４ビットのディジタル信号は論
理積ゲート２０１にも入力される。Ｄ₃は論理積ゲート
２０１のＣへ、またＤ₀、Ｄ₁、Ｄ₂は論理積ゲート２０
１のＩ ₀、Ｉ₁、Ｉ₂へ、それぞれ入力される。論理積ゲ
ート２０１では、Ｄ₃の反転と、下位の３ビットＤ₀、Ｄ
₁、Ｄ₂との論理積をとり、加算器２０５及び論理積ゲー
ト２０２に出力する。すなわち論理積ゲート２０１は、
Ｄ₃＝０であれば、Ｏ₀、Ｏ₁、Ｏ₂からそれぞれＤ₀、
Ｄ₁、Ｄ₂を出力し、Ｄ₃＝１であれば、Ｏ₀、Ｏ₁、Ｏ₂か
ら０を加算器２０５及び論理積ゲート２０２に出力す
る。

【００４８】このことを図を用いて説明する。図３
（ａ）は、論理積ゲート２０１の構成を示す構成図であ
り、３０１はインバータ、３０２、３０３、３０４は論
理積素子である。論理積ゲート２０１のＣはインバータ
３０１に接続されている。従って、インバータ３０１は
Ｄ３の反転Ｄ３を論理積素子３０２、３０３、３０４の
Ｂに出力する。

【００４９】論理積ゲート２０１のＩ₀、Ｉ₁、Ｉ₂は、
それぞれ論理積素子３０４、３０３、３０２のＡに接続
されている。また、Ｏ₀、Ｏ₁、Ｏ₂には、それぞれ論理
積素子３０４、３０３、３０２の論理積出力が接続され
ている。論理積素子３０２、３０３、３０４は、それぞ
れ入力ＡとＢの論理積を出力する。従って、Ｄ₃＝０な
らば反転されたＤ₃（以降、反転された信号は下向き矢
印↓を付す）は、↓Ｄ₃＝１となって論理積素子３０
２、３０３、３０４のＢには１が入力されるため、論理
積素子３０４、３０３、３０２の出力はそれぞれＤ₀、
Ｄ₁、Ｄ₂と一致し、Ｏ₀、Ｏ₁、Ｏ₂からはそれぞれＤ₀、
Ｄ₁、Ｄ₂が出力される。反対にＤ₃＝１ならば↓Ｄ₃＝０
となって論理積素子３０２、３０３、３０４のＢには０
が入力されるため、論理積素子３０４、３０３、３０２
の出力は全て０となり、Ｏ₀、Ｏ₁、Ｏ₂からは０が出力
される。論理積ゲート２０１の入出力表を、図３（ａ）
と共に示す。

【００５０】論理積ゲート２０１の出力は、加算器２０
５及び論理積ゲート２０２に入力される。論理積ゲート
２０１のＯ₀、Ｏ₁、Ｏ₂から出力される信号を、それぞ
れＤ₀’、Ｄ₁’、Ｄ₂’とする。Ｄ₃＝０ならば、Ｄ₂’
＝Ｄ₂、Ｄ₁’＝Ｄ₁、Ｄ₀’＝Ｄ₀である。論理積ゲート
２０１の出力のうち、Ｄ₂’は加算器２０５のイネーブ
ルＥに入力される。加算器２０５は加算器２０４と同様
に、Ｅ＝１ならば加算器２０５の入力ＡとＢを加算して
加算結果を出力し、Ｅ＝０ならば出力はハイインピーダ
ンスとなって加算結果を出力しない。従ってＤ₂’＝１
であれば、すなわち入力のＭＳＢがＤ₂であれば、加算
器２０５は入力Ｄ₀’、Ｄ₁’、Ｄ₂’を用いて加算し、
加算結果を出力する。これに対してＤ₂’＝０であれ
ば、加算器２０５の出力はハイインピーダンスとなって
加算結果を出力しない。

【００５１】一例として、２乗回路の入力が１０１１
（１１）の場合について説明する。Ｄ₃＝１であるか
ら、論理積ゲート２０１はＤ₀’、Ｄ₁’、Ｄ₂’を全て
０として出力する。するとＤ₂’＝０が加算器２０５の
イネーブルＥに入力されるため、加算器２０５の出力は
ハイインピーダンスとなって、加算結果を出力しない。

【００５２】論理積ゲート２０１から出力された
Ｄ₀’、Ｄ₁’、Ｄ₂’は、論理積ゲート２０２にも入力
される。Ｄ₂’は論理積ゲート２０２のＣへ、また
Ｄ₀’、Ｄ₁’は論理積ゲート２０２のＩ₀、Ｉ₁へ、それ
ぞれ入力される。論理積ゲート２０２でも論理積ゲート
２０１と同様に、Ｄ₂’の反転と、下位の２ビット
Ｄ₀’、Ｄ₁’との論理積をとり、加算器２０６及び論理
積ゲート２０３に出力する。すなわち論理積ゲート２０
２は、Ｄ₂’＝０であれば、Ｏ₀、Ｏ₁からそれぞれ
Ｄ₀’、Ｄ₁’を、またＤ₂’＝１であれば、Ｏ₀、Ｏ₁か
ら０を加算器２０６及び論理積ゲート２０３に出力す
る。

【００５３】このことを図を用いて説明する。図３
（ｂ）は、論理積ゲート２０２の構成を示す構成図であ
り、３０５はインバータ、３０６、３０７は論理積素子
である。論理積ゲート２０２のＣはインバータ３０５に
接続されている。従って、インバータ３０５はＤ₂’の
反転Ｄ２’を論理積素子３０６、３０７のＢに出力す
る。

【００５４】論理積ゲート２０２のＩ₀、Ｉ₁は、それぞ
れ論理積素子３０７、３０６のＡに接続されている。ま
たＯ₀、Ｏ₁には、それぞれ論理積素子３０７、３０６の
論理積出力が接続されている。論理積素子３０６、３０
７は、それぞれ入力ＡとＢの論理積を出力する。従っ
て、Ｄ₂’＝０ならば↓Ｄ₂’＝１となって論理積素子３
０６、３０７のＢには１が入力されるため、論理積素子
３０７、３０６の出力はそれぞれＤ₀’、Ｄ₁’と一致
し、Ｏ₀、Ｏ₁からはそれぞれＤ₀’、Ｄ₁’が出力され
る。反対にＤ₂’＝１ならば↓Ｄ₂’＝０となって論理積
素子３０６、３０７のＢには０が入力されるため、論理
積素子３０６、３０７の出力は全て０となり、Ｏ₀、Ｏ₁
からは０が出力される。論理積ゲート２０２の入出力表
を、図３（ｂ）と共に示す。

【００５５】論理積ゲート２０２の出力は、加算器２０
６及び論理積ゲート２０３に入力される。論理積ゲート
２０２のＯ₀、Ｏ₁から出力される信号を、それぞれ
Ｄ₀’’、Ｄ₁’’とする。Ｄ₃＝０かつＤ₂＝０ならば、
Ｄ₁’’＝Ｄ₁、Ｄ₀’’＝Ｄ₀である。論理積ゲート２０
２の出力のうち、Ｄ₁’’は加算器２０６のイネーブル
Ｅに入力される。加算器２０６は加算器２０４、加算器
２０５と同様に、Ｅ＝１ならば加算器２０６の入力Ａと
Ｂを加算して加算結果を出力し、Ｅ＝０ならば出力はハ
イインピーダンスとなって加算結果を出力しない。従っ
てＤ₁’’＝１であれば、すなわち入力のＭＳＢがＤ₁で
あれば、加算器２０６は入力Ｄ₀’’、Ｄ₁’’を用いて
加算し、加算結果を出力する。これに対してＤ₁’’＝
０であれば、加算器２０６の出力はハイインピーダンス
となって加算結果を出力しない。

【００５６】一例として、２乗回路の入力が１０１１
（１１）の場合について説明する。Ｄ₃＝１であるか
ら、論理積ゲート２０１はＤ₀’、Ｄ₁’、Ｄ₂’を全て
０として出力する。Ｄ₂’＝０であるから、論理積ゲー
ト２０２はＤ₀’、Ｄ₁’をそのまま出力する。すなわち
Ｄ₀’’、Ｄ₁’’は共に０である。するとＤ₁’’＝０
が加算器２０６のイネーブルＥに入力されるため、加算
器２０６の出力はハイインピーダンスとなって、加算結
果を出力しない。

【００５７】論理積ゲート２０２から出力された
Ｄ₀’’、Ｄ₁’’は、論理積ゲート２０３にも入力され
る。Ｄ₁’’は論理積ゲート２０３のＣへ、またＤ₀’’
は論理積ゲート２０３のＩ₀へ、それぞれ入力される。
論理積ゲート２０３でも論理積ゲート２０１、２０２と
同様に、Ｄ₁’’の反転と、下位の１ビットＤ₀’’との
論理積をとり、３ステート出力バッファ２０７及び論理
和素子２０９に出力する。すなわち論理積ゲート２０３
は、Ｄ₁’’＝０であれば、Ｏ₀からＤ₀’’を出力し、
Ｄ₁’’＝１であれば、Ｏ₀から０を３ステート出力バッ
ファ２０７及び論理和素子２０９に出力する。

【００５８】このことを図を用いて説明する。図３
（ｃ）は、論理積ゲート２０３の構成を示す構成図であ
り、３０８はインバータ、３０９は論理積素子である。
論理積ゲート２０３のＣはインバータ３０８に接続され
ている。従って、インバータ３０８はＤ₁’’の反転さ
れた↓Ｄ₁’’を論理積素子３０９のＢに出力する。

【００５９】論理積ゲート２０３のＩ₀は、論理積素子
３０９のＡに接続されている。またＯ₀には、論理積素
子３０９の論理積出力が接続されている。論理積素子３
０９は、入力ＡとＢの論理積を出力する。従って、
Ｄ₁’’＝０ならば↓Ｄ₁’’＝１となって論理積素子３
０９のＢには１が入力されるため、論理積素子３０９の
出力はＤ₀’’と一致し、Ｏ₀からはＤ₀’’が出力され
る。反対にＤ₁’’＝１ならば↓Ｄ₁’’＝０となって論
理積素子３０９のＢには０が入力されるため、論理積素
子３０９の出力は０となり、Ｏ₀からは０が出力され
る。論理積ゲート２０３の入出力表を、図３（ｃ）と共
に示す。

【００６０】論理積ゲート２０３の出力は、３ステート
出力バッファ２０７及び論理和素子２０９の入力ａに入
力される。論理積ゲート２０３のＯ₀から出力される信
号をＤ₀’’’とする。Ｄ₃＝０かつＤ₂＝０かつＤ₁＝０
ならば、Ｄ₀’’’＝Ｄ₀である。ところで今、２乗回路
の入力データは０でないので、論理積素子２０８は０を
出力し、論理和素子２０９の入力ｂには０が入力され
る。論理和素子２０９は入力ａと入力ｂの論理和を出力
するので、論理和素子２０９から出力される値は入力ａ
すなわちＤ₀’’’と等しい。すなわちＤ₀’’’＝０な
らば０を、またＤ₀’’’＝１ならば１を出力する。論
理和素子２０９の出力は、３ステート出力バッファ２０
７のイネーブルＥに入力される。３ステート出力バッフ
ァ２０７は、Ｅ＝１ならば入力であるＤ₀’’’を出力
し、Ｅ＝０ならば出力はハイインピーダンスとなって入
力を出力しない。従って、Ｄ₀’’’＝１であれば、す
なわち入力のＭＳＢがＤ₁であれば、Ｅ＝１となり、３
ステート出力バッファ２０７は１を出力し、Ｄ₀’’’
＝０であれば、すなわち入力のＭＳＢがＤ１以外であれ
ば、Ｅ＝０となり、３ステート出力バッファ２０７の出
力はハイインピーダンスとなって入力を出力しない。

【００６１】一例として、２乗回路の入力が１０１１
（１１）の場合について説明する。Ｄ₃＝１であるか
ら、論理積ゲート２０１はＤ₀’、Ｄ₁’、Ｄ₂’を全て
０として出力する。Ｄ₂’＝０であるから、論理積ゲー
ト２０２はＤ₀’、Ｄ₁’をそのまま出力する。すなわち
Ｄ₀’’、Ｄ₁’’は共に０である。Ｄ₁’’＝０である
から、論理積ゲート２０３はＤ₀’’をそのまま、すな
わちＤ₀’’’＝０として出力する。また、２乗回路の
入力は０でないので、論理積素子２０８は０を出力す
る。論理和素子２０９はＤ₀’’’＝０と論理積素子２
０８の出力すなわち０の論理和である０を出力する。従
って、３ステート出力バッファ２０７のイネーブルＥは
０となり、出力はハイインピーダンスとなって入力
Ｄ₀’’’を出力しない。

【００６２】次に、２乗回路の入力データが０の場合に
ついて説明する。すなわち、論理和記号を＃とすれば、
Ｄ₀＃Ｄ₁＃Ｄ₂＃Ｄ₃＝０である。このとき、論理積素子
２０８は論理和素子２０９の入力ｂに１を出力する。ま
た、加算器２０４、２０５、２０６のイネーブルＥはい
ずれも０となるため、出力はいずれもハイインピーダン
スとなって加算結果を出力しない。さらに、論理積ゲー
ト２０３の出力Ｄ₀’’’＝０であるので、３ステート
出力バッファ２０７及び論理和素子２０９の入力ａは共
に０となる。

【００６３】論理和素子２０９は、入力ａに入力された
論理積ゲート２０３の出力Ｄ₀’’’と、入力ｂに入力
された論理積素子２０８の出力との論理和を、３ステー
ト出力バッファ２０７のイネーブルＥに入力する。今、
論理積素子２０８は１を出力するため、論理和素子２０
９は論理積ゲート２０３の出力Ｄ₀’’’が０か１かに
かかわらず１を出力し、３ステート出力バッファ２０７
のイネーブルＥには１が入力される。従って、３ステー
ト出力バッファ２０７は入力Ｄ₀’’’＝０を、２乗回
路の出力として出力する。

【００６４】以上のように、２乗回路の入力データにお
けるＭＳＢがＤ₃ならば、すなわちＤ₃＝１ならば、加算
器２０４のみが加算を行なう。また、ＭＳＢがＤ₂なら
ば、すなわちＤ₃＝０で、かつＤ₂＝１ならば、加算器２
０５のみが加算を行なう。同様に、ＭＳＢがＤ₁なら
ば、すなわちＤ₃＝０、Ｄ₂＝０で、かつＤ₁＝１なら
ば、加算器２０６のみが加算を行なう。さらにＭＳＢが
Ｄ₀ならば、すなわちＤ₃＝０、Ｄ₂＝０、Ｄ₁＝０で、か
つＤ₀＝１ならば、３ステート出力バッファ２０７が１
を出力する。すなわち論理積ゲート２０１、２０２、２
０３及び３ステート出力バッファ２０７は、入力のＭＳ
Ｂ値抽出回路として動作する。そして２乗回路の入力デ
ータが０ならば３ステート出力バッファ２０７から０が
出力される。

【００６５】次に、２乗回路の入力のＭＳＢがＤ₃、す
なわちＤ₃＝１の場合の加算器２０４の動作を図を用い
て説明する。Ｄ₃＝１であるから２乗回路の入力データ
の数値は８以上１５以下であり、加算器２０４のみが加
算結果を出力する。図４（ａ）は加算器２０４の構成を
示す構成図である。図４（ａ）に示したように、加算器
２０４は７ビット加算器であり、入力ＡはＡ₀からＡ₆ま
での７個の入力（Ａ₀が最下位桁）がある。同様に、入
力ＢはＢ₀からＢ₆までの７個の入力（Ｂ₀が最下位桁）
がある。

【００６６】図４（ａ）に示すように、加算器２０４の
入力Ａには、Ａ₆にＤ₃＝１が入力され、Ａ₀からＡ₅まで
の６個の入力には０が入力される。すなわち、加算器２
０４の入力Ａには、ＭＳＢ値である８の２乗＝６４が入
力される。一方、加算器２０４の入力Ｂには、Ｂ₆、
Ｂ₅、Ｂ₄にそれぞれＤ₂、Ｄ₁、Ｄ₀が入力され、Ｂ₀から
Ｂ₃までの４個の入力には０が入力される。すなわち、
加算器２０４の入力Ｂには、２乗回路の入力データから
ＭＳＢ値である８を引いた値を２×８＝１６倍した値が
入力される。加算器２０４では入力Ａに入力される６４
と、入力Ｂに入力される入力データから８を引いた値の
１６倍を加算し、２乗回路の出力として出力する。従っ
て２乗回路の出力ｙは、２乗回路の入力ｘのＭＳＢ値ｘ
₁と、ｘからｘ₁を引いたＬＳＰ値ｘ₂を用いて次のよう
に表せる。 ｙ＝ｘ₁ ²＋２ｘ₁ｘ₂ （６）

【００６７】２乗回路の入力のＭＳＢがＤ２、すなわち
Ｄ₃＝０かつＤ₂＝１の場合の加算器２０５の動作を図を
用いて説明する。Ｄ₃＝０かつＤ₂＝１であるから２乗回
路の入力データの数値は４以上７以下であり、加算器２
０５のみが加算結果を出力する。図４（ｂ）は加算器２
０５の構成を示す構成図である。図４（ｂ）に示したよ
うに、加算器２０５は５ビット加算器であり、入力Ａは
Ａ₀からＡ₄までの５個の入力（Ａ₀が最下位桁）があ
る。同様に、入力ＢはＢ₀からＢ₄までの５個の入力（Ｂ
₀が最下位桁）がある。

【００６８】図４（ｂ）に示すように、加算器２０５の
入力Ａには、Ａ₄にＤ₂＝１が入力され、Ａ₀からＡ₃まで
の４個の入力には０が入力される。すなわち、加算器２
０５の入力Ａには、ＭＳＢ値である４の２乗＝１６が入
力される。一方、加算器２０５の入力Ｂには、Ｂ₄とＢ₃
にそれぞれＤ₁とＤ₀が入力され、Ｂ₀からＢ₂までの３個
の入力には０が入力される。すなわち、加算器２０５の
入力Ｂには、２乗回路の入力データからＭＳＢ値である
４を引いた値を２×４＝８倍した値が入力される。加算
器２０５では入力Ａに入力される１６と、入力Ｂに入力
される入力データから４を引いた値の８倍を加算し、２
乗回路の出力として出力する。従って２乗回路の出力ｙ
は、２乗回路の入力ｘのＭＳＢ値ｘ₁と、ｘからｘ₁を引
いたＬＳＰ値ｘ₂を用いて次のように表せる。 ｙ＝ｘ₁ ²＋２ｘ₁ｘ₂ （６）

【００６９】２乗回路の入力のＭＳＢがＤ₁、すなわち
Ｄ₃＝０かつＤ₂＝０かつＤ₁＝１の場合の加算器２０６
の動作を図を用いて説明する。Ｄ₃＝０かつＤ₂＝０かつ
Ｄ₁＝１であるから２乗回路の入力データの数値は２ま
たは３であり、加算器２０６のみが加算結果を出力す
る。図４（ｃ）は加算器２０６の構成を示す構成図であ
る。図４（ｃ）に示したように、加算器２０６は３ビッ
ト加算器であり、入力ＡはＡ₀からＡ₂までの３個の入力
（Ａ₀が最下位桁）がある。同様に、入力ＢはＢ₀からＢ
₂までの３個の入力（Ｂ₀が最下位桁）がある。

【００７０】図４（ｃ）に示すように、加算器２０６の
入力Ａには、Ａ₂にＤ₁＝１が入力され、Ａ₀とＡ₁には０
が入力される。すなわち、加算器２０６の入力Ａには、
ＭＳＢ値である２の２乗＝４が入力される。一方、加算
器２０６の入力Ｂには、Ｂ₂にＤ₀が入力され、Ｂ₀とＢ₁
には０が入力される。すなわち、加算器２０６の入力Ｂ
には、２乗回路の入力データからＭＳＢ値である２を引
いた値を２×２＝４倍した値が入力される。加算器２０
６では入力Ａに入力される４と、入力Ｂに入力される入
力データから２を引いた値の４倍を加算し、２乗回路の
出力として出力する。従って２乗回路の出力ｙは、２乗
回路の入力ｘのＭＳＢ値ｘ₁と、ｘからｘ₁を引いたＬＳ
Ｐ値ｘ₂を用いて次のように表せる。 ｙ＝ｘ₁ ²＋２ｘ₁ｘ₂ （６）

【００７１】一例として、２乗回路の入力が１０１１
（１１）の場合について説明する。この場合Ｄ₃＝１で
あるから、加算器２０４のみが加算結果を出力する。加
算器２０４の入力Ａには、８²＝６４が入力される。ま
た、加算器２０４の入力Ｂには１１−８＝３の１６倍、
すなわち４８が入力される。従って加算器２０４は６４
＋４８＝１１２を２乗回路の出力として出力する。

【００７２】以上のように、２乗回路の入力データのＭ
ＳＢ値を抽出して、ＭＳＢ値の２乗と、ＭＳＢ値に応じ
た下位ビットの倍数を加算器で加算して２乗値を求める
ことにより、従来よりも加算器の数を減らし、回路規模
の小さな２乗回路を得ることができる。

【００７３】実施の形態３．実施の形態２では、ＭＳＢ
値抽出回路として動作する論理積ゲートの入力毎に加算
器を持ち、１つの入力データに対してどれか１つの加算
器あるいは３ステート出力バッファが２乗結果を出力す
る構成としたが、これは必ずしも必要ではない。例え
ば、図５に示すように加算器の入力に対して３ステート
出力バッファゲートを用いる構成としてもよい。一般に
加算器に比べ３ステートバッファの方がゲート数は少な
いので、３ステートバッファゲートを加算器の代わりに
用いることで、回路規模を小さくすることができる。

【００７４】実施の形態３でも、実施の形態１と同様に
ｙ＝ｘ²をｘ＝ｘ₁＋ｘ₂とおくことによって、ｙ≒ｘ₁ ²
＋２ｘ₁ｘ₂と近似した値を求める。以下、一例として入
力のビット数が４ビットの場合について、図を用いて実
施の形態３について説明する。図５は、実施の形態３に
おける２乗回路の構成を示す構成図であり、５０１、５
０２、５０３、５０４は３ステート出力バッファゲー
ト、５０５は加算器である。なお、図２と同一又は相当
部分については、同一番号を付して説明は省略する。

【００７５】次に回路の動作について説明する。実施の
形態２と同様に、図５において、２乗回路に入力される
４ビットの信号を下位ビットから順にＤ₀、Ｄ₁、Ｄ₂、
Ｄ₃とする。このときＤ_i∈｛０、１｝である。まず、２
乗回路に入力されるデータが０でない場合について説明
する。

【００７６】実施の形態２と同様に、２乗回路に入力さ
れた４ビットのディジタル信号は論理積ゲート２０１に
入力される。論理積ゲート２０１では、Ｄ₃の反転と、
下位の３ビットとの論理積をとり、論理積ゲート２０２
に出力する。論理積ゲート２０２では、Ｄ₂’の反転
と、下位の２ビットとの論理積をとり、論理積ゲート２
０３に出力する。論理積ゲート２０３では、Ｄ₁’’の
反転と、Ｄ₀との論理積をとり、３ステート出力バッフ
ァゲート３０４に出力する。すなわち、実施の形態２と
同様に、論理積ゲート２０１、２０２、２０３は、２乗
回路入力データのＭＳＢ値抽出回路として動作する。

【００７７】３ステート出力バッファゲート５０１の動
作を説明する。２乗回路の入力データは、論理積ゲート
２０１の他、３ステート出力バッファゲート５０１にも
入力される。Ｄ₀、Ｄ₁、Ｄ₂、Ｄ₃は３ステート出力バッ
ファゲート５０１のＩ₀、Ｉ₁、Ｉ₂、Ｉ₃へ、それぞれ入
力される。３ステート出力バッファゲート５０１には、
加算器５０５の使用しない入力を０にするために、０が
入力Ｇ₁に入力される。具体的にはＧ₁を接地する。ま
た、入力された４ビットの入力データのうちＤ₃は、３
ステート出力バッファゲート５０１のイネーブルＥにも
入力される。３ステート出力バッファゲート５０１はＥ
＝Ｄ₃＝１ならば入力をそのまま出力し、Ｅ＝Ｄ₃＝０な
らば出力はハイインピーダンスとなって入力を出力しな
い。従って３ステート出力バッファゲート５０１は、Ｄ
₃が１ならばＤ₀、Ｄ₁、Ｄ₂、Ｄ₃、Ｇ₁（＝０）を加算器
５０５に出力し、Ｄ₃が０ならば、出力はハイインピー
ダンスとなって、入力であるＤ₀、Ｄ₁、Ｄ₂、Ｄ₃、Ｇ₁
（＝０）を加算器５０５に出力しない。

【００７８】このことを図を用いて説明する。図６
（ａ）は３ステート出力バッファゲート５０１の構成を
示す構成図であり、６０１、６０２、６０３、６０４、
６０５は３ステート出力バッファである。３ステート出
力バッファゲート５０１のＥは、３ステート出力バッフ
ァ６０１、６０２、６０３、６０４、６０５のイネーブ
ルＥに接続される。３ステート出力バッファゲート５０
１のＧ₁、Ｉ₀、Ｉ₁、Ｉ₂、Ｉ₃は、それぞれ３ステート
出力バッファ６０５、６０４、６０３、６０２、６０１
に接続されている。従って６０５、６０４、６０３、６
０２、６０１には、それぞれ０、Ｄ₀、Ｄ₁、Ｄ₂、Ｄ₃が
入力される。また、Ｏ_g、Ｏ₀、Ｏ₁、Ｏ₂、Ｏ₃には、そ
れぞれ３ステート出力バッファ６０５、６０４、６０
３、６０２、６０１の出力が接続されている。

【００７９】３ステート出力バッファ６０１、６０２、
６０３、６０４、６０５のイネーブルＥにはＤ₃が入力
され、Ｅ＝Ｄ₃＝１ならば３ステート出力バッファ６０
５、６０４、６０３、６０２、６０１は、それぞれＧ₁
（＝０）、Ｄ₀、Ｄ₁、Ｄ₂、Ｄ_３を出力し、Ｅ＝Ｄ_３＝
０ならば３ステート出力バッファ６０５、６０４、６０
３、６０２、６０１の各出力は全てハイインピーダンス
となって信号を出力しない。３ステート出力バッファ５
０１の入出力表を、図６（ａ）とともに示す。

【００８０】一例として、２乗回路の入力が１０１１
（１１）の場合について説明する。Ｄ₃＝１であるか
ら、３ステート出力バッファゲート５０１はＤ₀、Ｄ₁、
Ｄ₂、Ｄ₃、Ｇ₁（＝０）を、加算器５０５に出力する。

【００８１】次に、３ステート出力バッファゲート５０
２の動作を説明する。論理積ゲート２０１から出力され
るＤ₀’、Ｄ₁’、Ｄ₂’は、論理積ゲート２０２の他、
３ステート出力バッファゲート５０２にも入力される。
Ｄ₀’、Ｄ₁’、Ｄ₂’は３ステート出力バッファゲート
５０２のＩ₀、Ｉ₁、Ｉ₂へ、それぞれ入力される。３ス
テート出力バッファゲート５０２には、加算器５０５の
使用しない入力を０にするために、０が入力Ｇ₂に入力
される。具体的にはＧ₂を接地する。また、３ステート
出力バッファゲート５０２の入力のうちＤ₂’は、３ス
テート出力バッファゲート５０２のイネーブルＥにも入
力される。３ステート出力バッファゲート５０２はＥ＝
Ｄ₂’＝１ならば入力をそのまま出力し、Ｅ＝Ｄ₂’＝０
ならば出力はハイインピーダンスとなって入力を出力し
ない。従って３ステート出力バッファゲート５０２は、
Ｄ₂’が１ならばＤ₀’、Ｄ₁’、Ｄ₂’、Ｇ₂（＝０）を
加算器５０５に出力し、Ｄ₂’が０ならば、出力はハイ
インピーダンスとなって、入力であるＤ₀、Ｄ₁、Ｄ₂、
Ｇ₂（＝０）を加算器５０５に出力しない。

【００８２】このことを図を用いて説明する。図６
（ｂ）は３ステート出力バッファゲート５０２の構成を
示す構成図であり、６０６、６０７、６０８、６０９は
３ステート出力バッファである。３ステート出力バッフ
ァゲート５０２のＥは、３ステート出力バッファ６０
６、６０７、６０８、６０９のイネーブルＥに接続され
る。３ステート出力バッファゲート５０２のＧ₂、Ｉ₀、
Ｉ₁、Ｉ₂は、それぞれ３ステート出力バッファ６０９、
６０８、６０７、６０６に接続されている。従って６０
９、６０８、６０７、６０６には、それぞれ０、
Ｄ₀’、Ｄ₁’、Ｄ₂’が入力される。また、Ｏ_g、Ｏ₀、
Ｏ₁、Ｏ₂には、それぞれ３ステート出力バッファ６０
９、６０８、６０７、６０６の出力が接続されている。

【００８３】３ステート出力バッファ６０６、６０７、
６０８、６０９のイネーブルＥにはＤ₂’が入力され、
Ｅ＝Ｄ₂’＝１ならば３ステート出力バッファ６０９、
６０８、６０７、６０６は、それぞれＧ₂（＝０）、
Ｄ₀’、Ｄ₁’、Ｄ₂’を出力し、Ｅ＝Ｄ₂’＝０ならば３
ステート出力バッファ６０９、６０８、６０７、６０６
の各出力は全てハイインピーダンスとなって信号を出力
しない。３ステート出力バッファ５０２の入出力表を、
図６（ｂ）とともに示す。

【００８４】一例として、２乗回路の入力が１０１１
（１１）の場合について説明する。Ｄ₃＝１であるか
ら、論理積ゲート２０１はＤ₀’、Ｄ₁’、Ｄ₂’を全て
０として出力する。Ｄ₂’＝０であるから、３ステート
出力バッファゲート５０２のイネーブルＥには０が入力
される。従って３ステート出力バッファゲート５０２の
出力はハイインピーダンスとなって、入力である
Ｄ₀’、Ｄ₁’、Ｄ₂’、Ｇ₂（＝０）を加算器５０５に出
力しない。

【００８５】次に、３ステート出力バッファゲート５０
３の動作を説明する。論理積ゲート２０２から出力され
るＤ₀’’、Ｄ₁’’は、論理積ゲート２０３の他、３ス
テート出力バッファゲート５０３にも入力される。
Ｄ₀’’、Ｄ₁’’は３ステート出力バッファゲート５０
３のＩ₀、Ｉ₁へ、それぞれ入力される。３ステート出力
バッファゲート５０３には、加算器５０５の使用しない
入力を０にするために、０が入力Ｇ₃に入力される。具
体的にはＧ₃を接地する。また、３ステート出力バッフ
ァゲート５０３の入力のうちＤ₁’’は、３ステート出
力バッファゲート５０３のイネーブルＥにも入力され
る。３ステート出力バッファゲート５０３はＥ＝
Ｄ₁’’＝１ならば入力をそのまま出力し、Ｅ＝Ｄ₁’’
＝０ならば出力はハイインピーダンスとなって入力を出
力しない。従って３ステート出力バッファゲート５０３
は、Ｄ₁’’が１ならばＤ₀’’、Ｄ₁’’、Ｇ₃（＝０）
を加算器５０５に出力し、Ｄ₁’’が０ならば、出力は
ハイインピーダンスとなって、入力であるＤ₀’’、
Ｄ₁’’、Ｇ₃（＝０）を加算器５０５に出力しない。

【００８６】このことを図を用いて説明する。図６
（ｃ）は３ステート出力バッファゲート５０３の構成を
示す構成図であり、６１０、６１１、６１２は３ステー
ト出力バッファである。３ステート出力バッファゲート
５０３のＥは、３ステート出力バッファ６１０、６１
１、６１２のイネーブルＥに接続される。３ステート出
力バッファゲート５０３のＧ₃、Ｉ₀、Ｉ₁は、それぞれ
３ステート出力バッファ６１２、６１１、６１０に接続
されている。従って６１２、６１１、６１０には、それ
ぞれ０、Ｄ₀’’、Ｄ₁’’が入力される。また、Ｏ_g、
Ｏ₀、Ｏ₁には、それぞれ３ステート出力バッファ６１
２、６１１、６１０の出力が接続されている。

【００８７】３ステート出力バッファ６１０、６１１、
６１２のイネーブルＥにはＤ₁’’が入力され、Ｅ＝
Ｄ₁’’＝１ならば３ステート出力バッファ６１２、６
１１、６１０は、それぞれＧ₃（＝０）、Ｄ₀’’、
Ｄ₁’’を出力し、Ｅ＝Ｄ₁’’＝０ならば３ステート出
力バッファ６１０、６１１、６１２の各出力は全てハイ
インピーダンスとなって信号を出力しない。３ステート
出力バッファ５０３の入出力表を、図６（ｃ）とともに
示す。

【００８８】一例として、２乗回路の入力が１０１１
（１１）の場合について説明する。Ｄ₃＝１であるか
ら、論理積ゲート２０１はＤ₀’、Ｄ₁’、Ｄ₂’を全て
０として出力する。Ｄ₂’＝０であるから、論理積ゲー
ト２０２はＤ₀’、Ｄ₁’をそのまま、すなわち
Ｄ₀’’、Ｄ₁’’を共に０として出力する。Ｄ₁’’＝
０であるから、３ステート出力バッファゲート５０３の
イネーブルＥには０が入力される。従って３ステート出
力バッファゲート５０３の出力はハイインピーダンスと
なって、入力であるＤ₀’’、Ｄ₁’’、Ｇ₃（＝０）を
加算器５０５に出力しない。

【００８９】次に、３ステート出力バッファゲート５０
４の動作を説明する。論理積ゲート２０３から出力され
るＤ₀’’’は、３ステート出力バッファゲート５０４
に入力される。Ｄ₀’’’、は３ステート出力バッファ
ゲート５０４のＩ₀へ入力される。３ステート出力バッ
ファゲート５０４には、加算器５０５の使用しない入力
を０にするために、入力０がＧ₄に入力される。具体的
にはＧ₄を接地する。また、３ステート出力バッファゲ
ート５０４に入力されるＤ₀’’’は、論理和素子２０
９の入力ａにも入力される。ところで今、２乗回路の入
力は０でないので、論理積素子２０８は０を出力し、論
理和素子２０９の入力ｂには０が入力される。論理和素
子２０９は入力ａと入力ｂの論理和を出力するので、論
理和素子２０９から出力される値はＤ₀’’’と等し
い。すなわち、Ｄ₀’’’＝０ならば０を出力し、Ｄ₀＝
１ならば１を出力する。論理和素子２０９の出力は、３
ステート出力バッファゲート５０４のイネーブルＥに入
力される。３ステートバッファゲート５０４はＥ＝１な
らば入力をそのまま出力し、Ｅ＝０ならば出力はハイイ
ンピーダンスとなって入力を出力しない。従って、３ス
テート出力バッファゲート５０４は、Ｄ₀’’’＝１な
らばＤ₀’’’、Ｇ₄（＝０）を加算器５０５に出力し、
Ｄ₀’’’＝０ならば、出力はハイインピーダンスとな
って、入力であるＤ₀、Ｇ₄（＝０）を加算器５０５に出
力しない。

【００９０】このことを図を用いて説明する。図６
（ｄ）は３ステート出力バッファゲート５０４の構成を
示す構成図であり、６１３、６１４は３ステート出力バ
ッファである。３ステート出力バッファゲート５０４の
Ｅは、３ステート出力バッファ６１３、６１４のイネー
ブルＥに接続される。３ステート出力バッファゲート５
０４のＧ₄、Ｉ₀は、それぞれ３ステート出力バッファ６
１４、６１３に接続されている。従って６１４、６１３
には、それぞれ０、Ｄ₀’’’が入力される。また、
Ｏ_g、Ｏ₀には、それぞれ３ステート出力バッファ６１
４、６１３の出力が接続されている。

【００９１】３ステート出力バッファ６１３、６１４の
イネーブルＥには論理和素子２０９の出力が入力され、
Ｅ＝１ならば３ステート出力バッファ６１４、６１３
は、それぞれＧ₄（＝０）、Ｄ₀’’’を出力し、Ｅ＝０
ならば３ステート出力バッファ６１３、６１４の各出力
は全てハイインピーダンスとなって信号を出力しない。
３ステート出力バッファ５０４の入出力表を、図６
（ｄ）とともに示す。

【００９２】一例として、２乗回路の入力が１０１１
（１１）の場合について説明する。Ｄ₃＝１であるか
ら、論理積ゲート２０１はＤ₀、Ｄ₁、Ｄ₂を全て０とし
て出力し、このためＤ₂＝０であるから、論理積ゲート
２０２はＤ₀、Ｄ₁をそのまま、すなわちＤ₀、Ｄ₁を共に
０として出力する。さらにＤ₁＝０であるから、論理積
ゲート２０３はＤ₀をそのまま、すなわちＤ₀＝０として
出力する。すると論理和素子２０９の入力ａには０が入
力される。このとき論理和素子２０９は、Ｄ₀＝０と論
理積素子２０８から入力される０との論理和すなわち０
を、３ステート出力バッファゲート５０４のイネーブル
Ｅに入力する。従って３ステート出力バッファゲート５
０４の出力はハイインピーダンスとなって、入力である
Ｄ₀、Ｇ₄（＝０）を加算器５０５に出力しない。

【００９３】次に、加算器５０５の動作を図を用いて説
明する。図７は、３ステート出力バッファゲート５０
１、５０２、５０３、５０４と加算器５０５の接続を説
明する図であり、図５における３ステート出力バッファ
ゲート５０１、５０２、５０３、５０４と加算器５０５
を、入出力接続を含めて詳細に記した図である。図７に
示すように、加算器５０５は７ビット加算器であり、入
力ＡはＡ₀からＡ₆までの７個の入力（Ａ₀が最下位桁）
がある。同様に、入力ＢはＢ₀からＢ₆までの７個の入力
（Ｂ₀が最下位桁）がある。入力ＡのうちＡ₅、Ａ₃、Ａ₁
の入力を常に０とする。具体的にはＡ₅、Ａ₃、Ａ₁を接
地する。同様に入力Ｂのうち、Ｂ₁、Ｂ₀の入力を常に０
とする。具体的にはＢ₁、Ｂ₀を接地する。

【００９４】３ステート出力バッファゲート５０１、５
０２、５０３、５０４の出力と加算器５０５の接続を説
明する。３ステート出力バッファゲート５０１の出力の
うち、Ｏ₃は加算器５０５のＡ₆に接続される。またＯ₂
はＢ₆、Ｏ₁はＢ₅、Ｏ₀はＢ₄にそれぞれ接続される。ま
た、それ以外の加算器５０５の入力には３ステート出力
バッファゲート５０１のＯ_gが接続される。次に、３ス
テート出力バッファゲート５０２の出力のうち、Ｏ₂は
加算器５０５のＡ₄に接続される。またＯ₁はＢ₄、Ｏ₀は
Ｂ₃にそれぞれ接続される。また、それ以外の加算器５
０５の入力には３ステート出力バッファゲート５０２の
Ｏ_gが接続される。次に、３ステート出力バッファゲー
ト５０３の出力のうち、Ｏ₁は加算器５０５のＡ₂に接続
される。またＯ₀はＢ₂に接続される。また、それ以外の
加算器５０５の入力には３ステート出力バッファゲート
５０３のＯ_gが接続される。次に、３ステート出力バッ
ファゲート５０４の出力のうち、Ｏ₀は加算器５０５の
Ａ₀に接続される。また、それ以外の加算器５０５の入
力には３ステート出力バッファゲート５０４のＯ_gが接
続される。

【００９５】次に、２乗回路の入力のＭＳＢがＤ₃、す
なわちＤ₃＝１の場合の加算器５０５の動作を説明す
る。このとき２乗回路の入力データの数値は８以上１５
以下であり、３ステート出力バッファゲート５０１のみ
が入力を加算器５０５に出力する。加算器５０５の入力
Ａには、Ａ₆に３ステート出力バッファゲート５０１か
ら出力されるＤ₃が入力される。Ａ₁、Ａ₃、Ａ₅は接地さ
れており、入力は０である。またＡ₀、Ａ₂、Ａ₄は３ス
テート出力バッファゲート５０１のＧ₁（＝０）が入力
されるため、入力は０である。すなわち、加算器５０５
の入力Ａには、８２＝６４が入力される。一方、加算器
５０５の入力Ｂには、Ｂ₆、Ｂ₅、Ｂ₄にそれぞれＤ₂、Ｄ
₁、Ｄ₀が入力される。Ｂ₀、Ｂ₁は接地されており、入力
は０である。またＢ₂、Ｂ₃は３ステート出力バッファゲ
ート５０１の出力Ｇ₁（＝０）が入力されるため、入力
は０である。すなわちＢ₀、Ｂ₁、Ｂ₂、Ｂ₃が０であるこ
とから、加算器５０５の入力Ｂには、Ｄ₂、Ｄ₁、Ｄ₀で
表される２乗回路の入力データから８を引いた値の１６
倍が入力される。加算器５０５は入力Ａに入力される６
４と、入力Ｂに入力される入力データから８を引いた値
の１６倍を加算し、２乗回路の出力として出力する。

【００９６】次に、２乗回路の入力のＭＳＢがＤ₂、す
なわちＤ₃＝０で、Ｄ₂＝１の場合の加算器５０５の動作
を説明する。このとき２乗回路の入力データの数値は４
以上７以下であり、３ステート出力バッファゲート５０
２のみが入力を加算器５０５に出力する。加算器５０５
の入力Ａには、Ａ₄に３ステート出力バッファゲート５
０２から出力されるＤ₂が入力される。Ａ₁、Ａ₃、Ａ₅は
接地されており、入力は０である。またＡ₀、Ａ₂、Ａ₆
は３ステート出力バッファゲート５０２の出力Ｇ₂（＝
０）が入力されるため、入力は０である。すなわち、加
算器５０５の入力Ａには、４２＝１６が入力される。一
方、加算器５０５の入力Ｂには、Ｂ₄、Ｂ₃にそれぞれＤ
₁、Ｄ₀が入力される。Ｂ₀、Ｂ₁は接地されており、入力
は０である。またＢ₂、Ｂ₅、Ｂ₆は３ステート出力バッ
ファゲート５０２の出力Ｇ₂（＝０）が入力されるた
め、入力は０である。すなわちＢ₀、Ｂ₁、Ｂ₂が０であ
ることから、加算器５０５の入力Ｂには、Ｄ₁、Ｄ₀で表
される２乗回路の入力データから４を引いた値の８倍が
入力される。加算器５０５は入力Ａに入力される１６
と、入力Ｂに入力される入力データから４を引いた値の
８倍を加算し、２乗回路の出力として出力する。

【００９７】次に、２乗回路の入力のＭＳＢがＤ₁、す
なわちＤ₃＝０、Ｄ₂＝０で、かつＤ₁＝１の場合の加算
器５０５の動作を説明する。このとき２乗回路の入力デ
ータの数値は２または３であり、３ステート出力バッフ
ァゲート５０３のみが入力を加算器５０５に出力する。
加算器５０５の入力Ａには、Ａ₂に３ステート出力バッ
ファゲート５０３から出力されるＤ₁が入力される。
Ａ₁、Ａ₃、Ａ₅は接地されており、入力は０である。ま
たＡ₀、Ａ₄、Ａ₆は３ステート出力バッファゲート５０
３の出力Ｇ₃（＝０）が入力されるため、入力は０であ
る。すなわち、加算器５０５の入力Ａには、２２＝４が
入力される。一方、加算器５０５の入力Ｂには、Ｂ₂に
Ｄ₀が入力される。Ｂ₀、Ｂ₁は接地されており、入力は
０である。またＢ₃、Ｂ₄、Ｂ₅、Ｂ₆は３ステート出力バ
ッファゲート５０３の出力Ｇ₃（＝０）が入力されるた
め、入力は０である。すなわちＢ₀、Ｂ₁が０であること
から、加算器５０５の入力Ｂには、Ｄ₀で表される２乗
回路の入力データから２を引いた値の４倍が入力され
る。加算器５０５は入力Ａに入力される４と、入力Ｂに
入力される入力データから２を引いた値の４倍を加算
し、２乗回路の出力として出力する。

【００９８】一例として、２乗回路の入力が１０１１
（１１）の場合について説明する。この場合Ｄ₀＝１で
あるから、３ステート出力バッファゲート５０１のみが
加算器５０５に入力する。加算器５０５の入力Ａには、
８２＝６４が入力される。また、加算器５０５の入力Ｂ
には、１１−８＝３の１６倍、すなわち４８が入力され
る。従って加算器５０５は６４＋４８＝１１２を２乗回
路の出力として出力する。

【００９９】以上のように、２乗回路の入力データのＭ
ＳＢを抽出して、ＭＳＢの２乗と、ＭＳＢに応じた下位
ビットの倍数を加算器で加算して２乗値を求めることに
より、従来よりも加算器の数を減らすことができる。さ
らに、３ステート出力バッファゲートを用いて加算器の
数を減らすことにより、回路規模の小さな２乗回路を得
ることができる。

【０１００】実施の形態４．実施の形態１では、ＭＳＢ
値抽出回路を用いて入力データのＭＳＢ値を求め、入力
データをＭＳＢ値とＬＳＰ値に分割して演算を行なう構
成とした。本実施の形態４では、ＬＳＰ値に対してさら
にＭＳＢ値を抽出し、ＭＳＢ値とＬＳＰ値に分割して演
算を行い、加算することで、出力の誤差を小さくする。

【０１０１】本実施の形態４における２乗回路で求める
値について説明する。２乗回路は入力データの数値の２
乗の数値のデータを出力する回路である。入力データを
ｘ、出力データをｙとすると、ｘとｙの関係は次の式で
表せる。 ｙ＝ｘ² （１） 上式において、ｘをｘ₁とｘ₂の和で表すものとする。す
なわち ｘ＝ｘ₁＋ｘ₂ （２） が成立する。式（２）を代入すると、式（１）は次のよ
うに書き表せる。 ｙ＝（ｘ₁＋ｘ₂）² ＝ｘ₁ ²＋２ｘ₁ｘ₂＋ｘ₂ ² （３） 実施の形態１では、ｘ₁＞ｘ₂が成り立つようにｘ₁とｘ₂
を選ぶことで、式（３）においてｘ₂ ²を無視した値を求
めた。実施の形態４では、ｘ₁＞ｘ₂が成り立つようにｘ
₁とｘ₂を選び、さらにｘ₁をｘ₃とｘ₄の和で表すものと
する。すなわち ｘ₂＝ｘ₃＋ｘ₄ （７） が成立する。式（７）を代入すると、式（３）は次のよ
うに書き表せる。 ｙ＝ｘ₁ ²＋２ｘ₁ｘ₂＋ｘ₂ ² ＝ｘ₁ ²＋２ｘ₁ｘ₂＋ｘ₃ ²＋２ｘ₃ｘ₄＋ｘ₄ ² （３）’ ここで、ｘ₃＞ｘ₄が成り立つならば、それぞれを２乗し
たｘ₃ ²、ｘ₄ ²の間には次の関係が成立する。 ｘ₃ ²≫ｘ₄ ² （８） 式（８）の関係を用いると、式（３）’は次のように変
形できる。 ｙ＝ｘ₁ ²＋２ｘ₁ｘ₂＋ｘ₃ ²＋２ｘ₃ｘ₄＋ｘ₄ ² ≒ｘ₁ ²＋２ｘ₁ｘ₂＋ｘ₃ ²＋２ｘ₃ｘ₄ （９） すなわち、ｘ₃＞ｘ₄が成り立つようにｘ₃とｘ₄を選べ
ば、２乗出力データｙに対するｘ₄ ²の寄与を無視でき
る。本実施の形態４では式（９）の右辺を２乗回路の出
力として求める。以下、図を用いて実施の形態４につい
て説明する。図８は、実施の形態４における２乗回路の
構成を示す構成図であり、図８において、８０１はＭＳ
Ｂ値抽出回路、８０２は左ビットシフト回路、８０３は
加算器、８０４は左ビットシフト回路、８０５は加算器
である。また、図１と同一または相当部分については同
一符号を付してその説明は省略する。

【０１０２】次に回路の動作について説明する。図８に
おいて、実施の形態１と同様にディジタルの入力データ
は２乗回路に入力されると、ＭＳＢ値抽出回路１０１に
入力されてＭＳＢ値が抽出される。２乗回路の入力デー
タｘの数値が２^m≦ｘ≦２^m+1−１（ｍは負でない整数）
の範囲である場合、ｍビット目がＭＳＢである。この場
合、ＭＳＢ値抽出回路１０１はｍビット目が１である２
^mを抽出して出力する。以下、入力ｘのＭＳＢ値である
２^mをｘ₁、ｘから２^mを引いたＬＳＰ値ｘ−２^mすなわち
ｘ−ｘ₁をｘ₂とする。すなわち、ｘ、ｘ₁、ｘ₂の間には
以下の関係が成立する。 ｘ＝ｘ₁＋ｘ₂ （６）

【０１０３】一例として、入力データｘ＝１４の場合を
考える。２進数で表すと１４は１１１０（１４）であ
る。ｘはＭＳＢである１０００（８）と、入力データ１
１１０（１４）からＭＳＢ値１０００（８）を引いたＬ
ＳＰ値１１０（６）に分けることができる。ＭＳＢ値抽
出回路１０１は３ビット目が１である１０００（８）を
抽出して出力する。

【０１０４】ＭＳＢ値抽出回路１０１は入力データｘの
ＭＳＢ値であるｘ₁すなわち２^mを出力する。ＭＳＢ値抽
出回路１０１から出力されたｘ₁は左ビットシフト回路
１０２に入力される。また、ｘ₁は左ビットシフト回路
１０２のシフト入力Ｓにも入力される。左ビットシフト
回路１０２に入力されたｘ₁は、シフト入力Ｓで指定さ
れる桁だけ左ビットシフトされる。シフト入力Ｓにはｍ
ビット目が１のｘ₁が入力されているので、ｘ₁はｍビッ
トだけ左ビットシフトされ、ｘ₁’を出力する。ここ
で、ｘ₁’は２^mをｍビットシフトした値であるから２^2m
に等しい。すなわちｘ₁’＝ｘ₁ ²である。左ビットシフ
ト回路１０２はｘ₁すなわち２^mを２乗して、ｘ₁ ²すなわ
ち２^2mを加算器８０５に出力する。

【０１０５】入力データｘ＝１４の場合の左ビットシフ
ト回路１０２の動作を説明する。ＭＳＢ値抽出回路１０
１から出力された、入力データｘのＭＳＢ値である１０
００（８）は、左ビットシフト回路１０２で３ビットだ
け左ビットシフトされる。ここで、１０００（８）は３
ビット目だけが１であるから、１０００（８）の３ビッ
トシフトは２乗操作に等しい。ビットシフトされた値１
００００００（６４）は、左ビットシフト回路１０２の
出力として加算器８０５に入力される。

【０１０６】ＭＳＢ値抽出回路１０１から出力される入
力データｘのＭＳＢ値であるｘ₁すなわち２^mは、加算器
１０３にも入力される。加算器１０３は入力データｘか
らｘ₁を減算し、ｘ−ｘ₁すなわちＬＳＰ値であるｘ₂を
左ビットシフト回路１０４に出力する。

【０１０７】入力データｘ＝１４の場合の加算器１０３
の動作を説明する。加算器１０３は、ＭＳＢ値抽出回路
１０１から出力された入力データｘのＭＳＢ値である１
０００（８）を、入力データｘ＝１１１０（１４）から
減算し、入力データｘのＬＳＰ値である１１０（６）を
左ビットシフト回路１０４に出力する。

【０１０８】左ビットシフト回路１０４には、加算器１
０３の出力である入力データｘのＬＳＰ値ｘ₂が入力さ
れる。また、左ビットシフト回路１０４のシフト入力Ｓ
にはＭＳＢ値抽出回路１０１から出力される入力データ
ｘのＭＳＢ値であるｘ₁が入力される。左ビットシフト
回路１０４に入力されたｘ₂は、シフト入力Ｓで指定さ
れる値に１を加えた桁だけ左ビットシフトされる。シフ
ト入力Ｓにはｍビット目が１のｘ₁が入力されているの
で、ｘ₂は（ｍ＋１）ビットだけ左ビットシフトされ
る。ここで左ｍビットシフトはｘ₁倍に相当し、１ビッ
トシフトは２倍に相当する。すなわち、左ビットシフト
回路１０４におけるｘ２の左（ｍ＋１）ビットシフト
は、２ｘ₁ｘ₂を導出する操作に等しい。左ビットシフト
回路１０４は、２ｘ₁ｘ₂を加算器８０５に出力する。

【０１０９】入力データｘ＝１４の場合の左ビットシフ
ト回路１０４の動作を説明する。加算器１０３から出力
された入力データｘのＬＳＰ値である１１０（６）は、
３＋１＝４ビットだけビットシフトされる。ここで、４
ビットシフトは２４＝１６倍の操作に等しく、２×ｘ₁
（８）×ｘ₂（６）＝９６が導出される。ビットシフト
された値は１１０００００（９６）であり、左ビットシ
フト回路１０４の出力として加算器１０５に出力され
る。

【０１１０】加算器１０３から出力される入力データｘ
のＬＳＰ値ｘ₂は、ＭＳＢ値抽出回路８０１にも入力さ
れてＭＳＢ値が抽出される。入力データｘのＬＳＰ値ｘ
₂の数値が２ⁿ≦ｘ≦２ⁿ⁺¹−１（ｎは負でない整数、ｍ
＞ｎ）の範囲である場合、ｎビット目がＭＳＢである。
この場合、ＭＳＢ値抽出回路８０１はｎビット目が１で
ある２ⁿを抽出して出力する。以下、入力データｘのＬ
ＳＰ値ｘ₂のＭＳＢ値である２ⁿをｘ₃、ｘ₂から２ⁿを引
いたｘ₂−２ⁿすなわちｘ₂−ｘ₃をｘ₄とする。すなわ
ち、ｘ₂、ｘ₃、ｘ₄の間には以下の関係が成立する。 ｘ₂＝ｘ₃＋ｘ₄ （７）

【０１１１】入力データｘ＝１４の場合のＭＳＢ値抽出
回路８０１の動作を説明する。入力データｘのＬＳＰ値
である１１０（６）は、ＭＳＢ値である１００（４）
と、１１０（６）から１００（４）を引いたＬＳＰ値１
０（２）に分けることができる。ＭＳＢ値抽出回路８０
１は２ビット目が１である１００（４）を抽出して出力
する。

【０１１２】ＭＳＢ値抽出回路８０１はｘ₂のＭＳＢ値
であるｘ₃すなわち２ⁿを出力する。ＭＳＢ値抽出回路８
０１から出力されたｘ₃は左ビットシフト回路８０２に
入力される。また、ｘ₃は左ビットシフト回路８０２の
シフト入力Ｓにも入力される。左ビットシフト回路８０
２に入力されたｘ₃は、シフト入力Ｓで指定される桁だ
け左ビットシフトされる。シフト入力Ｓにはｎビット目
が１のｘ₃が入力されているので、ｘ₃はｎビットだけ左
ビットシフトされ、ｘ₃’を出力する。ここで、ｘ₃’は
２ⁿを左ｎビットシフトした値であるから２²ⁿに等し
い。すなわちｘ₃’＝ｘ₃２である。左ビットシフト回路
８０２はｘ₃すなわち２ⁿを２乗して、ｘ₃ ²すなわち２²ⁿ
を加算器８０５に出力する。

【０１１３】入力データｘ＝１４の場合の左ビットシフ
ト回路８０２の動作を説明する。ＭＳＢ値抽出回路８０
１から出力された、入力データｘのＬＳＰ値ｘ２のＭＳ
Ｂ値である１００（４）は、左ビットシフト回路８０２
で２ビットだけ左ビットシフトされる。ここで、１００
（４）は２ビット目だけが１であるから、１００（４）
の左２ビットシフトは２乗操作に等しい。ビットシフト
された出力１００００（１６）は、左ビットシフト回路
８０２の出力として加算器８０５に入力される。

【０１１４】ＭＳＢ値抽出回路８０１から出力されるｘ
₂のＭＳＢ値であるｘ₃すなわち２ⁿは、加算器８０３に
も入力される。加算器８０３は入力データｘのＬＳＰ値
ｘ₂からｘ₃を減算し、ｘ₂−ｘ₃すなわちｘ₄を左ビット
シフト回路８０４に出力する。

【０１１５】入力データｘ＝１４の場合の加算器８０３
の動作を説明する。加算器８０３は、ＭＳＢ値抽出回路
８０１から出力されたｘ₂のＭＳＢ値である１００
（４）を、加算器６０３の入力である１１０（６）から
減算し、ｘ₂のＬＳＰ値である１０（２）を左ビットシ
フト回路８０４に出力する。

【０１１６】左ビットシフト回路８０４には、加算器８
０３の出力であるｘ₂のＬＳＰ値ｘ₄が入力される。ま
た、左ビットシフト回路８０４のシフト入力Ｓには、Ｍ
ＳＢ値抽出回路８０１から出力されるｘ₂のＭＳＢ値で
あるｘ₃が入力される。左ビットシフト回路８０４に入
力されたｘ₄は、シフト入力Ｓで指定される値に１を加
えた桁だけ左ビットシフトされる。シフト入力Ｓにはｎ
ビット目が１のｘ₃が入力されているので、ｘ₄は（ｎ＋
１）ビットだけ左ビットシフトされる。ここで左ｎビッ
トシフトはｘ３倍に相当し、１ビットシフトは２倍に相
当する。すなわち、左ビットシフト回路８０４における
ｘ₄の（ｎ＋１）ビットシフトは、２ｘ₃ｘ₄を導出する
操作に等しい。左ビットシフト回路８０４は、２ｘ₃ｘ₄
を加算器８０５に出力する。

【０１１７】入力データｘ＝１４の場合の左ビットシフ
ト回路８０４の動作を説明する。加算器８０３から出力
されたｘ₂のＬＳＰ値である１０（２）は、２＋１＝３
ビットだけビットシフトされる。ここで、３ビットシフ
トは２３＝８倍の操作に等しく、２×ｘ₃（４）×ｘ
₄（２）＝１６が導出される。左ビットシフトされた値
は１００００（１６）であり、左ビットシフト回路８０
４の出力として加算器８０５に出力される。

【０１１８】加算器８０５では、左ビットシフト回路１
０２から出力されるｘ₁ ²と左ビットシフト回路１０４か
ら出力される２ｘ₁ｘ₂と左ビットシフト回路８０２から
出力されるｘ₃ ²と左ビットシフト回路８０４から出力さ
れる２ｘ₃ｘ₄を加算し、２乗回路の出力として出力す
る。入力データｘ＝１４の場合、１００００００（６
４）と１１０００００（９６）と１００００（１６）と
１００００（１６）が加算されて、１１００００００
（１９２）が出力される。

【０１１９】図１７に、２乗回路の入出力のグラフを示
す。点線が理想値、実線が実施の形態４における２乗回
路の入出力、一点鎖線が実施の形態１における２乗回路
の入出力である。実施の形態４の方が出力の近似誤差が
少ないことがわかる。

【０１２０】以上のように、２乗回路の入力データをＭ
ＳＢ値とＬＳＰ値に分割して、それぞれに対しあらかじ
め定められた左ビットシフト演算を行なって部分積を求
め、さらにＬＳＰ値に対しても同様にＭＳＢ値とＬＳＰ
値に分割して、それぞれに対しあらかじめ定められた左
ビットシフト演算を行なって部分積を求め、これら４つ
の部分積を加算して２乗値を求めることにより、従来よ
りも加算器の数を減らして、遅延が少ない２乗回路を得
ることができる。またＬＳＰ値をさらに分割してビット
シフト演算を施して加算することで、より誤差の少ない
２乗回路を得ることができる。

【０１２１】実施の形態５．実施の形態１では入力デー
タをＭＳＢ値とＬＳＰ値に分割して、それぞれに対しあ
らかじめ定められた左ビットシフト演算を行なって部分
積を求め、２つの部分積を加算して２乗値を求める構成
とした。実施の形態５では、左ビットシフト回路に入力
するデータをデコーダでデコードし、デコーダ出力を左
ビットシフト回路で左ビットシフトして部分積を求め、
２つの部分積を加算して２乗値を求める構成として動作
を説明する。

【０１２２】実施の形態１では、ｙ＝ｘ²をｘ＝ｘ₁＋ｘ
₂とおき、ｙ≒ｘ₁ ²＋２ｘ₁ｘ₂と近似した。この場合、
近似誤差はｘ₂ ²である。２乗回路の入力データｘの数値
が２^m≦ｘ≦２^m+1−１（ｍは負でない整数）の範囲であ
る場合、ｍビット目がＭＳＢである。ここで実施の形態
１と同様に、ｘ₁をｘのＭＳＢ値とすれば、ｘ₂の最上位
ビットの値によって、近似誤差ｘ₂ ²の値は変動する。

【０１２３】例えば、もしｘ₂の最上位ビット、すなわ
ち（ｍ−１）ビット目が０であれば、ｘ₂はｘ₁／２より
小さい。ｘ₂＝ｘ₁／２の場合の近似誤差の割合、すなわ
ちｘ₂ ²／ｙは、次のように求められる。 ｘ₂ ²／ｙ＝（ｘ₁／２）²／（３ｘ₁／２）² ＝１／９ （１０） 従って（ｍ−１）ビット目が０の場合、近似誤差の割合
は１／９より小さくなる。

【０１２４】しかしながら、もしｘ₂の最上位ビット、
すなわち（ｍ−１）ビット目が１であれば、ｘ₂はｘ₁よ
り小さい。ｘ₂＝ｘ₁の場合の近似誤差の割合、すなわち
ｘ₂ ²／ｙは、次のように求められる。 ｘ₂ ²／ｙ＝ｘ₁ ²／（２ｘ₁）² ＝１／４ （１１） 従って（ｍ−１）ビット目が１の場合、近似誤差の割合
は１／４程度の大きな値を取りうる。

【０１２５】実施の形態５では、まずｙ＝ｘ²をｘ＝ｘ₁
＋ｘ₂とおくことによって、ｙ≒ｘ₁ ²＋２ｘ₁ｘ₂と近似
する。さらにｘ₂の最上位ビットにより表される数値を
ｘ₅とおき、ｘ₁ ²を（ｘ₁＋ｘ₅／２）×ｘ₁にデコードす
ることで、２乗回路の出力値ｙを次のように表す。 ｙ＝ｘ₁ ²＋２ｘ₁ｘ₂＋ｘ₁ｘ₅／２ （１２） 本実施の形態５では式（１２）の右辺を２乗回路の出力
として求める。式（１２）によれば、ｘ₂の最上位ビッ
トが０の場合、ｘ₅＝０より式（１２）の右辺第３項は
０となって実施の形態１で求めた値と一致するが、ｘ₂
の最上位ビットが１の場合、ｘ₅＝２^m-1より右辺第３項
の値である２^2(m-1)が出力に加えられ、実施の形態１に
比べて近似誤差を減らすことができる。以下、図を用い
て実施の形態５について説明する。図９は、実施の形態
５における２乗回路の構成を示す構成図であり、図９に
おいて、９０１はデコーダである。また、図１と同一ま
たは相当部分については同一符号を付してその説明は省
略する。

【０１２６】次に回路の動作について説明する。図９に
おいて、２値信号であるディジタルの入力データは２乗
回路に入力されると、ＭＳＢ値抽出回路１０１に入力さ
れてＭＳＢ値が抽出される。２乗回路の入力データｘの
数値が２^m≦ｘ≦２^m+1−１（ｍは負でない整数）の範囲
である場合、ｍビット目がＭＳＢである。この場合、Ｍ
ＳＢ値抽出回路１０１はｍビット目が１である２^mを抽
出して出力する。以下、入力データｘのＭＳＢ値である
２^mをｘ₁、ｘから２^mを引いたｘ−２^mすなわちＬＳＰ値
をｘ−ｘ₁をｘ₂とする。従って、ｘ、ｘ₁、ｘ₂の間には
以下の関係が成立する。 ｘ＝ｘ₁＋ｘ₂ （６）

【０１２７】一例として、入力データｘ＝１４の場合を
考える。２進数で表すと１４は１１１０（１４）であ
る。ｘはＭＳＢ値である１０００（８）と、入力データ
１１１０（１４）からＭＳＢ値１０００（８）を引いた
ＬＳＰ値１１０（６）に分けることができる。ＭＳＢ値
抽出回路１０１は３ビット目が１である１０００（８）
を抽出して出力する。

【０１２８】ＭＳＢ値抽出回路１０１は入力データｘの
ＭＳＢ値であるｘ₁すなわち２^mを出力する。ＭＳＢ値抽
出回路１０１から出力されるｘ₁は、デコーダ９０１に
入力されると共に加算器１０３にも入力される。加算器
１０３は入力データｘからｘ₁を減算し、ｘ−ｘ₁すなわ
ちｘ₂をデコーダ９０１に出力する。

【０１２９】入力データｘ＝１４の場合の加算器１０３
の動作を説明する。加算器１０３は、ＭＳＢ値抽出回路
１０１から出力された入力データｘのＭＳＢ値である１
０００（８）を、入力データｘである１１１０（１４）
から減算し、入力データｘのＬＳＰ値である１１０
（６）をデコーダ９０１に出力する。

【０１３０】ＭＳＢ値抽出回路１０１から出力される入
力データｘのＭＳＢ値であるｘ₁すなわち２^mと、加算器
１０３の出力であるｘ₂は、デコーダ９０１に入力され
てデコードされる。このことを図を用いて説明する。図
１０はデコーダ９０１の構成を示す構成図であり、１０
０１は最上位ビット抽出回路、１００２は右ビットシフ
ト回路、１００３は加算器である。

【０１３１】デコーダ９０１に入力されたｘ₂は、最上
位ビット抽出回路１００１に入力されて最上位ビットが
抽出される。ｘのＭＳＢはｍビット目であるので、ｘの
ＬＳＰ値であるｘ₂の最上位ビットは（ｍ−１）ビット
目である。（ｍ−１）ビット目が０であれば最上位ビッ
ト抽出回路１００１はｘ₅＝０を、また（ｍ−１）ビッ
ト目が１であれば最上位ビット抽出回路１００１はｘ₅
＝２^m-1を、右ビットシフト回路１００２に出力する。

【０１３２】最上位ビット抽出回路１００１から出力さ
れたｘ₅は、右ビットシフト回路１００２に入力されて
１ビットだけ右ビットシフトされる。従って右ビットシ
フト回路１００２から出力される値ｘ₅／２は、入力ｘ
の（ｍ−１）ビット目が０か１かにより、０かまたは２
^m-2となる。右ビットシフト回路１００２から出力され
るｘ₅／２は、加算器１００３に入力されてｘ₁と加算さ
れる。従って加算器１００３から出力される値（ｘ₁＋
ｘ₅／２）は、入力ｘの（ｍ−１）ビット目が０か１か
により、２^mかまたは２^m＋２^m-2となる。加算器１００
３の出力はデコーダ９０１の出力として左ビットシフト
回路１０２に入力される。

【０１３３】入力データｘ＝１４の場合のデコーダ９０
１の動作を説明する。入力データｘのＬＳＰ値である１
１０（６）の最上位ビットは１である。最上位ビット値
抽出回路１００１は２ビット目が１である１００（４）
を抽出して、右ビットシフト回路１００２に出力する。
右ビットシフト回路１００２は、最上位ビット抽出回路
１００１から出力された２ビット目が１である１００
（４）を１ビット右ビットシフトし、１０（２）を加算
器１００３に出力する。加算器１００３は、ＭＳＢ値抽
出回路１０１から出力された１０００（８）と、右ビッ
トシフト回路１００２から出力される１０（２）を加算
して、加算結果１０１０（１０）をデコーダ９０１の出
力として左ビットシフト回路１０２に出力する。

【０１３４】デコーダ９０１から出力された（ｘ₁＋ｘ₅
／２）は、左ビットシフト回路１０２に入力される。ま
た、ＭＳＢ値抽出回路１０１から出力されたｘ₁は、左
ビットシフト回路１０２のシフト入力Ｓにも入力され
る。左ビットシフト回路１０２に入力された（ｘ₁＋ｘ₅
／２）は、シフト入力Ｓで指定される桁だけ左ビットシ
フトされる。シフト入力Ｓにはｍビット目が１のｘ₁が
入力されているので、（ｘ₁＋ｘ₅／２）はｍビットだけ
左ビットシフトされ、ｘ₁’を出力する。ここで、ｘ₁’
は２^mかまたは２^m＋２^m-2をｍビットシフトした値であ
るから、２^2mかまたは２^2m＋２^2m-2に等しい。すなわち
ｘ₁’＝（ｘ₁ ²＋ｘ₁ｘ₅／２）である。左ビットシフト
回路１０２はｘ₁ ²すなわち２^2mと、ｘ₁ｘ₅／２すなわち
０かまたは２^m２^m-2の和を加算器１０５に出力する。

【０１３５】入力データｘ＝１４の場合のビットシフト
回路１０２の動作を説明する。デコーダ９０１から出力
された入力データｘのＭＳＢ値である１０００（８）
と、ＬＳＰ値の最上位ビットを１ビット右ビットシフト
した１０（２）の和である１０１０（１０）は、左ビッ
トシフト回路１０２で３ビット左ビットシフトされる。
左ビットシフトされた値１０１００００（８０）は、左
ビットシフト回路１０２の出力として加算器１０５に入
力される。

【０１３６】加算器１０３から出力される入力データｘ
のＬＳＰ値ｘ₂は、デコーダ９０１に入力されると共に
左ビットシフト回路１０４に入力される。また、左ビッ
トシフト回路１０４のシフト入力Ｓには、ＭＳＢ値抽出
回路１０１から出力される入力データｘのＭＳＢ値であ
るｘ₁が入力される。左ビットシフト回路１０４に入力
されたｘ₂は、シフト入力Ｓで指定される値に１を加え
た桁だけ左ビットシフトされる。シフト入力Ｓにはｍビ
ット目が１のｘ₁が入力されているので、ｘ₂は（ｍ＋
１）ビットだけ左ビットシフトされる。ここで左ｍビッ
トシフトはｘ₁倍に相当し、左１ビットシフトは２倍に
相当する。すなわち、左ビットシフト回路１０４におけ
るｘ₂の左（ｍ＋１）ビットシフトは、２ｘ₁ｘ₂を導出
する操作に等しい。左ビットシフト回路１０４は、２ｘ
₁ｘ₂を加算器１０５に出力する。

【０１３７】入力データｘ＝１４の場合の左ビットシフ
ト回路１０４の動作を説明する。加算器１０３から出力
された入力データｘのＬＳＰ値である１１０（６）は、
３＋１＝４ビットだけ左ビットシフトされる。ここで、
左４ビットシフトは２⁴＝１６倍の操作に等しく、２×
ｘ₁（８）×ｘ₂（６）＝９６が導出される。ビットシフ
トされた値は１１００００（９６）であり、ビットシフ
ト回路１０４の出力として加算器１０５に出力される。

【０１３８】加算器１０５では、左ビットシフト回路１
０２から出力されるｘ₁ ²＋ｘ₁ｘ₅／２と、左ビットシフ
ト回路１０４から出力される２ｘ₁ｘ₂を加算し、２乗回
路の出力として出力する。入力ｘ＝１４の場合、１０１
００００（８０）と１１００００（９６）が加算され
て、１１１００００（１７６）が出力される。

【０１３９】以上のように、２乗回路の入力データをＭ
ＳＢ値とＬＳＰ値に分割して、ＭＳＢ値をＬＳＰ値の最
上位ビットを用いてデコードし、デコーダ出力とＬＳＰ
値のそれぞれに対しあらかじめ定められた左ビットシフ
ト演算を行なって部分積を求め、２つの部分積を加算し
て２乗値を求めることにより、従来よりも加算器の数を
減らして、遅延が少ない２乗回路を、少ない誤差で得る
ことができる。

【０１４０】実施の形態６．実施の形態５では演算機能
を持つブロックを用いて２乗回路の動作の説明を行なっ
た。実施の形態６では実際のディジタル信号が２乗回路
に入力された場合のビット単位の処理を、論理回路を用
いて説明する。

【０１４１】実施の形態６でも、実施の形態５と同様に
ｙ＝ｘ²をｘ＝ｘ₁＋ｘ₂とおくことによって、ｙ≒ｘ₁ ²
＋２ｘ₁ｘ₂と近似する。さらにｘ₂の最上位ビットによ
り表される数値をｘ₅とおき、ｘ₁ ²を（ｘ₁＋ｘ₅／２）
×ｘ₁にデコードすることで、結局ｙ＝ｘ₁ ²＋２ｘ₁ｘ₂
＋ｘ₁ｘ₅／２を２乗回路の出力として求める。以下、一
例として入力のビット数が４ビットの場合について、図
を用いて実施の形態６について説明する。図１１は、実
施の形態６における２乗回路の構成を示す構成図であ
り、１１０１、１１０２、１１０３は加算器である。ま
た、図２と同一または相当部分については同一符号を付
してその説明は省略する。

【０１４２】実施の形態２と同様に、２乗回路に入力さ
れた４ビットのディジタル信号は論理積ゲート２０１に
入力される。論理積ゲート２０１では、Ｄ₃の反転と、
下位の３ビットとの論理積をとり、論理積ゲート２０２
に出力する。論理積ゲート２０２では、Ｄ₂’の反転
と、下位の２ビットとの論理積をとり、論理積ゲート２
０３に出力する。論理積ゲート２０３では、Ｄ₁’’の
反転と、Ｄ₀との論理積をとり、３ステート出力バッフ
ァゲート３０４に出力する。すなわち、実施の形態２と
同様に、論理積ゲート２０１、２０２、２０３は、２乗
回路入力データのＭＳＢ値抽出回路として動作する。

【０１４３】２乗回路に入力された４ビットのデータの
うち、Ｄ₃は加算器１１０１のイネーブルＥに入力され
る。加算器１１０１はＥ＝１ならば加算器の入力を加算
して加算結果を出力し、Ｅ＝０ならば出力はハイインピ
ーダンスとなって加算結果を出力しない。従ってＤ₃＝
１であれば、加算器１１０１は入力Ｄ₀、Ｄ₁、Ｄ₂、Ｄ₃
を用いて加算し、加算結果を出力する。これに対してＤ
₃＝０であれば、加算器１１０１の出力はハイインピー
ダンスとなって加算結果を出力しない。

【０１４４】一例として、２乗回路の入力が１１１０
（１４）の場合について説明する。Ｄ₃＝１であるか
ら、加算器１１０１のイネーブルＥは１となって、加算
器１１０１は加算結果を出力する。

【０１４５】論理積ゲート２０１の出力のうち、Ｄ₂は
加算器１１０２のイネーブルＥに入力される。加算器１
１０２は加算器１１０１と同様に、Ｅ＝１ならば入力を
加算して加算結果を出力し、Ｅ＝０ならば出力はハイイ
ンピーダンスとなって加算結果を出力しない。従ってＤ
₂＝１であれば、加算器１１０２は入力Ｄ₀、Ｄ₁、Ｄ_２
を用いて加算し、加算結果を出力する。これに対してＤ
_２＝０であれば、加算器１１０２の出力はハイインピー
ダンスとなって加算結果を出力しない。

【０１４６】論理積ゲート２０２の出力のうち、Ｄ₁は
加算器１１０３のイネーブルＥに入力される。加算器１
１０３は加算器１１０１、１１０２と同様に、Ｅ＝１な
らば入力を加算して加算結果を出力し、Ｅ＝０ならば出
力はハイインピーダンスとなって加算結果を出力しな
い。従ってＤ₁＝１であれば、加算器１１０３は入力
Ｄ₀、Ｄ₁を用いて加算し、加算結果を出力する。これに
対してＤ₁＝０であれば、加算器１１０３の出力はハイ
インピーダンスとなって加算結果を出力しない。

【０１４７】次に、２乗回路の入力のＭＳＢがＤ₃、す
なわちＤ₃＝１の場合の加算器１１０１の動作を図を用
いて説明する。Ｄ₃＝１であるから２乗回路の入力デー
タの数値は８以上１５以下であり、加算器１１０１のみ
が加算結果を出力する。図１２（ａ）は加算器１１０１
の構成を示す構成図である。図１２（ａ）に示したよう
に、加算器１１０１は７ビット加算器であり、入力Ａは
Ａ₀からＡ₆までの７個の入力（Ａ₀が最下位桁）があ
る。同様に、入力ＢはＢ₀からＢ₆までの７個の入力（Ｂ
₀が最下位桁）がある。

【０１４８】図１２（ａ）に示すように、加算器１１０
１の入力Ａには、Ａ₆、Ａ₄にそれぞれＤ₃＝１、Ｄ₂が入
力され、Ａ₀からＡ₃及びＡ₅の５個の入力には０が入力
される。すなわち、加算器１１０１の入力Ａには、ＭＳ
Ｂ値である８の２乗＝６４と、ＬＳＰ値の最上位ビット
を１ビット右ビットシフトした値の和が入力される。一
方、加算器１１０１の入力Ｂには、Ｂ₆、Ｂ₅、Ｂ₄にそ
れぞれＤ₂、Ｄ₁、Ｄ₀が入力され、Ｂ₀からＢ₃までの４
個の入力には０が入力される。すなわち、加算器１１０
１の入力Ｂには、２乗回路の入力データからＭＳＢ値で
ある８を引いた値を２×８＝１６倍した値が入力され
る。加算器１１０１では入力ＡとＢを加算し、２乗回路
の出力として出力する。

【０１４９】２乗回路の入力のＭＳＢがＤ₂、すなわち
Ｄ₃＝０で、かつＤ₂＝１の場合の加算器１１０２の動作
を図を用いて説明する。Ｄ₂＝１であるから２乗回路の
入力データの数値は４以上７以下であり、加算器１１０
２のみが加算結果を出力する。図１２（ｂ）は加算器１
１０２の構成を示す構成図である。図１２（ｂ）に示し
たように、加算器１１０２は５ビット加算器であり、入
力ＡはＡ₀からＡ₄までの５個の入力（Ａ₀が最下位桁）
がある。同様に、入力ＢはＢ₀からＢ₄までの５個の入力
（Ｂ₀が最下位桁）がある。

【０１５０】図１２（ｂ）に示すように、加算器１１０
２の入力Ａには、Ａ₄、Ａ₂にそれぞれＤ₂、Ｄ₁が入力さ
れ、Ａ₀、Ａ₁、Ａ₃の３個の入力には０が入力される。
すなわち、加算器１１０２の入力Ａには、ＭＳＢ値であ
る４の２乗＝１６と、ＬＳＰ値の最上位ビットを１ビッ
ト右ビットシフトした値の和が入力される。一方、加算
器１１０２の入力Ｂには、Ｂ₄とＢ₃にそれぞれＤ₁とＤ₀
が入力され、Ｂ₀からＢ₂までの３個の入力には０が入力
される。すなわち、加算器１１０２の入力Ｂには、２乗
回路の入力データからＭＳＢ値である４を引いた値を２
×４倍した値が入力される。加算器１１０２では入力Ａ
とＢを加算し、２乗回路の出力として出力する。

【０１５１】２乗回路の入力のＭＳＢがＤ₁、すなわち
Ｄ₃＝０、Ｄ₂＝０で、かつＤ₁＝１である場合の加算器
１１０３の動作を図を用いて説明する。Ｄ₁＝１である
から２乗回路の入力データの数値は２または３であり、
加算器１１０３のみが加算結果を出力する。図１２
（ｃ）は加算器１１０３の構成を示す構成図である。図
１２（ｃ）に示したように、加算器１１０３は３ビット
加算器であり、入力ＡはＡ₀からＡ₂までの３個の入力
（Ａ₀が最下位桁）がある。同様に、入力ＢはＢ₀からＢ
₂までの３個の入力（Ｂ₀が最下位桁）がある。

【０１５２】図１２（ｃ）に示すように、加算器１１０
３の入力Ａには、Ａ₂、Ａ₀にＤ₁、Ｄ₀が入力され、Ａ₁
には０が入力される。すなわち、加算器１１０３の入力
Ａには、ＭＳＢ値である２の２乗＝４と、ＬＳＰ値の最
上位ビットを１ビット右ビットシフトした値の和が入力
される。一方、加算器１１０３の入力Ｂには、Ｂ₂にＤ₀
が入力され、Ｂ₀とＢ₁には０が入力される。すなわち、
加算器１１０３の入力Ｂには、２乗回路の入力データか
らＭＳＢ値である２を引いた値を２×２倍した値が入力
される。加算器１１０３では入力Ａと、入力Ｂを加算
し、２乗回路の出力として出力する。

【０１５３】一例として、２乗回路の入力が１１１０
（１４）の場合について説明する。この場合Ｄ₃＝１で
あるから、加算器１１０１のみが加算結果を出力する。
加算器１１０１の入力Ａには、８×（８＋２）＝８０が
入力される。また、加算器１１０１の入力Ｂには１４−
８＝６の１６倍、すなわち９６が入力される。従って加
算器１１０１は８０＋９６＝１７６を２乗回路の出力と
して出力する。

【０１５４】以上のように、２乗回路の入力データをＭ
ＳＢ値とＬＳＰ値に分割して、ＭＳＢ値とＬＳＰ値の最
上位ビットを用いてデコードし、デコーダ出力とＬＳＰ
値のそれぞれに対しＭＳＢ値に応じた左ビットシフト演
算を行ない、左ビットシフト演算の結果を加算して２乗
値を求めることにより、従来よりも加算器の数を減らし
て、遅延が少ない２乗回路を、少ない誤差で得ることが
できる。

【０１５５】図１３に、２乗回路の入出力のグラフを示
す。点線が理想値、実線が実施の形態６における２乗回
路の入出力、一点鎖線が実施の形態１における２乗回路
の入出力である。図１３から、実施の形態６の方が出力
の近似誤差が少ないことがわかる。

【０１５６】実施の形態７．

【０１５７】実施の形態６では、論理積ゲートの出力を
加算器の出力とする構成としたが、これは必ずしも必要
ではなく、実施の形態３と同様に論理積ゲートの出力を
３ステート出力バッファゲートの入力とし、３ステート
出力バッファゲートの入力とする構成とし、３ステート
出力バッファゲートの出力を加算器で加算する構成とし
てもよい。

【０１５８】この場合の２乗回路の構成図は、例えば２
乗回路の入力が４ビットの場合は図３と同一の構成図と
なる。以下２乗回路の入力が４ビットの場合を例にと
り、実施の形態７における２乗回路の構成図が図３であ
るとして説明する。実施の形態７において実施の形態３
と異なる点は３ステート出力バッファゲート５０１、５
０２、５０３と加算器５０５の接続法である。

【０１５９】実施の形態７における３ステート出力バッ
ファゲート５０１、５０２、５０３と加算器５０５の接
続を図を用いて説明する。図１４は、３ステート出力バ
ッファゲート５０１、５０２、５０３と加算器５０５の
接続を説明する図であり、図１４における３ステート出
力バッファゲート５０１、５０２、５０３、５０４と加
算器５０５を、入出力接続を含めて詳細に記した図であ
る。図１４に示すように、加算器５０５は７ビット加算
器であり、入力ＡはＡ₀からＡ₆までの７個の入力（Ａ₀
が最下位桁）がある。同様に、入力ＢはＢ₀からＢ₆まで
の７個の入力（Ｂ₀が最下位桁）がある。入力Ａのうち
Ａ₅、Ａ₃、Ａ₁の入力を常に０とする。具体的にはＡ₅、
Ａ₃、Ａ₁を接地する。同様に入力Ｂのうち、Ｂ₁、Ｂ₀の
入力を常に０とする。具体的にはＢ₁、Ｂ₀を接地する。

【０１６０】３ステート出力バッファゲート５０１、５
０２、５０３、５０４の出力と加算器５０５の接続を説
明する。３ステート出力バッファゲート５０１の出力の
うち、Ｏ₃、Ｏ₂はそれぞれ加算器５０５のＡ₆、Ａ₄に接
続される。またＯ₂はＢ₆にも接続され、Ｏ₁はＢ₅、Ｏ₀
はＢ₄にそれぞれ接続される。また、それ以外の加算器
５０５の入力には３ステート出力バッファゲート５０１
のＯ_gが接続される。次に、３ステート出力バッファゲ
ート５０２の出力のうち、Ｏ₂、Ｏ₁はそれぞれ加算器５
０５のＡ₄、Ａ₂に接続される。またＯ₁はＢ₄にも接続さ
れ、Ｏ₀はＢ₃に接続される。また、それ以外の加算器５
０５の入力には３ステート出力バッファゲート５０２の
Ｏ_gが接続される。次に、３ステート出力バッファゲー
ト５０３の出力のうち、Ｏ₁、Ｏ₀は加算器５０５の
Ａ₂、Ａ₀に接続される。またＯ₀はＢ₂にも接続される。
また、それ以外の加算器５０５の入力には３ステート出
力バッファゲート５０３のＯ_gが接続される。次に、３
ステート出力バッファゲート５０４の出力のうち、Ｏ₀
は加算器５０５のＡ₀に接続される。また、それ以外の
加算器５０５の入力には３ステート出力バッファゲート
５０４のＯ_gが接続される。

【０１６１】次に、２乗回路の入力のＭＳＢがＤ₃、す
なわちＤ₃＝１の場合の加算器５０５の動作を説明す
る。このとき２乗回路の入力データの数値は８以上１５
以下であり、３ステート出力バッファゲート５０１のみ
が入力を加算器５０５に出力する。加算器５０５の入力
Ａには、Ａ₆、Ａ₄に３ステート出力バッファゲート５０
１から出力されるＤ₃、Ｄ₂が入力される。Ａ₁、Ａ₃、Ａ
₅は接地されており、入力は０である。またＡ₀、Ａ₂は
３ステート出力バッファゲート５０１のＧ₁（＝０）が
入力されるため、入力は０である。すなわち、加算器５
０５の入力Ａには、ＭＳＢ値である８の２乗＝６４と、
ＬＳＰ値の最上位ビットを１ビット右ビットシフトした
値の和が入力される。一方、加算器５０５の入力Ｂに
は、Ｂ₆、Ｂ₅、Ｂ₄にそれぞれＤ₂、Ｄ₁、Ｄ₀が入力され
る。Ｂ₀、Ｂ₁は接地されており、入力は０である。また
Ｂ₂、Ｂ₃は３ステート出力バッファゲート５０１の出力
Ｇ₁（＝０）が入力されるため、入力は０である。すな
わち、加算器５０５の入力Ｂには、２乗回路の入力デー
タからＭＳＢ値である８を引いた値を２×８＝１６倍し
た値が入力される。加算器５０５は入力Ａと、入力Ｂを
加算し、２乗回路の出力として出力する。

【０１６２】次に、２乗回路の入力のＭＳＢがＤ₂、す
なわちＤ₃＝０で、Ｄ₂＝１の場合の加算器５０５の動作
を説明する。このとき２乗回路の入力データの数値は４
以上７以下であり、３ステート出力バッファゲート５０
２のみが入力を加算器５０５に出力する。加算器５０５
の入力Ａには、Ａ₄、Ａ₂に３ステート出力バッファゲー
ト５０２から出力されるＤ₂、Ｄ₁が入力される。Ａ₁、
Ａ₃、Ａ₅は接地されており、入力は０である。また
Ａ₀、Ａ₆は３ステート出力バッファゲート５０２の出力
Ｇ₂（＝０）が入力されるため、入力は０である。すな
わち、加算器５０５の入力Ａには、ＭＳＢ値である４の
２乗＝１６と、ＬＳＰ値の最上位ビットを１ビット右ビ
ットシフトした値の和が入力される。一方、加算器５０
５の入力Ｂには、Ｂ₄、Ｂ₃にそれぞれＤ₁、Ｄ₀が入力さ
れる。Ｂ₀、Ｂ₁は接地されており、入力は０である。ま
たＢ₂、Ｂ₅、Ｂ₆は３ステート出力バッファゲート５０
２の出力Ｇ₂（＝０）が入力されるため、入力は０であ
る。すなわち、加算器５０５の入力Ｂには、２乗回路の
入力データからＭＳＢ値である４を引いた値を２×４＝
８倍した値が入力される。加算器５０５は入力Ａと、入
力Ｂを加算し、２乗回路の出力として出力する。

【０１６３】次に、２乗回路の入力のＭＳＢがＤ₁、す
なわちＤ₃＝０、Ｄ₂＝０で、かつＤ₁＝１の場合の加算
器５０５の動作を説明する。このとき２乗回路の入力デ
ータの数値は２または３であり、３ステート出力バッフ
ァゲート５０３のみが入力を加算器５０５に出力する。
加算器５０５の入力Ａには、Ａ₂、Ａ₀に３ステート出力
バッファゲート５０３から出力されるＤ₁、Ｄ₀が入力さ
れる。Ａ₁、Ａ₃、Ａ₅は接地されており、入力は０であ
る。またＡ₄、Ａ₆は３ステート出力バッファゲート５０
３の出力Ｇ₃（＝０）が入力されるため、入力は０であ
る。すなわち、加算器５０５の入力Ａには、ＭＳＢ値で
ある２の２乗＝４と、ＬＳＰ値の最上位ビットを１ビッ
ト右ビットシフトした値の和が入力される。一方、加算
器５０５の入力Ｂには、Ｂ₂にＤ₀が入力される。Ｂ₀、
Ｂ₁は接地されており、入力は０である。またＢ₃、
Ｂ₄、Ｂ₅、Ｂ₆は３ステート出力バッファゲート５０３
の出力Ｇ₃（＝０）が入力されるため、入力は０であ
る。すなわち、加算器５０５の入力Ｂには、２乗回路の
入力データからＭＳＢ値である２を引いた値を２×２＝
４倍した値が入力される。加算器５０５は入力Ａと、入
力Ｂを加算し、２乗回路の出力として出力する。

【０１６４】一例として、２乗回路の入力が１１１０
（１４）の場合について説明する。この場合Ｄ₀＝１で
あるから、３ステート出力バッファゲート５０１のみが
加算器５０５に入力する。加算器５０５の入力Ａには、
８×（８＋２）＝８０が入力される。また、加算器５０
５の入力Ｂには、１４−８＝６の１６倍、すなわち９６
が入力される。従って加算器５０５は８０＋９６＝１７
６を２乗回路の出力として出力する。

【０１６５】以上のように、２乗回路の入力データをＭ
ＳＢ値とＬＳＰ値に分割して、ＭＳＢ値とＬＳＰ値の最
上位ビットを用いてデコードし、デコーダ出力とＬＳＰ
値のそれぞれに対しＭＳＢ値に応じた左ビットシフト演
算を行ない、左ビットシフト演算の結果を加算して２乗
値を求めることにより、従来よりも加算器の数を減ら
し、遅延を少なくできる。さらに、３ステート出力バッ
ファゲートを用いて加算器の数を減らすことにより、少
ない誤差で２乗回路を得ることができる。

【０１６６】実施の形態８．実施の形態６では、デコー
ドの方法として入力データのＬＳＰ値の最上位ビットを
１ビット右ビットシフトして、ＭＳＢ値と加算する方法
を、実際の論理回路を用いた場合について説明したが、
このデコード法は必ずしも必要ではない。例えば、２乗
回路の構成を図１５に示すような構成としてもよい。図
１５は実施の形態８における２乗回路の構成図であり、
１５０１はデコーダである。実施の形態８における２乗
回路の動作について、図１５を用いて説明する。なお実
施の形態２における図２、ならびに実施の形態６におけ
る図１１と同一または相当部分については同一符号を付
してその説明は省略する。

【０１６７】実施の形態８と実施の形態６との相違点
は、図１５に示したように、加算器１１０１の入力に、
デコーダ１５０１が挿入されていることである。また実
施の形態８でも、実施の形態６と同様、２乗回路の入力
のＭＳＢがＤ₃、すなわちＤ₃＝１の場合だけ加算器１１
０１が動作する。Ｄ₃＝１であるから２乗回路の入力デ
ータの数値は８以上１５以下であり、加算器１１０１の
みが加算結果を出力する。入力データは、論理積ゲート
２０１、加算器１１０１に入力されるとともにデコーダ
１５０１にも入力される。

【０１６８】図１８はデコーダ１５０１の構成を示す構
成図であり、デコーダ１５０１と加算器１１０１の接続
も同時に示す。図１８において、２１０１は論理積素
子、２１０２はインバータである。図１８に示すよう
に、加算器１１０１の入力のうちＤ₁、Ｄ₂は論理積素子
２１０１に入力される。論理積素子２１０１は入力のＤ
₁とＤ₂の論理積をとって、加算器１１０１のＡ₅に入力
する。またＤ₁はインバータ２１０２にも入力される。
インバータ２１０２はＤ₁の反転を、加算器１１０１の
Ａ₄に入力する。その他の加算器１１０１の入力Ａに
は、Ａ₆にＤ₃＝１が入力され、Ａ₀からＡ₃の４個の入力
には０が入力される。一方、加算器１１０１の入力Ｂに
は、Ｂ₆、Ｂ₅、Ｂ₄にそれぞれＤ₂、Ｄ₁、Ｄ₀が入力さ
れ、Ｂ₀からＢ₃までの４個の入力には０が入力される。
加算器１１０１では入力Ａと入力Ｂを加算し、２乗回路
の出力として出力する。

【０１６９】図１６に、２乗回路の入出力のグラフを示
す。点線が理想値、実線が実施の形態８における２乗回
路の入出力、一点鎖線が実施の形態６における２乗回路
の入出力である。入力データが大きい場合、実施の形態
８のようなデコーダを用いることにより、実施の形態６
における２乗回路よりも近似誤差を少なくすることがで
きる。

【０１７０】

【発明の効果】この発明は以上説明したように構成され
ているので、以下に記載されるような効果を奏する。

【０１７１】実施の形態１では、２乗回路の入力のＭＳ
Ｂ値を抽出する。２乗回路の入力からＭＳＢ値を減算し
て２乗回路の入力のＬＳＰ値を求める。ＭＳＢ値を左ビ
ットシフトする。ＬＳＰ値を左ビットシフトする。左ビ
ットシフトした値を加算して２乗結果を出力すること
で、算器による加算回数を減らして回路規模の小さな２
乗回路を実現できる。

【０１７２】また、実施の形態２では、複数の論理積ゲ
ートで複数の論理積を出力する。複数の論理積ゲート出
力を用いて複数の加算器で加算する。入力の論理積を出
力する。論理積出力と論理積ゲート出力の論理和を出力
する。論理和出力により入力を出力することで、加算器
による加算回数を減らして回路規模の小さな２乗回路を
実現できる。

【０１７３】また、実施の形態３では、複数の論理積ゲ
ートで複数の論理積を出力する。複数の論理積ゲート出
力の最上位ビットにより入力を出力する。入力の論理積
を出力する。論理積出力と論理積ゲート出力の論理和を
出力する。論理和出力により入力を出力する。加算器で
加算して２乗結果を出力することで、加算器による加算
回数を減らして回路規模の小さな２乗回路を実現でき
る。

【０１７４】また、実施の形態４では、２乗回路の入力
のＭＳＢ値を抽出する。２乗回路の入力からＭＳＢ値を
減算して２乗回路の入力のＬＳＰ値を求める。ＭＳＢ値
を左ビットシフトする。ＬＳＰ値を左ビットシフトす
る。２乗回路の入力のＬＳＰ値のＭＳＢ値を抽出する。
２乗回路の入力のＬＳＰ値からＬＳＰ値のＭＳＢ値を減
算して２乗回路の入力のＬＳＰ値のＬＳＰ値を求める。
ＬＳＰ値のＭＳＢ値を左ビットシフトする。ＬＳＰ値の
ＬＳＰ値を左ビットシフトする。左ビットシフトした値
を加算して２乗結果を出力することで、加算器による加
算回数を減らし、回路規模が小さく、さらに出力の誤差
の小さな２乗回路を実現することができる。

【０１７５】また、実施の形態５では、２乗回路の入力
のＭＳＢ値を抽出する。２乗回路の入力からＭＳＢ値を
減算して２乗回路の入力のＬＳＰ値を求める。ＬＳＰ値
を用いてＭＳＢ値をデコードする。デコード結果を左ビ
ットシフトする。ＬＳＰ値を左ビットシフトする。左ビ
ットシフトした値を加算して２乗結果を出力すること
で、加算器による加算回数を減らし、回路規模が小さ
く、さらに出力の誤差の小さな２乗回路を実現すること
ができる。

【０１７６】また、実施の形態６では、複数の論理積ゲ
ートで複数の論理積を出力する。複数の論理積ゲート出
力を用いて複数の加算器で加算する。入力の論理積を出
力する。論理積出力と論理積ゲート出力の論理和を出力
する。論理和出力により入力を出力することで、加算器
による加算回数を減らして回路規模の小さな、さらに出
力の誤差の少ない２乗回路を実現できる。

【０１７７】また、実施の形態７では、複数の論理積ゲ
ートで複数の論理積を出力する。複数の論理積ゲート出
力の最上位ビットにより入力を出力する。複数の論理積
ゲート入力の論理積を出力する。論理積出力と論理積ゲ
ート出力の論理和を出力する。論理和出力により入力を
出力する。加算器で加算して２乗結果を出力すること
で、加算器による加算回数を減らして回路規模の小さ
な、さらに出力の誤差の少ない２乗回路を実現できる。

【０１７８】また、実施の形態８では、複数の論理積ゲ
ートで複数の論理積を出力する。複数の論理積ゲート出
力の最上位ビットにより入力を出力する。複数の論理積
ゲート入力の論理積を出力する。論理積出力と論理積ゲ
ート出力の論理和を出力する。論理和出力により入力を
出力する。加算器入力の論理積を出力する。加算器入力
の反転を出力する。加算器で加算して２乗結果を出力す
ることで、加算器による加算回数を減らして回路規模の
小さな、さらに出力の誤差の少ない２乗回路を実現でき
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態１による２乗回路の構成
図である。

【図２】 本発明の実施の形態２による２乗回路の構成
図である。

【図３】 本発明の実施の形態２による論理積ゲートの
構成を示す構成図及びその入出力を示す図である。

【図４】 本発明の実施の形態２による加算器の構成図
である。

【図５】 本発明の実施の形態３による２乗回路の構成
図である。

【図６】 本発明の実施の形態３による３ステート出力
バッファゲートの構成図とその入出力を示す図である。

【図７】 本発明の実施の形態３による３ステート出力
バッファゲートと加算器の接続を示す接続図である。

【図８】 本発明の実施の形態４による２乗回路の構成
図である。

【図９】 本発明の実施の形態５による２乗回路の構成
図である。

【図１０】 本発明の実施の形態５によるデコーダの構
成図である。

【図１１】 本発明の実施の形態６による２乗回路の構
成図である。

【図１２】 本発明の実施の形態６による加算器の構成
図である。

【図１３】 本発明の実施の形態６による２乗回路の入
出力特性図である。

【図１４】 本発明の実施の形態７による３ステート出
力バッファゲートと加算器の接続を示す接続図である。

【図１５】 本発明の実施の形態８における２乗回路の
構成図である。

【図１６】 本発明の実施の形態８による２乗回路の入
出力特性図である。

【図１７】 本発明の実施の形態４による２乗回路の入
出力特性図である。

【図１８】 本発明の実施の形態８におけるデコーダと
加算器の構成を示す構成図である。

【図１９】 従来の２乗回路の構成を示す構成図であ
る。

【図２０】 従来の２乗回路の構成を示す構成図と、従
来のビット削減を行なう２乗回路の構成を示す構成図で
ある。

【図２１】 従来のビット削減を行なう２乗回路の入出
力特性図である。

【符号の説明】

１０１ ＭＳＢ値抽出回路 １０２、１０４ 左ビットシフト回路 １０３、１０５ 加算器 ２０１、２０２、２０３ 論理積ゲート ２０４、２０５、２０６ 加算器 ２０７ ３ステート出力バッファ ２０８ 論理積素子 ２０９ 論理和素子 ３０１、３０５、３０８ インバータ ３０２、３０３、３０４、３０６、３０７、３０９ 論
理積素子 ５０１、５０２、５０３、５０４ ３ステート出力バッ
ファゲート ５０５ 加算器 ６０１〜６１４ ３ステート出力バッファ ８０１ ＭＳＢ値抽出回路 ８０２、８０４ 左ビットシフト回路 ８０３、８０５ 加算器 ９０１ デコーダ １００１ 最上位ビット抽出回路 １００２ 右ビットシフト回路 １００３ 加算器 １１０１、１１０２、１１０３ 加算器 １５０１ デコーダ １７０１、１７０２、１７０３、１７０４ 論理積ゲー
ト １７０５、１７０６、１７０７ 加算器 １８０１、１８０２、１８０３ 論理積ゲート １８０４、１８０５ 加算器 ２１０１ 論理積素子 ２１０２ インバータ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力のＭＳＢ値を抽出するＭＳＢ値抽出
   回路と、前記ＭＳＢ値抽出回路の出力を左ビットシフト
   する左ビットシフト回路と、入力から前記ＭＳＢ値抽出
   回路の出力を減算してＬＳＰ値を出力する加算器と、前
   記加算器の出力であるＬＳＰ値を左ビットシフトする左
   ビットシフト回路と、前記２つの左ビットシフト回路の
   出力を加算する加算器を備えたことを特徴とする２乗回
   路。
2. 【請求項２】 入力のＭＳＢ値を抽出するＭＳＢ値抽出
   回路として動作する、入力の最上位ビットと入力の全ビ
   ットとの論理積を出力する複数の論理積ゲートと、前記
   複数の論理積ゲートの出力を入力とし、特に論理積ゲー
   トの最上位ビットを一方の入力とする、イネーブル入力
   によって加算出力をハイインピーダンスにする複数の加
   算器と、２乗回路の入力が０の場合に１を出力する論理
   積素子と、論理和素子の出力と論理積ゲートの出力を入
   力とする論理和素子と、論理和素子の出力によって入力
   を出力する３ステート出力バッファを備えたことを特徴
   とする２乗回路。
3. 【請求項３】 入力のＭＳＢ値を抽出するＭＳＢ値抽出
   回路として動作する、入力の最上位ビットと入力の全ビ
   ットとの論理積を出力する複数の論理積ゲートと、前記
   複数の論理積ゲートの出力を入力とし、イネーブル入力
   によって入力を出力する複数の３ステート出力バッファ
   ゲートと、２乗回路の入力が０の場合に１を出力する論
   理積素子と、前記論理和素子の出力と論理積ゲートの出
   力を入力とする論理和素子と、前記複数の３ステート出
   力バッファゲートの出力を入力とし、特に３ステート出
   力バッファゲートの最上位ビットを一方の入力とする、
   加算結果を出力する加算器とを備えたことを特徴とする
   ２乗回路。
4. 【請求項４】 入力のＭＳＢ値を抽出するＭＳＢ値抽出
   回路と、前記ＭＳＢ値抽出回路の出力を左ビットシフト
   する左ビットシフト回路と、入力から前記ＭＳＢ値抽出
   回路の出力を減算してＬＳＰ値を出力する加算器と、前
   記加算器の出力であるＬＳＰ値を左ビットシフトする左
   ビットシフト回路と、前記ＬＳＰ値のＭＳＢ値を抽出す
   るＭＳＢ値抽出回路と、前記ＭＳＢ値抽出回路の出力で
   あるＬＳＰ値のＭＳＢ値を左ビットシフトする左ビット
   シフト回路と、入力のＬＳＰ値から前記ＭＳＢ値抽出回
   路の出力であるＬＳＰ値のＭＳＢ値を減算してＬＳＰ値
   のＬＳＰ値を出力する加算器と、前記加算器の出力であ
   るＬＳＰ値のＬＳＰ値を左ビットシフトする左ビットシ
   フト回路と、前記４つの左ビットシフト回路の出力を加
   算する加算器を備えたことを特徴とする２乗回路。
5. 【請求項５】 入力のＭＳＢ値を抽出するＭＳＢ値抽出
   回路と、入力から前記ＭＳＢ値抽出回路の出力を減算し
   てＬＳＰ値を出力する加算器と、前記ＭＳＢ値抽出回路
   の出力と前記加算器の出力であるＬＳＰ値を入力とする
   デコーダと、前記デコーダの出力を左ビットシフトする
   左ビットシフト回路と、前記加算器の出力であるＬＳＰ
   値を左ビットシフトする左ビットシフト回路と、前記２
   つの左ビットシフト回路の出力を加算する加算器を備え
   たことを特徴とする２乗回路。
6. 【請求項６】 入力のＭＳＢ値を抽出するＭＳＢ値抽出
   回路として動作する、入力の最上位ビットと入力の全ビ
   ットとの論理積を出力する複数の論理積ゲートと、前記
   複数の論理積ゲートの出力を入力とし、イネーブル入力
   によって加算出力をハイインピーダンスにする複数の加
   算器と、２乗回路の入力が０の場合に１を出力する論理
   積素子と、論理和素子の出力と論理積ゲートの出力を入
   力とする論理和素子と、論理和素子の出力によって入力
   を出力する３ステート出力バッファを備えたことを特徴
   とする２乗回路。
7. 【請求項７】 入力のＭＳＢ値を抽出するＭＳＢ値抽出
   回路として動作する、入力の最上位ビットと入力の全ビ
   ットとの論理積を出力する複数の論理積ゲートと、前記
   複数の論理積ゲートの出力を入力とし、イネーブル入力
   によって入力を出力する複数の３ステート出力バッファ
   ゲートと、２乗回路の入力が０の場合に１を出力する論
   理積素子と、論理和素子の出力と論理積ゲートの出力を
   入力とする論理和素子と、複数の３ステート出力バッフ
   ァゲートの出力を入力とし、加算結果を出力する加算器
   とを備えたことを特徴とする２乗回路。
8. 【請求項８】 入力のＭＳＢ値を抽出するＭＳＢ値抽出
   回路として動作する、入力の最上位ビットと入力の全ビ
   ットとの論理積を出力する複数の論理積ゲートと、加算
   器の入力をデコードするデコーダとして動作する論理積
   素子とインバータと、前記複数の論理積ゲートの出力と
   論理積素子の出力とインバータの出力を入力とし、イネ
   ーブル入力によって加算出力をハイインピーダンスにす
   る複数の加算器と、２乗回路の入力が０の場合に１を出
   力する論理積素子と、論理和素子の出力と論理積ゲート
   の出力を入力とする論理和素子と、論理和素子の出力に
   よって入力を出力する３ステート出力バッファを備えた
   ことを特徴とする２乗回路。