JPH10254773A - アクセス方法、処理装置およびコンピュータ・システム - Google Patents
アクセス方法、処理装置およびコンピュータ・システムInfo
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- JPH10254773A JPH10254773A JP10034835A JP3483598A JPH10254773A JP H10254773 A JPH10254773 A JP H10254773A JP 10034835 A JP10034835 A JP 10034835A JP 3483598 A JP3483598 A JP 3483598A JP H10254773 A JPH10254773 A JP H10254773A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 処理装置がマルチレベル・キャッシュを有す
るマルチプロセッサ・コンピュータ・システムにおい
て、ロード／予約命令を処理する方法を提供すること。 【解決手段】 本発明は、メモリ装置から全てのキャッ
シュに値をロードし、この値が上位キャッシュからキャ
ストアウトされる時にのみ予約バス動作を上位レベル・
キャッシュから次の下位レベル・キャッシュに送り、そ
の後、予約バス動作を送った後に、上位キャッシュから
この値をキャストアウトすることによって、コンピュー
タ・メモリ中の値にアクセスする方法を提供する。すな
わち、この値が任意の所与のキャッシュからキャストア
ウトされるとき、その所与のキャッシュから次の下位レ
ベル・キャッシュに予約バス動作が送られるが、この予
約バス動作は全ての下位キャッシュに送られるわけでは
ない。アドレスに書き込むこのような試みに応答して、
ブロックの予約済みのマークが除去される。
るマルチプロセッサ・コンピュータ・システムにおい
て、ロード／予約命令を処理する方法を提供すること。 【解決手段】 本発明は、メモリ装置から全てのキャッ
シュに値をロードし、この値が上位キャッシュからキャ
ストアウトされる時にのみ予約バス動作を上位レベル・
キャッシュから次の下位レベル・キャッシュに送り、そ
の後、予約バス動作を送った後に、上位キャッシュから
この値をキャストアウトすることによって、コンピュー
タ・メモリ中の値にアクセスする方法を提供する。すな
わち、この値が任意の所与のキャッシュからキャストア
ウトされるとき、その所与のキャッシュから次の下位レ
ベル・キャッシュに予約バス動作が送られるが、この予
約バス動作は全ての下位キャッシュに送られるわけでは
ない。アドレスに書き込むこのような試みに応答して、
ブロックの予約済みのマークが除去される。
Description
【０００１】
【発明の属する技術分野】本発明は一般にコンピュータ
・システムに関し、さらに詳細には、コンピュータ・プ
ロセッサで使用するキャッシュを動作させる命令を処理
する方法に関する。
・システムに関し、さらに詳細には、コンピュータ・プ
ロセッサで使用するキャッシュを動作させる命令を処理
する方法に関する。
【０００２】
【従来の技術】従来のマルチプロセッサ・コンピュータ
・システム１０の基本構造を図１に示す。コンピュータ
・システム１０は、プログラム命令を実行するために処
理装置で使用する入出力（Ｉ／Ｏ）装置１４（表示モニ
タ、キーボード、永続記憶装置など）、メモリ装置１６
（動的ランダム・アクセス・メモリ、すなわちＤＲＡＭ
など）、ならびにコンピュータが最初にオンになった時
には必ず周辺装置の１つ（通常は永続記憶装置）からオ
ペレーティング・システムを探索しロードすることを主
な目的とするファームウェア１８を含めて、様々な周辺
装置に接続された複数の処理装置１２ａ、１２ｂ、およ
び１２ｃを有する。処理装置１２ａないし１２ｃは、バ
ス２０を含めた様々な手段によって周辺装置と通信す
る。コンピュータ・システム１０は、図示はしていない
が、たとえばモデムやプリンタなどへの接続用であるシ
リアル・ポートおよび並列ポートなど、多くの追加の構
成要素を有することができる。当業者なら、図１のブロ
ック・ダイアグラムに示すものと共に使用することがで
きるその他の構成要素が存在することをさらに理解する
であろう。例えば、ディスプレイ・アダプタを使用する
とビデオ表示モニタを制御することができ、メモリ・コ
ントローラを使用するとメモリ１６にアクセスすること
ができる。コンピュータはまた、４台以上の処理装置を
有することもできる。
・システム１０の基本構造を図１に示す。コンピュータ
・システム１０は、プログラム命令を実行するために処
理装置で使用する入出力（Ｉ／Ｏ）装置１４（表示モニ
タ、キーボード、永続記憶装置など）、メモリ装置１６
（動的ランダム・アクセス・メモリ、すなわちＤＲＡＭ
など）、ならびにコンピュータが最初にオンになった時
には必ず周辺装置の１つ（通常は永続記憶装置）からオ
ペレーティング・システムを探索しロードすることを主
な目的とするファームウェア１８を含めて、様々な周辺
装置に接続された複数の処理装置１２ａ、１２ｂ、およ
び１２ｃを有する。処理装置１２ａないし１２ｃは、バ
ス２０を含めた様々な手段によって周辺装置と通信す
る。コンピュータ・システム１０は、図示はしていない
が、たとえばモデムやプリンタなどへの接続用であるシ
リアル・ポートおよび並列ポートなど、多くの追加の構
成要素を有することができる。当業者なら、図１のブロ
ック・ダイアグラムに示すものと共に使用することがで
きるその他の構成要素が存在することをさらに理解する
であろう。例えば、ディスプレイ・アダプタを使用する
とビデオ表示モニタを制御することができ、メモリ・コ
ントローラを使用するとメモリ１６にアクセスすること
ができる。コンピュータはまた、４台以上の処理装置を
有することもできる。
【０００３】対称マルチプロセッサ（ＳＭＰ）コンピュ
ータでは、全ての処理装置１２ａないし１２ｃは一般に
同一である。すなわち、それらは全て共通した命令およ
びプロトコルのセットまたはサブセットを使用して動作
し、一般に同様のアーキテクチャを有する。通常のアー
キテクチャを図２に示す。処理装置１２は、プログラム
命令を実行してコンピュータを動作させる複数のレジス
タおよび実行装置を有するプロセッサ２２を含む。この
プロセッサはまた、命令キャッシュ２４やデータ・キャ
ッシュ２６などのキャッシュも有することができる。こ
れらのキャッシュは、プロセッサのレジスタおよび実行
装置と一体化してパッケージされている場合には「オン
ボード」と呼ばれる。一般にキャッシュは、プロセッサ
から繰り返しアクセスされる可能性のある値を一時的に
記憶し、メモリ１６からそれらの値をロードする長い段
階を避けることにより、処理を高速化するするために使
用する。
ータでは、全ての処理装置１２ａないし１２ｃは一般に
同一である。すなわち、それらは全て共通した命令およ
びプロトコルのセットまたはサブセットを使用して動作
し、一般に同様のアーキテクチャを有する。通常のアー
キテクチャを図２に示す。処理装置１２は、プログラム
命令を実行してコンピュータを動作させる複数のレジス
タおよび実行装置を有するプロセッサ２２を含む。この
プロセッサはまた、命令キャッシュ２４やデータ・キャ
ッシュ２６などのキャッシュも有することができる。こ
れらのキャッシュは、プロセッサのレジスタおよび実行
装置と一体化してパッケージされている場合には「オン
ボード」と呼ばれる。一般にキャッシュは、プロセッサ
から繰り返しアクセスされる可能性のある値を一時的に
記憶し、メモリ１６からそれらの値をロードする長い段
階を避けることにより、処理を高速化するするために使
用する。
【０００４】処理装置１２は、キャッシュ２８などの追
加のキャッシュを含むことができる。キャッシュ２８
は、オンボード（レベル１）・キャッシュ２４および２
６をサポートするので、レベル２（Ｌ２）キャッシュと
呼ばれる。換言すれば、キャッシュ２８はメモリ１６と
オンボード・キャッシュの間の中間物として働き、アク
セスが長くなる不利はあるものの、オンボード・キャッ
シュよりはるかに大量の情報（命令およびデータ）を記
憶することができる。例えば、キャッシュ２８は、２５
６または５１２キロバイトの記憶容量を有するチップと
し、プロセッサ１２は、全記憶容量が６４キロバイトの
オンボード・キャッシュを有するＩＢＭＰｏｗｅｒＰＣ
TM６０４シリーズ・プロセッサとすることができる。キ
ャッシュ２８はバス２０に接続され、メモリ１６からプ
ロセッサ１２への全ての情報のロードはキャッシュ２８
を通過しなければならない。図２には２レベルのキャッ
シュ階層のみを示すが、多数のレベルのキャッシュを直
列に接続したマルチレベル・キャッシュ階層を形成する
こともできる。
加のキャッシュを含むことができる。キャッシュ２８
は、オンボード（レベル１）・キャッシュ２４および２
６をサポートするので、レベル２（Ｌ２）キャッシュと
呼ばれる。換言すれば、キャッシュ２８はメモリ１６と
オンボード・キャッシュの間の中間物として働き、アク
セスが長くなる不利はあるものの、オンボード・キャッ
シュよりはるかに大量の情報（命令およびデータ）を記
憶することができる。例えば、キャッシュ２８は、２５
６または５１２キロバイトの記憶容量を有するチップと
し、プロセッサ１２は、全記憶容量が６４キロバイトの
オンボード・キャッシュを有するＩＢＭＰｏｗｅｒＰＣ
TM６０４シリーズ・プロセッサとすることができる。キ
ャッシュ２８はバス２０に接続され、メモリ１６からプ
ロセッサ１２への全ての情報のロードはキャッシュ２８
を通過しなければならない。図２には２レベルのキャッ
シュ階層のみを示すが、多数のレベルのキャッシュを直
列に接続したマルチレベル・キャッシュ階層を形成する
こともできる。
【０００５】ＳＭＰコンピュータでは、コヒーレント・
メモリ・システムを提供する、すなわち個々の各メモリ
位置への書込みを、全てのプロセッサについて何らかの
順序で直列化することが重要である。例えば、一連の書
込みによってメモリ中の位置が修正され、値１、２、
３、４を取るものとする。キャッシュ・コヒーレント・
システムでは、所与の位置への書込みが示した順序で起
こるのを全てのプロセッサが観察することになる。しか
し、１つの処理エレメントがこのメモリ位置への書込み
を見落とす可能性もある。このメモリ位置を読み取る所
与の処理エレメントは、値２への更新を見落としてシー
ケンス１、３、４を見る可能性がある。これらの特性を
実施したシステムを、「コヒーレント」であるという。
事実上全てのコヒーレンシ・プロトコルが、キャッシュ
・ブロックのサイズの細分性までしか動作しないことに
留意されたい。すなわち、コヒーレンシ・プロトコル
は、個々の各メモリ位置について別々にではなく、デー
タの動きおよびデータに関する書込み許可をキャッシュ
・ブロックごとに制御する。
メモリ・システムを提供する、すなわち個々の各メモリ
位置への書込みを、全てのプロセッサについて何らかの
順序で直列化することが重要である。例えば、一連の書
込みによってメモリ中の位置が修正され、値１、２、
３、４を取るものとする。キャッシュ・コヒーレント・
システムでは、所与の位置への書込みが示した順序で起
こるのを全てのプロセッサが観察することになる。しか
し、１つの処理エレメントがこのメモリ位置への書込み
を見落とす可能性もある。このメモリ位置を読み取る所
与の処理エレメントは、値２への更新を見落としてシー
ケンス１、３、４を見る可能性がある。これらの特性を
実施したシステムを、「コヒーレント」であるという。
事実上全てのコヒーレンシ・プロトコルが、キャッシュ
・ブロックのサイズの細分性までしか動作しないことに
留意されたい。すなわち、コヒーレンシ・プロトコル
は、個々の各メモリ位置について別々にではなく、デー
タの動きおよびデータに関する書込み許可をキャッシュ
・ブロックごとに制御する。
【０００６】キャッシュ・コヒーレンスを達成するため
の、当業者には周知のプロトコルおよび技術がいくつか
ある。これら全てのコヒーレンシ維持機構の中心となる
のは、それらのプロトコルにより、ただ１つのプロセッ
サだけが任意の所与の時点で所与のメモリ位置（キャッ
シュ・ブロック）に書き込む「許可」を得ることができ
るという要件である。この要件の結果として、処理エレ
メントは、メモリ位置への書き込みを試みる時には必
ず、まず他の全ての処理エレメントに対してそれがその
位置への書込みを望んでいることを通知し、他の全ての
処理エレメントから書込みを実行する許可を受けなけれ
ばならない。重要な点は、書込みが行われる前にプロセ
ッサを初期設定することによって、システム中の他の全
てのプロセッサにその書込みを通知しなければならない
点である。
の、当業者には周知のプロトコルおよび技術がいくつか
ある。これら全てのコヒーレンシ維持機構の中心となる
のは、それらのプロトコルにより、ただ１つのプロセッ
サだけが任意の所与の時点で所与のメモリ位置（キャッ
シュ・ブロック）に書き込む「許可」を得ることができ
るという要件である。この要件の結果として、処理エレ
メントは、メモリ位置への書き込みを試みる時には必
ず、まず他の全ての処理エレメントに対してそれがその
位置への書込みを望んでいることを通知し、他の全ての
処理エレメントから書込みを実行する許可を受けなけれ
ばならない。重要な点は、書込みが行われる前にプロセ
ッサを初期設定することによって、システム中の他の全
てのプロセッサにその書込みを通知しなければならない
点である。
【０００７】キャッシュ・コヒーレンスがマルチレベル
階層中でどのように実施されるかをさらに例示するため
に、図４について考える。図４は、それぞれＬ１キャッ
シュ（４０ｂ、４１ｂ、４２ｂ）、Ｌ２キャッシュ（４
０ｃ、４１ｃ、４２ｃ）、およびＬ３キャッシュ（４０
ｄ、４１ｄ、４２ｄ）を有するプロセッサ（４０ａ、４
１ａ、４２ａ）からなる３つの処理装置（４０、４１、
４２）を有するＳＭＰコンピュータ・システムを示す図
である。この階層では、各下位レベルのキャッシュ（す
なわちＬ３キャッシュはＬ２より「低い」）は次の上位
レベルのキャッシュよりもサイズが大きく、アクセス時
間が長い。さらに、絶対に必要というわけではないが、
下位レベルのキャッシュは、上位レベルのキャッシュ中
に存在する全てのブロックのコピーを含むのが普通であ
る。例えば、あるブロックが所与の処理装置のＬ２キャ
ッシュ中に存在する場合、その処理装置に対するＬ３キ
ャッシュもまたそのブロックのコピー（未更新の可能性
もある）を有することを意味する。さらに、あるブロッ
クが所与の処理装置のＬ１キャッシュ中に存在する場
合、それはその処理装置のＬ２およびＬ３キャッシュ中
にも存在する。この特性は包含と呼ばれ、当業者には周
知である。この後は、この包含の原理を本発明に関係す
るキャッシュに適用するものとする。
階層中でどのように実施されるかをさらに例示するため
に、図４について考える。図４は、それぞれＬ１キャッ
シュ（４０ｂ、４１ｂ、４２ｂ）、Ｌ２キャッシュ（４
０ｃ、４１ｃ、４２ｃ）、およびＬ３キャッシュ（４０
ｄ、４１ｄ、４２ｄ）を有するプロセッサ（４０ａ、４
１ａ、４２ａ）からなる３つの処理装置（４０、４１、
４２）を有するＳＭＰコンピュータ・システムを示す図
である。この階層では、各下位レベルのキャッシュ（す
なわちＬ３キャッシュはＬ２より「低い」）は次の上位
レベルのキャッシュよりもサイズが大きく、アクセス時
間が長い。さらに、絶対に必要というわけではないが、
下位レベルのキャッシュは、上位レベルのキャッシュ中
に存在する全てのブロックのコピーを含むのが普通であ
る。例えば、あるブロックが所与の処理装置のＬ２キャ
ッシュ中に存在する場合、その処理装置に対するＬ３キ
ャッシュもまたそのブロックのコピー（未更新の可能性
もある）を有することを意味する。さらに、あるブロッ
クが所与の処理装置のＬ１キャッシュ中に存在する場
合、それはその処理装置のＬ２およびＬ３キャッシュ中
にも存在する。この特性は包含と呼ばれ、当業者には周
知である。この後は、この包含の原理を本発明に関係す
るキャッシュに適用するものとする。
【０００８】図４に示すようなシステム中でキャッシュ
・コヒーレンシを実施するために、プロセッサは共通の
汎用相互接続（４３）を介して通信する。プロセッサは
この相互接続を介して、それがメモリ位置の読取りまた
は書込みを望んでいることを示すメッセージを渡す。あ
る動作が相互接続上に置かれたとき、他の全てのプロセ
ッサはこの動作を「スヌープ」し、それらのキャッシュ
の状態が要求された動作を進行させることができるかど
うか、かつそうである場合には、それがどのような条件
下であるかを決定する。
・コヒーレンシを実施するために、プロセッサは共通の
汎用相互接続（４３）を介して通信する。プロセッサは
この相互接続を介して、それがメモリ位置の読取りまた
は書込みを望んでいることを示すメッセージを渡す。あ
る動作が相互接続上に置かれたとき、他の全てのプロセ
ッサはこの動作を「スヌープ」し、それらのキャッシュ
の状態が要求された動作を進行させることができるかど
うか、かつそうである場合には、それがどのような条件
下であるかを決定する。
【０００９】キャッシュを有するシステムでは、メモリ
の所与のブロックの最も最近の有効なコピーが、システ
ム・メモリ４４からシステム中の１つまたは複数のキャ
ッシュに移動している可能性があるので、この通信は必
要である。プロセッサ（例えば４０ａ）がそのキャッシ
ュ階層（４０ｂ、４０ｃ、４０ｄ）内に存在しないメモ
リ位置へのアクセスを試みた場合には、そのメモリ位置
の実際の値を含むブロックの正しいバージョンは、シス
テム・メモリ４４中か、または処理装置４１および４２
中の１つまたは複数のキャッシュ中のどちらかにある可
能性がある。正しいバージョンがシステム中の他の１つ
または複数のキャッシュ中にある場合には、システム・
メモリではなくシステム中のキャッシュから正しい値を
得ることが必要である。
の所与のブロックの最も最近の有効なコピーが、システ
ム・メモリ４４からシステム中の１つまたは複数のキャ
ッシュに移動している可能性があるので、この通信は必
要である。プロセッサ（例えば４０ａ）がそのキャッシ
ュ階層（４０ｂ、４０ｃ、４０ｄ）内に存在しないメモ
リ位置へのアクセスを試みた場合には、そのメモリ位置
の実際の値を含むブロックの正しいバージョンは、シス
テム・メモリ４４中か、または処理装置４１および４２
中の１つまたは複数のキャッシュ中のどちらかにある可
能性がある。正しいバージョンがシステム中の他の１つ
または複数のキャッシュ中にある場合には、システム・
メモリではなくシステム中のキャッシュから正しい値を
得ることが必要である。
【００１０】例えば、プロセッサ、例えば４０ａがメモ
リ中の位置のある読取りを試みるものと考える。このプ
ロセッサはまずそれ自体のＬ１キャッシュ（４０ｂ）を
ポーリングする。そのブロックがＬ１キャッシュ（４０
ｂ）中に存在しない場合には、要求はＬ２キャッシュ
（４０ｃ）に送られる。そのブロックがＬ２キャッシュ
中に存在しない場合は、変更はＬ３キャッシュ（４０
ｄ）に転送される。そのブロックがＬ３キャッシュ（４
０ｄ）中にも存在しない場合には、要求は汎用相互接続
（４３）に提示され、処理される。動作が汎用相互接続
上に置かれた後、他の全ての処理装置はその動作を「ス
ヌープ」し、そのブロックがそれ自体のキャッシュ中に
存在するかどうかを判定する。所与の処理装置、例えば
４２が処理装置４０から要求されたデータをそのＬ１キ
ャッシュ（４２ａ）中に有し、そのデータが包含の原理
によって修正されている場合には、Ｌ２キャッシュ（４
２ｃ）とＬ３キャッシュ（４２ｄ）もそのブロックのコ
ピーを有する（ただし、プロセッサのキャッシュ中のコ
ピーが修正されているので、それらのコピーは未更新で
ある）。したがって、処理装置４２のＬ３キャッシュ
（４２ｄ）は、読取り動作をスヌープする時に、要求さ
れたブロックが上位レベル・キャッシュ中に存在し、修
正されていると判定することになる。これが起こった
時、そのメモリ位置の実際の値はメモリ階層の最上位の
Ｌ１キャッシュにあり、処理装置４０の読取り要求てら
処理するのにそれを利用可能にするためにはこれを取り
出さなければならないので、Ｌ３キャッシュ４２ｄは汎
用相互接続上にメッセージを置き、処理装置４０に対し
てその動作を後で再度「再試行」しなければならないと
通知する。
リ中の位置のある読取りを試みるものと考える。このプ
ロセッサはまずそれ自体のＬ１キャッシュ（４０ｂ）を
ポーリングする。そのブロックがＬ１キャッシュ（４０
ｂ）中に存在しない場合には、要求はＬ２キャッシュ
（４０ｃ）に送られる。そのブロックがＬ２キャッシュ
中に存在しない場合は、変更はＬ３キャッシュ（４０
ｄ）に転送される。そのブロックがＬ３キャッシュ（４
０ｄ）中にも存在しない場合には、要求は汎用相互接続
（４３）に提示され、処理される。動作が汎用相互接続
上に置かれた後、他の全ての処理装置はその動作を「ス
ヌープ」し、そのブロックがそれ自体のキャッシュ中に
存在するかどうかを判定する。所与の処理装置、例えば
４２が処理装置４０から要求されたデータをそのＬ１キ
ャッシュ（４２ａ）中に有し、そのデータが包含の原理
によって修正されている場合には、Ｌ２キャッシュ（４
２ｃ）とＬ３キャッシュ（４２ｄ）もそのブロックのコ
ピーを有する（ただし、プロセッサのキャッシュ中のコ
ピーが修正されているので、それらのコピーは未更新で
ある）。したがって、処理装置４２のＬ３キャッシュ
（４２ｄ）は、読取り動作をスヌープする時に、要求さ
れたブロックが上位レベル・キャッシュ中に存在し、修
正されていると判定することになる。これが起こった
時、そのメモリ位置の実際の値はメモリ階層の最上位の
Ｌ１キャッシュにあり、処理装置４０の読取り要求てら
処理するのにそれを利用可能にするためにはこれを取り
出さなければならないので、Ｌ３キャッシュ４２ｄは汎
用相互接続上にメッセージを置き、処理装置４０に対し
てその動作を後で再度「再試行」しなければならないと
通知する。
【００１１】処理装置４０からの要求を再試行した後、
Ｌ３キャッシュ（４２ｄ）は、Ｌ１キャッシュから修正
データを取り出し、本発明には特に関連のない実施態様
の厳密な詳細に応じて、それをＬ３キャッシュ４２ｄま
たは主メモリ４４あるいはその両方で利用可能にする処
理を開始する。上位レベルのキャッシュからブロックを
取り出すために、Ｌ３キャッシュ（４２ｄ）は、キャッ
シュ間接続（４２ｘ、４２ｙ）を介して上位レベルのキ
ャッシュ（４２ｃ、４２ｄ）にメッセージを送信し、ブ
ロックの検索を要求する。これらのメッセージはＬ１キ
ャッシュに到達するまで処理装置階層を上に向かって伝
播し、そのブロックを階層中を下に向かって最下位レベ
ル（Ｌ３キャッシュまたは主メモリ）まで移動させて、
処理装置４０からの要求を処理できるようにする。
Ｌ３キャッシュ（４２ｄ）は、Ｌ１キャッシュから修正
データを取り出し、本発明には特に関連のない実施態様
の厳密な詳細に応じて、それをＬ３キャッシュ４２ｄま
たは主メモリ４４あるいはその両方で利用可能にする処
理を開始する。上位レベルのキャッシュからブロックを
取り出すために、Ｌ３キャッシュ（４２ｄ）は、キャッ
シュ間接続（４２ｘ、４２ｙ）を介して上位レベルのキ
ャッシュ（４２ｃ、４２ｄ）にメッセージを送信し、ブ
ロックの検索を要求する。これらのメッセージはＬ１キ
ャッシュに到達するまで処理装置階層を上に向かって伝
播し、そのブロックを階層中を下に向かって最下位レベ
ル（Ｌ３キャッシュまたは主メモリ）まで移動させて、
処理装置４０からの要求を処理できるようにする。
【００１２】処理装置４０（具体的にはそのＬ３キャッ
シュ４０ｄ）は、最終的に汎用相互接続上に読取り要求
を表示する。しかし、この時点で修正データは処理装置
４２のＬ１キャッシュから取り出されており、プロセッ
サ４０からの読取り要求は満たされることになる。以上
に述べたシナリオは一般に「スヌープ・プッシュ」と呼
ばれる。読取り要求は汎用相互接続上でスヌープされ、
それにより処理装置４２がブロックを階層の最下位まで
「プッシュ」して、処理装置４０からの読取り要求を満
たす。
シュ４０ｄ）は、最終的に汎用相互接続上に読取り要求
を表示する。しかし、この時点で修正データは処理装置
４２のＬ１キャッシュから取り出されており、プロセッ
サ４０からの読取り要求は満たされることになる。以上
に述べたシナリオは一般に「スヌープ・プッシュ」と呼
ばれる。読取り要求は汎用相互接続上でスヌープされ、
それにより処理装置４２がブロックを階層の最下位まで
「プッシュ」して、処理装置４０からの読取り要求を満
たす。
【００１３】留意すべき重要な点は、プロセッサが、ブ
ロックの読取りまたは書込みを行おうとする場合に、キ
ャッシュ・コヒーレンスを維持するためにその要求をシ
ステム中の他の処理装置に通信しなければならない点で
ある。これを達成するために、キャッシュ・コヒーレン
ス・プロトコルは、各キャッシュ階層レベルの各ブロッ
クに、ブロックの現在の「状態」を示す状況標識を関連
付ける。この状態情報を使用してある程度のコヒーレン
シ・プロトコルの最適化を行い、汎用相互接続（４３）
およびキャッシュ間接続（４０ｘ、４０ｙ、４１ｘ、４
１ｙ、４２ｘ、４２ｙ）上のメッセージ・トラフィック
を減少させることができる。この機構の一例として、処
理装置は、読取りの実行時に、その読取りを後で再試行
しなければならないか否かを示すメッセージを受け取
る。読取り動作を再試行しない場合には、このメッセー
ジは通常、他のいずれかの処理装置も活動状態のままの
ブロックのコピーを有するかどうかを処理装置が判定で
きるようにする情報も含んでいる（これは他の最下位レ
ベルのキャッシュが、それが再試行しない任意の読取り
についての「共用」または「非共用」指示を与えるよう
にすることで実施される）。したがって、処理装置はシ
ステム中の他のいずれかのプロセッサがブロックのコピ
ーを有するかどうかを判定することができる。他の処理
装置が活動状態のブロックのコピーをもたない場合に
は、読取り中の処理装置はブロックの状態を「排他的」
とマークする。ブロックが排他的とマークされた場合に
は、他の処理装置がブロックのコピーをもたないので、
最初にシステム中のその他の処理装置に通信せずに、後
で処理装置にブロックの書込みを行わせても差し支えな
い。したがって一般に、プロセッサはある位置の読取り
または書込みを、最初にこの意図を相互接続上に通信せ
ずに行うことができる。ただしこれは、その他のプロセ
ッサがそのブロックに関心を持たないことをコヒーレン
シ・プロトコルが保証している場合にのみ起こる。マル
チレベル・キャッシュ・コヒーレンシ・プロトコルの厳
密な働きに関するいくつかの詳細については、簡略にす
るためにこの考察では省略した。しかし、本発明に関係
のある本質的な面については記載した。記載していない
面は、当業者には周知である。
ロックの読取りまたは書込みを行おうとする場合に、キ
ャッシュ・コヒーレンスを維持するためにその要求をシ
ステム中の他の処理装置に通信しなければならない点で
ある。これを達成するために、キャッシュ・コヒーレン
ス・プロトコルは、各キャッシュ階層レベルの各ブロッ
クに、ブロックの現在の「状態」を示す状況標識を関連
付ける。この状態情報を使用してある程度のコヒーレン
シ・プロトコルの最適化を行い、汎用相互接続（４３）
およびキャッシュ間接続（４０ｘ、４０ｙ、４１ｘ、４
１ｙ、４２ｘ、４２ｙ）上のメッセージ・トラフィック
を減少させることができる。この機構の一例として、処
理装置は、読取りの実行時に、その読取りを後で再試行
しなければならないか否かを示すメッセージを受け取
る。読取り動作を再試行しない場合には、このメッセー
ジは通常、他のいずれかの処理装置も活動状態のままの
ブロックのコピーを有するかどうかを処理装置が判定で
きるようにする情報も含んでいる（これは他の最下位レ
ベルのキャッシュが、それが再試行しない任意の読取り
についての「共用」または「非共用」指示を与えるよう
にすることで実施される）。したがって、処理装置はシ
ステム中の他のいずれかのプロセッサがブロックのコピ
ーを有するかどうかを判定することができる。他の処理
装置が活動状態のブロックのコピーをもたない場合に
は、読取り中の処理装置はブロックの状態を「排他的」
とマークする。ブロックが排他的とマークされた場合に
は、他の処理装置がブロックのコピーをもたないので、
最初にシステム中のその他の処理装置に通信せずに、後
で処理装置にブロックの書込みを行わせても差し支えな
い。したがって一般に、プロセッサはある位置の読取り
または書込みを、最初にこの意図を相互接続上に通信せ
ずに行うことができる。ただしこれは、その他のプロセ
ッサがそのブロックに関心を持たないことをコヒーレン
シ・プロトコルが保証している場合にのみ起こる。マル
チレベル・キャッシュ・コヒーレンシ・プロトコルの厳
密な働きに関するいくつかの詳細については、簡略にす
るためにこの考察では省略した。しかし、本発明に関係
のある本質的な面については記載した。記載していない
面は、当業者には周知である。
【００１４】本発明に関係のあるマルチレベル・キャッ
シュ構造のもう１つの面は、追い出し（eviction）と呼
ばれる動作である。任意のキャッシュ中のブロックは、
「セット」と呼ばれるブロック群に分割される。セット
とは、所与のメモリ・ブロックが常駐することのできる
ブロックの集合である。任意の所与のメモリ・ブロック
について、事前設定されたマッピング機能に応じて、そ
のブロックをマップすることができる固有のセットがキ
ャッシュ中に存在する。セット中のブロック数は、キャ
ッシュのアソシアティビティと呼ばれる（例えば２ウェ
イ・セット・アソシエイティブとは、任意の所与のメモ
リ・ブロックについて、このメモリ・ブロックをマップ
することのできるブロックがキャッシュ中に２個存在す
ることを意味する）。ただし、主メモリ中の異なるいく
つかのブロックが任意の所与のセットにマップすること
ができる。
シュ構造のもう１つの面は、追い出し（eviction）と呼
ばれる動作である。任意のキャッシュ中のブロックは、
「セット」と呼ばれるブロック群に分割される。セット
とは、所与のメモリ・ブロックが常駐することのできる
ブロックの集合である。任意の所与のメモリ・ブロック
について、事前設定されたマッピング機能に応じて、そ
のブロックをマップすることができる固有のセットがキ
ャッシュ中に存在する。セット中のブロック数は、キャ
ッシュのアソシアティビティと呼ばれる（例えば２ウェ
イ・セット・アソシエイティブとは、任意の所与のメモ
リ・ブロックについて、このメモリ・ブロックをマップ
することのできるブロックがキャッシュ中に２個存在す
ることを意味する）。ただし、主メモリ中の異なるいく
つかのブロックが任意の所与のセットにマップすること
ができる。
【００１５】所与のキャッシュに関するセット中の全て
のブロックが満杯であり、そのキャッシュが満杯のセッ
トにマップされるメモリ位置への要求を受け取った場合
には、それが読取り要求であれ書込み要求であれ、キャ
ッシュは現在セット中にあるブロックの１つを「追い出
さ」なければならない。キャッシュは、当業者には周知
のいくつかの手段（ＬＲＵ、ランダム、疑似ＬＲＵな
ど）の１つにより追い出すブロックを選択する。選択し
たブロック中のデータが修正されている場合、そのデー
タは、別のキャッシュ（Ｌ１またはＬ２キャッシュの場
合）または主メモリ（Ｌ３キャッシュの場合）になる可
能性があるメモリ階層中の下位から２番目のレベルに書
き込まれる。包含の原理により、下位の階層レベルは、
書き込まれた修正データを保持することができるブロッ
クを既に有していることになることに留意されたい。し
かし、選択したブロック中のデータが修正されていない
場合、そのブロックは単に放棄され、下位から２番目の
階層レベルには書き込まれない。１つの階層レベルから
ブロックを除去するこの処理は、「追い出し」として知
られる。この処理の最後には、キャッシュが（汎用相互
接続４３、またはキャッシュ間接続４０ｘ、４０ｙ、４
１ｘ、４１ｙ、４２ｘ、４２ｙ上で）動作をスヌープし
たとき、そのブロックはキャッシュ中に見つからないこ
とになるので、そのキャッシュはもはや追い出されたブ
ロックのコピーをもたず、追い出されたブロックに対す
るコヒーレンシ・プロトコルにも能動的には関与しな
い。
のブロックが満杯であり、そのキャッシュが満杯のセッ
トにマップされるメモリ位置への要求を受け取った場合
には、それが読取り要求であれ書込み要求であれ、キャ
ッシュは現在セット中にあるブロックの１つを「追い出
さ」なければならない。キャッシュは、当業者には周知
のいくつかの手段（ＬＲＵ、ランダム、疑似ＬＲＵな
ど）の１つにより追い出すブロックを選択する。選択し
たブロック中のデータが修正されている場合、そのデー
タは、別のキャッシュ（Ｌ１またはＬ２キャッシュの場
合）または主メモリ（Ｌ３キャッシュの場合）になる可
能性があるメモリ階層中の下位から２番目のレベルに書
き込まれる。包含の原理により、下位の階層レベルは、
書き込まれた修正データを保持することができるブロッ
クを既に有していることになることに留意されたい。し
かし、選択したブロック中のデータが修正されていない
場合、そのブロックは単に放棄され、下位から２番目の
階層レベルには書き込まれない。１つの階層レベルから
ブロックを除去するこの処理は、「追い出し」として知
られる。この処理の最後には、キャッシュが（汎用相互
接続４３、またはキャッシュ間接続４０ｘ、４０ｙ、４
１ｘ、４１ｙ、４２ｘ、４２ｙ上で）動作をスヌープし
たとき、そのブロックはキャッシュ中に見つからないこ
とになるので、そのキャッシュはもはや追い出されたブ
ロックのコピーをもたず、追い出されたブロックに対す
るコヒーレンシ・プロトコルにも能動的には関与しな
い。
【００１６】対称マルチプロセッサのもう１つの面は、
本発明にとって重要である。対称マルチプロセッサで
は、システム中の様々なプロセッサの動作を同期させ、
１つのタスクを処理するプロセッサ間の協働を可能にす
る手段を提供することが必要である。これを達成するた
めに、最新の大部分のプロセッサはその命令セットに同
期を処理する明示命令を含んでいる。具体的に言うと、
ＰｏｗｅｒＰＣTMの命令セットは、「Ｉｗｒｘ」および
「ｓｔｃｘ」と呼ばれる２つの命令を提供する。これら
の命令は、３２ビットの実施態様で「Ｉｗａｒｘ」およ
び「ｓｔｗｃｘ」、６４ビットの実施態様では「Ｉｄａ
ｒｘ」および「ｓｔｄｃｘ」となる２つの形態をとる。
以下では、どちらの実施態様に対する命令を示すにも
「Ｉｗａｒｘ」および「ｓｔｗｃｘ」を使用する（Ｉｄ
ａｒｘおよびｓｔｄｃｘ命令は、Ｉｄａｒｘおよびｓｔ
ｄｃｘが８バイトの数量に作用し、Ｉｗａｒｘおよびｓ
ｔｗｃｘが４バイトの数量に作用することを除けば、基
本的に同様の意味を有する）。これらの命令は、同期基
本命令を構築する働きをする。
本発明にとって重要である。対称マルチプロセッサで
は、システム中の様々なプロセッサの動作を同期させ、
１つのタスクを処理するプロセッサ間の協働を可能にす
る手段を提供することが必要である。これを達成するた
めに、最新の大部分のプロセッサはその命令セットに同
期を処理する明示命令を含んでいる。具体的に言うと、
ＰｏｗｅｒＰＣTMの命令セットは、「Ｉｗｒｘ」および
「ｓｔｃｘ」と呼ばれる２つの命令を提供する。これら
の命令は、３２ビットの実施態様で「Ｉｗａｒｘ」およ
び「ｓｔｗｃｘ」、６４ビットの実施態様では「Ｉｄａ
ｒｘ」および「ｓｔｄｃｘ」となる２つの形態をとる。
以下では、どちらの実施態様に対する命令を示すにも
「Ｉｗａｒｘ」および「ｓｔｗｃｘ」を使用する（Ｉｄ
ａｒｘおよびｓｔｄｃｘ命令は、Ｉｄａｒｘおよびｓｔ
ｄｃｘが８バイトの数量に作用し、Ｉｗａｒｘおよびｓ
ｔｗｃｘが４バイトの数量に作用することを除けば、基
本的に同様の意味を有する）。これらの命令は、同期基
本命令を構築する働きをする。
【００１７】Ｉｗａｒｘ命令は、メモリの位置合せされ
た４バイト・ワードをプロセッサのレジスタにロードす
る。さらに、Ｉｗａｒｘは、アクセスされたメモリのワ
ードを含むメモリのブロックに「予約」を置く。ほとん
どの実施態様では、予約は、キャッシュ・コヒーレンシ
・プロトコルで使用するブロック・サイズと同じサイズ
のブロックに置かれる。予約は、ブロックのアドレスと
フラグを含む。Ｉｗａｒｘ命令が参照されたメモリのワ
ードをうまく読み取った時に、このフラグは活動状態に
なり、ブロックのアドレスがロードされる。予約が有効
（フラグが活動状態）である場合には、プロセッサおよ
びメモリ階層は、予約が存在するブロックに書込みを行
う可能性がある動作がないか、協働してシステム全体を
監視しなければならない。このような書込みが発生した
場合、予約中のフラグはリセットされる。予約フラグ
は、ｓｔｗｃｘ命令の挙動を制御するために使用され
る。
た４バイト・ワードをプロセッサのレジスタにロードす
る。さらに、Ｉｗａｒｘは、アクセスされたメモリのワ
ードを含むメモリのブロックに「予約」を置く。ほとん
どの実施態様では、予約は、キャッシュ・コヒーレンシ
・プロトコルで使用するブロック・サイズと同じサイズ
のブロックに置かれる。予約は、ブロックのアドレスと
フラグを含む。Ｉｗａｒｘ命令が参照されたメモリのワ
ードをうまく読み取った時に、このフラグは活動状態に
なり、ブロックのアドレスがロードされる。予約が有効
（フラグが活動状態）である場合には、プロセッサおよ
びメモリ階層は、予約が存在するブロックに書込みを行
う可能性がある動作がないか、協働してシステム全体を
監視しなければならない。このような書込みが発生した
場合、予約中のフラグはリセットされる。予約フラグ
は、ｓｔｗｃｘ命令の挙動を制御するために使用され
る。
【００１８】ｓｔｗｃｘ命令はＩｗａｒｘの片割れであ
る。ｓｔｗｃｘ命令は、最初に予約フラグが有効である
かどうか判定する。有効である場合には、ｓｔｗｃｘ命
令は指定されたメモリの４バイト・ワードへの記憶を実
行し、記憶が成功したことを示すように条件コード・レ
ジスタをセットし、予約フラグをリセットする。反対
に、予約中の予約フラグが有効でない場合には、ｓｔｗ
ｃｘ命令はメモリへの記憶を実行せず、記憶が失敗した
ことを示すように条件コード・レジスタをセットする。
ｓｔｗｃｘ命令は、予約フラグの状況を条件として記憶
が行われることからしばしば「条件付き記憶」と呼ばれ
る。
る。ｓｔｗｃｘ命令は、最初に予約フラグが有効である
かどうか判定する。有効である場合には、ｓｔｗｃｘ命
令は指定されたメモリの４バイト・ワードへの記憶を実
行し、記憶が成功したことを示すように条件コード・レ
ジスタをセットし、予約フラグをリセットする。反対
に、予約中の予約フラグが有効でない場合には、ｓｔｗ
ｃｘ命令はメモリへの記憶を実行せず、記憶が失敗した
ことを示すように条件コード・レジスタをセットする。
ｓｔｗｃｘ命令は、予約フラグの状況を条件として記憶
が行われることからしばしば「条件付き記憶」と呼ばれ
る。
【００１９】Ｉｗａｒｘ／ｓｔｗｃｘ命令シーケンスの
基礎となる一般的な概念は、Ｉｗａｒｘが実行された時
点からｓｔｗｃｘが完了するまでの間に他のプロセッサ
がそのメモリ位置を更新していないことを保証しなが
ら、１つのプロセッサに、メモリ位置の読取り、何らか
の方法によるその位置の修正、およびメモリへの新しい
値の記憶を行わせることである。このようなシーケンス
は、プロセッサがその位置を読取り、修正し、その後別
のプロセッサがその位置に書き込むことによって割り込
まれることなく新しい値を書き込むことができたので、
通常は「アトミックな読取り／修正／書込み」シーケン
スと呼ばれる。Ｉｗａｒｘ／ｓｔｗｃｘ動作シーケンス
は、割込み不可能な１つのシーケンスとして起こるので
はなく、プロセッサがＩｗａｒｘを実行しその後にうま
くｓｔｗｃｘを完了することができることから、プログ
ラマは、読取り／修正／書込みシーケンスが実際にアト
ミックであるかのように行われたことを保証される。こ
のＩｗａｒｘ／ｓｔｗｃｘシーケンスのアトミック特性
を使用して、当業者には周知のいくつかの同期基本命令
を実施することができる。
基礎となる一般的な概念は、Ｉｗａｒｘが実行された時
点からｓｔｗｃｘが完了するまでの間に他のプロセッサ
がそのメモリ位置を更新していないことを保証しなが
ら、１つのプロセッサに、メモリ位置の読取り、何らか
の方法によるその位置の修正、およびメモリへの新しい
値の記憶を行わせることである。このようなシーケンス
は、プロセッサがその位置を読取り、修正し、その後別
のプロセッサがその位置に書き込むことによって割り込
まれることなく新しい値を書き込むことができたので、
通常は「アトミックな読取り／修正／書込み」シーケン
スと呼ばれる。Ｉｗａｒｘ／ｓｔｗｃｘ動作シーケンス
は、割込み不可能な１つのシーケンスとして起こるので
はなく、プロセッサがＩｗａｒｘを実行しその後にうま
くｓｔｗｃｘを完了することができることから、プログ
ラマは、読取り／修正／書込みシーケンスが実際にアト
ミックであるかのように行われたことを保証される。こ
のＩｗａｒｘ／ｓｔｗｃｘシーケンスのアトミック特性
を使用して、当業者には周知のいくつかの同期基本命令
を実施することができる。
【００２０】キャッシュ・コヒーレンシの説明およびＩ
ｗａｒｘ／ｓｔｗｃｘ命令の意味から、対称マルチプロ
セッサ・システムのこれら２つの面の間には強い関係が
あることが理解されよう。キャッシュ・コヒーレンシ・
プロトコルは、所与のメモリ位置への全ての書込みを全
てのプロセッサが観察する一定の順序で直列化すること
により、プロセッサがいつあるメモリ位置に書き込むこ
とができるかを制御しようとするものである。この目的
を達成するために、キャッシュ・コヒーレンシ・プロト
コルは、メモリ位置への書込みを望むプロセッサが書込
みを実行する前に、書込みの実行を望んでいることを他
の全てのプロセッサに通知し（他のいずれかがそのブロ
ックに関心を持つ場合）、それらの他のプロセッサから
許可を得ることを要求する。すなわち、全てのメモリ位
置への書込みについての情報が、書込みが試みられる時
にシステム全体に通信される。それとは対照的に、Ｉｗ
ａｒｘ／ｓｔｗｃｘ命令は、Ｉｗａｒｘが実行された後
で、Ｉｗａｒｘの後で行われ、Ｉｗａｒｘによってロー
ドされたメモリ位置を更新する可能性のある任意の書込
みがプロセッサ中の予約フラグを無効にし、それにより
ｓｔｗｃｘがメモリに記憶するのを妨げることを保証し
ようとする。これらの目的はともに、メモリ位置への書
込みがいつ行われるかを判定できることに依拠してい
る。実際に、Ｉｗａｒｘ／ｓｔｗｃｘ命令の意味のほと
んどの実施態様は、既存のキャッシュ・コヒーレンシ・
プロトコルが、実際にＩｗａｒｘ／ｓｔｗｃｘシーケン
スが確実にアトミックになるようにするのを助けること
に依拠している。現在の事実上全ての実施態様では、キ
ャッシュ・コヒーレンシ・アルゴリズムで使用するブロ
ック・サイズと同じサイズのメモリの位置合せされたブ
ロックに対して予約が有効となる。このブロックは予約
グラニュールと呼ばれる。この構成により、Ｉｗａｒｘ
／ｓｔｗｃｘ命令の意味を実施する機構が、システム全
体に通信されたメッセージをキャッシュ・コヒーレンシ
のために再利用し、それによってＩｗａｒｘ／ｓｔｗｃ
ｘ命令の意味を維持するのを助けることも可能になる。
この実施態様の結果として、予約グラニュール内の任意
の位置に対して行われる任意の書込みは、Ｉｗａｒｘ命
令によってロードされた特定の位置をこの書込みが改変
しない場合でも、予約を取り消すことになる。予約フラ
グをリセットする際のこの精度の不足は、Ｉｗａｒｘ／
ｓｔｗｃｘ命令の意味を実施する手段としてキャッシュ
・コヒーレンシ・メッセージの再利用を可能にする実施
態様で生じる典型的なトレードオフである。
ｗａｒｘ／ｓｔｗｃｘ命令の意味から、対称マルチプロ
セッサ・システムのこれら２つの面の間には強い関係が
あることが理解されよう。キャッシュ・コヒーレンシ・
プロトコルは、所与のメモリ位置への全ての書込みを全
てのプロセッサが観察する一定の順序で直列化すること
により、プロセッサがいつあるメモリ位置に書き込むこ
とができるかを制御しようとするものである。この目的
を達成するために、キャッシュ・コヒーレンシ・プロト
コルは、メモリ位置への書込みを望むプロセッサが書込
みを実行する前に、書込みの実行を望んでいることを他
の全てのプロセッサに通知し（他のいずれかがそのブロ
ックに関心を持つ場合）、それらの他のプロセッサから
許可を得ることを要求する。すなわち、全てのメモリ位
置への書込みについての情報が、書込みが試みられる時
にシステム全体に通信される。それとは対照的に、Ｉｗ
ａｒｘ／ｓｔｗｃｘ命令は、Ｉｗａｒｘが実行された後
で、Ｉｗａｒｘの後で行われ、Ｉｗａｒｘによってロー
ドされたメモリ位置を更新する可能性のある任意の書込
みがプロセッサ中の予約フラグを無効にし、それにより
ｓｔｗｃｘがメモリに記憶するのを妨げることを保証し
ようとする。これらの目的はともに、メモリ位置への書
込みがいつ行われるかを判定できることに依拠してい
る。実際に、Ｉｗａｒｘ／ｓｔｗｃｘ命令の意味のほと
んどの実施態様は、既存のキャッシュ・コヒーレンシ・
プロトコルが、実際にＩｗａｒｘ／ｓｔｗｃｘシーケン
スが確実にアトミックになるようにするのを助けること
に依拠している。現在の事実上全ての実施態様では、キ
ャッシュ・コヒーレンシ・アルゴリズムで使用するブロ
ック・サイズと同じサイズのメモリの位置合せされたブ
ロックに対して予約が有効となる。このブロックは予約
グラニュールと呼ばれる。この構成により、Ｉｗａｒｘ
／ｓｔｗｃｘ命令の意味を実施する機構が、システム全
体に通信されたメッセージをキャッシュ・コヒーレンシ
のために再利用し、それによってＩｗａｒｘ／ｓｔｗｃ
ｘ命令の意味を維持するのを助けることも可能になる。
この実施態様の結果として、予約グラニュール内の任意
の位置に対して行われる任意の書込みは、Ｉｗａｒｘ命
令によってロードされた特定の位置をこの書込みが改変
しない場合でも、予約を取り消すことになる。予約フラ
グをリセットする際のこの精度の不足は、Ｉｗａｒｘ／
ｓｔｗｃｘ命令の意味を実施する手段としてキャッシュ
・コヒーレンシ・メッセージの再利用を可能にする実施
態様で生じる典型的なトレードオフである。
【００２１】キャッシュ・コヒーレンシとＩｗａｒｘ／
ｓｔｗｃｘシーケンスの実施態様がどのように関係する
かをさらに理解するために、Ｉｗａｒｘ／ｓｔｗｃｘを
サポートするのに必要な追加の構成が明示された１つの
処理装置を示す図５を参照されたい（図４にはこれらを
明示していないが、図４の処理装置もこれらと同様の構
成を含むことに留意されたい）。図５の各キャッシュご
とに、１つの予約装置（５０ａ、５０ｂ、５０ｃ）があ
る。これらの装置はアドレス（５０ｄ、５０ｅ、５０
ｆ）およびフラグ（５０ｇ、５０ｈ、５０ｉ）の予約を
両方とも含む。これらの装置は、予約グラニュールのア
ドレス（５０ｄ、５０ｅ、５０ｆ）内の任意の書込み動
作を求めてそれぞれのバス（５１、５２、５３）をスヌ
ープし、そのような動作が検出されたときフラグ（５０
ｇ、５０ｈ、５０ｉ）を無効にする。このように、予約
装置はキャッシュ・コヒーレンシ方式の当事者である。
予約装置はバスを監視し、キャッシュ自体と同様にバス
・トランザクションに応答する。
ｓｔｗｃｘシーケンスの実施態様がどのように関係する
かをさらに理解するために、Ｉｗａｒｘ／ｓｔｗｃｘを
サポートするのに必要な追加の構成が明示された１つの
処理装置を示す図５を参照されたい（図４にはこれらを
明示していないが、図４の処理装置もこれらと同様の構
成を含むことに留意されたい）。図５の各キャッシュご
とに、１つの予約装置（５０ａ、５０ｂ、５０ｃ）があ
る。これらの装置はアドレス（５０ｄ、５０ｅ、５０
ｆ）およびフラグ（５０ｇ、５０ｈ、５０ｉ）の予約を
両方とも含む。これらの装置は、予約グラニュールのア
ドレス（５０ｄ、５０ｅ、５０ｆ）内の任意の書込み動
作を求めてそれぞれのバス（５１、５２、５３）をスヌ
ープし、そのような動作が検出されたときフラグ（５０
ｇ、５０ｈ、５０ｉ）を無効にする。このように、予約
装置はキャッシュ・コヒーレンシ方式の当事者である。
予約装置はバスを監視し、キャッシュ自体と同様にバス
・トランザクションに応答する。
【００２２】従来技術では、予約装置のアドレスおよび
フラグは２つの一般的な方法の１つでセットされる。一
方の極端では、そのメモリ階層の任意のキャッシュにそ
のブロックが存在しないメモリ位置にプロセッサがＩｗ
ａｒｘを発行しようと試みた場合に、先に述べたよう
に、読取り動作は階層の最上位にあるプロセッサから階
層中の各キャッシュを通って最終的に汎用相互接続まで
伝播されて、処理される。しかし、先の例とは異なり、
読取りがＩｗａｒｘに関するものであること、および予
約装置がアドレスおよびフラグをセットする必要がある
ことをキャッシュ中の予約装置に通知するために、これ
らの読取り動作には特殊なタグが付けられる。もう一方
の極端では、プロセッサはＬ１キャッシュに既存のブロ
ック内のメモリ位置にＩｗａｒｘを発行することができ
る。この状況は、「Ｉｗａｒｘヒット」と呼ばれる。こ
の場合、プロセッサの予約装置はその予約アドレスおよ
びフラグ（それぞれ５０ｄおよび５０ｇ）をセットし、
Ｉｗａｒｘ予約（以下ＲＥＳＥＲＶＥとする）と呼ばれ
る特殊なバス動作をＬ１キャッシュとＬ２キャッシュ
（５１）の間の接続に発行することになる。Ｌ２キャッ
シュは、その予約のアドレスを含むＲＥＳＥＲＶＥメッ
セージを受け取り、その予約アドレス（５０ｅ）および
フラグ（５０ｈ）をセットすることになる。さらに、Ｌ
２キャッシュはＲＥＳＥＲＶＥメッセージをＬ３キャッ
シュに転送し、ここでＬ２キャッシュが行った動作が繰
り返され、この時点で、全ての予約装置が適切にセット
されることになる。Ｌ１からＬ３にＲＥＳＥＲＶＥメッ
セージを伝播する処理には任意の時間がかかる可能性が
あり、一般に、キャッシュ間接続（５１および５２）の
可用性、および個々の実施態様に固有の細部によって決
まることに留意されたい。
フラグは２つの一般的な方法の１つでセットされる。一
方の極端では、そのメモリ階層の任意のキャッシュにそ
のブロックが存在しないメモリ位置にプロセッサがＩｗ
ａｒｘを発行しようと試みた場合に、先に述べたよう
に、読取り動作は階層の最上位にあるプロセッサから階
層中の各キャッシュを通って最終的に汎用相互接続まで
伝播されて、処理される。しかし、先の例とは異なり、
読取りがＩｗａｒｘに関するものであること、および予
約装置がアドレスおよびフラグをセットする必要がある
ことをキャッシュ中の予約装置に通知するために、これ
らの読取り動作には特殊なタグが付けられる。もう一方
の極端では、プロセッサはＬ１キャッシュに既存のブロ
ック内のメモリ位置にＩｗａｒｘを発行することができ
る。この状況は、「Ｉｗａｒｘヒット」と呼ばれる。こ
の場合、プロセッサの予約装置はその予約アドレスおよ
びフラグ（それぞれ５０ｄおよび５０ｇ）をセットし、
Ｉｗａｒｘ予約（以下ＲＥＳＥＲＶＥとする）と呼ばれ
る特殊なバス動作をＬ１キャッシュとＬ２キャッシュ
（５１）の間の接続に発行することになる。Ｌ２キャッ
シュは、その予約のアドレスを含むＲＥＳＥＲＶＥメッ
セージを受け取り、その予約アドレス（５０ｅ）および
フラグ（５０ｈ）をセットすることになる。さらに、Ｌ
２キャッシュはＲＥＳＥＲＶＥメッセージをＬ３キャッ
シュに転送し、ここでＬ２キャッシュが行った動作が繰
り返され、この時点で、全ての予約装置が適切にセット
されることになる。Ｌ１からＬ３にＲＥＳＥＲＶＥメッ
セージを伝播する処理には任意の時間がかかる可能性が
あり、一般に、キャッシュ間接続（５１および５２）の
可用性、および個々の実施態様に固有の細部によって決
まることに留意されたい。
【００２３】予約装置をセットすることができる方法が
もう１つある。この状況は、ブロックが完全にではなく
部分的にキャッシュ階層から追い出されているときに起
こる。例えば、プロセッサが、Ｌ１キャッシュには存在
しないがＬ２キャッシュには（したがって包含の原理に
よりＬ３キャッシュにも）存在するブロックにあるアド
レスに対してＩｗａｒｘ命令を実行するものとする。こ
の場合プロセッサは、Ｉｗａｒｘに関する読取りとマー
クされた読取りをＬ２キャッシュに発行することにな
る。Ｌ２キャッシュは、それがそのブロックのコピーを
有するかどうか判定し、このブロックを直接プロセッサ
に戻す。ブロックがプロセッサに戻った後、プロセッサ
はその予約アドレスおよびフラグを更新する。Ｌ２キャ
ッシュもまた、その予約をセットし、ＲＥＳＥＲＶＥバ
ス動作をＬ３キャッシュに送信してその予約をＬ３キャ
ッシュに通知する。このシナリオは、前記で述べた２つ
の場合を組み合わせたものにすぎない。一般に、Ｉｗａ
ｒｘ指示を伴うプロセッサからの読取りは、その読取り
を満たすブロックのコピーを有するキャッシュに出会う
まで階層中を下方に伝播され、予約装置をセットする。
その後キャッシュはＲＥＳＥＲＶＥバス動作を残りの階
層中を下方に伝播して、残りの予約装置をセットする。
もう１つある。この状況は、ブロックが完全にではなく
部分的にキャッシュ階層から追い出されているときに起
こる。例えば、プロセッサが、Ｌ１キャッシュには存在
しないがＬ２キャッシュには（したがって包含の原理に
よりＬ３キャッシュにも）存在するブロックにあるアド
レスに対してＩｗａｒｘ命令を実行するものとする。こ
の場合プロセッサは、Ｉｗａｒｘに関する読取りとマー
クされた読取りをＬ２キャッシュに発行することにな
る。Ｌ２キャッシュは、それがそのブロックのコピーを
有するかどうか判定し、このブロックを直接プロセッサ
に戻す。ブロックがプロセッサに戻った後、プロセッサ
はその予約アドレスおよびフラグを更新する。Ｌ２キャ
ッシュもまた、その予約をセットし、ＲＥＳＥＲＶＥバ
ス動作をＬ３キャッシュに送信してその予約をＬ３キャ
ッシュに通知する。このシナリオは、前記で述べた２つ
の場合を組み合わせたものにすぎない。一般に、Ｉｗａ
ｒｘ指示を伴うプロセッサからの読取りは、その読取り
を満たすブロックのコピーを有するキャッシュに出会う
まで階層中を下方に伝播され、予約装置をセットする。
その後キャッシュはＲＥＳＥＲＶＥバス動作を残りの階
層中を下方に伝播して、残りの予約装置をセットする。
【００２４】このようにして、適切な予約情報を有する
Ｉｗａｒｘ命令の結果として階層中の全ての予約装置が
ロードされ、予約グラニュールに書込みを行うトランザ
クションを求めてスヌープを開始することができる。こ
れにより、予約装置は予約フラグをリセットし、その予
約のメモリ位置が修正されている可能性がある場合には
ｓｔｗｃｘ命令が完了しないようにすることができる。
Ｉｗａｒｘ命令の結果として階層中の全ての予約装置が
ロードされ、予約グラニュールに書込みを行うトランザ
クションを求めてスヌープを開始することができる。こ
れにより、予約装置は予約フラグをリセットし、その予
約のメモリ位置が修正されている可能性がある場合には
ｓｔｗｃｘ命令が完了しないようにすることができる。
【００２５】キャッシュ・コヒーレンシと予約装置の間
の相互作用を説明するために、Ｌ１キャッシュ中に存在
する位置に対してプロセッサがＩｗａｒｘを実行する、
前記で論じた第２の場合について考えてみる。プロセッ
サはその予約をセットし、ＲＥＳＥＲＶＥバス動作をＬ
１キャッシュとＬ２キャッシュ（５１）の間のキャッシ
ュ間接続上に提示する。前記で論じたように、ＲＥＳＥ
ＲＶＥバス動作が最下位レベルのキャッシュに伝播され
るまでに任意の時間がかかる可能性がある。予約グラニ
ュール内の書込み動作は、Ｌ１キャッシュで予約がなさ
れた後、ＲＥＳＥＲＶＥバス動作がＬ３キャッシュに伝
播される前に、汎用相互接続上で起こる可能性がある。
この場合、Ｌ３キャッシュは予約を通知されておらず、
システムが正しく機能しない可能性があるように見える
ことになる。しかし実際にはそのようにはならない。そ
の代わり、最下位レベルのキャッシュは、コヒーレンシ
を保証するために、バス上で観察された書込みについて
の情報を階層の最上部に伝播してコヒーレンシを保証す
る必要がある。これによりＬ１予約装置に書込みが通知
され、その結果Ｌ１予約装置は予約フラグをリセットす
ることになる。一般に、キャッシュ・コヒーレンシは、
全ての書込み（予約を有するブロックに対して起こるも
のも含めて）についての情報が、任意の処理装置のキャ
ッシュ階層を、存在するブロックのコピーを有する最上
位の階層レベルまで伝播されることを必要とする。した
がって、書込みについての情報はブロックのコピーが存
在するレベルまで伝播されて、別のプロセッサが予約グ
ラニュールへの書込みを実行するとき、その時点でＬ３
キャッシュがまだ予約を通知されていない場合でもプロ
セッサの予約フラグをリセットすることができるように
なる。
の相互作用を説明するために、Ｌ１キャッシュ中に存在
する位置に対してプロセッサがＩｗａｒｘを実行する、
前記で論じた第２の場合について考えてみる。プロセッ
サはその予約をセットし、ＲＥＳＥＲＶＥバス動作をＬ
１キャッシュとＬ２キャッシュ（５１）の間のキャッシ
ュ間接続上に提示する。前記で論じたように、ＲＥＳＥ
ＲＶＥバス動作が最下位レベルのキャッシュに伝播され
るまでに任意の時間がかかる可能性がある。予約グラニ
ュール内の書込み動作は、Ｌ１キャッシュで予約がなさ
れた後、ＲＥＳＥＲＶＥバス動作がＬ３キャッシュに伝
播される前に、汎用相互接続上で起こる可能性がある。
この場合、Ｌ３キャッシュは予約を通知されておらず、
システムが正しく機能しない可能性があるように見える
ことになる。しかし実際にはそのようにはならない。そ
の代わり、最下位レベルのキャッシュは、コヒーレンシ
を保証するために、バス上で観察された書込みについて
の情報を階層の最上部に伝播してコヒーレンシを保証す
る必要がある。これによりＬ１予約装置に書込みが通知
され、その結果Ｌ１予約装置は予約フラグをリセットす
ることになる。一般に、キャッシュ・コヒーレンシは、
全ての書込み（予約を有するブロックに対して起こるも
のも含めて）についての情報が、任意の処理装置のキャ
ッシュ階層を、存在するブロックのコピーを有する最上
位の階層レベルまで伝播されることを必要とする。した
がって、書込みについての情報はブロックのコピーが存
在するレベルまで伝播されて、別のプロセッサが予約グ
ラニュールへの書込みを実行するとき、その時点でＬ３
キャッシュがまだ予約を通知されていない場合でもプロ
セッサの予約フラグをリセットすることができるように
なる。
【００２６】しかし、ブロックが部分的または完全にメ
モリ階層から追い出されている場合、キャッシュ・コヒ
ーレンシ・プロトコルは、存在するブロックのコピーを
有する最上位のキャッシュ・レベルより上位のレベルに
は書込みについての情報を伝播しない（ブロックの追い
出しによりどの予約フラグの妥当性も改変されない）。
この場合には、プロセッサの予約フラグをリセットする
ため、他の何らかの機構が書込みについての情報を、階
層中を上方にプロセッサまで伝播しなければならない。
これが予約装置の役割である。あるブロックが所与のレ
ベルのキャッシュ階層から追い出されている場合は、そ
のキャッシュはもはやコヒーレンシ・プロトコルに関与
しないが、予約は引き続き関与する。予約装置は、活動
状態の予約を有するブロックへの書込みを検出した場合
には、Ｉｗａｒｘ／ｓｔｗｃｘ命令の意味が確実に保持
されるように、予約フラグをリセットし、書込みについ
ての情報を上位の階層レベルに伝播することになる。し
かし、所与のキャッシュ階層レベルからブロックが追い
出されるまでは、コヒーレンシ機構により少なくともこ
の階層レベルまでは書込みについての情報が伝播される
ことが保証されるので、予約装置を使用する必要はな
い。従来技術のシステムは、Ｉｗａｒｘヒットに応じて
ＲＥＳＥＲＶＥバス動作を階層全体を下方に伝播すると
き、絶対に必要となる前に、書込みをスヌープできる状
態に予約装置をしておく働きをするだけである。予約装
置は、ブロックが所与のキャッシュ階層レベルから除去
された後でのみ書込みをスヌープしなければならない。
厳密に言えば、ブロックが追い出される前に予約装置を
セットする必要はない。
モリ階層から追い出されている場合、キャッシュ・コヒ
ーレンシ・プロトコルは、存在するブロックのコピーを
有する最上位のキャッシュ・レベルより上位のレベルに
は書込みについての情報を伝播しない（ブロックの追い
出しによりどの予約フラグの妥当性も改変されない）。
この場合には、プロセッサの予約フラグをリセットする
ため、他の何らかの機構が書込みについての情報を、階
層中を上方にプロセッサまで伝播しなければならない。
これが予約装置の役割である。あるブロックが所与のレ
ベルのキャッシュ階層から追い出されている場合は、そ
のキャッシュはもはやコヒーレンシ・プロトコルに関与
しないが、予約は引き続き関与する。予約装置は、活動
状態の予約を有するブロックへの書込みを検出した場合
には、Ｉｗａｒｘ／ｓｔｗｃｘ命令の意味が確実に保持
されるように、予約フラグをリセットし、書込みについ
ての情報を上位の階層レベルに伝播することになる。し
かし、所与のキャッシュ階層レベルからブロックが追い
出されるまでは、コヒーレンシ機構により少なくともこ
の階層レベルまでは書込みについての情報が伝播される
ことが保証されるので、予約装置を使用する必要はな
い。従来技術のシステムは、Ｉｗａｒｘヒットに応じて
ＲＥＳＥＲＶＥバス動作を階層全体を下方に伝播すると
き、絶対に必要となる前に、書込みをスヌープできる状
態に予約装置をしておく働きをするだけである。予約装
置は、ブロックが所与のキャッシュ階層レベルから除去
された後でのみ書込みをスヌープしなければならない。
厳密に言えば、ブロックが追い出される前に予約装置を
セットする必要はない。
【００２７】従来技術のシステムでは、Ｉｗａｒｘ命令
がプロセッサによって実行され、キャッシュ階層中のブ
ロックが発見されると必ず、ＲＥＳＥＲＶＥバス動作が
残りの階層中を下方に伝播されることに留意されたい。
これは、そのブロックに対する未解決の予約をプロセッ
サが既に有する場合でも起こる。例として、Ｉｗａｒｘ
／ｓｔｗｃｘで実施されるテスト／テスト／セットと呼
ばれる一般的な同期基本命令は、最初にメモリ中のある
位置に対してＩｗａｒｘを行う。この位置が非ゼロの値
を有する場合には、プロセッサはＩｗａｒｘまで分岐を
戻り、その値がゼロになるまで再度読み取る。Ｉｗａｒ
ｘがゼロを戻した後、プロセッサはｓｔｗｃｘ命令によ
ってその値を１に変更しようとの試みを続ける。これが
うまくいけば、プロセッサはゼロを読み取り、それを１
に変更し、それを再度アトミック的に書き戻すことがで
きたわけである。この手順は、先に論じたアトミックな
読取り／修正／書込みシーケンスであり、その他のプロ
セッサが進行しないようにするロックをセットする（他
のプロセッサはこの時点で１を読み取るが、それ自体が
ゼロを読み取り、その後それをうまくアトミック的に１
に修正するまで先に進むことができない）。概して、所
与のプロセッサは、他のいずれかのプロセッサが既にロ
ックを有するので、Ｉｗａｒｘが１を戻すと同時に「ス
ピン」することになる。この場合、Ｉｗａｒｘが１を戻
すごとに、ＲＥＳＥＲＶＥ動作は階層全体を下方に汎用
相互接続上まで伝播される（通常は、ロックのメモリ位
置を有するブロックはＬ１キャッシュ中で見つかること
になる）。ＲＥＳＥＲＶＥバス動作の同報通信を繰り返
すことは、「Ｉｗａｒｘストーム」と呼ばれる。これに
より深刻な性能低下が生じ、従来技術のシステムが制限
される。したがって、システム・バスのトラフィックを
減少させ、システム全体のパフォーマンスを高めるよう
にＩｗａｒｘ／ｓｔｗｃｘ意味を実施する、より効率的
な方法を考案することが望ましい。予約バス動作を、キ
ャッシュ階層の深さ全体を下方に伝送する必要がなくな
れば特に有利である。
がプロセッサによって実行され、キャッシュ階層中のブ
ロックが発見されると必ず、ＲＥＳＥＲＶＥバス動作が
残りの階層中を下方に伝播されることに留意されたい。
これは、そのブロックに対する未解決の予約をプロセッ
サが既に有する場合でも起こる。例として、Ｉｗａｒｘ
／ｓｔｗｃｘで実施されるテスト／テスト／セットと呼
ばれる一般的な同期基本命令は、最初にメモリ中のある
位置に対してＩｗａｒｘを行う。この位置が非ゼロの値
を有する場合には、プロセッサはＩｗａｒｘまで分岐を
戻り、その値がゼロになるまで再度読み取る。Ｉｗａｒ
ｘがゼロを戻した後、プロセッサはｓｔｗｃｘ命令によ
ってその値を１に変更しようとの試みを続ける。これが
うまくいけば、プロセッサはゼロを読み取り、それを１
に変更し、それを再度アトミック的に書き戻すことがで
きたわけである。この手順は、先に論じたアトミックな
読取り／修正／書込みシーケンスであり、その他のプロ
セッサが進行しないようにするロックをセットする（他
のプロセッサはこの時点で１を読み取るが、それ自体が
ゼロを読み取り、その後それをうまくアトミック的に１
に修正するまで先に進むことができない）。概して、所
与のプロセッサは、他のいずれかのプロセッサが既にロ
ックを有するので、Ｉｗａｒｘが１を戻すと同時に「ス
ピン」することになる。この場合、Ｉｗａｒｘが１を戻
すごとに、ＲＥＳＥＲＶＥ動作は階層全体を下方に汎用
相互接続上まで伝播される（通常は、ロックのメモリ位
置を有するブロックはＬ１キャッシュ中で見つかること
になる）。ＲＥＳＥＲＶＥバス動作の同報通信を繰り返
すことは、「Ｉｗａｒｘストーム」と呼ばれる。これに
より深刻な性能低下が生じ、従来技術のシステムが制限
される。したがって、システム・バスのトラフィックを
減少させ、システム全体のパフォーマンスを高めるよう
にＩｗａｒｘ／ｓｔｗｃｘ意味を実施する、より効率的
な方法を考案することが望ましい。予約バス動作を、キ
ャッシュ階層の深さ全体を下方に伝送する必要がなくな
れば特に有利である。
【００２８】
【発明が解決しようとする課題】したがって、本発明の
一目的は、マルチプロセッサ・コンピュータ・システム
においてキャッシュ・エントリの予約を処理するため
の、改善された方法を提供することである。
一目的は、マルチプロセッサ・コンピュータ・システム
においてキャッシュ・エントリの予約を処理するため
の、改善された方法を提供することである。
【００２９】本発明の別の目的は、ロード／予約（Ｉｗ
ａｒｘ）命令からのバス・トラフィックを減少させる方
法を提供することである。
ａｒｘ）命令からのバス・トラフィックを減少させる方
法を提供することである。
【００３０】本発明の別の目的は、既存の機構を利用し
てパフォーマンスの向上を達成する方法を提供すること
である。
てパフォーマンスの向上を達成する方法を提供すること
である。
【００３１】
【課題を解決するための手段】前述の目的は、マルチプ
ロセッサ・コンピュータ・システムの処理装置で使用す
るために、メモリ装置からの値にアクセスする方法によ
って達成される。この方法は一般に、メモリ装置から全
ての前記キャッシュに値をロードする段階と、この値を
受け取った最上位キャッシュを予約済みとしてマークす
る段階と、この値を最上位キャッシュからキャストアウ
トすべきとき、予約バス動作を最上位キャッシュから第
２レベルのキャッシュに送る段階と、予約バス動作を第
２レベルのキャッシュに送った後で、最上位キャッシュ
からこの値をキャストアウトする段階とを含む。この手
順は、マルチレベル・キャッシュ・アーキテクチャの全
てのキャッシュに対して使用することが好ましい。すな
わち、この値が任意の所与のキャッシュからキャストア
ウトされるとき、その所与のキャッシュから次の最下位
レベルのキャッシュ（すなわちバスのより近くにある隣
接するキャッシュ）に予約バス動作が送られるが、この
予約バス動作は全ての下位キャッシュに送られるわけで
はない。予約バス動作を送った後、この値はその所与の
キャッシュからキャストアウトされる。コンピュータ・
システム内のその他の任意のプロセッサによる、その値
に関連するメモリ装置のアドレスに書き込む試みは、全
ての上位レベル・キャッシュに転送される。アドレスに
書き込むこのような任意の試みに応答して、ブロックの
予約済みのマークが除去される。
ロセッサ・コンピュータ・システムの処理装置で使用す
るために、メモリ装置からの値にアクセスする方法によ
って達成される。この方法は一般に、メモリ装置から全
ての前記キャッシュに値をロードする段階と、この値を
受け取った最上位キャッシュを予約済みとしてマークす
る段階と、この値を最上位キャッシュからキャストアウ
トすべきとき、予約バス動作を最上位キャッシュから第
２レベルのキャッシュに送る段階と、予約バス動作を第
２レベルのキャッシュに送った後で、最上位キャッシュ
からこの値をキャストアウトする段階とを含む。この手
順は、マルチレベル・キャッシュ・アーキテクチャの全
てのキャッシュに対して使用することが好ましい。すな
わち、この値が任意の所与のキャッシュからキャストア
ウトされるとき、その所与のキャッシュから次の最下位
レベルのキャッシュ（すなわちバスのより近くにある隣
接するキャッシュ）に予約バス動作が送られるが、この
予約バス動作は全ての下位キャッシュに送られるわけで
はない。予約バス動作を送った後、この値はその所与の
キャッシュからキャストアウトされる。コンピュータ・
システム内のその他の任意のプロセッサによる、その値
に関連するメモリ装置のアドレスに書き込む試みは、全
ての上位レベル・キャッシュに転送される。アドレスに
書き込むこのような任意の試みに応答して、ブロックの
予約済みのマークが除去される。
【００３２】
【発明の実施の形態】本発明は、図４や図５のシステム
などのマルチプロセッサ・システムにおいてキャッシュ
予約を処理する方法を対象とするが、本発明は、必ずし
も従来通りではない、すなわち新しいハードウェア構成
要素を含む、あるいは既存の構成要素用の新規な相互接
続アーキテクチャを有するコンピュータ・システムにも
適用できる。したがって、本発明は図面に示す汎用シス
テムに限定されるものではないことを、当業者なら理解
するであろう。
などのマルチプロセッサ・システムにおいてキャッシュ
予約を処理する方法を対象とするが、本発明は、必ずし
も従来通りではない、すなわち新しいハードウェア構成
要素を含む、あるいは既存の構成要素用の新規な相互接
続アーキテクチャを有するコンピュータ・システムにも
適用できる。したがって、本発明は図面に示す汎用シス
テムに限定されるものではないことを、当業者なら理解
するであろう。
【００３３】上記に説明したように、従来技術では、Ｌ
ＡＲＸ命令のターゲットが任意のキャッシュ・レベルで
見つかると、階層全ての下位レベルにＲＥＳＥＲＶＥバ
ス動作が渡され、予約グラニュールに対して試みられた
あらゆる書込みがキャッシュ階層中を上方に上位レベル
まで伝播されることが保証される。本発明では、さらに
高いパフォーマンスを達成するようにこの方針が改変さ
れる。具体的に言うと、予約グラニュールに対応するブ
ロックをあるレベル（例えばレベルＮ）から割振り解除
しなければならない場合、そのことが予約バス動作によ
りその次の下位レベル（Ｎ＋１）に通知される。次の下
位レベルには、ブロックが除去されてコヒーレンシ・プ
ロトコルが書込み動作の転送を停止する前にそのレベル
の予約装置が確実に動作しているようにするために、ブ
ロックの除去が完了する前に通知される。予約バス動作
は次の下位レベルに、このブロックに書込みを試みる全
てのトランザクションを上位レベル（Ｎ）に転送しなけ
ればならないと通知する。書込みの試みは、キャッシュ
・コヒーレンシのためではなく、Ｉｗａｒｘ／ｓｔｗｃ
ｘ命令の意味を維持するために転送する必要がある。
ＡＲＸ命令のターゲットが任意のキャッシュ・レベルで
見つかると、階層全ての下位レベルにＲＥＳＥＲＶＥバ
ス動作が渡され、予約グラニュールに対して試みられた
あらゆる書込みがキャッシュ階層中を上方に上位レベル
まで伝播されることが保証される。本発明では、さらに
高いパフォーマンスを達成するようにこの方針が改変さ
れる。具体的に言うと、予約グラニュールに対応するブ
ロックをあるレベル（例えばレベルＮ）から割振り解除
しなければならない場合、そのことが予約バス動作によ
りその次の下位レベル（Ｎ＋１）に通知される。次の下
位レベルには、ブロックが除去されてコヒーレンシ・プ
ロトコルが書込み動作の転送を停止する前にそのレベル
の予約装置が確実に動作しているようにするために、ブ
ロックの除去が完了する前に通知される。予約バス動作
は次の下位レベルに、このブロックに書込みを試みる全
てのトランザクションを上位レベル（Ｎ）に転送しなけ
ればならないと通知する。書込みの試みは、キャッシュ
・コヒーレンシのためではなく、Ｉｗａｒｘ／ｓｔｗｃ
ｘ命令の意味を維持するために転送する必要がある。
【００３４】さらに、本発明では、予約バス動作はキャ
ッシュ階層の深さ全体を下方に伝送されない。従来技術
とは異なり、予約バス動作の受信側は、予約グラニュー
ルの追い出しによってそれが必要となるまで、次の最下
位レベルにこれを伝送しない。この手法はコヒーレンシ
のために絶対に必要というわけではないが、最適化の働
きをする。この新規なプロトコルを従来技術のプロトコ
ルと組み合わせることができる。何らかの階層レベルで
従来技術のプロトコルを採用する場合、先に論じたよう
に、次の最下位レベルに予約グラニュールのアドレス
を、そのレベルで必要となる前に通知するだけである。
これによりプロトコルの適切な動作が妨げられることは
なく、絶対に必要となる前に、ＲＥＳＥＲＶＥバス動作
が残りの階層中を下方に単に伝播されるだけである。
ッシュ階層の深さ全体を下方に伝送されない。従来技術
とは異なり、予約バス動作の受信側は、予約グラニュー
ルの追い出しによってそれが必要となるまで、次の最下
位レベルにこれを伝送しない。この手法はコヒーレンシ
のために絶対に必要というわけではないが、最適化の働
きをする。この新規なプロトコルを従来技術のプロトコ
ルと組み合わせることができる。何らかの階層レベルで
従来技術のプロトコルを採用する場合、先に論じたよう
に、次の最下位レベルに予約グラニュールのアドレス
を、そのレベルで必要となる前に通知するだけである。
これによりプロトコルの適切な動作が妨げられることは
なく、絶対に必要となる前に、ＲＥＳＥＲＶＥバス動作
が残りの階層中を下方に単に伝播されるだけである。
【００３５】予約は、上位レベルにはもはや存在せず、
したがってキャッシュ・コヒーレンシ・プロトコルによ
って保護されないブロック上に保持されるので、予約動
作は基本的に、下位の階層レベルに予約抹消（killin
g）動作を上方に転送するよう明示的に指令しなければ
ならない場合にのみ、キャッシュ階層の下位レベルまで
下方に伝送される。さらに、予約動作の受信側は、予約
グラニュールのキャストアウト、処分（Victiruzatio
n）、またはスヌープ・プッシュによりこの動作を伝送
しなければならなくなるまで、下方に下位レベルに伝送
しない。これらの段階については、図３のフローチャー
トに関連してさらに説明することができる。
したがってキャッシュ・コヒーレンシ・プロトコルによ
って保護されないブロック上に保持されるので、予約動
作は基本的に、下位の階層レベルに予約抹消（killin
g）動作を上方に転送するよう明示的に指令しなければ
ならない場合にのみ、キャッシュ階層の下位レベルまで
下方に伝送される。さらに、予約動作の受信側は、予約
グラニュールのキャストアウト、処分（Victiruzatio
n）、またはスヌープ・プッシュによりこの動作を伝送
しなければならなくなるまで、下方に下位レベルに伝送
しない。これらの段階については、図３のフローチャー
トに関連してさらに説明することができる。
【００３６】プロセッサがロード／予約命令で読み取る
値に最初にアクセスしたとき、その値は最上位レベル・
キャッシュまでの全てのキャッシュ・レベルに置かれる
（３０）。キャッシュ中の対応するブロックは予約済み
としてマークされる（３２）。その後プロセッサは、ロ
ード／予約のキャッシュ値と関係があることもあれば関
係がないこともある、その他の命令を実行する（３
４）。その値が最上位レベル・キャッシュから追い出さ
れる場合には（３６）、予約バス動作がすぐ下のレベル
に送られる（３８）が、すぐ下のレベルのみである（つ
まり下位レベルのキャッシュ全てにではない）。そうで
ない場合には、その値がキャストアウトされるまで、プ
ロセッサは他の命令の実行を続ける。予約バス動作が次
の下位レベル・キャッシュに伝送された後、ブロックを
最上位レベルのキャッシュから割振り解除することがで
きる（４０）。その後、その下位レベルのキャッシュ
は、キャッシュおよび予約されたアドレス上でのスヌー
プのためにバスを監視することになる。このブロックに
書き込む試みがなされた場合（４２）、それは最上位レ
ベル・キャッシュに転送され（４４）、そこで予約が除
去されることになる。
値に最初にアクセスしたとき、その値は最上位レベル・
キャッシュまでの全てのキャッシュ・レベルに置かれる
（３０）。キャッシュ中の対応するブロックは予約済み
としてマークされる（３２）。その後プロセッサは、ロ
ード／予約のキャッシュ値と関係があることもあれば関
係がないこともある、その他の命令を実行する（３
４）。その値が最上位レベル・キャッシュから追い出さ
れる場合には（３６）、予約バス動作がすぐ下のレベル
に送られる（３８）が、すぐ下のレベルのみである（つ
まり下位レベルのキャッシュ全てにではない）。そうで
ない場合には、その値がキャストアウトされるまで、プ
ロセッサは他の命令の実行を続ける。予約バス動作が次
の下位レベル・キャッシュに伝送された後、ブロックを
最上位レベルのキャッシュから割振り解除することがで
きる（４０）。その後、その下位レベルのキャッシュ
は、キャッシュおよび予約されたアドレス上でのスヌー
プのためにバスを監視することになる。このブロックに
書き込む試みがなされた場合（４２）、それは最上位レ
ベル・キャッシュに転送され（４４）、そこで予約が除
去されることになる。
【００３７】ＳＭＰシステムで２レベルを超えるキャッ
シュを有する処理装置を使用する場合には、条件付き段
階４２からの分岐「ｎｏ」で示すように、前述の段階が
下位レベルにも適用される。例えば、値がＬ２キャッシ
ュからキャストアウトされる前（Ｌ１キャッシュからは
既にキャストアウトされた後）には、書込みスヌープは
起こらない可能性がある。この場合、段階３６でのブロ
ックのキャストアウトの検査が、Ｌ２キャッシュに適用
される。予約バス動作（３８）はＬ２キャッシュからＬ
３キャッシュに伝送され、その後このブロックがＬ２キ
ャッシュから割振り解除される（４０）。このアドレス
に関して起こる書込みスヌープ・ヒットは、Ｌ３キャッ
シュからＬ２およびＬ１キャッシュの両方に転送される
ことになる。この手順は、直列に接続した任意の数のキ
ャッシュに適用することができる。
シュを有する処理装置を使用する場合には、条件付き段
階４２からの分岐「ｎｏ」で示すように、前述の段階が
下位レベルにも適用される。例えば、値がＬ２キャッシ
ュからキャストアウトされる前（Ｌ１キャッシュからは
既にキャストアウトされた後）には、書込みスヌープは
起こらない可能性がある。この場合、段階３６でのブロ
ックのキャストアウトの検査が、Ｌ２キャッシュに適用
される。予約バス動作（３８）はＬ２キャッシュからＬ
３キャッシュに伝送され、その後このブロックがＬ２キ
ャッシュから割振り解除される（４０）。このアドレス
に関して起こる書込みスヌープ・ヒットは、Ｌ３キャッ
シュからＬ２およびＬ１キャッシュの両方に転送される
ことになる。この手順は、直列に接続した任意の数のキ
ャッシュに適用することができる。
【００３８】本発明は、予約動作のためのシステム・バ
ス・トラフィックを著しく減少させることができる。Ｉ
ｗａｒｘ／ｓｔｗｃｘ命令が非常にしばしば実行される
ＳＭＰシステムでは、本発明によりシステム全体のパフ
ォーマンスをさらに高めることができる。さらに、この
改善は、既存の機構であるキャッシュ・コヒーレンシ・
プロトコルを使って予約されるブロックへの権限を決定
することにより達成される。所与のレベルのキャッシュ
が権限を放棄した場合のみ、ＬＡＲＸ予約を送ることが
必要になる。
ス・トラフィックを著しく減少させることができる。Ｉ
ｗａｒｘ／ｓｔｗｃｘ命令が非常にしばしば実行される
ＳＭＰシステムでは、本発明によりシステム全体のパフ
ォーマンスをさらに高めることができる。さらに、この
改善は、既存の機構であるキャッシュ・コヒーレンシ・
プロトコルを使って予約されるブロックへの権限を決定
することにより達成される。所与のレベルのキャッシュ
が権限を放棄した場合のみ、ＬＡＲＸ予約を送ることが
必要になる。
【００３９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４０】（１）マルチプロセッサ・コンピュータ・
システムの、少なくとも第１および第２のキャッシュを
有する処理装置で使用するために、メモリ装置からの値
にアクセスする方法であって、メモリ装置から全ての前
記キャッシュに値をロードする段階と、この値を受け取
った第１キャッシュを予約済みとしてマークする段階
と、この値が第１キャッシュからキャストアウトされる
とき、予約バス動作を第１キャッシュから第２キャッシ
ュに送る段階と、前記の予約バス動作を第２キャッシュ
に送った後で、第１キャッシュからこの値をキャストア
ウトする段階とを含む方法。 （２）第２キャッシュが、コンピュータ・システム内の
他の任意の処理装置による、その値に関連するメモリ装
置のアドレスに書き込む試みを第１キャッシュに転送す
る段階をさらに含む、上記（１）に記載の方法。 （３）処理装置が第３キャッシュを有するシステムにお
いて、この値が第２キャッシュからキャストアウトされ
るとき、第２キャッシュから第３キャッシュに予約バス
動作を送る段階と、前記の予約バス動作を第３キャッシ
ュに送った後で、この値を第２キャッシュからキャスト
アウトする段階とをさらに含む、上記（１）に記載の方
法。 （４）処理装置が第１および第２のキャッシュに加えて
複数のキャッシュを有し、全てのキャッシュが処理装置
のプロセッサとコンピュータ・システムのバスの間で直
列に接続されるシステムにおいて、この値が任意の所与
のキャッシュからキャストアウトされるとき、その所与
のキャッシュからバスにより近い側の隣接するキャッシ
ュに予約バス動作を送る段階と、前記の予約バス動作を
隣接するキャッシュに送った後で、その所与のキャッシ
ュから値をキャストアウトする段階とをさらに含む、上
記（１）に記載の方法。 （５）第１キャッシュが処理装置のプロセッサに接続さ
れ、第２キャッシュがさらにコンピュータ・システムの
バスに接続されている上記（１）に記載の方法。 （６）第１キャッシュが予約済みとしてマークされたま
まであることを条件として、処理装置が、メモリ装置に
新しい値を記憶する段階をさらに含む、上記（１）に記
載の方法。 （７）メモリ装置のアドレスに書き込む試みがキャッシ
ュ・コヒーレンシ・プロトコルを使用して検出される上
記（２）に記載の方法。 （８）アドレスに書き込む任意の試みに応答して、キャ
ッシュの予約済みのマークを除去する段階をさらに含
む、上記（２）に記載の方法。 （９）第３キャッシュが、コンピュータ・システム内の
他の任意の処理装置による、その値に関連するメモリ装
置のアドレスに書き込む任意の試みを第２キャッシュに
転送する段階をさらに含む、上記（３）に記載の方法。 （１０）第２キャッシュが、他の任意の処理装置によ
る、そのアドレスに書き込む任意の試みを第１キャッシ
ュに転送する段階をさらに含む、上記（９）に記載の方
法。 （１１）プロセッサと、前記プロセッサに値を提供する
複数のキャッシュとを含み、前記キャッシュが、複数の
レベルに配列され、予約済みのブロックが上位レベル・
キャッシュからキャストアウトされる前に上位レベル・
キャッシュから次の下位レベル・キャッシュに予約バス
動作を送るように適合されているコンピュータ用の処理
装置。 （１２）前記キャッシュが、前記プロセッサと一体にパ
ッケージされた１つまたは複数のオンボード・キャッシ
ュを含む上記（１１）に記載の処理装置。 （１３）前記の各キャッシュが、別の処理装置による、
前記ブロックに関連するメモリ装置のアドレスに書き込
む任意の試みを全ての上位レベル・キャッシュに転送す
る上記（１１）に記載の処理装置。 （１４）前記の各キャッシュが、前記アドレスに書き込
む任意の試みに応答して、前記の予約済みブロックを非
予約状態に変更する上記（１３）に記載の処理装置。 （１５）前記アドレスに書き込む任意の試みがキャッシ
ュ・コヒーレンシ・プロトコルを使用して検出される上
記（１４）に記載の処理装置。 （１６）メモリ装置と、前記メモリ装置に接続されたバ
スと、複数のレベルに配列された複数のキャッシュをそ
のうちの少なくとも１つが有する、前記バスにそれぞれ
に接続された複数の処理装置とを含み、前記キャッシュ
が、予約済みのブロックが上位レベル・キャッシュから
キャストアウトされる前に上位レベル・キャッシュから
次の下位レベル・キャッシュに予約バス動作を送るよう
に適合されているマルチプロセッサ・コンピュータ・シ
ステム。 （１７）前記の各処理装置が複数のレベルに配列された
複数のキャッシュを有し、前記のキャッシュがすべて、
予約済みのブロックが上位レベル・キャッシュからキャ
ストアウトされる前に上位レベル・キャッシュから次の
下位レベル・キャッシュに予約バス動作を送るように適
合されている上記（１６）に記載のコンピュータ・シス
テム。 （１８）前記の各キャッシュが、別の処理装置による、
前記ブロックに関連するメモリ装置のアドレスに書き込
む任意の試みを全ての上位レベル・キャッシュに転送す
る上記（１６）に記載のコンピュータ・システム。 （１９）前記の各キャッシュが、前記アドレスに書き込
む任意の試みに応答して、前記の予約済みブロックを非
予約状態に変更する上記（１８）に記載のコンピュータ
・システム。 （２０）前記アドレスに書き込む任意の試みがキャッシ
ュ・コヒーレンシ・プロトコルを使用して検出される上
記（１９）に記載のコンピュータ・システム。
システムの、少なくとも第１および第２のキャッシュを
有する処理装置で使用するために、メモリ装置からの値
にアクセスする方法であって、メモリ装置から全ての前
記キャッシュに値をロードする段階と、この値を受け取
った第１キャッシュを予約済みとしてマークする段階
と、この値が第１キャッシュからキャストアウトされる
とき、予約バス動作を第１キャッシュから第２キャッシ
ュに送る段階と、前記の予約バス動作を第２キャッシュ
に送った後で、第１キャッシュからこの値をキャストア
ウトする段階とを含む方法。 （２）第２キャッシュが、コンピュータ・システム内の
他の任意の処理装置による、その値に関連するメモリ装
置のアドレスに書き込む試みを第１キャッシュに転送す
る段階をさらに含む、上記（１）に記載の方法。 （３）処理装置が第３キャッシュを有するシステムにお
いて、この値が第２キャッシュからキャストアウトされ
るとき、第２キャッシュから第３キャッシュに予約バス
動作を送る段階と、前記の予約バス動作を第３キャッシ
ュに送った後で、この値を第２キャッシュからキャスト
アウトする段階とをさらに含む、上記（１）に記載の方
法。 （４）処理装置が第１および第２のキャッシュに加えて
複数のキャッシュを有し、全てのキャッシュが処理装置
のプロセッサとコンピュータ・システムのバスの間で直
列に接続されるシステムにおいて、この値が任意の所与
のキャッシュからキャストアウトされるとき、その所与
のキャッシュからバスにより近い側の隣接するキャッシ
ュに予約バス動作を送る段階と、前記の予約バス動作を
隣接するキャッシュに送った後で、その所与のキャッシ
ュから値をキャストアウトする段階とをさらに含む、上
記（１）に記載の方法。 （５）第１キャッシュが処理装置のプロセッサに接続さ
れ、第２キャッシュがさらにコンピュータ・システムの
バスに接続されている上記（１）に記載の方法。 （６）第１キャッシュが予約済みとしてマークされたま
まであることを条件として、処理装置が、メモリ装置に
新しい値を記憶する段階をさらに含む、上記（１）に記
載の方法。 （７）メモリ装置のアドレスに書き込む試みがキャッシ
ュ・コヒーレンシ・プロトコルを使用して検出される上
記（２）に記載の方法。 （８）アドレスに書き込む任意の試みに応答して、キャ
ッシュの予約済みのマークを除去する段階をさらに含
む、上記（２）に記載の方法。 （９）第３キャッシュが、コンピュータ・システム内の
他の任意の処理装置による、その値に関連するメモリ装
置のアドレスに書き込む任意の試みを第２キャッシュに
転送する段階をさらに含む、上記（３）に記載の方法。 （１０）第２キャッシュが、他の任意の処理装置によ
る、そのアドレスに書き込む任意の試みを第１キャッシ
ュに転送する段階をさらに含む、上記（９）に記載の方
法。 （１１）プロセッサと、前記プロセッサに値を提供する
複数のキャッシュとを含み、前記キャッシュが、複数の
レベルに配列され、予約済みのブロックが上位レベル・
キャッシュからキャストアウトされる前に上位レベル・
キャッシュから次の下位レベル・キャッシュに予約バス
動作を送るように適合されているコンピュータ用の処理
装置。 （１２）前記キャッシュが、前記プロセッサと一体にパ
ッケージされた１つまたは複数のオンボード・キャッシ
ュを含む上記（１１）に記載の処理装置。 （１３）前記の各キャッシュが、別の処理装置による、
前記ブロックに関連するメモリ装置のアドレスに書き込
む任意の試みを全ての上位レベル・キャッシュに転送す
る上記（１１）に記載の処理装置。 （１４）前記の各キャッシュが、前記アドレスに書き込
む任意の試みに応答して、前記の予約済みブロックを非
予約状態に変更する上記（１３）に記載の処理装置。 （１５）前記アドレスに書き込む任意の試みがキャッシ
ュ・コヒーレンシ・プロトコルを使用して検出される上
記（１４）に記載の処理装置。 （１６）メモリ装置と、前記メモリ装置に接続されたバ
スと、複数のレベルに配列された複数のキャッシュをそ
のうちの少なくとも１つが有する、前記バスにそれぞれ
に接続された複数の処理装置とを含み、前記キャッシュ
が、予約済みのブロックが上位レベル・キャッシュから
キャストアウトされる前に上位レベル・キャッシュから
次の下位レベル・キャッシュに予約バス動作を送るよう
に適合されているマルチプロセッサ・コンピュータ・シ
ステム。 （１７）前記の各処理装置が複数のレベルに配列された
複数のキャッシュを有し、前記のキャッシュがすべて、
予約済みのブロックが上位レベル・キャッシュからキャ
ストアウトされる前に上位レベル・キャッシュから次の
下位レベル・キャッシュに予約バス動作を送るように適
合されている上記（１６）に記載のコンピュータ・シス
テム。 （１８）前記の各キャッシュが、別の処理装置による、
前記ブロックに関連するメモリ装置のアドレスに書き込
む任意の試みを全ての上位レベル・キャッシュに転送す
る上記（１６）に記載のコンピュータ・システム。 （１９）前記の各キャッシュが、前記アドレスに書き込
む任意の試みに応答して、前記の予約済みブロックを非
予約状態に変更する上記（１８）に記載のコンピュータ
・システム。 （２０）前記アドレスに書き込む任意の試みがキャッシ
ュ・コヒーレンシ・プロトコルを使用して検出される上
記（１９）に記載のコンピュータ・システム。
【図１】従来技術のマルチプロセッサ・コンピュータ・
システムを示すブロック図である。
システムを示すブロック図である。
【図２】オンボードの命令キャッシュおよびデータ・キ
ャッシュと第２レベルのキャッシュを備えたプロセッサ
を有する、従来技術の処理装置を示すブロック図であ
る。
ャッシュと第２レベルのキャッシュを備えたプロセッサ
を有する、従来技術の処理装置を示すブロック図であ
る。
【図３】ロード／記憶動作に対するキャッシュ・エント
リの予約に関連する段階を示すフローチャートである。
リの予約に関連する段階を示すフローチャートである。
【図４】マルチレベル・キャッシュ階層を有する従来の
対称マルチプロセッサ・システムを示すブロック図であ
る。
対称マルチプロセッサ・システムを示すブロック図であ
る。
【図５】Ｉｗａｒｘ命令およびｓｔｗｃｘ命令をサポー
トするのに必要な構成を詳細に示す、従来の処理装置の
ブロック図である。
トするのに必要な構成を詳細に示す、従来の処理装置の
ブロック図である。
３０ 最上位レベル・キャッシュに値がロードされる ３２ キャッシュ・ブロックを予約する ３４ その他の命令を実行する ３６ ブロックはキャストアウトされるか ３８ 予約バス動作が次の下のレベルに送られる ４０ キャッシュ・ブロックをキャストアウトする ４２ 書込みスヌープ・ヒットがあるか ４４ 全ての上位キャッシュ・レベルに書込みトランザ
クションを転送する
クションを転送する
フロントページの続き (72)発明者 ジョン・スチーヴン・ドドソン アメリカ合衆国78660 テキサス州プフリ ューガーヴィル ベル・ロック・サークル 1205 (72)発明者 ジェリー・ドン・ルイス アメリカ合衆国78681 テキサス州ラウン ド・ロック アロウヘッド・サークル 3409 (72)発明者 デレク・エドワード・ウィリアムス アメリカ合衆国78728 テキサス州オース チン シングル・トレース 14723
Claims (20)
- 【請求項１】マルチプロセッサ・コンピュータ・システ
ムの、少なくとも第１および第２のキャッシュを有する
処理装置で使用するために、メモリ装置からの値にアク
セスする方法であって、 メモリ装置から全ての前記キャッシュに値をロードする
段階と、 この値を受け取った第１キャッシュを予約済みとしてマ
ークする段階と、 この値が第１キャッシュからキャストアウトされると
き、予約バス動作を第１キャッシュから第２キャッシュ
に送る段階と、 前記の予約バス動作を第２キャッシュに送った後で、第
１キャッシュからこの値をキャストアウトする段階とを
含む方法。 - 【請求項２】第２キャッシュが、コンピュータ・システ
ム内の他の任意の処理装置による、その値に関連するメ
モリ装置のアドレスに書き込む試みを第１キャッシュに
転送する段階をさらに含む、請求項１に記載の方法。 - 【請求項３】処理装置が第３キャッシュを有するシステ
ムにおいて、 この値が第２キャッシュからキャストアウトされると
き、第２キャッシュから第３キャッシュに予約バス動作
を送る段階と、 前記の予約バス動作を第３キャッシュに送った後で、こ
の値を第２キャッシュからキャストアウトする段階とを
さらに含む、請求項１に記載の方法。 - 【請求項４】処理装置が第１および第２のキャッシュに
加えて複数のキャッシュを有し、全てのキャッシュが処
理装置のプロセッサとコンピュータ・システムのバスの
間で直列に接続されるシステムにおいて、 この値が任意の所与のキャッシュからキャストアウトさ
れるとき、その所与のキャッシュからバスにより近い側
の隣接するキャッシュに予約バス動作を送る段階と、 前記の予約バス動作を隣接するキャッシュに送った後
で、その所与のキャッシュから値をキャストアウトする
段階とをさらに含む、請求項１に記載の方法。 - 【請求項５】第１キャッシュが処理装置のプロセッサに
接続され、第２キャッシュがさらにコンピュータ・シス
テムのバスに接続されている請求項１に記載の方法。 - 【請求項６】第１キャッシュが予約済みとしてマークさ
れたままであることを条件として、処理装置が、メモリ
装置に新しい値を記憶する段階をさらに含む、請求項１
に記載の方法。 - 【請求項７】メモリ装置のアドレスに書き込む試みがキ
ャッシュ・コヒーレンシ・プロトコルを使用して検出さ
れる請求項２に記載の方法。 - 【請求項８】アドレスに書き込む任意の試みに応答し
て、キャッシュの予約済みのマークを除去する段階をさ
らに含む、請求項２に記載の方法。 - 【請求項９】第３キャッシュが、コンピュータ・システ
ム内の他の任意の処理装置による、その値に関連するメ
モリ装置のアドレスに書き込む任意の試みを第２キャッ
シュに転送する段階をさらに含む、請求項３に記載の方
法。 - 【請求項１０】第２キャッシュが、他の任意の処理装置
による、そのアドレスに書き込む任意の試みを第１キャ
ッシュに転送する段階をさらに含む、請求項９に記載の
方法。 - 【請求項１１】プロセッサと、 前記プロセッサに値を提供する複数のキャッシュとを含
み、 前記キャッシュが、複数のレベルに配列され、予約済み
のブロックが上位レベル・キャッシュからキャストアウ
トされる前に上位レベル・キャッシュから次の下位レベ
ル・キャッシュに予約バス動作を送るように適合されて
いるコンピュータ用の処理装置。 - 【請求項１２】前記キャッシュが、前記プロセッサと一
体にパッケージされた１つまたは複数のオンボード・キ
ャッシュを含む請求項１１に記載の処理装置。 - 【請求項１３】前記の各キャッシュが、別の処理装置に
よる、前記ブロックに関連するメモリ装置のアドレスに
書き込む任意の試みを全ての上位レベル・キャッシュに
転送する請求項１１に記載の処理装置。 - 【請求項１４】前記の各キャッシュが、前記アドレスに
書き込む任意の試みに応答して、前記の予約済みブロッ
クを非予約状態に変更する請求項１３に記載の処理装
置。 - 【請求項１５】前記アドレスに書き込む任意の試みがキ
ャッシュ・コヒーレンシ・プロトコルを使用して検出さ
れる請求項１４に記載の処理装置。 - 【請求項１６】メモリ装置と、 前記メモリ装置に接続されたバスと、 複数のレベルに配列された複数のキャッシュをそのうち
の少なくとも１つが有する、前記バスにそれぞれに接続
された複数の処理装置とを含み、 前記キャッシュが、予約済みのブロックが上位レベル・
キャッシュからキャストアウトされる前に上位レベル・
キャッシュから次の下位レベル・キャッシュに予約バス
動作を送るように適合されているマルチプロセッサ・コ
ンピュータ・システム。 - 【請求項１７】前記の各処理装置が複数のレベルに配列
された複数のキャッシュを有し、前記のキャッシュがす
べて、予約済みのブロックが上位レベル・キャッシュか
らキャストアウトされる前に上位レベル・キャッシュか
ら次の下位レベル・キャッシュに予約バス動作を送るよ
うに適合されている請求項１６に記載のコンピュータ・
システム。 - 【請求項１８】前記の各キャッシュが、別の処理装置に
よる、前記ブロックに関連するメモリ装置のアドレスに
書き込む任意の試みを全ての上位レベル・キャッシュに
転送する請求項１６に記載のコンピュータ・システム。 - 【請求項１９】前記の各キャッシュが、前記アドレスに
書き込む任意の試みに応答して、前記の予約済みブロッ
クを非予約状態に変更する請求項１８に記載のコンピュ
ータ・システム。 - 【請求項２０】前記アドレスに書き込む任意の試みがキ
ャッシュ・コヒーレンシ・プロトコルを使用して検出さ
れる請求項１９に記載のコンピュータ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/815647 | 1997-03-13 | ||
| US08/815,647 US5895495A (en) | 1997-03-13 | 1997-03-13 | Demand-based larx-reserve protocol for SMP system buses |
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5895495A (ja) |
| JP (1) | JP3431824B2 (ja) |
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