JPH10254782A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】キャッシュメモリ３に一時的に使用されるだけ
で、その後使用されないような不要なデータが長く留ま
ることによる性能低下を防ぐことを目的とする。 【解決手段】ＣＰＵからキャッシュメモリ３へメモリ参
照命令を出すときに、要求メモリアドレスを生成するの
に使用したレジスタであることを示すフラグ情報と、そ
のメモリアドレスとをレジスタファイル２の該当レジス
タに記憶しておく。ＣＰＵ側では、以前にメモリアドレ
スを生成したレジスタに関してその内容が変化した場
合、対になって記憶していたメモリアドレスについて、
キャッシュメモリ３側でのリプレース選択優先度を最上
にする指示をキャッシュメモリ３に送出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュメモリ
を有するデータ処理装置（計算機システム）に関する。

【０００２】

【従来の技術】現在の計算機システムでは、ＣＰＵが要
求するデータを高速に供給するためにキャッシュメモリ
を装備することが普通になっている。図９は、従来のデ
ータ処理装置（計算機システム）の構成例を示す図であ
る。図９において、２００は命令バッファ、２０１はレ
ジスタ・ファイル、２０２は演算パイプラインユニッ
ト、２０３はロード／ストアパイプラインユニット、２
０４はキャッシュメモリ、２０５は主記憶、３００はタ
グ／データ部、３０１はリプレース制御部である。

【０００３】通常、命令バッファ２００、レジスタ・フ
ァイル２０１、演算パイプラインユニット２０２、ロー
ド／ストアパイプラインユニット２０３を含む部分をＣ
ＰＵと称している。キャッシュメモリ２０４のタグ／デ
ータ部３００は、アドレス、データおよび有効ビットの
組からなるエントリで構成される。ＣＰＵがメモリ読み
出しを行う場合には、キャッシュメモリ２０４内の図示
しない制御部は、タグ／データ部３００中に読み出しア
ドレスと一致するアドレスを持ち、かつ有効ビットがｖ
ａｌｉｄ（有効）であるエントリがあるか否かを探索
し、あればそのデータ部の値をＣＰＵに送る。なければ
主記憶２０５にリード要求を行い、主記憶２０５から送
られてきたデータをＣＰＵに送るとともに、リプレース
制御部３０１でタグ／データ部３００のエントリをある
基準で選び（エントリの選択）、アドレスと主記憶から
送られてきたデータをそのエントリに書き込み、そのエ
ントリの有効ビットをｖａｌｉｄにする。

【０００４】ＣＰＵがメモリ書き込みを行う場合は、Ｃ
ＰＵはキャッシュメモリ２０４に書き込みアドレスとデ
ータを送る。図示しないキャッシュ制御部は、タグ／デ
ータ部３００に書き込みアドレスと一致するアドレスを
持ち、かつ有効ビットがｖａｌｉｄであるエントリがあ
るか否か探索し、あればそのデータ部の値をＣＰＵから
送られてきたデータで書き換える。なければリプレース
制御部でタグ／データ部３００のエントリをある基準で
選び（エントリの選択）、そのエントリにアドレスとＣ
ＰＵから送られてきたデータを書き込み、そのエントリ
の有効ビットをｖａｌｉｄにする。

【０００５】新たなエントリを割り当てるエントリの選
択において、どのような基準でエントリを選ぶかは、計
算機システムの性能に影響を与える。ｄｉｒｅｃｔ ｍ
ａｐｐｅｄ ｃａｃｈｅと呼ばれるキャッシュメモリで
は、あるアドレスに対して割り当てることができるキャ
ッシュ・エントリは１つしかないので、選択の余地がな
い。このため、そのエントリが現在使用されている場合
には、そのデータを捨ててしまうので、あまり良い性能
が得られない。

【０００６】ｎ ｓｅｔ ａｓｓｏｃｉａｔｉｖｅ ｃ
ａｃｈｅと呼ばれるキャッシュメモリは、あるアドレス
に対して割り当てることができるキャッシュ・エントリ
がｎ個存在する方式である。ｎ個の候補のうち、今後最
も使用されそうにないデータの乗っているエントリを選
んで、新データを書き込むことによって、ｄｉｒｅｃｔ
ｍａｐｐｅｄ ｃａｃｈｅより、良い性能が得られる
ようになっている。しかし、ｎを大きくすることは、多
量のハードウェアを必要とするので、ｎを小さくしたま
まで、適切なエントリを選択することが求められる。

【０００７】ｓｅｔ ａｓｓｏｃｉａｔｉｖｅ ｃａｃ
ｈｅのエントリの選択において、これまでの方式は、Ｌ
ＲＵ方式を基本としている。つまり、最近使用されたデ
ータは再び使用される可能性が高いと仮定して、最後に
使用された時間が最も古いエントリを高い優先度で選択
する。

【０００８】

【発明が解決しようとする課題】しかし、この方式で
は、本当に一時的にのみ使用されるデータであっても使
用された直後にはキャッシュメモリに載せられ、時間が
経つまで、なかなか選択の対象にならない。このこと
は、不要なデータがキャッシュメモリに長時間保持され
ていることになり、性能低下を招くことになる。

【０００９】一例として以下の２つの命令が連続して実
行される場合を考える。 store reg1 + 100, reg2 add reg1, 32, reg1 のストア命令（store ）は、第１オペランドで指定さ
れるメモリアドレスに第２オペランドの値を格納する命
令である。の命令の例では、レジスタreg1の内容に定
数値１００を加えた値からなるメモリアドレスにレジス
タreg2の内容を格納する動作を実行する。の加算命令
（add ）は、第１オペランドと第２オペランドの値を加
算して第３オペランドに格納する命令である。の命令
の例では、レジスタreg1の内容に定数値３２が加算さ
れ、その加算結果がレジスタreg1に格納される。

【００１０】の命令の実行時に、レジスタreg1の内容
がメモリアドレス生成に使用され、そのメモリアドレス
でキャッシュメモリへのアクセスが実行されることによ
り、レジスタreg1の内容に基づくメモリアドレスのリプ
レース選択順位は最も低くなる。次に、の命令が実行
されると、レジスタreg1の内容は異なる値に書き換えら
れてしまうことになる。その場合、レジスタreg1の書き
換え前の値が近い将来再び、メモリアドレス生成のため
に使用される可能性はほとんどなくなってしまう。

【００１１】その結果、キャッシュメモリにおいては、
近い将来において使用される可能性が極めて小さいメモ
リアドレスが最もリプレース選択されない優先順位に留
まることになり、ある時間が経過して自メモリアドレス
のリプレース選択順位が最も高くなるまで、キャッシュ
メモリに使用されないまま残されることになる。本発明
は、上記のような、キャッシュメモリに不要なデータが
長く留まることによる性能低下を防ぐことを目的とす
る。

【００１２】

【課題を解決するための手段】本発明では、ＣＰＵから
キャッシュメモリへ送出するコマンドであって、あるア
ドレスの乗っているキャッシュ・エントリに対してその
選択の優先度を高めることを指示するコマンド（ｐｒｉ
ｏｒｉｔｙコマンド）を用意する。そのコマンドを用い
ることにより、ＣＰＵからキャッシュメモリ内のリプレ
ース制御をある程度行うことによって、不要なデータの
キャッシュからの追い出しを迅速にさせる。

【００１３】図１は、本発明の第１の原理構成を示す図
である。図１において、１は演算ユニット、２はレジス
タ・ファイル、３はキャッシュメモリ、４は主記憶であ
る。演算ユニット１およびレジスタ・ファイル２を含む
部分がＣＰＵを構成する。図１の構成において、ＣＰＵ
からキャッシュメモリ３へ要求を出すときに、要求のア
ドレスを生成するのに使用したレジスタ名とアドレスを
ＣＰＵ側で記憶しておく。ＣＰＵ側では、アドレスを生
成するのに使用したレジスタに関して、そのレジスタ内
容（値）が変化した場合、対になって記憶していたアド
レスについて、キャッシュメモリ３での選択優先度を高
めるコマンド（ｐｒｉｏｒｉｔｙコマンド）をキャッシ
ュメモリ３へ送る。

【００１４】これは、メモリをアクセスする場合、アド
レスをあるレジスタ（もしくはレジスタ＋定数値）によ
って示すが、そのレジスタの値が変化したということ
は、変更前の値によって示されるアドレスをアクセスし
なくなるという可能性が高いことに基づく制御である。
図１のレジスタ・ファイル２には、通常のデータを入れ
るフィールドの他に、アドレス・フィールド、バリッド
フラグ（有効ビット）が付加される。そのレジスタの値
（もしくはレジスタ＋定数値）でメモリ参照された場合
には、アドレスをアドレス・フィールドに書き込み、有
効ビットをｖａｌｉｄ状態にする。その後、そのレジス
タの値が書き換わったときには、有効ビットをｉｎｖａ
ｌｉｄにする。このとき、有効ビットが元々ｖａｌｉｄ
であったならば、対応するアドレス・フィールド値とと
もに、キャッシュメモリでの選択優先度を高めることを
指示するコマンドをキャッシュメモリに送る。

【００１５】図２は、本発明の第２の原理構成を示す図
である。図１と同様に、１は演算ユニット、２はレジス
タ・ファイル、３はキャッシュメモリ、４は主記憶であ
り、演算ユニット１およびレジスタ・ファイル２を含む
部分がＣＰＵを構成する。図２の構成においては、ＣＰ
Ｕからのメモリ参照要求に、キャッシュメモリ３での選
択優先度を高めるかどうかの情報をつける（ｐｒｉｏｒ
ｉｔｙ付きキャッシュ・リクエスト）。また、命令とし
て、通常のメモリ参照命令に加えて、ｐｒｉｏｒｉｔｙ
付きキャッシュ・リクエスト付きのメモリ参照命令を加
える。

【００１６】コンパイラによるコード生成においては、
各変数への書き込み回数などの解析を行っている。この
解析において、その変数への最後の参照となる命令に
は、ｐｒｉｏｒｉｔｙ付きキャッシュ・リクエスト付き
のメモリ参照命令を発行するようにする。図２に示すよ
うに、ＣＰＵからキャッシュメモリ３への信号線には、
通常のアクセスアドレス／データの信号線の他に、リク
エストがｐｒｉｏｒｉｔｙ付きであるか否かを示すプラ
イオリティ変更制御指示線（ｐｒｉｏｒｉｔｙビット）
が加わる。このビットの値に従って、キャッシュメモリ
内のリプレース制御部は、選択優先度を制御する。

【００１７】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を説明する。図３は、本発明の第１の実
施例の構成図である。図３において、１０は命令バッフ
ァ、１１はレジスタ・ファイル、１２は演算パイプライ
ンユニット、１３はロード／ストアパイプラインユニッ
ト、１４はプライオリティ制御判定部、１５はキャッシ
ュメモリ、１６は主記憶、１７はタグ／データ部、１８
はリプレース制御部、２０はレジスタ・ファイル中の通
常処理用フィールド、２１はアドレス保持用フィール
ド、２２は有効フラグ保持フィールド、３０はデータ信
号線、３１はアドレス信号線、３２はプライオリティ変
更制御指示線、３３はプライオリティ変更対象アドレス
信号線である。

【００１８】図３において、キャッシュメモリ１５、主
記憶１６以外の部分がＣＰＵを構成している。命令バッ
ファ１０内の命令が演算命令の場合には、レジスタ・フ
ァイル１１の通常処理用フィールド２０の内容に対して
演算パイプラインユニット１２が指定された演算処理を
実行する。命令バッファ１０内の命令がロード命令の場
合は、ロード／ストアパイプラインユニット１３がキャ
ッシュメモリ１５からデータを読み出して、レジスタ・
ファイル１１の通常処理用フィールド２０に格納する。
命令バッファ１０内の命令がストア命令の場合は、ロー
ド／ストアパイプラインユニット１３がレジスタ・ファ
イル１１の通常処理用フィールド２０の内容を読み出し
て、キャッシュメモリ１５に格納する。

【００１９】本発明の第１の実施例においては、レジス
タ・ファイル１１に、通常処理用フィールド２０の他に
アドレス保持用フィールド２１および有効フラグ保持フ
ィールド２２が設けられており、各命令動作時にこれら
のフィールドへの参照動作が行われる。アドレス保持用
フィールド２１には、そのレジスタの値（通常処理用フ
ィールド２０に格納されている値）を元にメモリ参照ア
ドレスを生成した場合には、そのメモリ参照アドレスそ
のものを格納する。具体的には、ロード／ストア命令の
オペランドとして渡されたレジスタのアドレス保持用フ
ィールド２１に、その命令でのメモリ参照アドレスを書
き込むことになる。

【００２０】有効フラグ保持フィールド２２に格納され
る有効ビットは、対応するアドレス保持用フィールド２
１の値が有効か否かを示すものである。ロード／ストア
命令によりアドレス保持用フィールド２１にメモリ参照
アドレスが書き込まれたときに「１」にセットされ、そ
れ以外の命令により通常処理用フィールド２０に値が書
き込まれたとき「０」にセットされる。

【００２１】そして、有効フラグ保持フィールド２２の
有効ビットが「１」から「０」に遷移した場合に、プラ
イオリティ制御判定部１４の制御のもとに、アドレス保
持用フィールド２１の値とプライオリティ変更制御指示
情報（ｐｒｉｏｒｉｔｙコマンド）とを、プライオリテ
ィ変更対象アドレス信号線３３、プライオリティ変更制
御指示線３２によりキャッシュメモリ１５へ送出する。

【００２２】キャッシュメモリ１５は、プライオリティ
変更制御指示情報（ｐｒｉｏｒｉｔｙコマンド）を受け
取ったとき、付随して送られてきたアドレスで通常動作
時と同様にタグ／データ部１７を検索する。そのアドレ
スがタグ／データ部１７上に存在しなければ何もしな
い。一方、そのアドレスがタグ／データ部１７上に存在
する場合には、リプレース制御部１８はタグ／データ部
１７上のそのアドレスの選択の優先度を所定の順位（例
えば、最上位）に変更する。

【００２３】図４は、第１の実施例における処理の流れ
を示す図である。ＣＰＵ側の処理として、ステップ１
（Ｓ１）で命令種別を判定し、ロード／ストア命令であ
れば、ステップ２でメモリ参照アドレスをオペランドの
レジスタのアドレス保持用フィールド２１に書き込む。
さらにステップ３でオペランドのレジスタの有効フラグ
保持フィールド２２に有効ビット「１」を設定する。

【００２４】ステップ１（Ｓ１）による命令種別判定で
レジスタに値を設定する命令と判定したときは、ステッ
プ４（Ｓ４）でオペランドのレジスタの有効フラグ保持
フィールド２２の有効ビットの値を判定する。有効ビッ
トが「１」であれば、ステップ５（Ｓ５）でプライオリ
ティ変更制御指示情報（ｐｒｉｏｒｉｔｙコマンド）と
アドレス保持用フィールド２１の内容をキャッシュメモ
リ１５へ送出する。そしてステップ６（Ｓ６）でオペラ
ンドのレジスタの有効フラグ保持フィールド２２の有効
ビットを「０」にする。

【００２５】キャッシュメモリ１５側の処理として、ス
テップ７（Ｓ７）で要求種別を判定し、リード／ライト
要求であれば、通常のキャッシュ処理を行う。ステップ
７（Ｓ７）の要求種別判定で、要求種別がプライオリテ
ィ変更要求であれば、ステップ９（Ｓ９）で、プライオ
リティ変更対象アドレス信号線３３で送られてくるアド
レスについて、対応するキャッシュエントリを通常のキ
ャッシュ処理と同様にして求める。

【００２６】ステップ１０（Ｓ１０）で対応するエント
リがキャッシュメモリ上に存在するか否かを判定する。
キャッシュメモリ上に存在しなければ何もしないが、キ
ャッシュメモリ上に存在する場合は、ステップ１１（Ｓ
１１）でそのエントリのリプレース選択優先度を最上に
する。図５は、レジスタ・ファイル１１の内容の変化の
一例を示す図である。初期状態ではレジスタ１の通常処
理用フィールド２０に「１００」がセットされ、有効フ
ラグ保持フィールド２２に「０」がセットされていると
する。ここで、上記した命令、 store reg1 + 100, reg2 が実行されたとする。の命令実行後に、レジスタ１の
通常処理用フィールド２０の値は変化しないが、アドレ
ス保持用フィールド２１には生成されたメモリアドレス
値の「２００」がセットされ、有効フラグ保持フィール
ド２２に有効ビット「１」がセットされる。

【００２７】次に、上記した２番目の命令、 add reg1, 32, reg1 が実行されたとする。の命令実行後に、レジスタ１の
通常処理用フィールド２０には加算結果の値の「１３
２」がセットされる。このとき、有効フラグ保持フィー
ルド２２の値が「１」であるため、アドレス保持用フィ
ールド２１の値「２００」がキャッシュメモリに送出さ
れ、その後、有効フラグ保持フィールド２２の値は
「０」にセットされる。

【００２８】上記した第１の実施例の処理により、その
アドレスの指していたレジスタの値が変更されたことを
契機にして、対応するキャッシュ・エントリのリプレー
ス選択の優先度が高くなるので、次に、新たなキャッシ
ュ・エントリが必要になったときには、このキャッシュ
・エントリが使用され、不要なデータがキャッシュメモ
リから追い出されることになる。

【００２９】図６は、本発明の第２の実施例の構成図で
ある。図６において、１０は命令バッファ、１１はレジ
スタ・ファイル、１２は演算パイプラインユニット、１
３はロード／ストアパイプラインユニット、１５はキャ
ッシュメモリ、１６は主記憶、１７はタグ／データ部、
１８はリプレース制御部、３０はデータ信号線、３１は
アドレス信号線、３２はプライオリティ変更制御指示
線、４０は命令バッファ中のプライオリティ変更制御指
示ビット部、４１はロード／ストアパイプラインユニッ
ト中のプライオリティ変更制御指示ビット部である。

【００３０】図６において、キャッシュメモリ１５、主
記憶１６以外の部分がＣＰＵを構成している。命令バッ
ファ１０内の命令が演算命令の場合には、レジスタ・フ
ァイル１１の内容に対して演算パイプラインユニット１
２が指定された演算処理を実行する。命令バッファ１０
内の命令がロード命令の場合は、ロード／ストアパイプ
ラインユニット１３がキャッシュメモリ１５からデータ
を読み出して、レジスタ・ファイル１１に格納する。命
令バッファ１０内の命令がストア命令の場合は、ロード
／ストアパイプラインユニット１３がレジスタ・ファイ
ル１１のの内容を読み出して、キャッシュメモリ１５に
格納する。

【００３１】本発明の第２の実施例では、通常のメモリ
参照命令に加えて、キャッシュメモリでのリプレース選
択優先度を最上にする機能を加えたメモリ参照命令（ｐ
ｒｉｏｒｉｔｙ付きキャッシュ・リクエスト付きメモリ
参照命令）を設ける。ハードウェアとしては、図６に示
すように、命令バッファ１０およびロード／ストアパイ
プラインユニット１３にプライオリティ変更制御指示ビ
ット部４０、４１が設けられ、またＣＰＵからキャッシ
ュメモリへの信号線として、リクエストがｐｒｉｏｒｉ
ｔｙ付きであるか否かを示すプライオリティ変更制御指
示線３２が加わる。

【００３２】ｐｒｉｏｒｉｔｙ付きキャッシュ・リクエ
スト付きメモリ参照命令は、ｐｒｉｏｒｉｔｙビットが
「１」でキャッシュメモリにリクエストを出すことだけ
が通常のメモリ参照命令と異なる。コンパイラは、各変
数への最後の参照となる命令には、ｐｒｉｏｒｉｔｙ付
きキャッシュ・リクエスト付きメモリ参照命令を発行す
る。図７および図８にコンパイルの一例を示す。図７は
条件分岐がない場合、図８は条件分岐がある場合であ
る。

【００３３】図７において、コンパイラは元のプログラ
ム中より同一の変数を参照する命令群（a[0] = 1, a[0]
= 2, ... a[0] = n ）を検出し、その最後の参照命令
（図７の例では、a[0] = n）にはｐｒｉｏｒｉｔｙ付き
キャッシュ・リクエスト付きメモリ参照命令（図７の例
では、priority-store reg1 + 0, a ）を発行する。図
８の場合も図７の場合と同様に、元のプログラム中より
同一の変数を参照する命令群を検出するが、条件分岐が
ある場合には２つの分岐先の両方のメモリ参照命令に対
してｐｒｉｏｒｉｔｙ付きキャッシュ・リクエスト付き
メモリ参照命令（図８の例では、priority-store reg1
+ 0, 10 と priority-store reg1+ 0, 9 ）を発行
する。

【００３４】図６のキャッシュメモリ１５は、プライオ
リティ変更制御指示線３２上のｐｒｉｏｒｉｔｙビット
が「１」でリクエストを受け取ると、通常のキャッシュ
処理を行った後、対応するキャッシュ・エントリのリプ
レース選択の優先度を最上にする。これにより、次に、
新たなキャッシュ・エントリが必要になったときには、
このキャッシュ・エントリが使用され、不要なデータが
キャッシュから追い出されることになる。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
不要なデータをキャッシュメモリから早く追い出すこと
ができるようになり、キャッシュメモリの有効利用度が
向上し、高速なデータ処理ができるようになる。

【図面の簡単な説明】

【図１】本発明の第１の原理構成を示す図である。

【図２】本発明の第２の原理構成を示す図である。

【図３】本発明の第１の実施例の構成図である。

【図４】本発明の第１の実施例における処理の流れを示
す図である。

【図５】本発明の第１の実施例におけるレジスタ・ファ
イルの内容の一例を示す図である。

【図６】本発明の第２の実施例の構成図である。

【図７】本発明の第２の実施例におけるコンパイル動作
例（その１）を示す図である。

【図８】本発明の第２の実施例におけるコンパイル動作
例（その２）を示す図である。

【図９】従来のデータ処理装置の構成例を示す図であ
る。

【符号の説明】

１ 演算ユニット ２ レジスタ・ファイル ３ キャッシュメモリ ４ 主記憶 ２１ アドレス保持用フィールド ２２ 有効フラグ保持フィールド ３２ プライオリティ変更制御指示線 ４０、４１ プライオリティ変更制御指示ビット部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 処理ユニットからキャッシュメモリへメ
   モリ参照命令を出すときに、要求メモリアドレスを生成
   するために使用したレジスタであることを指示するアド
   レス生成レジスタ指示情報と、そのメモリアドレスとを
   該当レジスタに関連付けて記憶しておく手段を備え、 処理ユニットにおいて、以前にメモリアドレスを生成し
   たレジスタに関して、そのレジスタへの書き込み動作が
   実行されたことを上記アドレス生成レジスタ指示情報に
   もとづいて検出したとき、 該当レジスタに関連付けて記憶しておいたメモリアドレ
   スと、 当該メモリアドレスに関するリプレース選択優先度を高
   めることを指示する情報とをキャッシュメモリへ送出す
   るように構成したことを特徴とするデータ処理装置。
2. 【請求項２】 レジスタ・ファイルを内蔵する処理ユニ
   ットと、キャッシュメモリと、主記憶を備え、処理対象
   データがキャッシュメモリに存在するときはレジスタ・
   ファイルとキャッシュメモリの間でリード／ライト操作
   を行い、処理対象データがキャッシュメモリに存在しな
   いときは主記憶から当該処理対象データを読み出し、キ
   ャッシュメモリに書き込む構成を有するデータ処理装置
   であって、 レジスタ・ファイルの各エントリに、メモリアドレス保
   持領域と、該メモリアドレス保持領域の内容の有効性を
   示す有効フラグを保持する有効フラグ保持領域を設け、 ロード命令およびストア命令実行時に、メモリアドレス
   を生成するために使用したレジスタのメモリアドレス保
   持領域に当該生成したメモリアドレスを書き込むととも
   に、対応する有効フラグ保持領域の有効フラグをオン状
   態とし、 ロード命令およびストア命令以外の命令によりレジスタ
   ・ファイルへの書き込み操作を行うとき、レジスタ・フ
   ァイル中の該当エントリの有効フラグがオン状態であれ
   ば、対応するメモリアドレス保持領域に書き込まれてい
   るメモリアドレスをキャッシュメモリに送出し、キャッ
   シュメモリにおける当該メモリアドレスのリプレース優
   先度を高めるよう指示するとともに、レジスタ・ファイ
   ル中の該当エントリの有効フラグをオフ状態とすること
   を特徴とするデータ処理装置。
3. 【請求項３】 レジスタ・ファイルを内蔵する処理ユニ
   ットと、キャッシュメモリと、主記憶を備え、処理対象
   データがキャッシュメモリに存在するときはレジスタフ
   ァイルとキャッシュメモリの間でリード／ライト操作を
   行い、処理対象データがキャッシュメモリに存在しない
   ときは主記憶から当該処理対象データを読み出し、キャ
   ッシュメモリに書き込む構成を有するデータ処理装置で
   あって、 キャッシュメモリでのリプレース優先度を高めることを
   指示する情報を含むリプレース優先度変更機能付きメモ
   リ参照命令を設け、 コンパイル時に、各変数へ一連の参照を行う命令群のう
   ち当該変数への最後の参照となる命令には、上記リプレ
   ース優先度変更機能付きメモリ参照命令を発行し、 命令実行動作時に、上記リプレース優先度変更機能付き
   メモリ参照命令を実行したとき、当該命令で参照したメ
   モリアドレスのリプレース優先度を高めるようキャッシ
   ュメモリに指示するように構成したことを特徴とするデ
   ータ処理装置。