JPH10255462A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH10255462A JPH10255462A JP10050503A JP5050398A JPH10255462A JP H10255462 A JPH10255462 A JP H10255462A JP 10050503 A JP10050503 A JP 10050503A JP 5050398 A JP5050398 A JP 5050398A JP H10255462 A JPH10255462 A JP H10255462A
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- 230000005540 biological transmission Effects 0.000 claims description 28
- 230000000903 blocking effect Effects 0.000 claims 1
- 238000003491 array Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 6
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- 230000000295 complement effect Effects 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- 230000007704 transition Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
- G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
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- G11C7/14—Dummy cell management; Sense reference voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】基準電圧設定用のダミーラインを省き、余分な
センスアンプのデータラインを基準電圧ラインとするこ
とで、安定した基準電圧を提供する。 【解決手段】データを貯蔵するセルブロックを有するメ
モリセルアレイ（ＴＯＰ）、（ＢＯＴ）と、該メモリセ
ルアレイ（ＴＯＰ）、（ＢＯＴ）の上下両側に夫々位置
しメモリセルアレイ（ＴＯＰ）、（ＢＯＴ）のセルブロ
ックからデータを読み出し、所定レベルに増幅して出力
するセンスアンプＳＡ＜１＞−ＳＡ＜５＞と、センスア
ンプＳＡ＜１＞−ＳＡ＜５＞からのデータを選択して出
力するマルチプレクサ６０と、利用しないセンスアンプ
のデータラインの信号値を基準電圧に設定する基準電圧
発生部８０と、マルチプレクサ６０から伝送されたデー
タと基準電圧発生部８０から伝送された基準電圧とを比
較するデータバスセンスアンプＤＢＳＡ＜１＞−ＤＢＳ
Ａ＜４＞とを備えている。
センスアンプのデータラインを基準電圧ラインとするこ
とで、安定した基準電圧を提供する。 【解決手段】データを貯蔵するセルブロックを有するメ
モリセルアレイ（ＴＯＰ）、（ＢＯＴ）と、該メモリセ
ルアレイ（ＴＯＰ）、（ＢＯＴ）の上下両側に夫々位置
しメモリセルアレイ（ＴＯＰ）、（ＢＯＴ）のセルブロ
ックからデータを読み出し、所定レベルに増幅して出力
するセンスアンプＳＡ＜１＞−ＳＡ＜５＞と、センスア
ンプＳＡ＜１＞−ＳＡ＜５＞からのデータを選択して出
力するマルチプレクサ６０と、利用しないセンスアンプ
のデータラインの信号値を基準電圧に設定する基準電圧
発生部８０と、マルチプレクサ６０から伝送されたデー
タと基準電圧発生部８０から伝送された基準電圧とを比
較するデータバスセンスアンプＤＢＳＡ＜１＞−ＤＢＳ
Ａ＜４＞とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、択一して共有可能
なセンスアンプ(Alternative Shared Sense Amp)構造を
備えた半導体メモリ装置に関し、特に、残余データライ
ンを基準電圧ラインとして用い、メモリセルからデータ
を感知するための基準電圧を正確に維持でき、ダミーラ
インを省いて面積を低減し得る半導体メモリ装置に関す
るものである．
なセンスアンプ(Alternative Shared Sense Amp)構造を
備えた半導体メモリ装置に関し、特に、残余データライ
ンを基準電圧ラインとして用い、メモリセルからデータ
を感知するための基準電圧を正確に維持でき、ダミーラ
インを省いて面積を低減し得る半導体メモリ装置に関す
るものである．
【０００２】
【従来の技術】従来のこの種の半導体メモリ装置の一部
分に該当するコアブロック(Core Block)の構造において
は、図４に示したように、データを貯蔵するセルブロッ
ク（図中拡大して示してある）を有するメモリセルアレ
イ１０と、該メモリセルアレイ１０の上下両側に夫々位
置し、メモリセルアレイ１０から選択されたセルブロッ
クからデータを読み出して所定レべルに増幅するセンス
アンプ２０、３０と、該センスアンプ２０、３０を駆動
する第１、第２センスアンプ駆動部４０、５０を備えて
構成されていた。
分に該当するコアブロック(Core Block)の構造において
は、図４に示したように、データを貯蔵するセルブロッ
ク（図中拡大して示してある）を有するメモリセルアレ
イ１０と、該メモリセルアレイ１０の上下両側に夫々位
置し、メモリセルアレイ１０から選択されたセルブロッ
クからデータを読み出して所定レべルに増幅するセンス
アンプ２０、３０と、該センスアンプ２０、３０を駆動
する第１、第２センスアンプ駆動部４０、５０を備えて
構成されていた。
【０００３】即ち、メモリセルアレイ内のセルブロック
から、上下両側のセンスアンプ２０、３０により夫々デ
ータ信号を出力するように、１ラインずつ交番に配置さ
れた構造の折返しビットライン(Folded Bit Line) に構
成されていた。以下、このように構成された従来の半導
体メモリ装置のデータのリード／ライト動作について説
明する。
から、上下両側のセンスアンプ２０、３０により夫々デ
ータ信号を出力するように、１ラインずつ交番に配置さ
れた構造の折返しビットライン(Folded Bit Line) に構
成されていた。以下、このように構成された従来の半導
体メモリ装置のデータのリード／ライト動作について説
明する。
【０００４】先ず、データを読み出さないか又は書入れ
ない場合に、センスアンプイネーブル信号ＳＡＥＮは、
ロー状態で、センスアンプイクオライザー(Equalizer)
信号ＳＡＥＱは、ハイ状態になる。このとき、センスア
ンプイネーブル信号ＳＡＥＮの反転された値を有する信
号 /ＳＡＥＮは、ハイ状態である。従って、図４に示し
た第１駆動部４０及び第２駆動部５０のＮＭＯＳトラン
ジスタＮ１、Ｎ３のみがターンオンされ、その他のＰＭ
ＯＳトランジスタＰｌ、Ｐ２及びＮＭＯＳトランジスタ
Ｎ２、Ｎ４は、ターンオフ状態になるため、電源ライン
ＳＰと電源ラインＳＮとが連結されて電圧が等しくな
る。従って、それら電源ラインＳＰと電源ラインＳＮ間
には電圧差がないため、セスアンプ２０、３０は動作さ
れない。
ない場合に、センスアンプイネーブル信号ＳＡＥＮは、
ロー状態で、センスアンプイクオライザー(Equalizer)
信号ＳＡＥＱは、ハイ状態になる。このとき、センスア
ンプイネーブル信号ＳＡＥＮの反転された値を有する信
号 /ＳＡＥＮは、ハイ状態である。従って、図４に示し
た第１駆動部４０及び第２駆動部５０のＮＭＯＳトラン
ジスタＮ１、Ｎ３のみがターンオンされ、その他のＰＭ
ＯＳトランジスタＰｌ、Ｐ２及びＮＭＯＳトランジスタ
Ｎ２、Ｎ４は、ターンオフ状態になるため、電源ライン
ＳＰと電源ラインＳＮとが連結されて電圧が等しくな
る。従って、それら電源ラインＳＰと電源ラインＳＮ間
には電圧差がないため、セスアンプ２０、３０は動作さ
れない。
【０００５】メモリセルアレイからデータ信号を読み出
すか又はメモリセルアレイにデータを書き込む場合は、
先ず、メモリセルアレイ１０からセルブロックが決定さ
れると、該セルブロックのブロック選択信号ＢＳは、ハ
イ状態になり、センスアンプイネーブル信号ＳＡＥＮも
ハイ状態になって、センスアンプイクオライザー信号Ｓ
ＡＥＱは、ロー状態になる。
すか又はメモリセルアレイにデータを書き込む場合は、
先ず、メモリセルアレイ１０からセルブロックが決定さ
れると、該セルブロックのブロック選択信号ＢＳは、ハ
イ状態になり、センスアンプイネーブル信号ＳＡＥＮも
ハイ状態になって、センスアンプイクオライザー信号Ｓ
ＡＥＱは、ロー状態になる。
【０００６】従って、第１駆動部４Ｏ及び第２駆動部５
０のＮＭＯＳトランジスタＮｌ、Ｎ３のみがターンオフ
され、その他のＮＭＯＳトランジスタは、ターンオン状
態になって電源ラインＳＰは電源電圧でチャージされ、
電源ラインＳＮは接地されてセンスアンプ２０、３０は
動作可能な状態になる。このとき、メモリセルアレイ１
０のワードラインＷＬｏ−ＷＬｎ中１つが選択される
と、該選択されたワードラインに該当するセルブロック
を上下側のセンスアンプ２０、３０ からデータライン
を用いて夫々感知し、データ信号を読み出すか又は書き
込む。
０のＮＭＯＳトランジスタＮｌ、Ｎ３のみがターンオフ
され、その他のＮＭＯＳトランジスタは、ターンオン状
態になって電源ラインＳＰは電源電圧でチャージされ、
電源ラインＳＮは接地されてセンスアンプ２０、３０は
動作可能な状態になる。このとき、メモリセルアレイ１
０のワードラインＷＬｏ−ＷＬｎ中１つが選択される
と、該選択されたワードラインに該当するセルブロック
を上下側のセンスアンプ２０、３０ からデータライン
を用いて夫々感知し、データ信号を読み出すか又は書き
込む。
【０００７】このようにデータ信号を読み出した後、図
５に示したように、マルチプレクサ６０及びデータバス
センスアンプＤＢＳＡのような周辺回路を経て出力され
る。そして、この種の半導体メモリ装置は、セルブロッ
クからなるメモリセルアレイの上下両側にセンスアンプ
ＳＡが多段に連結されて構成されていた。ここでは、４
個のメモリセルアレイと５個のセンスアンプＳＡとを備
えて構成された構造を例示して説明する。
５に示したように、マルチプレクサ６０及びデータバス
センスアンプＤＢＳＡのような周辺回路を経て出力され
る。そして、この種の半導体メモリ装置は、セルブロッ
クからなるメモリセルアレイの上下両側にセンスアンプ
ＳＡが多段に連結されて構成されていた。ここでは、４
個のメモリセルアレイと５個のセンスアンプＳＡとを備
えて構成された構造を例示して説明する。
【０００８】先ず、図５に示したように、１つのメモリ
セルアレイをトップ(Top) メモリセルアレイとすると、
該トップメモリセルアレイの下側のメモリセルアレイ
は、ボトム(Bottom)メモリセルアレイになり、逆に一つ
のメモリセルアレイをボトムメモリセルアレイとする
と、該ボトムメモリセルアレイの上側のメモリセルアレ
イはトップメモリセルアレイになる。
セルアレイをトップ(Top) メモリセルアレイとすると、
該トップメモリセルアレイの下側のメモリセルアレイ
は、ボトム(Bottom)メモリセルアレイになり、逆に一つ
のメモリセルアレイをボトムメモリセルアレイとする
と、該ボトムメモリセルアレイの上側のメモリセルアレ
イはトップメモリセルアレイになる。
【０００９】従って、トップメモリセルアレイ（ＴＯ
Ｐ）及びボトムメモリセルアレイ（ＢＯＴ）が反復して
配置され、これらメモリセルアレイ間にセンスアンプＳ
Ａが配置されていた。例えば、セルブロックからトップ
メモリセルアレイを選択すると、該選択されたトップメ
モリセルアレイのセルブロックから出力された信号は、
上下両側のセンスアンスアンプＳＡ＜１＞、ＳＡ＜２＞
及びＳＡ＜３＞、ＳＡ＜４＞を経て所定レベルに増幅さ
れた後、データラインＳＯ＜１＞、ＳＯ＜２＞、ＳＯ＜
３＞、ＳＯ＜４＞を経てマルチプレクサ６０に伝送され
る。
Ｐ）及びボトムメモリセルアレイ（ＢＯＴ）が反復して
配置され、これらメモリセルアレイ間にセンスアンプＳ
Ａが配置されていた。例えば、セルブロックからトップ
メモリセルアレイを選択すると、該選択されたトップメ
モリセルアレイのセルブロックから出力された信号は、
上下両側のセンスアンスアンプＳＡ＜１＞、ＳＡ＜２＞
及びＳＡ＜３＞、ＳＡ＜４＞を経て所定レベルに増幅さ
れた後、データラインＳＯ＜１＞、ＳＯ＜２＞、ＳＯ＜
３＞、ＳＯ＜４＞を経てマルチプレクサ６０に伝送され
る。
【００１０】尚、前記データラインとしては、信号ＳＯ
及び相補の信号ＳＯｂがあるが、ここでは、データライ
ンＳＯ＜ｉ＞を１本で示している。次いで、データライ
ンＳＯ＜１＞、ＳＯ＜２＞、ＳＯ＜３＞、Ｓ＜４＞を経
てデータ信号の伝送を受けたマルチプレクサ６０は、入
力したデータライン選択信号ＳＯ−ＳＥＬによりセンス
アンプＳＡ＜１＞、ＳＡ＜２＞から伝送されたデータ信
号を選択してデータバスセンスアンプＤＢＳＡ＜１＞−
ＤＢＳＡ＜４＞に伝達する。
及び相補の信号ＳＯｂがあるが、ここでは、データライ
ンＳＯ＜ｉ＞を１本で示している。次いで、データライ
ンＳＯ＜１＞、ＳＯ＜２＞、ＳＯ＜３＞、Ｓ＜４＞を経
てデータ信号の伝送を受けたマルチプレクサ６０は、入
力したデータライン選択信号ＳＯ−ＳＥＬによりセンス
アンプＳＡ＜１＞、ＳＡ＜２＞から伝送されたデータ信
号を選択してデータバスセンスアンプＤＢＳＡ＜１＞−
ＤＢＳＡ＜４＞に伝達する。
【００１１】次いで、該データバスセンスアンプＤＢＳ
Ａ＜１＞−ＤＢＳＡ＜４＞は、伝送されたデータ信号を
基準電圧ＳＯＲＥＦと比較して１又は０を出力するか、
ＰＡＳＳ又はＦＡＬＬを決定して出力する。そして、こ
のとき、外部ノイズの影響を抑制するため、基準電圧Ｓ
ＯＲＥＦとデータ電圧との負荷が同様になるようにダミ
ーラインＬ−ＤＵＭＭＹを設け、該ダミーラインＬ−Ｄ
ＵＭＭＹは初期にプリチャージされたデータラインＳＯ
又ＳＯｂと連結し、データラインＳＯ又ＳＯｂにプリチ
ャージされた電圧を基準電圧ＳＯＲＥＦに設定する。ダ
ミーラインＬ−ＤＵＭＭＹとデータラインＳＯ、ＳＯｂ
とはスイッチ（図示されず）により連結される。
Ａ＜１＞−ＤＢＳＡ＜４＞は、伝送されたデータ信号を
基準電圧ＳＯＲＥＦと比較して１又は０を出力するか、
ＰＡＳＳ又はＦＡＬＬを決定して出力する。そして、こ
のとき、外部ノイズの影響を抑制するため、基準電圧Ｓ
ＯＲＥＦとデータ電圧との負荷が同様になるようにダミ
ーラインＬ−ＤＵＭＭＹを設け、該ダミーラインＬ−Ｄ
ＵＭＭＹは初期にプリチャージされたデータラインＳＯ
又ＳＯｂと連結し、データラインＳＯ又ＳＯｂにプリチ
ャージされた電圧を基準電圧ＳＯＲＥＦに設定する。ダ
ミーラインＬ−ＤＵＭＭＹとデータラインＳＯ、ＳＯｂ
とはスイッチ（図示されず）により連結される。
【００１２】次いで、センスアンプが動作を開始する
と、スイッチがオフされ、ダミーラインＬ−ＤＵＭＭＹ
とデータラインＳＯ、ＳＯｂの連結は遮断される。そし
て、前記データバスセンスアンプＤＢＳＡ＜１＞−ＤＢ
ＳＡ＜４＞は、マルチプレクサ６０から伝送されたデー
タ電圧とダミーラインＬ−ＤＵＭＭＹから入力する基準
電圧ＳＯＲＥＦとを比較して出力する。
と、スイッチがオフされ、ダミーラインＬ−ＤＵＭＭＹ
とデータラインＳＯ、ＳＯｂの連結は遮断される。そし
て、前記データバスセンスアンプＤＢＳＡ＜１＞−ＤＢ
ＳＡ＜４＞は、マルチプレクサ６０から伝送されたデー
タ電圧とダミーラインＬ−ＤＵＭＭＹから入力する基準
電圧ＳＯＲＥＦとを比較して出力する。
【００１３】一方、セルブロックからボトムメモリセル
アレイを選択すると、出力されたデータ信号は上下両側
のセンスアンプＳＡ＜２＞、ＳＡ＜３＞及びＳＡ＜４
＞、ＳＡ＜５＞を経て所定レベルに増幅された後、デー
タラインＳＯ＜２＞、ＳＯ＜３＞及びＳＯ＜４＞、ＳＯ
＜５＞を経てマルチプレクサ６０に伝達される。且つ、
前記データラインＳＯ＜２＞、ＳＯ＜３＞、ＳＯ＜４
＞、ＳＯ＜５＞を経てデータ信号を受けたマルチプレク
サ６０は、入力するデータライン選択信号ＳＯ−ＳＥＬ
によりセンスアンプＳＡ＜２＞、ＳＡ＜３＞から出力さ
れたデータ信号を選択してデータバスセンスアンプＤＢ
ＳＡ＜１＞−ＤＢＳＡ＜４＞に伝送し、該データバスセ
ンスアンプＤＢＳＡ＜１＞−ＤＢＳＡ＜４＞では、伝送
されたデータ信号を基準電圧ＳＯＲＥＦと比較して１又
は０を出力するか、ＰＡＳＳ又はＦＡＬＬの与否を判断
して出力する。
アレイを選択すると、出力されたデータ信号は上下両側
のセンスアンプＳＡ＜２＞、ＳＡ＜３＞及びＳＡ＜４
＞、ＳＡ＜５＞を経て所定レベルに増幅された後、デー
タラインＳＯ＜２＞、ＳＯ＜３＞及びＳＯ＜４＞、ＳＯ
＜５＞を経てマルチプレクサ６０に伝達される。且つ、
前記データラインＳＯ＜２＞、ＳＯ＜３＞、ＳＯ＜４
＞、ＳＯ＜５＞を経てデータ信号を受けたマルチプレク
サ６０は、入力するデータライン選択信号ＳＯ−ＳＥＬ
によりセンスアンプＳＡ＜２＞、ＳＡ＜３＞から出力さ
れたデータ信号を選択してデータバスセンスアンプＤＢ
ＳＡ＜１＞−ＤＢＳＡ＜４＞に伝送し、該データバスセ
ンスアンプＤＢＳＡ＜１＞−ＤＢＳＡ＜４＞では、伝送
されたデータ信号を基準電圧ＳＯＲＥＦと比較して１又
は０を出力するか、ＰＡＳＳ又はＦＡＬＬの与否を判断
して出力する。
【００１４】このとき、基準電圧ＳＯＲＥＦをデータ電
圧の負荷と同様にするため、ダミーラインＬ−ＤＵＭＭ
Ｙを形成し、該ダミーラインＬ−ＤＵＭＭＹは初期にプ
リチャージされたデータラインＳＯ又はＳＯｂと連結し
てデータラインＳＯ又はＳＯｂにプリチャージされてい
る電圧を基準電圧ＳＯＲＥＦに設定する。ダミーライン
Ｌ−ＤＵＭＭＹとデータラインＳＯ、ＳＯｂとはスイッ
チ（図示されず）により連結されている。
圧の負荷と同様にするため、ダミーラインＬ−ＤＵＭＭ
Ｙを形成し、該ダミーラインＬ−ＤＵＭＭＹは初期にプ
リチャージされたデータラインＳＯ又はＳＯｂと連結し
てデータラインＳＯ又はＳＯｂにプリチャージされてい
る電圧を基準電圧ＳＯＲＥＦに設定する。ダミーライン
Ｌ−ＤＵＭＭＹとデータラインＳＯ、ＳＯｂとはスイッ
チ（図示されず）により連結されている。
【００１５】センスアンプが動作を開始すると、スイッ
チがオフされ、ダミーラインＬ−ＤＵＭＭＹとデータラ
インＳＯ、ＳＯｂの連結は遮断され、前記データバスセ
ンスアンプＤＢＳＡ＜１＞−ＤＢＳＡ＜４＞は、マルチ
プレクサ６０から入力したデータ電圧とダミーラインＬ
−ＤＵＭＭＹから入力した基準電圧ＳＯＲＥＦとを比較
して出力する。
チがオフされ、ダミーラインＬ−ＤＵＭＭＹとデータラ
インＳＯ、ＳＯｂの連結は遮断され、前記データバスセ
ンスアンプＤＢＳＡ＜１＞−ＤＢＳＡ＜４＞は、マルチ
プレクサ６０から入力したデータ電圧とダミーラインＬ
−ＤＵＭＭＹから入力した基準電圧ＳＯＲＥＦとを比較
して出力する。
【００１６】ここで、前記データバスセンスアンプＤＢ
ＳＡは、ノーマルモード時に１、０を出力し、テストモ
ード時に、ＰＡＳＳ又はＦＡＬＬの与否を判断して出力
するが、このような動作について、図６を用いて説明す
ると次のようである。図６のデータバスセンスアンプＤ
ＢＳＡの回路において、先ず、センスアンプをイネーブ
ル状態にするためのアドレス遷移検出信号ＡＴＤがイネ
ーブルされると、第１データ比較部７１のトランジスタ
Ｑ５、ＱｌＯが夫々ターンオンされ、トランジスタＱ
５、ＱｌＯにより差動増幅器７１ａ、７１ｂがイネーブ
ルされる。この状態で、基準電圧ＳＯＲＥＦよりも大き
いハイレベルのデータＤＡＴＡが入力すると、第１差動
増幅器７１ａのトランジスタＱ３は、ターンオンされ、
トランジスタＱ４はターンオフされ、第２差動増幅器７
１ｂのトランジスタＱ８はターンオンされ、トランジス
タＱ８はターンオフされる。
ＳＡは、ノーマルモード時に１、０を出力し、テストモ
ード時に、ＰＡＳＳ又はＦＡＬＬの与否を判断して出力
するが、このような動作について、図６を用いて説明す
ると次のようである。図６のデータバスセンスアンプＤ
ＢＳＡの回路において、先ず、センスアンプをイネーブ
ル状態にするためのアドレス遷移検出信号ＡＴＤがイネ
ーブルされると、第１データ比較部７１のトランジスタ
Ｑ５、ＱｌＯが夫々ターンオンされ、トランジスタＱ
５、ＱｌＯにより差動増幅器７１ａ、７１ｂがイネーブ
ルされる。この状態で、基準電圧ＳＯＲＥＦよりも大き
いハイレベルのデータＤＡＴＡが入力すると、第１差動
増幅器７１ａのトランジスタＱ３は、ターンオンされ、
トランジスタＱ４はターンオフされ、第２差動増幅器７
１ｂのトランジスタＱ８はターンオンされ、トランジス
タＱ８はターンオフされる。
【００１７】従って、トランジスタＱ４のドレイン端子
に連結された第１出力ノードＮｌにハイ信号が出力さ
れ、トランジスタＱ８のドレイン端子に連結された第２
出力ノードＮ２には、ロー信号が出力される。このと
き、前記第１データ比較部７１に入力するデータＤＡＴ
Ａの反転されたデータ /ＤＡＴＡを受けて動作される、
第１データ比較部７１と同じ構成の第２データ比較部７
２は、第３出力ノードからロー信号を出力し、第４出力
ノードＮ４からは、ハイ信号を出力する。
に連結された第１出力ノードＮｌにハイ信号が出力さ
れ、トランジスタＱ８のドレイン端子に連結された第２
出力ノードＮ２には、ロー信号が出力される。このと
き、前記第１データ比較部７１に入力するデータＤＡＴ
Ａの反転されたデータ /ＤＡＴＡを受けて動作される、
第１データ比較部７１と同じ構成の第２データ比較部７
２は、第３出力ノードからロー信号を出力し、第４出力
ノードＮ４からは、ハイ信号を出力する。
【００１８】即ち、第２データ比較部７２は、第１デー
タ比較部７１の出力値の反転された出力値を出力し、圧
縮部７３のインバータＩ１−Ｉ４に、ハイ、ロー、ロ
ー、ハイの信号が夫々入力される。次いで、インバータ
Ｉ１−Ｉ４は、入力された信号を反転させ、ロー、ハ
イ、ハイ、ロー信号をＮＯＲゲートＮＲｌ、ＮＲ２に夫
々出力し、該入力された信号が否定論理和されてロー信
号が夫々出力バッファ７４に出力される。
タ比較部７１の出力値の反転された出力値を出力し、圧
縮部７３のインバータＩ１−Ｉ４に、ハイ、ロー、ロ
ー、ハイの信号が夫々入力される。次いで、インバータ
Ｉ１−Ｉ４は、入力された信号を反転させ、ロー、ハ
イ、ハイ、ロー信号をＮＯＲゲートＮＲｌ、ＮＲ２に夫
々出力し、該入力された信号が否定論理和されてロー信
号が夫々出力バッファ７４に出力される。
【００１９】一方、第１データ比較部７１に入力するデ
ータＤＡＴＡ値が基準電圧値ＳＯＲＥＦよりも低いロー
信号であると、第１差動増幅器７１ａのトランジスタＱ
３が、ターンオフされ、トランジスタＱ４はターンオン
される。且つ、第２差動増幅器７１ｂのトランジスタＱ
８はターンオフされ、トランジスタＱ９はターンオンさ
れる。従って、トランジスタＱ４のドレイン端子に連結
された第１出力ノードからロー信号が出力され、トラン
ジスタＱ８のドレイン端子に連結された第２出力ノード
からは、ハイ信号が出力される。
ータＤＡＴＡ値が基準電圧値ＳＯＲＥＦよりも低いロー
信号であると、第１差動増幅器７１ａのトランジスタＱ
３が、ターンオフされ、トランジスタＱ４はターンオン
される。且つ、第２差動増幅器７１ｂのトランジスタＱ
８はターンオフされ、トランジスタＱ９はターンオンさ
れる。従って、トランジスタＱ４のドレイン端子に連結
された第１出力ノードからロー信号が出力され、トラン
ジスタＱ８のドレイン端子に連結された第２出力ノード
からは、ハイ信号が出力される。
【００２０】次いで、第２データ比較部７２の第３出力
ノードＮ３からハイ信号が出力され、第４出力ノードＮ
４からロー信号が出力され、圧縮７３のインバータＩ１
−Ｉ４に、ロー、ハイ、ハイ、ローの信号が夫々入力さ
れる。次いで、インバータＩ１−Ｉ４は、入力信号を反
転させてハイ、ロー、ロー、ハイの信号を夫々出力し、
ＮＯＲゲートＮＲｌ、ＮＲ２は、ハイ、ロー信号を夫々
受けて否定論理和し、該否定論理和されたロー信号が夫
々出力バッファ７４に出力される。
ノードＮ３からハイ信号が出力され、第４出力ノードＮ
４からロー信号が出力され、圧縮７３のインバータＩ１
−Ｉ４に、ロー、ハイ、ハイ、ローの信号が夫々入力さ
れる。次いで、インバータＩ１−Ｉ４は、入力信号を反
転させてハイ、ロー、ロー、ハイの信号を夫々出力し、
ＮＯＲゲートＮＲｌ、ＮＲ２は、ハイ、ロー信号を夫々
受けて否定論理和し、該否定論理和されたロー信号が夫
々出力バッファ７４に出力される。
【００２１】従って、出力バッファ７４はノーマルモー
ド時に、データ比較値のｌ（ハイ信号）又は、０（ロー
信号）を出力し、テストモード時には圧縮部７３から入
力する全ての値が０、０であると、ＰＡＳＳ状態（セル
の正常状態）として処理し、その他の場合は、ＦＡＬＬ
（セルの不良状態）として処理する。このようにして、
不良なセルを判別することができる。
ド時に、データ比較値のｌ（ハイ信号）又は、０（ロー
信号）を出力し、テストモード時には圧縮部７３から入
力する全ての値が０、０であると、ＰＡＳＳ状態（セル
の正常状態）として処理し、その他の場合は、ＦＡＬＬ
（セルの不良状態）として処理する。このようにして、
不良なセルを判別することができる。
【００２２】このように動作するデータバスセンスアン
プＤＢＳＡは、１９９２年SYMPOSIUM ON VLSI CIRCIUT
で発表された論文中、”Circiut Techniques for Multi
-BitParallel Testing Of 64Mb DRAMs and Beyond ”に
掲載されている。
プＤＢＳＡは、１９９２年SYMPOSIUM ON VLSI CIRCIUT
で発表された論文中、”Circiut Techniques for Multi
-BitParallel Testing Of 64Mb DRAMs and Beyond ”に
掲載されている。
【００２３】
【発明が解決しようとする課題】然るに、このような従
来の半導体メモリ装置においては、基準電圧を設定する
ためのダミーラインを別途に形成するため、データライ
ンと同様な程度の外部の影響を受けないと、接地の電位
が０に認められず、該電位が不安定であるとき、基準電
圧を設定するダミーラインがデータラインとは異なって
不安定になり、深刻な場合には、ノーマルモード時のデ
ータが逆に出力されたり、テストモード時のＰＡＳＳ、
又はＦＡＬＬの与否が逆に判断される。また、基準電圧
を設定するためのダミーラインを別途に要して構造が複
雑になるという不都合な点があった。
来の半導体メモリ装置においては、基準電圧を設定する
ためのダミーラインを別途に形成するため、データライ
ンと同様な程度の外部の影響を受けないと、接地の電位
が０に認められず、該電位が不安定であるとき、基準電
圧を設定するダミーラインがデータラインとは異なって
不安定になり、深刻な場合には、ノーマルモード時のデ
ータが逆に出力されたり、テストモード時のＰＡＳＳ、
又はＦＡＬＬの与否が逆に判断される。また、基準電圧
を設定するためのダミーラインを別途に要して構造が複
雑になるという不都合な点があった。
【００２４】そこで、本発明の第１目的は、基準値を設
定するためのダミーラインを別途に形成せずに、余分の
データラインを基準電圧ラインとして用い、装置面積を
低減し得る半導体メモリ装置を提供しようとするもので
ある。本発明の第２目的は、データラインを基準電圧ラ
インとして用いることで、正確な基準電圧を維持し得る
半導体メモリ装置を提供しようとするものである。
定するためのダミーラインを別途に形成せずに、余分の
データラインを基準電圧ラインとして用い、装置面積を
低減し得る半導体メモリ装置を提供しようとするもので
ある。本発明の第２目的は、データラインを基準電圧ラ
インとして用いることで、正確な基準電圧を維持し得る
半導体メモリ装置を提供しようとするものである。
【００２５】
【課題を解決するための手段】このような目的を達成す
るため、請求項１に記載の本発明に係る半導体メモリ装
置では、データが貯蔵されたセルブロックを有するＮ個
のメモリセルアレイと、各メモリセルアレイの上下両側
に夫々位置し、選択されたメモリセルアレイ内のセルブ
ロックからデータ信号を読み出し、所定レベルに増幅し
て出力するＮ＋ｌ個のセンスアンプと、メモリセルアレ
イの選択に関連して発生するデータライン選択信号に基
づいて、選択メモリセルアレイ上下両側に位置するセン
スアンプから出力されたデータを選択して出力するマル
チプレクサと、前記センスアンプの中、メモリセルアレ
イの選択に関連して生じるデータ伝送に寄与しないセン
スアンプのデータラインの信号値を基準電圧として設定
する基準電圧発生部と、前記マルチプレクサで選択され
て伝送されたデータと前記基準電圧発生部から伝送され
た基準電圧とを比較するＮ個のデータバスセンスアンプ
とを備えて構成される。
るため、請求項１に記載の本発明に係る半導体メモリ装
置では、データが貯蔵されたセルブロックを有するＮ個
のメモリセルアレイと、各メモリセルアレイの上下両側
に夫々位置し、選択されたメモリセルアレイ内のセルブ
ロックからデータ信号を読み出し、所定レベルに増幅し
て出力するＮ＋ｌ個のセンスアンプと、メモリセルアレ
イの選択に関連して発生するデータライン選択信号に基
づいて、選択メモリセルアレイ上下両側に位置するセン
スアンプから出力されたデータを選択して出力するマル
チプレクサと、前記センスアンプの中、メモリセルアレ
イの選択に関連して生じるデータ伝送に寄与しないセン
スアンプのデータラインの信号値を基準電圧として設定
する基準電圧発生部と、前記マルチプレクサで選択され
て伝送されたデータと前記基準電圧発生部から伝送され
た基準電圧とを比較するＮ個のデータバスセンスアンプ
とを備えて構成される。
【００２６】前記基準電圧発生部は、具体的には請求項
２に記載のように、入力するデータライン選択信号を反
転させて出力するインバータと、前記データライン選択
信号が非反転端子に入力し、前記インバータの出力信号
が反転端子に入力し最上端のセンスアンプのデータライ
ンから入力するデータ信号を導通／遮断制御する第１伝
送ゲートと、前記データライン選択信号が反転端子に入
力し、前記インバータの出力信号が非反転端子に入力し
最下端のセンスアンプのデータラインから入力するデー
タ信号を導通／遮断制御する第２伝送ゲートとを備え、
導通制御された伝送ゲートからの信号レベルを基準電圧
として出力する構成とした。
２に記載のように、入力するデータライン選択信号を反
転させて出力するインバータと、前記データライン選択
信号が非反転端子に入力し、前記インバータの出力信号
が反転端子に入力し最上端のセンスアンプのデータライ
ンから入力するデータ信号を導通／遮断制御する第１伝
送ゲートと、前記データライン選択信号が反転端子に入
力し、前記インバータの出力信号が非反転端子に入力し
最下端のセンスアンプのデータラインから入力するデー
タ信号を導通／遮断制御する第２伝送ゲートとを備え、
導通制御された伝送ゲートからの信号レベルを基準電圧
として出力する構成とした。
【００２７】また、請求項３に記載の発明では、前記各
センスアンプのデータラインが複数である場合にも、前
記データ伝送に寄与しないセンスアンプのデータライン
の１つのみ選択して用いる構成とした。
センスアンプのデータラインが複数である場合にも、前
記データ伝送に寄与しないセンスアンプのデータライン
の１つのみ選択して用いる構成とした。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。本発明に係る半導体メモリ装
置の実施形態を図１及び図２に示す。尚、図４〜図６に
示す従来例と同一部分には同一符号を付してある。図１
において、データを貯蔵するセルブロックを有するＮ個
（本実施形態では４個）のメモリセルアレイ（メモリセ
ルアレイ（ＴＯＰ）とメモリセルアレイ（ＢＯＴ））、
該メモリセルアレイの上下両側に夫々位置し、該メモリ
セルアレイから選択されたセルブロックからデータを読
み出し、所定レベルに増幅して出力するＮ＋１個（本実
施形態では５個）のセンスアンプＳＡ＜１＞−ＳＡ＜５
＞と、外部から入力するデータライン選択信号ＳＯ−Ｓ
ＥＬにより選択されたセンスアンプから出力されたデー
タを選択して出力するマルチプレクサ６０と、前記メモ
リセルアレイの両端のセンスアンプでデータ伝送時に当
該データ伝送に寄与しないデータラインの信号値を基準
電圧ＳＯＲＥＦとして設定する基準電圧発生部８０と、
前記マルチプレクサ６０から伝送されたデータと基準電
圧発生部８０から伝送された基準電圧ＳＯＲＥＦとを比
較するＮ個（本実施形態では４個）のデータバスセンス
アンプＤＢＳＡ＜１＞−ＤＢＳＡ＜４＞とを備えて構成
されている。尚、前記メモリセルアレイ（ＴＯＰ）、
（ＢＯＴ）及びセンスアンプＳＡ＜１＞−ＳＡ＜５＞は
図４に示す従来と同様の構成であり、データバスセンス
アンプＤＢＳＡ＜１＞−ＤＢＳＡ＜４＞も図６に示す従
来と同様の構成であり、ここでは詳細な説明は省略す
る。
て図面を用いて説明する。本発明に係る半導体メモリ装
置の実施形態を図１及び図２に示す。尚、図４〜図６に
示す従来例と同一部分には同一符号を付してある。図１
において、データを貯蔵するセルブロックを有するＮ個
（本実施形態では４個）のメモリセルアレイ（メモリセ
ルアレイ（ＴＯＰ）とメモリセルアレイ（ＢＯＴ））、
該メモリセルアレイの上下両側に夫々位置し、該メモリ
セルアレイから選択されたセルブロックからデータを読
み出し、所定レベルに増幅して出力するＮ＋１個（本実
施形態では５個）のセンスアンプＳＡ＜１＞−ＳＡ＜５
＞と、外部から入力するデータライン選択信号ＳＯ−Ｓ
ＥＬにより選択されたセンスアンプから出力されたデー
タを選択して出力するマルチプレクサ６０と、前記メモ
リセルアレイの両端のセンスアンプでデータ伝送時に当
該データ伝送に寄与しないデータラインの信号値を基準
電圧ＳＯＲＥＦとして設定する基準電圧発生部８０と、
前記マルチプレクサ６０から伝送されたデータと基準電
圧発生部８０から伝送された基準電圧ＳＯＲＥＦとを比
較するＮ個（本実施形態では４個）のデータバスセンス
アンプＤＢＳＡ＜１＞−ＤＢＳＡ＜４＞とを備えて構成
されている。尚、前記メモリセルアレイ（ＴＯＰ）、
（ＢＯＴ）及びセンスアンプＳＡ＜１＞−ＳＡ＜５＞は
図４に示す従来と同様の構成であり、データバスセンス
アンプＤＢＳＡ＜１＞−ＤＢＳＡ＜４＞も図６に示す従
来と同様の構成であり、ここでは詳細な説明は省略す
る。
【００２９】そして、前記基準電圧発生部８０は、図２
に示したように、入力するデータライン選択信号ＳＯ−
ＳＥＬを反転させて出力するインバータ８１と、前記デ
ータライン選択信号ＳＯ−ＳＥＬを非反転端子に入力
し、前記インバータ８１の出力信号を反転端子に入力し
て最上端のセンスアンプＳＡ＜１＞のデータラインＳＯ
＜１＞から入力する信号の導通／遮断を制御し、導通制
御時にデータラインＳＯ＜１＞のデータレベルを基準電
圧ＳＯＲＥＦとして伝送する第１伝送ゲート８２と、前
記データライン選択信号ＳＯ−ＳＥＬを反転端子に入力
し、前記インバータ８１の出力信号を非反転端子に入力
して最下端のセンスアンプＳＡ＜５＞のデータラインＳ
Ｏ＜５＞から入力する信号の導通／遮断を制御し、導通
制御時にデータラインＳＯ＜５＞のデータレベルを基準
電圧ＳＯＲＥＦとして伝送する第２伝送ゲート８３と、
を備えている。
に示したように、入力するデータライン選択信号ＳＯ−
ＳＥＬを反転させて出力するインバータ８１と、前記デ
ータライン選択信号ＳＯ−ＳＥＬを非反転端子に入力
し、前記インバータ８１の出力信号を反転端子に入力し
て最上端のセンスアンプＳＡ＜１＞のデータラインＳＯ
＜１＞から入力する信号の導通／遮断を制御し、導通制
御時にデータラインＳＯ＜１＞のデータレベルを基準電
圧ＳＯＲＥＦとして伝送する第１伝送ゲート８２と、前
記データライン選択信号ＳＯ−ＳＥＬを反転端子に入力
し、前記インバータ８１の出力信号を非反転端子に入力
して最下端のセンスアンプＳＡ＜５＞のデータラインＳ
Ｏ＜５＞から入力する信号の導通／遮断を制御し、導通
制御時にデータラインＳＯ＜５＞のデータレベルを基準
電圧ＳＯＲＥＦとして伝送する第２伝送ゲート８３と、
を備えている。
【００３０】以下、このように構成された本実施形態の
半導体メモリ装置の動作について説明する。先ず、図１
に示したように、メモリセルブロックをトップメモリセ
ルアレイ（ＴＯＰ）とボトムメモリセルアレイ（ＢＯ
Ｔ）とに分けたので、複数の列から一つの列を選択する
ことができる。
半導体メモリ装置の動作について説明する。先ず、図１
に示したように、メモリセルブロックをトップメモリセ
ルアレイ（ＴＯＰ）とボトムメモリセルアレイ（ＢＯ
Ｔ）とに分けたので、複数の列から一つの列を選択する
ことができる。
【００３１】又、メモリセルアレイからセルブロックを
選択するときには、トップ（ＴＯＰ）又はボトム（ＢＯ
Ｔ）中、最大に一つのみを選択する。例えば、セルブロ
ックからトップメモリセルアレイ（ＴＯＰ）を選択する
と、第１〜第４センスアンプＳＡ＜１＞−ＳＡ＜４＞が
トップメモリセルアレイ（ＴＯＰ）内のセルブロックか
らデータ信号を感知して所定レベルに増幅した後、デー
タラインＳＯ＜１＞−ＳＯ＜４＞を経て出力する。尚、
データラインＳＯ＜１＞−ＳＯ＜５＞は、データ出力信
号ＳＯ及び信号ＳＯと相補関係の信号ＳＯｂとがある
が、本実施形態では一つのみを用いる。
選択するときには、トップ（ＴＯＰ）又はボトム（ＢＯ
Ｔ）中、最大に一つのみを選択する。例えば、セルブロ
ックからトップメモリセルアレイ（ＴＯＰ）を選択する
と、第１〜第４センスアンプＳＡ＜１＞−ＳＡ＜４＞が
トップメモリセルアレイ（ＴＯＰ）内のセルブロックか
らデータ信号を感知して所定レベルに増幅した後、デー
タラインＳＯ＜１＞−ＳＯ＜４＞を経て出力する。尚、
データラインＳＯ＜１＞−ＳＯ＜５＞は、データ出力信
号ＳＯ及び信号ＳＯと相補関係の信号ＳＯｂとがある
が、本実施形態では一つのみを用いる。
【００３２】この場合、最下端の第５センスアンプＳＡ
＜５＞は動作をしなくなるため、第５センスアンプＳＡ
＜５＞のデータラインＳＯ＜５＞は、初期にプリチャー
ジされた電圧をそのまま維持する。この時、基準電圧発
生部８０は、外部から入力するデータライン選択信号Ｓ
Ｏ−ＳＥＬにより第５センスアンプＳＡ＜５＞のデータ
ラインＳＯ＜５＞を選択し、初期にデータラインＳＯ＜
５＞にプリチャージされていた電圧を基準電圧として出
力する。
＜５＞は動作をしなくなるため、第５センスアンプＳＡ
＜５＞のデータラインＳＯ＜５＞は、初期にプリチャー
ジされた電圧をそのまま維持する。この時、基準電圧発
生部８０は、外部から入力するデータライン選択信号Ｓ
Ｏ−ＳＥＬにより第５センスアンプＳＡ＜５＞のデータ
ラインＳＯ＜５＞を選択し、初期にデータラインＳＯ＜
５＞にプリチャージされていた電圧を基準電圧として出
力する。
【００３３】一方、セルブロックからボトムメモリセル
アレイ（ＢＯＴ）を選択する場合、第２〜第５センスア
ンプＳＡ＜２＞−ＳＡ＜５＞がボトムメモリセルアレイ
（ＢＯＴ）内のデータ信号を感知して所定のレベルに増
幅した後、データラインＳＯ＜２＞一ＳＯ＜５＞を経て
出力する。この場合、最上端の第１センスアンプＳＡ＜
１＞は動作せず、第１センスアンプＳＡ＜１＞のデータ
ラインＳＯ＜１＞は、初期にプリチャージされた電圧を
そのまま維持する。この時、基準電圧発生部８Ｏは、外
部から入力するデータライン選択信号ＳＯ−ＳＥＬによ
り第１センスアンプＳＡ＜１＞のデータラインＳＯ＜１
＞を選択し、初期にデータラインＳＯ＜１＞にプリチャ
ージされた電圧を基準電圧として出力する。
アレイ（ＢＯＴ）を選択する場合、第２〜第５センスア
ンプＳＡ＜２＞−ＳＡ＜５＞がボトムメモリセルアレイ
（ＢＯＴ）内のデータ信号を感知して所定のレベルに増
幅した後、データラインＳＯ＜２＞一ＳＯ＜５＞を経て
出力する。この場合、最上端の第１センスアンプＳＡ＜
１＞は動作せず、第１センスアンプＳＡ＜１＞のデータ
ラインＳＯ＜１＞は、初期にプリチャージされた電圧を
そのまま維持する。この時、基準電圧発生部８Ｏは、外
部から入力するデータライン選択信号ＳＯ−ＳＥＬによ
り第１センスアンプＳＡ＜１＞のデータラインＳＯ＜１
＞を選択し、初期にデータラインＳＯ＜１＞にプリチャ
ージされた電圧を基準電圧として出力する。
【００３４】次いで、従来と同様にして、マルチプレク
サ６０は、外部から入力するデータライン選択信号ＳＯ
−ＳＥＬにより選択されたデータ信号をデータバスセン
スアンプＤＢＳＡ＜１＞−ＤＢＳＡ＜４＞に出力し、デ
ータバスセンスアンプＤＢＳＡ＜１＞−ＤＢＳＡ＜４＞
は、基準電圧発生部８Ｏから発生された基準電圧ＳＯＲ
ＥＦ及びマルチプレクサ６０から供給されたデータとを
比較して出力する。
サ６０は、外部から入力するデータライン選択信号ＳＯ
−ＳＥＬにより選択されたデータ信号をデータバスセン
スアンプＤＢＳＡ＜１＞−ＤＢＳＡ＜４＞に出力し、デ
ータバスセンスアンプＤＢＳＡ＜１＞−ＤＢＳＡ＜４＞
は、基準電圧発生部８Ｏから発生された基準電圧ＳＯＲ
ＥＦ及びマルチプレクサ６０から供給されたデータとを
比較して出力する。
【００３５】ここで、前述の基準電圧発生部８０の動作
を詳述する。基準電圧発生部８０は、図２に示したよう
に、先ず、初期の基準電圧が設定される間は、両伝送ゲ
ート８２、８３を遮断してデータラインＳＯ（ＳＯｂ）
を所定レベルに維持するが、貯蔵されたセルデータ信号
を出力するために入力されたアドレス中、トップ又はボ
トムを区別する信号ＳＯ−ＳＥＬを受けてトップメモリ
セルアレイが選択される場合には、最下端のセンスアン
プＳＡ＜５＞のデータラインＳＯ＜５＞を選択し、ボト
ムメモリセルが選択される場合には、最上端のセンスア
ンプＳＡ＜１＞のデータラインＳＯ＜１＞を選択してそ
れぞれのデータラインＳＯ＜１＞又はＳＯ＜５＞にプリ
チャージされた電圧を基準電圧ＳＯＲＥＦとして用い
る。
を詳述する。基準電圧発生部８０は、図２に示したよう
に、先ず、初期の基準電圧が設定される間は、両伝送ゲ
ート８２、８３を遮断してデータラインＳＯ（ＳＯｂ）
を所定レベルに維持するが、貯蔵されたセルデータ信号
を出力するために入力されたアドレス中、トップ又はボ
トムを区別する信号ＳＯ−ＳＥＬを受けてトップメモリ
セルアレイが選択される場合には、最下端のセンスアン
プＳＡ＜５＞のデータラインＳＯ＜５＞を選択し、ボト
ムメモリセルが選択される場合には、最上端のセンスア
ンプＳＡ＜１＞のデータラインＳＯ＜１＞を選択してそ
れぞれのデータラインＳＯ＜１＞又はＳＯ＜５＞にプリ
チャージされた電圧を基準電圧ＳＯＲＥＦとして用い
る。
【００３６】即ち、トップ又はボトムを区別するデータ
ライン選択信号ＳＯ−ＳＥＬによりトップメモリセル
（ＴＯＰ）が選択されると、ローレベルのデータライン
選択信号ＳＯ−ＳＥＬがインバータ８１に入力するた
め、インバータ８１を経て反転されたハイ信号は第１伝
送ゲート８２の反転端子及び第２伝送ゲート８３の非反
転端子に入力し、ローレベルの選択信号ＳＯ−ＳＥＬが
前記第１伝送ゲート８２の非反転瑞子及び第２伝送ゲー
ト８３の反転端子に入力する。このため、前記第１伝送
ゲート８２は、ターンオフされ、第２伝送ゲート８３は
ターンオンされ、最下端の第５センスアンプＳＡ＜５＞
のデータラインＳＯ＜５＞の電圧を基準電圧ＳＯＲＥＦ
として出力する。
ライン選択信号ＳＯ−ＳＥＬによりトップメモリセル
（ＴＯＰ）が選択されると、ローレベルのデータライン
選択信号ＳＯ−ＳＥＬがインバータ８１に入力するた
め、インバータ８１を経て反転されたハイ信号は第１伝
送ゲート８２の反転端子及び第２伝送ゲート８３の非反
転端子に入力し、ローレベルの選択信号ＳＯ−ＳＥＬが
前記第１伝送ゲート８２の非反転瑞子及び第２伝送ゲー
ト８３の反転端子に入力する。このため、前記第１伝送
ゲート８２は、ターンオフされ、第２伝送ゲート８３は
ターンオンされ、最下端の第５センスアンプＳＡ＜５＞
のデータラインＳＯ＜５＞の電圧を基準電圧ＳＯＲＥＦ
として出力する。
【００３７】一方、選択信号ＳＯ−ＳＥＬによりボトム
メモリセル（ＢＯＴ）が選択されると、ハイレベルの選
択信号ＳＯ−ＳＥＬがインバータ８１に入力するため、
インバータ８１を経て反転されたロー信号が第１伝送ゲ
ート８２の反転端子及び第２伝送ゲート８３の非反転端
子に入力し、ハイレベルの選択信号ＳＯ−ＳＥＬが前記
第１伝送ゲート８２の非反転端子及び第２伝送ゲート８
３の反転端子に入力する。このため、第２伝送ゲート８
３はターンオフされ、第１伝送ゲート８２はターンオン
され、最上端の第１センスアンプＳＡ＜１＞のデータラ
インＳＯ＜１＞の電圧を基準電圧ＳＯＲＥＦとして出力
する。
メモリセル（ＢＯＴ）が選択されると、ハイレベルの選
択信号ＳＯ−ＳＥＬがインバータ８１に入力するため、
インバータ８１を経て反転されたロー信号が第１伝送ゲ
ート８２の反転端子及び第２伝送ゲート８３の非反転端
子に入力し、ハイレベルの選択信号ＳＯ−ＳＥＬが前記
第１伝送ゲート８２の非反転端子及び第２伝送ゲート８
３の反転端子に入力する。このため、第２伝送ゲート８
３はターンオフされ、第１伝送ゲート８２はターンオン
され、最上端の第１センスアンプＳＡ＜１＞のデータラ
インＳＯ＜１＞の電圧を基準電圧ＳＯＲＥＦとして出力
する。
【００３８】かかる構成の基準電圧発生部８０を備える
ことにより、安定した基準電圧を設定し維持することが
でき、半導体メモリ装置の動作の信頼性が向上する。ま
た、従来必要としたダミーラインが不要となり、装置面
積を低減できこの種の半導体メモリ装置をより一層縮小
化することができる。そして、前記選択信号ＳＯ−ＳＥ
Ｌは、センスアンプよりも処理速度が速いため、初期の
基準電圧を設定するときに時間的な余裕が生じる。
ことにより、安定した基準電圧を設定し維持することが
でき、半導体メモリ装置の動作の信頼性が向上する。ま
た、従来必要としたダミーラインが不要となり、装置面
積を低減できこの種の半導体メモリ装置をより一層縮小
化することができる。そして、前記選択信号ＳＯ−ＳＥ
Ｌは、センスアンプよりも処理速度が速いため、初期の
基準電圧を設定するときに時間的な余裕が生じる。
【００３９】尚、本発明に係る他の実施の形態として、
図３に示したように、各センスアンプＳＡ＜１＞−ＳＡ
＜５＞に連結されたデータラインが複数である場合に
も、基準電圧として用いるデータラインは１つのみで充
分であるため、各センスアンプに複数のデータラインを
連続して使用することもできる。
図３に示したように、各センスアンプＳＡ＜１＞−ＳＡ
＜５＞に連結されたデータラインが複数である場合に
も、基準電圧として用いるデータラインは１つのみで充
分であるため、各センスアンプに複数のデータラインを
連続して使用することもできる。
【００４０】
【発明の効果】以上説明したように本発明の請求項１〜
３に係る半導体メモリ装置によれば、データ伝送時に利
用しないセンスアンプのデータラインを選択して基準電
圧ラインとして用いて基準電圧を設定するので、正碓な
基準電圧を設定維持でき半導体メモリ装置の信頼性を高
めることができる。また、基準電圧を設定するためのダ
ミーラインを別途に設ける必要がなく、装置面積を低減
できこの種の半導体メモリ装置のより一層のコンパクト
型を図ることができるという効果がある。
３に係る半導体メモリ装置によれば、データ伝送時に利
用しないセンスアンプのデータラインを選択して基準電
圧ラインとして用いて基準電圧を設定するので、正碓な
基準電圧を設定維持でき半導体メモリ装置の信頼性を高
めることができる。また、基準電圧を設定するためのダ
ミーラインを別途に設ける必要がなく、装置面積を低減
できこの種の半導体メモリ装置のより一層のコンパクト
型を図ることができるという効果がある。
【図１】本発明に係る半導体メモリ装置の実施形態を示
すブロック図
すブロック図
【図２】図１の基準電圧発生部を示した回路図
【図３】本発明に係る半導体メモリ装置の別の実施形態
を示すブロック図
を示すブロック図
【図４】この種の半導体メモリ装置の一部分のコアブロ
ックを示す構成図
ックを示す構成図
【図５】従来の半導体メモリ装置のデータ出力の経路を
示したブロック図
示したブロック図
【図６】図５のデータバスセンスアンプの回路図
１０；メモリセルアレイ ２０、３０；センスアンプ ４０、５０；センスアンプ駆動部 ６０；マルチプレクサ ７１；第１データ比較部 ７２：第２データ比較部 ７３；圧縮部 ７４；出力バッファ ８０；基準電圧発生部 ８１；インバータ ８２；第１伝送ゲート ８３；第２伝送ゲート 基準電圧；ＳＯＲＥＦ データライン選択信号；ＳＯ−ＳＥＬ
Claims (3)
- 【請求項１】データが貯蔵されたセルブロックを有する
Ｎ個のメモリセルアレイと、 各メモリセルアレイの上下両側に夫々位置し、選択され
たメモリセルアレイ内のセルブロックからデータ信号を
読み出し、所定レベルに増幅して出力するＮ＋ｌ個のセ
ンスアンプと、 メモリセルアレイの選択に関連して発生するデータライ
ン選択信号に基づいて、選択メモリセルアレイ上下両側
に位置するセンスアンプから出力されたデータを選択し
て出力するマルチプレクサと、 前記センスアンプの中、メモリセルアレイの選択に関連
して生じるデータ伝送に寄与しないセンスアンプのデー
タラインの信号値を基準電圧として設定する基準電圧発
生部と、 前記マルチプレクサで選択されて伝送されたデータと前
記基準電圧発生部から伝送された基準電圧とを比較する
Ｎ個のデータバスセンスアンプと、を備えて構成される
ことを特徴とする半導体メモリ装置。 - 【請求項２】前記基準電圧発生部は、入力するデータラ
イン選択信号を反転させて出力するインバータと、 前記データライン選択信号が非反転端子に入力し、前記
インバータの出力信号が反転端子に入力し最上端のセン
スアンプのデータラインから入力するデータ信号を導通
／遮断制御する第１伝送ゲートと、前記データライン選
択信号が反転端子に入力し、前記インバータの出力信号
が非反転端子に入力し最下端のセンスアンプのデータラ
インから入力するデータ信号を導通／遮断制御する第２
伝送ゲートとを備え、導通制御された伝送ゲートからの
信号レベルを基準電圧として出力する構成としたことを
特徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】前記各センスアンプのデータラインが複数
である場合にも、前記データ伝送に寄与しないセンスア
ンプのデータラインの１つのみ選択して用いることを特
徴とする請求項１又は２記載の半導体メモリ装置。
Applications Claiming Priority (2)
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| KR1019970006988A KR100244455B1 (ko) | 1997-03-04 | 1997-03-04 | 잔여 데이터 라인을 이용한 센스앰프의 기준전압 발생회로 |
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- 1998-03-03 JP JP10050503A patent/JP2867256B2/ja not_active Expired - Fee Related
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