JPH10255468A - Ｄｒａｍのリフレッシュ装置 - Google Patents
Ｄｒａｍのリフレッシュ装置Info
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- JPH10255468A JPH10255468A JP9057620A JP5762097A JPH10255468A JP H10255468 A JPH10255468 A JP H10255468A JP 9057620 A JP9057620 A JP 9057620A JP 5762097 A JP5762097 A JP 5762097A JP H10255468 A JPH10255468 A JP H10255468A
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- JP
- Japan
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- refresh
- row address
- dram
- row
- self
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】セルフリフレッシュ機能を有するＤＲＡＭのリ
フレッシュ装置であって、データを保持する必要のない
メモリセル領域に対してはリフレッシュ動作することな
く、さらなる低消費電力化を図ること。 【解決手段】メモリデータのリフレッシュが必要なメモ
リセル領域に対応する最終Ｒｏｗアドレス“５１２”を
Ｒｏｗアドレスラッチレジスタ14にラッチさせ、このラ
ッチＲｏｗアドレスに対応してゲートＧ0 〜Ｇ1023をゲ
ート制御し、10ビットカウンタ21のカウント動作に伴な
い、リフレッシュ元信号発生回路22からのリフレッシュ
信号が、前記ラッチＲｏｗアドレス“５１２”に対応す
るＲｏｗアドレスライン(Row Add 0,Row Add 1, …,Row
Add 511) に対してのみ順次供給されるので、データ保
持の不要なメモリ領域に対するリフレッシュ操作を行な
うことなく、セルフリフレッシュに伴なう余分な電力消
費を無くすことができる。
フレッシュ装置であって、データを保持する必要のない
メモリセル領域に対してはリフレッシュ動作することな
く、さらなる低消費電力化を図ること。 【解決手段】メモリデータのリフレッシュが必要なメモ
リセル領域に対応する最終Ｒｏｗアドレス“５１２”を
Ｒｏｗアドレスラッチレジスタ14にラッチさせ、このラ
ッチＲｏｗアドレスに対応してゲートＧ0 〜Ｇ1023をゲ
ート制御し、10ビットカウンタ21のカウント動作に伴な
い、リフレッシュ元信号発生回路22からのリフレッシュ
信号が、前記ラッチＲｏｗアドレス“５１２”に対応す
るＲｏｗアドレスライン(Row Add 0,Row Add 1, …,Row
Add 511) に対してのみ順次供給されるので、データ保
持の不要なメモリ領域に対するリフレッシュ操作を行な
うことなく、セルフリフレッシュに伴なう余分な電力消
費を無くすことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、セルフリフレッシ
ュ機能を有するＤＲＡＭのリフレッシュ装置に関する。
ュ機能を有するＤＲＡＭのリフレッシュ装置に関する。
【０００２】
【従来の技術】近年の電子情報機器等に搭載されるＲＡ
Ｍとしては、従来あるＤＲＡＭのチップ内にメモリセル
のリフレッシュ回路も搭載したセルフリフレッシュ機能
を有するＤＲＡＭが広く汎用されている。
Ｍとしては、従来あるＤＲＡＭのチップ内にメモリセル
のリフレッシュ回路も搭載したセルフリフレッシュ機能
を有するＤＲＡＭが広く汎用されている。
【０００３】このセルフリフレッシュ機能を有するＤＲ
ＡＭは、ＲＡＳ(Row Address Select)，ＣＡＳ(Column
Address Select) をある一定時間以上アクティブ状態と
することで、内部回路におけるカウンタ動作に従ってメ
モリリフレッシュが行なわれるもので、外部からのリフ
レッシュ操作が不要であるため、低消費電力化が図れる
と共に、ＤＲＡＭ周辺の回路設計が簡単化できる利点が
ある。
ＡＭは、ＲＡＳ(Row Address Select)，ＣＡＳ(Column
Address Select) をある一定時間以上アクティブ状態と
することで、内部回路におけるカウンタ動作に従ってメ
モリリフレッシュが行なわれるもので、外部からのリフ
レッシュ操作が不要であるため、低消費電力化が図れる
と共に、ＤＲＡＭ周辺の回路設計が簡単化できる利点が
ある。
【０００４】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍの記憶容量は、最近ますます大容量化の一途を辿って
おり、これに伴ない、セルフリフレッシュに伴なう消費
電流も正比例で増加するため、例えば６４Ｍ（メガ）Ｄ
ＲＡＭのセルフリフレッシュ電流は、１６Ｍ（メガ）Ｄ
ＲＡＭのセルフリフレッシュ電流の４倍にもなり、メモ
リバックアップのための電力消費が大きくなる問題があ
る。
Ｍの記憶容量は、最近ますます大容量化の一途を辿って
おり、これに伴ない、セルフリフレッシュに伴なう消費
電流も正比例で増加するため、例えば６４Ｍ（メガ）Ｄ
ＲＡＭのセルフリフレッシュ電流は、１６Ｍ（メガ）Ｄ
ＲＡＭのセルフリフレッシュ電流の４倍にもなり、メモ
リバックアップのための電力消費が大きくなる問題があ
る。
【０００５】本発明は、前記のような問題に鑑みなされ
たもので、データを保持する必要のないメモリセル領域
に対してはリフレッシュ動作することなく、さらなる低
消費電力化を図ることが可能になるＤＲＡＭのリフレッ
シュ装置を提供することを目的とする。
たもので、データを保持する必要のないメモリセル領域
に対してはリフレッシュ動作することなく、さらなる低
消費電力化を図ることが可能になるＤＲＡＭのリフレッ
シュ装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】すなわち、本発明に係わ
るＤＲＡＭのリフレッシュ装置は、ＤＲＡＭにおけるメ
モリセル領域のセルフリフレッシュする範囲を記憶する
リフレッシュ範囲記憶手段と、このリフレッシュ範囲記
憶手段に記憶されたセルフリフレッシュする範囲のメモ
リセルに対してリフレッシュ信号を供給するリフレッシ
ュ信号供給手段とを備えたことを特徴とする。
るＤＲＡＭのリフレッシュ装置は、ＤＲＡＭにおけるメ
モリセル領域のセルフリフレッシュする範囲を記憶する
リフレッシュ範囲記憶手段と、このリフレッシュ範囲記
憶手段に記憶されたセルフリフレッシュする範囲のメモ
リセルに対してリフレッシュ信号を供給するリフレッシ
ュ信号供給手段とを備えたことを特徴とする。
【０００７】つまり、本発明に係わるＤＲＡＭのリフレ
ッシュ装置では、ＤＲＡＭにおけるメモリセル領域のセ
ルフリフレッシュする範囲が記憶され、この記憶された
セルフリフレッシュする範囲のメモリセルに対してリフ
レッシュ信号が供給されるので、例えばメモリセル領域
におけるデータ記憶中の領域とデータ未記憶の領域との
境界のアドレスデータをラッチして記憶し、メモリリフ
レッシュの際には、この記憶アドレス以降のメモリセル
に対するリフレッシュ信号の供給を制限することで、不
要なリフレッシュ動作が省けることになる。
ッシュ装置では、ＤＲＡＭにおけるメモリセル領域のセ
ルフリフレッシュする範囲が記憶され、この記憶された
セルフリフレッシュする範囲のメモリセルに対してリフ
レッシュ信号が供給されるので、例えばメモリセル領域
におけるデータ記憶中の領域とデータ未記憶の領域との
境界のアドレスデータをラッチして記憶し、メモリリフ
レッシュの際には、この記憶アドレス以降のメモリセル
に対するリフレッシュ信号の供給を制限することで、不
要なリフレッシュ動作が省けることになる。
【０００８】
【発明の実施の形態】以下図面により本発明の実施の形
態について説明する。図１は本発明の実施形態に係わる
ＤＲＡＭのリフレッシュ装置を搭載したセルフリフレッ
シュ機能を有するＤＲＡＭの内部構成を示す図である。
態について説明する。図１は本発明の実施形態に係わる
ＤＲＡＭのリフレッシュ装置を搭載したセルフリフレッ
シュ機能を有するＤＲＡＭの内部構成を示す図である。
【０００９】ＤＲＡＭの各Ｒｏｗアドレスライン(Row A
dd 0,Row Add 1, …) と各Ｃｏｌｕｍｎアドレスライン
(Column0,1, …) それぞれの交差位置には、１ビットデ
ータを保持するためのメモリセル１１，…が個々に接続
され、各Ｒｏｗアドレスライン(Row Add 0,Row Add 1,
…) に対して、一定時間の間に、リフレッシュカウンタ
１２によりセンスアンプ１３，…を介して順次リフレッ
シュ信号を供給することで、各対応するメモリセル１
１，…におけるメモリデータが再書込み（リフレッシ
ュ）されて保持される。
dd 0,Row Add 1, …) と各Ｃｏｌｕｍｎアドレスライン
(Column0,1, …) それぞれの交差位置には、１ビットデ
ータを保持するためのメモリセル１１，…が個々に接続
され、各Ｒｏｗアドレスライン(Row Add 0,Row Add 1,
…) に対して、一定時間の間に、リフレッシュカウンタ
１２によりセンスアンプ１３，…を介して順次リフレッ
シュ信号を供給することで、各対応するメモリセル１
１，…におけるメモリデータが再書込み（リフレッシ
ュ）されて保持される。
【００１０】ここで、前記リフレッシュカウンタ１２に
は、メモリセル１１，…の領域で、リフレッシュの必要
な領域の最終アドレスに対応するＲｏｗアドレスが記憶
されるＲＯＷアドレスラッチレジスタ１４からのＲｏｗ
アドレスデータが与えられ、このＲｏｗアドレスデータ
から先のリフレッシュの不要な領域に対応するＲｏｗア
ドレスラインへのリフレッシュ信号の供給は停止され
る。
は、メモリセル１１，…の領域で、リフレッシュの必要
な領域の最終アドレスに対応するＲｏｗアドレスが記憶
されるＲＯＷアドレスラッチレジスタ１４からのＲｏｗ
アドレスデータが与えられ、このＲｏｗアドレスデータ
から先のリフレッシュの不要な領域に対応するＲｏｗア
ドレスラインへのリフレッシュ信号の供給は停止され
る。
【００１１】すなわち、このＤＲＡＭに対するデータ書
き込みに伴なう最大のメモリアドレスに対応するＲｏｗ
アドレスをＲｏｗアドレスラッチレジスタ１４にラッチ
し、このＲｏｗアドレスラッチレジスタ１４にラッチし
たＲｏｗアドレスを越える範囲では、リフレッシュカウ
ンタ１２からのリフレッシュ信号を発生しない構成とす
る。
き込みに伴なう最大のメモリアドレスに対応するＲｏｗ
アドレスをＲｏｗアドレスラッチレジスタ１４にラッチ
し、このＲｏｗアドレスラッチレジスタ１４にラッチし
たＲｏｗアドレスを越える範囲では、リフレッシュカウ
ンタ１２からのリフレッシュ信号を発生しない構成とす
る。
【００１２】図２は前記セルフリフレッシュ機能を有す
るＤＲＡＭのリフレッシュ動作を示すタイミングチャー
トである。図３は前記セルフリフレッシュ機能を有する
ＤＲＡＭにおけるリフレッシュ信号供給回路の構成を示
す図である。
るＤＲＡＭのリフレッシュ動作を示すタイミングチャー
トである。図３は前記セルフリフレッシュ機能を有する
ＤＲＡＭにおけるリフレッシュ信号供給回路の構成を示
す図である。
【００１３】図３におけるリフレッシュ信号供給回路
は、１０２４本のＲｏｗアドレスライン(Row Add 0,Row
Add 1, …,Row Add 1023)に対して順次リフレッシュ信
号(Refresh 0,Refresh 1, …,Refresh1023) を供給可能
なもので、このリフレッシュ信号供給回路には、図１に
おけるリフレッシュカウンタ１２として、例えば１２８
ｍｓの一定時間の間に順次“１０２４”カウントする１
０ビットカウンタ２１が備えられ、この１０ビットカウ
ンタ２１による“０”〜“１０２３”までの個々のカウ
ントデータに応じて、前記１０２４本のＲｏｗアドレス
ライン(Row Add 0,Row Add 1, …,Row Add 1023)に対す
るリフレッシュ信号が、リフレッシュ元信号発生回路
（センスアンプ１３）２２から各対応するゲート回路Ｇ
0 〜Ｇ1023を介して出力される。
は、１０２４本のＲｏｗアドレスライン(Row Add 0,Row
Add 1, …,Row Add 1023)に対して順次リフレッシュ信
号(Refresh 0,Refresh 1, …,Refresh1023) を供給可能
なもので、このリフレッシュ信号供給回路には、図１に
おけるリフレッシュカウンタ１２として、例えば１２８
ｍｓの一定時間の間に順次“１０２４”カウントする１
０ビットカウンタ２１が備えられ、この１０ビットカウ
ンタ２１による“０”〜“１０２３”までの個々のカウ
ントデータに応じて、前記１０２４本のＲｏｗアドレス
ライン(Row Add 0,Row Add 1, …,Row Add 1023)に対す
るリフレッシュ信号が、リフレッシュ元信号発生回路
（センスアンプ１３）２２から各対応するゲート回路Ｇ
0 〜Ｇ1023を介して出力される。
【００１４】一方、Ｒｏｗアドレスラッチレジスタ１４
にラッチされたリフレッシュの必要なメモリセル領域の
最終アドレスに対応するＲｏｗアドレスは、デコーダ２
３に与えられ、このデコーダ２３により、前記ラッチＲ
ｏｗアドレス以前のゲート制御線に対してはゲートＯＮ
の制御信号“１”が出力され、前記ラッチＲｏｗアドレ
スより後のゲート制御線に対してはゲートＯＦＦの制御
信号“０”が出力される。
にラッチされたリフレッシュの必要なメモリセル領域の
最終アドレスに対応するＲｏｗアドレスは、デコーダ２
３に与えられ、このデコーダ２３により、前記ラッチＲ
ｏｗアドレス以前のゲート制御線に対してはゲートＯＮ
の制御信号“１”が出力され、前記ラッチＲｏｗアドレ
スより後のゲート制御線に対してはゲートＯＦＦの制御
信号“０”が出力される。
【００１５】つまり、このＤＲＡＭのメモリセル領域
は、前記Ｒｏｗアドレスラッチレジスタ１４にラッチさ
れたＲｏｗアドレスに対応する領域までが、リフレッシ
ュ信号(Refresh 0,Refresh 1, …) によりリフレッシュ
されることになる。
は、前記Ｒｏｗアドレスラッチレジスタ１４にラッチさ
れたＲｏｗアドレスに対応する領域までが、リフレッシ
ュ信号(Refresh 0,Refresh 1, …) によりリフレッシュ
されることになる。
【００１６】すなわち、ＤＲＡＭに対するデータ書込み
に際し、その書込み最大アドレスが、例えば“５１２”
であり、メモリセル領域の前半１／２の領域のみデータ
が記憶され、後半１／２の領域にはデータが記憶されて
ない場合には、Ｒｏｗアドレスラッチレジスタ１４に
は、Ｒｏｗアドレス“５１２”が記憶される。
に際し、その書込み最大アドレスが、例えば“５１２”
であり、メモリセル領域の前半１／２の領域のみデータ
が記憶され、後半１／２の領域にはデータが記憶されて
ない場合には、Ｒｏｗアドレスラッチレジスタ１４に
は、Ｒｏｗアドレス“５１２”が記憶される。
【００１７】すると、デコーダ２３によりゲートＧ0 〜
Ｇ511 に対してのみゲートＯＮの制御信号“１”が出力
され、一定時間（１２８ｍｓ）の間に、Ｒｏｗアドレス
ライン(Row Add 0,Row Add 1, …,Row Add 511) に対し
てのみ、１０ビットカウンタ２１によるカウントデータ
“０”〜“５１１”に従って、リフレッシュ元信号発生
回路（センスアンプ１３）２２からのリフレッシュ信号
が、各対応するゲート回路Ｇ0 〜Ｇ511 を介して順次供
給される。
Ｇ511 に対してのみゲートＯＮの制御信号“１”が出力
され、一定時間（１２８ｍｓ）の間に、Ｒｏｗアドレス
ライン(Row Add 0,Row Add 1, …,Row Add 511) に対し
てのみ、１０ビットカウンタ２１によるカウントデータ
“０”〜“５１１”に従って、リフレッシュ元信号発生
回路（センスアンプ１３）２２からのリフレッシュ信号
が、各対応するゲート回路Ｇ0 〜Ｇ511 を介して順次供
給される。
【００１８】これにより、データの書込まれているメモ
リセル領域に対してのみリフレッシュ信号が供給される
ようになり、メモリリフレッシュに伴なう余分な電力消
費を抑制することができる。
リセル領域に対してのみリフレッシュ信号が供給される
ようになり、メモリリフレッシュに伴なう余分な電力消
費を抑制することができる。
【００１９】つまり、本実施形態で用いられるＤＲＡＭ
の記憶容量が、例えば２ＭbyteＤＲＡＭである場合に
は、データ保持の必要のない後半１／２の領域に対する
リフレッシュ操作を行なわなくて済むことになり、メモ
リ全体の領域をリフレッシュする場合に比べ、その消費
電流を半分に低減できるようになる。
の記憶容量が、例えば２ＭbyteＤＲＡＭである場合に
は、データ保持の必要のない後半１／２の領域に対する
リフレッシュ操作を行なわなくて済むことになり、メモ
リ全体の領域をリフレッシュする場合に比べ、その消費
電流を半分に低減できるようになる。
【００２０】したがって、前記構成のセルフリフレッシ
ュ機能を有するＤＲＡＭによれば、メモリデータのリフ
レッシュが必要なメモリセル領域に対応する最終Ｒｏｗ
アドレス“５１２”をＲｏｗアドレスラッチレジスタ１
４にラッチさせ、このラッチＲｏｗアドレスに対応して
ゲートＧ0 〜Ｇ1023をゲート制御し、１０ビットカウン
タ２１のカウント動作に伴ない、リフレッシュ元信号発
生回路（センスアンプ１３）２２からのリフレッシュ信
号が、前記ラッチＲｏｗアドレス“５１２”に対応する
Ｒｏｗアドレスライン(Row Add 0,Row Add 1, …,Row A
dd 511) に対してのみ順次供給されるので、データ保持
の不要なメモリ領域に対するリフレッシュ操作を行なう
ことなく、セルフリフレッシュに伴なう余分な電力消費
を無くすことができる。
ュ機能を有するＤＲＡＭによれば、メモリデータのリフ
レッシュが必要なメモリセル領域に対応する最終Ｒｏｗ
アドレス“５１２”をＲｏｗアドレスラッチレジスタ１
４にラッチさせ、このラッチＲｏｗアドレスに対応して
ゲートＧ0 〜Ｇ1023をゲート制御し、１０ビットカウン
タ２１のカウント動作に伴ない、リフレッシュ元信号発
生回路（センスアンプ１３）２２からのリフレッシュ信
号が、前記ラッチＲｏｗアドレス“５１２”に対応する
Ｒｏｗアドレスライン(Row Add 0,Row Add 1, …,Row A
dd 511) に対してのみ順次供給されるので、データ保持
の不要なメモリ領域に対するリフレッシュ操作を行なう
ことなく、セルフリフレッシュに伴なう余分な電力消費
を無くすことができる。
【００２１】なお、前記実施形態では、１つのＤＲＡＭ
内のメモリセル領域において、リフレッシュが必要な領
域と不要な領域とをＲｏｗアドレスで分け、このＲｏｗ
アドレスを境にしてリフレッシュ信号の供給されるＲｏ
ｗアドレスラインをゲート制御する構成としたが、複数
のＤＲＡＭを用いた場合において、リフレッシュの要／
不要を個々のＤＲＡＭ単位で制御する構成としてもよ
い。
内のメモリセル領域において、リフレッシュが必要な領
域と不要な領域とをＲｏｗアドレスで分け、このＲｏｗ
アドレスを境にしてリフレッシュ信号の供給されるＲｏ
ｗアドレスラインをゲート制御する構成としたが、複数
のＤＲＡＭを用いた場合において、リフレッシュの要／
不要を個々のＤＲＡＭ単位で制御する構成としてもよ
い。
【００２２】図４は本発明の他の実施形態に係わるＤＲ
ＡＭのリフレッシュ装置を搭載したセルフリフレッシュ
機能を有するＤＲＡＭの構成を示す図である。すなわ
ち、複数のＤＲＡＭ１〜ＤＲＡＭ４を用いたメモリ装置
において、それぞれのＤＲＡＭ１〜ＤＲＡＭ４に対して
リフレッシュ制御部３１からのリフレッシュ信号が並列
に供給される構成とし、メモリリフレッシュの不要なＤ
ＲＡＭ３，ＤＲＡＭ４に対しては、ＤＲＡＭ選択電源制
御部３２により選択的に電源の供給を停止することで、
無駄なメモリリフレッシュがなされることなく、これに
伴なう電力消費を低減することができる。
ＡＭのリフレッシュ装置を搭載したセルフリフレッシュ
機能を有するＤＲＡＭの構成を示す図である。すなわ
ち、複数のＤＲＡＭ１〜ＤＲＡＭ４を用いたメモリ装置
において、それぞれのＤＲＡＭ１〜ＤＲＡＭ４に対して
リフレッシュ制御部３１からのリフレッシュ信号が並列
に供給される構成とし、メモリリフレッシュの不要なＤ
ＲＡＭ３，ＤＲＡＭ４に対しては、ＤＲＡＭ選択電源制
御部３２により選択的に電源の供給を停止することで、
無駄なメモリリフレッシュがなされることなく、これに
伴なう電力消費を低減することができる。
【００２３】
【発明の効果】以上のように、本発明に係わるＤＲＡＭ
のリフレッシュ装置によれば、ＤＲＡＭにおけるメモリ
セル領域のセルフリフレッシュする範囲が記憶され、こ
の記憶されたセルフリフレッシュする範囲のメモリセル
に対してリフレッシュ信号が供給されるので、例えばメ
モリセル領域におけるデータ記憶中の領域とデータ未記
憶の領域との境界のアドレスデータをラッチして記憶
し、メモリリフレッシュの際には、この記憶アドレス以
降のメモリセルに対するリフレッシュ信号の供給を制限
することで、不要なリフレッシュ動作が省けるようにな
る。よって、データを保持する必要のないメモリセル領
域に対してはリフレッシュ動作することなく、さらなる
低消費電力化を図ることが可能になる。
のリフレッシュ装置によれば、ＤＲＡＭにおけるメモリ
セル領域のセルフリフレッシュする範囲が記憶され、こ
の記憶されたセルフリフレッシュする範囲のメモリセル
に対してリフレッシュ信号が供給されるので、例えばメ
モリセル領域におけるデータ記憶中の領域とデータ未記
憶の領域との境界のアドレスデータをラッチして記憶
し、メモリリフレッシュの際には、この記憶アドレス以
降のメモリセルに対するリフレッシュ信号の供給を制限
することで、不要なリフレッシュ動作が省けるようにな
る。よって、データを保持する必要のないメモリセル領
域に対してはリフレッシュ動作することなく、さらなる
低消費電力化を図ることが可能になる。
【図１】本発明の実施形態に係わるＤＲＡＭのリフレッ
シュ装置を搭載したセルフリフレッシュ機能を有するＤ
ＲＡＭの内部構成を示す図。
シュ装置を搭載したセルフリフレッシュ機能を有するＤ
ＲＡＭの内部構成を示す図。
【図２】前記セルフリフレッシュ機能を有するＤＲＡＭ
のリフレッシュ動作を示すタイミングチャート。
のリフレッシュ動作を示すタイミングチャート。
【図３】前記セルフリフレッシュ機能を有するＤＲＡＭ
におけるリフレッシュ信号供給回路の構成を示す図。
におけるリフレッシュ信号供給回路の構成を示す図。
【図４】本発明の他の実施形態に係わるＤＲＡＭのリフ
レッシュ装置を搭載したセルフリフレッシュ機能を有す
るＤＲＡＭの構成を示す図。
レッシュ装置を搭載したセルフリフレッシュ機能を有す
るＤＲＡＭの構成を示す図。
１１ …メモリセル、 １２ …リフレッシュカウンタ、 １３ …センスアンプ、 １４ …Ｒｏｗアドレスラッチレジスタ、 ２１ …１０ビットカウンタ、 ２２ …リフレッシュ元信号発生回路、 ２３ …デコーダ、 Refresh 0 〜Refresh 1023…リフレッシュ信号、 Ｇ 0〜Ｇ1023…リフレッシュ信号出力ゲート。
Claims (2)
- 【請求項１】 セルフリフレッシュ機能を有するＤＲＡ
Ｍのリフレッシュ装置であって、 ＤＲＡＭにおけるメモリセル領域のセルフリフレッシュ
する範囲を記憶するリフレッシュ範囲記憶手段と、 このリフレッシュ範囲記憶手段に記憶されたセルフリフ
レッシュする範囲のメモリセルに対してリフレッシュ信
号を供給するリフレッシュ信号供給手段とを備えたこと
を特徴とするＤＲＡＭのリフレッシュ装置。 - 【請求項２】 前記リフレッシュ範囲記憶手段は、ＤＲ
ＡＭにおけるメモリセル領域のセルフリフレッシュする
範囲のＲｏｗアドレスをラッチするレジスタであり、 前記リフレッシュ信号供給手段は、ＤＲＡＭにおける各
Ｒｏｗアドレスのメモリセルに対してリフレッシュ信号
を与える信号発生手段と、この信号発生手段により発生
されたＤＲＡＭの各Ｒｏｗアドレスに対するリフレッシ
ュ信号を通過させるゲート手段と、前記レジスタにラッ
チされたＲｏｗアドレスに応じて前記ゲート手段を制御
するゲート制御手段とを含んでなることを特徴とする請
求項１に記載のＤＲＡＭのリフレッシュ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9057620A JPH10255468A (ja) | 1997-03-12 | 1997-03-12 | Ｄｒａｍのリフレッシュ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9057620A JPH10255468A (ja) | 1997-03-12 | 1997-03-12 | Ｄｒａｍのリフレッシュ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10255468A true JPH10255468A (ja) | 1998-09-25 |
Family
ID=13060928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9057620A Abandoned JPH10255468A (ja) | 1997-03-12 | 1997-03-12 | Ｄｒａｍのリフレッシュ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10255468A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215714B1 (en) | 1999-04-14 | 2001-04-10 | Fujitsu Limited | Semiconductor memory device capable of reducing power consumption in self-refresh operation |
| US6697296B2 (en) | 2001-06-13 | 2004-02-24 | Renesas Technology Corp. | Clock synchronous semiconductor memory device |
| US6714461B2 (en) | 2001-06-12 | 2004-03-30 | Renesas Technology Corp. | Semiconductor device with data output circuit having slew rate adjustable |
| US6721223B2 (en) | 2001-06-15 | 2004-04-13 | Renesas Technology Corp. | Semiconductor memory device |
| US7440352B2 (en) | 2005-01-28 | 2008-10-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device capable of selectively refreshing word lines |
-
1997
- 1997-03-12 JP JP9057620A patent/JPH10255468A/ja not_active Abandoned
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215714B1 (en) | 1999-04-14 | 2001-04-10 | Fujitsu Limited | Semiconductor memory device capable of reducing power consumption in self-refresh operation |
| US6349068B2 (en) | 1999-04-14 | 2002-02-19 | Fujitsu Limited | Semiconductor memory device capable of reducing power consumption in self-refresh operation |
| US6714461B2 (en) | 2001-06-12 | 2004-03-30 | Renesas Technology Corp. | Semiconductor device with data output circuit having slew rate adjustable |
| US6697296B2 (en) | 2001-06-13 | 2004-02-24 | Renesas Technology Corp. | Clock synchronous semiconductor memory device |
| US6721223B2 (en) | 2001-06-15 | 2004-04-13 | Renesas Technology Corp. | Semiconductor memory device |
| US7440352B2 (en) | 2005-01-28 | 2008-10-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device capable of selectively refreshing word lines |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040217 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20040325 |