JPH10255487A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH10255487A
JPH10255487A JP5444997A JP5444997A JPH10255487A JP H10255487 A JPH10255487 A JP H10255487A JP 5444997 A JP5444997 A JP 5444997A JP 5444997 A JP5444997 A JP 5444997A JP H10255487 A JPH10255487 A JP H10255487A
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Shinji Kotani
信二 小谷
Kazumasa Omori
一昌 大森
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】データ保持能力が低下しても、十分な期間デー
タ保持を可能にする。 【解決手段】記憶データに応じてメモリセルのトランジ
スタの閾値の状態を保持する不揮発性の半導体メモリ装
置において、メモリセルの閾値状態の応じて変化するメ
モリセルからの出力Ｖout が、所定の書き込みベリファ
イレベルＶPGM を超えるまで閾値状態を変化させて記憶
データの書き込みを行う書き込み回路５６と、メモリセ
ルからの出力Ｖout が、所定の読み出しレベルＶreadを
超えるか否かを検出する読み出し検出回路２６と、メモ
リセルからの出力Ｖout が、前記読み出しレベルと異な
るモニタレベルＶM0を超えるか否かを検出する記憶デー
タ劣化検出回路５０と、記憶データ劣化検出回路が、メ
モリセルからの出力がモニタレベルを超えないことを検
出し、読み出し検出回路が、メモリセルからの出力が読
み出しレベルを超えることを検出した時に、当該メモリ
セルに対して、読み出し検出回路が検出した記憶データ
の再書き込みが行われることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに関
し、特にフラッシュメモリ等に使用される不揮発性メモ
リの記憶データの自己補正を可能にした半導体メモリ装
置に関する。
【０００２】
【従来の技術】フラッシュメモリ等に使用される半導体
の不揮発性メモリ装置は、例えば、半導体基板表面のチ
ャネル領域上に、フローティングゲートを介してコント
ロールゲートを設けた構成を有する。そして、コントロ
ールゲート、ソース及びドレインに所定の電圧を印加す
ることで、電子をフローティングゲート内に保持してデ
ータ０を書き込み（プログラム）、またはフローティン
グゲートから電子を除去してデータ１を書き込む（消
去）。或いは、チャネル上に形成した強誘電体膜の残留
分極作用を利用して、データ０と１の書き込みを行う。
【０００３】これらの書き込まれた状態は、電源が供給
されなくても保持される。これらの不揮発性メモリは、
例えば１０年以上の長期間にわたり記憶データを保持す
る必要がある。
【０００４】一方で、不揮発性メモリに対する大容量化
の要求により、メモリセルのサイズが微細化されてい
る。かかる微細化は、メモリセルのデータ保持能力を低
下させる問題を招いている。
【０００５】
【発明が解決しようとする課題】図１４は、フローティ
ングゲート型の不揮発性メモリの保持データの変化を示
す図である。横軸に時間、縦軸にメモリセルトランジス
タの閾値電圧Ｖｔｈを示す。例えば、メモリセルのコン
トロールゲートに高電圧を印加してフローティングゲー
トに電子を保持させることにより、メモリセルのトラン
ジスタの閾値電圧が実質的に高くなる。これが、例えば
データ０が書き込まれた状態である。
【０００６】一般に、データ０が書き込まれるプログラ
ム時には、十分な電子がフローティングゲートに保持さ
れたか否かを確認するために、例えば、コントロールゲ
ートに所定の電圧を印加した時のドレイン電流に対応す
る出力をプログラム・ベリファイ・レベルＶPGM と比較
して検証を行う。或いは、コントロールゲートに対応す
るプログラム・ベリファイ・レベルＶPGM を印加してメ
モリセルのトランジスタのドレイン電流が検出されるか
否かの検証を行う。従って、上記メモリセルからの出力
がプログラム・ベリファイ・レベルＶPGM を超えるま
で、或いは、プログラム・ベリファイ・レベルＶPGM を
印加してドレイン電流が検出されるまで、プログラム動
作が行われる。そして、メモリセルの記憶データを読み
出す時は、コントロールゲートに読み出しレベルＶread
を印加してメモリセルのトランジスタのドレイン電流の
有無を検出する。
【０００７】フローティングゲート内に保持された電子
は、隣接するメモリセルへのプログラム（データ０の書
き込み）、消去（データ１の書き込み）および読み出し
等により、電気的ストレスを受けて徐々に減少する。あ
るいは、プロセス時に発生する種々のストレスによりメ
モリセルのデータ保持能力は低下する場合がある。通常
は、かかる電子のリークがあっても、例えば１０年間程
度はデータ０の状態が保持されることが保証されてい
る。即ち、データ０が書き込まれたら、読み出しレベル
Ｖreadをコントロールゲートに印加した時に、メモリセ
ルのトランジスタが導通することが保証される。
【０００８】しかしながら、上記した電気的ストレスに
より、メモリセルの記憶データの保持能力が低下し、保
証期間を経過する前にデータ０の状態を維持することが
できなくなる。即ち、図１４中に示した点１０に達する
まで電子が消失して閾値電圧Ｖｔｈが低下する。特に、
大容量化に伴いメモリセルのトランジスタのサイズを小
さくすることにより、このデータ保持能力の低下は顕著
になる。
【０００９】上記の記憶データの保持能力の低下は、フ
ローティングゲートから電子を消失させるデータ１を記
憶させている場合にも同様の問題となる。即ち、コント
ロールゲートに低い電圧を印加してフローティングゲー
トの電子を消去した後に、電気的なストレスにより電子
が注入されて、メモリセルの閾値電圧が上昇し、記憶デ
ータが１から０に変化する。
【００１０】そこで、本発明の目的は、上記問題点を解
決し、データ保持能力の劣ったメモリセルを含むメモリ
装置であっても、記憶データの破壊を未然に防ぐことが
できる不揮発性のメモリ装置を提供することにある。
【００１１】更に、本発明の別の目的は、データ保持期
間を十分長くすることができる不揮発性メモリ装置を提
供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、記憶データに応じてメモリセルのトラン
ジスタの閾値の状態を保持する不揮発性の半導体メモリ
装置において、前記メモリセルの閾値状態に応じて変化
する前記メモリセルからの出力が、所定の書き込みベリ
ファイレベルを超えるまで前記閾値状態を変化させて前
記記憶データの書き込みを行う書き込み回路と、前記メ
モリセルからの出力が、所定の読み出しレベルを超える
か否かを検出する読み出し検出回路と、前記メモリセル
からの出力が、前記読み出しレベルと異なるモニタレベ
ルを超えるか否かを検出する記憶データ劣化検出回路
と、前記記憶データ劣化検出回路が、前記メモリセルか
らの出力が前記モニタレベルを超えないことを検出し、
前記読み出し検出回路が、前記メモリセルからの出力が
前記読み出しレベルを超えることを検出した時に、当該
メモリセルに対して、該読み出し検出回路が検出した記
憶データの再書き込みが行われることを特徴とする。
【００１３】不揮発性の半導体メモリ装置において、例
えばプログラムの書き込み動作において、メモリセルか
らの出力が書き込みベリファイレベルを超えるまでその
閾値の状態を変化させて書き込みが行われる。そして、
読み出し時には、メモリセルからの出力が所定の読み出
しレベルを超えるか否かで、対象のメモリセルにプログ
ラムされたか否かの検出が行われる。メモリセルのデー
タ保持能力が低下すると、メモリセルの閾値状態が変化
して、メモリセルからの出力が読み出しレベルを超えな
いレベルまで変化すると、誤ったデータが読み出され
る。
【００１４】そこで、本発明では、その読み出しレベル
とは異なるモニタレベルを設定し、メモリセルからの出
力がそのモニタレベルまで変化してきたことを事前に検
出し、誤ったデータの読み出しを防止する。そして、モ
ニタレベルまでの変化が検出された時は、再度メモリセ
ルへの書き込みを行う。
【００１５】したがって、このモニタレベルは、例え
ば、書き込みベリファイレベルと読み出しレベルとの間
の所定のレベルであるか、或いは書き込みベリファイレ
ベルと同等のレベルに設定される。
【００１６】本発明によれば、データ保持能力が低下し
たメモリセルが存在しても、そのデータの劣化を事前に
検出して再書き込みを行うので、実質的に十分な期間の
データ保持が保証される。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００１８】図１は、一般的な不揮発性メモリのメモリ
セルのトランジスタの構成を示す図である。シリコン半
導体基板１１の表面に形成されたドレイン１２とソース
１３とのあいだのチャネル領域上に、絶縁膜１６、１７
を介してフローティングゲート１４とコントロールゲー
ト１５が形成される。例えば、コントロールゲート１５
はワード線Ｗ／Ｌに、ドレイン１２はビット線Ｂ／Ｌに
接続される。
【００１９】図２は、図１のメモリセルに対する各モー
ドにおけるゲート、ドレイン、ソースの電圧の関係を示
す図表である。読み出し（ｒｅａｄ）モードでは、コン
トロールゲートに読み出しレベルＶｒｅａｄとして電源
Ｖｃｃを、ドレインに２Ｖを、そしてソースに０Ｖをそ
れぞれ印加し、トランジスタが導通するかいなかをドレ
イン電流の有無で検出する。
【００２０】また、プログラム（ｐｒｏｇｒａｍ）時
は、例えばデータ０を書き込むモードである。図２に示
した例では、コントロールゲートに例えば１２Ｖと高い
電圧を印加し、ドレインに６Ｖ、ソースに０Ｖをそれぞ
れ印加して、チャネル領域にホットエレクトロンを発生
させて、フローティングゲート１４に電子を蓄積する。
その結果、メモリセルのトランジスタの閾値電圧は実質
的に上昇する。
【００２１】更に、消去（ｅｒａｓｅ）の時は、コント
ロールゲート１５に例えば−１０Ｖを印加し、ソースに
５Ｖを印加して、フローティングゲート内の電子を除去
する。その結果、メモリセルのトランジスタの閾値電圧
は、低下する。即ち、データ１が書き込まれたことにな
る。
【００２２】図３は、不揮発性メモリの回路例を示す図
である。この例では、メモリセルＭＣをｍ行ｎ列有す
る。それぞれのメモリセルＭＣのコントロールゲート
は、ワード線Ｗ／Ｌ０〜ｍに接続される。また、メモリ
セルＭＣのドレインは、ビット線Ｂ／Ｌ０〜ｎに接続さ
れる。そして、メモリセルＭＣのソースは、切り換え回
路２０に接続される。
【００２３】各ビット線Ｂ／Ｌは、ビット線選択ゲート
２４０〜２４ｎを介してプリセンスアンプ２５に接続さ
れる。従って、ビット線選択ゲート２４０〜２４ｎに与
えられるビット線選択信号Ｙ０〜Ｙｎにより、所望のビ
ット線Ｂ／Ｌのみがプリセンスアンプ２５に接続され
て、読み出し動作が行われる。プリセンスアンプ回路２
５にて検出された電圧がセンスアンプ回路２６で検出、
増幅され、出力バッファ回路２７にその増幅された信号
が与えられる。
【００２４】各メモリセルＭＣのソースは、それに接続
された切り換え回路２０により、読み出しモードおよび
プログラムモードと、消去モードとを切り換える制御信
号２３に従って、図２に示したとおり、読み出しとプロ
グラムモード時はグランド電位に、消去モード時は例え
ば５Ｖに維持される。即ち、トランジスタ２１、２２の
オン・オフが制御される。
【００２５】図４は、プリアンプ回路とセンスアンプ回
路の例を示す図である。メモリセルＭＣにビット線選択
ゲート２４を介してプリセンスアンプ回路２５が接続さ
れる。プリセンスアンプ回路２５は、例えばＰ型のＭＯ
Ｓトランジスタ２５１が電源ＶｃｃとメモリセルＭＣと
の間に設けられる。そして、そのゲートはグランド電位
に接続され、トランジスタ２５１は常時導通状態の負荷
回路となる。従って、読み出しモードでは、ワード線Ｗ
Ｌに電源Ｖｃｃが印加されて、メモリセルに保持される
データによってメモリセルのドレイン電流ＩD が発生す
る。
【００２６】メモリセルのフローティングゲートが電子
を保持するデータ０の状態では、セルトランジスタの閾
値電圧が高くなり、ワード線Ｗ／Ｌが読み出し用のレベ
ルである電源Ｖｃｃになっても、ドレイン電流ＩD は発
生せず、プリアンプ回路２５の出力Ｖout は高い電位に
なる。一方、メモリセルのフローティングゲートが電子
を保持しないデータ１の状態では、セルトランジスタの
閾値電圧が低くなり、ワード線Ｗ／Ｌが電源Ｖｃｃにな
ると、ドレイン電流ＩD が発生して、プリアンプ回路２
５の出力Ｖout は低い電位になる。
【００２７】そこで、センスアンプ回路２６内の基準電
圧Ｖref をその中間電位に設定することで、ドレイン電
流ＩD の有無を検出し、メモリセルの記憶データを読み
出すことができる。この中間電位が読み出しレベルＶ
readである。図４の例では、センスアンプ回路２６はソ
ースが共通に接続された一対のＮ型トランジスタ２６
１、２６２が電流源２６０に接続され、それぞれにＰ型
トランジスタ２６３、２６４からなる負荷が接続され
る。プリセンスアンプ回路２５の出力Ｖout と基準電圧
Ｖref とが比較され、比較結果に応じてトランジスタ２
６１がオンまたはオフし、それに応じてトランジスタ２
６１のドレイン端子２６５がＬまたはＨレベルになり、
出力側のＰ型トランジスタ２６７のゲートに与えられ
る。トランジスタ２６７と電流源２６８からなる回路に
より、端子２６５のレベルが反転されて、出力端２６９
に与えられる。出力端２６８は、出力バッファＯＢに接
続される。
【００２８】従って、メモリセルのフローティングゲー
トに電子が保持されて、データ０が記憶されている場合
は、読み出し時にメモリセルのトランジスタは閾値が高
く導通せずに、出力Ｖout はＨレベルになり、端子２６
５はＬレベルになり、出力２６９はＨレベルになる。ま
た、メモリセルのフローティングゲートに電子が保持さ
れずに、データ１が記憶されている場合は、その逆とな
り、出力Ｖout と２６９はともにＬレベルになる。従っ
て、図４の例では、メモリセルのトランジスタの閾値レ
ベルとプリセンスアンプの出力Ｖout とは同様の関係に
なる。
【００２９】図５は、メモリセルのトランジスタの閾値
Ｖｔｈの特性を示す図である。具体的には、メモリセル
のコントロールゲートに印加される電圧ＶCGとメモリセ
ルのトランジスタのドレイン電流ＩD との関係を示す図
である。データ０が書き込まれると、その閾値電圧が高
くなり、コントロールゲートの電圧ＶCGを高くして初め
てドレイン電流ＩD が発生する。一方、データ１が書き
込まれると、その閾値電圧が低くなり、コントロールゲ
ートの電圧ＶCGを低くしてもドレイン電流ＩDが流れ
る。
【００３０】そして、経時変化により記憶保持能力が劣
化すると、データ０を保持していたメモリセルのトラン
ジスタの特性が、図５中の矢印のように左側にシフトす
る。即ち、閾値電圧が低下する。また、逆にデータ１を
保持していたメモリセルのトランジスタの特性は、右側
にシフトし、その閾値電圧が上昇する。従って、ワード
線に印加される読出時の電圧ＶWL（Ｖｃｃ）とのマージ
ンが狭くなる。やがて、その関係が逆転すると、読み出
されるデータは記憶データと異なり、データの破壊にな
る。
【００３１】図６は、プリセンスアンプとセンスアンプ
の特性を示す図である。上記した通り、メモリセルのデ
ータ保持能力の劣化により、その閾値電圧が変化する。
それに伴い、図４に示したプリセンスアンプ２５の出力
Ｖout も変化する。例えば、センスアンプ２６の基準電
圧Ｖref に読み出しレベルＶreadが与えられる時、デー
タ０が記憶されている場合の出力Ｖout は、図中３０の
ようなレベルになる。そして、データ保持能力の劣化に
よりメモリセルのトランジスタの閾値Ｖｔｈが低下する
と、そのドレイン電流ＩD が増加し、出力Ｖout も低下
する。やがて、読み出しレベルＶreadより低下するとデ
ータの破壊になる。
【００３２】データ１が記憶される場合の出力Ｖ
out は、図中３１のようにメモリセルのトランジスタの
閾値Ｖｔｈの上昇に伴い上昇する。やがて、読み出しレ
ベルＶreadより上昇するとデータの破壊になる。
【００３３】図６中、プログラムベリファイレベルＶ
PGM は、データ０を書き込むプログラム時にその出力Ｖ
out が十分高いか否かを検証する為に利用される。同様
に、消去ベリファイレベルＶERASE は、データ１を書き
込む消去時にその出力Ｖout が十分低いか否かを検証す
る為に利用される。従って、プログラム後または消去
後、出力Ｖout のレベルは、読出レベルＶreadに対して
十分にマージンを有する。
【００３４】図５と図６からメモリセルのデータ保持能
力の低下により、そのトランジスタの閾値Ｖｔｈが変動
し、同様にコントロールゲートに所定の電圧を印加した
時のプリセンスアンプの出力Ｖout も変化することが理
解される。
【００３５】図７は、データ０が記憶されている場合
の、本発明の実施の形態例を説明する図である。この図
では、横軸に時間を、縦軸にプリセンスアンプの出力Ｖ
out とメモリセルのトランジスタの閾値Ｖｔｈとを与え
る。上記した通り、閾値Ｖｔｈと出力Ｖout とは同様の
変化をするので同様に説明することができる。
【００３６】まず、プログラム時に、トランジスタの閾
値Ｖｔｈと出力Ｖout とは、それぞれの対応するプログ
ラムベリファイレベルＶPGM より高い４０の位置にな
る。但し、データ保持能力の劣化したメモリセルでは、
そのレベルは低下する。そこで、本実施の形態例では、
データ０用のモニタレベルＶM0を設定する。このモニタ
レベルＶM0は、例えばプログラムベリファイレベルＶ
PGM より低いが、読み出しレベルＶreadよりは高いレベ
ルに設定される。
【００３７】そして、メモリセルが読み出される度に、
その閾値Ｖｔｈあるいは出力ＶoutがモニタレベルＶM0
に達していないかあるいはそれを下回っていないかをチ
ェックする。もし、図中４１のようにモニタレベルＶM0
まで低下していることが検出されたら、データの破壊が
発生する確率が高いことを意味し、図中４２のように記
憶データ０の再書き込みを行う。あるいは、データ破壊
危険信号を発する。
【００３８】図８は、データ１が記憶されている場合
の、本発明の実施の形態例を説明する図である。この図
では、横軸に時間を、縦軸にプリセンスアンプの出力Ｖ
out とメモリセルのトランジスタの閾値Ｖｔｈとを与え
る。上記した通り、閾値Ｖｔｈと出力Ｖout とは同様の
変化をするので同様に説明することができる。
【００３９】まず、消去時に、トランジスタの閾値Ｖｔ
ｈと出力Ｖout とは、それぞれの対応する消去ベリファ
イレベルＶERASE より低い４４の位置になる。但し、デ
ータ保持能力の劣化したメモリセルでは、そのレベルは
上昇する。そこで、本実施の形態例では、データ１用の
モニタレベルＶM1を設定する。このモニタレベルＶ
M1は、例えば消去ベリファイレベルＶERASE より高い
が、読み出しレベルＶreadよりは低いレベルに設定され
る。
【００４０】そして、メモリセルが読み出される度に、
その閾値Ｖｔｈあるいは出力ＶoutがモニタレベルＶM1
に達していないかあるいはそれを上回っていないかをチ
ェックする。もし、図中４５のようにモニタレベルＶM1
まで上昇していることが検出されたら、データの破壊が
発生する確率が高いことを意味し、図中４６のように記
憶データ１への再書き込みを行う。あるいは、データ破
壊危険信号を発する。
【００４１】図９は、記憶データ０に対する本実施の形
態例のメモリ装置の回路ブロック図である。この例で
は、図３と４に示したメモリセルアレイＭＣ、切り換え
回路２０、ビット線選択ゲート２４、プリセンスアンプ
２５、センスアンプ２６、出力バッファ２７が設けられ
る。更に、第二のセンスアンプ５０と、２つのセンスア
ンプ２６、５０の出力の一致と不一致を検出するＥＯＲ
回路５１とが設けられる。制御回路５４は、ＥＯＲ回路
５１の出力により書き込み回路５６とセンスアンプ２６
の基準電圧Ｖref を制御する。また、第二の出力バッフ
ァ５３は、ＥＯＲ回路５１の出力を出力する。
【００４２】この回路例では、第一のセンスアンプ２６
には、従来通り読出時の読出レベルＶreadとプログラム
時のプログラムベリファイレベルＶPGM が基準電圧とし
て与えられる。その切り換えは、制御回路５４により基
準電圧切り換え回路５５を制御することにより行われ
る。また、第二のセンスアンプ５０に対しては、その基
準電圧としてデータ０用のモニタレベルＶM0が与えられ
る。第二のセンスアンプ５０は、図４に示したセンスア
ンプ回路と同等の構成である。
【００４３】従って、読み出しモード時には、プリセン
スアンプ２５の出力Ｖout が２つのセンスアンプ２６、
５０に与えられる。そして、センスアンプ２６では、出
力Ｖ out が読出レベルＶreadよりも高いか低いかの検出
が行われる。一方、第二のセンスアンプ５０では、出力
Ｖout がモニタレベルＶM0まで低下しているか否かの検
出が行われる。そして、２つのセンスアンプ２６、５０
の出力がＥＯＲ回路５１に与えられ、一致するか不一致
かの検出が行われる。
【００４４】図７に示した通り、データ保持能力が劣化
すると、そのメモリセルのトランジスタの閾値Ｖｔｈは
徐々に低下する。それに伴い、プリセンスアンプの出力
Ｖou t も徐々に低下する。従って、図７中の４１のよう
に、その閾値Ｖｔｈまたは出力Ｖout がそれぞれ対応す
るモニタレベルＶM0より低くなると、センスアンプ２６
と第二のセンスアンプ５１の出力は異なり、ＥＯＲ回路
５１の出力は不一致時のＨレベルとなる。この不一致を
検出するＥＯＲ回路５１の出力が出力バッファ５３から
外部に出力される。同時に、制御回路５４に与えられ
る。
【００４５】一方、もしメモリセルがデータ１を記憶し
ている場合は、２つのセンスアンプ２６と５０は一致す
るので、ＥＯＲ回路５１が不一致検出の出力を出すこと
はない。
【００４６】図１０は、上記の記憶データ０の劣化を検
出した場合の、再書き込みのフローチャートを示す図で
ある。即ち、メモリセルの記録データを読み出した時
に、２つのセンスアンプ２６、５０の出力に不一致が検
出されると、記憶データ０の破壊が起こる直前であるこ
とが判明する（ステップＳ１０）。その場合は、制御回
路５４により基準電圧切り換え回路５５が制御され、セ
ンスアンプ２６に基準電圧としてプログラムベリフィケ
ーションレベルＶPGM が与えられる（ステップＳ１
１）。そして、制御回路５４が書き込み回路５６を制御
して、記憶データ０の劣化が発生したメモリセルに再書
き込みを行う。具体的には、ワード線デコーダドライバ
回路５８から、メモリセルが接続されたワード線Ｗ／Ｌ
に例えば１２Ｖ等の高いプログラム用電圧を印加し（ス
テップＳ１２）、メモリセルのトランジスタのソース
に、切り換え回路２０から０Ｖが与えられる。
【００４７】その結果、メモリセルのトランジスタのフ
ローティングゲートに電子が注入される。図７で示した
通り、徐々に低下したメモリセルのトランジスタの閾値
Ｖｔｈは、プログラム用の高電圧を印加することですぐ
に対応するモニタレベルＶM0よりも高くなる。従って、
センスアンプ５０の出力はその時点で出力Ｖout がモニ
タレベルＶM0より高くなることを検出する。そして、よ
り完全にデータ０の再書き込みを行う為に、センスアン
プ２６が出力Ｖout がプログラムベリファイレベルＶ
PGM を超えるまで、上記の再書き込みの為のプログラム
用高電圧が印加される。
【００４８】センスアンプ２６が出力Ｖout がプログラ
ムベリファイレベルＶPGM を超えたことを検出すると、
センスアンプ５０と一致する出力を生成する。従って、
ＥＯＲ回路５１が、両出力の一致を検出すると（ステッ
プＳ１３）、データ０の再書き込みが終了し、センスア
ンプ２６の基準電圧Ｖref に再度読み出しレベルＶre ad
が与えられる（ステップＳ１４）。
【００４９】図１１は、記憶データ１に対する本実施の
形態例のメモリ装置の回路ブロック図である。この回路
図には、図９と同じ部分には同じ番号を付した。図９と
異なるところは、メインメモリであるメモリセルＭＣの
隣に、退避用のメモリ６０を併設し、第三のセンスアン
プ６１を第二のセンスアンプ５０に変えて設けたことで
ある。消去回路６２は、通常の不揮発性メモリでも設け
られている回路である。上記の退避用のメモリ６０に対
して、ビット線選択ゲート２４ａとメモリセルのソース
電位を切り換える切り換え回路２０ａを設ける。また、
第三のセンスアンプ６１には、基準電圧Ｖref としてデ
ータ１用のモニタレベルＶM1が与えられる。
【００５０】このモニタレベルＶM1は、図８に示した通
り、読み出しレベルＶreadよりも低く、消去ベリファイ
レベルＶERASE よりは高い電位である。従って、センス
アンプ６１は、データ１が記憶されているメモリセルの
閾値Ｖｔｈ或いはプリセンスアンプ２５の出力Ｖout が
対応する読出レベルＶreadまで上昇する前に、対応する
モニタレベルＶM1に達したことを検出する。従って、そ
の時は、ＥＯＲ回路５１がデータ０の場合と同様に、２
つのセンスアンプ２６、６１の出力が不一致であること
を検出する。
【００５１】その検出出力は、出力バッファ５３を介し
て外部に出力されると共に、制御回路５４に与えられ
る。制御回路５４は、消去回路６２を制御してデータ１
の再書き込みに必要な消去動作を実行させる。
【００５２】図１２は、データ１の再書き込みのための
消去動作のフローチャート図である。一般に、不揮発性
メモリの場合、消去動作は、１個のメモリセルに対して
行われるのではなく、複数のメモリセルのある固まり
（アレイ或いはブロック）に対して一斉に行われる。そ
こで、この実施の形態例では、データ１の再書き込みを
行おうとしている対象のメモリセルが属するメモリブロ
ックのデータを、一旦退避用メモリ領域６０にコピーし
（ステップＳ２１）、メインメモリＭＣ内の対象メモリ
ブロックに対して消去動作を行う（ステップＳ２２）。
消去動作の時の各印加電圧は、上記した通りであり、プ
リセンスアンプの出力Ｖout が消去ベリフィケーション
レベルＶERASE より低くなるまで、消去動作が行われ
る。そして、その後、退避メモリ内のデータの内、デー
タ０に対してのみ、対応するメモリセルに対してプログ
ラム動作を行う（ステップＳ２３）。
【００５３】この消去動作においても、検証のために消
去ベリファイレベルＶERASE がセンスアンプ２６に基準
電圧Ｖref として与えられ、ＥＯＲ回路５１がセンスア
ンプ２６、６１の出力の一致を検出するのが確認され
る。
【００５４】図１３は、記憶データが０の劣化も１の劣
化も同時に検出する実施の形態例を示す図である。この
例では、通常のセンスアンプ２６、データ０の劣化を検
出する第二のセンスアンプ５０およびデータ１の劣化を
検出する第三のセンスアンプ６１が設けられる。そし
て、第一のＥＯＲ回路５１０が第一、第二のセンスアン
プ２６、５０の出力の不一致を検出し、第二のＥＯＲ回
路５１１が第一、第二のセンスアンプ２６、６１の出力
の不一致を検出する。即ち、第一のＥＯＲ回路５１０
は、図９のＥＯＲ回路５１と同じ機能を持つ。また、第
二のＥＯＲ回路５１１は、図１１のＥＯＲ回路５１と同
じ機能を持つ。そして、両ＥＯＲ回路５１０、５１１の
出力が論理和ゲート５１２に与えられ、いずれかのＥＯ
Ｒ回路での不一致が検出されると、出力バッファ５３を
介して外部に出力される。
【００５５】そして、第一のＥＯＲ回路５１０で不一致
が検出されると、データ０の劣化を意味するので、対応
するメモリセルにデータ０の再書き込みが、プログラム
回路５６により行われる。また、第二のＥＯＲ回路５１
１で不一致が検出されると、データ１の劣化を意味する
ので、対応すメモリセルが属するメモリブロックが退避
用メモリにコピーされてから、メモリブロックの消去が
消去回路６２により行われる。その後、退避メモリ内の
データが再度書き込まれる。
【００５６】上記した、記憶データの劣化を検出する時
期は、例えば、半導体メモリに電源を投入した時に行う
ことが考えられる。不揮発性メモリは電源オフの状態で
もデータを保持するのが特徴点であり、読み出しなどの
必要な時に電源がオンされるので、その時期を利用す
る。あるいは、システム側で、一定時間毎に記憶データ
の劣化の検出を行うことでも良い。
【００５７】上記の実施の形態例では、記憶データの劣
化を検出するためのモニタレベルＶ M0とＶM1を利用し
た。しかし、このレベルとして、プログラムベリファイ
レベルＶPGM や消去ベリファイレベルＶERASE をそれぞ
れ利用しても良い。
【００５８】更に、記憶データの劣化を検出して、その
データの再書き込みを行う場合、再書き込みに要した時
間、即ち書き込み電圧の印加時間、が設定時間より短く
なったことが検出される場合は、そのメモリセルのデー
タ保持能力はかなり劣化していることが判明する。その
場合は、メモリ装置からシステム側にアラームをあげる
ことが好ましい。また、記憶データの劣化を生じたメモ
リセルのアドレスを記憶しておき、同じアドレスのメモ
リセルの記憶データの劣化が頻繁に発生する時に、シス
テム側にアラームをあげることでも良い。
【００５９】
【発明の効果】以上説明した通り、本発明によれば、不
揮発性の半導体メモリにおいて、メモリセルのデータ保
持能力が劣化しても、適宜そのデータの劣化を検出し、
劣化している場合は、そのデータの再書き込みを行う。
従って、多少のデータ保持能力が劣るメモリセルを有し
ていても、十分な期間のデータの保持機能を持たせるこ
とができる。
【図面の簡単な説明】
【図１】一般的な不揮発性メモリのメモリセルのトラン
ジスタの構成を示す図である。
【図２】図１のメモリセルに対する各モードにおけるゲ
ート、ドレイン、ソースの電圧の関係を示す図表であ
る。
【図３】不揮発性メモリの回路例を示す図である。
【図４】プリアンプ回路とセンスアンプ回路の例を示す
図である。
【図５】メモリセルのトランジスタの閾値Ｖｔｈの特性
を示す図である。
【図６】プリセンスアンプとセンスアンプの特性を示す
図である。
【図７】データ０が記憶されている場合の、本発明の実
施の形態例を説明する図である。
【図８】データ１が記憶されている場合の、本発明の実
施の形態例を説明する図である。
【図９】記憶データ０に対する本実施の形態例のメモリ
装置の回路ブロック図である。
【図１０】記憶データ０の劣化を検出した場合の、再書
き込みのフローチャートを示す図である。
【図１１】記憶データ１に対する本実施の形態例のメモ
リ装置の回路ブロック図である。
【図１２】データ１の再書き込みのための消去動作のフ
ローチャート図である。
【図１３】記憶データが０の劣化も１の劣化も同時に検
出する実施の形態例を示す図である。
【図１４】従来例の問題点を説明する図である。
【符号の説明】
ＭＣ メモリセル Ｖout メモリセルからの出力 Ｖread 読み出しレベル ＶPGM 、ＶERASE 書き込み、消去ベリファイレベル ＶM0、ＶM1 モニタレベル ２５ プリセンスアンプ ２６ センスアンプ、読み出し検出回路 ５０、６１ 記憶データ劣化検出回路 ５６、６２ 書き込み回路、プログラム回路、消去回
路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】記憶データに応じてメモリセルのトランジ
    スタの閾値の状態を保持する不揮発性の半導体メモリ装
    置において、 前記メモリセルの閾値状態に応じて変化する前記メモリ
    セルからの出力が、所定の書き込みベリファイレベルを
    超えるまで前記閾値状態を変化させて前記記憶データの
    書き込みを行う書き込み回路と、 前記メモリセルからの出力が、所定の読み出しレベルを
    超えるか否かを検出する読み出し検出回路と、 前記メモリセルからの出力が、前記読み出しレベルと異
    なるモニタレベルを超えるか否かを検出する記憶データ
    劣化検出回路と、 前記記憶データ劣化検出回路が、前記メモリセルからの
    出力が前記モニタレベルを超えないことを検出し、前記
    読み出し検出回路が、前記メモリセルからの出力が前記
    読み出しレベルを超えることを検出した時に、当該メモ
    リセルに対して、該読み出し検出回路が検出した記憶デ
    ータの再書き込みが行われることを特徴とする半導体メ
    モリ装置。
  2. 【請求項２】請求項１において、 前記モニタレベルが、前記書き込みベリファイレベルと
    読み出しレベルの間のレベルであることを特徴とする半
    導体メモリ装置。
  3. 【請求項３】請求項１において、 前記モニタレベルが、前記書き込みベリファイレベルと
    同等のレベルであることを特徴とする半導体メモリ装
    置。
  4. 【請求項４】記憶データに応じてメモリセルのトランジ
    スタの閾値の状態を保持する不揮発性の半導体メモリ装
    置において、 前記メモリセルの閾値状態に応じて変化する前記メモリ
    セルからの出力が、所定のプログラムベリファイレベル
    を超えるまで前記閾値状態を変化させて前記記憶データ
    の書き込みを行うプログラム回路と、 前記メモリセルからの出力が、所定の読み出しレベルを
    超えるか否かを検出する読み出し検出回路と、 前記メモリセルからの出力が、前記プログラムベリファ
    イレベルと前記読み出しレベルの間のプログラムモニタ
    レベルを超えるか否かを検出する劣化検出回路と、 前記劣化検出回路が、前記書き込みが行われたメモリセ
    ルからの出力が前記プログラムモニタレベルを超えない
    ことを検出した時に、当該メモリセルに対して、該メモ
    リセルからの出力が前記プログラムベリファイレベルを
    超えるまでその閾値状態を変化させることを特徴とする
    半導体メモリ装置。
  5. 【請求項５】記憶データに応じてメモリセルのトランジ
    スタの閾値の状態を保持する不揮発性の半導体メモリ装
    置において、 前記メモリセルの閾値状態に応じて変化する前記メモリ
    セルからの出力が、所定の消去ベリファイレベルを超え
    るまで前記閾値状態を変化させて前記記憶データの消去
    を行う消去回路と、 前記メモリセルからの出力が、所定の読み出しレベルを
    超えるか否かを検出する読み出し検出回路と、 前記メモリセルからの出力が、前記消去ベリファイレベ
    ルと前記読み出しレベルの間の消去モニタレベルを超え
    るか否かを検出する劣化検出回路と、 前記劣化検出回路が、前記消去が行われたメモリセルか
    らの出力が前記消去モニタレベルを超えないことを検出
    した時に、当該メモリセルが属する所定のメモリセルブ
    ロックに対して前記記憶データの消去を行い、その後対
    応するメモリセルにプログラムを行うことを特徴とする
    半導体メモリ装置。
  6. 【請求項６】請求項５において、 前記メモリセルブロック内のメモリセルが記憶するデー
    タを一旦保持する退避メモリセルを更に有し、 前記劣化検出回路が、前記消去が行われたメモリセルか
    らの出力が前記消去モニタレベルを超えないことを検出
    した時に、前記メモリセルブロック内のメモリセルの記
    憶データを前記退避メモリセルにコピーし、その後、前
    記メモリセルブロックに対して消去及びプログラムを行
    うことを特徴とする半導体メモリ装置。
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