JPH10256534A - Ｄｍｏｓ構造を有する半導体装置およびその製造方法 - Google Patents
Ｄｍｏｓ構造を有する半導体装置およびその製造方法Info
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- JPH10256534A JPH10256534A JP9056002A JP5600297A JPH10256534A JP H10256534 A JPH10256534 A JP H10256534A JP 9056002 A JP9056002 A JP 9056002A JP 5600297 A JP5600297 A JP 5600297A JP H10256534 A JPH10256534 A JP H10256534A
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- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
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- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 チャネル長が変動することなく、高耐圧のＤ
ＭＯＳ構造を有する半導体装置を提供する。 【解決手段】第１導電型のＮー型基板２の表面に、ＬＯ
ＣＯＳ領域１１が形成されており、その両側にドレイン
領域３およびソース領域４が形成されている。ソース領
域４はＰ型拡散層７で覆われている。ＬＯＣＯＳ領域１
１のバーズビーク部の端部とＰ型拡散層７の端部との間
にすきま領域１５が形成されている。すきま領域１５の
表面近傍の不純物濃度は、基板２の不純物濃度よりも薄
い。これにより、この部分における電界の集中を防止す
る。
ＭＯＳ構造を有する半導体装置を提供する。 【解決手段】第１導電型のＮー型基板２の表面に、ＬＯ
ＣＯＳ領域１１が形成されており、その両側にドレイン
領域３およびソース領域４が形成されている。ソース領
域４はＰ型拡散層７で覆われている。ＬＯＣＯＳ領域１
１のバーズビーク部の端部とＰ型拡散層７の端部との間
にすきま領域１５が形成されている。すきま領域１５の
表面近傍の不純物濃度は、基板２の不純物濃度よりも薄
い。これにより、この部分における電界の集中を防止す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、ＤＭＯＳ構造を
有する半導体装置に関するものであり、特に、耐圧向上
に関する。
有する半導体装置に関するものであり、特に、耐圧向上
に関する。
【０００２】
【従来技術】従来、図４に示すようなＤＭＯＳトランジ
スタが知られている。ＤＭＯＳトランジスタ６１は、ソ
ース領域４を取囲むように、ｐ型拡散領域を設けた二重
拡散型の半導体装置である。ＤＭＯＳトランジスタ６１
は、チャネル領域１６の横方向の拡散を制御することに
よって、チャネル長の決定を行なう。したがって、その
決定が容易となる。
スタが知られている。ＤＭＯＳトランジスタ６１は、ソ
ース領域４を取囲むように、ｐ型拡散領域を設けた二重
拡散型の半導体装置である。ＤＭＯＳトランジスタ６１
は、チャネル領域１６の横方向の拡散を制御することに
よって、チャネル長の決定を行なう。したがって、その
決定が容易となる。
【０００３】かかるＤＭＯＳトランジスタについて、高
耐圧の半導体装置を提供するために、発明者は、図５に
示すようなＬＯＣＯＳ領域の下にドリフトドレイン領域
を形成した半導体装置を考えた。ＤＭＯＳトランジスタ
７１は、ドレイン領域３とソース領域４の間にＬＯＣＯ
Ｓ領域１１が形成されており、ゲート電極１７がＬＯＣ
ＯＳ領域１１の一部に覆うように形成されている。これ
により、ＬＯＣＯＳ領域１１の下部の基板表面領域をド
リフトドレイン領域として用いることができる。また、
ＬＯＣＯＳ領域を有するので、ドリフトドレイン領域と
ゲート電極１７との間の耐圧も向上する。
耐圧の半導体装置を提供するために、発明者は、図５に
示すようなＬＯＣＯＳ領域の下にドリフトドレイン領域
を形成した半導体装置を考えた。ＤＭＯＳトランジスタ
７１は、ドレイン領域３とソース領域４の間にＬＯＣＯ
Ｓ領域１１が形成されており、ゲート電極１７がＬＯＣ
ＯＳ領域１１の一部に覆うように形成されている。これ
により、ＬＯＣＯＳ領域１１の下部の基板表面領域をド
リフトドレイン領域として用いることができる。また、
ＬＯＣＯＳ領域を有するので、ドリフトドレイン領域と
ゲート電極１７との間の耐圧も向上する。
【０００４】
【発明が解決しようとする課題】しかしながら、ＤＭＯ
Ｓトランジスタ７１においては、以下の様な問題があっ
た。ＤＭＯＳトランジスタ７１においては、ゲート電極
１７が矢印α方向にマスクずれを起こした場合に、ゲー
ト電極１７とともにＰ型拡散層７も矢印α方向にずれ
る。これにより、ゲート電極１７の下のゲート絶縁膜に
位置するＰ型拡散層７がＬＯＣＯＳ領域１１の端部のバ
ーズビーク部の下側に入り、ゲート電極１７に対してチ
ャネル長が短くなる。このため、ゲート電極１７の位置
がずれた場合でも、チャネル長を一定とする為に、図６
に示すように、ＬＯＣＯＳ領域１１の端部のバーズビー
ク部から幅ｗ１だけすきま領域１５を設けて、Ｐ型拡散
層７を形成することも考えられる。しかし、このような
すきま領域１５を設けると、電界集中により絶縁破壊を
おこすおそれがある。
Ｓトランジスタ７１においては、以下の様な問題があっ
た。ＤＭＯＳトランジスタ７１においては、ゲート電極
１７が矢印α方向にマスクずれを起こした場合に、ゲー
ト電極１７とともにＰ型拡散層７も矢印α方向にずれ
る。これにより、ゲート電極１７の下のゲート絶縁膜に
位置するＰ型拡散層７がＬＯＣＯＳ領域１１の端部のバ
ーズビーク部の下側に入り、ゲート電極１７に対してチ
ャネル長が短くなる。このため、ゲート電極１７の位置
がずれた場合でも、チャネル長を一定とする為に、図６
に示すように、ＬＯＣＯＳ領域１１の端部のバーズビー
ク部から幅ｗ１だけすきま領域１５を設けて、Ｐ型拡散
層７を形成することも考えられる。しかし、このような
すきま領域１５を設けると、電界集中により絶縁破壊を
おこすおそれがある。
【０００５】本発明は、上記の様な問題を解決し、ＤＭ
ＯＳ構造を有する半導体装置において、チャネル長の決
定を正確にできると共に、耐圧を向上させた半導体装置
を提供することを目的とする。
ＯＳ構造を有する半導体装置において、チャネル長の決
定を正確にできると共に、耐圧を向上させた半導体装置
を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１のＤＭＯＳ構造
を有する半導体装置においては、第１導電型の基板領
域、前記基板領域表面に形成されたＬＯＣＯＳ領域、前
記基板領域の上にゲート絶縁膜を介して形成されたゲー
ト電極であって、その一部が前記ＬＯＣＯＳ領域上に位
置するように形成されたゲート電極、前記ゲート電極の
前記ＬＯＣＯＳ領域とは逆側の前記基板領域表面に形成
された第１導電型のソース領域、前記ＬＯＣＯＳ領域を
挟んで前記ソース領域と逆側の前記基板領域表面に形成
された第１導電型のドレイン領域、前記ソース領域を覆
うように形成された第２導電型の拡散領域であって、前
記ゲート電極に印加される電圧により前記ゲート電極の
下部の領域の表面が導通状態または非導通状態に切換え
られる拡散領域、を備え、前記拡散領域と前記ＬＯＣＯ
Ｓ領域との間のゲート絶縁薄膜の下部の基板領域表面の
不純物濃度が前記ＬＯＣＯＳ領域の下部の基板領域より
も薄いこと、を特徴とする。
を有する半導体装置においては、第１導電型の基板領
域、前記基板領域表面に形成されたＬＯＣＯＳ領域、前
記基板領域の上にゲート絶縁膜を介して形成されたゲー
ト電極であって、その一部が前記ＬＯＣＯＳ領域上に位
置するように形成されたゲート電極、前記ゲート電極の
前記ＬＯＣＯＳ領域とは逆側の前記基板領域表面に形成
された第１導電型のソース領域、前記ＬＯＣＯＳ領域を
挟んで前記ソース領域と逆側の前記基板領域表面に形成
された第１導電型のドレイン領域、前記ソース領域を覆
うように形成された第２導電型の拡散領域であって、前
記ゲート電極に印加される電圧により前記ゲート電極の
下部の領域の表面が導通状態または非導通状態に切換え
られる拡散領域、を備え、前記拡散領域と前記ＬＯＣＯ
Ｓ領域との間のゲート絶縁薄膜の下部の基板領域表面の
不純物濃度が前記ＬＯＣＯＳ領域の下部の基板領域より
も薄いこと、を特徴とする。
【０００７】請求項２のＤＭＯＳ構造を有する半導体装
置の製造方法においては、第１導電型の基板領域表面に
ＬＯＣＯＳ領域を形成し、少なくとも、前記ＬＯＣＯＳ
領域の一端側の基板領域表面の不純物濃度が前記ＬＯＣ
ＯＳ領域の下部の基板領域よりも薄くなるように、第２
導電型の不純物を添加し、前記基板領域の上にゲート絶
縁膜を介して、その一部が前記ＬＯＣＯＳ領域上に位置
するようにゲート電極を形成し、前記ＬＯＣＯＳ領域お
よびドレイン形成予定領域をレジストで覆い、第２導電
型の不純物を添加し、前記第２導電型の不純物を添加し
た領域を拡散させて、拡散領域が前記ゲート電極の下部
まで及んだ第２導電型拡散領域を形成し、前記第２導電
型拡散領域内のソース形成予定領域およびこのソース形
成予定領域とは前記ＬＯＣＯＳ領域を挟んだ逆側の前記
基板領域の表面のドレイン形成予定領域を除いてレジス
トで覆い、このレジストおよび前記ゲート電極をマスク
として、第１導電型の不純物を添加すること、を特徴と
する。
置の製造方法においては、第１導電型の基板領域表面に
ＬＯＣＯＳ領域を形成し、少なくとも、前記ＬＯＣＯＳ
領域の一端側の基板領域表面の不純物濃度が前記ＬＯＣ
ＯＳ領域の下部の基板領域よりも薄くなるように、第２
導電型の不純物を添加し、前記基板領域の上にゲート絶
縁膜を介して、その一部が前記ＬＯＣＯＳ領域上に位置
するようにゲート電極を形成し、前記ＬＯＣＯＳ領域お
よびドレイン形成予定領域をレジストで覆い、第２導電
型の不純物を添加し、前記第２導電型の不純物を添加し
た領域を拡散させて、拡散領域が前記ゲート電極の下部
まで及んだ第２導電型拡散領域を形成し、前記第２導電
型拡散領域内のソース形成予定領域およびこのソース形
成予定領域とは前記ＬＯＣＯＳ領域を挟んだ逆側の前記
基板領域の表面のドレイン形成予定領域を除いてレジス
トで覆い、このレジストおよび前記ゲート電極をマスク
として、第１導電型の不純物を添加すること、を特徴と
する。
【０００８】
【発明の効果】請求項１のＤＭＯＳ構造を有する半導体
装置においては、前記拡散領域と前記ＬＯＣＯＳ領域と
の間のゲート絶縁薄膜の下部の基板領域表面の不純物濃
度が前記ＬＯＣＯＳ領域の下部の基板領域よりも薄い。
したがって、前記すきま部分に電界が集中することがな
く、高耐圧となる。また、ＤＭＯＳ構造を有するので、
チャネル長の決定を正確にできる。
装置においては、前記拡散領域と前記ＬＯＣＯＳ領域と
の間のゲート絶縁薄膜の下部の基板領域表面の不純物濃
度が前記ＬＯＣＯＳ領域の下部の基板領域よりも薄い。
したがって、前記すきま部分に電界が集中することがな
く、高耐圧となる。また、ＤＭＯＳ構造を有するので、
チャネル長の決定を正確にできる。
【０００９】請求項２のＤＭＯＳ構造を有する半導体装
置の製造方法においては、前記第２導電型拡散領域内の
ソース形成予定領域およびこのソース形成予定領域とは
前記ＬＯＣＯＳ領域を挟んだ逆側の前記基板領域の表面
のドレイン形成予定領域を除いてレジストで覆い、この
レジストおよび前記ゲート電極をマスクとして、第１導
電型の不純物を添加する。したがって、前記すきま部分
の下部の基板領域の不純物濃度が低くなり、電界集中を
防ぐことができる。これにより高耐圧の半導体装置を製
造することができる。また、ＤＭＯＳ構造を有するの
で、チャネル長の決定を正確にできる。
置の製造方法においては、前記第２導電型拡散領域内の
ソース形成予定領域およびこのソース形成予定領域とは
前記ＬＯＣＯＳ領域を挟んだ逆側の前記基板領域の表面
のドレイン形成予定領域を除いてレジストで覆い、この
レジストおよび前記ゲート電極をマスクとして、第１導
電型の不純物を添加する。したがって、前記すきま部分
の下部の基板領域の不純物濃度が低くなり、電界集中を
防ぐことができる。これにより高耐圧の半導体装置を製
造することができる。また、ＤＭＯＳ構造を有するの
で、チャネル長の決定を正確にできる。
【００１０】
【発明の実施の形態】本発明の一実施例を図面に基づい
て説明する。図１に、本発明にかかるＤＭＯＳ構造を有
する半導体装置１の要部断面図を示す。
て説明する。図１に、本発明にかかるＤＭＯＳ構造を有
する半導体装置１の要部断面図を示す。
【００１１】第１導電型のＮー型基板２の表面に、ＬＯ
ＣＯＳ領域１１が形成されており、その両側にドレイン
領域３およびソース領域４が形成されている。ＬＯＣＯ
Ｓ領域１１の下部の基板領域は、ドリフトドレイン領域
３ａとして機能する。
ＣＯＳ領域１１が形成されており、その両側にドレイン
領域３およびソース領域４が形成されている。ＬＯＣＯ
Ｓ領域１１の下部の基板領域は、ドリフトドレイン領域
３ａとして機能する。
【００１２】ソース領域４は第２導電型のＰ型拡散層７
で覆われている。Ｐ型拡散層７のソース領域４とＬＯＣ
ＯＳ領域１１の間の表面は、ゲート電極１７に所定の電
圧を印加することにより、チャネルが形成されるチャネ
ル領域として機能する。
で覆われている。Ｐ型拡散層７のソース領域４とＬＯＣ
ＯＳ領域１１の間の表面は、ゲート電極１７に所定の電
圧を印加することにより、チャネルが形成されるチャネ
ル領域として機能する。
【００１３】ゲート電極１７は、ゲート絶縁膜２１を介
して基板２の表面上に形成されている。ゲート電極１７
はその一部がＬＯＣＯＳ領域１１の上に被さっている。
ゲート電極１７は、ＰＳＧ膜２２で覆われている。ＰＳ
Ｇ膜２２には開口部が設けられ、ドレイン電極２３、ソ
ース電極２４が形成されている。
して基板２の表面上に形成されている。ゲート電極１７
はその一部がＬＯＣＯＳ領域１１の上に被さっている。
ゲート電極１７は、ＰＳＧ膜２２で覆われている。ＰＳ
Ｇ膜２２には開口部が設けられ、ドレイン電極２３、ソ
ース電極２４が形成されている。
【００１４】ＬＯＣＯＳ領域１１のバーズビーク部の端
部とＰ型拡散層７の端部との間にすきま領域１５が形成
されている。このすきま領域１５の表面近傍の不純物濃
度は基板２の不純物濃度よりも薄く形成されている。こ
のように、すきま領域１５の部分の不純物濃度を低くす
ることにより、この部分における電界の集中を防止し、
これにより、高耐圧の半導体装置を提供することができ
る。
部とＰ型拡散層７の端部との間にすきま領域１５が形成
されている。このすきま領域１５の表面近傍の不純物濃
度は基板２の不純物濃度よりも薄く形成されている。こ
のように、すきま領域１５の部分の不純物濃度を低くす
ることにより、この部分における電界の集中を防止し、
これにより、高耐圧の半導体装置を提供することができ
る。
【００１５】つぎに、ＤＭＯＳ構造を有する半導体装置
１の製造方法について説明する。Ｎ型不純物濃度１×１
０15〜１×１０16／cm3程度の基板２の表面に、図２Ａ
に示すようにＬＯＣＯＳ領域１１を形成する。
１の製造方法について説明する。Ｎ型不純物濃度１×１
０15〜１×１０16／cm3程度の基板２の表面に、図２Ａ
に示すようにＬＯＣＯＳ領域１１を形成する。
【００１６】つぎに、図２Ｂに示すようにレジスト３１
を形成し、Ｐ型の不純物をイオン注入する。本実施形態
においては、不純物注入後の不純物濃度が、８×１０14
〜８×１０15／cm3程度となるように、Ｐ型不純物であ
るボロンを注入した。
を形成し、Ｐ型の不純物をイオン注入する。本実施形態
においては、不純物注入後の不純物濃度が、８×１０14
〜８×１０15／cm3程度となるように、Ｐ型不純物であ
るボロンを注入した。
【００１７】つぎに、図２Ｃに示すようにレジスト３１
を除去した後、ゲート絶縁膜２１およびゲート電極１７
を形成する。その後、通常のＤＭＯＳトランジスタと同
様に、所定のレジストを用いてＰ型拡散層７を形成し、
横方向および深さ方向に拡散する。Ｎ型の不純物をイオ
ン注入して、図３Ａに示すようにドレイン領域３、ソー
ス領域４を形成する。そして、全面にＰＳＧ膜２２を形
成した後、開口部を設けドレイン電極２３、ソース電極
２４を形成する。
を除去した後、ゲート絶縁膜２１およびゲート電極１７
を形成する。その後、通常のＤＭＯＳトランジスタと同
様に、所定のレジストを用いてＰ型拡散層７を形成し、
横方向および深さ方向に拡散する。Ｎ型の不純物をイオ
ン注入して、図３Ａに示すようにドレイン領域３、ソー
ス領域４を形成する。そして、全面にＰＳＧ膜２２を形
成した後、開口部を設けドレイン電極２３、ソース電極
２４を形成する。
【００１８】なお、上記実施形態においては、ＬＯＣＯ
Ｓ領域１１の端部の基板表面にＰ型の不純物を注入する
場合に、図２Ｂに示すように、レジスト３１を形成した
が、レジスト３１を設けることなく、全面にＰ型不純物
のイオン注入を行ってもよい。
Ｓ領域１１の端部の基板表面にＰ型の不純物を注入する
場合に、図２Ｂに示すように、レジスト３１を形成した
が、レジスト３１を設けることなく、全面にＰ型不純物
のイオン注入を行ってもよい。
【００１９】また、本実施形態においては、第１導電型
をＮ型、第２導電型をＰ型としたが、逆でもよい。
をＮ型、第２導電型をＰ型としたが、逆でもよい。
【００２０】なお、本実施形態においては、Ｎ型の基板
領域として、基板そのものを用いたが、基板内のウェル
領域を基板領域として用いてもよい。
領域として、基板そのものを用いたが、基板内のウェル
領域を基板領域として用いてもよい。
【００２１】また、本発明は、ＤＭＯＳトランジスタを
有する半導体装置であれば、どのような半導体装置、例
えば、ＤＭＯＳトランジスタ、ＤＭＯＳトランジスタ部
を有するＩＣ等に適用することができる。
有する半導体装置であれば、どのような半導体装置、例
えば、ＤＭＯＳトランジスタ、ＤＭＯＳトランジスタ部
を有するＩＣ等に適用することができる。
【図１】本発明にかかるＤＭＯＳ構造を有する半導体装
置１の要部断面図である。
置１の要部断面図である。
【図２】図１に示すＤＭＯＳ構造を有する半導体装置１
の製造工程を示す図である。
の製造工程を示す図である。
【図３】図１に示すＤＭＯＳ構造を有する半導体装置１
の製造工程を示す図である。
の製造工程を示す図である。
【図４】従来のＤＭＯＳ構造の半導体装置の要部断面図
である。
である。
【図５】高耐圧構造を有するＤＭＯＳ構造の半導体装置
の要部断面図である。
の要部断面図である。
【図６】図５に示すＤＭＯＳトランジスタ７１のチャネ
ル領域１６近傍の状態を説明する図である。
ル領域１６近傍の状態を説明する図である。
２ 基板 ３ ドレイン領域 ４ ソース領域 ７ Ｐ型拡散層 １１ ＬＯＣＯＳ領域 １５ すきま領域 １７ ゲート電極 ２１ ゲート絶縁膜
Claims (2)
- 【請求項１】第１導電型の基板領域、 前記基板領域表面に形成されたＬＯＣＯＳ領域、 前記基板領域の上にゲート絶縁膜を介して形成されたゲ
ート電極であって、その一部が前記ＬＯＣＯＳ領域上に
位置するように形成されたゲート電極、 前記ゲート電極の前記ＬＯＣＯＳ領域とは逆側の前記基
板領域表面に形成された第１導電型のソース領域、 前記ＬＯＣＯＳ領域を挟んで前記ソース領域と逆側の前
記基板領域表面に形成された第１導電型のドレイン領
域、 前記ソース領域を覆うように形成された第２導電型の拡
散領域であって、前記ゲート電極に印加される電圧によ
り前記ゲート電極の下部の領域の表面が導通状態または
非導通状態に切換えられる拡散領域、 を備え、 前記拡散領域と前記ＬＯＣＯＳ領域との間のゲート絶縁
薄膜の下部の基板領域表面の不純物濃度が前記ＬＯＣＯ
Ｓ領域の下部の基板領域よりも薄いこと、 を特徴とするＤＭＯＳ構造を有する半導体装置。 - 【請求項２】第１導電型の基板領域表面にＬＯＣＯＳ領
域を形成し、 少なくとも、前記ＬＯＣＯＳ領域の一端側の基板領域表
面の不純物濃度が前記ＬＯＣＯＳ領域の下部の基板領域
よりも薄くなるように、第２導電型の不純物を添加し、 前記基板領域の上にゲート絶縁膜を介して、その一部が
前記ＬＯＣＯＳ領域上に位置するようにゲート電極を形
成し、 前記ＬＯＣＯＳ領域およびドレイン形成予定領域をレジ
ストで覆い、第２導電型の不純物を添加し、 前記第２導電型の不純物を添加した領域を拡散させて、
拡散領域が前記ゲート電極の下部まで及んだ第２導電型
拡散領域を形成し、 前記第２導電型拡散領域内のソース形成予定領域および
このソース形成予定領域とは前記ＬＯＣＯＳ領域を挟ん
だ逆側の前記基板領域の表面のドレイン形成予定領域を
除いてレジストで覆い、このレジストおよび前記ゲート
電極をマスクとして、第１導電型の不純物を添加するこ
と、 を特徴とするＤＭＯＳ構造を有する半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05600297A JP3625603B2 (ja) | 1997-03-11 | 1997-03-11 | Ｄｍｏｓ構造を有する半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05600297A JP3625603B2 (ja) | 1997-03-11 | 1997-03-11 | Ｄｍｏｓ構造を有する半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256534A true JPH10256534A (ja) | 1998-09-25 |
| JP3625603B2 JP3625603B2 (ja) | 2005-03-02 |
Family
ID=13014872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05600297A Expired - Lifetime JP3625603B2 (ja) | 1997-03-11 | 1997-03-11 | Ｄｍｏｓ構造を有する半導体装置およびその製造方法 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128668A (ja) * | 2004-10-27 | 2006-05-18 | Samsung Electronics Co Ltd | 高耐圧トランジスタ及びその製造方法 |
| JP2006245517A (ja) * | 2005-03-07 | 2006-09-14 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| CN100459073C (zh) * | 2005-02-23 | 2009-02-04 | 旺宏电子股份有限公司 | 横向双扩散金属氧化物半导体元件及其制造方法 |
| US8507982B2 (en) | 2010-03-11 | 2013-08-13 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
-
1997
- 1997-03-11 JP JP05600297A patent/JP3625603B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128668A (ja) * | 2004-10-27 | 2006-05-18 | Samsung Electronics Co Ltd | 高耐圧トランジスタ及びその製造方法 |
| JP2012119718A (ja) * | 2004-10-27 | 2012-06-21 | Samsung Electronics Co Ltd | 高耐圧トランジスタ及びその製造方法 |
| CN100459073C (zh) * | 2005-02-23 | 2009-02-04 | 旺宏电子股份有限公司 | 横向双扩散金属氧化物半导体元件及其制造方法 |
| JP2006245517A (ja) * | 2005-03-07 | 2006-09-14 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US8507982B2 (en) | 2010-03-11 | 2013-08-13 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
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| Publication number | Publication date |
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