JPH10256550A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、低オン電圧と高ターンオフ能力と
の同時の実現を図る。 【解決手段】 高抵抗のｎ型ベース層２と、ｎ型ベース
層２の一方の表面上に形成されたｎ型ドレイン層１と、
ｎ型ベース層２の他方の表面に選択的に形成された各ｐ
型ベース層３と、各ｐ型ベース層３の表面に選択的に形
成された各ｎ型ソース層４と、ｎ型ベース層２の他方の
表面で各ｎ型ソース層４と各ｐ型ベース層３とは異なる
領域に選択的に形成された各ｐ型インジェクション層２
０と、各ｎ型ソース層４の表面からｐ型ベース層３を貫
通してｎ型ベース層２の途中の深さまで選択的に形成さ
れた溝５と、各溝５内に絶縁膜６を介して埋込み形成さ
れた第１のゲート電極７と、ｎ型ドレイン層１上に形成
されたドレイン電極８と、ｎ型ソース層４上に形成され
たソース電極９と、ｐ型インジェクション層２０上に形
成された第２のゲート電極２１とを備えた半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に、電力用スイッチング素子として好適なバイポ
ーラ型の半導体装置に関する。

【０００２】

【従来の技術】従来、１０００Ｖ程度以下の耐圧を有す
るパワー半導体装置として、パワーＭＯＳＦＥＴが用い
られている。

【０００３】この種のパワーＭＯＳＦＥＴとしては、ゲ
ートを平板状に設けたプレーナ構造及びゲートを溝内に
埋込み形成したトレンチ構造の２種類が広く知られてい
る。また一般的には、トレンチ構造の方が、チャネル抵
抗を低減させ易い点並びに１チップ内のキャリアの注入
量を増加させ易い点でプレーナ構造よりも有利とされて
いる。

【０００４】図１１１はこの種のトレンチ構造を有する
パワーＭＯＳＦＥＴの構成を示す断面図である。このＭ
ＯＳＦＥＴでは、高濃度のｎ+ 型ドレイン層１の上に、
低濃度のｎ- 型ベース層２及びｐ型ベース層３が形成さ
れ、ｐ型ベース層３上には選択的にｎ+ 型ソース層４が
形成されている。また、ｎ+ 型ソース層４からｐ型ベー
ス層３を貫通してｎ- 型ベース層２の途中までの深さの
溝５が形成され、その溝５内には絶縁膜６に囲まれてゲ
ート電極７が形成される。

【０００５】一方、ｎ+ 型ドレイン層１におけるｎ- 型
ベース層２とは反対側の表面には、ドレイン電極８が形
成される。また、ｎ+ 型ソース層４上及びｐ型ベース層
３上には両層３，４に接してソース電極９が形成されて
いる。

【０００６】このパワーＭＯＳＦＥＴは、以下のように
動作する。

【０００７】ドレイン電極８に正電圧、ソース電極９に
負電圧が印加されているとき、ソースよりも正となる正
電圧をゲート電極７に印加すると、ｐ型ベース層３のゲ
ート電極７に接した表面がｎ型に反転し、電子ｅがｎ+
型ソース層４から反転層を介してｎ- 型ベース層２に注
入されてｎ+ 型ドレイン層１に流れる。すなわち、素子
が導通状態になる。

【０００８】このパワーＭＯＳＦＥＴは、電流の流れの
みを用いたいわゆる単注入素子であるために、素子の導
通状態すなわち、オン状態における抵抗（オン抵抗）が
高いという問題がある。なお、オン抵抗は、素子のオン
状態の損失となるものであり、パワーエレクトロニクス
装置の変換効率を決定する重要な特性であるため、充分
に低い値をもつことが好ましい。

【０００９】次に、係る問題を解決し、２０００Ｖ程度
以下のパワー半導体装置として用いられるＩＧＢＴ（絶
縁ゲート型バイポーラトランジスタ）について説明す
る。

【００１０】図１１２はこの種のＩＧＢＴの構成を示す
断面図である。このＩＧＢＴは、図１１１に示すｎ+ 型
ドレイン層１に代えて、ｐ+ 型ドレイン層１０を設けた
構造となっている。

【００１１】前述同様に、ゲート電極７に正電圧を印加
すると、ｎ- 型ベース層２に電子ｅが注入されてｐ+ 型
ドレイン層１０に到達する。これに伴い、ｐ+ 型ドレイ
ン層１０から正孔ｈがｎ- 型ベース層２に注入される。
このようにｎ- 型ベース層２に電子ｅと正孔ｈの両方が
注入され、導電変調が起こってオン電圧が低減可能とな
る。

【００１２】しかしながら、ＩＧＢＴの導通状態におい
ては、電子ｅ及び正孔ｈがｎ- 型ベース層２とｐ+ 型ド
レイン層１０との間に形成されるビルトイン電圧による
障壁を越える必要がある。このために、特に、ターンオ
ン時のオン抵抗を充分に低減できないという問題があ
る。

【００１３】以上をまとめると、図１１３の電流−電圧
特性図に示すように、パワーＭＯＳＦＥＴでは、傾きが
低いことから全体的にオン抵抗が高い問題があり、ＩＧ
ＢＴでは、ターンオンの際に、約０．７Ｖ程度のビルト
イン電圧によりオン抵抗を増大させるという問題があ
る。

【００１４】ところで、近年のパワーエレクトロニクス
分野における電源機器の小型化、高性能化への要求を受
けて、パワー半導体装置では、高耐圧化、大電流化と共
に、低損失化、高速化に対する性能改善が注目されてい
る。特に、半導体装置の低損失化を図るためには、上述
したようなオン電圧（定常損失）とターンオフ損失を低
減させる必要があり、様々な素子構造が開発、検討され
ている。

【００１５】その中で、低オン電圧の特長をもつ半導体
装置として、例えば、Ｈ．Ｒ．Ｃｈａｎｇ ｅｔ．ａ
ｌ，“ＭＯＳ Ｔｒｅｎｃｈ Ｇａｔｅ Ｆｉｅｌｄ
Ｃｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉｓｔｏｒ”，ＩＥＤ
Ｍ ８９，ｐｐ．２９３−２９６，１９８９で発表され
た構造が知られている。この半導体装置は、埋込み絶縁
ゲート構造を有する静電誘導サイリスタであり、例えば
図１１４に示すように構成されている。

【００１６】すなわち、図１１４に示すように、高抵抗
のｎ- 型ベース層１１の表面に高濃度のｐ+ 型エミッタ
層１２が形成され、他方の表面にはストライプ状をなす
複数の溝１３が選択的に形成されている。これらの溝１
３の内部には、ゲート絶縁膜１４を介して絶縁ゲート電
極１５が埋込み形成されている。各溝１３の間のｎ-型
ベース層１１表面には、溝１３の側面に接するようにｎ
+ 型ソース層１６が形成されている。また、各溝１３端
部の周辺領域のｎ- 型ベース層１１表面には、各溝及び
ｎ+ 型ソース層１６に接するように、ｐ型層１７が形成
されている。

【００１７】ｐ+ 型エミッタ層１２におけるｎ- 型ベー
ス層１１とは反対側の表面上には、ドレイン電極１８が
形成されている。

【００１８】また、ｎ+ 型ソース層１６上とｐ型層１７
上とには両層１６，１７に接するように、ソース電極
（図示せず）が設けられている。

【００１９】図１１５はこの静電誘導サイリスタのｎ+
型ソース層１６から溝間領域１９の中心部を通ってドレ
イン電極１８に達する線Ａ−Ａ′上のポテンシャル分布
を示す図である。

【００２０】この半導体装置は、オン状態で、ソースに
対して零である零電圧が絶縁ゲート電極１５に印加され
る。このとき、半導体装置は、図１１５（ｂ）に示すよ
うに、ｐ+ ｎｎ+ ダイオードとして動作し、溝間領域１
９が電流通路となる。すなわち、ｎ+ 型ソース層１６か
ら溝間領域１９（溝ではさまれたｎ- 領域）を介してｎ
- 型ベース層１１に電子ｅが注入され、それに見合う正
孔ｈがｐ+ 型エミッタ層１２からｎ- 型ベース層１１に
注入されて、ｎ- 型ベース層１１中が多量の蓄積キャリ
アで満たされる。

【００２１】このため、半導体装置は低いオン電圧で動
作可能となる。なお、この半導体装置は、絶縁ゲート電
極１５に電圧を印加しないときにオン状態となるノーマ
リ・オン型となっている。

【００２２】一方、ターンオフ動作の際には、ソースに
対して負である負電圧が絶縁ゲート電極１５に印加され
る。これにより、溝１３側面近傍の溝間領域１９に空乏
層が形成されてピンチオフし、図１１５（ａ）に示すよ
うに、電子ｅに対してポテンシャル障壁が生じて電子注
入が止まる。一方、ｎ- 型ベース層１１中の正孔ｈは、
その一部がｐ型層１７を介してソース電極に排出され、
残りの正孔ｈは、電子ｅと再結合して消滅する。これに
より、半導体装置はターンオフする。

【００２３】しかしながらこの種の半導体装置であって
も、オン電圧をビルトイン電圧ＶB以下には低減し得な
い問題がある。これは、ｐ+ 型エミッタ層１２とｎ- 型
ベース層１１とによりｐｎ接合が構成されており、この
ｐｎ接合のビルトイン電圧ＶB が素子のオン電圧≒（Ｖ
N ＋ＶB ）に含まれてしまうためである。なお、ＶNは
ｎ- 型ベース層１１の電圧降下分である。

【００２４】また、この半導体装置は、ターンオフ能力
が低いという問題がある。これは、ターンオフ時にｎ-
型ベース層１１内部の多量の蓄積キャリアを能動的に排
出する機構を備えてないことに起因する。特に、正孔ｈ
の排出が遅れると、溝間領域１９に空乏層が形成されて
ないため、ｎ+ 型ソース層１６からの電子ｅの注入が止
まらず、ｐ+ 型エミッタ層１２からも正孔ｈが注入され
続け、半導体装置はターンオフが不可となってしまう。

【００２５】以上はトレンチ構造のパワー半導体装置に
関する説明である。次に、現在、最も多く、広い分野で
用いられる代表的な中容量装置としてプレーナ構造のパ
ワートランジスタについて述べる。

【００２６】図１１６はｎｐｎ型のパワートランジスタ
の構成を示す断面図である。このパワートランジスタで
は、高抵抗のｎ型ベース層２ａの表面に高濃度のｎ型コ
レクタ層１ａが形成されている。ｎ型ベース層２ａの他
方の面にはｐ型ベース層３ａが形成され、ｐ型ベース層
３ａ表面にはｎ型エミッタ層４ａが選択的に形成されて
いる。ｐ型ベース層３ａ表面におけるｎ型エミッタ層４
ａとは異なる領域上にはベース電極７ａが設けられてい
る。また、ｎ型コレクタ層１ａ上にはコレクタ電極８ａ
が設けられ、ｎ型エミッタ層４ａ上にはエミッタ電極９
ａが設けられている。

【００２７】このパワートランジスタは、以下のように
動作する。

【００２８】コレクタ電極８ａに正電圧が印加され、エ
ミッタ電極９ａに零電圧が印加されているとする。ター
ンオンの際には、ｐ型ベース層３ａとｎ型エミッタ層４
ａとからなるｐｎ接合のビルトイン電圧よりも大きい値
の正電庄がベース電極７ａに印加される。

【００２９】これにより、図１１７に示すように、ベー
ス電極７ａからｐ型ベース層３ａを介してｎ型エミッタ
層４ａに正孔が注入され、ｎ型エミッタ層４ａからｐ型
ベース層３ａに電子ｅが注入される。一部の電子ｅは、
ｐ型ベース層３ａ中で正孔ｈと再結合して消滅するが、
ｐ型ベース層３ａが非常に薄く、またコレクタ電極８ａ
が正電位にバイアスされていることから、大部分の電子
ｅはｐ型ベース層３ａからｎ型ベース層２ａに注入され
てｎ型コレクタ層１ａを通ってコレクタ電極８ａに流出
する。また、ｎ型ベース層２ａ中に電子ｅが注入される
と、電荷中性条件を満たすように、正孔ｈもｎ型ベース
層２ａ中に注入される。この動作により、伝導度変調が
生じ、パワートランジスタがオン状態（導通状態）にな
る。

【００３０】一方、ターンオフの際には、ｐ型ベース層
３ａとｎ型エミッタ層４ａとからなるｐｎ接合の耐圧よ
りも小さい値の負電圧がベース電極７ａに印加される。
これにより、ベース・エミッタ間が逆バイアスされ、ｎ
型エミッタ層４ａからの電子注入が停止されると共に、
ｎ型ベース層２ａ内に蓄積されていた正孔ｈがベース電
極７ａから排出され、装置がターンオフする。

【００３１】このパワートランジスタでは、ｐ型ベース
層３ａからｎ型ベース層２ａに正孔ｈが注入されること
により、ｎ型ベース層２ａで伝導度変調が生じるため、
オン電圧が低く、大きな電流を制御できるという特長が
ある。

【００３２】しかしながら、従来のパワートランジスタ
では、オン状態においてベース電極７ａから注入される
正孔電流のうち、かなりの割合がｎ型ベース層２ａには
注入されずに、ｐ型ベース層３ａを通って直接ｎ型エミ
ッタ層４ａへ流れ込む。このため、大きなベース電流を
必要とし、電流利得（直流電流増幅率：ｈ_FE＝ＩＣ／Ｉ
Ｂ）が小さいという問題がある。

【００３３】また、ターンオフの際、ベース電極７ａに
はベース・エミッタ間耐圧を越える負電圧を印加するこ
とが不可能なため、ターンオフ能力が低いという問題が
ある。

【００３４】ところで、以上のようなパワー半導体装置
は、インバータ回路やチョッパ回路等のスイッチング回
路に適用される際に、小型化と高性能化のニ−ズがます
ます高まっている。

【００３５】インバータ回路では、モータ制御のように
負荷にインダクタンス成分を含むため、スイッチング素
子としてのパワートランジスタをターンオフする際に、
負荷のインダクタンスに蓄えられたエネルギーを放出す
る必要がある。この電気エネルギーを還流するため、イ
ンバータ回路は、図１１８に示すように、還流ダイオー
ド（フリーホイール・ダイオード）Ｄ１〜Ｄ４がパワー
トランジスタＴ１〜Ｔ４に逆並列に接続され、図示しな
い駆動回路によって各パワートランジスタＴ１〜Ｔ４の
ベースにベース信号Ｉ_B1〜Ｉ_B4を印加するように構成さ
れている。

【００３６】例えば、図１１９に示すように、各ベース
信号Ｉ_B1〜Ｉ_B4が各パワートランジスタＴ１〜Ｔ４に印
加されると、出力電圧Ｖ_inv が負荷に加えられる。詳し
くは切替えの際のデッドタイムを考慮し、図１２０に示
すように、例えばベース信号Ｉ_B1〜Ｉ_B2は同時にオン・
オフされることはない。なお、出力電圧Ｖ_inv はベース
信号Ｉ_B1に対応しており、還流ダイオードＤ１のフリー
ホイール電流Ｉ_D1はベース信号Ｉ_B1の逆となっている。
また、実際の出力電圧Ｖ_inv は、パルス幅変調ＰＷＭさ
れたベース信号に対応しており、図１２１に示す如き波
形になっている。

【００３７】このようなインバータ回路では、パワート
ランジスタＴ１〜Ｔ４と還流ダイオードＤ１〜Ｄ４の夫
々にて、電源電圧以上の耐圧を得るために、半導体チッ
プ内で一定面積以上の接合終端領域が必要となる。

【００３８】このため、チップ面積の縮小が難しく、高
電流密度化の達成が困難である。

【００３９】また、モジュールとして実装する際に、パ
ワートランジスタＴ１〜Ｔ４には個別装置の還流ダイオ
ードＤ１〜Ｄ４が外付けで接続される。すなわち、パワ
ートランジスタ・チップと還流ダイオード・チップとが
同一基板上に搭載され、それぞれチップ上の電極と外部
導出電極との間が配線で接続される。よって、接続配線
のインダクタンスのために、高速化が困難となる問題が
ある。

【００４０】

【発明が解決しようとする課題】以上述べたように従来
の半導体装置では、オン電圧をビルトイン電圧以下には
低減し得ない問題と、ターンオフ能力が低いという問題
とがある。

【００４１】また、電流利得が小さい問題があり、ター
ンオフ能力が低い問題がある。さらにまた、パワートラ
ンジスタＴ１〜Ｔ４に還流ダイオードＤ１〜Ｄ４を逆並
列に接続するために高電流密度化が難しく、接続配線の
インダクタンスのために高速化が困難である問題があ
る。

【００４２】本発明は上記実情を考慮してなされたもの
で、低いオン電圧と、高いターンオフ能力とを同時に実
現し得る半導体装置を提供することを目的とする。

【００４３】また、本発明の他の目的は、従来よりも電
流利得を増大でき、且つターンオフ能力を向上し得るこ
とにある。

【００４４】さらにまた、本発明の他の目的は、簡易な
構成で小型化と高性能化を図ることにある。

【００４５】

【課題を解決するための手段】請求項１に対応する発明
は、高抵抗の第１導電型ベース層と、前記第１導電型ベ
ース層の一方の表面に形成された第１導電型ドレイン層
と、前記第１導電型ベース層の他方の表面に形成された
第１導電型ソース層と、前記第１導電型ベース層の他方
の表面で前記第１導電型ソース層とは異なる領域に形成
された第２導電型インジェクション層と、前記第１導電
型ベース層の他方の表面の前記第１導電型ソース層と前
記第２導電型インジェクション層との間に形成された障
壁層と、前記第１導電型ドレイン層に形成された第１の
主電極と、前記第１導電型ソース層に形成された第２の
主電極と、前記第２導電型インジェクション層に形成さ
れたゲート電極とを備えた半導体装置である。

【００４６】また、請求項２に対応する発明は、高抵抗
の第１導電型ベース層と、前記第１導電型ベース層の一
方の表面に形成された第１導電型ドレイン層と、前記第
１導電型ベース層の他方の表面に形成された第１導電型
ソース層と、前記第１導電型ベース層の他方の表面の前
記第１導電型ソース層とは異なる領域に形成された第２
導電型インジェクション層と、前記第１導電型ベース層
の他方の表面で前記第１導電型ソース層と前記第２導電
型インジェクション層との間に形成された溝と、前記第
１導電型ドレイン層に形成された第１の主電極と、前記
第１導電型ソース層に形成された第２の主電極と、前記
第２導電型インジェクション層に形成されたゲート電極
とを備えた半導体装置である。

【００４７】さらに、請求項３に対応する発明は、高抵
抗の第１導電型ベース層と、前記第１導電型ベース層の
一方の表面に形成された第１導電型ドレイン層と、前記
第１導電型ベース層の他方の表面に形成された第２導電
型ベース層と、前記第２導電型ベース層の表面に形成さ
れた第１導電型ソース層と、前記第１導電型ベース層の
他方の表面の前記第２導電型ベース層とは異なる領域に
形成された第２導電型インジェクション層と、前記第１
導電型ベース層の他方の表面で前記第２導電型ベース層
と前記第２導電型インジェクション層との間にかつ前記
第１導電型ソース層の表面から前記第２導電型ベース層
を貫通して前記第１導電型ベース層の途中の深さまで形
成され、前記第２導電型インジェクション層と前記第１
導電型ソース層との間のキャリアの障壁となるトレンチ
溝と、前記溝内に絶縁膜を介して埋込み形成された第１
のゲート電極と、前記第１導電型ドレイン層に形成され
た第１の主電極と、前記第１導電型ソース層に形成され
た第２の主電極と、前記第２導電型インジェクション層
に形成された第２のゲート電極とを備えた半導体装置で
ある。

【００４８】また、請求項４に対応する発明は、高抵抗
の第１導電型ベース層と、前記第１導電型ベース層の一
方の表面に形成された第１導電型ドレイン層と、前記第
１導電型ベース層の他方の表面に形成された第１導電型
ソース層と、前記第１導電型ベース層の他方の表面の前
記第１導電型ソース層とは異なる領域に形成された第２
導電型インジェクション層と、前記第１導電型ベース層
の他方の表面で前記第１導電型ソース層と前記第２導電
型インジェクション層との間に前記第１導電型ベース層
の途中の深さまで少なくとも前記第１導電型ソース層を
挟むように形成され、前記第２導電型インジェクション
層と前記第１導電型ソース層との間のキャリアの障壁と
なるトレンチ溝と、前記溝内に絶縁膜を介して埋込み形
成された第１のゲート電極と、前記第１導電型ドレイン
層に形成された第１の主電極と、前記第１導電型ソース
層に形成された第２の主電極と、前記第２導電型インジ
ェクション層に形成された第２のゲート電極とを備えた
半導体装置である。

【００４９】さらに、請求項５に対応する発明は、請求
項３又は請求項４に対応する半導体装置において、前記
第１及び第２のゲート電極が互いに電気的に接続されて
いる半導体装置である。

【００５０】また、請求項６に対応する発明は、高抵抗
の第１導電型ベース層と、前記第１導電型ベース層の一
方の表面に形成された第１導電型ドレイン層と、前記第
１導電型ベース層の他方の表面に形成された第２導電型
ベース層と、前記第２導電型ベース層の表面に形成され
た第１導電型ソース層と、前記第１導電型ベース層と前
記第１導電型ソース層との間の前記第２導電型ベース層
にゲート絶縁膜を介して設けられた第１のゲート電極
と、前記第１導電型ベース層の他方の表面で前記第２導
電型ベース層から所定距離離れて形成された第２導電型
インジェクション層と、前記第１導電型ドレイン層に形
成された第１の主電極と、前記第１導電型ソース層に形
成された第２の主電極と、前記第２導電型インジェクシ
ョン層に形成された第２のゲート電極とを備えた半導体
装置である。

【００５１】さらに、請求項７に対応する発明は、請求
項６に対応する半導体装置において、前記第１のゲート
電極としては、前記第１導電型ソース層の表面から前記
第２導電型ベース層を貫通して前記第１導電型ベース層
の途中の深さまで形成された溝内に、前記ゲート絶縁膜
を介して埋込み形成された半導体装置である。

【００５２】また、請求項８に対応する発明は、請求項
６に対応する半導体装置において、前記第１のゲート電
極としては、前記第１導電型ソース層と前記第２導電型
インジェクション層との間の前記第２導電型ベース層及
び第１導電型ベース層上にゲート絶縁膜を介して設けら
れた半導体装置である。

【００５３】さらに、請求項９に対応する発明は、高抵
抗の第１導電型ベース層と、前記第１導電型ベース層の
一方の表面に形成された第１導電型ドレイン層と、前記
第１導電型ベース層の他方の表面に形成された第２導電
型べ一ス層と、前記第２導電型ベース層の表面に形成さ
れた第１導電型ソース層と、前記第１導電型ベース層の
他方の表面の前記第２導電型ベース層とは異なる領域に
形成された第１の第２導電型インジェクション層と、前
記第１導電型ベース層の他方の表面の前記第１の第２導
電型インジェクション層とは異なる領域に形成された第
２の第２導電型インジェクション層と、前記第１導電型
ドレイン層に形成された第１の主電極と、前記第１導電
型ソース層に形成された第２の主電極と、前記第１の第
２導電型インジェクション層に形成された第１のゲート
電極と、前記第２の第２導電型インジェクション層に形
成された第２のゲート電極と、前記第１の主電極と前記
第２のゲート電極との間に挿入されたダイオード又はＭ
ＯＳＦＥＴとを備えた半導体装置である。 （補足説明）次に、以上のような半導体装置について補
足的に説明する。

【００５４】各溝（又は障壁層）は、例えば周期的にス
トライプ状あるいはメッシュ状の平面形状を成して形成
してもよい。各溝間には、第１導電型ソース層を表面に
有する第１の溝間領域と、第２導電型インジェクション
層を表面に有する第２の溝間領域とを所定の個数の比で
並べて配置してもよい。なお、個数の比としては、１：
１でもよく、他に２：１や３：１といった任意の値でよ
い。例えば、２：１とは、２つの第１の溝間領域と、１
つの第２の溝間領域とを交互に配置することを意味して
いる。

【００５５】また、第１の溝間領域の幅は、第２の溝間
領域の幅以下であることが、注入される第２導電型キャ
リアを第１導電型ベース層内に蓄積させる観点から好ま
しい。 （作用）従って、請求項１に対応する発明は以上のよう
な手段を講じたことにより、オン状態では、多数キャリ
アの流路が少なくとも第２の主電極、第１導電型ソース
層、第１導電型ベース層、第１導電型ドレイン層及び第
１の主電極を結ぶ経路であるので、ｐｎ接合に起因する
ビルトイン電圧を含まず、かつ多数キャリアの流路から
外れて設けられた第２導電型インジェクション層から少
数キャリアが注入され障壁層により第１導電型ベース層
中に蓄積されるために導電変調を起こしてオン抵抗を低
下させることができ、また、ターンオフ時にはゲート電
極の極性を逆にして第２導電型インジェクション層から
少数キャリアを能動的に排出させるので、低いオン電圧
と、高いターンオフ能力とを同時に実現させることがで
きる。

【００５６】また、請求項２に対応する発明は、請求項
１に対応する発明の障壁層を溝を用いて実現するもので
ある。

【００５７】さらに、請求項３に対応する発明は、多数
キャリアの流路の第１導電型ソース層と第１導電型ベー
ス層との間に第２導電型ベース層を備え、かつ、請求項
１に対応する発明の障壁層がトレンチ溝内に絶縁膜を介
して埋込まれた第１のゲート電極にて実現されるので、
第１のゲート電極の電圧にて第２導電型ベース層の表面
に反転層を形成できるＭＯＳ構造を実現できるため、ト
レンチ構造の利点であるチャネル抵抗の低減と、単位面
積当たりのキャリアの注入量の増加とを実現させること
ができ、さらに、請求項１及び請求項２の双方に対応す
る作用を奏することができる。

【００５８】また、請求項４に対応する発明は、請求項
１に対応する発明の障壁層として作用するトレンチ溝内
に絶縁膜を介して埋込まれた第１のゲート電極を多数キ
ャリアの流路の第１導電型ソース層と第１導電型ベース
層とを挟むように有するので、第１のゲート電極の電圧
にて第１導電型ベース層の表面に空乏層を形成できるノ
ーマリ・オン型の装置を実現でき、またトレンチ構造の
利点であるチャネル抵抗の低減と、単位面積当たりのキ
ャリアの注入量の増加とを実現でき、さらに、請求項１
及び請求項２の双方に対応する作用を奏することができ
る。

【００５９】さらに、請求項５に対応する発明は、請求
項３又は請求項４に対応する第１及び第２のゲート電極
が互いに電気的に接続されているので、請求項３又は請
求項４に対応する作用に加え、多数キャリアの流路のオ
ン・オフ用の第１のゲート電極と、少数キャリアの注入
・排出用の第２のゲート電極とを同時に制御でき、ゲー
ト駆動制御の容易化を図ることができる。

【００６０】また、請求項６に対応する発明は、多数キ
ャリアのオン・オフ用の第１のゲート電極とは別に少数
キャリアの注入・排出用の第２のゲート電極を設け、オ
ン状態では、第２のゲート電極から注入される全正孔電
流が第１導電型ベース層に注入されるので、ゲート電流
が小さくてすみ、高い電流利得を実現することができ
る。また、ターンオフ時には、第２のゲート電極に、ベ
ース・エミッタ間耐圧を越える負電圧を印加でき、高い
ターンオフ能力を得ることができる。

【００６１】さらに、請求項７に対応する発明は、請求
項６に対応する作用を奏するトレンチ構造の半導体装置
を実現することができる。

【００６２】また、請求項８に対応する発明は、ターン
オン時には、第１のゲート電極の正電圧により、第２導
電型ベース層の表面にチャネルを形成して電子を注入さ
せ、ターンオフ時には、第１及び第２のゲート電極の負
電圧により、第２のゲート電極下方のチャネル領域と第
２導電型インジェクション層を介して、第２導電型ベー
ス層の電位を負電位に固定するので、ノイズによる誤点
弧を阻止することができる。

【００６３】さらに、請求項９に対応する発明は、逆並
列還流ダイオードの機能が内蔵されたものであり、順方
向において第１のゲート電極の正起電力による第１の第
２導電型インジェクション層からの第２導電型キャリア
の注入によるスイッチング機能を有し、逆方向において
ダイオードから受けた第２のゲート電極の逆起電力によ
る第２の第２導電型インジェクション層からの第２導電
型キャリアの注入による導通特性を有するので、誘導負
荷により逆起電力が発生すると自動的に、半導体装置が
逆方向にターンオンする。また、ＭＯＳＦＥＴの場合に
はＭＯＳＦＥＴのチャネルが導通状態となることによ
り、第２導電型キャリアの注入による導通特性を有する
ので、ダイオードの場合と同様に誘導負荷により逆起電
力が発生すると自動的に半導体装置が逆方向にターンオ
ンする。よって、逆並列還流ダイオードが不要となる結
果、高電流密度化と高速化を図ることができ、小型化と
高性能化を実現することができる。

【００６４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。 （第１の実施の形態）図１は本発明の第１の実施の形態
に係る半導体装置の構成を示す断面図であり、図１１２
と同一部分には同一符号を付してその詳しい説明は省略
し、ここでは異なる部分についてのみ述べる。また、以
下の説明中も図面中の同類の参照符号は数多の図中の同
等部分を示すものとする。

【００６５】すなわち、この半導体装置は、正孔を注入
して導電変調を可能としつつ、ｐｎ接合によるビルトイ
ン電圧を除去するものであり、具体的には図１に示すよ
うに、従来同様のｐ型ベース層３及びｎ+ 型ソース層４
からなる第１の表面構造をもつ第１の溝間領域Ｔ１と、
ｎ- 型ベース層２の表面に形成されたｐ+ 型インジェク
ション層２０からなる第２の表面構造をもつ第２の溝間
領域Ｔ２とを交互に備えて構成されている。

【００６６】また、ｐ+ 型インジェクション層２０の表
面には、正孔注入用のゲート電極（以下、第２のゲート
電極という）２１が設けられている。なお、これに伴
い、前述同様のチャネル形成用の（溝内に埋込まれた絶
縁）ゲート電極７は、以下の説明中、第１のゲート電極
７という。

【００６７】次に、このような半導体装置の動作を説明
する。

【００６８】ドレイン電極８に正の電圧が印加され、且
つソース電極９に負の電圧が印加されているとき、ソー
ス電極９に対して正である正電圧を第１のゲート電極７
及び第２のゲート電極２１に印加すると、第１のゲート
電極７の正電圧により、前述同様に、ｐ型ベース層３に
おける絶縁膜６との界面がｎ型に反転して反転層（チャ
ネル）となり、電子ｅがｎ+ 型ソース層４から反転層を
介してｎ- 型ベース層２に注入されてｎ+ 型ドレイン層
１に流れる。

【００６９】このとき、第２のゲート電極２１の正電圧
により、ｐ+ 型インジェクション層２０から正孔ｈがｎ
- 型ベース層２に注入されてこのｎ- 型ベース層２中に
蓄積されるので、ｎ- 型ベース層２中にて導電変調が生
じ、オン抵抗が低減される。

【００７０】ここで、主電流通路（ｎ+ 型ソース層４、
反転層、ｎ- 型ベース層２及びｎ+型ドレイン層１を結
ぶ経路）にはｐｎ接合がないため、ビルトイン電圧に起
因したオン抵抗の増大を無くすことができ、もって、図
２に示すように、ＩＧＢＴよりも低いオン抵抗をもつ半
導体装置を実現することができる。

【００７１】また、ｐ+ 型インジェクション層２０から
注入された正孔ｈは、トレンチゲートを迂回してｐ型ベ
ース層３に到達し、ｐ型ベース層３からソース電極９に
流れる。詳しくは、正孔は第１の溝間領域Ｔ１の底部で
蓄積されるため、正孔電流の経路に沿った正孔密度分布
は、図３に示すように、第１の溝間領域Ｔ１の底部で極
大値をもつ。

【００７２】このとき、正孔ｈを蓄積するには、注入さ
れた正孔ｈが、トレンチゲートによりｎ- 型ベース層２
の内部深く流れること、及び第１の溝間領域Ｔ１が狭い
ことにより、正孔ｈがｐ型ベース層に流れにくいことが
重要である。例えば、第１の溝間領域Ｔ１におけるトレ
ンチ間隔Ｗは、４μｍ以下が望ましい。さらには、第１
の溝間領域Ｔ１の幅は、第２の溝間領域Ｔ２の幅以下で
あることが、正孔の排出抵抗を増大させてキャリアを蓄
積させる観点から好ましい。

【００７３】また、ｐ+ 型インジェクション層２０から
突出した溝３の深さＴｄもトレンチ間隔Ｗと同様に正孔
ｈをｐ型ベース層３に到達させにくくするために重要で
あり、具体的にはトレンチ深さＴｄは３〜２０μｍ程度
の範囲内が好ましい。

【００７４】本発明は以上の構造をトレンチ構造との組
合せで簡単に実現できる特長をもつ。

【００７５】一方、この半導体装置をターンオフさせる
ためには、ソース電極に対して負である負電圧を第１の
ゲート電極７及び第２のゲート電極２１に印加する。第
１のゲート電極７の負電圧により、電子ｅの注入は止ま
る。また、注入された正孔ｈは、ソース電極９及び第２
のゲート電極２１の負電圧により、ソース電極９及び第
２のゲート電極２１に排出される。これにより、半導体
装置はオフ状態となる。

【００７６】上述したように第１の実施の形態によれ
ば、オン状態では、電子ｅの流路がソース電極９、ｎ+
型ソース層４、反転層、ｎ- 型ベース層２、ｎ+ 型ドレ
イン層１及びドレイン電極８を結ぶ経路であるので、ｐ
ｎ接合に起因するビルトイン電圧ＶB を含まず、かつ電
子ｅの流路から外れて設けられたｐ+ 型インジェクショ
ン層２０から正孔ｈが注入され、導電変調を起こしてオ
ン抵抗を低下させることができる。

【００７７】また、第１の溝間領域Ｔ１などの抵抗によ
り、第１の溝間領域Ｔ１の底部におけるｎ- 型ベース層
２中に正孔ｈが蓄積されるため、エミッタ注入効率を向
上させることができる。

【００７８】これらにより、低いオン電圧を得ることが
でき、特に、ビルトイン電圧以下のオン電圧を実現させ
ることができる。

【００７９】また、ターンオフ時には第２のゲート電極
２１の極性を逆にしてｐ+ 型インジェクション層２０か
ら正孔ｈを能動的に排出させるので、高いターンオフ能
力を実現させることができる。さらにまた、この高いタ
ーンオフ能力は、前述した低いオン電圧と同時に実現さ
せることができる。

【００８０】また、トレンチ構造の利点であるチャネル
抵抗の低減と、単位面積当たりのキャリアの注入量の増
加とを実現させることができる。また、ＭＯＳ構造であ
るため、既存の素子製造技術を用いて容易に製造するこ
とができる。 （第２の実施の形態）次に、本発明の第２の実施の形態
に係る半導体装置について説明する。

【００８１】図４はこの半導体装置の構成を示す断面図
であり、図１の変形構成を示している。

【００８２】すなわち、本実施の形態は、第１の実施形
態の変形構成であり、具体的には図４に示すように、第
１のゲート電極７と第２のゲート電極２１とをゲート駆
動回路（図示せず）への端子Ｇとの間で電気的に接続し
た構成となっている。

【００８３】以上のような構成により、ゲート駆動回路
を共通化できるので、ゲート駆動回路の簡易化を図るこ
とができる。 （第３の実施の形態）次に、本発明の第３の実施の形態
に係る半導体装置について説明する。

【００８４】図５はこの半導体装置の構成を示す断面図
であり、図１の変形構成を示している。

【００８５】すなわち、本実施の形態は、第１の実施形
態の変形構成であり、回路の簡易化を図るものであっ
て、具体的には図５に示すように、第１のゲート電極７
の上部の絶縁層６が省略され、第１のゲート電極７がｐ
+ 型インジェクション層２０上に延長されて第２のゲー
ト電極２１に接続された構成となっている。なお、これ
に伴い、第１及び第２のゲート電極７，２１の駆動回路
への端子Ｇ１，Ｇ２は省略され、共通化されたゲート駆
動回路用の端子Ｇ３が第２のゲート電極２１に接続され
ている。

【００８６】このような構成により、２つの制御用端子
Ｇ１，Ｇ２を有する必要が無く、操作を簡単化すること
ができる。なお、半導体装置をターンオンするには、ソ
ース電極９に対して正である正電圧を第２のゲート電極
２１に印加すればよい。同様に、半導体装置をターンオ
フするには、ソース電極９に対して負である負電圧を第
２のゲート電極２１に印加すればよい。

【００８７】上述したように第３の実施の形態によれ
ば、第１及び第２のゲート電極７，２１が互いに電気的
に接続されているので、第１の実施形態の効果に加え、
電子の流路のオン・オフ用の第１のゲート電極７と、正
孔の注入・排出用の第２のゲート電極２１とを同時に制
御でき、ゲート駆動制御の容易化を図ることができる。 （第４の実施の形態）次に、本発明の第４の実施の形態
に係る半導体装置について説明する。

【００８８】図６はこの半導体装置の構成を示す断面図
であり、図１の変形構成を示している。

【００８９】すなわち、本実施の形態は、第１の実施の
形態の変形構成であり、具体的には図６に示すように、
ｐ型ベース層３及び各ｎ+ 型ソース層４を有する第１の
溝間領域Ｔ１と、ｐ+ 型インジェクション層２０を有す
る第２の溝間領域Ｔ２との配置が異なっている。

【００９０】例えば、２つの第１の溝間領域（ｐ型ベー
ス層３及び各ｎ+ 型ソース層４）Ｔ１に対して１つの第
２の溝間領域（ｐ+ 型インジェクション層２０）Ｔ２が
形成されている。

【００９１】これにより、ｐ+ インジェクション層２０
からの正孔ｈの注入を過大にならないように制御でき
る。このように、各溝間領域Ｔ１，Ｔ２の配置は、オン
抵抗の低減と、ゲート電流とのトレードオフを考慮して
決定すればよく、Ｔ１：Ｔ２の個数の比が１：１や２：
１に限定されずに、任意に設計可能である。

【００９２】このような構成としても、第１の実施形態
と同様の効果を得ることができる。 （第５の実施の形態）次に、本発明の第５の実施の形態
に係る半導体装置について説明する。

【００９３】図７はこの半導体装置の構成を示す斜視断
面図であり、図８はこの半導体装置の半導体層における
表面構造を示す平面図である。

【００９４】本実施の形態は、第１の実施形態の変形構
成であり、第１及び第２のゲート電極の一体化を図るも
のであって、具体的には図７及び図８に示すように、第
１及び第２の溝間領域Ｔ１，Ｔ２から離間してｎ- ベー
ス層２上で且つ第２のゲート電極２１直下に溝３１及び
絶縁膜３２を介して埋込み電極３３が形成され、この埋
込み電極３３はｐ+ 型インジェクション層２０と第１の
ゲート電極７の両方に接続されている。また、埋込み電
極３３と第１のゲート電極７との間の接続経路３４は、
絶縁膜３５によりソース電極９と電気的に絶縁されてい
る。

【００９５】以上のような構成により、第３の実施の形
態と同様に、回路を簡易化することができる。また、ソ
ース電極９下の溝５及び溝間領域Ｔ１を例えば夫々２μ
ｍ幅のように微細に形成した場合でも、ソース電極９と
第２のゲート電極２１との間はある程度離間して形成で
きるようになるので、電極形成等に係る製造工程の信頼
性を向上させることができる。 （第６の実施の形態）次に、本発明の第６の実施の形態
に係る半導体装置について説明する。

【００９６】図９はこの半導体装置の構成を示す断面図
であり、図１の変形構成を示している。

【００９７】すなわち、本実施の形態は、第１の実施形
態の変形構成であり、第１及び第２のゲート電極の一体
化を図るものであって、具体的には図９に示すように、
溝５底部のｎ- 型ベース層２内にｐ+ 型インジェクショ
ン層２０を形成し、且つこのｐ+ 型インジェクション層
２０と第１のゲート電極７とが互いに接する構造となっ
ている。

【００９８】このような構造は、例えば次のように形成
可能である。

【００９９】ｎ+ 型ドレイン層１上にｎ- 型ベース層２
が形成され、ｎ- 型ベース層２の表面にｐ型ベース層３
が形成される。次に、ｐ型ベース層３表面に選択的に複
数のｎ+ 型ソース層４が形成され、各ｎ+ 型ソース層４
の夫々中央部からｎ- 型ベース層２の途中の深さまで到
達する溝５が形成される。

【０１００】さらに、選択イオン注入及びアニールによ
り、この溝５の底部からｎ- 型ベース層２内にｐ+ 型イ
ンジェクション層２０が形成され、熱ＣＶＤ及びＲＩＥ
により、溝５側壁にのみ絶縁膜６が形成される。

【０１０１】以下、通常の工程により、溝５内に第１の
ゲート電極７が埋込み形成され、さらにｐ型ベース層３
上及び各ｎ+ 型ソース層４上にソース電極９が形成され
る。また、ｎ+ 型ドレイン層１におけるｎ- 型ベース層
２とは反対側の表面上にドレイン電極８が形成される。
これで、半導体装置の形成が完了する。

【０１０２】以上のような構成により、第１のゲート電
極７への正電圧の印加により、ｐ型ベース層３における
絶縁膜６との界面に反転層が形成され、ソース電極９か
らｎ+ 型ソース層４及び反転層を介して電子がｎ- 型ベ
ース層２に注入されるとき、これと同時に、正孔が溝５
底部のｐ+ 型インジェクション層２０からｎ- 型ベース
層２内に注入される。

【０１０３】よって、導電変調が起こり、前述同様に、
低オン電圧で半導体装置をオン状態とすることができ
る。

【０１０４】上述したように第６の実施の形態によれ
ば、第１の実施形態の効果に加え、単位面積当たりの電
子の注入量を増加できると共に、ゲート電極を共通化す
ることができる。 （第７の実施の形態）次に、本発明の第７の実施の形態
に係る半導体装置について説明する。

【０１０５】図１０はこの半導体装置の構成を示す断面
図であり、図１の変形構成を示している。

【０１０６】すなわち、本実施の形態は、第１の実施形
態の変形構成であり、回路の簡易化を図るものであっ
て、具体的には図１０に示すように、第１のゲート電極
７と、ゲート駆動回路への端子Ｇとの間の配線部に、抵
抗Ｒを介して第２のゲート電極２１が電気的に接続され
ている。

【０１０７】このような構成により、例えばゲート駆動
回路から制御用端子Ｇにて３Ｖを第１のゲート電極７に
印加してｐ型ベース層内に反転層を形成するとき、これ
と同時に０．７Ｖを第２のゲート電極２１に印加してｐ
+ 型インジェクション層２０から正孔ｈを注入すること
ができる。なお、差分の２．３Ｖは抵抗Ｒにおける電圧
降下分である。

【０１０８】このように、２つの制御用端子Ｇ１，Ｇ２
を有する必要が無く、操作を簡単化することができる。
なお、半導体装置をターンオンするには、ソース電極９
に対して正である正電圧を制御用端子Ｇを介して第１及
び第２のゲート電極７，２１に印加すればよい。同様
に、半導体装置をターンオフするには、ソース電極９に
対して負である負電圧を制御用端子Ｇを介して第１及び
第２のゲート電極７，２１に印加すればよい。

【０１０９】上述したように第７の実施の形態によれ
ば、第１の実施形態の効果に加え、第１及び第２のゲー
ト電極を互いに電気的に接続したので、ゲート駆動制御
の容易化を図ることができ、さらにこのとき、ゲート駆
動回路の端子Ｇと第２のゲート電極２１との間に抵抗Ｒ
を介在させているので、第１のゲート電極９の電圧より
も低い値となるように第２のゲート電極２１に印加され
る電圧の値を最適に調整することができる。 （第８の実施の形態）次に、本発明の第８の実施の形態
に係る半導体装置について説明する。

【０１１０】図１１はこの半導体装置の構成を示す斜視
断面図であり、図１２はこの半導体装置における半導体
層の平面図であって、夫々図１の変形構成を示してい
る。

【０１１１】すなわち、本実施の形態は、第１の実施形
態の変形形態であり、具体的には図１１及び図１２に示
すように、複数の第１の溝間領域Ｔ１と、複数の第２の
溝間領域Ｔ２とが溝５を介して図のように平面配置され
た構成となっている。

【０１１２】以上のような構成により、複数の第１の溝
間領域Ｔ１上に１つのソース電極９を設けると共に、複
数の第２の溝間領域Ｔ２上に１つの第２のゲート電極２
１を設け、第１及び第２のゲート電極７，２１を互いに
離間させて製造できるので、電極の配線パターンの幅を
広げることができ、もって、電極形成を容易化すること
ができる。

【０１１３】なお、本実施形態は、Ｔ１：Ｔ２の個数の
比を１：１とした場合について述べたが、これに限ら
ず、例えば図１３及び図１４に示すように、Ｔ１：Ｔ２
＝３：１等の任意の比に設計し、設計内容に対応して電
極パターンを変えた構成としても、複数の第１の溝間領
域Ｔ１をひとまとめにでき、且つ第１及び第２のゲート
電極７，２１を互いに離間できることに変わりはないか
ら、本実施の形態と同様の効果を得ることができる。

【０１１４】また、第４及び第８の実施の形態では、配
置の変形例を示したが、本発明はこれに限定されず、ｎ
- 型ベース層２の表面における任意の位置に、ｐ+ 型イ
ンジェクション層２０を有する第１の溝間領域Ｔ１と、
ｐ型ベース層３及びｎ+ 型ソース層４を有する第２の溝
間領域Ｔ２とを配置することができる。

【０１１５】さらにまた、第３の実施の形態で述べた第
１及び第２のゲート電極７，２１の一体化構造を、第３
及び／又は第４の実施の形態あるいはそれらの変形構成
に組み合わせてもよい。 （第９の実施の形態）次に、本発明の第９の実施の形態
に係る半導体装置について説明する。

【０１１６】図１５はこの半導体装置の構成を示す断面
図であり、図１の変形構成を示している。

【０１１７】すなわち、本実施の形態は、第１の実施形
態の変形構成であり、具体的には図１５に示すように、
第１のゲート電極７とゲート駆動回路（図示せず）への
端子Ｇとの間に第２のゲート電極２１を電気的に接続
し、且つｐ+ 型インジェクション層２０の深さをｐ型ベ
ース層３（の深さ）よりも深くした構成となっている。

【０１１８】このような構成により、第１の実施形態の
効果に加え、ｐ+ 型インジェクション層２０を深い位置
まで形成したので、正孔ｈの注入・排出の効率を向上さ
せることができる。 （第１０の実施の形態）次に、本発明の第１０の実施の
形態に係る半導体装置について説明する。

【０１１９】図１６はこの半導体装置における半導体層
の表面近傍の構成を示す平面図であり、図１、図４、図
５、図１０又は図１５に示す断面図とも対応している。

【０１２０】すなわち、本実施の形態は、第１、第２、
第３、第７又は第９の実施形態の平面構成を規定したも
のであり、具体的には図１６に示すように、ｐ+ 型イン
ジェクション層２０、ｎ+ 型ソース層４及びｐ型ベース
層３が互いに平行にストライプ状に形成されている。

【０１２１】以上のような構成としても、第１、第２、
第３、第７又は第９の実施形態のうちで対応する実施形
態の効果を得ることができる。なお、図５に示した第４
の実施形態の平面構成も、図１７に示すように、ｐ+ 型
インジェクション層２０、ｎ+ 型ソース層４及びｐ型ベ
ース層３をストライプ状に規定可能なことは言うまでも
ない。図９に示した第６の実施形態の平面構成も、図示
はしないが同様に規定できる。 （第１１の実施の形態）次に、本発明の第１１の実施形
態に係る半導体装置について説明する。

【０１２２】図１８はこの半導体装置における半導体層
の表面近傍の構成を示す平面図であり、図１、図４、図
５、図１０又は図１５に示す断面図とも対応している。

【０１２３】すなわち、本実施の形態は、第１、第２、
第３、第７又は第９の実施形態の平面構成を規定したも
のであり、具体的には図１８に示すように、ｎ+ 型ソー
ス層４がｐ型ベース層３表面上において、ｐ+ 型インジ
ェクション層２０（又は溝５）の長手方向とは直交する
方向に沿って、ストライプ状の配線パターンとなるよう
に形成されている。

【０１２４】以上のような構成としても、第１、第２、
第３、第７又は第９の実施形態の効果を得ることができ
る。また、第４の実施形態の平面構成も、図１９に示す
ように、本実施の形態と同様に規定可能である。さら
に、図示はしないが、図９に示した第６の実施形態の平
面構成も、同様に規定できる。 （第１２の実施の形態）次に、本発明の第１２の実施の
形態に係る半導体装置について説明する。

【０１２５】図２０はこの半導体装置の構成を示す斜視
断面図であり、図１、図４、図５、図１０又は図１５に
示す断面図とも対応している。

【０１２６】すなわち、本実施の形態は、第１、第２、
第３、第７又は第９の実施形態の平面構成を規定したも
のであり、具体的には図２０に示すように、溝５が格子
状に形成され、各溝５間で紙面の行方向及び列方向に点
在する溝間領域Ｔ１，Ｔ２において、同一行方向に沿っ
てｐ型ベース層３及びｎ+ 型ソース層４からなる第１の
溝間領域Ｔ１あるいはｐ+ 型インジェクション層２０か
らなる溝間領域Ｔ２が形成され、同一列方向に沿って溝
間領域Ｔ１と溝間領域Ｔ２とが交互に形成された構成と
なっている。

【０１２７】以上のような構成としても、第１、第２、
第３、第７又は第９の実施形態のうちの対応する実施形
態の効果を得ることができる。

【０１２８】なお、この構成は９０度回転させ、同一列
方向に沿って溝間領域Ｔ１又は溝間領域Ｔ２が形成さ
れ、同一行方向に沿って溝間領域Ｔ１と溝間領域Ｔ２と
が交互に形成された構成としても同じことであるのは言
うまでもない。

【０１２９】また、この構成は、１行置きにｐ+ 型イン
ジェクション層２０の行が存在するが、これに限らず、
２行置き、３行置き等の任意の行置きにｐ+ 型インジェ
クション層２０の行を設けてもよい。さらにまた、任意
の行置きのｐ+ 型インジェクション層２０の行におい
て、適宜ｐ型ベース層３及びｎ+ 型ソース層４を設けた
構成としてもよい。なお、この他にも配列パターンの変
形例は、上記記載及び図面に基づいて種々容易に想到し
得るものであり、本発明の範囲に包含される。 （第１３の実施の形態）次に、本発明の第１３の実施の
形態に係る半導体装置について説明する。

【０１３０】図２１はこの半導体装置の構成を示す斜視
断面図であり、図１、図４、図５、図１０又は図１５に
示す断面図とも対応している。

【０１３１】すなわち、本実施の形態は、第１、第２、
第３、第７又は第９の実施形態の平面構成を規定したも
のであり、具体的には図２１に示すように、溝５が格子
状に形成され、各溝５間で紙面の行方向及び列方向に点
在する溝間領域Ｔ１，Ｔ２において、同一行方向に沿っ
て溝間領域Ｔ１と溝間領域Ｔ２とが交互に形成され、且
つ、同一列方向に沿って溝間領域Ｔ１と溝間領域Ｔ２と
が交互に形成された構成となっている。

【０１３２】以上のような構成としても、第１、第２、
第３、第７又は第９の実施形態のうちの対応する効果を
得ることができる。

【０１３３】なお、この構成は、行方向及び列方向で１
つ置きに溝間領域Ｔ２（ｐ+ 型インジェクション層２
０）が存在するが、これに限らず、２つ置き、３つ置き
等の任意個数の溝間領域Ｔ１置きにｐ+ 型インジェクシ
ョン層２０を設けてもよい。前述したが、この他にも配
列パターンを変更したとしても、本発明の範囲に包含さ
れる。また、このような配列パターンは、規則的なもの
に限らず、不規則なものとしても、本発明の範囲に包含
される。 （第１４の実施の形態）次に、本発明の第１４の実施の
形態に係る半導体装置について説明する。

【０１３４】図２２はこの半導体装置の構成を示す断面
図であり、図１の変形構成を示している。

【０１３５】すなわち、本実施の形態は、第１の実施形
態の変形構成であり、具体的には図２２に示すように、
溝５間の領域にはｐ+ 型インジェクション層２０を設け
ず、ｐ+ 型インジェクション層２０を各溝５から離間し
てｎ- 型ベース層２表面に選択的に設けている。

【０１３６】なお、ｐ+ 型インジェクション層２０とｎ
- 型ベース層２との間にはｐ型ベース層３からの空乏層
の広がりを抑制するためのｎ+ 型バッファ層４１が形成
されている。但し、このｎ+ 型バッファ層４１は省略可
能である。

【０１３７】ここで、ｐ+ 型インジェクション層２０上
には、第２のゲート電極２１が形成され、第２のゲート
電極２１がドレイン電極及びドレイン側回路（図示せ
ず）に接続されている。

【０１３８】以上のような構成により、前述同様に、ド
レイン電極８に正電圧、ソース電極９に負電圧を印加
し、且つゲート電極７に正電圧を印加すると、電子ｅが
ｎ+ 型ソース層４からｐ型ベース層３の反転層を介して
ｎ- 型ベース層２に注入され、大部分の電子ｅがｎ+ 型
ドレイン層１を介してドレイン電極８に流れるが、一部
の電子ｅが表面方向に流れてｎ+ 型バッファ層４１を介
してｐ+ 型インジェクション層２０に到達する。

【０１３９】このとき、正孔ｈがｐ+ 型インジェクショ
ン層２０からｎ+ 型バッファ層４１を介してｎ- 型ベー
ス層２に注入される。よって、導電変調が起こり、オン
電圧が低減される。

【０１４０】また、ターンオフするには、前述同様に、
ゲート電極７に負電圧を印加して電子ｅの注入を停止す
ればよい。

【０１４１】本実施の形態によれば、第１の実施形態の
効果に加え、ｐ+ 型インジェクション層２０を溝間に形
成せずに分離して設け、溝間領域を全て電子注入のため
に用いるので、単位面積当たりの電子の注入量を増加さ
せることができる。

【０１４２】また、ドレイン電極８と第２のゲート電極
２１とを接続し、正孔注入用のゲート駆動回路を不要と
したので、ゲート駆動回路の簡易化を図ることができ
る。 （第１５の実施の形態）次に、本発明の第１５の実施の
形態に係る半導体装置について説明する。

【０１４３】図２３はこの半導体装置の構成を示す断面
図であり、図１の変形構成を示している。

【０１４４】すなわち、本実施の形態は、第１の実施形
態の変形構成であり、具体的には図２３に示すように、
ｐ型ベース層３上に選択的にはｎ+ 型ソース層４を設け
ずに、ｐ型ベース層３の全面上にｎ+ 型ソース層４を設
けた構成となっている。

【０１４５】以上のような構成としても、第１の実施形
態の作用効果を得ることができる。例えば、図２４は、
この半導体装置における正孔電流の経路に沿った正孔密
度分布を示す図であり、図１と異なり、正孔ｈが溝間領
域Ｔ１を通ってソース電極９へ抜ける抵抗が増大し、ト
レンチ底部ｎベース中の正孔濃度が増大して、よりいっ
そうオン電圧が低減されている。

【０１４６】また同様に、以下の第１６〜第２７の実施
の形態も夫々対応する元の実施形態の作用効果を得るこ
とができる。 （第１６の実施の形態）次に、本発明の第１６の実施の
形態に係る半導体装置について説明する。

【０１４７】図２５はこの半導体装置の構成を示す断面
図であり、図５の変形構成を示している。

【０１４８】すなわち、本実施の形態は、第３の実施形
態の変形構成であり、具体的には図２５に示すように、
ｐ型ベース層３上に選択的にはｎ+ 型ソース層４を設け
ずに、ｐ型ベース層３の全面上にｎ+ 型ソース層４を設
けた構成となっている。 （第１７の実施の形態）次に、本発明の第１７の実施の
形態に係る半導体装置について説明する。

【０１４９】図２６はこの半導体装置の構成を示す断面
図であり、図６の変形構成を示している。

【０１５０】すなわち、本実施の形態は、第４の実施形
態の変形構成であり、具体的には図２６に示すように、
ｐ型ベース層３上に選択的にはｎ+ 型ソース層４を設け
ずに、ｐ型ベース層３の全面上にｎ+ 型ソース層４を設
けた構成となっている。 （第１８の実施の形態）次に、本発明の第１８の実施の
形態に係る半導体装置について説明する。

【０１５１】図２７はこの半導体装置の構成を示す斜視
断面図であり、図２８はこの半導体装置における半導体
層の平面図であって、夫々図１１及び図１２の変形構成
を示している。

【０１５２】すなわち、本実施の形態は、第８の実施形
態の変形構成であり、具体的には図２７及び図２８に示
すように、ｐ型ベース層３上に選択的にはｎ+ 型ソース
層４を設けずに、ｐ型ベース層３の全面上にｎ+ 型ソー
ス層４を設けた構成となっている。なお、前述同様に、
図２９及び図３０にて示される構成としてもよい。 （第１９の実施の形態）次に、本発明の第１９の実施の
形態に係る半導体装置について説明する。

【０１５３】図３１はこの半導体装置の構成を示す断面
図であり、図１０の変形構成を示している。

【０１５４】すなわち、本実施の形態は、第７の実施形
態の変形構成であり、具体的には図３１に示すように、
ｐ型ベース層３上に選択的にはｎ+ 型ソース層４を設け
ずに、ｐ型ベース層３の全面上にｎ+ 型ソース層４を設
けた構成となっている。 （第２０の実施の形態）次に、本発明の第２０の実施の
形態に係る半導体装置について説明する。

【０１５５】図３２はこの半導体装置の構成を示す斜視
断面図であり、図３３はこの半導体装置の半導体層にお
ける表面構造を示す平面図である。

【０１５６】すなわち、本実施の形態は、第５の実施形
態の変形構成であり、具体的には図３２及び図３３に示
すように、ｐ型ベース層３上に選択的にはｎ+ 型ソース
層４を設けずに、ｐ型ベース層３の全面上にｎ+ 型ソー
ス層４を設けた構成となっている。 （第２１の実施の形態）次に、本発明の第２１の実施の
形態に係る半導体装置について説明する。

【０１５７】図３４はこの半導体装置の構成を示す断面
図であり、図９の変形構成を示している。

【０１５８】すなわち、本実施の形態は、第６の実施形
態の変形構成であり、具体的には図３４に示すように、
ｐ型ベース層３上に選択的にはｎ+ 型ソース層４を設け
ずに、ｐ型ベース層３の全面上にｎ+ 型ソース層４を設
けた構成となっている。 （第２２の実施の形態）次に、本発明の第２２の実施の
形態に係る半導体装置について説明する。

【０１５９】図３５はこの半導体装置の構成を示す断面
図であり、図４の変形構成を示している。

【０１６０】すなわち、本実施の形態は、第２の実施形
態の変形構成であり、具体的には図３５に示すように、
ｐ型ベース層３上に選択的にはｎ+ 型ソース層４を設け
ずに、ｐ型ベース層３の全面上にｎ+ 型ソース層４を設
けた構成となっている。 （第２３の実施の形態）次に、本発明の第２３の実施の
形態に係る半導体装置について説明する。

【０１６１】図３５はこの半導体装置の構成を示す断面
図であり、図４の変形構成を示している。

【０１６２】すなわち、本実施の形態は、第９の実施形
態の変形構成であり、具体的には図３６に示すように、
ｐ型ベース層３上に選択的にはｎ+ 型ソース層４を設け
ずに、ｐ型ベース層３の全面上にｎ+ 型ソース層４を設
けた構成となっている。 （第２４の実施の形態）次に、本発明の第２４の実施の
形態に係る半導体装置について説明する。

【０１６３】図３７はこの半導体装置の表面近傍の構成
を示す平面図であり、図１６の変形構成を示している。

【０１６４】すなわち、本実施の形態は、第１０の実施
形態の変形構成に対応し、第１５、第１６、第１９、第
２２及び第２３の実施形態の平面構成を規定したもので
あり、具体的には図３７に示すように、ｐ+ 型インジェ
クション層２０、ｎ+ 型ソース層４及びｐ型ベース層３
が互いに平行にストライプ状に形成されている。

【０１６５】なお、前述同様に、図２６に示した第１７
の実施形態の平面構成も、図３８に示すように、ｐ+ 型
インジェクション層２０、ｎ+ 型ソース層４及びｐ型ベ
ース層３をストライプ状に規定可能である。また、図３
４に示した第２１の実施形態の平面構成も、図示はしな
いが同様に規定できる。 （第２５の実施の形態）次に、本発明の第２５の実施の
形態に係る半導体装置について説明する。

【０１６６】図３９はこの半導体装置の構成を示す斜視
断面図であり、図２３、図２５、図３１、図３５又は図
３６に示す断面図とも対応している。

【０１６７】すなわち、本実施の形態は、第１５の実施
形態の変形構成に対応し、第１５、第１６、第１９、第
２２又は第２３の実施形態の平面構成を規定したもので
あり、具体的には図３９に示すように、溝５が格子状に
形成され、各溝５間で紙面の行方向及び列方向に点在す
る溝間領域Ｔ１，Ｔ２において、同一行方向に沿ってｐ
型ベース層３上にｎ+ 型ソース層４を有する第１の溝間
領域Ｔ１あるいはｐ+型インジェクション層２０からな
る溝間領域Ｔ２が形成され、同一列方向に沿って溝間領
域Ｔ１と溝間領域Ｔ２とが交互に形成された構成となっ
ている。 （第２６の実施の形態）次に、本発明の第２６の実施の
形態に係る半導体装置について説明する。

【０１６８】図４０はこの半導体装置の構成を示す斜視
断面図であり、図２３、図２５、図３１、図３５又は図
３６に示す断面図とも対応している。

【０１６９】すなわち、本実施の形態は、第１５の実施
形態の変形構成に対応し、第１５、第１６、第１９、第
２２又は第２３の実施形態の平面構成を規定したもので
あり、具体的には図４０に示すように、溝５が格子状に
形成され、各溝５間で紙面の行方向及び列方向に点在す
る溝間領域Ｔ１，Ｔ２において、同一行方向に沿って溝
間領域Ｔ１と溝間領域Ｔ２とが交互に形成され、且つ、
同一列方向に沿って溝間領域Ｔ１と溝間領域Ｔ２とが交
互に形成された構成となっている。 （第２７の実施の形態）次に、本発明の第２７の実施の
形態に係る半導体装置について説明する。

【０１７０】図４１はこの半導体装置の構成を示す断面
図であり、図２２の変形構成を示している。

【０１７１】すなわち、本実施の形態は、第１４の実施
形態の変形構成であり、具体的には図４１に示すよう
に、ｐ型ベース層３上に選択的にはｎ+ 型ソース層４を
設けずに、ｐ型ベース層３の全面上にｎ+ 型ソース層４
を設けた構成となっている。 （第２８の実施の形態）次に、本発明の第２８の実施の
形態に係る半導体装置について説明する。

【０１７２】図４２はこの半導体装置の構成を示す断面
図である。この半導体装置は、高抵抗のｎ- 型ベース層
５１の一方の面に高濃度のｎ型ドレイン層５２が形成さ
れ、他方の面に複数の溝５３が微小間隔をもって形成さ
れている。これらの溝５３の内部にはゲート絶縁膜５４
を介して第１のゲート電極５５が埋込み形成されてい
る。ｎ- 型ベース層５１表面の各溝５３に挟まれた溝間
領域には、高濃度のｎ+型ソース層５６とｐ+ 型インジ
ェクション層５７が交互に形成されている。

【０１７３】ｎ- 型ベース層５１におけるｎ+ 型ドレイ
ン層５２とは反対側の表面上にはドレイン電極５８が形
成されている。ｎ+ 型ソース層５６上にはソース電極５
９が形成されている。ｐ+ 型インジェクション層５７上
には第２のゲート電極６０が形成されている。

【０１７４】次に、この半導体装置の製造方法及び動作
を説明する。 （製造方法）始めに、図４３（ａ）に示すように、高抵
抗基板としてのｎ- 型ベース層５１の一方の面に高濃度
のｎ+ 型ドレイン層５２を形成する。

【０１７５】また、ｎ- 型ベース層５１の他方の面にお
いて、図４３（ｂ）に示すように、互いに異なる領域に
選択的にｎ+ 型ソース層５６とｐ+ 型インジェクション
層５７とを拡散等により形成する。

【０１７６】続いて、図４３（ｃ）に示すように、ｎ+
型ソース層５６とｐ+ 型インジェクション層５７とを個
別に覆い、且つ、両層５６，５７の中間領域を露出する
ように、ｎ+ 型ソース層５６上及びｐ+ 型インジェクシ
ョン層５７上に絶縁層６１を形成する。

【０１７７】以下、周知の製造工程により、露出された
中間領域に溝５３を形成し、トレンチ構造の半導体装置
を形成する。 （動作）この半導体装置は、図４４に示すようなタイム
チャートに従ったゲート駆動法により、スイッチング動
作可能となっている。図４４において、ＶＧ１は、第１
のゲート電極５５のゲート電圧を示し、ＶＧ２は、第２
のゲート電極６０のゲート電圧を示している。

【０１７８】この半導体装置は、メインキャリアの経路
がｎ+ ｎ- ｎ+ 型の半導体層であり、ノーマリ・オン型
であるため、阻止状態となるように、第１のゲート電極
５５に負電圧が印加される（時刻ｔ＝ｔ１）。このと
き、各溝５３間のＡ１−Ａ１線に沿ったエネルギーバン
ドは図４５に示す通りであり、各溝５３側から溝間中央
に向けて空乏層が広がっている。また、溝５３からドレ
イン電極５８に向かうＢ１−Ｂ１線に沿ったエネルギー
バンドは図４６に示す通りであり、同様に、各溝５３側
からドレイン電極５８側に向けて空乏層が広がってい
る。

【０１７９】続いて、ターンオン動作について説明す
る。

【０１８０】ターンオン時には、ソース電極５９に対し
て正となる正電圧を第１及び第２のゲート電極５５，６
０に夫々印加する（時刻ｔ＝ｔ２）。これにより、Ａ１
−Ａ１線に沿ったエネルギーバンド図が図４７に示すよ
うになり、阻止状態で溝間領域に形成されていた空乏層
が消滅し、ｎ+ 型ソース層５６からｎ- 型ベース層５１
に電子が注入される。

【０１８１】このとき、電子ｅは、図４８に示すよう
に、溝間領域のバルク部分のみでなく、溝５３側面近傍
に形成される蓄積層をも導通通路として注入される。さ
らに、第２のゲート電極６０からｐ+ 型インジェクショ
ン層６０と溝５３底部のｎ- 型ベース層５１を経てｎ+
型ソース層５６に正孔ｈが注入され、ｎ- 型ベース層５
１にキャリアが蓄積して導電変調が起こる。なお、図４
９にこのときの正孔電流の経路に沿った正孔密度分布を
示す。

【０１８２】一方、ターンオフ時は、ソースに対して負
である負電圧を第１及び第２のゲート電極５５，６０に
印加する（時刻ｔ＝ｔ３）。これにより、ｎ- 型ベース
層５１中に蓄積されていた正孔ｈがｐ+ 型インジェクシ
ョン層５７を介して第２のゲート電極６０に排出され
る。このとき正孔ｈは、図５０に示すように、溝間領域
のバルク部分のみでなく、溝側面近傍に形成される反転
層をも導通通路として排出される。正孔ｈの排出に伴
い、溝間領域には空乏層が形成されてピンチオフし、電
子ｅに対するポテンシャル障壁が生じて電子注入が止ま
り、半導体装置がターンオフする。

【０１８３】なお、阻止状態における溝間領域のＡ１−
Ａ１線に沿ったエネルギーバンドは、図４５に示した通
りである。

【０１８４】上述したように第２７の実施の形態によれ
ば、オン状態で、電子ｅと正孔ｈとの双方のキャリアが
ｎ- 型ベース層５１に蓄積されて導電変調が起きる。し
かも、主電流通路にはｐｎ接合が存在しないため、ビル
トイン電圧以下の低オン電圧を得ることができる。ま
た、エミッタ注入効率を向上させることができる。

【０１８５】詳しくは、オン状態で、正孔電流がｐ+ 型
インジェクション層６０からｎ+ 型ソース層５６に流れ
るにあたり、ｎ+ 型ソース層５６を挟む溝間領域での溝
５３側壁に沿った抵抗（電位障壁）のため、溝間領域に
正孔電流が流れにくくなり、溝間領域の底部で正孔ｈが
蓄積される。この正孔ｈの蓄積に伴って、ｎ+ 型ソース
層５６からの電子注入が促進されてオン電圧を効果的に
低減させることができる。

【０１８６】また、ターンオフ時にｎ- 型ベース層５１
内部の蓄積キャリアが第２のゲート電極６０により能動
的に排出される。しかも、正孔ｈの排出経路が上記の主
電流通路とは異なるため、溝間領域に空乏層が確実に形
成され、高いターンオフ能力を得ることができる。

【０１８７】なお、この半導体装置は、図５１に示すタ
イムチャートに従ったゲート駆動法により、図４４で示
した駆動法よりもさらにターンオフ能力を向上させるこ
とができる。但し、ターンオン時の時刻ｔ１〜ｔ２の動
作は同じであるため説明を省略する。

【０１８８】ターンオフ時にはまず、ソース電極５９に
対して負である負電圧を第２のゲート電極６０に印加す
る（時刻ｔ＝ｔ３_a ）。このとき、電子ｅは、オン状態
と同様に、ｎ+ 型ソース層からｎ- 型ベース層５１へ注
入され、溝５３側面の蓄積層と溝間領域を通って流れ
る。しかしながら、正孔ｈは、第２のゲート電極６０が
負電位であるため、図５０に示したように、ｐ+ 型イン
ジェクション層５７に排出される。

【０１８９】そして、時刻ｔ３_a から一定時間Δｔの後
に、第１のゲート電極５５に負電圧を印加して（時刻ｔ
＝ｔ３_b ）、空乏層をピンチオフさせることにより、電
子ｅの注入を停止させて半導体装置をオフ状態とする。

【０１９０】このようなゲート駆動法によれば、ターン
オフ直前に溝間領域の正孔ｈが排出されるため、より確
実に空乏層がピンチオフすると共に、ターンオフ損失を
大幅に低減させることができる。 （第２９の実施の形態）次に、本発明の第２９の実施の
形態に係る半導体装置について説明する。

【０１９１】図５２はこの半導体装置の構成を示す断面
図であり、図４２の変形構成を示している。

【０１９２】すなわち、本実施の形態は、第２８の実施
形態の変形構成であり、具体的には図５２に示すよう
に、第１のゲート電極５５と第２のゲート電極６０とが
電気的に接続されている。

【０１９３】以上のような構成により、ゲート駆動回路
を共通化できるので、ゲート駆動回路の簡易化を図るこ
とができる。 （第３０の実施の形態）次に、本発明の第３０の実施の
形態に係る半導体装置について説明する。

【０１９４】図５３はこの半導体装置の構成を示す断面
図であり、図４２の変形構成を示している。

【０１９５】すなわち、本実施の形態は、第２８の実施
形態の変形構成であり、具体的には図５３に示すよう
に、第１のゲート電極５５とゲート駆動回路（図示せ
ず）への端子Ｇとの間に第２のゲート電極６０を電気的
に接続し、且つｐ+ 型インジェクション層５７の深さを
ｎ+ 型ソース層５６（の深さ）よりも深くした構成とな
っている。

【０１９６】このような構成により、第２８の実施形態
の効果に加え、ｐ+ 型インジェクション層５７を深い位
置まで形成したので、正孔ｈの注入・排出の効率を向上
させることができる。 （第３１の実施の形態）次に、本発明の第３１の実施の
形態に係る半導体装置について説明する。

【０１９７】図５４はこの半導体装置の構成を示す断面
図であり、図４２の変形構成を示している。

【０１９８】すなわち、本実施の形態は、第２８の実施
形態の変形構成であり、具体的には図５４に示すよう
に、溝５３内の絶縁膜５４のうちで第１のゲート電極５
５の上部に位置する絶縁膜５４を省略し、第１のゲート
電極５５上に第２のゲート電極６０を延長して設け、両
電極５５，６０を短絡させた構成となっている。

【０１９９】以上のような構成により、第２８の実施形
態の効果に加え、第１及び第２のゲート電極５５，６０
を一体化したので、製造及び駆動制御を容易化すること
ができる。 （第３２の実施の形態）次に、本発明の第３２の実施の
形態に係る半導体装置について説明する。

【０２００】図５５はこの半導体装置の構成を示す断面
図であり、図４２の変形構成を示している。

【０２０１】すなわち、本実施の形態は、第２８の実施
形態の変形構成であり、ｎ- 型ベース層５１中に正孔ｈ
を注入可能なようにトレンチゲート先端にｐ+ 型インジ
ェクション層５７を形成したものであり、具体的には図
５５に示すように、ｐ+ 型インジェクション層５７を表
面には設けずに、ｎ- 型ベース層表面にｎ+ 型ソース層
を設け、且つ、ｐ+ 型インジェクション層５７を第１の
ゲート電極５５の底部に接するようにｎ- 型ベース層２
内における溝５３底部の周辺領域に設けている。また、
全てのｎ+ 型ソース層５６は、前述同様に、ソース電極
５９を介して互いに接続されていることは言うまでもな
い。

【０２０２】以上のような構成により、第２８の実施形
態の効果に加え、第１のゲート電極５５に第２のゲート
電極６０を兼用させることができる。すなわち、ターン
オン時には第１のゲート電極５５に正電圧を印加する
が、これにより、前述した溝間領域の空乏層の消滅作用
及び溝５３側面の蓄積層の形成作用に加え、ｐ+ 型イン
ジェクション層５７から正孔ｈをｎ- 型ベース層５１に
注入することができる。

【０２０３】また、溝５３底部にｐ+ 型インジェクショ
ン層５７を設け、図５０にてｐ+ 型インジェクション層
５７のあったｎ- 型ベース層５１表面に、ｎ+ 型ソース
層５６を設けた構成なので、単位面積当たりの電子ｅの
注入量を増加させることができる。 （第３３の実施の形態）次に、本発明の第３３の実施の
形態に係る半導体装置について説明する。

【０２０４】図５６はこの半導体装置の構成を示す断面
図であり、図４２の変形構成を示している。

【０２０５】すなわち、本実施の形態は、第２８の実施
形態の変形構成であり、具体的には図５６に示すよう
に、第１のゲート電極５５及びその周囲の絶縁膜５４に
代えて、ＳｉＯ₂ 等からなる絶縁層６２を溝５３内に形
成した構成となっている。

【０２０６】ここで、絶縁層６２は、ｐ+ 型インジェク
ション層５７から注入される正孔ｈがｎ+ 型ソース層５
６に流れる過程において、障壁層として作用するもので
ある。また、この絶縁層６２は、ｐ+ 型インジェクショ
ン層５７を第１のゲート電極５５として作用させるとき
の絶縁膜５４に相当するものなので、通常のゲート絶縁
膜程度に薄い方が好ましい。

【０２０７】以上のような構成としても、第２８の実施
形態と同様の効果を得ることができる。また、第１のゲ
ート電極５５を省略し、ｐ+ 型インジェクション層５７
に兼用させるため、構成を容易化することができる。

【０２０８】なお、本実施の形態においては、図５６に
示すように、ｐ+ 型インジェクション層５７の深さをｎ
+ 型ソース層５６（の深さ）よりも深くした方が、正孔
ｈの注入・排出の効率を向上させる観点から好ましい。 （第３４の実施の形態）次に、本発明の第３４の実施の
形態に係る半導体装置について説明する。

【０２０９】図５７はこの半導体装置の構成を示す断面
図であり、図４２の変形構成を示している。

【０２１０】すなわち、本実施の形態は、第２８の実施
形態の変形構成であり、回路の簡易化を図るものであっ
て、具体的には図５７に示すように、第１のゲート電極
５５とゲート駆動回路（図示せず）への端子Ｇとの間の
配線部に、抵抗Ｒを介して第２のゲート電極６０が電気
的に接続されている。 （第３５の実施の形態）次に、本発明の第３５の実施の
形態に係る半導体装置について説明する。

【０２１１】図５８はこの半導体装置の構成を示す斜視
断面図であり、図４２、図５２〜図５７のいずれかに示
す断面図とも対応している。

【０２１２】すなわち、本実施の形態は、第２８〜第３
４の実施形態のいずれかの平面構成を規定したものであ
り、具体的には図５８に示すように、溝５３が格子状に
形成され、各溝５３間で紙面の行方向及び列方向に点在
する溝間領域において、同一行方向に沿ってｎ+ 型ソー
ス層５６又はｐ+ 型インジェクション層５７が形成さ
れ、同一列方向に沿ってｎ+ 型ソース層５６とｐ+ 型イ
ンジェクション層５７とが交互に形成された構成となっ
ている。 （第３６の実施の形態）次に、本発明の第３６の実施の
形態に係る半導体装置について説明する。

【０２１３】図５９はこの半導体装置の構成を示す斜視
断面図であり、図４２、図５２〜図５７のいずれかに示
す断面図とも対応している。

【０２１４】すなわち、本実施の形態は、第２８〜第３
４の実施形態のいずれかの平面構成を規定したものであ
り、具体的には図５９に示すように、溝５３が格子状に
形成され、各溝５３間で紙面の行方向及び列方向に点在
する溝間領域において、同一行方向に沿ってｎ+ 型ソー
ス層５６とｐ+ 型インジェクション層５７とが交互に形
成され、且つ、同一列方向に沿ってｎ+ 型ソース層５６
とｐ+ 型インジェクション層５７とが交互に形成された
構成となっている。 （第３７の実施の形態）次に、本発明の第３７の実施の
形態に係る半導体装置について説明する。

【０２１５】図６０はこの半導体装置の構成を示す斜視
断面図であり、図６１はこの半導体装置の半導体層にお
ける表面構造を示す平面図であって、夫々図４２の変形
構成を示している。

【０２１６】すなわち、本実施の形態は、第２８の実施
形態の変形構成であり、第１及び第２のゲート電極５
５，６０の一体化並びにソース電極５９形成や第２のゲ
ート電極６０形成の容易化を図るものであって、具体的
には図６０に示すように、各溝５３間の領域から離間し
てｎ- 型ベース層５１上で且つ第２のゲート電極６０直
下に溝６３及び絶縁膜６４を介して埋込み電極６５が形
成され、この埋込み電極６５がｐ+ 型インジェクション
層５７上を介して第１のゲート電極５５に接続されてい
る。また、埋込み電極６５と第１のゲート電極５５の間
の接続経路６６は、絶縁膜６７を介してソース電極５９
に接している。 （第３８の実施の形態）次に、本発明の第３８の実施の
形態に係る半導体装置について説明する。

【０２１７】図６２はこの半導体装置の構成を示す斜視
断面図であり、図６３はこの半導体装置における半導体
層の表面構造を示す平面図であって、夫々図４２の変形
構成を示している。

【０２１８】すなわち、本実施の形態は、第２８の実施
形態の変形構成であり、電極の配線パターンの幅を広げ
てソース電極形成と第２のゲート電極形成との容易化を
図るものであり、具体的には図６２及び図６３に示すよ
うに、複数のｎ+ 型ソース層５６上に１つのソース電極
５９を設け、複数のｐ+ 型インジェクション層５７上に
１つの第２のゲート電極６０を設けた構成となってい
る。

【０２１９】なお、この構成は、例えば図６４及び図６
５に示すように、ｎ+ 型ソース層５６の個数と、ｐ+ 型
インジェクション層５７の個数の比とを３：１のよう
に、任意の比に変形してもよい。 （第３９の実施の形態）次に、本発明の第３９の実施の
形態に係る半導体装置について説明する。

【０２２０】図６６はこの半導体装置の構成を示す断面
図であり、図４２の変形構成を示している。

【０２２１】すなわち、本実施の形態は、第２８の実施
形態の変形構成であり、単位面積当たりの電子の注入量
の増加と、ゲート駆動制御の簡易化とを図るものであ
り、具体的には図６６に示すように、溝間領域にはｐ+
型インジェクション層５７を設けず、ｐ+ 型インジェク
ション層５７を溝５３から離間させてｎ- 型ベース層５
１表面に選択的に設けている。なお、ｐ+ 型インジェク
ション層５７とｎ- 型ベース層５１との間にはｎ+ 型ソ
ース層５６からの空乏層の広がりを抑制するためのｎ+
型バッファ層７１が形成されている。但し、このｎ+ 型
バッファ層７１は省略可能である。

【０２２２】ここで、ｐ+ 型インジェクション層５７上
には、第２のゲート電極６０が形成され、第２のゲート
電極６０がドレイン電極５８及びドレイン側回路（図示
せず）に接続されている。

【０２２３】以上のような構成としても、第２７の実施
の形態の効果に加え、単位面積当たりの電子の注入量を
増加でき、また、ゲート駆動制御の簡易化を図ることが
できる。 （第４０の実施形態）図６７は本発明の第４０の実施形
態に係る半導体装置の構成を示す断面図である。この半
導体装置は、高抵抗のｎ型ベース層８１の一方の面に高
濃度のｎ型ドレイン層８２が形成されている。ｎ型ベー
ス層８１の他方の面にはｐ型ベース層８３が選択的に形
成され、ｐ型ベース層８３内にはｎ型ソース層８４が形
成されている。

【０２２４】ｎ型ベース層８１とｎ型ソース層８４との
間のｐ型ベース層８３上には、ゲート絶縁膜８５を介し
て第１のゲート電極８６が形成されている。なお、これ
らゲート電極８６、ゲート絶縁膜８５、ｐ型ベース層８
３、ｎ型ベース層８１及びｎ型ソース層８４により、Ｃ
Ｈ１をチャネル領域とする電子注入用ＭＯＳＦＥＴが構
成されている。

【０２２５】また、ｎ型ベース層８１表面には、ｐ型ベ
ース層８３から所定距離離れた位置にｐ型インジェクシ
ョン層８７が形成されている。なお、この所定距離とし
ては、例えば正孔の拡散長程度が設定される。

【０２２６】一方、ｎ型ドレイン層８２上にはドレイン
電極８９が形成され、ｎ型ソース層８４上にはソース電
極９０が形成されている。ｐ型インジェクション層８７
上には第２のゲート電極８８が形成されている。

【０２２７】次に、このような半導体装置の動作を図６
８のタイムチャートを用いて説明する。図６８中の各線
は、上から順に、第１のゲート電極８６のゲート電圧Ｖ
_G1、第２のゲート電極８８のゲート電圧Ｖ_G2、第２のゲ
ート電極８８のゲート電流Ｉ_G2、ドレイン電圧Ｖ_D 、ド
レイン電流Ｉ_D を示している。

【０２２８】ターンオン時（時刻ｔ＝ｔ₁₁）には、第１
及び第２のゲート電極８６，８８にソースに対して正の
電圧を印加する。これにより、図６９に示すように、ｎ
型ソース層８４から第１のゲート電極８６下方のｎチャ
ネルＣＨ１を介してｎ型ベース層８１に電子ｅが注入さ
れると同時に、ｐ型インジェクション層８７からｎ型ベ
ース層８１に正孔ｈが注入されて、半導体装置がターン
オンする（時刻ｔ＝ｔ₁₂）。このため、ｐ型ベース層８
３の電位がｐｎ接合のビルトイン電圧以上まで上昇し、
ｎ型ソース層８４からｐ型ベース層８３に電子ｅが直接
注入される。

【０２２９】この結果、ｎ型ベース層８１で伝導度変調
が起こり、低オン電圧で通電される。このとき、第２の
ゲート電極８８から注入された正孔電流は、従来素子と
異なり、全てｎ型ベース層８１に注入される。

【０２３０】しかも、ｐ型インジェクション層８７がｐ
型ベース層８３から所定距離離れて形成されたため、図
６９のＡ−Ａ′線に沿って図７０にキャリア濃度分布を
示すように、ｎ型ベース層８１の深い位置まで正孔ｈが
注入されて伝導度変調を起こす。

【０２３１】以上の機構により、本発明では従来素子よ
りオン電圧が低減される。言い替えれば、従来素子と同
じオン電圧を得るために必要なゲート電流が低減され、
電流利得（直流電流増幅率：ｈ_FS＝Ｉ_D ／Ｉ_G ）を増大
できる。例えば、図７１に示すように、一般的なＩＧＢ
Ｔのようなｐｎ接合による電圧降下がなく、零電圧から
電流が立上るので、低いオン電圧を得ることができる。

【０２３２】一方、ターンオフ時（時刻ｔ＝ｔ₁₃）は、
第１及び第２のゲート電極８６，８８に負電圧を印加す
る。これにより、ｎベース層１中に蓄積されていた正孔
ｈは、図７２に示すように、ｐ型インジェクション層８
７を介してゲート電極８８から素子外に排出される。

【０２３３】この正孔ｈの排出に伴って、ｐ型ベース層
８３の電位がｐｎ接合のビルトイン電圧以下まで低下す
る結果、ｎ型ソース層８４からの電子注入が止まり、装
置がターンオフする（時刻ｔ＝ｔ₁₄）。

【０２３４】このとき、第２のゲート電極８８には、従
来素子とは異なり、ベース・エミッタ間耐圧を越える負
電圧を印加できるので、従来素子よりも高いターンオフ
能力をもつ半導体素子を実現することができる。

【０２３５】上述したように第４０の実施形態によれ
ば、オン状態では、ｎ型ベース層１の深い位置まで電子
ｅ・正孔ｈの双方のキャリアが蓄積されて伝導度変調が
起きるので、高い電流利得（直流電流増幅率ｈ_FS）を実
現することができる。

【０２３６】また、ターンオフ時には、第２のゲート電
極８８にベース・エミッタ耐圧を越える大きな負電圧を
印加できるので、高いターンオフ能力を得ることができ
る。 （第４１の実施形態）図７３は本発明の第４１の実施形
態に係る半導体装置の構成を示す断面図である。本実施
形態は、第４０の実施形態の変形構成であり、ｎ型ソー
ス層８４の両側にゲート絶縁膜８５及び第１のゲート電
極８６からなるＭＯＳ構造を設けた構成となっている。
このような構成としても、第４０の実施形態と同様の効
果を得ることができる。 （第４２の実施形態）図７４は本発明の第４２の実施形
態に係る半導体装置の構成を示す断面図である。本実施
形態は、第４０の実施形態の変形構成であり、第１及び
第２のゲート電極８６，８８が互いに電気的に接続され
ている。これにより、１つのゲート電極端子Ｇを用いて
半導体装置をオン・オフ制御できるので、第４０の実施
形態の効果に加え、駆動回路の簡素化を図ることができ
る。 （第４３の実施形態）図７５は本発明の第４３の実施形
態に係る半導体装置の構造を示す断面図である。本実施
形態は、第４０の実施形態の変形構成であり、第２のゲ
ート電極８８が抵抗９１を介して第１のゲート電極８６
と同じゲート電極端子Ｇに接続されている。

【０２３７】このように１つのゲート電極端子Ｇを用い
る簡易な構成としても、抵抗９１の設定により、第１の
ゲート電極８６に印加する電圧と第２のゲート電極８８
に印加する電圧との両者の値を夫々所望の大きさに設定
することができる。なお、第４０の実施形態の効果を得
ることもできるのは言うまでもない。 （第４４の実施形態）図７６は本発明の第４４の実施形
態に係る半導体装置の構成を示す断面図である。本実施
形態は、第４０の実施形態の変形構成であり、ｎ型ソー
ス層８４とｎ型ベース層８１との間でｐ型インジェクシ
ョン層８７側のｐ型ベース層８３に溝９２ａを形成し、
溝９２ａ内に絶縁膜からなる障壁層９２を埋込み形成し
たものである。なお、障壁層９２は、少なくともｐ型ベ
ース層８３よりも深く形成される。

【０２３８】このような構成により、第４０の実施形態
の効果に加え、オン状態にて、ｐ型インジェクション層
８７から注入される正孔がｎ型ベース層８１中の深い位
置を経由して、ｐ型ベース層８３へ到達するため、伝導
度変調が促進され、電流利得を向上させることができ
る。 （第４５の実施形態）図７７は本発明の第４５の実施形
態に係る半導体装置の構成を示す断面図である。本実施
形態は、第４０の実施形態の変形構成であり、ソース側
のｐ型インジェクション層８７の端部にｐ型インジェク
ション層８７よりも深い溝９２ａを形成し、溝９２ａ内
に絶縁膜からなる障壁層９２を埋込み形成したものであ
る。

【０２３９】このような構成としても、第４０の実施形
態の効果に加え、オン状態にて、ｐ型インジェクション
層８７から注入される正孔がｎ型ベース層８１中の深い
位置に到達できるため、伝導度変調が促進され、電流利
得を向上させることができる。 （第４６の実施形態）図７８は本発明の第４６の実施形
態に係る半導体装置の構成を示す断面図である。本実施
形態は、第４４及び第４５の実施形態の組合せであり、
ｐ型インジェクション層８７側のｐ型ベース層８３に溝
９２ａを介して埋込形成された第１の障壁層９２と、ｐ
型ベース層側のｐ型インジェクション層８７の端部に溝
９３ａを介して埋込み形成された第２の障壁層９３とを
備えている。

【０２４０】以上のような構成としても、第４４及び第
４５の実施形態と同様の効果を得ることができる。 （第４７の実施形態）図７９は本発明の第４７の実施形
態に係る半導体装置の構成を示す断面図である。本実施
形態は、ｎ型ベース層８１の表面で、ｐ型ベース層８３
とｎ型ソース層８４に接するように溝９２ａが形成さ
れ、この溝９２ａの内部に、ゲート絶縁膜８５を介して
第１のゲート電極８６が埋込形成されている。この第１
のゲート電極８６により、ゲート絶縁膜８５に接するｐ
型ベース層８３の側面をチャネル領域ＣＨ１とする電子
注入用ＭＯＳＦＥＴが構成される。

【０２４１】このようなトレンチ構造により、チャネル
密度を増加できるので、ｎ型ベース層８１に注入される
電子・正孔濃度が増加されてさらにオン電圧を低減で
き、電流利得を向上させることができる。また、第４０
の実施形態と同様に、ターンオフ時には、第２のゲート
電極８８にベース・エミッタ耐圧を越える大きな負電圧
を印加できるので、高いターンオフ能力が得られること
は言うまでもない。 （第４８の実施形態）図８０は本発明の第４８の実施形
態に係る半導体装置の構成を示す断面図である。本実施
形態は、第４７の実施形態の変形構成であり、溝９２
ａ、ゲート絶縁膜８５及び第１のゲート電極８６からな
るトレンチ構造の配置を変えたものである。

【０２４２】すなわち、ｎ型ソース層８４からｐ型ベー
ス層８３を介してｎ型ベース層８１に到達する溝９２ａ
が、ｐ型インジェクション層８７側に対向するｎ型ベー
ス層８１の表面に形成されている。このような構造とし
ても、第４７の実施形態と同様の効果を得ることがで
き、さらに、このトレンチ構造が、ｐ型インジェクショ
ン層８７から注入される正孔の障壁層としても機能する
ので、ｎ型ベース層８１のより深い位置まで正孔が注入
され、電流利得を向上させることができる。 （第４９の実施形態）図８１は本発明の第４９の実施形
態に係る半導体装置の構成を示す断面図である。本実施
形態は、第４８の実施形態の変形構成であり、溝９３
ａ、ゲート絶縁膜８５ａ及びゲート電極８６ａからなる
第２のトレンチ構造がソース側のｐ型インジェクション
層８７の端部に接するようにｎ型ベース層８１表面に形
成されている。このゲート電極８６ａは、前述した第１
のゲート電極８６と電気的に接続されている。

【０２４３】このような構造とすることにより、第４８
の実施形態以上に電流利得を向上できる。 （第５０の実施形態）図８２は本発明の第５０の実施形
態に係る半導体装置の構成を示す断面図である。この実
施形態は、第４９の実施形態の変形構成であり、溝９２
ａ、ゲート絶縁膜８５及び第１のゲート電極８６からな
るトレンチ構造が、ｎ型ソース層８４とｐ型インジェク
ション層８７との間の半導体領域に、ｐ型ベース層８３
及びｐ型インジェクション層８７を貫通してｎ型ベース
層８１の途中の深さまで形成されている。

【０２４４】このような構造としても、第４９の実施形
態と同様に、トレンチ構造によるチャネル密度の増加
と、ｐ型インジェクション層８７に対向したトレンチ構
造の配置による深い位置への正孔注入とを同時に実現さ
せることができる。 （第５１の実施形態）図８３は本発明の第５１の実施形
態に係る半導体装置の構成を示す断面図である。本実施
形態は、第４９の実施形態の変形構成であり、障壁層と
して機能する２つのゲート電極８６と８６ａとの間に、
ｐ型ベース層８３の横方向拡散部分８３ａとｐ型インジ
ェクション層８７の横方向拡散部分８７ａとが形成され
ている。このため、第４９の実施形態の効果に加え、製
造方法の容易化を図ることができる。 （第５２の実施形態）図８４は本発明の第５２の実施形
態に係る半導体装置の構成を示す断面図である。本実施
形態は、第４０の実施形態の変形形態であり、ゲート絶
縁膜８５及び第１のゲート電極８６が、ｐ型インジェク
ション層８７とｎ型ソース層８４との間のｐ型ベース層
８３及びｎ型ベース層８１からなる領域上に形成されて
いる。

【０２４５】すなわち、第１のゲート電極８６、ｎ型ソ
ース層８４、ｎ型ベース層８１によって、チャネル領域
ＣＨ１を有する電子注入用ｎチャネルＭＯＳＦＥＴが構
成されると同時に、第１のゲート電極８６、ｐ型ベース
層８３、ｐ型インジェクション層８７によって、チャネ
ル領域ＣＨ２を有する電位固定用ｐチャネルＭＯＳＦＥ
Ｔが構成されている。なお、ｐ型インジェクション層８
７とｐ型ベース層８３とは、例えば正孔ｈの拡散長程度
の所定距離だけ離れている。また、ｐ型インジェクショ
ン層８７には第２のゲート電極８８が形成されている。

【０２４６】次に、このような半導体装置の動作を図８
５のタイムチャートを用いて説明する。図８５中の各線
は、上から順に、第１のゲート電極８６のゲート電圧Ｖ
_G1、第２のゲート電極８８のゲート電圧Ｖ_G2、第２のゲ
ート電極８８のゲート電流Ｉ_G2、ドレイン電圧Ｖ_D 、ド
レイン電流Ｉ_D を示している。

【０２４７】ターンオン時（時刻ｔ＝ｔ₂₁）には、第１
及び第２のゲート電極８６，８８にソースに対して正の
電圧を印加する。これにより、図８６に示すように、ｎ
型ソース層８４から第１のゲート電極８６下方のｎチャ
ネルＣＨ１を介してｎ型ベース層８１に電子ｅが注入さ
れると同時に、ｐ型インジェクション層８７からｎ型ベ
ース層８１に正孔ｈが注入されて、半導体装置がターン
オンする。

【０２４８】これに伴ない、ｐ型ベース層８３の電位が
ｐｎ接合のビルトイン電圧以上まで上昇し、ｎ型ソース
層８４からｐ型ベース層８３に電子ｅが直接注入され
る。

【０２４９】この結果、ｎ型ベース層８１で伝導度変調
が起こり、低オン電圧で通電される。このとき、第２の
ゲート電極８８から注入された正孔電流は、従来素子と
異なり、全てｎ型ベース層８１に注入される。しかも、
ｐ型インジェクション層８７がｐ型ベース層８３から所
定距離離れて形成されたため、図８７に示すように、ｎ
型ベース層８１の深い位置まで正孔ｈが注入されて伝導
度変調を起こす。

【０２５０】以上の機構により、本発明では従来素子よ
りもオン電圧が低減される。例えば図８８に示すよう
に、一般的なＩＧＢＴのようなｐｎ接合による電圧降下
がなく、零電圧から電流が立上るので、低いオン電圧を
得ることができる。

【０２５１】また、言い替えると、従来素子と同じオン
電圧を得るために必要なゲート電流が低減され、電流利
得（直流電流増幅率：ｈ_FS＝Ｉ_D ／Ｉ_G ）を増大でき
る。例えば、図８９は図８４に示す半導体装置における
電流利得に関してｎ型ソース層８４幅に対する依存性を
示す図である。本発明者らの研究によれば、電流利得
は、セル幅に対するｎ型ソース層８４幅の比率（Ｗｎ+
／Ｗcell）と、ｐ型インジェクション層８７幅の比率
（Ｗｐ+ ／Ｗcell）との両者に大きく依存する。本発明
によれば、ｎ型ソース層８４幅とｐ型インジェクション
層８７幅とを共に小さく形成できるので、高い電流利得
を実現することができる。

【０２５２】一方、ターンオフ時は、第１及び第２のゲ
ート電極８６，８８に負電圧を印加する（時刻ｔ＝
ｔ₂₂）。これにより、図９０に示すようにｎ型ベース層
８１中に蓄積されていた正孔ｈがｐ型インジェクション
層８７を介して第２のゲート電極８８から素子外に排出
される。この正孔ｈの排出に伴って、ｐ型ベース層８３
の電位がｐｎ接合のビルトイン電圧以下まで低下する結
果、ｎ型ソース層８４からの電子注入が止まり、素子が
ターンオフする（時刻ｔ＝ｔ₂₃〜ｔ₂₄）。

【０２５３】このターンオフ時には、第２のゲート電極
８８には、従来素子とは異なり、ベース・エミッタ間耐
圧を越える負電圧を印加できるだけでなく、ＣＨ２を介
しても正孔ｈが排出されるので、従来素子よりも高いタ
ーンオフ能力をもつ半導体素子を実現することができ
る。

【０２５４】さらに、オフ状態では、ターンオフ時に引
き続き、第１及び第２のゲート電極８６，８８にソース
に対して負の電圧を印加する（時刻ｔ＝ｔ₂₅〜）。これ
により、ｐ型ベース層８３の電位が、第１のゲート電極
８６下のｐチャネル領域ＣＨ２とｐ型インジェクション
層８７とを介して、負の電位に固定されるので、ノイズ
による誤点弧を防止することができる。

【０２５５】上述したように第５２の実施形態によれ
ば、オン状態では、ｎ型ベース層８１の深い位置まで電
子ｅ・正孔ｈの双方のキャリアが蓄積されて伝導度変調
が起きるので、高い電流利得（直流電流増幅率）を実現
することができる。また、ターンオフ時には、第２のゲ
ート電極８８にベース・エミッタ耐圧を越える大きな負
電圧を印加でき、且つｐチャネルＭＯＳＦＥＴを介して
も正孔ｈが排出されるので、高いターンオフ能力を得る
ことができる。さらにまた、オフ状態では、第１及び第
２のゲート電極８６，８８にソースに対して負の電圧を
印加することにより、ｐ型ベース層８３の電位が負の電
位に固定されるので、ノイズによる誤点弧を防止するこ
とができる。 （第５３の実施形態）図９１は本発明の第５３の実施形
態に係る半導体装置の構成を示す断面図である。本実施
形態では、第１及び第２のゲート電極８６，８８がゲー
ト電極端子Ｇに互いに電気的に接続されている。

【０２５６】この半導体装置は、図９２に示す如き、タ
イムチャートに従ったゲート駆動法によりスイッチング
動作させることができる。図９２中の各線は、上から順
に、第１及び第２のゲート電極８６，８８のゲート電圧
Ｖ_G 、第２のゲート電極８８のゲート電流Ｉ_G 、ドレイ
ン電圧Ｖ_D 、ドレイン電流Ｉ_D を示している。

【０２５７】ここで、ゲート電圧Ｖ_G は、前述した第５
２の実施形態のＶ_G2と同じタイミングで、ターンオン時
及びオン状態ではＶ_G1と同じ値が印加され、ターンオフ
時及びオフ状態ではＶ_G2と同じ値が印加される。

【０２５８】このように本実施形態によれば、一つのゲ
ート電極端子Ｇを用いて素子を制御できるので、駆動回
路を簡素化することができる。 （第５４の実施形態）図９３は本発明の第５４の実施形
態に係る半導体装置の構成を示す斜視断面図である。本
実施形態は、トレンチ構造の変形例を示すものであり、
製造工程において、ｎ型ベース層８１表面に選択的にス
トライプ状のｐ型ベース層８３及びｐ型インジェクショ
ン層８７が互いに所定距離離して形成され、ｐ型ベース
層８３の表面には選択的にストライプ状のｎ型ソース層
８４が形成される。

【０２５９】ここで、トレンチ構造を構成する複数の溝
９２ａは、ｐ型ベース層８３及びｐ型インジェクション
層８７のストライプ方向とは直交するように、ｎ型ソー
ス層８４、ｐ型ベース層８３、ｎ型ベース層８１及びｐ
型インジェクション層８７に形成される。なお、溝９２
ａの深さは、ｐ型ベース層８３及びｐ型インジェクショ
ン層８７よりも深い。この溝９２ａには、ゲート絶縁膜
８５を介して第１のゲート電極８６が埋込み形成され
る。

【０２６０】また、ｐ型インジェクション層８７上には
第２のゲート電極８８が形成され、ｎ型ソース層８４上
にはソース電極９０が形成される。一方、ｎ型ベース層
８１の他方の表面上にはｎ型ドレイン層８２を介してド
レイン電極８９が形成されている。

【０２６１】以上のような構成としても、前述同様に、
トレンチ構造によるチャネル密度の増加を実現すること
ができる。なお、本実施形態は、図９４に示すように、
ゲート駆動回路（図示せず）への端子Ｇと第１のゲート
電極８６との間の配線部に抵抗９１を介して第２のゲー
ト電極８８が電気的に接続された配線構造としてもよ
い。この配線構造をもつ変形構成は、前述した図７５に
示す構造と同様に、ゲート駆動の簡単化と、抵抗による
第１及び第２のゲート電極８６，８８への印加電圧の容
易な調整とを実現できる。 （第５５〜第５９の各実施形態）以下に述べる第５５〜
第５９の各実施形態はインバータ装置に適用された半導
体装置に関する。ここで、各半導体装置は、主スイッチ
ング素子としての例えばパワートランジスタＴ２であ
り、ゲート駆動回路９４に接続され、且つ逆並列還流ダ
イオードが内蔵されて構成されている。すなわち、各半
導体装置は、順方向バイアスにおいてはスイッチング機
能を有し、逆方向バイアスにおいては導通特性を有す
る。

【０２６２】各半導体装置は、回路ブロック図で述べる
と、図９５及び図９６に示すように、ソース側の逆起電
力を判定回路９５が検出してパワートランジスタＴ２の
ゲート端子Ｇをオン状態とする動作を行なうものであ
り、具体的な構成は第５５〜第５９の各実施形態に示す
通りである。ここで、判定回路９５は、基本的には、以
下の第５５〜第５９の各実施形態に示す構成図から、図
９７に示す主スイッチング素子の基本構成が除かれ、且
つソース側の配線に電気的に接続された部分となってい
る。

【０２６３】また、図９６に示す第２の判定回路９６
は、パワートランジスタＴ２内を逆方向にキャリアが流
れるとき、ゲート駆動回路９４からのゲート駆動信号を
遮断する機能をもつ。また、これら判定回路９５は、図
９８に示すように、ソース側の逆起電力を検出すると、
ゲート駆動回路９４を介してパワートランジスタＴ２の
ゲートをオン状態にしてもよい。また、図９９に示すよ
うに、判定回路９５はゲート駆動回路９４に内蔵されて
いてもよい。図１００は図９５、図９６、図９８、図９
９の回路ブロックに適用可能なゲート駆動回路９４の基
本構成を示し、図１０１は図９９の回路ブロックに好適
なゲート駆動回路９４の基本構成を示している。 （第５５の実施形態）図１０２は本発明の第５５の実施
形態に係る半導体装置の構成を示す断面図である。この
半導体装置は、図６７等で述べた形態の変形構成であ
り、ｐ型ベース層８３の片側のｎ型ベース層８１表面に
選択的に第１のｐ型インジェクション層８７ａが形成さ
れ、ｐ型ベース層８３の片側のｎ型ベース層８１表面に
選択的に第２のｐ型インジェクション層８７ｂが形成さ
れている。

【０２６４】なお、第１及び第２のｐ型インジェクショ
ン層８７ａ，８７ｂは、夫々ｐ型ベース層８３から正孔
ｈの拡散長程度の所定距離離れている。第１のｐ型イン
ジェクション層８７ａは第１のゲート電極８６が形成さ
れ、第２のｐ型インジェクション層８７ｂには第２のゲ
ート電極８８が形成されている。第２のゲート電極８８
とソース電極９０との間には、ソース電極９０から第２
のゲート電極８８への向きが順方向となるように、ダイ
オード１０１が電気的に接続されている。なお、ダイオ
ード１０１は、図９５に示した判定回路９５の機能をも
っている。

【０２６５】次に、このような半導体装置の動作を図１
０３のタイムチャートを用いて説明する。図１０３中の
各線は、上側アームの半導体装置（以下、上側アーム装
置という）に入力されるベース（ゲート）電流Ｉ_B1、下
側アームの半導体装置（以下、下側アーム装置という）
に入力されるベース電流Ｉ_B2（（ＩＧ１）、第１のゲー
ト電極８６のゲート電流）、下側アーム装置の第２のゲ
ート電極８８を流れるゲート電流Ｉ_G2、下側アーム装置
を流れる主電流Ｉ_T2、負荷に供給される出力電圧Ｖ_INV
である。詳しくは以下に述べるが、上側アーム装置のベ
ース電流Ｉ_B1のオフ状態に同期して、下側アーム装置の
主電流Ｉ_T2が逆方向に流れている。

【０２６６】いま、上側アーム装置がオン状態のとき
（時刻ｔ＜ｔ₃₁）、下側アーム装置の第１のゲー卜電極
８６にソース電位よりも負の電圧を印加する。これによ
り、下側アーム装置は、ドレイン電極８９が正にバイア
スされ、ソース電極９０が負にバイアスされた状態で、
全体がオフ状態として保持される。

【０２６７】次に、上側アーム装置をターンオフさせる
と（時刻ｔ＝ｔ₃₁）、誘導負荷による逆起電力が発生
し、下側アーム装置のドレイン電極８９が負にバイアス
され、ソース電極９０が正にバイアスされる。

【０２６８】これに伴い、下側アーム装置の第２のゲー
ト電極８８には、ダイオード１０１を介してソース電極
９０と同じ正電圧が印加される。そしてソース電極９０
及び第２のゲート電極８８の電圧が上昇し、第２のｐ型
インジェクション層８７ｂとｎ型ベース層８１とのｐｎ
接合が順バイアスされると、第２のｐ型インジェクショ
ン層８７ｂからｎ型ベース層８１に正孔ｈが注入され、
半導体装置が逆方向にターンオンする。

【０２６９】これに伴い、ｐ型ベース層８３の電位がｐ
ｎ接合のビルトイン電圧以上まで上昇し、ｎ型ドレイン
層８２からｎ型ベース層８１を介してｐ型ベース層８３
に電子ｅが直接注入される。

【０２７０】この結果、ｎ型ベース層８１で伝導度変調
が起こり、低オン電圧で通電する。さらに、上側アーム
装置をターンオフしてから一定のデッド・タイムが経過
した後、第１のゲート電極８６にドレインに対して正の
電圧を印加することにより（時刻ｔ＝ｔ₃₂）、さらに低
いオン電圧で通電することができる。このとき、第１の
ゲート電極８６と第２のゲート電極８８から注入された
正孔電流は、従来のバイポーラ・トランジスタと異なっ
て全てｎ型ベース層８１に注入される。

【０２７１】しかも、第１及び第２のｐ型インジェクシ
ョン層８７ａ，８７ｂがｐ型べ一ス層８３から所定距離
離れて形成されているため、ｎ型ベース層８１の深い位
置まで正孔ｈが注入されて伝導度変調を起こす。

【０２７２】以上の機構により、本実施形態では従来の
バイポーラ・トランジスタを逆方向に導通させた場合よ
りもはるかにオン電圧が低減される。言い替えると、必
要なゲート電流が低減され、電流利得（直流電流増幅
率：ｈ_FS＝Ｉ_D ／Ｉ_G ）が大きくなる。

【０２７３】なお、図１０４に図１０２の半導体装置の
順方向及び逆方向のオン特性を示す。図示するように、
ＩＧＢＴに見られるようなｐｎ接合による電圧降下がな
く、零電圧から電流が立ち上がるので、低いオン電圧を
得ることができる。さらに、第１及び第２のｐ型インジ
ェクション層８７ａ，８７ｂがｐ型ベース層８３から所
定距離離して形成されることにより、図のように、順方
向と比べてほとんど遜色ないオン特性を得ることができ
る。

【０２７４】図１０５及び図１０６に順方向及び逆方向
のオン状態におけるキャリア分布を示す。いずれの場合
もｎ型ベース層８１の深い位置まで電子ｅと正孔ｈが注
入され、伝導度変調が起きることがわかる。

【０２７５】上述したように本実施形態によれば、逆並
列還流ダイオードの機能が内蔵され、順方向においてス
イッチング機能を有し、逆方向において導通特性を有す
る。従って、誘導負荷により逆起電力が発生すると自動
的に、半導体装置が逆方向にターンオンする。よって、
逆並列還流ダイオードが不要となる結果、高電流密度化
と高速化を図ることができ、小型で高性能な半導体装置
を実現することができる。 （第５６の実施形態）図１０７は本発明の第５６の実施
形態に係る半導体装置の構成を示す断面図である。本実
施形態は、第５５の実施形態の変形であり、第２のｐ型
インジェクション層８７ｂを含む程度にｐ型ベース層８
３の面積が拡張されている。このような構成としても、
第５５の実施形態と同様の効果を得ることができる。 （第５７の実施形態）図１０８は本発明の第５７の実施
形態に係る半導体装置の構成を示す断面図である。本実
施形態は、第５５の実施形態の変形であり、ターンオン
時およびオフ状態時の動作を変えたものであって、具体
的には第１のｐ型インジェクション層８７ａとｎ型ソー
ス層８４との間のｐ型ベース層８３及びｎ型ベース層８
１上にゲート絶縁膜１０２を介してゲート電極１０３が
形成されている。

【０２７６】このような構成により、ドレイン電極８９
に正電圧が印加され、ソース電極９０に負電圧が印加さ
れた状態で、ターンオン時には、ゲート電極８６，１０
３に正電圧が印加されると、ゲート電極１０３下方のｐ
型ベース層８３表面が反転してチャネルとなり、ｎ型ソ
ース層８４から電子ｅがチャネルを介してｎ型ベース層
８１に注入される。また、これと同時に、ゲート電極８
６の正電圧により正孔ｈがｐ型インジェクション層８７
ａからｎ型ベース層８１に注入される。これにより、ｎ
型ベース層８１が伝導度変調を起こし、ソース・ドレイ
ン間が低電圧で通電する。

【０２７７】一方、ターンオフの際には、図８４で述べ
た構造と同様に、両ゲート電極８６，１０３に負電圧を
印加する。ｎベース層８１中の正孔ｈがｐ型インジェク
ション層８７ａを介して素子外に排出される。この正孔
ｈの排出に伴って、ｐ型ベース層８３の電位がｐｎ接合
のビルトイン電圧以下まで低下する結果、ｎ型ソース層
８４からの電子注入が止まり、素子がターンオフする。

【０２７８】また同様に、オフ状態では、図８４で述べ
た構造と同様に、ターンオフ時に引き続き、両ゲート電
極８６，１０３にソースに対して負の電圧を印加する。
これにより、ｐ型ベース層８３の電位が、ゲート電極１
０３下のｐチャネル領域ＣＨ２とｐ型インジェクション
層８７ａとを介して負の電位に固定されるので、ノイズ
による誤点弧を防止することができる。

【０２７９】なお、逆方向の導通状態に関しては、第５
５の実施形態と同様に作用し、同様の効果を得ることが
できる。 （第５８の実施形態）図１０９は本発明の第５８の実施
形態に係る半導体装置の構成を示す断面図である。この
半導体装置は、図１０２に示す構造とは異なり、ダイオ
ード１０１が削除され、且つｐ型ベース層８３が第２の
ｐ型インジェクション層８７ｂを含むように一体的に形
成されている。ｐ型ベース層８３内に、ｎ型ソース層８
４から所定距離離れた位置にｎ型層１０４が形成されて
いる。ｎ型ソース層８４とｎ型層１０４の間のｐ型ベー
ス層８３上に、ゲート絶縁膜１０５を介して第２のゲー
ト電極１０６が形成されている。第２のゲート電極１０
６、ゲート絶縁膜１０５、ｎ型ソース層８４、ｐ型ベー
ス層８３、ｎ型層１０４により、チャネル領域ＣＨ１を
有するｎチャネルＭＯＳＦＥＴが構成されている。ｎ型
層１０４上には、ｐ型ベース層８３と短絡するように電
極１０７が形成されている。

【０２８０】次に、このような半導体素子の動作を説明
する。オン状態の動作は、前述した通りである。すなわ
ち、ドレイン電極８９が正にバイアスされ、ソース電極
９０が負にバイアスされた状態で、第１のゲート電極８
６が正にバイアスされる。これにより、第１のゲート電
極８６からｐ型インジェクション層８７ａを介して正孔
ｈがｎ型ベース層８１に注入され、これに伴い、ｐ型ベ
ース層８３の電位がｐｎ接合のビルトイン電圧以上まで
上昇する。よって、ｎ型ドレイン層８２からｎ型ベース
層８１を介してｐ型ベース層８３に電子ｅが直接注入さ
れ、ｎ型ベース層８１で伝導度変調が起こり、半導体装
置が低オン電圧で通電する。

【０２８１】一方、下側アーム装置がオフした状態にお
いて、上側アーム装置をターンオフさせると、誘導負荷
による逆起電力が発生し、下側アーム装置のドレイン電
極８９が負にバイアスされ、且つソース電極９０及び第
２のゲート電極１０６が正にバイアスされる。そして、
ソース電極９０及び第２のゲート電極１０６の電圧が上
昇し、第２のゲート電極１０６下方のｐ型ベース層８３
の表面がしきい値電圧を超えてチャネル領域ＣＨ１が導
通状態となり、且つ、ｐ型ベース層８３とｎ型ベース層
８１からなるｐｎ接合が順バイアスされると、ｐ型ベー
ス層８３からｎ型ベース層８１に正孔ｈが注入され、半
導体装置が逆方向でタ一ンオンする。

【０２８２】これにより、ｐ型ベース層８３の電位がｐ
ｎ接合のビルトイン電圧以上まで上昇し、ｎ型ドレイン
層８２からｎ型ベース層８１を介してｐ型ベース層８３
に電子ｅが直接注入される。この結果、ｎ型ベース層８
１で伝導度変調が起こり、低オン電圧で通電する。

【０２８３】上述したように本実施形態によれば、ソー
ス電位が上昇すると導通するｎチャネルＭＯＳＦＥＴ構
造がｐ型ベース層８３表面に形成され、且つｎチャネル
ＭＯＳＦＥＴ構造のｎ型層１０４とｐ型ベース層８３と
の間に電極１０７が設けられたので、誘導負荷の逆起電
力が第２のゲート電極１０６に印加されたとき、ｎチャ
ネルＭＯＳＦＥＴが導通すると共に、電極１０７がドレ
インに対して正電位となり、ｐ型ベース層８３から正孔
ｈがｎ型ベース層８１に注入されるので、逆方向のター
ンオンを実現することができる。 （第５９の実施形態）図１１０は本発明の第５９の実施
形態に係る半導体装置の構成を示す断面図である。本実
施形態は、第５８の実施形態の変形であり、具体的には
ｎチャネルＭＯＳＦＥＴ構造に代えて、ｐ型ベース層８
３におけるｎ型ソース層８４とは異なる表面領域にｎ型
層１０８が選択的に形成され、このｎ型層１０８の表面
にｐ型層１０９が選択的に形成されている。ｐ型層１０
９は、上部に検知電極１１０が形成され、この検知電極
１１０は配線層を介してソース電極９０に電気的に接続
されている。また、ｎ型層１０８とｐベース層８３との
界面の表面領域には両者を短絡させるための電極１０７
が形成されている。

【０２８４】すなわち、ソース端子Ｓ側から順に、検知
電極１１０、ｐ型層１０９及びｎ型層１０８からなるｐ
ｎダイオード、電極１０７、ｐ型ベース層８３とｎ型ベ
ース層８１及びｎ型ドレイン層８２とからなるｐｎダイ
オード、ドレイン電極８９という構造が形成されてい
る。

【０２８５】以上のような構成により、ターンオフの際
に、ソース電極９０が正にバイアスされると、ｐ型層１
０９及びｎ型層１０８からなるｐｎダイオードが導通状
態となって電極１０７をドレインに対して正にバイアス
させる。これにより、ｐ型ベース層８３に正電圧が印加
され、正孔ｈがｐ型ベース層８３からｎ型ベース層８１
に注入され、正孔電流が流れる。

【０２８６】以下、前述同様に、ドレイン層８２からｎ
型ベース層８１に電子ｅが注入され、ｎ型ベース層８１
内で伝導度変調が起こり、装置が逆方向にターンオンす
る。

【０２８７】上述したように本実施形態によれば、ソー
スを順バイアス側としたｐｎダイオードをｐ型ベース層
８３内に形成したことにより、図１０２に示す構造と同
様に、逆方向において導通特性を有する半導体装置を実
現することができる。なお、通常の順方向におけるスイ
ッチング機能を有することは言うまでもない。

【０２８８】その他、本発明はその要旨を逸脱しない範
囲で種々変形して実施できる。

【０２８９】

【発明の効果】以上説明したように請求項１の発明によ
れば、オン状態では、多数キャリアの流路が少なくとも
第２の主電極、第１導電型ソース層、第１導電型ベース
層、第１導電型ドレイン層及び第１の主電極を結ぶ経路
であるので、ｐｎ接合に起因するビルトイン電圧を含ま
ず、かつ多数キャリアの流路から外れて設けられた第２
導電型インジェクション層から少数キャリアが注入され
障壁層により第１導電型ベース層中に蓄積されるために
導電変調を起こしてオン抵抗を低下させることができ、
また、ターンオフ時にはゲート電極の極性を逆にして第
２導電型インジェクション層から少数キャリアを能動的
に排出させるので、低いオン電圧と、高いターンオフ能
力とを同時に実現できる半導体装置を提供できる。

【０２９０】また、請求項２の発明によれば、請求項１
に対応する発明の障壁層を溝を用いて実現できる半導体
装置を提供できる。

【０２９１】さらに、請求項３の発明によれば、多数キ
ャリアの流路の第１導電型ソース層と第１導電型ベース
層との間に第２導電型ベース層を備え、かつ、請求項１
に対応する発明の障壁層がトレンチ溝内に絶縁膜を介し
て埋込まれた第１のゲート電極にて実現されるので、第
１のゲート電極の電圧にて第２導電型ベース層の表面に
反転層を形成できるＭＯＳ構造を実現できるため、トレ
ンチ構造の利点であるチャネル抵抗の低減と、単位面積
当たりのキャリアの注入量の増加とを実現させることが
でき、さらに、請求項１及び請求項２の発明の双方に対
応する効果を奏する半導体装置を提供できる。

【０２９２】また、請求項４の発明によれば、請求項１
に対応する発明の障壁層として作用するトレンチ溝内に
絶縁膜を介して埋込まれた第１のゲート電極を多数キャ
リアの流路の第１導電型ソース層と第１導電型ベース層
とを挟むように有するので、第１のゲート電極の電圧に
て第１導電型ベース層の表面に空乏層を形成できるノー
マリ・オン型の装置を実現でき、またトレンチ構造の利
点であるチャネル抵抗の低減と、単位面積当たりのキャ
リアの注入量の増加とを実現でき、さらに、請求項１及
び請求項２の発明の双方に対応する効果を奏する半導体
装置を提供できる。

【０２９３】さらに、請求項５の発明によれば、請求項
３又は請求項４に対応する第１及び第２のゲート電極が
互いに電気的に接続されているので、請求項３又は請求
項４の効果に加え、多数キャリアの流路のオン・オフ用
の第１のゲート電極と、少数キャリアの注入・排出用の
第２のゲート電極とを同時に制御でき、ゲート駆動制御
の容易化を図り得る半導体装置を提供できる。

【０２９４】また、請求項６の発明によれば、多数キャ
リアのオン・オフ用の第１のゲート電極とは別に少数キ
ャリアの注入・排出用の第２のゲート電極を設け、オン
状態では、第２のゲート電極から注入される全正孔電流
が第１導電型ベース層に注入されるので、ゲート電流が
小さくてすみ、高い電流利得を実現でき、また、ターン
オフ時には、第２のゲート電極に、ベース・エミッタ間
耐圧を越える負電圧を印加でき、高いターンオフ能力を
得ることができる半導体装置を提供できる。

【０２９５】さらに、請求項７の発明によれば、請求項
６の効果を奏するトレンチ構造の半導体装置を実現でき
る。

【０２９６】また、請求項８の発明によれば、ターンオ
ン時には、第１のゲート電極の正電圧により、第２導電
型ベース層の表面にチャネルを形成して電子を注入さ
せ、ターンオフ時には、第１及び第２のゲート電極の負
電圧により、第２のゲート電極下方のチャネル領域と第
２導電型インジェクション層を介して、第２導電型ベー
ス層の電位を負電位に固定するので、ノイズによる誤点
弧を阻止できる半導体装置を提供できる。

【０２９７】さらに、請求項９の発明によれば、逆並列
還流ダイオードの機能が内蔵されたものであり、順方向
において第１のゲート電極の正起電力による第１の第２
導電型インジェクション層からの第２導電型キャリアの
注入によるスイッチング機能を有し、逆方向においてダ
イオードから受けた第２のゲート電極の逆起電力による
第２の第２導電型インジェクション層からの第２導電型
キャリアの注入による導通特性を有するので、誘導負荷
により逆起電力が発生すると自動的に、半導体装置が逆
方向にターンオンする。また、ＭＯＳＦＥＴの場合には
ＭＯＳＦＥＴのチャネルが導通状態となることにより、
第２導電型キャリアの注入による導通特性を有するの
で、ダイオードの場合と同様に誘導負荷により逆起電力
が発生すると自動的に半導体装置が逆方向にターンオン
する。よって、逆並列還流ダイオードが不要となる結
果、高電流密度化と高速化を図ることができ、小型化と
高性能化を実現できる半導体装置を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置の
構成を示す断面図

【図２】同実施の形態における半導体装置の電流−電圧
特性と従来のＩＧＢＴ及びパワーＭＯＳＦＥＴの電流−
電圧特性とを比較して示す図

【図３】同実施の形態における正孔電流の経路に沿った
正孔密度分布を示す図

【図４】本発明の第２の実施の形態に係る半導体装置の
構成を示す断面図

【図５】本発明の第３の実施の形態に係る半導体装置の
構成を示す断面図

【図６】本発明の第４の実施の形態に係る半導体装置の
構成を示す断面図

【図７】本発明の第５の実施の形態に係る半導体装置の
構成を示す斜視断面図

【図８】同実施の形態における半導体層の表面構造を示
す平面図

【図９】本発明の第６の実施の形態に係る半導体装置の
構成を示す断面図

【図１０】本発明の第７の実施の形態に係る半導体装置
の構成を示す断面図

【図１１】本発明の第８の実施の形態に係る半導体装置
の構成を示す断面図

【図１２】同実施の形態における半導体層の平面図

【図１３】同実施の形態における半導体装置の変形構成
を示す断面図

【図１４】同実施の形態における変形構成を示す平面図

【図１５】本発明の第９の実施の形態に係る半導体装置
の構成を示す断面図

【図１６】本発明の第１０の実施の形態に係る半導体装
置の表面近傍の構成を示す平面図

【図１７】同実施の形態における表面近傍の変形構成を
示す平面図

【図１８】本発明の第１１の実施の形態に係る半導体装
置の表面近傍の構成を示す平面図

【図１９】同実施の形態における表面近傍の変形構成を
示す平面図

【図２０】本発明の第１２の実施の形態に係る半導体装
置の構成を示す斜視断面図

【図２１】本発明の第１３の実施の形態に係る半導体装
置の構成を示す斜視断面図

【図２２】本発明の第１４の実施の形態に係る半導体装
置の構成を示す断面図

【図２３】本発明の第１５の実施の形態に係る半導体装
置の構成を示す断面図

【図２４】同実施の形態における正孔電流の経路に沿っ
た正孔密度分布を示す図

【図２５】本発明の第１６の実施の形態に係る半導体装
置の構成を示す断面図

【図２６】本発明の第１７の実施の形態に係る半導体装
置の構成を示す断面図

【図２７】本発明の第１８の実施の形態に係る半導体装
置の構成を示す斜視断面図

【図２８】同実施の形態における半導体層の平面図

【図２９】同実施の形態における半導体装置の変形構成
を示す斜視断面図

【図３０】同実施の形態における半導体層の変形構成を
示す平面図

【図３１】本発明の第１９の実施の形態に係る半導体装
置の構成を示す断面図

【図３２】本発明の第２０の実施の形態に係る半導体装
置の構成を示す斜視断面図

【図３３】同実施の形態における半導体層の表面構造を
示す平面図

【図３４】本発明の第２１の実施の形態に係る半導体装
置の構成を示す断面図

【図３５】本発明の第２２の実施の形態に係る半導体装
置の構成を示す断面図

【図３６】本発明の第２３の実施の形態に係る半導体装
置の構成を示す断面図

【図３７】本発明の第２４の実施の形態に係る半導体装
置の表面近傍の構成を示す平面図

【図３８】同実施の形態における表面近傍の変形構成を
示す平面図

【図３９】本発明の第２５の実施の形態に係る半導体装
置の構成を示す斜視断面図

【図４０】本発明の第２６の実施の形態に係る半導体装
置の構成を示す斜視断面図

【図４１】本発明の第２７の実施の形態に係る半導体装
置の構成を示す断面図

【図４２】本発明の第２８の実施の形態に係る半導体装
置の構成を示す断面図

【図４３】同実施の形態における半導体装置の製造方法
を説明するための工程断面図

【図４４】同実施の形態における半導体装置のゲート駆
動法を説明するためのタイムチャート

【図４５】同実施の形態における阻止状態の溝間領域の
エネルギーバンドを示す図

【図４６】同実施の形態における阻止状態の溝底部のエ
ネルギーバンドを示す図

【図４７】同実施の形態における導通状態の溝間領域の
エネルギーバンドを示す図

【図４８】同実施の形態におけるキャリアの流れを示す
図

【図４９】同実施の形態における正孔電流の経路に沿っ
た正孔密度分布を示す図

【図５０】同実施の形態におけるキャリアの流れを示す
図

【図５１】同実施の形態における他のゲート駆動法を説
明するためのタイムチャート

【図５２】本発明の第２９の実施の形態に係る半導体装
置の構成を示す断面図

【図５３】本発明の第３０の実施の形態に係る半導体装
置の構成を示す断面図

【図５４】本発明の第３１の実施の形態に係る半導体装
置の構成を示す断面図

【図５５】本発明の第３２の実施の形態に係る半導体装
置の構成を示す断面図

【図５６】本発明の第３３の実施の形態に係る半導体装
置の構成を示す断面図

【図５７】本発明の第３４の実施の形態に係る半導体装
置の構成を示す断面図

【図５８】本発明の第３５の実施の形態に係る半導体装
置の構成を示す斜視断面図

【図５９】本発明の第３６の実施の形態に係る半導体装
置の構成を示す斜視断面図

【図６０】本発明の第３７の実施の形態に係る半導体装
置の構成を示す斜視断面図

【図６１】同実施の形態における半導体層の表面構造を
示す平面図

【図６２】本発明の第３８の実施の形態に係る半導体装
置の構成を示す斜視断面図

【図６３】同実施の形態における半導体層の表面構造を
示す平面図

【図６４】同実施の形態における半導体装置の変形構成
を示す斜視断面図

【図６５】同実施の形態における半導体層の表面構造の
変形構成を示す平面図

【図６６】本発明の第３９の実施の形態に係る半導体装
置の構成を示す断面図

【図６７】本発明の第４０の実施形態に係る半導体装置
の構成を示す断面図

【図６８】同実施の形態における動作を説明するための
タイムチャート

【図６９】同実施の形態におけるキャリアの流れを示す
図

【図７０】同実施の形態におけるオン状態のキャリア濃
度分布を示す図

【図７１】同実施の形態における半導体装置の電流−電
圧特性と従来のＩＧＢＴの電流−電圧特性とを比較して
示す図

【図７２】同実施の形態におけるターンオフ時のキャリ
アの流れを示す図

【図７３】本発明の第４１の実施形態に係る半導体装置
の構成を示す断面図

【図７４】本発明の第４２の実施形態に係る半導体装置
の構成を示す断面図

【図７５】本発明の第４３の実施形態に係る半導体装置
の構造を示す断面図

【図７６】本発明の第４４の実施形態に係る半導体装置
の構成を示す断面図

【図７７】本発明の第４５の実施形態に係る半導体装置
の構成を示す断面図

【図７８】本発明の第４６の実施形態に係る半導体装置
の構成を示す断面図

【図７９】本発明の第４７の実施形態に係る半導体装置
の構成を示す断面図

【図８０】本発明の第４８の実施形態に係る半導体装置
の構成を示す断面図

【図８１】本発明の第４９の実施形態に係る半導体装置
の構成を示す断面図

【図８２】本発明の第５０の実施形態に係る半導体装置
の構成を示す断面図

【図８３】本発明の第５１の実施形態に係る半導体装置
の構成を示す断面図

【図８４】本発明の第５２の実施形態に係る半導体装置
の構成を示す断面図

【図８５】同実施の形態における動作を説明するための
フローチャート

【図８６】同実施の形態におけるキャリアの流れを示す
図

【図８７】同実施の形態におけるオン状態のキャリア濃
度分布を示す図

【図８８】同実施の形態における半導体装置の電流−電
圧特性と従来のＩＧＢＴの電流−電圧特性とを比較して
示す図

【図８９】同実施の形態における電流利得のｎ型ソース
幅依存性を示す図

【図９０】同実施の形態におけるターンオフ時のキャリ
アの流れを示す図

【図９１】本発明の第５３の実施形態に係る半導体装置
の構成を示す断面図

【図９２】同実施の形態における動作を説明するための
タイムチャート

【図９３】本発明の第５４の実施形態に係る半導体装置
の構成を示す斜視断面図

【図９４】同実施の形態における半導体装置の変形構成
を示す斜視断面図

【図９５】本発明に係る半導体装置の機能を示す回路ブ
ロック図

【図９６】本発明に係る半導体装置の機能を示す回路ブ
ロック図

【図９７】本発明に係る主スイッチング素子に適用され
た半導体装置の基本構成を示す断面図

【図９８】本発明に係る半導体装置の機能を示す回路ブ
ロック図

【図９９】本発明に係る半導体装置の機能を示す回路ブ
ロック図

【図１００】図９９の回路ブロックに適用可能なゲート
駆動回路の基本構成を示す図

【図１０１】図９９の回路ブロックに好適なゲート駆動
回路の基本構成を示す図

【図１０２】本発明の第５５の実施形態に係る半導体装
置の構成を示す断面図

【図１０３】同実施の形態における動作を説明するため
のタイムチャート

【図１０４】図１０２の半導体装置の順方向及び逆方向
のオン特性を示す図

【図１０５】同実施の形態における順方向のオン状態に
おけるキャリア分布を示す図

【図１０６】同実施の形態における逆方向のオン状態に
おけるキャリア分布を示す図

【図１０７】本発明の第５６の実施形態に係る半導体装
置の構成を示す断面図

【図１０８】本発明の第５７の実施形態に係る半導体装
置の構成を示す断面図

【図１０９】本発明の第５８の実施形態に係る半導体装
置の構成を示す断面図

【図１１０】本発明の第５９の実施形態に係る半導体装
置の構成を示す断面図

【図１１１】従来のトレンチ構造を有するパワーＭＯＳ
ＦＥＴの構成を示す断面図

【図１１２】従来のＩＧＢＴの構成を示す断面図

【図１１３】従来のＩＧＢＴ及びパワーＭＯＳＦＥＴの
電流−電圧特性図

【図１１４】従来の静電誘導サイリスタの構成を示す断
面図

【図１１５】従来の静電誘導サイリスタの主キャリア流
路に沿ったポテンシャル分布を示す図

【図１１６】従来のｎｐｎ型のパワートランジスタの構
成を示す断面図

【図１１７】従来のｎｐｎ型のパワートランジスタのキ
ャリアの流れを示す図

【図１１８】一般的なインバータ回路を示す回路図

【図１１９】一般的なインバータ回路の動作を説明する
ためのタイムチャート

【図１２０】一般的なインバータ回路の動作を説明する
ためのタイムチャート

【図１２１】一般的なインバータ回路のＰＷＭ制御され
た出力電圧波形を示すタイムチャート

【符号の説明】

１，５２，８２…ｎ+ 型ドレイン層 ２，５１，８１…ｎ- 型ベース層 ３，８３…ｐ型ベース層 ４，５６，８４…ｎ+ 型ソース層 ５，３１，５３，６３，９２ａ，９３ｂ…溝 ６，３２，３５，５４，６４，６７，８５，１０２，１
０５…絶縁膜 ７，５５，８６…第１のゲート電極 ８，５８，８９…ドレイン電極 ９，５９，９０…ソース電極 ２０，５７，８７…ｐ+ 型インジェクション層 ２１，６０，８８，１０６…第２のゲート電極 ３３，６５…埋込み電極 ３４，６６…接続経路 ４１，７１…ｎ+ 型バッファ層 ６１，６２…絶縁層 ９２，９３…障壁層 ９４…ゲート駆動回路 ９５…判定回路 １０１…ダイオード １０３…ゲート電極 １０４，１０８…ｎ型層 １０７…電極 １０９…ｐ型層 １１０…検知電極 Ｒ，９１…抵抗 Ｇ，Ｇ１，Ｇ２…端子 Ｔ１…第１の溝間領域 Ｔ２…第２の溝間領域 ｅ…電子 ｈ…正孔 Ｗ…トレンチ間隔 Ｔｄ…トレンチ深さ

Claims (9)

【特許請求の範囲】
1. 【請求項１】高抵抗の第１導電型ベース層と、 前記第１導電型ベース層の一方の表面に形成された第１
   導電型ドレイン層と、 前記第１導電型ベース層の他方の表面に形成された第１
   導電型ソース層と、 前記第１導電型ベース層の他方の表面で前記第１導電型
   ソース層とは異なる領域に形成された第２導電型インジ
   ェクション層と、 前記第１導電型ベース層の他方の表面の前記第１導電型
   ソース層と前記第２導電型インジェクション層との間に
   形成された障壁層と、 前記第１導電型ドレイン層に形成された第１の主電極
   と、 前記第１導電型ソース層に形成された第２の主電極と、 前記第２導電型インジェクション層に形成されたゲート
   電極とを備えたことを特徴とする半導体装置。
2. 【請求項２】高抵抗の第１導電型ベース層と、 前記第１導電型ベース層の一方の表面に形成された第１
   導電型ドレイン層と、 前記第１導電型ベース層の他方の表面に形成された第１
   導電型ソース層と、 前記第１導電型ベース層の他方の表面の前記第１導電型
   ソース層とは異なる領域に形成された第２導電型インジ
   ェクション層と、 前記第１導電型ベース層の他方の表面で前記第１導電型
   ソース層と前記第２導電型インジェクション層との間に
   形成された溝と、 前記第１導電型ドレイン層に形成された第１の主電極
   と、 前記第１導電型ソース層に形成された第２の主電極と、 前記第２導電型インジェクション層に形成されたゲート
   電極とを備えたことを特徴とする半導体装置。
3. 【請求項３】高抵抗の第１導電型ベース層と、 前記第１導電型ベース層の一方の表面に形成された第１
   導電型ドレイン層と、 前記第１導電型ベース層の他方の表面に形成された第２
   導電型ベース層と、 前記第２導電型ベース層の表面に形成された第１導電型
   ソース層と、 前記第１導電型ベース層の他方の表面の前記第２導電型
   ベース層とは異なる領域に形成された第２導電型インジ
   ェクション層と、 前記第１導電型ベース層の他方の表面で前記第２導電型
   ベース層と前記第２導電型インジェクション層との間に
   かつ前記第１導電型ソース層の表面から前記第２導電型
   ベース層を貫通して前記第１導電型ベース層の途中の深
   さまで形成され、前記第２導電型インジェクション層と
   前記第１導電型ソース層との間のキャリアの障壁となる
   トレンチ溝と、 前記溝内に絶縁膜を介して埋込み形成された第１のゲー
   ト電極と、 前記第１導電型ドレイン層に形成された第１の主電極
   と、 前記第１導電型ソース層に形成された第２の主電極と、 前記第２導電型インジェクション層に形成された第２の
   ゲート電極とを備えたことを特徴とする半導体装置。
4. 【請求項４】高抵抗の第１導電型ベース層と、 前記第１導電型ベース層の一方の表面に形成された第１
   導電型ドレイン層と、 前記第１導電型ベース層の他方の表面に形成された第１
   導電型ソース層と、 前記第１導電型ベース層の他方の表面の前記第１導電型
   ソース層とは異なる領域に形成された第２導電型インジ
   ェクション層と、 前記第１導電型ベース層の他方の表面で前記第１導電型
   ソース層と前記第２導電型インジェクション層との間に
   前記第１導電型ベース層の途中の深さまで少なくとも前
   記第１導電型ソース層を挟むように形成され、前記第２
   導電型インジェクション層と前記第１導電型ソース層と
   の間のキャリアの障壁となるトレンチ溝と、 前記溝内に絶縁膜を介して埋込み形成された第１のゲー
   ト電極と、 前記第１導電型ドレイン層に形成された第１の主電極
   と、 前記第１導電型ソース層に形成された第２の主電極と、 前記第２導電型インジェクション層に形成された第２の
   ゲート電極とを備えたことを特徴とする半導体装置。
5. 【請求項５】 請求項３又は請求項４に記載の半導体装
   置において、 前記第１及び第２のゲート電極は、互いに電気的に接続
   されていることを特徴とする半導体装置。
6. 【請求項６】高抵抗の第１導電型ベース層と、 前記第１導電型ベース層の一方の表面に形成された第１
   導電型ドレイン層と、 前記第１導電型ベース層の他方の表面に形成された第２
   導電型ベース層と、 前記第２導電型ベース層の表面に形成された第１導電型
   ソース層と、 前記第１導電型ベース層と前記第１導電型ソース層との
   間の前記第２導電型ベース層にゲート絶縁膜を介して設
   けられた第１のゲート電極と、 前記第１導電型ベース層の他方の表面で前記第２導電型
   ベース層から所定距離離れて形成された第２導電型イン
   ジェクション層と、 前記第１導電型ドレイン層に形成された第１の主電極
   と、 前記第１導電型ソース層に形成された第２の主電極と、 前記第２導電型インジェクション層に形成された第２の
   ゲート電極とを備えたことを特徴とする半導体装置。
7. 【請求項７】 請求項６に記載の半導体装置において、 前記第１のゲート電極は、前記第１導電型ソース層の表
   面から前記第２導電型ベース層を貫通して前記第１導電
   型ベース層の途中の深さまで形成された溝内に、前記ゲ
   ート絶縁膜を介して埋込み形成されたことを特徴とする
   半導体装置。
8. 【請求項８】 請求項６に記載の半導体装置において、 前記第１のゲート電極は、前記第１導電型ソース層と前
   記第２導電型インジェクション層との間の前記第２導電
   型ベース層及び第１導電型ベース層上にゲート絶縁膜を
   介して設けられたことを特徴とする半導体装置。
9. 【請求項９】高抵抗の第１導電型ベース層と、 前記第１導電型ベース層の一方の表面に形成された第１
   導電型ドレイン層と、 前記第１導電型ベース層の他方の表面に形成された第２
   導電型べ一ス層と、 前記第２導電型ベース層の表面に形成された第１導電型
   ソース層と、 前記第１導電型ベース層の他方の表面の前記第２導電型
   ベース層とは異なる領域に形成された第１の第２導電型
   インジェクション層と、 前記第１導電型ベース層の他方の表面の前記第１の第２
   導電型インジェクション層とは異なる領域に形成された
   第２の第２導電型インジェクション層と、 前記第１導電型ドレイン層に形成された第１の主電極
   と、 前記第１導電型ソース層に形成された第２の主電極と、 前記第１の第２導電型インジェクション層に形成された
   第１のゲート電極と、 前記第２の第２導電型インジェクション層に形成された
   第２のゲート電極と、 前記第１の主電極と前記第２のゲート電極との間に挿入
   されたダイオード又はＭＯＳＦＥＴとを備えたことを特
   徴とする半導体装置。