JPH10256832A

JPH10256832A - 発振回路

Info

Publication number: JPH10256832A
Application number: JP9070831A
Authority: JP
Inventors: Hiroshi Asazawa; 博浅沢
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-03-07
Filing date: 1997-03-07
Publication date: 1998-09-25
Anticipated expiration: 2017-03-07
Also published as: JP3104637B2

Abstract

(57)【要約】【課題】ＭＯＳインバータを用いた発振回路を低電圧動
作可能とする。かつ、定常電流の発生を極力抑えて、低
消費電力化をはかる発振回路の提供。【解決手段】第１導電型の駆動用の第１のＭＯＳＦＥＴ
と第１の負荷素子とを備えた第１のインバータの入出力
間に帰還抵抗を有する増幅回路と、増幅回路の入出力端
に接続された共振回路と、増幅回路の出力をゲート入力
とする第１導電型の駆動用の第２のＭＯＳＦＥＴと第２
の負荷素子とを備えた第２のインバータと、第２のＭＯ
ＳＦＥＴと並列形態に配置された第１導電型の第３のＭ
ＯＳＦＥＴと、第２のＭＯＳＦＥＴ、及び第３のＭＯＳ
ＦＥＴに流れる電流とそれぞれ略同一の電流値が流れる
ように接続された第１導電型の第４のＭＯＳＦＥＴ、及
び第２導電型の第５のＭＯＳＦＥＴと、を含み、第４の
ＭＯＳＦＥＴと第５のＭＯＳＦＥＴの接続点より出力を
取り出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発振回路に関し、
特に、１Ｖ程度の低電圧かつ低消費電流で動作する発振
回路及び該発振回路を構成する増幅回路に関する。

【０００２】

【従来の技術】ＣＭＯＳインバータを用いた従来の発振
回路の構成を図５に示す（特開平６−７７７３１号公報
の図４参照）。図５において、１１は入出力端が帰還抵
抗Ｒｆで接続されたＣＭＯＳインバータによる増幅回
路、１３はＣＭＯＳインバータ、２１は、増幅回路１１
の入出力端間に接続されるクリスタルと、該入出力端と
接地間に接続されたコンデンサとからなる共振回路であ
る。

【０００３】より一般的に、インバータを、論理記号で
表した従来の発振回路を図８に示す（例えば特開平４−
２００００９号公報の第１５図が参照される）。

【０００４】また、図８のインバータを、例えば文献
（柳井久義、永田穣著、改訂集積回路工学（２）、回
路技術編、コロナ社、第ｌ２８頁、図１１．５）等に示
される抵抗負荷のＭＯＳインバータに置き換えた発振回
路を、図６に示す。

【０００５】さらに、図６の負荷抵抗Ｒ1、Ｒ2を、ＭＯ
ＳＦＥＴのオン抵抗により代用したＭＯＳインバータを
用いた発振回路を、図７に示す。すなわち、図７では、
ゲートが接地電位とされたＰｃｈＭＯＳＦＥＴ（電界効
果トランジスタ）ＭＰ１、ＭＰ２のオン抵抗をインバー
タの負荷抵抗としている。

【０００６】図５乃至図７に示した発振回路は、インバ
ータの回路構成が異なるだけで、その論理構成を示す
と、いずれも図８（ａ）に示すものとなる。従って、以
下では、図８を参照して、従来の発振回路について説明
する。

【０００７】図８（ａ）を参照して、インバータＩＮＶ
の入力を自己バイアスするための帰還抵抗Ｒｆは、図８
（ｂ）に示すＦＥＴのオン抵抗を用いたＣＭＯＳアナロ
グスイッチ（「トランスファーゲート」ともいう）に置
き換えることも可能である。また、クリスタルとコンデ
ンサによる共振回路２１は、コイルとコンデンサに置き
換えることもできる。

【０００８】さらに、図５乃至図８の共振回路２１を除
去すると増幅回路の回路構成となり増幅回路の場合、信
号が外部から入力されることを除けば、動作は基本的に
同じであるので、以下では、発振回路を例に説明をす
る。

【０００９】ＭＯＳインバータを用いた従来の発振回路
は、図８（ａ）に示すように、インバータＩＮＶの入出
力にＤＣ帰還をかけて構成される増幅回路１１の入出力
端に、クリスタルを接続し、入出力端とＧＮＤ間にそれ
ぞれコンデンサを接続して構成されている。発振回路
は、クリスタルが誘導性に見える周波数で発振する。

【００１０】

【発明が解決しようとする課題】上記した従来の回路
は、下記記載の問題点を有している。

【００１１】（１）まず、図５に示した従来のＣＭＯＳ
発振回路の問題点は、低電圧で動作しない、ということ
である。

【００１２】その理由は、帰還抵抗により、ＮｃｈＭＯ
ＳＦＥＴＭＮ１とＰｃｈＭＯＳＦＥＴＭＰ１の電流
が等しくなるようにＤＣ動作点が設定されるため、電源
電圧ＶＤＤは、ＶＤＤ≧Ｖｇｐ＋Ｖｇｎとなっていることが必要だからである。ここで、Ｖｇ
ｐ、ＶｇｎはそれぞれＰｃｈＭＯＳＦＥＴ、ＮｃｈＭＯ
ＳＦＥＴのゲート・ソース間電圧である。

【００１３】（２）次に、図６に示した抵抗を負荷とし
た従来のＮＭＯＳ発振回路、および図７に示したＰｃｈ
ＭＯＳＦＥＴを負荷とした従来のＮＭＯＳ発振回路の問
題点は、消費電流が多いという、ことである。

【００１４】その理由は、これらの従来のＮＭＯＳ発振
回路において、電源電圧ＶＤＤは、ＶＤＤ≧Ｖｇｎであ
れば良いため、低電圧動作には向いてはいるが、Ｎｃｈ
ＭＯＳＦＥＴがオンしている場合には、負荷抵抗あるい
はＰｃｈＭＯＳＦＥＴのオン抵抗で決まる電流が流れ
る、ためである。

【００１５】また、ＮＭＯＳインバータとＣＭＯＳイン
バータは、動作ＤＣレベルが異なるため、ダイレクトに
接続することはできないため、図６、及び図７に示した
インバータの後段にも、同じ回路構成のインバータを何
段か接続する必要があり、これらのインバータにも、上
記と同様の理由で、電流が流れるため、消費電流が増大
することになる。

【００１６】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、上記した従来回
路に比べてさらに低電圧動作をし、かつ消費電流も小さ
い発振回路を提供することにある。

【００１７】

【課題を解決するための手段】前記目的を達成するた
め、本発明の発振回路は、駆動用ＭＯＳＦＥＴと負荷素
子からなるインバータの入出力間に帰還抵抗を有する増
幅回路と、前記増幅回路の入出力端に接続された共振回
路と、前記増幅回路の出力信号を電流に変換する第１の
手段と、前記第１の回路手段によって変換された電流を
一定の電流から差し引いた電流を生成する第２の手段
と、高位側電源と低位側電源間に直列形態に接続され接
続点から出力が取り出される互いに逆導電型の第１のＭ
ＯＳＦＥＴ及び第２のＭＯＳＦＥＴを備え、前記第１の
ＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴには、それぞれ前
記第１、第２の手段により生成された電流と略同一の電
流値が流れる、ように構成されてなることを特徴とす
る。

【００１８】

【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明の発振回路は、その実施の
形態において、抵抗あるいはＦＥＴを負荷とするＭＯＳ
ＦＥＴよりなるインバータに抵抗素子にて帰還をかけて
ＤＣバイアス点を定めた増幅回路（例えば図１の１１）
と、この増幅回路の入出力端に接続した共振回路（図１
の２１）と、増幅回路の出力信号を電流に変換する第１
の回路手段（例えば図１の２）と、前記第１の回路手段
によって変換された電流を一定の電流から差し引いた電
流を生成する第２の回路手段（例えば図１の３、９）
と、高位側電源と低位側電源間に直列形態に接続され、
接続点から出力が取り出される互いに逆導電型の第１の
ＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴ（例えば図１の
４、５）と、を備え、第１のＭＯＳＦＥＴ（例えば図１
の４）及び第２のＭＯＳＦＥＴ（例えば図１の５）に
は、それぞれ第１、第２の回路手段により生成された電
流と略同一の電流値が流れる、ように接続されている。

【００１９】上記のように構成されてなる本発明の実施
の形態において、上記第１の回路手段と、上記第２の回
路手段に流れる電流は、コンプリメンタリに作用する。
すなわち、上記第１の回路手段の電流が増加すると、上
記第２の回路手段の電流は減少し、逆に、上記第１の回
路手段の電流が減少すると、上記第２の回路手段の電流
は増加する。これら第１、第２の回路手段のいずれか
と、カレントミラーをなし、ドレインが互いに接続され
た互いに逆導電型のＭＯＳＦＥＴ（例えば図１の４、
５）は、電流が互いにコンプリメンタリに変化する。す
なわち、これらのＭＯＳＦＥＴ（図１の４、５）は、Ｃ
ＭＯＳインバータとして作用するので、次段に接続され
るＣＭＯＳインバータ（例えば図１の１３）が動作可能
なハイ／ローの信号レベルが、これらのＭＯＳＦＥＴ
（図１の４、５）の共通接続点から出力される。

【００２０】より詳細には、本発明の発振回路は、好ま
しい実施の形態において、第１導電型の駆動用の第１の
ＭＯＳＦＥＴ（例えば図１〜図４の符号１参照）と第１
の負荷素子（図１〜図４の符号８参照）とを備えた第１
のインバータの入出力間に帰還抵抗（図１のＲｆ）を有
する増幅回路（図１〜図４の符号１１参照）と、この増
幅回路の入出力端に接続された共振回路（図１〜図４の
符号２１参照）と、増幅回路の出力をゲート入力とする
第１導電型の駆動用の第２のＭＯＳＦＥＴ（図１〜図４
の符号２参照）と第２の負荷素子（図１〜図４の符号９
参照）とを備えた第２のインバータと、第２のＭＯＳＦ
ＥＴと並列形態に配置された第１導電型の第３のＭＯＳ
ＦＥＴ（図１〜図４の符号３参照）と、第２のＭＯＳＦ
ＥＴ、及び第３のＭＯＳＦＥＴに流れる電流とそれぞれ
略同一の電流値が流れるように接続された第１導電型の
第４のＭＯＳＦＥＴ（図１〜図４の符号４参照）、及び
第２導電型の第５のＭＯＳＦＥＴ（図１〜図４の符号５
参照）と、を含み、第４のＭＯＳＦＥＴと第５のＭＯＳ
ＦＥＴの接続点より出力を取り出し、次段のＣＭＯＳイ
ンバータ（図１〜図４の符号１３参照）の入力としてい
る。

【００２１】本発明の実施の形態においては、第３のＭ
ＯＳＦＥＴ（図１〜図４の符号３参照）を入力段トラン
ジスタとしてなる第１のカレントミラー回路の出力段ト
ランジスタを構成する第１導電型の第６のＭＯＳＦＥＴ
（図１〜図４の符号６参照）と、第５のＭＯＳＦＥＴを
出力段トランジスタとしてなる第２のカレントミラー回
路の入力段トランジスタを構成する第２導電型の第７の
ＭＯＳＦＥＴ（図１〜図４の符号７参照）を備え、第１
のカレントミラー回路の電流出力端と第２のカレントミ
ラー回路の電流入力端とを接続した構成とされている。
また、第４のＭＯＳＦＥＴ（図１〜図４の符号４参照）
のゲートは第２のＭＯＳＦＥＴのゲートと共通接続され
ている。

【００２２】なお、本発明においては、上記した実施の
形態において、共振回路を除いて増幅回路として用いる
ようにしてもよく、本発明はこのように構成されてなる
増幅回路を含むものである。

【００２３】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。

【００２４】図１は、本発明の第１の実施例１の発振回
路の回路構成を示す図である。図１を参照すると、本実
施例の発振回路は、ＰｃｈＭＯＳＦＥＴ８を負荷とする
ＮｃｈＭＯＳＦＥＴｌよりなるＮＭＯＳインバータを帰
還抵抗Ｒｆで自己バイアスした増幅回路１１の入出力端
に、たとえばクリスタルとコンデンサよりなる共振素子
２１を接続した発振段と、この発振段の後段に配置され
負荷素子９と共にＮＭＯＳインバータ１２を構成するＮ
ｃｈＭＯＳＦＥＴ２のドレインに、ゲート及びドレイン
が接続されたＮｃｈＭＯＳＦＥＴ３と、ＮｃｈＭＯＳＦ
ＥＴ３と第１のカレントミラーを構成するＮｃｈＭＯＳ
ＦＥＴ６と、ゲート及びドレインがＮｃｈＭＯＳＦＥＴ
６のドレインに接続されたＰｃｈＭＯＳＦＥＴ７と、Ｐ
ｃｈＭＯＳＦＥＴ７と第２のカレントミラーを構成する
ＰｃｈＭＯＳＦＥＴ５と、ＰｃｈＭＯＳＦＥＴ５とドレ
イン同志を接続したＮｃｈＭＯＳＦＥＴ４と、ＰｃｈＭ
ＯＳＦＥＴ５とＮｃｈＭＯＳＦＥＴ４のドレインの接続
点を入力とするＣＭＯＳインバータ１３と、を備えて構
成されている。

【００２５】増幅回路１１が共振回路２１により発振す
ると、増幅回路１１の出力端にゲートが接続されたＮｃ
ｈＭＯＳＦＥＴ２の電流が増減する。この時、ＮｃｈＭ
ＯＳＦＥＴ２と並列に接続されたダイオード構成のＮｃ
ｈＭＯＳＦＥＴ３に流れる電流が、ＮｃｈＭＯＳＦＥＴ
２の電流とは逆に増減する。すなわち、ＮｃｈＭＯＳＦ
ＥＴ２に流れる電流が増大する時、ＮｃｈＭＯＳＦＥＴ
３に流れる電流は減少し、ＮｃｈＭＯＳＦＥＴ２に流れ
る電流が減少する時、ＮｃｈＭＯＳＦＥＴ３に流れる電
流は増大する。

【００２６】これは、ＮｃｈＭＯＳＦＥＴ２、３のドレ
インと電源の間に負荷抵抗あるいは負荷ＦＥＴ９があ
り、これが定電流源の役割を果たすためである。

【００２７】ＮｃｈＭＯＳＦＥＴ３と第１のカレントミ
ラーをなすように接続されたＮｃｈＭＯＳＦＥＴ６に
は、ＮｃｈＭＯＳＦＥＴ３に流れる電流と等しい電流が
流れ、この電流は、ＰｃｈＭＯＳＦＥＴ７、５からなる
第２のカレントミラーにより折り返される。このため、
ＰｃｈＭＯＳＦＥＴ５の電流の電流値はＮｃｈＭＯＳＦ
ＥＴ３に流れる電流の電流値と等しく、ＮｃｈＭＯＳＦ
ＥＴ２、したがってＮｃｈＭＯＳＦＥＴ２とゲートを共
通接続したＮｃｈＭＯＳＦＥＴ４に流れる電流とコンプ
リメンタリに変化する。すなわち、ＮｃｈＭＯＳＦＥＴ
４の電流が増加したときは、ＰｃｈＭＯＳＦＥＴ５の電
流は減少し、ＮｃｈＭＯＳＦＥＴ４の電流が減少したと
きはＰｃｈＭＯＳＦＥＴ５の電流は増加する。

【００２８】ドレインが互いに接続されたこれらＭＯＳ
ＦＥＴ４、５はＣＭＯＳインバータと同じ動作をするの
で、次段のＣＭＯＳインバータ１３が動作可能なハイ／
ローの信号レベルがＭＯＳＦＥＴ４、５のドレインより
伝達される。

【００２９】そして、この段（ＭＯＳＦＥＴ４、５）で
は、信号レベルは大きくなっているので、その後段のＣ
ＭＯＳインバータの貫通電流をなくすことができ、ＣＭ
ＯＳインバータ１３は低電圧動作が可能であり、例えば
電源電圧ＶＤＤが少なくとも、ＶＤＤ＞ＶｇｐかつＶＤ
Ｄ＞Ｖｇｎの条件は満たしている必要はあるが、ＶＤＤ
≧Ｖｇｐ＋Ｖｇｎの条件を満たしていなくても、動作す
る。

【００３０】図２は、本発明の第２の実施例の回路構成
を示す図である。図２を参照すると、本実施例と、図１
に示した前記第１の実施例との相違点は、増幅回路１１
とインバータ１２の負荷９がＰｃｈＭＯＳＦＥＴではな
く、抵抗で構成されている点である。動作は、前記第１
の実施例と同様であるため、その説明は省略する。

【００３１】図３は、本発明の第３の実施例の構成を示
す図である。図３を参照すると、本実施例において、増
幅回路１１と、増幅回路１１の次段に設けられるインバ
ータ１２の駆動ＦＥＴ１、２に、ＮｃｈＭＯＳＦＥＴで
はなくＰｃｈＭＯＳＦＥＴを用いており、これに伴い電
源に、負の電圧を印加する点が、図１に示した前記第１
の実施例と相違している。また、第１のカレントミラー
を構成するＭＯＳＦＥＴ３、６はＰｃｈＭＯＳＦＥＴ、
第２のカレントミラーを構成するＭＯＳＦＥＴ７、５は
ＮｃｈＭＯＳＦＥＴからなり、ＦＥＴ５はＮｃｈＦＥ
Ｔ、ＦＥＴ４はＰｃｈＦＥＴからなる。なお、本実施例
の動作は、電源の極性が相違するだけで、前記第１の実
施例と同様であるため、その説明は省略する。

【００３２】図４は、本発明の第４の実施例の構成を示
す図である。図４を参照すると、本実施例においては、
増幅回路１１とインバータ１２の駆動ＦＥＴ１、２に、
ＰｃｈＭＯＳＦＥＴを用いており、これに伴い、電源に
負の電圧を印加する点が、図２に示した前記第２の実施
例と相違している。なお、本実施例の動作は、電源の極
性が相違するだけで、前記第２の実施例と同様であるた
め、その説明は省略する。

【００３３】図３、図４に示した上記実施例の回路構成
は、増幅回路１１、インバータ１２の駆動用ＦＥＴに、
ＰｃｈＭＯＳＦＥＴを用いており、ＮｃｈＭＯＳＦＥＴ
よりもＰｃｈＭＯＳＦＥＴの方がしきい値電圧Ｖｔ、す
なわちＭＯＳＦＥＴのオンする電圧を低くできるとき
に、回路の電源電圧をより低電圧加化できる。

【００３４】また図１乃至図４に示した回路において、
増幅回路１１の入力に自己バイアスを供給するための帰
還抵抗Ｒｆは、図８（ｂ）に示したアナログスイッチの
オン抵抗によっても実現することもできる。

【００３５】また、図１、及び図３に示した前記第１、
第３の実施例において、増幅回路１１の負荷８、インバ
ータ１２の負荷９を構成するＰｃｈＭＯＳＦＥＴあるい
はＮｃｈＭＯＳＦＥＴのゲートは、グランド端子に接続
されているが、これらは他のバイアス供給手段に接続し
てもよい。

【００３６】さらに、以上は発振回路について動作を説
明したが、これらを増幅回路として用いる場合、図１な
いし図４において、共振回路２１を除去し増幅回路１１
の入力に信号を印加することで、これらは増幅回路とし
て動作する。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。

【００３８】（１）本発明の第１の効果は、消費電流を
低減することができる、ということである。

【００３９】その理由は、本発明においては、増幅回路
の次段のインバータの駆動用ＦＥＴに並置され電流がコ
ンプリメンタリに変化するＦＥＴとカレントミラーを構
成したＮｃｈＭＯＳＦＥＴ、ＰｃｈＭＯＳＦＥＴのドレ
インを互いに接続することにより、ＣＭＯＳインバータ
のように動作させ、その後段のＣＭＯＳインバータに貫
通電流が流れることを抑止する、ことができるためであ
る。

【００４０】（２）本発明の第２の効果は、より低い電
源電圧まで動作することができる、ということである。

【００４１】その理由は、本発明においては、小信号で
動作する増幅回路、インバータの部分に、抵抗あるいは
ＰｃｈＭＯＳＦＥＴを負荷とするＮＭＯＳ、または抵抗
あるいはＮｃｈＭＯＳＦＥＴを負荷とするＰＭＯＳを用
いているからである。このため、電源電圧がＶＤＤ≧Ｖ
ｇｐあるいは、ＶＤＤ≧Ｖｇｎであれば回路は動作し、
ＣＭＯＳのように必ずしも電源電圧がＶＤＤ≧Ｖｇｐ＋
Ｖｇｎとなっている必要はないからである。

【００４２】なお、本発明において、発振回路から共振
回路を除いて増幅回路として用いる場合にも、上記
（１）、（２）の効果は同様にして得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明するための図であ
る。

【図２】本発明の第２の実施例を説明するための図であ
る。

【図３】本発明の第３の実施例を説明するための図であ
る。

【図４】本発明の第４の実施例を説明するための図であ
る。

【図５】従来の発振回路の回路構成の一例を示す図であ
る。

【図６】従来の発振回路の回路構成の別の例を示す図で
ある。

【図７】従来の発振回路の回路構成のさらに別の例を示
す図である。

【図８】従来の発振回路の構成を示すブロック図であ
る。

【符号の説明】

１〜５トランジスタ８、９負荷素子１１増幅回路１２、１３インバータ２１共振回路ＭＰ１、ＭＰ２ＰｃｈＭＯＳＦＥＴＭＮ１、ＭＮ２ＮｃｈＭＯＳＦＥＴＲｆ帰還抵抗

Claims

【特許請求の範囲】

【請求項１】駆動用ＭＯＳＦＥＴと負荷素子からなるイ
ンバータの入出力間に帰還抵抗を有する増幅回路と、前記増幅回路の入出力端に接続された共振回路と、前記増幅回路の出力信号を電流に変換する第１の手段
と、前記第１の手段によって変換された電流を一定の電流か
ら差し引いた電流を生成する第２の手段と、高位側電源と低位側電源間に直列形態に接続され互いに
逆導電型の第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴ
と、を備え、前記第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴには、
それぞれ、前記第１、第２の手段により生成された電流
と略同一の電流値が流れる、ように構成され、前記第１
のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴの接続点から出
力が取り出される、ことを特徴とする発振回路。
【請求項２】第１導電型の駆動用の第１のＭＯＳＦＥＴ
と第１の負荷素子とを備えた第１のインバータの入出力
間に帰還抵抗を有する増幅回路と、前記増幅回路の入出力端に接続された共振回路と、前記増幅回路の出力をゲート入力とする第１導電型の駆
動用の第２のＭＯＳＦＥＴと第２の負荷素子とを備えた
第２のインバータと、前記第２のＭＯＳＦＥＴと並列形態に配置された第１導
電型の第３のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴ、及び前記第３のＭＯＳＦＥＴ
に流れる電流とそれぞれ略同一の電流値が流れるように
接続された第１導電型の第４のＭＯＳＦＥＴ、及び第２
導電型の第５のＭＯＳＦＥＴと、を含み、前記第４のＭＯＳＦＥＴと前記第５のＭＯＳＦＥＴの接
続点より出力を取り出す、ことを特徴とする発振回路。
【請求項３】前記第３のＭＯＳＦＥＴを入力段トランジ
スタとしてなる第１のカレントミラー回路の出力段トラ
ンジスタを構成する第１導電型の第６のＭＯＳＦＥＴ
と、前記第５のＭＯＳＦＥＴを出力段トランジスタとしてな
る第２のカレントミラー回路の入力段トランジスタを構
成する第２導電型の第７のＭＯＳＦＥＴを備え、前記第１のカレントミラー回路の電流出力端と前記第２
のカレントミラー回路の電流入力端とを接続した、こと
を特徴とする請求項２記載の発振回路。
【請求項４】前記第４のＭＯＳＦＥＴのゲートが前記第
２のＭＯＳＦＥＴのゲートと共通接続されたことを特徴
とする請求項２又は３記載の発振回路。
【請求項５】前記第１導電型ＭＯＳＦＥＴがＮチャネル
ＭＯＳＦＥＴ、前記第２導電型ＭＯＳＦＥＴがＰチャネ
ルＭＯＳＦＥＴであることを特徴とする請求項２から４
のいずれか一に記載の発振回路。
【請求項６】前記第１導電型ＭＯＳＦＥＴがＰチャネル
ＭＯＳＦＥＴ、前記第２導電型ＭＯＳＦＥＴがＮチャネ
ルＭＯＳＦＥＴである、ことを特徴とする請求項２から
４のいずれか一に記載の発振回路。
【請求項７】前記増幅回路の前記第１の負荷素子、及び
／又は、前記第２のインバータの前記第２の負荷素子
が、ゲートがＧＮＤに接続されたＰチャネルＭＯＳＦＥ
Ｔで構成されていることを特徴とする請求項２又は３記
載の発振回路。
【請求項８】前記増幅回路の前記第１の負荷素子、及び
／又は、前記第２のインバータの前記第２の負荷素子
が、ゲートがバイアス供給手段に接続されたＰチャネル
ＭＯＳＦＥＴで構成されていることを特徴とする請求項
２又は３記載の発振回路。
【請求項９】前記増幅回路の前記第１の負荷素子、及び
／又は、前記第２のインバータの前記第２の負荷素子
が、抵抗で構成されていることを特徴とする請求項２又
は３記載の発振回路。
【請求項１０】請求項１から９のいずれか一に記載の発
振回路において、前記増幅回路の入出力端に接続された
共振回路を除いて構成され、前記増幅回路の入力端には
入力信号を供給するようにしてなる増幅回路。