JPH10256907A

JPH10256907A - 基準パルス発生回路

Info

Publication number: JPH10256907A
Application number: JP9074506A
Authority: JP
Inventors: Shinya Sumiyoshi; 信哉住吉
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1997-03-11
Filing date: 1997-03-11
Publication date: 1998-09-25
Anticipated expiration: 2017-03-11
Also published as: JP3783072B2

Abstract

(57)【要約】【課題】低電圧駆動でも、高い周波数のクロックを容易
に得ることができる基準パルス発生回路を提供すること
にある。【解決手段】インバータを奇数段従属接続して出力を入
力に帰還することで発振し、外部からの制御信号に応じ
て発振周波数が設定される発振回路と、この発振回路を
含めたＰＬＬループにより制御信号を発生する制御信号
発生回路と、奇数段の任意のインバータの出力とこれの
次の段のインバータの出力とを受けてこれら出力の位相
差に対応する出力を発生する奇数段と同じ数の第１の論
理回路と、この同じ数の第１の論理回路の出力の論理和
の出力を基準パルス出力として発生する第２の論理回路
とを備えるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、基準パルス発生
回路に関し、詳しくは、ＰＬＬループによる低電圧駆動
の電圧制御発振回路（ＶＣＯ）により奇数倍のクロック
を発生することが容易な基準パルス発生回路に関する。

【０００２】

【従来の技術】従来、パーソナルコンピュータのクロッ
クの発生は、ＩＣに内蔵される形でＰＬＬ制御ループに
設けられたＶＣＯにより発生することが行われている。
このＶＣＯを有するクロック発生回路の一例を図３に示
す。図において、１は、ＩＣの内部に設けられたＶＣＯ
によるクロック発生回路であって、発振周波数制御回路
２と、リング発振器３、１／Ｍ分周回路１０、位相比較
回路１１、ローパスフィルタ１２、１／Ｎ分周回路１３
等から構成されている。なお、８ａは、ＶＣＯ１の制御
電圧端子であり、８ｂは、そのクロック出力端子であ
る。ここで、位相比較回路１１は、周波数ｆinを持つ入
力信号を１／Ｍ分周回路１０を介して受ける一方、ＶＣ
Ｏ１の出力を１／Ｎ分周回路１３を介して１／Ｎ分周さ
れた出力を受けてこれらの信号の位相を比較する。この
比較結果に応じた信号がローパスフィルタ１２に送出さ
れ、ここで積分された電圧値が発振周波数制御回路２に
端子８ａを介して入力される。

【０００３】この場合のＶＣＯ１のクロックの周波数ｆ
outは、ｆout＝Ｎｆin／Ｍとなる。発振周波数制御回路
２は、電圧／電流変換回路であって、入力端子８ａの制
御電圧に応じた電流値をリング発振器３に供給する。こ
れは、ゲートが接続されたｐ型のＭＯＳＦＥＴ４ａ，４
ｂからなるカレントミラー回路４と、ダイオード接続さ
れたＭＯＳＦＥＴ４ａの下流に設けられたｎ型のＭＯＳ
ＦＥＴ４ｃ、そしてＭＯＳＦＥＴ４ｂの下流に接続され
た発振回路３とからなる。なお、ＭＯＳＦＥＴ４ａ，４
ｂは、そのソース側が電源ラインＶDDに接続され、ＦＥ
Ｔ４ｃのソースは接地され、そのゲートに入力端子８ａ
を介して制御電圧信号を受ける。

【０００４】リング発振器３は、ＭＯＳＦＥＴ４ｂの出
力であるドレインから導出された電力受給ラインＶｐと
グランドＧＮＤ間に接続された３段のインバータからな
る。各インバータは、ｐ型のＭＯＳＦＥＴとｎ型のＭＯ
ＳＦＥＴとを積上げ接続したＣＭＯＳのインバータ５，
６，７であって、これらが３段カスケード接続されてそ
の出力端子８ｂ（最終段インバータ７の出力端子）が入
力側の初段インバータ５の入力端子に接続され、これに
より発振回路が形成されている。

【０００５】

【発明が解決しようとする課題】このようなクロック発
生回路にあっては、発生クロックの周波数を高くする
と、クロックの周波数ｆoutがｆout＝Ｎｆin／Ｍとなる
関係から入力側の分周率Ｍを小さく採り、一方、ＰＬＬ
ループにおける分周率Ｎを大きくしなければならず、そ
の分、制御電圧の変動が大きくなり、周波数精度が上が
らない問題がある。しかも、ＶＣＯ自体の発振周波数
は、インバータの動作時間に関係するので、素子により
決定され、高い周波数出力を得るには限界がある。その
ため、シリコン素子ではなく、特別な素子、例えば、ガ
リウム・砒素等、電子あるいはホールの移動度が高い素
子が必要になる。また、ＶＣＯにおいて、高い周波数出
力を得ると、直線性が悪い制御領域となるため、周波数
精度が低下する。その上、電力消費が大きくなり、電源
電圧を高くしなければならず、低電圧駆動が難しくな
る。

【０００６】さらに、ＳＲＡＭを初めとして各種のメモ
リや論理回路等にあっては、バス等から受けたクロック
を多数の同様な回路に分配することが必要になるが、分
配対象がパリティなどの関係から奇数になることが多
い。そのため受けたクロックを奇数クロックで分配する
ことが必要になるが、このような場合には、偶数クロッ
クに対して特別にクロックを別途生成するようなことが
行われる。しかし、このような回路では奇数のクロック
を精度よく発生することは難しい。この発明の目的は、
このような従来技術の問題点を解決するものであって、
低電圧駆動でも、高い周波数のクロックを容易に得るこ
とができる基準パルス発生回路を提供することにある。
この発明の他の目的は、入力されたクロックに対して奇
数倍クロックを発生することが容易な基準パルス発生回
路を提供することにある。

【０００７】

【課題を解決するための手段】このような目的を達成す
るこの発明の基準パルス発生回路の特徴は、インバータ
を奇数段従属接続して出力を入力に帰還することで発振
し、外部からの制御信号に応じて発振周波数が設定され
る発振回路と、この発振回路を含めたＰＬＬループによ
り制御信号を発生する制御信号発生回路と、奇数段の任
意のインバータの出力とこれの次の段のインバータの出
力とを受けてこれら出力の位相差に対応する出力を発生
する奇数段と同じ数の第１の論理回路と、この同じ数の
第１の論理回路の出力の論理和の出力を基準パルス出力
として発生する第２の論理回路とを備えるものである。

【０００８】

【発明の実施の形態】このように、いわゆるリング発振
回路でＶＣＯを構成し、その奇数段の前後各２段のイン
バータ出力を、例えば論理積により、それぞれの入出力
位相遅れ分の位相差に対応するパルス幅のパルスを基準
パルス、いわゆるクロックとして得るようにしているの
で、ＶＣＯの周波数設定は、奇数段分の１の低い周波数
でよく、かつ、直線性のよいことろで周波数の設定が可
能である。したがって、周波数精度が向上する。特に、
インバータの動作電圧を決定する電力受給ラインをボル
テージフォロアの出力にして発振回路を駆動し、ボルテ
ージフォロアの入力に周波数を制御する制御電圧信号を
入力するようにすれば、制御電圧と等しい電圧の電力供
給を発振回路に与えてその発振周波数を制御することが
できるので、低い電源電圧の回路であっても、制御電圧
信号の電圧は、電源電圧近傍までダイナミックレンジを
拡大することができ、高い周波数でＶＣＯの発振周波数
を直線性よく設定できる。その分、低電圧電源であって
も、発生クロックの周波数を高くできる。さらに、ＶＣ
Ｏが発生する基準パルスに対して奇数倍のパルスに逓倍
できることから、ＳＲＡＭ等に対して奇数倍のクロック
を分配する奇数倍クロック分配回路に適した回路を実現
できる。

【０００９】

【実施例】図１は、この発明の基準パルス発生回路を適
用した一実施例の回路図、図２は、クロック発生動作の
タイミングチャートである。なお、図３と同様な構成要
素は同一の符号で示し、説明を割愛する。図１のＶＣＯ
２０と図３のそれとの第１の相違点は、ＶＣＯの各イン
バータ５，６，７の出力とそれぞれの次段の出力とをそ
れぞれＮＡＮＤゲート２６，２７，２８に送出し、ＮＡ
ＮＤゲート２６，２７，２８の各出力をＮＯＲゲート２
９で受けてクロック出力端子３０に送出している点にあ
る。なお、これらゲート回路は、インバータ５，６，７
よりも動作速度が速い動作をする論理回路である。さら
に、この実施例では、第２の相違点として発振周波数制
御回路２が発振周波数制御回路２１に置き換えれれてい
ることである。

【００１０】まず、クロック発生動作から説明すると、
ここでは、ＮＡＮＤゲート２６，２７，２８とＮＯＲゲ
ート２９の入力が負論理有意の出力／入力になっている
ことからＮＡＮＤゲート２６，２７，２８は、出力対し
てはＡＮＤ動作をし、ＮＯＲゲート２９は、ＯＲ動作に
なる。その結果、各段の出力位相のずれ分に対応するパ
ルス幅のパルスがクロックパルスとして出力端子３０に
得られる。すなわち、ＶＣＯ２０の出力波形のパルス幅
ｔとし、インバータ５の出力波形ｔ1を図２（ａ）のと
すれば、ＶＣＯ２０の各インバータ６の出力波形ｔ2
は、その位相が出力波形ｔ1に対してｔ／３だけ遅れか
つ反転した図（ｂ）の波形になる。そして、ＶＣＯ２０
の各インバータ７の出力波形ｔ3は、出力波形ｔ2に対し
てｔ／３だけ遅れかつ反転した図（ｃ）の波形になる。

【００１１】そこで、ＮＡＮＤゲート２６の出力は
（ｄ）のようになり、ＮＡＮＤゲート２７の出力は
（ｅ）のようになる。また、ＮＡＮＤゲート２８の出力
は（ｆ）のようになり、それぞれ出力位相差分ｔ／３に
対応する狭いパルス幅のパルスＯ1，Ｏ2，Ｏ3になる。
各インバータが次に反転動作をするまでの動作時間の総
計がｔ（デューティ比５０％のときの各出力のパルス幅
に相当）であるのでそれぞれの位相差は、ｔ／３にな
る。その結果、ＮＯＲゲート２９は、これらは（ｄ），
（ｅ），（ｆ）を論理和し、かつこれらの反転のパルス
を発生する。その結果、図（ｇ）のようなパルスがクロ
ックｆoutとして出力端子３０に出力される。これによ
り、最初のＶＣＯ２０の発振パルスに対して３倍（イン
バータの従属接続段数に対応する奇数個）のパルスを得
ることができ、ＶＣＯ２０のクロックの周波数を３逓倍
することができる。

【００１２】一般に、リング発振器は、インバータを奇
数個接続して構成されるので、３倍に限らず、奇数倍に
周波数を逓倍することが可能である。しかも、この場
合、クロック周波数の精度は、ＶＣＯの元の周波数が従
来と同じ状態にあるので、元のＶＣＯの周波数精度に対
応させることができる。さらに、ＶＣＯが発生するクロ
ックに対してインバータの段数に対応する奇数倍のクロ
ックに逓倍できることから、ＳＲＡＭ等に対して奇数倍
のクロックを分配する奇数倍クロック分配回路に適した
回路になる。

【００１３】次に、発振周波数制御回路２１について説
明すると、発振周波数制御回路２１は、いわゆるＣＭＯ
Ｓ形態のボルテージフォロアであって、カレントミラー
負荷のＭＯＳＦＥＴの差動アンプ２２と、この差動アン
プの出力を受ける次段アンプ２３とからなり、次段アン
プ２３の出力端子２３ｂがリング発振器３の電力受給ラ
インＶｐに接続されている。差動アンプ２２は、差動動
作をする一対のｎ型のＭＯＳＦＥＴＱ1，Ｑ2と、これの
上流に設けられたカレントミラー負荷のｐ型のＭＯＳＦ
ＥＴＱ3，Ｑ4、そして、その下流に設けられた定電流源
２４とからなり、この定電流回路２４を介してＭＯＳＦ
ＥＴＱ1，Ｑ2の共通に接続されたソース側がグランドＧ
ＮＤに接続されている。また、負荷であるＦＥＴＱ3，
Ｑ4のソースは、電源ラインＶDDに接続されている。

【００１４】ここで、外部から周波数を制御する制御電
圧信号の入力は、ＦＥＴＱ1のゲートに接続された入力
端子２３ａになっていて、ＦＥＴＱ2のゲートは、出力
端子２３ｂに接続されて帰還が行われる。次段アンプ２
３は、電源ラインＶDD側にソースが接続されたｐ型のＭ
ＯＳＦＥＴＱ5と、これのドレインに接続され、下流に
設けれた定電流源２５とからなり、定電流源２５の他方
の端子がグランドＧＮＤに接続されている。そして、Ｆ
ＥＴＱ5のドレインは、出力端子２３ｂに接続され、そ
のゲートは、ＦＥＴＱ2のドレインに接続されている。

【００１５】このような構成のＶＣＯ２０にあっては、
発振周波数制御回路２１の出力側が入力側に帰還されて
いるので、出力電圧が入力制御電圧と等しくなり、電力
受給ラインＶｐに発生する電流値が制御電圧値に対応し
た電流値になって、リング発振器３に電力供給がなさ
れ、その周波数が制御される。このようなことからリン
グ発振器３の発振周波数が電源電圧の変動を受け難い。
また、入力端子２３ａに加えられる入力制御電圧信号
は、グランドレベルから電源ラインＶDDの電圧−Ｖsat
（ＦＥＴＱ5のソース−ドレイン間のＯＮ時における飽
和電圧）の範囲まで採ることができ、そのダイナミック
レンジが大きく採れる。したがって、電源電圧が低い場
合でも、従来よりも高い周波数で発振させることが可能
である。

【００１６】以上説明してきたが、実施例では、３段の
例を挙げているが、ＶＣＯの構成は、奇数段のインバー
タであればよいので、５段あるいは奇数のＮ段のインバ
ータにより、ＶＣＯの発振周波数に対して５倍あるいは
Ｎ倍のクロックを得ることができる。まが、実施例で
は、インバータの動作電圧を決定する電力受給ラインを
ボルテージフォロアの出力にして発振回路を駆動し、ボ
ルテージフォロアの入力に周波数を制御する制御電圧信
号を入力することにより、制御電圧と等しい電圧の電力
供給を発振回路に与えてその発振周波数を制御するよう
にしている。しかし、必ずしもこのような周波数制御の
回路構成にこの発明は限定されるものではない。なぜな
らば、各インバータの出力を論理積で取り出し、論理和
を採ることで、元のＶＣＯのクロック周波数の精度で奇
数倍のクロック周波数の出力が得られるからである。ま
た、この発明の基準パルス発生回路は、実施例のような
ＣＭＯＳのインバータ構成を主体とする回路の限定され
るものではない。また、実施例では、１段のＣＭＯＳで
１段のインバータを構成しているが、奇数段のＣＭＯＳ
のインバータの従属接続を１単位として１段のインバー
タを構成してもよいことはもちろんである。

【００１７】

【発明の効果】以上説明してきたが、この発明にあって
は、いわゆるリング発振回路でＶＣＯを構成し、その奇
数段の前後各２段のインバータのそれぞれの入出力位相
遅れ分に対応するパルス幅のパルスを基準パルス、いわ
ゆるクロックとして得るようにしているので、ＶＣＯの
周波数設定は、奇数段分の１の低い周波数でよく、か
つ、直線性のよいことろで周波数の設定が可能である。
その結果、周波数精度が向上する。特に、インバータの
動作電圧を決定する電力受給ラインをボルテージフォロ
アの出力にして発振回路を駆動し、ボルテージフォロア
の入力に周波数を制御する制御電圧信号を入力するよう
にすれば、制御電圧と等しい電圧の電力供給を発振回路
に与えてその発振周波数を制御することができるので、
低い電源電圧の回路であっても、制御電圧信号の電圧
は、電源電圧近傍までダイナミックレンジを拡大するこ
とができ、高い周波数でＶＣＯの発振周波数を直線性よ
く設定できる。

【図面の簡単な説明】

【図１】図１は、この発明の基準パルス発生回路を適用
した一実施例の回路図である。

【図２】図２は、そのクロック発生動作のタイミングチ
ャートである。

【図３】図３は、従来のＩＣ化されたＶＣＯの回路図で
ある。

【符号の説明】

１，２０…ＶＣＯ、２，２１…発振周波数制御回路、３
…リング発振器、４…カレントミラー回路、５，６，７
…インバータ、８ａ…入力端子、８ｂ…出力端子、１０
…１／Ｍ分周回路、１１…位相比較回路、１２…ローパ
スフィルタ、１３…１／Ｎ分周回路、２２…差動アン
プ、２３…次段アンプ、２４，２５…定電流源。

Claims

【特許請求の範囲】

【請求項１】インバータを奇数段従属接続して出力を入
力に帰還することで発振し、外部からの制御信号に応じ
て発振周波数が設定される発振回路と、この発振回路を
含めたＰＬＬループにより前記制御信号を発生する制御
信号発生回路と、前記奇数段の任意の前記インバータの
出力とこれの次の段の前記インバータの出力とを受けて
これら出力の位相差に対応する出力を発生する前記奇数
段と同じ数の第１の論理回路と、この同じ数の第１の論
理回路の出力の論理和の出力を基準パルス出力として発
生する第２の論理回路とを備える基準パルス発生回路。
【請求項２】各前記インバータは共通の電力受給ライン
に接続され、前記制御信号は制御電圧信号であり、この
制御電圧信号を受けてこれに応じて前記電力受給ライン
にその出力を介して電力を供給し前記発振回路の発振周
波数を制御するボルテージフォロアをさらに備え、前記
第１の論理回路は、ＮＡＮＤゲートであり、前記第２の
論理回路は、ＮＯＲゲートであって、前記制御信号発生
回路は、前記発振回路の出力を分周する分周回路と、こ
の分周回路の出力と外部からの信号との位相を比較する
位相比較回路とこの位相比較回路の出力を受けて前記制
御電圧信号を発生するローパスフィルタとからなる請求
項１記載の基準パルス発生回路。
【請求項３】前記分周回路は、１／Ｎ分周回路（ただし
Ｎは２以上の整数）であり、前記外部からの信号は、１
／Ｍ分周回路（ただしＭは２以上の整数）を介して前記
位相比較回路に供給され、前記外部からの信号が持つ周
波数のＮ／Ｍの周波数に対して奇数倍のパルスを前記基
準パルス出力として生成する請求項２記載の基準パルス
発生回路。