JPH10257094A - パケット再送方法及びパケット送受信装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来のパケット再送方法では、伝送効率が低
いという問題点があったが、本発明では、バースト誤り
が発生しても、効率よくパケットを伝送できるパケット
再送方法及びパケット送受信装置を提供する。 【解決手段】 ＣＰＵ１２が受信部１４からパケットを
再送すべき要求の入力を受けると、メモリ１５に格納さ
れているインターバルパターンを読み出して、当該パタ
ーンに従って、特定のインターバル毎に特定の回数だけ
再送すべきパケットを送信部１３を介して送信出力する
パケット再送方法及びパケット送受信装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データをパケット
として送受信するパケット送受信装置に係り、特にバー
スト誤りが発生しやすい伝送路であっても、効率よくデ
ータを伝送できるパケット再送方法及びパケット送受信
装置に関する。

【０００２】

【従来の技術】従来の無線又は有線の伝送路を用いてパ
ケットを送受信するパケット送受信装置において、伝送
路で発生する誤りを補償する技術として、誤り訂正符号
とパケット再送とが広く用いられている。

【０００３】また、パケット再送方法には、Stop-and-W
ait 方式、Go-Back-N 方式、Selective-Repeat方式、又
はこれらを組み合わせた方式があって、1995年11月発行
「パーソナル通信システムとその展開」，宮津純一郎
著，科学新聞社等の文献に詳しい。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来のパケット再送方法では、再送を要求されたパケット
を１度再送するだけであるので、再送したパケットに再
度誤りが発生するような低品質の伝送路においては、同
一のパケットを何度も再送することになって、伝送効率
が低いという問題点があった。

【０００５】かかる問題点を解決するために、特開昭６
１−４３８５０号公報には、再送を要求されたパケット
を数回連続して再送する方法が開示されている。

【０００６】しかしながら、このように同一のパケット
を連続して再送しても、低品質の伝送路においては、バ
ースト性の誤りが発生しやすいことが多く、当該連続し
て再送されたパケットが全て誤ってしまうことがあると
いう問題点があった。

【０００７】本発明は上記実情に鑑みて為されたもの
で、バースト性の誤りが発生しやすい、低品質の伝送路
においても、効率よくデータを伝送できるパケット再送
方法及びパケット送受信装置を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、パケット再送方法
において、再送すべきパケットを特定のインターバルを
おいて特定の回数だけ送信出力することを特徴としてお
り、少ない再送数でも長期間に亘って再送すべきパケッ
トが再送されることとなり、パケットを再送している間
にバースト誤りが発生しても、パケットを正常に再送で
きる可能性が増して、パケットを効率よく再送できる。

【０００９】上記従来例の問題点を解決するための請求
項２記載の発明は、パケット送受信装置において、送信
すべきパケットを格納するバッファと、前記バッファに
格納されている前記パケットのアドレスと再送のパラメ
ータとしてインターバルパターンとを格納するメモリ
と、再送の要求を受けると、前記メモリからインターバ
ルパターンを読み出して、当該インターバルパターンに
応じて特定のインターバル毎に特定の回数だけ、再送す
べきパケットを送信出力するＣＰＵとを有することを特
徴としており、少ない再送数でも長期間に亘って再送す
べきパケットが再送されることとなり、パケットを再送
している間にバースト誤りが発生しても、パケットを正
常に再送できる可能性が増して、パケットを効率よく再
送できる。

【００１０】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら説明する。本発明の実施の形態に係るパ
ケット送受信装置（本装置）及びパケット再送方法（本
方法）は、特定のインターバルをおきつつ、複数回に亘
って再送を要求されたパケットを再送するものであり、
バースト誤りが発生しやすい伝送路であっても効率よく
データを伝送できるものである。

【００１１】本装置について、図１を用いて説明する。
図１は、本装置の構成ブロック図である。本装置１は、
図１に示すように、バッファ１１と、ＣＰＵ１２と、送
信部１３と、受信部１４と、メモリ１５とから構成され
ており、送信側として動作するときと受信側として動作
するときで、動作がやや異なるので、以下それぞれに分
けて説明する。

【００１２】まず、送信側として動作するときの各部の
動作を具体的に説明すると、バッファ１１は、送信しよ
うとするデータをパケットとして格納しているものであ
る。ＣＰＵ１２は、基本的には、バッファ１１に格納さ
れているパケットのアドレスの組を送信部１３に出力
し、送信部１３にそれらのパケットを送信出力させるも
のである。

【００１３】また、ＣＰＵ１２は、受信部１４からパケ
ットを正常に受信したことを表す信号であるＡＣＫ（図
５では、「Ａ」と略記することとする）の入力を受け
て、当該ＡＣＫに対応するパケットをバッファ１１から
消去するものである。

【００１４】さらに、ＣＰＵ１２は、受信部１４からパ
ケットの再送を要求する信号であるＮＡＣＫ（図５で
は、「Ｎ」と略記することとする）の入力を受けて、メ
モリ１５に格納されている設定（インターバルパター
ン）に従って、特定のインターバルをおいて再送すべき
パケットを送信出力することで、パケットの再送処理を
行うものである。ここで、インターバルパターンとは、
インターバル数と再送する回数（以下、「再送数」と略
称する）とを組にしたものをいう。パケットの再送処理
については、後に詳しく説明する。

【００１５】送信部１３は、ＣＰＵ１２からアドレスの
組の入力を受けて、当該アドレスの組に示されるアドレ
スに格納されているパケットをバッファ１１から読み出
して送信出力するものである。受信部１４は、外部から
ＡＣＫ又はＮＡＣＫの入力を受けて、ＣＰＵ１２に出力
するものである。

【００１６】メモリ１５は、図２，図３に示すような設
定を格納しているものである。図２と図３とは、メモリ
１５に格納されている一例を表す説明図である。すなわ
ち、メモリ１５は、図２に示すように、バッファ１１に
格納されているパケットごとに再送のパラメータである
「インターバル数」「再送数」のインターバルパターン
を格納しているものである。

【００１７】また、メモリ１５は、図３に示すように、
バッファ１１に格納されているパケットを送信する順序
（待ち行列）を格納しているものであり、各パケットに
ついて、識別番号と当該パケットが格納されているバッ
ファ１１内のアドレスとを対応づけて格納しているもの
である。

【００１８】ここで、ＣＰＵ１２のパケットの再送処理
について図４を用いて具体的に説明する。図４は、ＣＰ
Ｕ１２のパケットの再送処理を表すフローチャート図で
ある。

【００１９】ＣＰＵ１２は、受信部１４から特定のパケ
ットの再送を要求するＮＡＣＫの信号の入力を受ける
と、メモリ１５から当該パケットのインターバルパター
ンを読み出して（Ｓ１）、第１のレジスタにインターバ
ル数をセットし、第２のレジスタに再送数をセットする
（Ｓ２）。

【００２０】そして、ＣＰＵ１２は、再送すべき当該パ
ケットのアドレスをメモリ１５から読み出して送信部１
３に出力して（Ｓ３）、再送数を格納している第２のレ
ジスタとをデクリメントする（Ｓ４）。そして、第２の
レジスタが「０」であるか否かを調べ（Ｓ５）、「０」
であれば（Ｙｅｓ）であれば、処理終了する。

【００２１】また、処理Ｓ５において、第２のレジスタ
が「０」でないならば（Ｎｏであれば）、ＣＰＵ１２
は、インターバル数を格納している第１のレジスタが
「０」であるか否かを調べ（Ｓ６）、第１のレジスタが
「０」であれば（Ｙｅｓであれば）、第１のレジスタを
インターバル数にリセットして（Ｓ１０）、処理Ｓ３に
移行する（Ｂ）。

【００２２】また、処理Ｓ６において、第１のレジスタ
が「０」でなければ（Ｎｏであれば）、ＣＰＵ１２は、
メモリ１５から次に送信すべきパケットのバッファ１１
内のアドレスを読み出し、送信部１３に出力して（Ｓ
７）、インターバル数を格納している第１のレジスタを
デクリメントし（Ｓ８）、処理Ｓ５に移行する（Ａ）。

【００２３】次に、本装置の動作について図５を用いて
説明する。図５は、本装置の動作を表す説明図である。
尚、以下の説明において、第１のパケットのインターバ
ルパターンはインターバル数が「１」であり、再送数が
「３」であるものとする。

【００２４】まず、本装置が第１〜第５のパケットを、
この順序で送信するが、第１のパケットに誤りが生じた
とすると、本装置の受信部１４が第１のパケットを再送
すべきＮＡＣＫと、第２〜第５のパケットまでのパケッ
トを正常に受信したことを表す４つのＡＣＫとを受信す
る。

【００２５】そして、本装置のＣＰＵ１２が第１のパケ
ットのインターバル数「１」と、再送数「３」とを読み
出してそれぞれレジスタにセットし、第１のパケットの
アドレスを送信部１３に出力する。そして、再送数を格
納しているレジスタをデクリメントして「２」とする。

【００２６】そして、ＣＰＵ１２が、メモリ１５に設定
されている次に送信すべきパケット（第６のパケットと
する）のアドレスを送信部１３に出力し、インターバル
数を格納しているレジスタをデクリメントして「０」と
する。

【００２７】そして、インターバル数を格納しているレ
ジスタが「０」となったので、ＣＰＵ１２が当該レジス
タをインターバル数「１」にリセットして、再送すべき
パケット（第１のパケット）のアドレスを送信部１３に
出力し、再送数を格納しているレジスタをデクリメント
して「１」とする。

【００２８】以下、同様にして、ＣＰＵ１２が次に送信
すべきパケット（第７のパケットとする）のアドレスと
再送すべきパケット（第１のパケット）のアドレスとを
送信部１３に出力し、再送数を格納しているレジスタを
デクリメントすると、ここで当該レジスタが「０」とな
るので、処理終了する。

【００２９】本装置及び本方法によれば、再送すべきパ
ケットを特定のインターバルをおいて再送するようにし
ているので、パケットを再送している間にバースト誤り
が一時的に発生しても、少ない再送数で再送すべきパケ
ットを送信できるほか、インターバルの間に他のパケッ
トを送信でき、効率よくパケットを再送できる効果があ
る。

【００３０】また、本装置のメモリ１５に格納されてい
るインターバルパターンは、パケットの内容に応じて変
化させることができるようになっていることが考えられ
る。このようにすれば、パケットの内容に応じて適切な
インターバルパターンを選択でき、パケットの再送の効
率をより高めることができる効果がある。

【００３１】

【発明の効果】請求項１記載の発明によれば、再送すべ
きパケットを特定のインターバルをおいて特定の回数だ
け送信出力するパケット再送方法としているので、少な
い再送数でも長期間に亘って再送すべきパケットが再送
されることとなり、パケットを再送している間にバース
ト誤りが発生しても、パケットを正常に再送できる可能
性が増して、パケットを効率よく再送できる効果があ
る。

【００３２】請求項２記載の発明によれば、ＣＰＵが特
定のパケットを再送すべき要求を受けると、メモリに格
納されているインターバルパターンを読み出し、当該イ
ンターバルパターンに応じて特定のインターバル毎に特
定の回数だけ、再送すべきパケットを送信出力するパケ
ット送受信装置としているので、少ない再送数でも長期
間に亘って再送すべきパケットが再送されることとな
り、パケットを再送している間にバースト誤りが発生し
ても、パケットを正常に再送できる可能性が増して、パ
ケットを効率よく再送できる効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るパケット送受信装置
の構成ブロック図である。

【図２】インターバルパターンを格納している例を示す
説明図である。

【図３】パケットを送信する順序を格納している例を示
す説明図である。

【図４】ＣＰＵ１２のパケットの再送処理を表すフロー
チャート図である。

【図５】本装置の動作を表す説明図である。

【符号の説明】

１…本装置、 １１…バッファ、 １２…ＣＰＵ、 １
３…送信部、 １４…受信部、 １５…メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 美馬 充 東京都中野区東中野三丁目14番20号 国際 電気株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 再送すべきパケットを特定のインターバ
   ルをおいて特定の回数だけ送信出力することを特徴とす
   るパケット再送方法。
2. 【請求項２】 送信すべきパケットを格納するバッファ
   と、前記バッファに格納されている前記パケットのアド
   レスと再送のパラメータとしてインターバルパターンと
   を格納するメモリと、再送の要求を受けると、前記メモ
   リからインターバルパターンを読み出して、当該インタ
   ーバルパターンに応じて特定のインターバル毎に特定の
   回数だけ、再送すべきパケットを送信出力するＣＰＵと
   を有することを特徴とするパケット送受信装置。