JPH10261775A - Ｅｐｒｏｍの２つのセル間に電気的隔離を備える方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＥＰＲＯＭのメモリアレイの２つのセル間に
電気的隔離を備えるためのスロットの形成においてアレ
イと周辺部の第１のポリシリコン層（ポリ１）の形成に
異なるマスクレベルを必要としない形成方法を提供す
る。 【解決手段】ＥＰＲＯＭのアレイ６０及周辺部６２にお
いて基板４０上に、第１の導電層６４、第１の絶縁層６
６及び第２の導電層６８を順次に形成する。次にアレイ
６０においてこれらの層で通してスロット７２を形成
し、同時に一方では周辺部６２から第１の導電層６４、
第１の絶縁層６６、及び第２の導電層６８を除去する。
スロット７２の形成には必然的にアレイにおける第１の
導電層６４のエツチングを含み、これは周辺部６２にお
ける第１の導電層６４のエツチングと同時に行われ、こ
のことはアレイ６０及び周辺部６２において第１の導電
層６４を単一のマスクレベルで形成することを可能にす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に電子デバ
イスの分野に関し、より詳しくは、改良された消去可能
プログラマブル読出し専用メモリ（ＥＰＲＯＭ）及びそ
の製造方法に関し、特にＥＰＲＯＭの２つのセル間に電
気的隔離を備える方法に関する。

【０００２】

【従来の技術】紫外線で消去可能なＰＲＯＭ（ＬＩＶＥ
ＰＲＯＭ）及び電気的に消去可能なＰＲＯＭ（ＥＥＰＲ
ＯＭ）の製造及び使用は、十分に開発され、理解されて
いる。ＥＰＲＯＭは、プログラムされ、消去され、かつ
数千回も再プログラムできる不揮発性のメモリの極めの
便利な形態を備えている。ＥＰＲＯＭデバイスは、典型
的には、そのデバイスの複数のメモリセルを含むアレイ
部と、アレイ内のメモリセルをプログラムし、アクセス
するのに必要なアドレス及びドライバ回路を含む周辺部
とを含んでいる。

【０００３】典型的なＥＰＲＯＭは、半導体基板上の単
一の金属酸化物半導体（ＭＯＳ）トランジスタから形成
される。このトランジスタは、通常トランジスタのゲー
ト酸化物層と関連したポリシリコンの層を含む。この構
造は、ポリシリコン層（第１のプレート）、ゲート酸化
物層（誘電体）、及び基板（第２のプレート）からなる
コンデンサを形成する。ＥＰＲＯＭセルの目的は、ポリ
シリコン層上へ電荷を置き又はこれから電荷を取除く機
構を提供する。ゲートと関連したポリシリコン層の上に
電荷が存在するかしないかは、セルのデイジタル値、即
ち、それぞれ「０」又は「１」を決定する。

【０００４】ポリシリコン層へ電荷を置き又はここから
除去するには、ポリシリコン層の近くに電荷の源を備え
る必要がある。この様な構造を提供するために幾つかの
技術が以前に開発された。これらの技術は、クオ（Ｋｕ
ｏ）に対して発行され「電気的に消去できるプログラマ
ブルＭＮＯＳリードオンリメモリ」と題する米国特許第
４，３４２，０９９号明細書、及びクオ（Ｋｕｏ）に対
して発行された「電気的に消去できるプログラマブルＭ
ＮＯＳリードオンリメモリ」と題する米国特許第４，５
５４，６４３号明細書に記載されている様にポリシリコ
ンの２つの層の使用を含み、両特許は本出願の譲受人に
譲渡されている。これらの特許明細書は、ここに引用さ
れ総ての目的のために明白に組み入れられる。

【０００５】典型的なＥＰＲＯＭデバイスにおいては、
アレイ内のセルは、データの読出し及びプログラミング
のためビット線及びワード線を用いてアドレスされる。
ビット線及びワード線は、メモリアレイ中のセルへのア
クセス及びプログラミングのための行及び列アドレス指
定方式を提供する。

【０００６】典型的には、アレイ内の各セルのためのビ
ット線は、各トランジスタセルのドレインを含み、これ
に対してポリシリコン（ポリ２）の第２の層、即ち外側
の層は、セルへのワード線を形成する。各セルは、その
セルのための適切なビット線及びワード線を起動するこ
とによりアクセスされる。電荷は、内部ポリシリコン
層、即ち、ポリ１内に蓄積される。

【０００７】ＥＰＲＯＭデバイスのメモリアレイは、一
般に数千の個々のセルを含む。アレイ内の各セルは、
「スロット」として知られる構造物により分離される。
スロットは相隣接するセル間の隔離を行ない、また、正
しい量の電荷を保持するセルの信頼性の確保に特に重要
である。セルへ「０」を書込むための手順は、セルのプ
ログラミングと呼ばれ、これはポリ１を充電することを
含む。各セルのビット線とワード線を適切にバイアスす
ることにより、各セルの電荷を基板から、電荷がトラッ
プされて残留するポリ１へ注入することができる。スロ
ットは、ポリ１がワード線に沿って除去されている領域
である。

【０００８】このプログラミング電荷は、それが意図的
に除去、即ち、電気的か紫外線光のいずれかにより「消
去」されるまで、このポリ層に保持されなければならな
い。状態「０」にあるセルは、プログラムされたセルと
呼ばれる。

【０００９】プログラムされたセル上の電荷を喪失させ
ることができる多くの仕組みの中に、ワード線ストレス
ダウン（ｓｔｒｅｓｓ ｄｏｗｎ）と呼ばれる仕組みが
あり、これは、既にプログラムされたセルと同じワード
線を共有するセルをプログラムしようと試みる時に不揮
発性メモリにおいて発生する。この喪失は、通常ポリ１
とポリ２との間の不良な絶縁層に起因する。この絶縁体
は、レベル間誘電体とも呼ばれる。

【００１０】セル上のプログラミング電荷は、時間を通
して「漏洩」し、特に、同じワード線を共有する隣接の
セルがプログラムされているとき生じる。

【００１１】メモリセルの信頼性の試験のために以前に
開発された一つの方法は、ワード線のストレス・ダウン
を試験するワード線ストレス・ダウン試験である。

【００１２】しかし、既にプログラムされたセルにとっ
て、ワード線ストレス試験中に電荷を喪失する傾向があ
る。この影響を減らし、アレイ中のセルの信頼性を増大
させるためには、ポリ１とポリ２が相互に重複する全領
域にわたってポリ１とポリ２の間の信頼性を強化するこ
とが必要である。これは、スロット側壁領域でポリ１と
ポリ２との間の十分な絶縁を必要とするスロットの領域
を含む。

【００１３】この様な絶縁のための受容できる従来の一
つの方法は、相隣接するセル間のスロット内に酸化物−
窒化物−酸化物（ＯＮＯ）構造物を設けることである。
ＯＮＯ構造物における窒化物は、２つのポリ層の隔離の
厳重な信頼性要求のため、データ（「０」）の喪失を生
じる様なポリ１からの電荷がポリ２へ大量に移動するこ
とを防止する。

【００１４】メモリアレイ内の相隣接するセル間の受容
できるスロット構造を形成するための以前に開発された
方法では、不幸にして、第１のポリシリコン層（ポリ
１）は、アレイ内と周辺部とでは異なるマスクレベルで
形成されることが必要である。各マスクレベルは、これ
に関連して数個の処理段階をもち、これにはウエハのコ
ーティング、ウエハのパターン形成、ウエハの露出、及
びフォトリソグラフィ機器を用いたウエハ上のコーティ
ングの現像が含まれる。マスキング工程で使用されるフ
ォトリソグラフィ機器は、典型的に、半導体製造に使用
される最も高価な機器であり、従って、半導体「フロン
トエンド」におけるこの機器の量は一般に最小限にされ
る。このことは、次に、必要なフォトリソグラフィック
処理において隘路を作り、ＥＰＲＯＭの製造に対して時
間と費用の両方を追加することになる。

【００１５】

【発明が解決しようとする課題】より低い費用、より早
い一巡時間でのより高い出来高に対する常に増大する要
求に直面して、信頼性あるＥＰＲＯＭセルの製造に必要
とされる前述の追加の処理段階は、受容できるものでは
なく、また実際的ではない。

【００１６】従って、製造処理段階を最小にし、同時に
信頼性あるデバイスを提供するＥＰＲＯＭデバイス及び
製造方法に対する要望が生じている。

【００１７】

【課題を解決するための手段】本発明に従えば、ＥＰＲ
ＯＭセルの製造のための従来のシステム及び方法に関連
した不利益及び問題を本質的に除去し減少させるＥＰＲ
ＯＭ及び製造方法が提供される。

【００１８】本発明の一つの局面は、スロット領域にお
いて、特にスロット内のポリ１の側壁領域においてポリ
１とポリ２の間に電気的隔離を備えるための方法を提供
し、このスロットは、外表面を有する基板上のＥＰＲＯ
Ｍの同じワード線を示す２つのセルの間でポリ１がエッ
チングで取り除かれたときに作られる。この様なＥＰＲ
ＯＭは、セルを含むアレイと周辺部をもつことが望まし
い。この方法は、アレイ及び周辺部において、基板から
外側へ第１の導電層の形成を含む。この方法は、またア
レイ及び周辺部において、第１の導電層から外側へ第１
の絶縁層を形成することを含む。次に、この方法は、ア
レイ及び周辺部において第１の絶縁層から外側へ第２の
導電層の形成を含む。

【００１９】この方法は、アレイにおいて第１の導電
層、第１の絶縁層、及び第２導電層を通してスロットを
形成し、同時に一方において、第１の導電層、第１の絶
縁層、及び第２の導電層を周辺部から除去する。本発明
は、また第２の絶縁層を第２の導電層から外側へ、かつ
アレイのスロット内において、かつ周辺部において基板
から外側へ形成することを含む。本発明は、さらに、第
３の導電層を第２の絶縁層から外側へ、かつアレイのス
ロット内において、かつ周辺部における第２の絶縁層か
ら外側へ形成することを含む。本発明は、さらに、第２
の絶縁層及び第３の導電層をアレイ及び周辺部において
除去し、同時に第２の絶縁層及び第３の導電層をスロッ
ト内に残すことを含む。本発明のこの局面は、また第３
の絶縁層をスロット内において第２の絶縁層及び第３の
導電層から外側へ形成し、かつ第４の導電層をスロット
内において第３の絶縁層から外側へ形成することを含
む。

【００２０】本発明の別の局面は、外表面をもつ基板上
にメモリセルを含むアレイと周辺部をもつＥＰＲＯＭを
形成するための方法を提供する。本発明のこの局面は、
第１の導電層をアレイ及び周辺部において基板から外側
へ形成することを含む。この方法は、また第１の絶縁層
をアレイ及び周辺部において第１の導電層から外側へ形
成することを含む。次に、この方法は、第２の導電層を
アレイ及び周辺部において第１の絶縁層から外側へ形成
することを含む。この方法は、アレイにおいて第１の導
電層、第１の絶縁層及び第２の導電層を通してスロット
を形成し、同時に、一方において第１の導電層、第１の
絶縁層及び第２の導電層を周辺部から除去することを含
む。本発明は、また、第２の絶縁層を第２の導電層から
外側へ、かつアレイのスロット内において、かつ周辺部
において基板から外側へ形成することを含む。本発明
は、さらに、第３の導電層を第２の絶縁層から外側へ、
かつアレイのスロット内において、かつ周辺部における
第２の絶縁層から外側へ形成することを含む。

【００２１】本発明は、さらに第２の絶縁層及び第３の
導電層をアレイ及び周辺部において除去し、同時に第２
の絶縁層及び第３の導電層をスロット内において残すこ
とを含む。本発明のこの局面は、また第３の絶縁層をス
ロット内において第２の絶縁層及び第３の導電層から外
側へ形成し、かつ第４の導電層をスロット内において第
３の絶縁層から外側へ形成することを含む。アレイ内の
各セルのソース及びドレインを形成し、かつアレイの回
路を形成することも本発明の部分である。

【００２２】本発明は、幾つもの技術的利点を提供す
る。本発明の一つの重要な技術的利点は、ＥＰＲＯＭを
製造する方法を提供し、しかも製造工程中のマスクレベ
ルを除去することである。これは、ＥＰＲＯＭデバイス
を作るために要求されるフォトリソグラフィ処理を減少
させる。このマスクレベルの削減は、また本発明に従っ
てＥＰＲＯＭを製造するのに要する時間と費用を減少さ
せる。

【００２３】本発明のＥＰＲＯＭの別の技術的利点は、
電荷喪失を容易に生じない信頼性あるＥＰＲＯＭを提供
することである。このＥＰＲＯＭは、メモリアレイ内の
相隣接するセル間の優れたスロット構造によりこの能力
を達成する。本発明のさらに別の技術的利点は、ＬＩＶ
ＥＰＲＯＭ及びＥＥＰＲＯＭの両者と共に使用すること
に適していることである。

【００２４】

【発明の実施の形態】本発明の好ましい実施の形態は、
図面に示されており、種々の図面の同様で対応する部分
を参照するために同様な符号が用いられる。図１は、Ｅ
ＰＲＯＭデバイス１０の上面図を示し、これはメモリア
レイ１２と周辺部１４を含む。アレイ１２は、典型的に
は多数のメモリセル１６を含む。アレイ１２における各
セル１６は、ドレイン領域１８、ゲート領域２０、及び
ソース領域２２を含むトランジスタである。アレイ１２
は、行２４と列２６とに組織される。各セル１６は、別
個のドレイン１８をもつが、典型的には、ある特定の列
２６における各セルのソース２２は、連続したソース領
域で形成される。各セル１６のゲート２０は、時には第
１のポリシリコン（ポリ１）と呼ばれるポリシリコン層
２８の下にある。第２のポリシリコン層（ポリ２）３０
は、各列２６における各セル１６のゲート２０とポリ１
層２８を覆っている。図１に示すデバイス１０のこの部
分において、ポリ２層３０はワード線であり、かつソー
ス拡散部２２は各セル１６のビット線である。周辺部１
４は、アレイ１２中のセルをアドレスし、プログラム
し、消去するために必要な回路（明白な図示なし）を含
む。デバイス１０のアレイ１２及び周辺部１４の一部だ
けが図１に示されていることが注目される。典型的なＥ
ＰＲＯＭデバイスは、アレイ１２中に百万個以上のセル
１６を含んでもよい。

【００２５】各列２６において各セル１６に対してポリ
１層２８を分離しているのはスロット３２である。前に
述べた様に、スロット３２は、各列２６において相隣接
するセル間に電気的隔離を与える。アレイ１２内の各セ
ル１６は、ポリ２層３０及びドレイン拡散部１８へ適当
な電荷レベルを印加することによりアクセスできる。ス
ロット３２は、与えられた列２６内のある特定のセルの
プログラミング及びアドレス指定が、そのアドレスされ
たセルに隣接するセルに蓄積された電荷に影響しない様
に相隣接するセル間に電気的隔離を与えている。

【００２６】図２Ａは、ＥＰＲＯＭのアレイ内の相隣接
するセル間に信頼性あるスロット構造を製造するために
以前に開発された方法を示す。図２ＡのＥＰＲＯＭデバ
イス３４は、アレイ３６と周辺部３８を含む。デバイス
３４の開始点は基板４０である。基板４０は、例えば、
Ｐ型の単結晶シリコンのウエハで、典型的には、２０．
３２センチメートル（８インチ）の直径で、２０ミルの
厚さで、しかし＜１００＞平面上にあり、また約１４オ
ーム・センチメートルの抵抗率である。図２Ａに示され
た半導体基板４０の部分は、基板４０の極めて小さな部
分だけである。

【００２７】基板４０の表面を適当に清浄にした後、デ
バイス３４のアレイ３６と周辺部３８における適当な位
置にフィールド酸化物（ＦＯＸ）層４２が形成される。
フィールド酸化物は、セル間を隔離する。典型的には、
ＦＯＸ層４２は、基板４０の表面から外側へ成長させ、
パターン形成し、所望の形状にエッチングされる。一旦
ＦＯＸ層４２が、アレイ３６と周辺部３８内に形成され
ると、適当なセルゲート酸化物が基板の上に形成され、
ポリ１層４４が、アレイ３６と周辺部３８の両方のゲー
ト酸化物及びフィールド酸化物４２の表面から外側へデ
ポジットされる。セルゲート酸化物は、通常９０−３０
０Åの厚さで、熱的に成長する。ポリ１層４４は、典型
的には１５００から２，０００Åのオーダの厚さで、平
方当り２Ｋから５Ｋオームのオーダの高い面積抵抗をも
つ。ポリ１層４４は、セルゲート酸化物及びフィールド
酸化物から外側へデポジットされてもよい。ポリ１層４
４の電気的特性は、ポリ１層４４の適当なドーピングに
よって修正できる。拡散ドーピング（ＰＯＣＬ）及びイ
オン注入ドーピングの両者は、ポリ１層４４のドーピン
グに適している。ポリ１層４４のデポジションは、例え
ば、６５０℃で行ってもよく、ポリ１層４４のドーピン
グは８５０から９５０℃で行われる。代りに、ポリ１層
４４のドーピングは原位置で、即ち、ポリ１層４４は、
それが形成されるときドーピングされてもよい。

【００２８】一旦ポリ１層４４が形成されると、開口４
６がポリ１層４４におけるアレイ３６のスロット４８内
に形成される。スロット４８は、アレイ３６における相
隣接するセル間に適当な電気的隔離構造を形成するため
に使用される。開口４６は、デバイス３４のアレイ３６
におけるポリ１層４４を除去してＦＯＸ層４２を露出さ
せる様に適当なマスキングとエッチング技術を用いて形
成される。周辺部３８の適切なマスキングにより、デバ
イス３４の周辺部３８におけるポリ１層４４は、アレイ
３６のポリ１層４４におけるスロット４８のエッチング
により影響されない。

【００２９】次に酸化層５０が、アレイ３６と周辺部３
８におけるポリ１層４４から外側へ、またポリ１層４４
の開口４６において形成される。酸化層５０は、典型的
には、レベル間酸化（ＩＬＯ）層と呼ばれ、また典型的
には、デバイス３４のアレイ３６と周辺部３８の両方に
おけるポリ１層４４から外側へ成長又はデポジットされ
る。ＩＬＯ層５０の厚さは、典型的には、５０−１５０
Åのオーダである。次に、レベル間窒化（ＩＬＮ）層５
２が、アレイ３６と周辺部３８の両方におけるＩＬＯ層
５０から外側へ形成される。ＩＬＮ層５２は、典型的に
は、ＩＬＯ層５０から外側へ、約５０−１５０Åの厚さ
にＳｉ_３Ｎ_４をデポジットすることにより形成される。
電荷をトラップするのに適した層を設けるため窒化物以
外の他の物質もＩＬＮ層５２の形成に使用してもよいこ
とは注目される。

【００３０】次に、ＩＬＮ層５２は、層５２内のピンホ
ールを減少させ、かつＩＬＮ層５２の表面上に熱酸化物
のある量を成長させるため高温で蒸気シール（ｓｔｅａ
ｍｓｅａｌ）される。ＩＬＮ層５２の蒸気シールは、ア
レイ３６と周辺部３８の両方で行われる。蒸気シール層
５２の目的は、デバイス３４のアレイ３６におけるセル
の信頼性を増すことである。一旦ＩＬＮ層５２が蒸気シ
ールされると、アレイ３６と周辺部３８の両方における
結果として得られる構造は図２Ａに示される。

【００３１】図２Ａ及び２Ｂにおける先行技術のデバイ
ス３４の形成における次の段階は、周辺部３８における
ポリ１層４４の除去である。図２Ａに示すアレイ３６に
おいて形成された構造を残しながらこれを達成するため
に、アレイ３６が周辺部３８におけるポリ１層４４のエ
ッチングにより影響を受けない様にアレイ３６の全部は
適当な保護被膜で覆われる。一旦アレイ３６が適当なホ
トレジストにより覆われると、次にＩＬＮ層５２、ＩＬ
Ｏ層５０、及びポリ１層４４は周辺部３８から除去され
る。ポリ１層４４は、この先行技術のシステムのアレイ
及び周辺部に対して別個の段階でマスクされ、エッチン
グされるので、追加のマスクレベルが必要である。これ
は、先行技術のデバイス３４の処理に対して時間を追加
すると共に顕著に費用を追加する。本発明の目標は、従
って単一のマスクレベルを使用してアレイ３６と周辺部
３８の両方におけるポリ１層４４を形成して、マスクレ
ベルを減少させ、かつマスクレベルの除去に付随する固
有の費用と時間の節約を達成することである。

【００３２】図２Ｂに戻り、一旦ポリ１層４４、ＩＬＯ
層５０、及びＩＬＮ層５２がデバイス３４の周辺部３８
から除去されると、周辺部３８からＨＦ酸残留酸化物を
除去するためＨＦ酸化物浸積を使用してもよい。次に、
デバイス３４上の全部の残留ホトレジストはアレイ３６
と周辺部３８から除去される。次に、ＣＭＯＳ酸化物成
長層５４が、アレイ３６におけるＩＬＮ層５２から外側
へ、かつ周辺部３８における基板４０及びフィールド酸
化物４２から外側へ形成される。次に、ポリシリコン層
２、即ちポリ２層５６がアレイ３６と周辺部３８の両方
におけるＣＭＯＳ酸化層５４から外側へ形成される。

【００３３】図２Ｂに示される得られた構造は、アレイ
３６においてスロット４８を備え、ここでスロット４８
の両側壁に沿ってＯＮＯ（酸化物−窒化物−酸化物）構
造が存在する。このスロット構造は、アレイ３６におけ
るセル間の隔離を強化する不幸にして、この信頼性ある
ＯＮＯ構造の形成には、前述の様に、ポリ１層４４はア
レイ３６と周辺部３８において別個に形成されることが
必要である。

【００３４】図３Ａから３Ｅは、本発明に従った改良さ
れたＥＰＲＯＭセル５８及び製造方法を示す。図３Ａに
おけるデバイス５８は、アレイ部６０と周辺部６２を含
む。デバイス５８の形成における最初の段階は、基板４
０の表面及びフィールド酸化物４２から外側へ第１の導
電層、即ちポリ１層６４をデポジション又は成長させ
る。これはデバイス３４におけるポリ１層４４の形成と
同様である。次に、第１の絶縁層、即ちＩＬＯ層６６
が、デバイス５８のアレイ６０と周辺部６２の両方にお
いて、ポリ１層６４の表面から外側へ形成される。ＩＬ
Ｏ層６６は、前述のＩＬＯ層５０と同様な方法で形成さ
れる。次に、第２の導電層、即ちＩＬＮ層６８が、デバ
イス５８のアレイ６０と周辺部６２の両方においてＩＬ
Ｏ層６６の表面から外側へ形成されるが、これは前述の
ＩＬＮ層５２の形成と同様である。次に、第２の導電
層、即ちＩＬＮ層６８は、前にＩＬＮ層５２について述
べた様に、デバイス５８のアレイ６０と周辺部６２の両
方において蒸気シールされ、ＩＬＮＯ（レベル間−窒化
物−酸化物）層７０を形成してもよい。一旦ＩＬＮＯ層
７０が形成されると、デバイス５８のアレイ６０と周辺
部６２は図３Ａに示される様になる。

【００３５】さて、デバイス５８のアレイ６０内のスロ
ット７２が形成される。本発明に従えば、アレイ６０に
おけるポリ１層６４のエッチングを必然的に含むスロッ
ト７２は、周辺部６２におけるポリ１層６４のエッチン
グと同時に作られる。これにより、ポリ１層６４は、ア
レイ６０と周辺部６２の両方において単一のマスクレベ
ルで形成されることを可能にする。これは、図２Ａ及び
２Ｂの先行技術のデバイス３４において、ポリ１層４４
のための追加のマスクレベルを別個に形成する必要性を
除去する。

【００３６】アレイ６０におけるスロット７２は、ＩＬ
ＮＯ層６８、ＩＬＮ層７０、ＩＬＯ層６６及びポリ１層
６４を適当にマスキングし、エッチングすることにより
形成される。アレイ６０内のこれらの層のエッチング
は、また基板４０及びフィールド酸化物４２に至るまで
周辺部６２のじゃま物を取除くことと共に行われる。こ
の結果得られる構造は図３Ｂに示される。アレイ６０と
周辺部６２の両方におけるポリ１層６４のエッチングを
単一の段階で達成することにより、マスクレベルは除去
され、スロット７２の形成の残部も達成できる。

【００３７】図３Ｃに進み、第２の絶縁層、即ち酸化層
７３が、ＩＬＮＯ層７０から外側へかつアレイ６０のス
ロット７２内に、かつ周辺部６２における基板４０とＦ
ＯＸ層４２から外側へ形成される。酸化膜７３は、３０
０Åのオーダーの厚さで、デバイス５８のアレイ６０と
周辺部６２の全表面上にシリアン（ＳｉＨ_４）を基材と
した化学蒸気デポジョン（ＣＶＤ）酸化物デポジション
を用いて形成される。次に、第３の導電層、即ち窒化層
７４が、酸化層７３から外側へ、かつアレイ６０のスロ
ット７２内に、かつ周辺部６２における酸化層７３から
外側へ形成される。アレイ６０と周辺部６２に対して結
果として得られる構造は、図３Ｃに示され、デバイス５
８のアレイ６０のスロット７２内に形成された酸化層７
３と窒化層７４がある。

【００３８】次に、スロット７２内に窒化物−酸化物の
側壁を作るためのエッチングが行われる。本発明の一実
施例においては、異方性エッチングがスロット７２内に
窒化物側壁を作る。異方性エッチングは、垂直方向だけ
エッチングされ、所望の酸化物−窒化物構造はスロット
７２内に残す。周辺部６２における酸化層７３は、異方
性エッチング中に周辺部を保護する。次に、アレイ６０
と周辺部６２の表面上の残っている酸化物を、例えば、
ＨＦ浸積を用いて除去し、この結果、デバイス５８のア
レイ６０と周辺部６２は図３Ｄに示す様になる。

【００３９】図３Ｅに移り、次に、第３の絶縁層、即ち
ＣＭＯＳゲート層７６を、ＩＬＮＯ層７０から外側へ、
かつアレイ６０のスロット７２内に、かつ周辺部６２に
おける基板４０とＦＯＸ層４２の表面から外側へ成長さ
せる。第４の導電層、即ち第２のポリシリコン層（ポリ
２）７８が、ＣＭＯＳゲート層７６から外側へ、かつア
レイ６０のスロット７２に、かつ周辺部６２におけるＣ
ＭＯＳゲート層７６から外側へ形成され、この結果の構
造は図３Ｅに示す。

【００４０】この処理の変形において、特に、ＨＦ浸積
中に周辺部のＣＭＯＳゲート層の成長に先立ってエッチ
ングで除去されるポリ間誘電体のための厚い頂部酸化物
を保留するために、デイ・シュム等（Ｄ．Ｓｈｕｍ，ｅ
ｔ ａｌ．）の電子デバイスについてのＩＥＥＥ ｔｒ
ａｎｓ， Ｖｏｌ．４２，Ｎｏ．７，１９９５年７月に
記載されたスタック酸化物技術を用いてＣＭＯＳ酸化物
を成長させてもよい。この方法を使用して、３０−５０
Åの酸化層をＬＰＶＣＤ又は他の高品質酸化物デポジシ
ョン技術を用いてＨＦ浸積後にデポジットすることがで
きる。ウエハは、次に、周辺デバイスにおいてゲート酸
化物を形成するために所望の酸化物を成長させるため十
分に酸化をさせてもよい。これにより、周辺のＣＭＯＳ
酸化物の信頼性を大きく下げることなく、このように形
成されたセルの信頼性を改善する。デュアルゲート（厚
いゲート酸化物と薄いゲート酸化物をもつ周辺デバイ
ス）処理／技術において、特別に有益であり、それは、
厚い酸化物に対する信頼性の要求は、薄い酸化物に対す
る程厳重ではなく、薄い酸化物は、ともかく熱酸化物を
用いて成長させるからである。

【００４１】先行技術の図２Ｂと同様に、図３Ｅのデバ
イス５８のアレイ６０におけるスロット７２は、スロッ
ト７２内に信頼性あるＯＮＯ構造をもち、しかもデバイ
ス５８の周辺部６２におけるポリ１層６４をエッチング
するために必要なマスクレベルを除去している。本発明
の方法は、３つの段階、ＣＶＤ酸化物の形成、窒化物の
デポジション、及び窒化物のエッチングを追加し、とこ
ろが一方、マスクレベル段階を取り除いている。本発明
のＥＰＲＯＭセル５８は、従って、図２Ａ及び２Ｂに示
される先行技術のＥＰＲＯＭセル３４よりも少ない時間
で、かつ少ない金額で製造することができる。

【００４２】加えて、ＥＰＲＯＭ５８の残りの部分は、
以下の段階において形成してもよい。一旦スロットが形
成され、ポリ２層７８がデポジットされると、周辺部の
ポリ２層７８はエッチングされて周辺トランジスタが画
定される、即ち、周辺ＣＭＯＳゲート領域がパターン形
成されポリ２層７８が、トランジスタを分離する領域に
おけると同様に、トランジスタのソース／ドレイン領域
においてエッチングにより除去される。ポリ２層７８が
周辺部６２においてパターン形成された後、ポリ２層７
８はアレイ６０においてパターン形成されワード線を画
定する。このパターン形成の後、ポリ２／ＯＮＯ／ポリ
１のスタックは、この点では未だ形成されてないソース
／ドレイン領域上でエッチングされ、これらの領域にお
いて基板を露出させる。ソース領域上の別のパターンが
時には使用され、連続的なソース線を形成するために、
またソース拡散領域を形成するためソース領域の中に砒
素が燐の様なＮ型種を注入するために、ワード線に平行
な方向へ２つのセルの間の領域におけるフィールド酸化
物を除去することができる。スロット７２の形成又はポ
リ１層６４のデポジションに先立って、薄い高い品質の
酸化物を基板上に成長させるが、この基板には個々のセ
ルのしきい値電圧を設定するためＰ型ドーパントを注入
しておいてもよい。

【００４３】ソース注入に続いて、ドーパントを活性化
／拡散するため拡散／アニール／酸化が行われる。これ
に引続いて、ドレインへイオン注入のため別のパターン
が使用される。いくつかのＥＰＲＯＭに対しては、ソー
スとドレイン拡散は非対称的であり、即ちそれぞれ異な
った注入線量のパターン及びレベルならびに、それに続
くアニールが要求される。対称的なソース／ドレインＥ
ＰＲＯＭにおいては、ソースとドレインは単一のパター
ンを用いて作られる。これらの拡散の生成に引続いて、
追加のパターンにより周辺ＣＭＯＳソース及びドレイン
が作られる。アレイ／周辺部ソース及びドレインは、次
に接点に接続され、ビット線内の全部のドレイン（ワー
ド線に垂直に幾列にもなっている）は一つの金属層で接
合される。メタライゼイション及び接点形成に先立っ
て、厚い誘電体の層がデポジットされ、通常平坦化さ
れ、そして接点領域をパターン形成し、接点領域におけ
るこの誘電体を基板まで通してエッチングした後接点が
形成される。金属層は、次に異なる個々のトランジスタ
及びデバイスを結合して集積回路を形成するためパター
ン形成される。

【００４４】本発明は、アレイと周辺部の両方における
第１のポリシリコン層の形成におけるマスクレベル段階
を除去して形成できるＥＰＲＯＭを提供する。マスクレ
ーベルの除去は、このＥＰＲＯＭの形成に要する費用と
時間を削減し、しかもその信頼性に影響しない。

【００４５】本発明を詳細に記載したが、種々の変更、
置換、及び代替が特許請求の範囲により定義された発明
の精神及び範囲を逸脱することなく行うことができるこ
とを理解すべきである。

【００４６】以上の説明に関して更に以下の項を開示す
る。 （１）外表面をもつ基板上のＥＰＲＯＭの２つのセル間
に電気的隔離を備える方法であって、該ＥＰＲＯＭは複
数のセルを含むアレイと周辺部とをもち、前記方法は、
アレイ及び周辺部における基板から外側へ第１の導電層
を形成する段階と、アレイ及び周辺部における該第１の
導電層から外側へ第１の絶縁層を形成する段階と、アレ
イ及び周辺部における該第１の絶縁層から外側へ第２の
導電層を形成する段階と、アレイにおける該第１の導電
層、第１の絶縁層及び第２の導電層を通して該アレイ内
にスロットを形成し、同時に、一方では該周辺部から該
第１の導電層、第１の絶縁層、及び第２の導電層を除去
する段階と、該第２の導電層から外側へ、かつ該アレイ
の該スロット内に、かつ該周辺部における該基板から外
側へ第２の絶縁層を形成する段階と、該第２の絶縁層か
ら外側へ、かつ該アレイの該スロット内に、かつ該周辺
部における該第２の絶縁層から外側へ第３の導電層を形
成する段階と、該アレイ及び周辺部における該第２の絶
縁層及び第３の導電層を除去し、しかも該スロットにお
ける該第２の絶縁層及び第３の導電層を残す段階と、該
スロットにおける該第２の導電層から外側へ第３の絶縁
層を形成する段階と、該スロットにおける該第３の絶縁
層から外側へ第４の導電層を形成する段階とからなる。

【００４７】（２）第１項記載の方法であって、第１の
導電層はポリシリコンで形成される。 （３）第１項記載の方法であって、第１の絶縁層は酸化
物で形成される。 （４）第１項記載の方法であって、第２の導電層は窒化
物で形成される。 （５）第１項記載の方法であって、該同時にスロットを
形成する段階は、さらに、アレにおける第１の導電層、
第１の絶縁層、及び第２の導電層をエッチングし、しか
も第１の導電層、第１の絶縁層、及び第２の導電層を周
辺部から除去することを含む。 （６）第１項記載の方法であって、第２の絶縁層は酸化
物から形成される。 （７）第１項記載の方法であって、第３の導電層は窒化
物で形成される。 （８）第１項記載の方法であって、該第２の絶縁層及び
第３の導電層を除去する段階は、さらに第２の絶縁層及
び第３の導電層を異方性エッチングし、スロット内にお
けるこれらの層を残し、しかもアレイの残りの部分から
これらの層を除去することを含む。 （９）第１項記載の方法であって、第３の絶縁層は酸化
物で形成される。 （１０）第１項記載の方法であって、第４の導電層はポ
リシリコンで形成される。 （１１）第１項記載の方法であって、さらに、該同時に
スロットを形成する段階に先立って、第２の導電層を蒸
気シールする段階を含む。

【００４８】（１２）外表面をもつ基板上にメモリを含
むアレイと周辺部とをもつＥＰＲＯＭを形成する方法で
あって、前記方法は、アレイ及び周辺部における基板か
ら外側へ第１の導電層を形成する段階と、アレイ及び周
辺部における該第１の導電層から外側へ第１の絶縁層を
形成する段階と、アレイ及び周辺部における該第１の絶
縁層から外側へ第２の導電層を形成する段階と、アレイ
における該第１の導電層、第１の絶縁層、及び第２の導
電層を通して該アレイ内に同時にスロットを形成し、し
かも該周辺部からは該第１の導電層、第１の絶縁層、及
び第２の導電層を除去する段階と、該第２の導電層から
外側へ、かつ該アレイの該スロット内に、かつ該周辺部
における該基板から外側へ第２の絶縁層を形成する段階
と、該第２の絶縁層から外側へ、かつ該アレイの該スロ
ット内に、かつ該周辺部における該第２の絶縁層から外
側へ第３の導電層を形成する段階と、該アレイ及び周辺
部における該第２の絶縁層及び第３の導電層を除去し、
しかも該スロットにおける該第２の絶縁層及び第３の導
電層を残す段階と、該スロットにおける該第２の導電層
から外側へ第３の絶縁層を形成する段階と、該スロット
における第３の絶縁層から外側へ第４の導電層を形成す
る段階と、該アレイにおける各セルに対してソース及び
ドレインを形成する段階とからなる。

【００４９】（１３）第１２項記載の方法において、第
１の導電層はポリシリコンで形成される。 （１４）第１２項記載の方法において、第１の絶縁層は
酸化物で形成される。 （１５）第１２項記載の方法であって、第２の導電層は
窒化物で形成される。 （１６）第１２項記載の方法であって、該同時にスロッ
トを形成する段階は、さらに、アレイにおける第１の導
電層、第１の絶縁層、及び第２の導電層をエッチング
し、しかも第１の導電層、第１の絶縁層、及び第２の導
電層を周辺部から除去することを含む。 （１７）第１２項記載の方法において、第２の絶縁層は
酸化物で形成される。 （１８）第１２項記載の方法において、第３の導電層
は、窒化物で形成される。 （１９）第１２項記載の方法であって、該第２の絶縁層
及び第３の導電層を除去する段階は、さらに第２の絶縁
層及び第３の導電層を異方性エッチングし、スロット内
におけるこれらの層を残し、しかもアレイの残りの部分
からこれらの層を除去することを含む。 （２０）第１２項記載の方法において、第３の絶縁層
は、酸化物で形成される。 （２１）第１２項記載の方法であって、第４の導電層
は、ポリシリコンで形成される。 （２２）第１２項記載の方法であって、さらに該同時に
スロットを形成する段階に先立って第２の導電層を蒸気
シールする段階を含む。

【００５０】（２３）外部表面をもつ基板４０上のＥＰ
ＲＯＭ１０及び５８の２つのセル１６の間に電気的隔離
を備える方法が提供される。この様なＥＰＲＯＭは、好
ましくは、セル１６を含むアレイ６０と周辺部６２をも
つ。この方法は、アレイ６０及び周辺部６２における基
板４０から外側へ第１の導電層６４を形成することを含
む。この方法は、またアレイ６０及び周辺部における第
１の導電層から外側へ第１の絶縁層６６を形成すること
を含む。次に、この方法は、アレイ６０及び周辺部６２
における第１の絶縁層６６から外側へ第２の導電層６８
を形成することを含む。この方法は、アレイ６０におけ
る第１の導電層６４、第１の絶縁層６６、及び第２の導
電層６８を通してアレイ６０内にスロット７２を形成
し、同時に、しかも周辺部６２から第１の導電層６４、
第１の絶縁層６６、及び第２の導電層を除去することを
含む。本発明は、また第２の絶縁層７３を第２の導電層
６８から外側へ、かつアレイ６０のスロット７２内に、
かつ周辺部６２における基板４０から外側へ形成するこ
とを含む。本発明は、さらに第３の導電層７４を第２の
絶縁層７３から外側へ、かつアレイ６０のスロット７２
内に、かつ周辺部６２における第２の絶縁層７３から外
側へ形成することを含む。本発明は、アレイ６０及び周
辺部６２における第２の絶縁層７３及び第３の導電層７
４を除去し、しかもスロット７２内における第２の絶縁
層７３及び第３の導電層７４を残すことを含む。本発明
は、また第３の絶縁層７６をスロット７２における第２
の絶縁層７３及び第３の導電層７４から外側へ形成し、
また第４の導電層７８をスロット７２における第３の絶
縁層７６から外側へ形成する。

【図面の簡単な説明】

【図１】本発明に従って製造される例示的ＥＰＲＯＭセ
ルの上面図。

【図２】従来技術によるＥＰＲＯＭにおける相隣接する
セル間のスロット構造の製造を示す断面図。

【図３】本発明の構想を具現するＥＰＲＯＭセルの形成
を示す断面図。

【符号の説明】

１０ ＥＰＲＯＭデバイス １２ メモリアレイ １４ 周辺部 １６ メモリセル １８ ドレイン ２０ ゲート領域 ２２ ソース領域 ２８ 第１のポリシリコン層（ポリ１） ３０ 第２のポリシリコン層（ポリ２） ４０ 基板 ４２ フィールド酸化物 ５８ ＥＰＲＯＭデバイス ６０ アレイ ６２ 周辺部 ６４ 第１の導電層（ポリ１） ６６ 第１の絶縁層 ６８ 第２の導電層（ポリ２） ７０ ＩＬＮＯ層 ７２ スロット ７３ 第２の絶縁層 ７４ 第３の導電層 ７６ 第３の絶縁層 ７８ 第４の導電層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリス ダオ アメリカ合衆国テキサス州オースチン，キ ャメロン ロード 7610，アパートメント ナンバー 344 (72)発明者 ダモダル ティー．レッディ インド国ナラゴンダ 57，ナムパリィ，マ ンダル，ビア ラベリィ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 外表面をもつ基板上のＥＰＲＯＭの２つ
   のセル間に電気的隔離を備える方法であって、該ＥＰＲ
   ＯＭは複数のセルを含むアレイと周辺部とをもち、前記
   方法は、 アレイ及び周辺部における基板から外側へ第１の導電層
   を形成する段階と、 アレイ及び周辺部における該第１の導電層から外側へ第
   １の絶縁層を形成する段階と、 アレイ及び周辺部における該第１の絶縁層から外側へ第
   ２の導電層を形成する段階と、 アレイにおける該第１の導電層、第１の絶縁層及び第２
   の導電層を通して該アレイ内にスロットを形成し、同時
   に、一方では該周辺部から該第１の導電層、第１の絶縁
   層、及び第２の導電層を除去する段階と、 該第２の導電層から外側へ、かつ該アレイの該スロット
   内に、かつ該周辺部における該基板から外側へ第２の絶
   縁層を形成する段階と、 該第２の絶縁層から外側へ、かつ該アレイの該スロット
   内に、かつ該周辺部における該第２の絶縁層から外側へ
   第３の導電層を形成する段階と、 該アレイ及び周辺部における該第２の絶縁層及び第３の
   導電層を除去し、一方では、該スロットにおける該第２
   の絶縁層及び第３の導電層を残す段階と、 該スロットにおける該第３の導電層から外側へ第３の絶
   縁層を形成する段階と、 該スロットにおける該第３の絶縁層から外側へ第４の導
   電層を形成する段階とからなるＥＰＲＯＭの２つのセル
   間に電気的隔離を備える方法。