JPH10261794A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 写真製版の転写の寸法よりも短いゲート長を
有するトランジスタを備えた半導体装置及びその製造方
法を得る。 【解決手段】 絶縁膜６、ゲート絶縁膜２及びポリシリ
コン１で構成されるゲート電極の寸法は、写真製版によ
り決定される。一方、ゲート長の寸法は、絶縁膜６の厚
さにより決定される。したがって、絶縁膜６の膜厚を調
節することにより、ゲート長の寸法の調節が可能であ
る。よって、ゲート長の寸法を短くすることができ、ゲ
ート長を転写の最小の寸法より短くすることが可能であ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、写真製版の転写
の最小の寸法（転写限界）よりも短いゲート長を有する
トランジスタを備える半導体装置及びその製造方法に関
する。

【０００２】

【従来の技術】図１０は従来の半導体装置の構成を示す
断面図である。まず、図１０の半導体装置の構成を説明
する。半導体基板９７表面上に酸化膜であるゲート絶縁
膜９２が形成されている。ゲート絶縁膜９２表面上にポ
リシリコン９１が形成されている。ゲート絶縁膜９２の
両側の半導体基板９７表面下に段階的に不純物の濃度が
異なる構造、すなわち、ＬＤＤ構造のソースドレイン領
域９５が形成されている。ポリシリコン９１及びゲート
絶縁膜９２の側壁にサイドウォール９６が形成されてい
る。ゲート電極は、サイドウォール９６、ゲート絶縁膜
９２及びポリシリコン９１で構成される。トランジスタ
は、このゲート電極及びソースドレイン領域９５で構成
される。

【０００３】次に、図１０の半導体装置の製造方法を、
図１１及び図１２を用いて、説明する。まず、図１１を
参照して、膜厚が５０〜１００オングストロームのゲー
ト絶縁膜９２を半導体基板９７表面上に熱酸化を用いて
形成する。次に、膜厚が２０００〜３０００オングスト
ロームのポリシリコン９１をゲート絶縁膜９２表面上に
ＣＶＤ法を用いて堆積して形成する。次に、写真製版に
よりパターニングされたフォトレジスト９６をポリシリ
コン９１表面上に形成する。

【０００４】次に、図１２を参照して、フォトレジスト
９６をマスクとしてポリシリコン９１及びゲート絶縁膜
９２をエッチングする。次に、不純物を注入することに
より、ソースドレイン領域９５を形成する。

【０００５】次に、膜厚が１０００〜２０００オングス
トロームの酸化膜を半導体基板９７上にＣＶＤ法を用い
て堆積して形成する。次に、この堆積して形成された酸
化膜の一部を異方性のドライエッチングにより選択的に
除去することにより、膜厚が０．１〜０．１５μｍのサ
イドウォール９６を自己整合的に形成する。サイドウォ
ール９６の寸法は、堆積して形成された酸化膜の膜厚に
より決定される。次に、不純物を注入することにより、
ソースドレイン領域９５の構造をＬＤＤ構造にする。以
上で、図１０に示す半導体装置が完成する。

【０００６】

【発明が解決しようとする課題】従来では、フォトレジ
スト９６をマスクとしてポリシリコン９１及びゲート絶
縁膜９２をエッチングして、ゲート電極を形成するた
め、ゲート絶縁膜９２の寸法（ゲート長）は、製造装置
の写真製版の転写の最小の寸法が限界となる。転写の最
小の寸法は、製造装置に依って異なるが、製造装置がｉ
線ステッパの場合、０．３〜０．４μｍ程度である。従
来の半導体装置の製造方法では、転写の最小の寸法より
も短いゲート長を形成することができないという問題点
がある。

【０００７】この発明は、以上のような問題点を解決す
るためになされたものであり、写真製版の転写の寸法よ
りも短いゲート長を有するトランジスタを備えた半導体
装置及びその製造方法を得ることを目的とする。

【０００８】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、トランジスタを備えた半導体装置であ
って、前記トランジスタの制御電極は、前記トランジス
タの制御電極が形成される制御電極形成領域の側部にお
いて内方へ凸状の側壁として半導体基板上に形成された
第１の絶縁膜と、前記第１の絶縁膜に挟まれた前記半導
体基板表面上に形成されたゲート絶縁膜と、前記第１の
絶縁膜に挟まれた前記ゲート絶縁膜上に形成された導電
膜とを備える。

【０００９】本発明の請求項２に係る課題解決手段は、
前記ゲート絶縁膜下の前記半導体基板表面下に形成され
た不純物領域をさらに備える。

【００１０】本発明の請求項３に係る課題解決手段は、
前記第１の絶縁膜の外方に隣接して形成されたパターン
と、前記パターンから前記半導体基板内へかけて形成さ
れた前記トランジスタのソースドレイン領域とをさらに
備える。

【００１１】本発明の請求項４に係る課題解決手段にお
いて、前記パターンは写真製版により形成されている。

【００１２】本発明の請求項５に係る課題解決手段にお
いて、前記制御電極形成領域の寸法は、前記写真製版の
転写の最小の寸法である。

【００１３】本発明の請求項６に係る課題解決手段にお
いて、前記パターンは導電性を有し、前記パターンに接
続された配線をさらに備える。

【００１４】本発明の請求項７に係る課題解決手段は、
前記半導体基板表面上であって前記第１の絶縁膜に隣接
する外方へ凸状の側壁として形成された第２の絶縁膜
と、前記制御電極形成領域を間に挟む前記半導体基板表
面内に形成された前記トランジスタのソースドレイン領
域とをさらに備え、前記トランジスタのソースドレイン
領域は段階的に濃度が変化している。

【００１５】本発明の請求項８に係る課題解決手段は、
トランジスタを備えた半導体装置の製造方法であって、
前記トランジスタの制御電極が形成される制御電極形成
領域を挟むパターンを半導体基板上に形成する工程と、
前記半導体基板表面上であって前記パターンの前記制御
電極形成領域を臨む側壁に第１の絶縁膜を形成する工程
と、前記制御電極形成領域内に露出している前記半導体
基板表面上にゲート絶縁膜を形成する工程と、前記第１
の絶縁膜に挟まれた導電膜を前記ゲート絶縁膜上に形成
する工程とにより前記トランジスタの制御電極を形成す
る。

【００１６】本発明の請求項９に係る課題解決手段にお
いて、前記パターンを形成する工程は、前記半導体基板
上に膜を形成する工程と、写真製版により前記膜の一部
を前記制御電極形成領域として除去する工程とを備え
る。

【００１７】本発明の請求項１０に係る課題解決手段に
おいて、前記制御電極形成領域の寸法は、前記写真製版
の転写の最小の寸法である。

【００１８】本発明の請求項１１に係る課題解決手段
は、前記ゲート絶縁膜下の前記半導体基板表面下に不純
物を注入する工程をさらに備える。

【００１９】本発明の請求項１２に係る課題解決手段
は、前記トランジスタのソースドレイン領域を形成する
ための不純物を前記パターン表面から注入する工程をさ
らに備える。

【００２０】本発明の請求項１３に係る課題解決手段に
おいて、前記パターンは導電性を有し、前記パターンに
接続する配線を形成する工程をさらに備える。

【００２１】本発明の請求項１４に係る課題解決手段
は、前記半導体基板表面上であって前記第１の絶縁膜に
隣接する外方へ凸状の側壁として第２の絶縁膜を形成す
る工程と、前記第２の絶縁膜を形成する工程の前後にお
いて、前記トランジスタのソースドレイン領域を形成す
るための不純物を注入する工程とをさらに備える。

【００２２】

【発明の実施の形態】 実施の形態１．まず、本発明の実施の形態１について説
明する。図１は本実施の形態における半導体装置の構成
を示す断面図である。まず、図１の半導体装置の構成を
説明する。ゲート電極（制御電極）は、絶縁膜６、ゲー
ト絶縁膜２及びポリシリコン１で構成される。トランジ
スタは、このゲート電極及びソースドレイン領域５で構
成される。絶縁膜６（第１の絶縁膜）は、ゲート電極が
形成されている領域（制御電極形成領域）の側部におい
て内方へ凸状の側壁として形成されている。ゲート絶縁
膜２は、絶縁膜６に挟まれた半導体基板７表面上に形成
されている。ポリシリコン１は、絶縁膜６に挟まれたゲ
ート絶縁膜２表面上に形成されている。ゲート絶縁膜２
の両側の半導体基板７表面下にソースドレイン領域５が
形成されている。

【００２３】次に、図１の半導体装置の製造方法を、図
２〜図４を用いて、説明する。まず、図２を参照して、
ＣＶＤ法を用いて、半導体基板７表面上に膜厚が２００
０〜３０００オングストロームの窒化膜３を堆積して形
成する。次に、写真製版によりパターニングされたフォ
トレジスト４を窒化膜３表面上に形成する。フォトレジ
スト４は、図１のゲート電極が形成される制御電極形成
領域に対応する空間４ａを有する。

【００２４】次に、図３を参照して、フォトレジスト４
をマスクとして窒化膜３をエッチングして、窒化膜３の
一部を制御電極形成領域３ａとして除去することによ
り、窒化膜３を、制御電極形成領域３ａを間に挟むパタ
ーンにする。

【００２５】次に、図４を参照して、ＣＶＤ法を用いて
半導体基板７上に所定の厚さ（２０００〜３０００オン
グストローム）の酸化膜を堆積して形成する。次に、こ
の堆積して形成された酸化膜の一部を異方性のエッチン
グにより選択的に除去することにより、窒化膜３の制御
電極形成領域３ａを臨む側壁に絶縁膜（サイドウォー
ル）６を形成する。絶縁膜６の膜厚である寸法Ｌ２は、
０．１〜０．１５μｍとなる。次に、制御電極形成領域
３ａ内に露出している半導体基板７表面上に、熱酸化を
用いて膜厚が５０〜１００オングストロームのゲート絶
縁膜２を形成する。次に、ＣＶＤ法を用いてポリシリコ
ンを全面に堆積して形成した後、これをドライエッチン
グ又はＣＭＰ法を用いてエッチバックすることにより、
絶縁膜６に挟まれたポリシリコン１（導電膜）をゲート
絶縁膜２表面上に形成する。全面に堆積するポリシリコ
ンの膜厚は、エッチバックの方法としてドライエッチを
適用する場合は３０００〜４０００オングストロームに
し、ＣＭＰ法を適用する場合はそれより大きくするのが
好ましい。

【００２６】次に、窒化膜３を除去する。次に、不純物
を注入することにより、ＬＤＤ構造のソースドレイン領
域５を形成する。ＬＤＤ構造のソースドレイン領域５を
形成するには、半導体基板に対する不純物の入射角を段
階的に変えて、不純物を注入すればよい。このソースド
レイン領域５を形成すると、図１の半導体装置が完成す
る。

【００２７】本実施の形態による効果は次の通りであ
る。 （１）絶縁膜６と半導体基板７と接する部分の寸法Ｌ２
は、絶縁膜６の形成のために形成した酸化膜の所定の厚
さにより決定される。したがって、上述の所定の膜厚を
調節することにより、寸法Ｌ２の調節が可能である。よ
って、ゲート長（すなわち、Ｌ１−Ｌ２×２）を短くす
ることが可能となる。寸法Ｌ２によっては、ゲート長を
転写の最小の寸法より短くすることが可能である。 （２）図３の制御電極形成領域３ａの寸法Ｌ１を転写の
最小の寸法（例えばｉ線ステッパの場合、０．４μｍ）
とすれば、所定の膜厚を調節しなくても、ゲート長を転
写の最小の寸法より短くすることが可能である。

【００２８】実施の形態２．次に、本発明の実施の形態
２について説明する。図５は本実施の形態における半導
体装置の構成を示す断面図である。まず、図５の半導体
装置の構成を説明する。ゲート絶縁膜２下の半導体基板
７表面下にトランジスタのソース及びドレイン間の接合
容量を低減するための不純物領域９を備える。その他の
構成は図１の構成と同様である。

【００２９】次に、図５の半導体装置の製造方法を説明
する。本実施の形態の半導体装置の製造方法は実施の形
態１の半導体装置の製造方法に次の処理を追加する。す
なわち、図４を参照して、絶縁膜６を形成した後であっ
てゲート絶縁膜２を形成する前に、露出している半導体
基板７表面下に対してチャネルドープを行う。

【００３０】本実施の形態による効果は、（１）及び
（２）に加え、次の通りである。 （３）図１の構造では、絶縁膜６が存在することによ
り、ソースドレイン間の距離が長くなり、ソースドレイ
ン間の接合容量が大きくなる。そこで、図５の構造のよ
うに、チャネルドープを行ってゲート絶縁膜２下のみに
自己整合的に不純物を形成することにより、ソースドレ
イン間の接合容量を低減することができる。

【００３１】実施の形態３．次に、本発明の実施の形態
３について説明する。図６は本実施の形態における半導
体装置の構成を示す断面図である。まず、図６の半導体
装置の構成を説明する。図６中の符号は図１中の符号に
対応している。図６のフィールド酸化膜８内に、図１に
示す主な部分が構成されている。フィールド酸化膜８表
面、半導体基板７表面及び絶縁膜６に接するように、導
電性を有するポリシリコン３’が絶縁膜６の外方に隣接
して形成されている。フィールド酸化膜８表面及びポリ
シリコン３’に接するように絶縁膜６’が形成されてい
る。ソースドレイン領域５’は、パターンであるポリシ
リコン３’から半導体基板７内へかけて形成されてい
る。

【００３２】次に、図６の半導体装置の製造方法を、図
７を用いて、説明する。まず、図７を参照して、半導体
基板７表面上にＣＶＤ法を用いて膜厚が１０００オング
ストローム程度あるいはそれ以下のポリシリコン、この
上にＣＶＤ法を用いて膜厚が２０００〜３０００オング
ストロームの窒化膜をそれぞれ堆積して形成する。この
ポリシリコン及び窒化膜は図２の窒化膜３に対応するも
のである。次に、図２及び図３と同様にして、ポリシリ
コン３’と窒化膜３”を形成する。

【００３３】次に、図４の説明と同様にして、絶縁膜
６、６’、ゲート酸化膜２及びポリシリコンを形成す
る。すなわち、サイドウォールである絶縁膜６を形成す
る。絶縁膜６’は絶縁膜６と同時に形成されるサイドウ
ォールである。次に、制御電極形成領域内に露出してい
る半導体基板７表面上にゲート絶縁膜２を形成する。次
に、全面にポリシリコンを堆積して形成した後これをエ
ッチバックすることにより、ゲート絶縁膜２表面上及び
絶縁膜６に囲まれた部分にポリシリコン１を形成する。

【００３４】次に、窒化膜３”のみを除去することで、
ポリシリコン３’を残す。次に、ポリシリコン３’表面
から不純物を注入することにより、ソースドレイン領域
５’を形成すると、図６の半導体装置が完成する。

【００３５】本実施の形態による効果は、（１）及び
（２）に加え、次の通りである。 （４）ポリシリコン３’の表面から不純物を注入するた
め、半導体基板７表面からソースドレイン領域５’の底
までの寸法Ｌ３を短くすることができる。また、この効
果（４）を得るためであれば、３’は導電性を有しない
他の膜であってもよい。

【００３６】実施の形態４．次に、本発明の実施の形態
４について説明する。図８は本実施の形態における半導
体装置の構成を示す断面図である。図８の半導体装置の
製造方法を説明する。まず、実施の形態３で説明した図
６の半導体装置を準備する。なお、本実施の形態では、
３’はポリシリコンのように導電性を有する。次に、図
６の半導体装置の表面上にＣＶＤ法を用いて膜厚が約１
００００オングストロームの層間絶縁膜１２を堆積して
形成する。次に、層間絶縁膜１２をエッチングすること
により、ポリシリコン３が露出するようにコンタクトホ
ールを形成する。次に、ポリシリコン３と電気的に接続
される配線であるコンタクト１３をコンタクトホール内
に形成する。次に、コンタクト１３と電気的に接続する
アルミ配線１３’を形成する。アルミ配線１３’はソー
スドレイン領域５’と電気的に接続されている。

【００３７】本実施の形態による効果は、（１）及び
（２）に加え、次の通りである。 （５）アルミ配線１３’をソースドレイン領域５’と電
気的に接続するためには、比較的広い領域のポリシリコ
ン３’が露出するようにコンタクトホールを形成すれば
よい。もし、ポリシリコン３’が形成されていないと仮
定すると、アルミ配線１３’をソースドレイン領域５’
と電気的に接続するためには、比較的狭い領域のソース
ドレイン領域５’が露出するようにコンタクトホールを
形成する必要がある。このように、ポリシリコン３’の
存在により、コンタクトホールを形成する位置のマージ
ンが大きくなる。

【００３８】（６）コンタクト１３がポリシリコン３’
に接続されるため、コンタクト１３から半導体基板７へ
流れるリーク電流の発生を防止できる。もし、ポリシリ
コン３’が形成されていないと仮定すると、コンタクト
１３がフィールド酸化膜８と半導体基板７との境界に接
続されて、リーク電流（接合リーク）が発生する場合が
ある。このように、ポリシリコン３’の存在により、リ
ーク電流の発生を防止できる。

【００３９】実施の形態５．次に、本発明の実施の形態
５について説明する。図９は本実施の形態における半導
体装置の構成を示す断面図である。図９の半導体装置の
製造方法を説明する。まず、実施の形態１で説明した図
１の半導体装置を準備する。次に、ＣＶＤ法を用いて膜
厚が１０００〜２０００オングストロームのＴＥＯＳ酸
化膜を堆積して形成する。次に、ＴＥＯＳ酸化膜の一部
を異方性のエッチングにより選択的に除去することによ
り、絶縁膜６の側壁に、膜厚が０．１〜０．１５μｍの
サイドウォールである絶縁膜（第２の絶縁膜）６”を形
成する。絶縁膜６”は絶縁膜６に隣接する外方へ凸状の
側壁として形成される。次に、ソースドレイン領域５に
不純物を注入する。

【００４０】本実施の形態による効果は、（１）及び
（２）に加え、次の通りである。 （７）ソースドレイン領域５の構造を段階的に不純物の
濃度が異なる構造、すなわち、ＬＤＤ構造にすることが
できる。また、図１においてＬＤＤ構造を形成するため
には、半導体基板に対する不純物の入射角を段階的に変
えて、不純物を注入する必要があった。一方、図９で
は、半導体基板に対する不純物の入射角を段階的に変え
て、不純物を注入しなくても、ソースドレイン領域を自
己整合的にＬＤＤ構造にすることができる。

【００４１】変形例．実施の形態３、実施の形態４で用
いている実施の形態３、及び実施の形態５に実施の形態
２を適用してもよい。

【００４２】

【発明の効果】本発明請求項１によると、制御電極形成
領域内に形成されるゲート絶縁膜、すなわち、ゲート長
の寸法は、第１の絶縁膜の膜厚により決定される。した
がって、ゲート長の寸法は、第１の絶縁膜の膜厚を調節
することにより、ゲート長を短くすることができるとい
う効果を奏す。

【００４３】本発明請求項２によると、ソースドレイン
間の接合容量が小さいという効果を奏す。

【００４４】本発明請求項３によると、半導体基板表面
からソースドレイン領域の底までの寸法が短いという効
果を奏す。

【００４５】本発明請求項４によると、ゲート長を写真
製版の転写の寸法より短くすることができるという効果
を奏す。

【００４６】本発明請求項５によると、ゲート長を写真
製版の転写の最小の寸法より短くすることができるとい
う効果を奏す。

【００４７】本発明請求項６によると、配線を形成する
位置のマージンが大きいという効果を奏す。

【００４８】本発明請求項７によると、第２の絶縁膜を
備えたことにより、ソースドレイン領域の構造を自己整
合的に段階的に不純物の濃度が異なる構造にすることが
できるという効果を奏す。

【００４９】本発明請求項８によると、制御電極形成領
域内に形成されるゲート絶縁膜、すなわち、ゲート長の
寸法は、第１の絶縁膜の膜厚により決定される。したが
って、膜厚を調節して第１の絶縁膜を形成することによ
り、ゲート長が短い制御電極を有するトランジスタを備
えた半導体装置が得られるという効果を奏す。

【００５０】本発明請求項９によると、ゲート長が写真
製版の転写の寸法より短い制御電極を有するトランジス
タを備えた半導体装置が得られるという効果を奏す。

【００５１】本発明請求項１０によると、ゲート長が写
真製版の転写の最小の寸法より短い制御電極を有するト
ランジスタを備えた半導体装置が得られるという効果を
奏す。

【００５２】本発明請求項１１によると、ソースドレイ
ン間の接合容量が小さいトランジスタを備えた半導体装
置が得られるという効果を奏す。

【００５３】本発明請求項１２によると、半導体基板表
面からソースドレイン領域の底までの寸法が短い半導体
装置が得られるという効果を奏す。

【００５４】本発明請求項１３によると、配線を形成す
る位置のマージンが大きい半導体装置が得られるという
効果を奏す。

【００５５】本発明請求項１４によると、自己整合的に
形成され、段階的に不純物の濃度が異なる構造のソース
ドレイン領域が得られるという効果を奏す。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体装置を
示す断面図である。

【図２】 本発明の実施の形態１における半導体装置の
製造方法を示す断面図である。

【図３】 本発明の実施の形態１における半導体装置の
製造方法を示す断面図である。

【図４】 本発明の実施の形態１における半導体装置の
製造方法を示す断面図である。

【図５】 本発明の実施の形態２における半導体装置を
示す断面図である。

【図６】 本発明の実施の形態３における半導体装置を
示す断面図である。

【図７】 本発明の実施の形態３における半導体装置の
製造方法を示す断面図である。

【図８】 本発明の実施の形態４における半導体装置を
示す断面図である。

【図９】 本発明の実施の形態５における半導体装置を
示す断面図である。

【図１０】 従来の半導体装置を示す断面図である。

【図１１】 従来の半導体装置の製造方法を示す断面図
である。

【図１２】 従来の半導体装置の製造方法を示す断面図
である。

【符号の説明】

１ ポリシリコン、２ ゲート絶縁膜、３ 窒化膜、
３’ ポリシリコン、３” 窒化膜、４ フォトレジス
ト、５ ソースドレイン領域、６，６’ 絶縁膜、７
半導体基板、８ フィールド酸化膜、９ 不純物領域。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 トランジスタを備えた半導体装置であっ
   て、 前記トランジスタの制御電極は、 前記トランジスタの制御電極が形成される制御電極形成
   領域の側部において内方へ凸状の側壁として半導体基板
   上に形成された第１の絶縁膜と、 前記第１の絶縁膜に挟まれた前記半導体基板表面上に形
   成されたゲート絶縁膜と、 前記第１の絶縁膜に挟まれた前記ゲート絶縁膜上に形成
   された導電膜と、を備えた半導体装置。
2. 【請求項２】 前記ゲート絶縁膜下の前記半導体基板表
   面下に形成された不純物領域をさらに備えた請求項１記
   載の半導体装置。
3. 【請求項３】 前記第１の絶縁膜の外方に隣接して形成
   されたパターンと、 前記パターンから前記半導体基板内へかけて形成された
   前記トランジスタのソースドレイン領域と、をさらに備
   えた請求項１又は２記載の半導体装置。
4. 【請求項４】 前記パターンは写真製版により形成され
   ている請求項３記載の半導体装置。
5. 【請求項５】 前記制御電極形成領域の寸法は、前記写
   真製版の転写の最小の寸法である請求項４記載の半導体
   装置。
6. 【請求項６】 前記パターンは導電性を有し、 前記パターンに接続された配線をさらに備えた請求項３
   〜５のいずれかに記載の半導体装置。
7. 【請求項７】 前記半導体基板表面上であって前記第１
   の絶縁膜に隣接する外方へ凸状の側壁として形成された
   第２の絶縁膜と、 前記制御電極形成領域を間に挟む前記半導体基板表面内
   に形成された前記トランジスタのソースドレイン領域
   と、をさらに備え、 前記トランジスタのソースドレイン領域は段階的に濃度
   が変化している請求項１又は２記載の半導体装置。
8. 【請求項８】 トランジスタを備えた半導体装置の製造
   方法であって、 前記トランジスタの制御電極が形成される制御電極形成
   領域を挟むパターンを半導体基板上に形成する工程と、 前記半導体基板表面上であって前記パターンの前記制御
   電極形成領域を臨む側壁に第１の絶縁膜を形成する工程
   と、 前記制御電極形成領域内に露出している前記半導体基板
   表面上にゲート絶縁膜を形成する工程と、 前記第１の絶縁膜に挟まれた導電膜を前記ゲート絶縁膜
   上に形成する工程と、により前記トランジスタの制御電
   極を形成する半導体装置の製造方法。
9. 【請求項９】 前記パターンを形成する工程は、 前記半導体基板上に膜を形成する工程と、 写真製版により前記膜の一部を前記制御電極形成領域と
   して除去する工程と、を備えた請求項８記載の半導体装
   置の製造方法。
10. 【請求項１０】 前記制御電極形成領域の寸法は、前記
    写真製版の転写の最小の寸法である請求項９記載の半導
    体装置の製造方法。
11. 【請求項１１】 前記ゲート絶縁膜下の前記半導体基板
    表面下に不純物を注入する工程をさらに備えた請求項８
    〜１０のいずれかに記載の半導体装置の製造方法。
12. 【請求項１２】 前記トランジスタのソースドレイン領
    域を形成するための不純物を前記パターン表面から注入
    する工程をさらに備えた請求項８〜１１のいずれかに記
    載の半導体装置の製造方法。
13. 【請求項１３】 前記パターンは導電性を有し、 前記パターンに接続する配線を形成する工程をさらに備
    えた請求項１２記載の半導体装置の製造方法。
14. 【請求項１４】 前記半導体基板表面上であって前記第
    １の絶縁膜に隣接する外方へ凸状の側壁として第２の絶
    縁膜を形成する工程と、 前記第２の絶縁膜を形成する工程の前後において、前記
    トランジスタのソースドレイン領域を形成するための不
    純物を注入する工程と、をさらに備えた請求項８〜１１
    のいずれかに記載の半導体装置の製造方法。