JPH1026772A - 集積回路およびアクティブマトリクス基板の製造方法 - Google Patents
集積回路およびアクティブマトリクス基板の製造方法Info
- Publication number
- JPH1026772A JPH1026772A JP18250896A JP18250896A JPH1026772A JP H1026772 A JPH1026772 A JP H1026772A JP 18250896 A JP18250896 A JP 18250896A JP 18250896 A JP18250896 A JP 18250896A JP H1026772 A JPH1026772 A JP H1026772A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- gate electrode
- semiconductor film
- light
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 112
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 65
- 239000011159 matrix material Substances 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 283
- 238000010438 heat treatment Methods 0.000 claims abstract description 196
- 239000012535 impurity Substances 0.000 claims abstract description 145
- 238000000034 method Methods 0.000 claims abstract description 106
- 239000010408 film Substances 0.000 claims description 791
- 238000002425 crystallisation Methods 0.000 claims description 51
- 230000008025 crystallization Effects 0.000 claims description 51
- 238000000059 patterning Methods 0.000 claims description 35
- 239000010410 layer Substances 0.000 claims description 25
- 239000010409 thin film Substances 0.000 claims description 21
- 239000004973 liquid crystal related substance Substances 0.000 claims description 14
- 230000001678 irradiating effect Effects 0.000 claims description 9
- 230000008569 process Effects 0.000 abstract description 51
- 238000005224 laser annealing Methods 0.000 abstract description 10
- 230000003213 activating effect Effects 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 7
- -1 phosphorus ions Chemical class 0.000 description 30
- 229910052698 phosphorus Inorganic materials 0.000 description 25
- 239000011574 phosphorus Substances 0.000 description 25
- 239000013078 crystal Substances 0.000 description 18
- 230000031700 light absorption Effects 0.000 description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 11
- 239000011521 glass Substances 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- 239000001257 hydrogen Substances 0.000 description 7
- 229910052739 hydrogen Inorganic materials 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 230000002195 synergetic effect Effects 0.000 description 7
- 229910052715 tantalum Inorganic materials 0.000 description 7
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 239000013081 microcrystal Substances 0.000 description 5
- 239000007790 solid phase Substances 0.000 description 5
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910001882 dioxygen Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 125000004430 oxygen atom Chemical group O* 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 210000002858 crystal cell Anatomy 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000001953 recrystallisation Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 150000004678 hydrides Chemical class 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000010512 thermal transition Effects 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 半導体膜に導入した不純物を短時間で活性化
することのできる集積回路の製造方法、およびアクティ
ブマトリクス基板の製造方法を提供することにある。 【解決手段】 ＴＦＴを製造するにあたって、チャネル
領域１７およびソース・ドレイン領域を形成するための
半導体膜２０、２００を形成した以降、それにレーザア
ニールを行い、しかる後に半導体膜２０の上層側にゲー
ト電極を形成する前に、半導体膜２０に高濃度の不純物
を導入する高濃度不純物導入工程と、ゲート絶縁膜１３
の表面側に光吸収膜７０を形成する光吸収膜形成工程
と、半導体膜２０に急速加熱処理を施す急速加熱処理工
程とを行う。
することのできる集積回路の製造方法、およびアクティ
ブマトリクス基板の製造方法を提供することにある。 【解決手段】 ＴＦＴを製造するにあたって、チャネル
領域１７およびソース・ドレイン領域を形成するための
半導体膜２０、２００を形成した以降、それにレーザア
ニールを行い、しかる後に半導体膜２０の上層側にゲー
ト電極を形成する前に、半導体膜２０に高濃度の不純物
を導入する高濃度不純物導入工程と、ゲート絶縁膜１３
の表面側に光吸収膜７０を形成する光吸収膜形成工程
と、半導体膜２０に急速加熱処理を施す急速加熱処理工
程とを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（以下、ＴＦＴという。）を有する集積回路の製造方
法、および液晶表示装置用のアクティブマトリクス基板
の製造方法に関するものである。更に詳しくは、これら
の製造方法において半導体膜に高濃度で導入した不純物
の活性化技術に関するものである。
（以下、ＴＦＴという。）を有する集積回路の製造方
法、および液晶表示装置用のアクティブマトリクス基板
の製造方法に関するものである。更に詳しくは、これら
の製造方法において半導体膜に高濃度で導入した不純物
の活性化技術に関するものである。
【０００２】
【従来の技術】集積回路、たとえば液晶表示装置のアク
ティブマトリクス基板では、ガラス基板上の各画素毎に
アクティブ素子としてＴＦＴが形成されている。また、
各画素には容量素子（保持容量）が形成されることもあ
り、これら容量素子およびＴＦＴは従来、図１８および
図１９に示す工程を経て製造される。まず、図１８
（Ａ）に示すように、透明なガラス製の基板１０の表面
にシリコン膜からなる半導体膜２００を形成した後、そ
れをパターニングして島状の半導体膜２０、４０を形成
する。半導体膜２０、４０は、それぞれＴＦＴおよび容
量素子を構成するためのものである。この工程では半導
体膜２０、４０に対してレーザアニールなどを行い結晶
化を図ることもある。次に図１８（Ｂ）に示すように、
半導体膜２０、４０の表面にゲート絶縁膜１３を形成し
た後、図１８（Ｂ）に示すように半導体膜２０の方をレ
ジストマスク９７で覆い、半導体膜４０にリンイオンを
導入する。その結果、容量素子の下層側電極４１が形成
される。次に図１８（Ｄ）に示すように、タンタル膜な
どの導電膜６１を形成した後、図１８（Ｅ）に示すよう
にレジストマスク９８を形成して、図１８（Ｆ）に示す
ように導電膜６１をパターニングし、ゲート電極１５お
よび容量素子Ｃａｐの上層側電極４２を形成する。この
容量素子Ｃａｐではゲート絶縁膜１３と同時形成された
絶縁膜が誘電体膜である。次に図１９（Ａ）に示すよう
に、ゲート電極１５を広めに覆うレジストマスク９９を
形成した後、半導体膜２０に高濃度のリンイオンを導入
して高濃度ソース・ドレイン領域１２２を形成した後、
図１９（Ｂ）に示すようにゲート電極１５をマスクとし
て低濃度のリンイオンを導入して低濃度ソース・ドレイ
ン領域１２１を形成する。このとき不純物が導入されな
かった部分がチャネル領域１７となり、ソース・ドレイ
ン領域１２のうちゲート電極１５に対峙する部分に低濃
度ソース・ドレイン領域１２１を備えるＬＤＤ構造のＴ
ＦＴが形成される。
ティブマトリクス基板では、ガラス基板上の各画素毎に
アクティブ素子としてＴＦＴが形成されている。また、
各画素には容量素子（保持容量）が形成されることもあ
り、これら容量素子およびＴＦＴは従来、図１８および
図１９に示す工程を経て製造される。まず、図１８
（Ａ）に示すように、透明なガラス製の基板１０の表面
にシリコン膜からなる半導体膜２００を形成した後、そ
れをパターニングして島状の半導体膜２０、４０を形成
する。半導体膜２０、４０は、それぞれＴＦＴおよび容
量素子を構成するためのものである。この工程では半導
体膜２０、４０に対してレーザアニールなどを行い結晶
化を図ることもある。次に図１８（Ｂ）に示すように、
半導体膜２０、４０の表面にゲート絶縁膜１３を形成し
た後、図１８（Ｂ）に示すように半導体膜２０の方をレ
ジストマスク９７で覆い、半導体膜４０にリンイオンを
導入する。その結果、容量素子の下層側電極４１が形成
される。次に図１８（Ｄ）に示すように、タンタル膜な
どの導電膜６１を形成した後、図１８（Ｅ）に示すよう
にレジストマスク９８を形成して、図１８（Ｆ）に示す
ように導電膜６１をパターニングし、ゲート電極１５お
よび容量素子Ｃａｐの上層側電極４２を形成する。この
容量素子Ｃａｐではゲート絶縁膜１３と同時形成された
絶縁膜が誘電体膜である。次に図１９（Ａ）に示すよう
に、ゲート電極１５を広めに覆うレジストマスク９９を
形成した後、半導体膜２０に高濃度のリンイオンを導入
して高濃度ソース・ドレイン領域１２２を形成した後、
図１９（Ｂ）に示すようにゲート電極１５をマスクとし
て低濃度のリンイオンを導入して低濃度ソース・ドレイ
ン領域１２１を形成する。このとき不純物が導入されな
かった部分がチャネル領域１７となり、ソース・ドレイ
ン領域１２のうちゲート電極１５に対峙する部分に低濃
度ソース・ドレイン領域１２１を備えるＬＤＤ構造のＴ
ＦＴが形成される。
【０００３】但し、半導体膜２０、４０に導入した高濃
度不純物はそのままでは活性化しておらず、高濃度ソー
ス・ドレイン領域１２２などの抵抗値が高いので、従来
は、高濃度不純物の導入を終えた以降、たとえば層間絶
縁膜を形成した後に、基板１０を炉内に入れて熱処理を
行っている。
度不純物はそのままでは活性化しておらず、高濃度ソー
ス・ドレイン領域１２２などの抵抗値が高いので、従来
は、高濃度不純物の導入を終えた以降、たとえば層間絶
縁膜を形成した後に、基板１０を炉内に入れて熱処理を
行っている。
【０００４】
【発明が解決しようとする課題】しかしながら従来のよ
うに、半導体膜２０、４０に導入した不純物を活性化す
るのに炉内で熱処理を行う方法では、処理時間が長いと
いう問題点がある。すなわち、基板１０としてガラス基
板を用いている場合には、基板１０に割れや歪みが発生
しないように加熱温度を低く設定せざるを得ないため、
加熱温度が低い分、熱処理時間が長くかかってしまう。
うに、半導体膜２０、４０に導入した不純物を活性化す
るのに炉内で熱処理を行う方法では、処理時間が長いと
いう問題点がある。すなわち、基板１０としてガラス基
板を用いている場合には、基板１０に割れや歪みが発生
しないように加熱温度を低く設定せざるを得ないため、
加熱温度が低い分、熱処理時間が長くかかってしまう。
【０００５】以上の問題点に鑑みて、本発明の課題は、
半導体膜に導入した不純物を短時間で活性化することの
できる集積回路の製造方法、およびアクティブマトリク
ス基板の製造方法を提供することにある。
半導体膜に導入した不純物を短時間で活性化することの
できる集積回路の製造方法、およびアクティブマトリク
ス基板の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、基板の表面側においてゲート電極に対
してゲート絶縁膜を介して対峙するチャネル領域、およ
び該チャネル領域に接続する高濃度ソース・ドレイン領
域を備える薄膜トランジスタを有する集積回路の製造方
法において、高濃度不純物を導入した半導体膜に対して
急速加熱処理を行う際には光吸収膜を利用することを特
徴とする。
に、本発明では、基板の表面側においてゲート電極に対
してゲート絶縁膜を介して対峙するチャネル領域、およ
び該チャネル領域に接続する高濃度ソース・ドレイン領
域を備える薄膜トランジスタを有する集積回路の製造方
法において、高濃度不純物を導入した半導体膜に対して
急速加熱処理を行う際には光吸収膜を利用することを特
徴とする。
【０００７】すなわち、前記高濃度ソース・ドレイン領
域を形成するための半導体膜を形成した以降、該半導体
膜の上層側に前記ゲート電極を形成する前に、前記半導
体膜に高濃度不純物を導入する高濃度不純物導入工程
と、前記半導体膜の表面に形成した前記ゲート絶縁膜の
表面に光吸収膜を形成する光吸収膜形成工程と、前記半
導体膜に急速加熱処理を施す急速加熱処理工程とを行う
ことを特徴とする。
域を形成するための半導体膜を形成した以降、該半導体
膜の上層側に前記ゲート電極を形成する前に、前記半導
体膜に高濃度不純物を導入する高濃度不純物導入工程
と、前記半導体膜の表面に形成した前記ゲート絶縁膜の
表面に光吸収膜を形成する光吸収膜形成工程と、前記半
導体膜に急速加熱処理を施す急速加熱処理工程とを行う
ことを特徴とする。
【０００８】本発明では高濃度の不純物を導入した半導
体膜を急速加熱処理工程によって活性化するため、長い
時間のかかる炉内での熱処理を行う必要がない。また、
急速加熱処理工程は、炉内での熱処理に比較して高温に
なる分、熱処理の効果が高い。この場合でも基板は局部
的に加熱されていくだけであるので、基板には割れや歪
みなどが発生しない。また、本発明では急速加熱処理工
程によって不純物を活性化する際には、ゲート絶縁膜の
表面に光吸収膜を形成してあるので、アークランプから
の光によって半導体膜は効率よく加熱される。しかも、
光吸収膜は基板表面の全体に形成されているため、パタ
ーニング後の半導体膜に急速加熱処理を行うといって
も、各半導体膜はパターン密度の影響を受けることなく
均一に処理される。また急速加熱処理によって、ゲート
絶縁膜は焼き締めされて緻密化し、かつゲート絶縁膜で
はシリコン原子と酸素原子との結合が弱くて不安定な状
態から強くて安定な状態となる。しかもゲート絶縁膜で
は禁制帯中の電子やホールに対するトラップ準位が減少
するので、ＴＦＴの耐電圧などが向上する。
体膜を急速加熱処理工程によって活性化するため、長い
時間のかかる炉内での熱処理を行う必要がない。また、
急速加熱処理工程は、炉内での熱処理に比較して高温に
なる分、熱処理の効果が高い。この場合でも基板は局部
的に加熱されていくだけであるので、基板には割れや歪
みなどが発生しない。また、本発明では急速加熱処理工
程によって不純物を活性化する際には、ゲート絶縁膜の
表面に光吸収膜を形成してあるので、アークランプから
の光によって半導体膜は効率よく加熱される。しかも、
光吸収膜は基板表面の全体に形成されているため、パタ
ーニング後の半導体膜に急速加熱処理を行うといって
も、各半導体膜はパターン密度の影響を受けることなく
均一に処理される。また急速加熱処理によって、ゲート
絶縁膜は焼き締めされて緻密化し、かつゲート絶縁膜で
はシリコン原子と酸素原子との結合が弱くて不安定な状
態から強くて安定な状態となる。しかもゲート絶縁膜で
は禁制帯中の電子やホールに対するトラップ準位が減少
するので、ＴＦＴの耐電圧などが向上する。
【０００９】本発明では前記高濃度ソース・ドレイン領
域を形成するための半導体膜を形成した後、該半導体膜
を結晶化する結晶化工程を行い、該結晶化工程を行った
以降、該半導体膜の上層側に前記ゲート電極を形成する
前に、前記半導体膜に高濃度不純物を導入する高濃度不
純物導入工程と、前記半導体膜の表面に形成した前記ゲ
ート絶縁膜の表面に光吸収膜を形成する光吸収膜形成工
程と、前記半導体膜に急速加熱処理を施す急速加熱処理
工程とを行うことが好ましい。
域を形成するための半導体膜を形成した後、該半導体膜
を結晶化する結晶化工程を行い、該結晶化工程を行った
以降、該半導体膜の上層側に前記ゲート電極を形成する
前に、前記半導体膜に高濃度不純物を導入する高濃度不
純物導入工程と、前記半導体膜の表面に形成した前記ゲ
ート絶縁膜の表面に光吸収膜を形成する光吸収膜形成工
程と、前記半導体膜に急速加熱処理を施す急速加熱処理
工程とを行うことが好ましい。
【００１０】このように構成すると急速加熱処理と結晶
化工程との相乗効果により半導体膜の膜質が向上する。
すなわち、先に行った結晶化工程によって半導体膜中に
生じるストレスはこの急速加熱処理工程で解放され、結
晶の完全性が高まる。併せて結晶粒と結晶粒との間にわ
ずかに存在する非結晶部分が結晶化するため、半導体膜
の結晶化率が高まる。また、微小結晶は再結晶化して大
きな結晶に成長し、結晶粒界を減少させる。
化工程との相乗効果により半導体膜の膜質が向上する。
すなわち、先に行った結晶化工程によって半導体膜中に
生じるストレスはこの急速加熱処理工程で解放され、結
晶の完全性が高まる。併せて結晶粒と結晶粒との間にわ
ずかに存在する非結晶部分が結晶化するため、半導体膜
の結晶化率が高まる。また、微小結晶は再結晶化して大
きな結晶に成長し、結晶粒界を減少させる。
【００１１】本発明において前記高濃度不純物導入工程
では、前記薄膜トランジスタがオフセットゲート構造と
なるように前記半導体膜のうち前記ゲート電極の端部に
対峙する部分を避けて高濃度不純物を導入する。また、
前記高濃度不純物導入工程では、前記薄膜トランジスタ
がＬＤＤ構造となるように前記半導体膜のうち前記ゲー
ト電極の端部に対峙する部分を避けて高濃度不純物を導
入し、前記ゲート電極を形成した以降に、前記ゲート電
極をマスクとして前記半導体膜に対して低濃度不純物を
導入する低濃度不純物導入工程を行ってもよい。
では、前記薄膜トランジスタがオフセットゲート構造と
なるように前記半導体膜のうち前記ゲート電極の端部に
対峙する部分を避けて高濃度不純物を導入する。また、
前記高濃度不純物導入工程では、前記薄膜トランジスタ
がＬＤＤ構造となるように前記半導体膜のうち前記ゲー
ト電極の端部に対峙する部分を避けて高濃度不純物を導
入し、前記ゲート電極を形成した以降に、前記ゲート電
極をマスクとして前記半導体膜に対して低濃度不純物を
導入する低濃度不純物導入工程を行ってもよい。
【００１２】本発明では前記急速加熱処理工程を行った
以降、前記ゲート電極を形成する前に、前記光吸収膜を
除去する光吸収膜除去工程と、前記ゲート絶縁膜の表面
に導電膜を形成する導電膜形成工程とを行い、しかる後
に前記導電膜をパターニングして前記ゲート電極を形成
してもよい。
以降、前記ゲート電極を形成する前に、前記光吸収膜を
除去する光吸収膜除去工程と、前記ゲート絶縁膜の表面
に導電膜を形成する導電膜形成工程とを行い、しかる後
に前記導電膜をパターニングして前記ゲート電極を形成
してもよい。
【００１３】本発明では前記光吸収膜として導電性を有
する膜を用いるとともに、前記急速加熱処理工程を行っ
た以降、前記ゲート電極を形成する前に、前記光吸収膜
の表面に導電膜を形成する導電膜形成工程を行い、しか
る後に前記導電膜および前記光吸収膜をパターニングし
て前記ゲート電極を形成してもよい。
する膜を用いるとともに、前記急速加熱処理工程を行っ
た以降、前記ゲート電極を形成する前に、前記光吸収膜
の表面に導電膜を形成する導電膜形成工程を行い、しか
る後に前記導電膜および前記光吸収膜をパターニングし
て前記ゲート電極を形成してもよい。
【００１４】本発明では前記光吸収膜として導電性を有
する膜を用い、前記急速加熱処理工程を行った以降、前
記光吸収膜をパターニングして前記ゲート電極を形成し
てもよい。
する膜を用い、前記急速加熱処理工程を行った以降、前
記光吸収膜をパターニングして前記ゲート電極を形成し
てもよい。
【００１５】上記のいずれの場合でも前記基板上に、前
記高濃度ソース・ドレイン領域と同時形成された下層側
電極、前記ゲート絶縁膜と同時形成された誘電体膜、お
よび前記ゲート電極と同時形成された上層側電極を備え
る容量素子を形成するにあたっては、該容量素子の側に
対しても、前記光吸収膜形成工程では前記誘電体膜の表
面側に光吸収膜を形成し、前記急速熱処理工程では前記
下層側電極を構成する半導体膜に急速加熱処理を施すこ
とが好ましい。
記高濃度ソース・ドレイン領域と同時形成された下層側
電極、前記ゲート絶縁膜と同時形成された誘電体膜、お
よび前記ゲート電極と同時形成された上層側電極を備え
る容量素子を形成するにあたっては、該容量素子の側に
対しても、前記光吸収膜形成工程では前記誘電体膜の表
面側に光吸収膜を形成し、前記急速熱処理工程では前記
下層側電極を構成する半導体膜に急速加熱処理を施すこ
とが好ましい。
【００１６】本発明の別の形態では、基板の表面側にお
いてゲート電極に対してゲート絶縁膜を介して対峙する
チャネル領域、および該チャネル領域に接続する高濃度
ソース・ドレイン領域を備える薄膜トランジスタを有す
る集積回路の製造方法において、高濃度不純物を導入し
た半導体膜に対して急速加熱処理を行う際には光反射膜
を利用することを特徴とする。
いてゲート電極に対してゲート絶縁膜を介して対峙する
チャネル領域、および該チャネル領域に接続する高濃度
ソース・ドレイン領域を備える薄膜トランジスタを有す
る集積回路の製造方法において、高濃度不純物を導入し
た半導体膜に対して急速加熱処理を行う際には光反射膜
を利用することを特徴とする。
【００１７】すなわち、前記高濃度ソース・ドレイン領
域を形成するための半導体膜を形成した以降、該半導体
膜の上層側に前記ゲート電極を形成する前に、前記半導
体膜に高濃度不純物を導入する高濃度不純物導入工程
と、前記半導体膜の表面に形成した前記ゲート絶縁膜の
表面に光反射膜を形成する光反射膜形成工程と、前記基
板の裏面側から光照射を行って前記半導体膜に急速加熱
処理を施す急速加熱処理工程とを行うことを特徴とす
る。
域を形成するための半導体膜を形成した以降、該半導体
膜の上層側に前記ゲート電極を形成する前に、前記半導
体膜に高濃度不純物を導入する高濃度不純物導入工程
と、前記半導体膜の表面に形成した前記ゲート絶縁膜の
表面に光反射膜を形成する光反射膜形成工程と、前記基
板の裏面側から光照射を行って前記半導体膜に急速加熱
処理を施す急速加熱処理工程とを行うことを特徴とす
る。
【００１８】本発明でも高濃度の不純物を導入した半導
体膜を急速加熱処理工程によって活性化するため、長い
時間のかかる炉内での熱処理を行う必要がないなどの利
点がある。また、本発明では急速加熱処理工程によって
不純物を活性化する際には、ゲート絶縁膜の表面に光反
射膜を形成してあるので、アークランプからの光によっ
て半導体膜は効率よく加熱される。しかも、光反射膜は
基板表面の全体に形成されているため、パターニング後
の半導体膜に急速加熱処理を行うといっても各半導体膜
はパターン密度の影響を受けることなく均一に処理され
る。さらに、ゲート絶縁膜の緻密化を図ることができ
る。
体膜を急速加熱処理工程によって活性化するため、長い
時間のかかる炉内での熱処理を行う必要がないなどの利
点がある。また、本発明では急速加熱処理工程によって
不純物を活性化する際には、ゲート絶縁膜の表面に光反
射膜を形成してあるので、アークランプからの光によっ
て半導体膜は効率よく加熱される。しかも、光反射膜は
基板表面の全体に形成されているため、パターニング後
の半導体膜に急速加熱処理を行うといっても各半導体膜
はパターン密度の影響を受けることなく均一に処理され
る。さらに、ゲート絶縁膜の緻密化を図ることができ
る。
【００１９】本発明では前記高濃度ソース・ドレイン領
域を形成するための半導体膜を形成した後、該半導体膜
を結晶化する結晶化工程を行い、該結晶化工程を行った
以降、該半導体膜の上層側に前記ゲート電極を形成する
前に、前記半導体膜に高濃度不純物を導入する高濃度不
純物導入工程と、前記半導体膜の表面に形成した前記ゲ
ート絶縁膜の表面に光反射膜を形成する光反射膜形成工
程と、前記基板の裏面側から光照射を行って前記半導体
膜に急速加熱処理を施す急速加熱処理工程とを行うこと
が好ましい。このように構成すると、前述のとおり、急
速加熱処理と結晶化工程との相乗効果により半導体膜の
膜質が向上する。
域を形成するための半導体膜を形成した後、該半導体膜
を結晶化する結晶化工程を行い、該結晶化工程を行った
以降、該半導体膜の上層側に前記ゲート電極を形成する
前に、前記半導体膜に高濃度不純物を導入する高濃度不
純物導入工程と、前記半導体膜の表面に形成した前記ゲ
ート絶縁膜の表面に光反射膜を形成する光反射膜形成工
程と、前記基板の裏面側から光照射を行って前記半導体
膜に急速加熱処理を施す急速加熱処理工程とを行うこと
が好ましい。このように構成すると、前述のとおり、急
速加熱処理と結晶化工程との相乗効果により半導体膜の
膜質が向上する。
【００２０】本発明において前記高濃度不純物導入工程
では、前記薄膜トランジスタがオフセットゲート構造と
なるように前記半導体膜のうち前記ゲート電極の端部に
対峙する部分を避けて高濃度不純物を導入する。また前
記高濃度不純物導入工程では、前記薄膜トランジスタが
ＬＤＤ構造となるように前記半導体膜のうち前記ゲート
電極の端部に対峙する部分を避けて高濃度不純物を導入
し、前記ゲート電極を形成した以降に、前記ゲート電極
をマスクとして前記半導体膜に対して低濃度不純物を導
入する低濃度不純物導入工程を行ってもよい。
では、前記薄膜トランジスタがオフセットゲート構造と
なるように前記半導体膜のうち前記ゲート電極の端部に
対峙する部分を避けて高濃度不純物を導入する。また前
記高濃度不純物導入工程では、前記薄膜トランジスタが
ＬＤＤ構造となるように前記半導体膜のうち前記ゲート
電極の端部に対峙する部分を避けて高濃度不純物を導入
し、前記ゲート電極を形成した以降に、前記ゲート電極
をマスクとして前記半導体膜に対して低濃度不純物を導
入する低濃度不純物導入工程を行ってもよい。
【００２１】本発明において前記急速加熱処理工程を行
った以降、前記ゲート電極を形成する前に、前記光反射
膜を除去する光反射膜除去工程と、前記ゲート絶縁膜の
表面に導電膜を形成する導電膜形成工程とを行い、しか
る後に前記導電膜をパターニングして前記ゲート電極を
形成してもよい。
った以降、前記ゲート電極を形成する前に、前記光反射
膜を除去する光反射膜除去工程と、前記ゲート絶縁膜の
表面に導電膜を形成する導電膜形成工程とを行い、しか
る後に前記導電膜をパターニングして前記ゲート電極を
形成してもよい。
【００２２】本発明において前記光反射膜として導電性
を有する膜を用いるとともに、前記急速加熱処理工程を
行った以降、前記ゲート電極を形成する前に、前記光反
射膜の表面に導電膜を形成する導電膜形成工程を行い、
しかる後に前記導電膜および前記光反射膜をパターニン
グして前記ゲート電極を形成してもよい。
を有する膜を用いるとともに、前記急速加熱処理工程を
行った以降、前記ゲート電極を形成する前に、前記光反
射膜の表面に導電膜を形成する導電膜形成工程を行い、
しかる後に前記導電膜および前記光反射膜をパターニン
グして前記ゲート電極を形成してもよい。
【００２３】本発明において前記光反射膜として導電性
を有する膜を用い、前記急速加熱処理工程を行った以
降、前記光反射膜をパターニングして前記ゲート電極を
形成してもよい。
を有する膜を用い、前記急速加熱処理工程を行った以
降、前記光反射膜をパターニングして前記ゲート電極を
形成してもよい。
【００２４】上記のいずれの場合でも前記基板上に、前
記高濃度ソース・ドレイン領域と同時形成された下層側
電極、前記ゲート絶縁膜と同時形成された誘電体膜、お
よび前記ゲート電極と同時形成された上層側電極を備え
る容量素子を形成するにあたっては、該容量素子の側に
対しても、前記光反射膜形成工程では前記誘電体膜の表
面側に光反射膜を形成し、前記急速熱処理工程では前記
下層側電極を構成する半導体膜に急速加熱処理を施すこ
とが好ましい。
記高濃度ソース・ドレイン領域と同時形成された下層側
電極、前記ゲート絶縁膜と同時形成された誘電体膜、お
よび前記ゲート電極と同時形成された上層側電極を備え
る容量素子を形成するにあたっては、該容量素子の側に
対しても、前記光反射膜形成工程では前記誘電体膜の表
面側に光反射膜を形成し、前記急速熱処理工程では前記
下層側電極を構成する半導体膜に急速加熱処理を施すこ
とが好ましい。
【００２５】本発明のさらに別の形態では、基板の表面
側においてゲート電極に対してゲート絶縁膜を介して対
峙するチャネル領域、および該チャネル領域に接続する
高濃度ソース・ドレイン領域を備える薄膜トランジスタ
を有する集積回路の製造方法において、高濃度不純物を
導入した半導体膜に対して急速加熱処理を行う際には光
吸収膜および光反射膜を利用することを特徴とする。
側においてゲート電極に対してゲート絶縁膜を介して対
峙するチャネル領域、および該チャネル領域に接続する
高濃度ソース・ドレイン領域を備える薄膜トランジスタ
を有する集積回路の製造方法において、高濃度不純物を
導入した半導体膜に対して急速加熱処理を行う際には光
吸収膜および光反射膜を利用することを特徴とする。
【００２６】すなわち、前記高濃度ソース・ドレイン領
域を形成するための半導体膜を形成した以降、該半導体
膜の上層側に前記ゲート電極を形成する前に、前記半導
体膜に高濃度不純物を導入する高濃度不純物導入工程
と、前記半導体膜の表面に形成した前記ゲート絶縁膜の
表面に光吸収膜および光反射膜を順次形成する光吸収膜
・光反射膜形成工程と、前記基板の裏面側から光照射を
行って前記半導体膜に急速加熱処理を施す急速加熱処理
工程とを行うことを特徴とする。
域を形成するための半導体膜を形成した以降、該半導体
膜の上層側に前記ゲート電極を形成する前に、前記半導
体膜に高濃度不純物を導入する高濃度不純物導入工程
と、前記半導体膜の表面に形成した前記ゲート絶縁膜の
表面に光吸収膜および光反射膜を順次形成する光吸収膜
・光反射膜形成工程と、前記基板の裏面側から光照射を
行って前記半導体膜に急速加熱処理を施す急速加熱処理
工程とを行うことを特徴とする。
【００２７】本発明でも高濃度の不純物を導入した半導
体膜を急速加熱処理工程によって活性化するため、長い
時間のかかる炉内での熱処理を行う必要がないなどの利
点がある。また、本発明では急速加熱処理工程によって
不純物を活性化する際には、ゲート絶縁膜の表面に光吸
収膜および光反射膜を形成してあるので、アークランプ
からの光によって半導体膜は効率よく加熱される。しか
も、光吸収膜および光反射膜は基板表面の全体に形成さ
れているため、パターニング後の半導体膜に急速加熱処
理を行うといっても各半導体膜はパターン密度の影響を
受けることなく均一に処理される。さらに、ゲート絶縁
膜の緻密化を図ることができる。
体膜を急速加熱処理工程によって活性化するため、長い
時間のかかる炉内での熱処理を行う必要がないなどの利
点がある。また、本発明では急速加熱処理工程によって
不純物を活性化する際には、ゲート絶縁膜の表面に光吸
収膜および光反射膜を形成してあるので、アークランプ
からの光によって半導体膜は効率よく加熱される。しか
も、光吸収膜および光反射膜は基板表面の全体に形成さ
れているため、パターニング後の半導体膜に急速加熱処
理を行うといっても各半導体膜はパターン密度の影響を
受けることなく均一に処理される。さらに、ゲート絶縁
膜の緻密化を図ることができる。
【００２８】本発明では前記チャネル領域および前記高
濃度ソース・ドレイン領域を形成するための半導体膜を
形成した後、該半導体膜を結晶化する結晶化工程を行
い、該結晶化工程を行った以降、該半導体膜の上層側に
前記ゲート電極を形成する前に、前記半導体膜に高濃度
不純物を導入する高濃度不純物導入工程と、前記半導体
膜の表面に形成した前記ゲート絶縁膜の表面に光吸収膜
および光反射膜を順次形成する光吸収膜・光反射膜形成
工程と、前記基板の裏面側から光照射を行って前記半導
体膜に急速加熱処理を施す急速加熱処理工程とを行うこ
とが好ましい。このように構成すると、前述のとおり、
急速加熱処理と結晶化工程との相乗効果により半導体膜
の膜質が向上する。
濃度ソース・ドレイン領域を形成するための半導体膜を
形成した後、該半導体膜を結晶化する結晶化工程を行
い、該結晶化工程を行った以降、該半導体膜の上層側に
前記ゲート電極を形成する前に、前記半導体膜に高濃度
不純物を導入する高濃度不純物導入工程と、前記半導体
膜の表面に形成した前記ゲート絶縁膜の表面に光吸収膜
および光反射膜を順次形成する光吸収膜・光反射膜形成
工程と、前記基板の裏面側から光照射を行って前記半導
体膜に急速加熱処理を施す急速加熱処理工程とを行うこ
とが好ましい。このように構成すると、前述のとおり、
急速加熱処理と結晶化工程との相乗効果により半導体膜
の膜質が向上する。
【００２９】本発明において前記高濃度不純物導入工程
では、前記薄膜トランジスタがオフセットゲート構造と
なるように前記半導体膜のうち前記ゲート電極の端部に
対峙する部分を避けて高濃度不純物を導入する。また前
記高濃度不純物導入工程では、前記薄膜トランジスタが
ＬＤＤ構造となるように前記半導体膜のうち前記ゲート
電極の端部に対峙する部分を避けて高濃度不純物を導入
し、前記ゲート電極を形成した以降に、前記ゲート電極
をマスクとして前記半導体膜に対して低濃度不純物を導
入する低濃度不純物導入工程を行ってもよい。
では、前記薄膜トランジスタがオフセットゲート構造と
なるように前記半導体膜のうち前記ゲート電極の端部に
対峙する部分を避けて高濃度不純物を導入する。また前
記高濃度不純物導入工程では、前記薄膜トランジスタが
ＬＤＤ構造となるように前記半導体膜のうち前記ゲート
電極の端部に対峙する部分を避けて高濃度不純物を導入
し、前記ゲート電極を形成した以降に、前記ゲート電極
をマスクとして前記半導体膜に対して低濃度不純物を導
入する低濃度不純物導入工程を行ってもよい。
【００３０】本発明において前記急速加熱処理工程を行
った以降、前記ゲート電極を形成する前に、前記光吸収
膜および前記光反射膜を除去する光吸収膜・反射膜除去
工程と、前記ゲート絶縁膜の表面に導電膜を形成する導
電膜形成工程とを行い、しかる後に前記導電膜をパター
ニングして前記ゲート電極を形成してもよい。
った以降、前記ゲート電極を形成する前に、前記光吸収
膜および前記光反射膜を除去する光吸収膜・反射膜除去
工程と、前記ゲート絶縁膜の表面に導電膜を形成する導
電膜形成工程とを行い、しかる後に前記導電膜をパター
ニングして前記ゲート電極を形成してもよい。
【００３１】本発明において前記光吸収膜および前記光
反射膜として導電性を有する膜を用いるとともに、前記
急速加熱処理工程を行った以降、前記ゲート電極を形成
する前に、前記光反射膜の表面に導電膜を形成する導電
膜形成工程を行い、しかる後に前記導電膜、前記光反射
膜、および前記光吸収膜をパターニングして前記ゲート
電極を形成してもよい。
反射膜として導電性を有する膜を用いるとともに、前記
急速加熱処理工程を行った以降、前記ゲート電極を形成
する前に、前記光反射膜の表面に導電膜を形成する導電
膜形成工程を行い、しかる後に前記導電膜、前記光反射
膜、および前記光吸収膜をパターニングして前記ゲート
電極を形成してもよい。
【００３２】本発明において前記光吸収膜および前記光
反射膜として導電性を有する膜を用い、前記急速加熱処
理工程を行った以降、前記光吸収膜および前記光反射膜
をパターニングして前記ゲート電極を形成してもよい。
反射膜として導電性を有する膜を用い、前記急速加熱処
理工程を行った以降、前記光吸収膜および前記光反射膜
をパターニングして前記ゲート電極を形成してもよい。
【００３３】上記のいずれの場合でも前記基板上に、前
記高濃度ソース・ドレイン領域と同時形成された下層側
電極、前記ゲート絶縁膜と同時形成された誘電体膜、お
よび前記ゲート電極と同時形成された上層側電極を備え
る容量素子を形成するにあたっては、該容量素子の側に
対しても、前記光吸収膜・光反射膜形成工程では前記誘
電体膜の表面側に前記光吸収膜および前記反射膜を形成
し、前記急速熱処理工程では前記下層側電極を構成する
半導体膜に急速加熱処理を施すことが好ましい。
記高濃度ソース・ドレイン領域と同時形成された下層側
電極、前記ゲート絶縁膜と同時形成された誘電体膜、お
よび前記ゲート電極と同時形成された上層側電極を備え
る容量素子を形成するにあたっては、該容量素子の側に
対しても、前記光吸収膜・光反射膜形成工程では前記誘
電体膜の表面側に前記光吸収膜および前記反射膜を形成
し、前記急速熱処理工程では前記下層側電極を構成する
半導体膜に急速加熱処理を施すことが好ましい。
【００３４】上記の各発明は液晶表示装置用のアクティ
ブマトリクス基板を製造するのに適している。
ブマトリクス基板を製造するのに適している。
【００３５】
【発明の実施の形態】図面を参照して、本発明の実施の
形態を説明する。以下に説明する各形態のいずれにおい
ても、基板の表面側においてゲート電極に対してゲート
絶縁膜を介して対峙するチャネル領域、および該チャネ
ル領域に接続するソース・ドレイン領域を備えるＴＦＴ
を有する集積回路を製造する点では共通する。従って、
いずれの形態においても、従来のＴＦＴと共通する機能
を有する部分については同じ符号を付してある。
形態を説明する。以下に説明する各形態のいずれにおい
ても、基板の表面側においてゲート電極に対してゲート
絶縁膜を介して対峙するチャネル領域、および該チャネ
ル領域に接続するソース・ドレイン領域を備えるＴＦＴ
を有する集積回路を製造する点では共通する。従って、
いずれの形態においても、従来のＴＦＴと共通する機能
を有する部分については同じ符号を付してある。
【００３６】実施の形態１ないし３は、急速加熱処理を
行う際に光吸収膜を利用するものであり、これらの形態
については、図１ないし８を参照して説明する。
行う際に光吸収膜を利用するものであり、これらの形態
については、図１ないし８を参照して説明する。
【００３７】実施の形態４は急速加熱処理を行う際に光
反射膜を利用するものであり、その代表的な一例を図
９、１０を参照して説明する。
反射膜を利用するものであり、その代表的な一例を図
９、１０を参照して説明する。
【００３８】実施の形態５は急速加熱処理を行う際に光
吸収膜および光反射膜の双方を利用するものであり、そ
の代表的な一例を図１１、１２を参照して説明する。
吸収膜および光反射膜の双方を利用するものであり、そ
の代表的な一例を図１１、１２を参照して説明する。
【００３９】［実施の形態１］本発明では、まず図１
（Ａ）に示すように、ガラス製の基板１０の表面にシリ
コン膜からなる半導体膜２００を形成した後、それをパ
ターニングして島状の半導体膜２０、４０を形成する。
（Ａ）に示すように、ガラス製の基板１０の表面にシリ
コン膜からなる半導体膜２００を形成した後、それをパ
ターニングして島状の半導体膜２０、４０を形成する。
【００４０】この工程では、ＴＦＴのチャネル領域など
を構成するための半導体膜２００、あるいはそれをパタ
ーニングした島状の半導体膜２０にレーザアニールや急
速加熱処理などといった結晶化工程を併せて行うことが
好ましい。最初に形成した半導体膜２００が非晶質、ま
たは非晶質と微結晶とが混在する混晶質であれば、この
工程は結晶化工程と称せられる。これに対して、最初に
形成した半導体膜２００が多結晶質であれば、この工程
は再結晶化工程と称せられる。本願明細書ではいずれの
場合も結晶化工程と表す。この工程においてレーザ光な
どのエネルギー強度が高ければ、結晶化の際に半導体膜
２００は一度溶融し冷却固化過程を経て結晶化（溶融結
晶化）する。これに対して半導体膜２００の結晶化を溶
融せずに固相にて進める方法を固相成長法（ＳＰＣ法）
と称する。固相成長法は、５５０℃程度から６５０℃程
度の温度で数時間から数十時間をかけて結晶化をすすめ
る熱処理法（Ｆｕｒｎａｎｃｅ−ＳＰＣ法）と、一秒未
満から一分程度の短時間で７００℃から１０００℃の温
度で結晶化をすすめる急速加熱処理法（ＲＴＡ法）と、
およびレーザ光等のエネルギー強度が低いときに生じる
極短時間固相成長法（ＶＳＴ−ＳＰＣ法）との三者に主
として分類される。いずれの方法も適用可能であるが、
溶融結晶化、ＲＴＡ法、ＶＳＴ−ＳＰＣ法では、エネル
ギー光の照射時間が非常に短時間であり、かつ、照射領
域が基板１０全体からみると局所的であるため、半導体
膜２００の結晶化に際して基板１０全体が高温に熱せら
れることがない。それ故、基板１０には熱による変形や
割れなどが生じないので、大型の基板１０を高い生産性
をもって製造するのに適している。
を構成するための半導体膜２００、あるいはそれをパタ
ーニングした島状の半導体膜２０にレーザアニールや急
速加熱処理などといった結晶化工程を併せて行うことが
好ましい。最初に形成した半導体膜２００が非晶質、ま
たは非晶質と微結晶とが混在する混晶質であれば、この
工程は結晶化工程と称せられる。これに対して、最初に
形成した半導体膜２００が多結晶質であれば、この工程
は再結晶化工程と称せられる。本願明細書ではいずれの
場合も結晶化工程と表す。この工程においてレーザ光な
どのエネルギー強度が高ければ、結晶化の際に半導体膜
２００は一度溶融し冷却固化過程を経て結晶化（溶融結
晶化）する。これに対して半導体膜２００の結晶化を溶
融せずに固相にて進める方法を固相成長法（ＳＰＣ法）
と称する。固相成長法は、５５０℃程度から６５０℃程
度の温度で数時間から数十時間をかけて結晶化をすすめ
る熱処理法（Ｆｕｒｎａｎｃｅ−ＳＰＣ法）と、一秒未
満から一分程度の短時間で７００℃から１０００℃の温
度で結晶化をすすめる急速加熱処理法（ＲＴＡ法）と、
およびレーザ光等のエネルギー強度が低いときに生じる
極短時間固相成長法（ＶＳＴ−ＳＰＣ法）との三者に主
として分類される。いずれの方法も適用可能であるが、
溶融結晶化、ＲＴＡ法、ＶＳＴ−ＳＰＣ法では、エネル
ギー光の照射時間が非常に短時間であり、かつ、照射領
域が基板１０全体からみると局所的であるため、半導体
膜２００の結晶化に際して基板１０全体が高温に熱せら
れることがない。それ故、基板１０には熱による変形や
割れなどが生じないので、大型の基板１０を高い生産性
をもって製造するのに適している。
【００４１】本発明では結晶化工程については、パター
ニングした後の島状の半導体膜２０にレーザアニールや
急速加熱処理などといった結晶化工程を行うよりは、パ
ターニング前の半導体膜２００に対して結晶化工程を行
うことが好ましい。パターニング前の半導体膜２００に
対して結晶化工程を行うと、結晶化工程を行ったときの
半導体膜（基板）の温度は、パターン密度の影響を受け
ずに基板１０の面内方向で均一に上昇するので、半導体
膜２００を均一に処理できる。
ニングした後の島状の半導体膜２０にレーザアニールや
急速加熱処理などといった結晶化工程を行うよりは、パ
ターニング前の半導体膜２００に対して結晶化工程を行
うことが好ましい。パターニング前の半導体膜２００に
対して結晶化工程を行うと、結晶化工程を行ったときの
半導体膜（基板）の温度は、パターン密度の影響を受け
ずに基板１０の面内方向で均一に上昇するので、半導体
膜２００を均一に処理できる。
【００４２】次に図１（Ｂ）に示すように、半導体膜２
０を部分的に覆うレジストマスク９１を形成し、この状
態で高濃度のリンイオンなどといった不純物を導入す
る。その結果、半導体膜２０には高濃度ソース・ドレイ
ン領域１２２が形成される（高濃度不純物導入工程）。
０を部分的に覆うレジストマスク９１を形成し、この状
態で高濃度のリンイオンなどといった不純物を導入す
る。その結果、半導体膜２０には高濃度ソース・ドレイ
ン領域１２２が形成される（高濃度不純物導入工程）。
【００４３】次に図１（Ｃ）に示すように、レジストマ
スク９１を除去した後、図１（Ｄ）に示すように半導体
膜２０の表面にシリコン酸化膜などからなるゲート絶縁
膜１３を形成する（ゲート絶縁膜形成工程）。なお本形
態および以下に説明するいずれの形態においても、ゲー
ト絶縁膜１３を形成した後に高濃度不純物導入工程を行
ってよい。
スク９１を除去した後、図１（Ｄ）に示すように半導体
膜２０の表面にシリコン酸化膜などからなるゲート絶縁
膜１３を形成する（ゲート絶縁膜形成工程）。なお本形
態および以下に説明するいずれの形態においても、ゲー
ト絶縁膜１３を形成した後に高濃度不純物導入工程を行
ってよい。
【００４４】次に図１（Ｅ）に示すように、ゲート絶縁
膜１３の表面に高濃度のリンイオンをドープしたアモル
ファスシリコンなどからなる光吸収膜７０を形成する
（光吸収膜形成工程）。
膜１３の表面に高濃度のリンイオンをドープしたアモル
ファスシリコンなどからなる光吸収膜７０を形成する
（光吸収膜形成工程）。
【００４５】次に図１（Ｆ）に示すように、半導体膜２
０にアークランプを用いた急速加熱処理を行い、半導体
膜２０に導入した不純物を活性化する（急速加熱処理工
程）。この場合にアークランプは、基板１０に対して表
面側、裏面側、あるいは表面・裏面側の双方に配置して
もよい。
０にアークランプを用いた急速加熱処理を行い、半導体
膜２０に導入した不純物を活性化する（急速加熱処理工
程）。この場合にアークランプは、基板１０に対して表
面側、裏面側、あるいは表面・裏面側の双方に配置して
もよい。
【００４６】このように本発明では、チャネル領域１７
およびソース・ドレイン領域を形成するための半導体膜
２０を形成した以降、半導体膜２０の上層側にゲート電
極を形成する前に、図１（Ｂ）に示すように半導体膜２
０に高濃度の不純物を導入する高濃度不純物導入工程
と、図１（Ｅ）に示すようにゲート絶縁膜１３の表面側
に光吸収膜７０を形成する光吸収膜形成工程と、図１
（Ｆ）に示すように半導体膜２０に急速加熱処理を施す
急速加熱処理工程とを行い、しかる後に残りの工程を進
める。
およびソース・ドレイン領域を形成するための半導体膜
２０を形成した以降、半導体膜２０の上層側にゲート電
極を形成する前に、図１（Ｂ）に示すように半導体膜２
０に高濃度の不純物を導入する高濃度不純物導入工程
と、図１（Ｅ）に示すようにゲート絶縁膜１３の表面側
に光吸収膜７０を形成する光吸収膜形成工程と、図１
（Ｆ）に示すように半導体膜２０に急速加熱処理を施す
急速加熱処理工程とを行い、しかる後に残りの工程を進
める。
【００４７】従って本発明では、高濃度ソース・ドレイ
ン領域１２２に導入されている不純物を急速加熱処理工
程によって活性化するため、長い時間のかかる炉内での
熱処理を行う必要がない。また急速加熱処理工程は、炉
内での熱処理に比較して高温になる分、熱処理の効果が
高い。この場合でも基板１０は局部的に加熱されていく
だけであるので、基板１０には割れや歪みなどが発生し
ない。
ン領域１２２に導入されている不純物を急速加熱処理工
程によって活性化するため、長い時間のかかる炉内での
熱処理を行う必要がない。また急速加熱処理工程は、炉
内での熱処理に比較して高温になる分、熱処理の効果が
高い。この場合でも基板１０は局部的に加熱されていく
だけであるので、基板１０には割れや歪みなどが発生し
ない。
【００４８】特に本発明では、急速加熱処理工程によっ
て不純物を活性化する際には半導体膜２０の上層側（ゲ
ート絶縁膜１３の表面）に光吸収膜７０を形成してある
ので、アークランプからの光は光吸収膜７０において吸
収され、その熱は半導体膜２０の効率よく伝わる。それ
故、半導体膜２０（高濃度ソース・ドレイン領域１２
２）を効率よく加熱できる。しかも、光吸収膜７０は基
板１０の表面全体に形成されているため、パターニング
後の半導体膜２０に急速加熱処理を行っても、各半導体
膜２０はパターン密度の影響を受けることなく均一に処
理される。
て不純物を活性化する際には半導体膜２０の上層側（ゲ
ート絶縁膜１３の表面）に光吸収膜７０を形成してある
ので、アークランプからの光は光吸収膜７０において吸
収され、その熱は半導体膜２０の効率よく伝わる。それ
故、半導体膜２０（高濃度ソース・ドレイン領域１２
２）を効率よく加熱できる。しかも、光吸収膜７０は基
板１０の表面全体に形成されているため、パターニング
後の半導体膜２０に急速加熱処理を行っても、各半導体
膜２０はパターン密度の影響を受けることなく均一に処
理される。
【００４９】また急速加熱処理によってゲート絶縁膜１
３は焼き締めされて緻密化し、かつゲート絶縁膜１３で
はシリコン原子と酸素原子との結合が弱くて不安定な状
態から強くて安定な状態となる。しかもゲート絶縁膜１
３では禁制帯中の電子やホールに対するトラップ準位が
減少する。
３は焼き締めされて緻密化し、かつゲート絶縁膜１３で
はシリコン原子と酸素原子との結合が弱くて不安定な状
態から強くて安定な状態となる。しかもゲート絶縁膜１
３では禁制帯中の電子やホールに対するトラップ準位が
減少する。
【００５０】さらに急速加熱処理によって半導体膜２０
の膜質も向上する。すなわち、先に行った結晶化工程に
よって半導体膜２０中のシリコン原子が格子点からわず
かにずれていても、このような微小なずれから生じるス
トレスはこの急速加熱処理工程で解放され、結晶の完全
性が高まる。併せて結晶粒と結晶粒との間にわずかに存
在する非結晶部分も結晶化するため、半導体膜２０の結
晶化率が高まる。また、微小結晶は再結晶化して大きな
結晶に成長し、結晶粒界を減少させる。
の膜質も向上する。すなわち、先に行った結晶化工程に
よって半導体膜２０中のシリコン原子が格子点からわず
かにずれていても、このような微小なずれから生じるス
トレスはこの急速加熱処理工程で解放され、結晶の完全
性が高まる。併せて結晶粒と結晶粒との間にわずかに存
在する非結晶部分も結晶化するため、半導体膜２０の結
晶化率が高まる。また、微小結晶は再結晶化して大きな
結晶に成長し、結晶粒界を減少させる。
【００５１】本発明では、このようにして急速加熱処理
工程を行った以降、ゲート電極を形成する前に、光吸収
膜７０を除去する光吸収膜除去工程と、ゲート絶縁膜の
表面に導電膜を形成する導電膜形成工程とを行い、しか
る後に、導電膜をパターニングしてゲート電極を形成す
ることがある。すなわち図２（Ａ）に示すように、急速
加熱処理工程を終えた後に光吸収膜７０を除去し（光吸
収膜除去工程）、次に図２（Ｂ）に示すように、α構造
のタンタル膜などといった電気抵抗の低い導電膜７２を
形成する（導電膜形成工程）。次に図２（Ｃ）に示すよ
うに、導電膜７２の表面にレジストマスク９２を形成
し、図２（Ｄ）に示すように導電膜７２をパターニング
してゲート電極１５を形成する（ゲート電極形成工
程）。しかる後に図２（Ｅ）に示すように、ゲート電極
１５をマスクとして半導体膜２０に低濃度のリンイオン
を導入する（低濃度不純物導入工程）。このとき、ゲー
ト電極１５がイオン注入のマスクとなるため、チャネル
領域１７は、ゲート電極１５下のみに形成される。その
結果、ソース・ドレイン領域１２のうちゲート電極１５
の端部に対峙する部分に低濃度ソース・ドレイン領域１
２１を備えるＬＤＤ構造のＴＦＴが形成される。本発明
において、不純物イオンの導入は、質量非分離型イオン
注入装置を用いて注入不純物元素の水素化合物と水素と
を注入するイオン・ドーピング法と、質量分離型イオン
注入装置を用いて所望の不純物イオンのみを注入するイ
オン打ち込み法との二種類が適用され得る。イオン・ド
ーピング法の原料ガスとしては、水素中に希釈された濃
度が０．１％程度のホスフィン（ＰＨ3 ）やジボラン
（Ｂ2 Ｈ6 ）などの注入不純物の水素化物を用いる。イ
オン打ち込み法では、所望の不純物元素のみを注入した
後に引き続いて水素イオン（プロトンや水素分子イオ
ン）を注入する。ＭＯＳ界面やゲート絶縁膜１３を安定
に保つにはイオン・ドーピング法あるいはイオン打ち込
み法のいずれの方法であってもイオン注入時の基板温度
は３５０℃以下が好ましい。一方、注入した不純物の活
性化を３５０℃以下の低温で常に安定的に行うには、イ
オン注入時の基板１０の温度は２００℃以上であること
が好ましい。トランジスタのしきい値電圧を調整するた
めにチャネルドープを行う場合、あるいはＬＤＤ構造を
作成するといったように低濃度に注入された不純物イオ
ンを低温で確実に活性化するには、イオン注入時の基板
１０の温度は２５０℃以上であることが必要となる。こ
のように、基板１０の温度が高い状態でイオン注入を行
うと、半導体膜１２のイオン注入に伴う結晶破壊の際に
再結晶化も同時に生じるので、結果的にはイオン注入部
の非晶質化を防ぐことができる。すなわち、イオン注入
された領域は注入後も依然として結晶質として残り、そ
の後の活性化温度が３５０℃程度以下と低温であっても
注入イオンの活性化が可能になる。
工程を行った以降、ゲート電極を形成する前に、光吸収
膜７０を除去する光吸収膜除去工程と、ゲート絶縁膜の
表面に導電膜を形成する導電膜形成工程とを行い、しか
る後に、導電膜をパターニングしてゲート電極を形成す
ることがある。すなわち図２（Ａ）に示すように、急速
加熱処理工程を終えた後に光吸収膜７０を除去し（光吸
収膜除去工程）、次に図２（Ｂ）に示すように、α構造
のタンタル膜などといった電気抵抗の低い導電膜７２を
形成する（導電膜形成工程）。次に図２（Ｃ）に示すよ
うに、導電膜７２の表面にレジストマスク９２を形成
し、図２（Ｄ）に示すように導電膜７２をパターニング
してゲート電極１５を形成する（ゲート電極形成工
程）。しかる後に図２（Ｅ）に示すように、ゲート電極
１５をマスクとして半導体膜２０に低濃度のリンイオン
を導入する（低濃度不純物導入工程）。このとき、ゲー
ト電極１５がイオン注入のマスクとなるため、チャネル
領域１７は、ゲート電極１５下のみに形成される。その
結果、ソース・ドレイン領域１２のうちゲート電極１５
の端部に対峙する部分に低濃度ソース・ドレイン領域１
２１を備えるＬＤＤ構造のＴＦＴが形成される。本発明
において、不純物イオンの導入は、質量非分離型イオン
注入装置を用いて注入不純物元素の水素化合物と水素と
を注入するイオン・ドーピング法と、質量分離型イオン
注入装置を用いて所望の不純物イオンのみを注入するイ
オン打ち込み法との二種類が適用され得る。イオン・ド
ーピング法の原料ガスとしては、水素中に希釈された濃
度が０．１％程度のホスフィン（ＰＨ3 ）やジボラン
（Ｂ2 Ｈ6 ）などの注入不純物の水素化物を用いる。イ
オン打ち込み法では、所望の不純物元素のみを注入した
後に引き続いて水素イオン（プロトンや水素分子イオ
ン）を注入する。ＭＯＳ界面やゲート絶縁膜１３を安定
に保つにはイオン・ドーピング法あるいはイオン打ち込
み法のいずれの方法であってもイオン注入時の基板温度
は３５０℃以下が好ましい。一方、注入した不純物の活
性化を３５０℃以下の低温で常に安定的に行うには、イ
オン注入時の基板１０の温度は２００℃以上であること
が好ましい。トランジスタのしきい値電圧を調整するた
めにチャネルドープを行う場合、あるいはＬＤＤ構造を
作成するといったように低濃度に注入された不純物イオ
ンを低温で確実に活性化するには、イオン注入時の基板
１０の温度は２５０℃以上であることが必要となる。こ
のように、基板１０の温度が高い状態でイオン注入を行
うと、半導体膜１２のイオン注入に伴う結晶破壊の際に
再結晶化も同時に生じるので、結果的にはイオン注入部
の非晶質化を防ぐことができる。すなわち、イオン注入
された領域は注入後も依然として結晶質として残り、そ
の後の活性化温度が３５０℃程度以下と低温であっても
注入イオンの活性化が可能になる。
【００５２】本発明では、図１（Ｂ）に示す高濃度不純
物導入工程において半導体膜２０のうちゲート電極１５
の端部に対峙する部分を避けて高濃度不純物を導入し、
ゲート電極１５を形成した以降、ゲート電極１５をマス
クとして半導体膜２０に対して低濃度不純物を導入して
いるので（低濃度不純物導入工程）、ＬＤＤ構造のＴＦ
Ｔを形成できる。これに対してゲート電極１５を形成し
た以降、上記の低濃度不純物導入工程を省略すれば、オ
フセットゲート構造のＴＦＴを形成できる。
物導入工程において半導体膜２０のうちゲート電極１５
の端部に対峙する部分を避けて高濃度不純物を導入し、
ゲート電極１５を形成した以降、ゲート電極１５をマス
クとして半導体膜２０に対して低濃度不純物を導入して
いるので（低濃度不純物導入工程）、ＬＤＤ構造のＴＦ
Ｔを形成できる。これに対してゲート電極１５を形成し
た以降、上記の低濃度不純物導入工程を省略すれば、オ
フセットゲート構造のＴＦＴを形成できる。
【００５３】本発明において図２（Ｅ）に示すように、
同じ基板１０の上に容量素子Ｃａｐも構成する場合に
は、容量素子Ｃａｐの下層側電極４１（半導体膜４
０）、誘電体膜および上層側電極４２を、それぞれＴＦ
Ｔの高濃度ソース・ドレイン領域１２２（半導体膜２
０）、ゲート絶縁膜１３およびゲート電極１５（導電膜
７２）と同時形成する。この場合には、容量素子Ｃａｐ
の側に対しても、図１（Ｅ）に示す光吸収膜形成工程で
はゲート絶縁膜１３（誘電体膜）の表面側に光吸収膜７
０を形成し、図１（Ｆ）に示す急速熱処理工程では下層
側電極４１を構成する半導体膜４０に急速加熱処理を施
す。
同じ基板１０の上に容量素子Ｃａｐも構成する場合に
は、容量素子Ｃａｐの下層側電極４１（半導体膜４
０）、誘電体膜および上層側電極４２を、それぞれＴＦ
Ｔの高濃度ソース・ドレイン領域１２２（半導体膜２
０）、ゲート絶縁膜１３およびゲート電極１５（導電膜
７２）と同時形成する。この場合には、容量素子Ｃａｐ
の側に対しても、図１（Ｅ）に示す光吸収膜形成工程で
はゲート絶縁膜１３（誘電体膜）の表面側に光吸収膜７
０を形成し、図１（Ｆ）に示す急速熱処理工程では下層
側電極４１を構成する半導体膜４０に急速加熱処理を施
す。
【００５４】［実施の形態２］本形態にかかる集積回路
の製造方法は、実施の形態１と図１（Ａ）〜図１（Ｄ）
に示した各工程については共通するので、これらの工程
については簡単に説明する。
の製造方法は、実施の形態１と図１（Ａ）〜図１（Ｄ）
に示した各工程については共通するので、これらの工程
については簡単に説明する。
【００５５】まず図３（Ａ）に示すように、透明なガラ
ス製の基板１０の表面に形成したシリコン膜からなる半
導体膜２００をパターニングして島状の半導体膜２０、
４０を形成する。次に図３（Ｂ）に示すように、レジス
トマスク９１を形成してリンイオンを導入し、高濃度ソ
ース・ドレイン領域１２２を形成する（高濃度不純物導
入工程）。次に図３（Ｃ）に示すように、レジストマス
ク９１を除去した後、図３（Ｄ）に示すように半導体膜
２０の表面にゲート絶縁膜１３を形成する（ゲート絶縁
膜形成工程）。これまでの工程のうち、図３（Ａ）に示
す工程ではＴＦＴのチャネル領域などを構成するための
半導体膜２００、あるいはそれをパターニングした島状
の半導体膜２０にレーザアニールや急速加熱処理などと
いった結晶化工程を行うことが好ましい。特にパターニ
ング前の半導体膜２００に対して結晶化工程を行うと、
半導体膜２０はパターン密度の影響を受けることなく均
一な処理される。
ス製の基板１０の表面に形成したシリコン膜からなる半
導体膜２００をパターニングして島状の半導体膜２０、
４０を形成する。次に図３（Ｂ）に示すように、レジス
トマスク９１を形成してリンイオンを導入し、高濃度ソ
ース・ドレイン領域１２２を形成する（高濃度不純物導
入工程）。次に図３（Ｃ）に示すように、レジストマス
ク９１を除去した後、図３（Ｄ）に示すように半導体膜
２０の表面にゲート絶縁膜１３を形成する（ゲート絶縁
膜形成工程）。これまでの工程のうち、図３（Ａ）に示
す工程ではＴＦＴのチャネル領域などを構成するための
半導体膜２００、あるいはそれをパターニングした島状
の半導体膜２０にレーザアニールや急速加熱処理などと
いった結晶化工程を行うことが好ましい。特にパターニ
ング前の半導体膜２００に対して結晶化工程を行うと、
半導体膜２０はパターン密度の影響を受けることなく均
一な処理される。
【００５６】次に図３（Ｅ）に示すように、ゲート絶縁
膜１３の表面に導電性を有する光吸収膜７１を形成する
（光吸収膜形成工程）。本発明では光吸収膜７１として
高濃度のリンイオンをドープしたアモルファスシリコン
膜を用いるが、このアモルファスシリコン膜は、次の工
程で行う急速加熱処理によって導電性のポリシリコン膜
となる。
膜１３の表面に導電性を有する光吸収膜７１を形成する
（光吸収膜形成工程）。本発明では光吸収膜７１として
高濃度のリンイオンをドープしたアモルファスシリコン
膜を用いるが、このアモルファスシリコン膜は、次の工
程で行う急速加熱処理によって導電性のポリシリコン膜
となる。
【００５７】次に図３（Ｆ）に示すように、半導体膜２
０にアークランプを用いた急速加熱処理を行い、半導体
膜２０に導入した不純物を活性化する（急速加熱処理工
程）。この場合にアークランプは、基板１０に対して表
面側、裏面側、あるいは表面・裏面側の双方に配置して
もよい。
０にアークランプを用いた急速加熱処理を行い、半導体
膜２０に導入した不純物を活性化する（急速加熱処理工
程）。この場合にアークランプは、基板１０に対して表
面側、裏面側、あるいは表面・裏面側の双方に配置して
もよい。
【００５８】このように本発明でも、チャネル領域１７
およびソース・ドレイン領域１２を形成するための半導
体膜２０を形成した以降、半導体膜２０の上層側にゲー
ト電極を形成する前に、図３（Ｂ）に示すように半導体
膜２０に高濃度の不純物を導入する高濃度不純物導入工
程と、図３（Ｅ）に示すようにゲート絶縁膜１３の表面
側に光吸収膜７１を形成する光吸収膜形成工程と、図３
（Ｆ）に示すように半導体膜２０に急速加熱処理を施す
急速加熱処理工程とを行い、しかる後に残りの工程を進
める。このため本発明でも、高濃度ソース・ドレイン領
域１２２に導入した不純物を急速加熱処理工程によって
短時間で活性化できる。また、急速加熱処理工程によっ
て活性化する際に、半導体膜２０の表面に光吸収膜７１
を形成してあるので、アークランプからの光は光吸収膜
７１において吸収され、その熱は半導体膜２０の効率よ
く伝わる。しかも、光吸収膜７１は基板１０の表面全体
に形成されているため、各半導体膜２０は均一に処理さ
れる。また急速加熱処理によってゲート絶縁膜１３が緻
密化してその膜質が向上するとともに、先に行った結晶
化工程との相乗効果により半導体膜２０の膜質も向上す
る。
およびソース・ドレイン領域１２を形成するための半導
体膜２０を形成した以降、半導体膜２０の上層側にゲー
ト電極を形成する前に、図３（Ｂ）に示すように半導体
膜２０に高濃度の不純物を導入する高濃度不純物導入工
程と、図３（Ｅ）に示すようにゲート絶縁膜１３の表面
側に光吸収膜７１を形成する光吸収膜形成工程と、図３
（Ｆ）に示すように半導体膜２０に急速加熱処理を施す
急速加熱処理工程とを行い、しかる後に残りの工程を進
める。このため本発明でも、高濃度ソース・ドレイン領
域１２２に導入した不純物を急速加熱処理工程によって
短時間で活性化できる。また、急速加熱処理工程によっ
て活性化する際に、半導体膜２０の表面に光吸収膜７１
を形成してあるので、アークランプからの光は光吸収膜
７１において吸収され、その熱は半導体膜２０の効率よ
く伝わる。しかも、光吸収膜７１は基板１０の表面全体
に形成されているため、各半導体膜２０は均一に処理さ
れる。また急速加熱処理によってゲート絶縁膜１３が緻
密化してその膜質が向上するとともに、先に行った結晶
化工程との相乗効果により半導体膜２０の膜質も向上す
る。
【００５９】本発明では、このようにして急速加熱処理
工程を行った以降、ゲート電極を形成する前に、導電性
をもった光吸収膜７１の表面にさらに導電膜を形成する
導電膜形成工程を行い、しかる後に、光吸収膜７１およ
び導電膜をパターニングしてゲート電極を形成する。す
なわち図４（Ａ）に示すように、急速加熱処理工程を終
えた後の光吸収膜７１の表面にα構造のタンタル膜など
といったより電気抵抗の低い導電膜７３を形成する（導
電膜形成工程）。次に図４（Ｂ）に示すように、導電膜
７３の表面にレジストマスク９２を形成し、図４（Ｃ）
に示すように光吸収膜７１および導電膜７３をパターニ
ングしてゲート電極１５を形成する（ゲート電極形成工
程）。しかる後に図４（Ｃ）に示すように、ゲート電極
１５をマスクとして半導体膜２０に低濃度のリンイオン
を導入する（低濃度不純物導入工程）。その結果、ソー
ス・ドレイン領域１２のうちゲート電極１５の端部に対
峙する部分に低濃度ソース・ドレイン領域１２１を備え
るＬＤＤ構造のＴＦＴが形成される。これに対して、上
記の低濃度不純物導入工程を省略すれば、オフセットゲ
ート構造のＴＦＴを形成できる。
工程を行った以降、ゲート電極を形成する前に、導電性
をもった光吸収膜７１の表面にさらに導電膜を形成する
導電膜形成工程を行い、しかる後に、光吸収膜７１およ
び導電膜をパターニングしてゲート電極を形成する。す
なわち図４（Ａ）に示すように、急速加熱処理工程を終
えた後の光吸収膜７１の表面にα構造のタンタル膜など
といったより電気抵抗の低い導電膜７３を形成する（導
電膜形成工程）。次に図４（Ｂ）に示すように、導電膜
７３の表面にレジストマスク９２を形成し、図４（Ｃ）
に示すように光吸収膜７１および導電膜７３をパターニ
ングしてゲート電極１５を形成する（ゲート電極形成工
程）。しかる後に図４（Ｃ）に示すように、ゲート電極
１５をマスクとして半導体膜２０に低濃度のリンイオン
を導入する（低濃度不純物導入工程）。その結果、ソー
ス・ドレイン領域１２のうちゲート電極１５の端部に対
峙する部分に低濃度ソース・ドレイン領域１２１を備え
るＬＤＤ構造のＴＦＴが形成される。これに対して、上
記の低濃度不純物導入工程を省略すれば、オフセットゲ
ート構造のＴＦＴを形成できる。
【００６０】本発明においても図４（Ｄ）に示すよう
に、同じ基板１０の上に容量素子Ｃａｐも構成する場合
には、容量素子Ｃａｐの下層側電極４１（半導体膜４
０）、誘電体膜および上層側電極４２を、それぞれＴＦ
Ｔの高濃度ソース・ドレイン領域１２２（半導体膜２
０）、ゲート絶縁膜１３、およびゲート電極１５（光吸
収膜７１および導電膜７３）と同時形成する。この場合
には、容量素子Ｃａｐの側に対しても、図３（Ｅ）に示
す光吸収膜形成工程ではゲート絶縁膜１３（誘電体膜）
の表面側に光吸収膜７１を形成し、図３（Ｆ）に示す急
速熱処理工程では下層側電極４１を構成する半導体膜４
０に急速加熱処理を施す。
に、同じ基板１０の上に容量素子Ｃａｐも構成する場合
には、容量素子Ｃａｐの下層側電極４１（半導体膜４
０）、誘電体膜および上層側電極４２を、それぞれＴＦ
Ｔの高濃度ソース・ドレイン領域１２２（半導体膜２
０）、ゲート絶縁膜１３、およびゲート電極１５（光吸
収膜７１および導電膜７３）と同時形成する。この場合
には、容量素子Ｃａｐの側に対しても、図３（Ｅ）に示
す光吸収膜形成工程ではゲート絶縁膜１３（誘電体膜）
の表面側に光吸収膜７１を形成し、図３（Ｆ）に示す急
速熱処理工程では下層側電極４１を構成する半導体膜４
０に急速加熱処理を施す。
【００６１】［実施の形態３］本形態にかかる集積回路
の製造方法は、実施の形態１と図１（Ａ）〜図１（Ｄ）
に示した各工程については共通するので、これらの工程
については簡単に説明する。
の製造方法は、実施の形態１と図１（Ａ）〜図１（Ｄ）
に示した各工程については共通するので、これらの工程
については簡単に説明する。
【００６２】まず図５（Ａ）に示すように、ガラス製の
基板１０の表面に形成したシリコン膜からなる半導体膜
２００をパターニングして島状の半導体膜２０、４０を
形成する。次に図５（Ｂ）に示すように、レジストマス
ク９１を形成してリンイオンを導入し、高濃度ソース・
ドレイン領域１２２を形成する（高濃度不純物導入工
程）。次に図５（Ｃ）に示すように、レジストマスク９
１を除去した後、図５（Ｄ）に示すように半導体膜２０
の表面にゲート絶縁膜１３を形成する（ゲート絶縁膜形
成工程）。これまでの工程のうち、図５（Ａ）に示す工
程ではＴＦＴのチャネル領域などを構成するための半導
体膜２００、あるいはそれをパターニングした島状の半
導体膜２０にレーザアニールや急速加熱処理などといっ
た結晶化工程を行うことが好ましい。特にパターニング
前の半導体膜２００に対して結晶化工程を行うと、半導
体膜２０はパターン密度の影響を受けることなく均一な
処理される。
基板１０の表面に形成したシリコン膜からなる半導体膜
２００をパターニングして島状の半導体膜２０、４０を
形成する。次に図５（Ｂ）に示すように、レジストマス
ク９１を形成してリンイオンを導入し、高濃度ソース・
ドレイン領域１２２を形成する（高濃度不純物導入工
程）。次に図５（Ｃ）に示すように、レジストマスク９
１を除去した後、図５（Ｄ）に示すように半導体膜２０
の表面にゲート絶縁膜１３を形成する（ゲート絶縁膜形
成工程）。これまでの工程のうち、図５（Ａ）に示す工
程ではＴＦＴのチャネル領域などを構成するための半導
体膜２００、あるいはそれをパターニングした島状の半
導体膜２０にレーザアニールや急速加熱処理などといっ
た結晶化工程を行うことが好ましい。特にパターニング
前の半導体膜２００に対して結晶化工程を行うと、半導
体膜２０はパターン密度の影響を受けることなく均一な
処理される。
【００６３】次に図５（Ｅ）に示すように、ゲート絶縁
膜１３の表面に、高濃度のリンイオンをドープしたアモ
ルファスシリコン膜などからなる光吸収膜７４を形成す
る（光吸収膜形成工程）。本発明では光吸収膜７４とし
て高濃度のリンイオンをドープしたアモルファスシリコ
ン膜を用いるが、このアモルファスシリコン膜は、次の
工程で行う急速加熱処理によって導電性のポリシリコン
膜となる。
膜１３の表面に、高濃度のリンイオンをドープしたアモ
ルファスシリコン膜などからなる光吸収膜７４を形成す
る（光吸収膜形成工程）。本発明では光吸収膜７４とし
て高濃度のリンイオンをドープしたアモルファスシリコ
ン膜を用いるが、このアモルファスシリコン膜は、次の
工程で行う急速加熱処理によって導電性のポリシリコン
膜となる。
【００６４】次に図５（Ｆ）に示すように、半導体膜２
０にアークランプを用いた急速加熱処理を行い、半導体
膜２０に導入した不純物を活性化する（急速加熱処理工
程）。この場合にアークランプは、基板１０に対して表
面側、裏面側、あるいは表面・裏面側の双方に配置して
もよい。
０にアークランプを用いた急速加熱処理を行い、半導体
膜２０に導入した不純物を活性化する（急速加熱処理工
程）。この場合にアークランプは、基板１０に対して表
面側、裏面側、あるいは表面・裏面側の双方に配置して
もよい。
【００６５】このように本発明でも、チャネル領域１７
およびソース・ドレイン領域１２を形成するための半導
体膜２０を形成した以降、半導体膜２０の上層側にゲー
ト電極を形成する前に、図５（Ｂ）に示すように半導体
膜２０に高濃度の不純物を導入する高濃度不純物導入工
程と、図５（Ｅ）に示すようにゲート絶縁膜１３の表面
側に光吸収膜７４を形成する光吸収膜形成工程と、図５
（Ｆ）に示すように半導体膜２０に急速加熱処理を施す
急速加熱処理工程とを行い、しかる後に残りの工程を進
める。このため本発明でも、高濃度ソース・ドレイン領
域１２２に導入した不純物を急速加熱処理工程によって
短時間で活性化できる。また、急速加熱処理工程によっ
て活性化する際に、半導体膜２０の表面に光吸収膜７４
を形成してあるので、アークランプからの光は光吸収膜
７４において吸収され、その熱は半導体膜２０の効率よ
く伝わる。しかも、光吸収膜７４は基板１０の表面全体
に形成されているため、各半導体膜２０は均一に処理さ
れる。また急速加熱処理によってゲート絶縁膜１３が緻
密化してその膜質が向上するとともに、先に行った結晶
化工程との相乗効果により半導体膜２０の膜質も向上す
る。
およびソース・ドレイン領域１２を形成するための半導
体膜２０を形成した以降、半導体膜２０の上層側にゲー
ト電極を形成する前に、図５（Ｂ）に示すように半導体
膜２０に高濃度の不純物を導入する高濃度不純物導入工
程と、図５（Ｅ）に示すようにゲート絶縁膜１３の表面
側に光吸収膜７４を形成する光吸収膜形成工程と、図５
（Ｆ）に示すように半導体膜２０に急速加熱処理を施す
急速加熱処理工程とを行い、しかる後に残りの工程を進
める。このため本発明でも、高濃度ソース・ドレイン領
域１２２に導入した不純物を急速加熱処理工程によって
短時間で活性化できる。また、急速加熱処理工程によっ
て活性化する際に、半導体膜２０の表面に光吸収膜７４
を形成してあるので、アークランプからの光は光吸収膜
７４において吸収され、その熱は半導体膜２０の効率よ
く伝わる。しかも、光吸収膜７４は基板１０の表面全体
に形成されているため、各半導体膜２０は均一に処理さ
れる。また急速加熱処理によってゲート絶縁膜１３が緻
密化してその膜質が向上するとともに、先に行った結晶
化工程との相乗効果により半導体膜２０の膜質も向上す
る。
【００６６】本発明では光吸収膜７４として導電性を有
する膜を用い、急速加熱処理工程を行った以降、光吸収
膜７４をパターニングしてゲート電極を形成する。すな
わち図６（Ａ）に示すように、急速加熱処理工程を終え
た後に、導電性を有する光吸収膜７４の表面にレジスト
マスク９２を形成し、図６（Ｂ）に示すように光吸収膜
７４をパターニングしてゲート電極１５を形成する（ゲ
ート電極形成工程）。しかる後に図６（Ｃ）に示すよう
に、ゲート電極１５をマスクとして半導体膜２０に低濃
度のリンイオンを導入する（低濃度不純物導入工程）。
その結果、ソース・ドレイン領域１２のうちゲート電極
１５の端部に対峙する部分に低濃度ソース・ドレイン領
域１２１を備えるＬＤＤ構造のＴＦＴが形成される。こ
れに対して、上記の低濃度不純物導入工程を省略すれ
ば、オフセットゲート構造のＴＦＴを形成できる。
する膜を用い、急速加熱処理工程を行った以降、光吸収
膜７４をパターニングしてゲート電極を形成する。すな
わち図６（Ａ）に示すように、急速加熱処理工程を終え
た後に、導電性を有する光吸収膜７４の表面にレジスト
マスク９２を形成し、図６（Ｂ）に示すように光吸収膜
７４をパターニングしてゲート電極１５を形成する（ゲ
ート電極形成工程）。しかる後に図６（Ｃ）に示すよう
に、ゲート電極１５をマスクとして半導体膜２０に低濃
度のリンイオンを導入する（低濃度不純物導入工程）。
その結果、ソース・ドレイン領域１２のうちゲート電極
１５の端部に対峙する部分に低濃度ソース・ドレイン領
域１２１を備えるＬＤＤ構造のＴＦＴが形成される。こ
れに対して、上記の低濃度不純物導入工程を省略すれ
ば、オフセットゲート構造のＴＦＴを形成できる。
【００６７】本発明において図６（Ｃ）に示すように、
同じ基板１０の上に容量素子Ｃａｐも構成する場合に
は、容量素子Ｃａｐの下層側電極４１（半導体膜４
０）、誘電体膜および上層側電極４２を、それぞれＴＦ
Ｔの高濃度ソース・ドレイン領域１２２（半導体膜２
０）、ゲート絶縁膜１３およびゲート電極１５（光吸収
膜７４）と同時形成する。この場合には、容量素子Ｃａ
ｐの側に対しても、図５（Ｅ）に示す光吸収膜形成工程
ではゲート絶縁膜１３（誘電体膜）の表面側に光吸収膜
７４を形成し、図５（Ｆ）に示す急速熱処理工程では下
層側電極４１を構成する半導体膜４０にも急速加熱処理
を行う。
同じ基板１０の上に容量素子Ｃａｐも構成する場合に
は、容量素子Ｃａｐの下層側電極４１（半導体膜４
０）、誘電体膜および上層側電極４２を、それぞれＴＦ
Ｔの高濃度ソース・ドレイン領域１２２（半導体膜２
０）、ゲート絶縁膜１３およびゲート電極１５（光吸収
膜７４）と同時形成する。この場合には、容量素子Ｃａ
ｐの側に対しても、図５（Ｅ）に示す光吸収膜形成工程
ではゲート絶縁膜１３（誘電体膜）の表面側に光吸収膜
７４を形成し、図５（Ｆ）に示す急速熱処理工程では下
層側電極４１を構成する半導体膜４０にも急速加熱処理
を行う。
【００６８】なお、本発明では、図７（Ａ）〜図７
（Ｄ）に示すように、図５（Ａ）〜図５（Ｄ）を参照し
て説明した上記の工程と同じようにすすめ、図７（Ｅ）
に示す工程（光吸収膜形成工程）では、ゲート絶縁膜１
３の表面に対して、高濃度のリンイオンをドープしたア
モルファスシリコン膜などからなる下層側の光吸収膜７
５と、モリブデンシリサイドなどからなる上層側の光吸
収膜７６とからなる２層構造の光吸収膜を構成してもよ
い。ここで、下層側の光吸収膜７５を構成するアモルフ
ァスシリコン膜は、次の工程で行う急速加熱処理によっ
て導電性のポリシリコン膜となる。従って、いずれの光
吸収膜７５、７６も導電性を有するので、それ以降の工
程は、図５および図６を参照して説明した方法と同様に
進めることができる。
（Ｄ）に示すように、図５（Ａ）〜図５（Ｄ）を参照し
て説明した上記の工程と同じようにすすめ、図７（Ｅ）
に示す工程（光吸収膜形成工程）では、ゲート絶縁膜１
３の表面に対して、高濃度のリンイオンをドープしたア
モルファスシリコン膜などからなる下層側の光吸収膜７
５と、モリブデンシリサイドなどからなる上層側の光吸
収膜７６とからなる２層構造の光吸収膜を構成してもよ
い。ここで、下層側の光吸収膜７５を構成するアモルフ
ァスシリコン膜は、次の工程で行う急速加熱処理によっ
て導電性のポリシリコン膜となる。従って、いずれの光
吸収膜７５、７６も導電性を有するので、それ以降の工
程は、図５および図６を参照して説明した方法と同様に
進めることができる。
【００６９】すなわち図７（Ｆ）に示すように、半導体
膜２０に急速加熱処理を行い、半導体膜２０に導入した
不純物を活性化した後、図８（Ａ）に示すように、光吸
収膜７６の表面にレジストマスク９２を形成し、図８
（Ｂ）に示すように光吸収膜７５、７６をパターニング
してゲート電極１５を形成する（ゲート電極形成工
程）。しかる後に図８（Ｃ）に示すように、ゲート電極
１５をマスクとして半導体膜２０に低濃度のリンイオン
を導入する。その結果、ソース・ドレイン領域１２のう
ちゲート電極１５の端部に対峙する部分に低濃度ソース
・ドレイン領域１２１を備えるＬＤＤ構造のＴＦＴが形
成される。
膜２０に急速加熱処理を行い、半導体膜２０に導入した
不純物を活性化した後、図８（Ａ）に示すように、光吸
収膜７６の表面にレジストマスク９２を形成し、図８
（Ｂ）に示すように光吸収膜７５、７６をパターニング
してゲート電極１５を形成する（ゲート電極形成工
程）。しかる後に図８（Ｃ）に示すように、ゲート電極
１５をマスクとして半導体膜２０に低濃度のリンイオン
を導入する。その結果、ソース・ドレイン領域１２のう
ちゲート電極１５の端部に対峙する部分に低濃度ソース
・ドレイン領域１２１を備えるＬＤＤ構造のＴＦＴが形
成される。
【００７０】［実施の形態４］上記のいずれの実施の形
態でも、急速加熱処理工程を行う前に光吸収膜を形成
し、この光吸収膜によって急速加熱処理を効果的に行う
ものであったが、本発明のように、光吸収膜に代えて光
反射膜を用いてもよい。この場合には後述するように、
急速加熱処理においてエネルギー光を透明な基板１０の
裏面側から照射する点を除けば、上記実施の形態１乃至
３のいずれの形態からの変形も可能である。たとえば、
図５および図６を参照して説明した実施の形態３から変
形した場合を図９および図１０を参照して説明する。な
お、本発明でも、実施の形態１で説明した図１（Ａ）〜
図１（Ｄ）に示す各工程については共通するので、これ
らの工程については簡単に説明する。
態でも、急速加熱処理工程を行う前に光吸収膜を形成
し、この光吸収膜によって急速加熱処理を効果的に行う
ものであったが、本発明のように、光吸収膜に代えて光
反射膜を用いてもよい。この場合には後述するように、
急速加熱処理においてエネルギー光を透明な基板１０の
裏面側から照射する点を除けば、上記実施の形態１乃至
３のいずれの形態からの変形も可能である。たとえば、
図５および図６を参照して説明した実施の形態３から変
形した場合を図９および図１０を参照して説明する。な
お、本発明でも、実施の形態１で説明した図１（Ａ）〜
図１（Ｄ）に示す各工程については共通するので、これ
らの工程については簡単に説明する。
【００７１】まず図９（Ａ）に示すように、透明なガラ
ス製の基板１０の表面に形成したシリコン膜からなる半
導体膜２００をパターニングして島状の半導体膜２０、
４０を形成する。次に図９（Ｂ）に示すように、レジス
トマスク９１を形成してリンイオンを導入し、高濃度ソ
ース・ドレイン領域１２２を形成する（高濃度不純物導
入工程）。次に図９（Ｃ）に示すように、レジストマス
ク９１を除去した後、図９（Ｄ）に示すように半導体膜
２０の表面にゲート絶縁膜１３を形成する（ゲート絶縁
膜形成工程）。これまでの工程のうち、図９（Ａ）に示
す工程ではＴＦＴのチャネル領域などを構成するための
半導体膜２００、あるいはそれをパターニングした島状
の半導体膜２０にレーザアニールや急速加熱処理などと
いった結晶化工程を行うことが好ましい。この場合には
特に、パターニング前の半導体膜２００に対して結晶化
工程を行うと、半導体膜２０はパターン密度の影響を受
けることなく均一な処理される。
ス製の基板１０の表面に形成したシリコン膜からなる半
導体膜２００をパターニングして島状の半導体膜２０、
４０を形成する。次に図９（Ｂ）に示すように、レジス
トマスク９１を形成してリンイオンを導入し、高濃度ソ
ース・ドレイン領域１２２を形成する（高濃度不純物導
入工程）。次に図９（Ｃ）に示すように、レジストマス
ク９１を除去した後、図９（Ｄ）に示すように半導体膜
２０の表面にゲート絶縁膜１３を形成する（ゲート絶縁
膜形成工程）。これまでの工程のうち、図９（Ａ）に示
す工程ではＴＦＴのチャネル領域などを構成するための
半導体膜２００、あるいはそれをパターニングした島状
の半導体膜２０にレーザアニールや急速加熱処理などと
いった結晶化工程を行うことが好ましい。この場合には
特に、パターニング前の半導体膜２００に対して結晶化
工程を行うと、半導体膜２０はパターン密度の影響を受
けることなく均一な処理される。
【００７２】次に図９（Ｅ）に示すように、ゲート絶縁
膜１３の表面にα構造のタンタル膜などからなる導電性
を有する光反射膜７７を形成する（光反射膜形成工
程）。
膜１３の表面にα構造のタンタル膜などからなる導電性
を有する光反射膜７７を形成する（光反射膜形成工
程）。
【００７３】次に図９（Ｆ）に示すように、アークラン
プを用いて半導体膜２０に急速加熱処理を行い、半導体
膜２０に導入した不純物を活性化する（急速加熱処理工
程）。ここでアークランプからの光は、基板１０の裏面
側から照射し、照射した光が光反射膜７９で反射して半
導体膜２０に集光するようにしてある。
プを用いて半導体膜２０に急速加熱処理を行い、半導体
膜２０に導入した不純物を活性化する（急速加熱処理工
程）。ここでアークランプからの光は、基板１０の裏面
側から照射し、照射した光が光反射膜７９で反射して半
導体膜２０に集光するようにしてある。
【００７４】このように本発明では、チャネル領域１７
およびソース・ドレイン領域１２を形成するための半導
体膜２０を形成した以降、半導体膜２０の上層側にゲー
ト電極を形成する前に、図９（Ｂ）に示すように半導体
膜２０に高濃度の不純物を導入する高濃度不純物導入工
程と、図９（Ｅ）に示すようにゲート絶縁膜１３の表面
側に光反射膜７７を形成する光反射膜形成工程と、図９
（Ｆ）に示すように半導体膜２０に急速加熱処理を施す
急速加熱処理工程とを行い、しかる後に残りの工程を進
める。このため本発明では、高濃度ソース・ドレイン領
域１２２に導入した不純物を急速加熱処理工程によって
短時間で活性化できる。また、急速加熱処理工程によっ
て活性化する際に半導体膜２０の表面に光反射膜７７を
形成してあるので、アークランプからの光は半導体膜２
０に集光され、半導体膜２０（高濃度ソース・ドレイン
領域１２２）を効率よく熱処理できる。しかも、光吸収
膜７２は基板１０の表面全体に形成されているため、各
半導体膜２０は均一に処理される。また急速加熱処理に
よってゲート絶縁膜１３が緻密化してその膜質が向上す
るとともに、先に行った結晶化工程との相乗効果により
半導体膜２０の膜質も向上する。またタンタル膜（光反
射膜７７）自身もα構造の側により熱転移し、電気抵抗
が低下する。
およびソース・ドレイン領域１２を形成するための半導
体膜２０を形成した以降、半導体膜２０の上層側にゲー
ト電極を形成する前に、図９（Ｂ）に示すように半導体
膜２０に高濃度の不純物を導入する高濃度不純物導入工
程と、図９（Ｅ）に示すようにゲート絶縁膜１３の表面
側に光反射膜７７を形成する光反射膜形成工程と、図９
（Ｆ）に示すように半導体膜２０に急速加熱処理を施す
急速加熱処理工程とを行い、しかる後に残りの工程を進
める。このため本発明では、高濃度ソース・ドレイン領
域１２２に導入した不純物を急速加熱処理工程によって
短時間で活性化できる。また、急速加熱処理工程によっ
て活性化する際に半導体膜２０の表面に光反射膜７７を
形成してあるので、アークランプからの光は半導体膜２
０に集光され、半導体膜２０（高濃度ソース・ドレイン
領域１２２）を効率よく熱処理できる。しかも、光吸収
膜７２は基板１０の表面全体に形成されているため、各
半導体膜２０は均一に処理される。また急速加熱処理に
よってゲート絶縁膜１３が緻密化してその膜質が向上す
るとともに、先に行った結晶化工程との相乗効果により
半導体膜２０の膜質も向上する。またタンタル膜（光反
射膜７７）自身もα構造の側により熱転移し、電気抵抗
が低下する。
【００７５】本発明では光反射膜７７として導電性を有
する膜を用いているので、急速加熱処理工程を行った以
降、光反射膜７７をパターニングしてゲート電極を形成
する。すなわち図１０（Ａ）に示すように、急速加熱処
理工程を終えた後に、導電性を有する光反射膜７７の表
面にレジストマスク９２を形成し、次に図１０（Ｂ）に
示すように、光反射膜７７をパターニングしてゲート電
極１５を形成する（ゲート電極形成工程）。しかる後に
図１０（Ｃ）に示すように、ゲート電極１５をマスクと
して半導体膜２０に低濃度のリンイオンを導入する（低
濃度不純物導入工程）。その結果、ソース・ドレイン領
域１２のうちゲート電極１５の端部に対峙する部分に低
濃度ソース・ドレイン領域１２１を備えるＬＤＤ構造の
ＴＦＴが形成される。これに対して、上記の低濃度不純
物導入工程を省略すれば、オフセットゲート構造のＴＦ
Ｔを形成できる。
する膜を用いているので、急速加熱処理工程を行った以
降、光反射膜７７をパターニングしてゲート電極を形成
する。すなわち図１０（Ａ）に示すように、急速加熱処
理工程を終えた後に、導電性を有する光反射膜７７の表
面にレジストマスク９２を形成し、次に図１０（Ｂ）に
示すように、光反射膜７７をパターニングしてゲート電
極１５を形成する（ゲート電極形成工程）。しかる後に
図１０（Ｃ）に示すように、ゲート電極１５をマスクと
して半導体膜２０に低濃度のリンイオンを導入する（低
濃度不純物導入工程）。その結果、ソース・ドレイン領
域１２のうちゲート電極１５の端部に対峙する部分に低
濃度ソース・ドレイン領域１２１を備えるＬＤＤ構造の
ＴＦＴが形成される。これに対して、上記の低濃度不純
物導入工程を省略すれば、オフセットゲート構造のＴＦ
Ｔを形成できる。
【００７６】本発明において図１０（Ｃ）に示すよう
に、同じ基板１０の上に容量素子Ｃａｐも構成する場合
には、容量素子Ｃａｐの下層側電極４１（半導体膜４
０）、誘電体膜および上層側電極４２（光反射膜７７）
を、それぞれＴＦＴの高濃度ソース・ドレイン領域１２
２（半導体膜２０）、ゲート絶縁膜１３およびゲート電
極１５と同時形成する。この場合には、容量素子Ｃａｐ
の側に対しても、図１０（Ｅ）に示す光反射膜形成工程
ではゲート絶縁膜１３（誘電体膜）の表面側に光反射膜
７７を形成し、図１０（Ｆ）に示す急速熱処理工程では
下層側電極４１を構成する半導体膜４０にも急速加熱処
理を行う。
に、同じ基板１０の上に容量素子Ｃａｐも構成する場合
には、容量素子Ｃａｐの下層側電極４１（半導体膜４
０）、誘電体膜および上層側電極４２（光反射膜７７）
を、それぞれＴＦＴの高濃度ソース・ドレイン領域１２
２（半導体膜２０）、ゲート絶縁膜１３およびゲート電
極１５と同時形成する。この場合には、容量素子Ｃａｐ
の側に対しても、図１０（Ｅ）に示す光反射膜形成工程
ではゲート絶縁膜１３（誘電体膜）の表面側に光反射膜
７７を形成し、図１０（Ｆ）に示す急速熱処理工程では
下層側電極４１を構成する半導体膜４０にも急速加熱処
理を行う。
【００７７】なお、上記の形態では、光反射膜７７とし
てタンタル膜を用いたので、それをパターニングしてゲ
ート電極１５を形成したが、光反射膜７７の電気抵抗が
高い場合には、急速加熱処理工程を行った以降、ゲート
電極１５を形成する前に、光反射膜７７を除去する光反
射膜除去工程と、ゲート絶縁膜１３の表面に導電膜を形
成する導電膜形成工程とを行い、この導電膜をパターニ
ングしてゲート電極１５を形成してもよい。また、急速
加熱処理工程を行った以降、ゲート電極１５を形成する
前に、光反射膜７７の表面に導電膜を形成する導電膜形
成工程を行い、しかる後にこの導電膜および光反射膜７
７をパターニングしてゲート電極１７を形成してもよ
い。
てタンタル膜を用いたので、それをパターニングしてゲ
ート電極１５を形成したが、光反射膜７７の電気抵抗が
高い場合には、急速加熱処理工程を行った以降、ゲート
電極１５を形成する前に、光反射膜７７を除去する光反
射膜除去工程と、ゲート絶縁膜１３の表面に導電膜を形
成する導電膜形成工程とを行い、この導電膜をパターニ
ングしてゲート電極１５を形成してもよい。また、急速
加熱処理工程を行った以降、ゲート電極１５を形成する
前に、光反射膜７７の表面に導電膜を形成する導電膜形
成工程を行い、しかる後にこの導電膜および光反射膜７
７をパターニングしてゲート電極１７を形成してもよ
い。
【００７８】［実施の形態５］急速加熱処理を効果的に
行うことを目的に光吸収膜および光反射膜の双方を用い
てもよい。この場合にも後述するように、急速加熱処理
におけるランプ光の照射方向を透明な基板１０の裏面側
から照射するようにすれば、上記実施の形態１乃至３の
いずれの形態からの変形も可能である。たとえば、図５
および図６を参照して説明した実施の形態３から変形し
た場合を図１１および図１２を参照して説明する。な
お、本発明でも、実施の形態１で説明した図１（Ａ）〜
図１（Ｄ）に示す各工程については共通するので、これ
らの工程については簡単に説明する。
行うことを目的に光吸収膜および光反射膜の双方を用い
てもよい。この場合にも後述するように、急速加熱処理
におけるランプ光の照射方向を透明な基板１０の裏面側
から照射するようにすれば、上記実施の形態１乃至３の
いずれの形態からの変形も可能である。たとえば、図５
および図６を参照して説明した実施の形態３から変形し
た場合を図１１および図１２を参照して説明する。な
お、本発明でも、実施の形態１で説明した図１（Ａ）〜
図１（Ｄ）に示す各工程については共通するので、これ
らの工程については簡単に説明する。
【００７９】まず図１１（Ａ）に示すように、透明なガ
ラス製の基板１０の表面に形成したシリコン膜からなる
半導体膜２００をパターニングして島状の半導体膜２
０、４０を形成する。次に図１１（Ｂ）に示すように、
レジストマスク９１を形成してリンイオンを導入し、高
濃度ソース・ドレイン領域１２２を形成する（高濃度不
純物導入工程）。次に図１１（Ｃ）に示すように、レジ
ストマスク９１を除去した後、図１１（Ｄ）に示すよう
に半導体膜２０の表面にゲート絶縁膜１３を形成する。
これまでの工程のうち、図１１（Ａ）に示す工程ではＴ
ＦＴのチャネル領域などを構成するための半導体膜２０
０、あるいはそれをパターニングした島状の半導体膜２
０にレーザアニールや急速加熱処理などといった結晶化
工程を行うことが好ましい。この場合には特に、パター
ニング前の半導体膜２００に対して結晶化工程を行う
と、半導体膜２０はパターン密度の影響を受けることな
く均一な処理される。
ラス製の基板１０の表面に形成したシリコン膜からなる
半導体膜２００をパターニングして島状の半導体膜２
０、４０を形成する。次に図１１（Ｂ）に示すように、
レジストマスク９１を形成してリンイオンを導入し、高
濃度ソース・ドレイン領域１２２を形成する（高濃度不
純物導入工程）。次に図１１（Ｃ）に示すように、レジ
ストマスク９１を除去した後、図１１（Ｄ）に示すよう
に半導体膜２０の表面にゲート絶縁膜１３を形成する。
これまでの工程のうち、図１１（Ａ）に示す工程ではＴ
ＦＴのチャネル領域などを構成するための半導体膜２０
０、あるいはそれをパターニングした島状の半導体膜２
０にレーザアニールや急速加熱処理などといった結晶化
工程を行うことが好ましい。この場合には特に、パター
ニング前の半導体膜２００に対して結晶化工程を行う
と、半導体膜２０はパターン密度の影響を受けることな
く均一な処理される。
【００８０】次に図１１（Ｅ）に示すように、ゲート絶
縁膜１３の表面にまずは、高濃度のリンをドープしたア
モルファスシリコンなどからなる光吸収膜７８を形成す
る。本発明では光吸収膜７２として高濃度のリンイオン
をドープしたアモルファスシリコン膜を用いるが、この
アモルファスシリコン膜は、次の工程で行う熱処理によ
って導電性のポリシリコン膜となる。続いて、光吸収膜
７８の表面にアルミニウムなどからなる導電性を有する
光反射膜７９を形成する（光吸収膜・光反射膜形成工
程）。
縁膜１３の表面にまずは、高濃度のリンをドープしたア
モルファスシリコンなどからなる光吸収膜７８を形成す
る。本発明では光吸収膜７２として高濃度のリンイオン
をドープしたアモルファスシリコン膜を用いるが、この
アモルファスシリコン膜は、次の工程で行う熱処理によ
って導電性のポリシリコン膜となる。続いて、光吸収膜
７８の表面にアルミニウムなどからなる導電性を有する
光反射膜７９を形成する（光吸収膜・光反射膜形成工
程）。
【００８１】次に図１１（Ｆ）に示すように、アークラ
ンプを用いて半導体膜２０に急速加熱処理を行い、半導
体膜２０に導入した不純物を活性化する（急速加熱処理
工程）。ここでアークランプからの光は、基板１０の裏
面側から照射し、照射した光が光反射膜７９で反射して
半導体膜２０に集光するようにしてある。
ンプを用いて半導体膜２０に急速加熱処理を行い、半導
体膜２０に導入した不純物を活性化する（急速加熱処理
工程）。ここでアークランプからの光は、基板１０の裏
面側から照射し、照射した光が光反射膜７９で反射して
半導体膜２０に集光するようにしてある。
【００８２】このように本発明では、チャネル領域１７
およびソース・ドレイン領域１２を形成するための半導
体膜２０を形成した以降、半導体膜２０の上層側にゲー
ト電極を形成する前に、図１１（Ｂ）に示すように半導
体膜２０に高濃度の不純物を導入する高濃度不純物導入
工程と、図１１（Ｅ）に示すようにゲート絶縁膜１３の
表面側に光吸収膜７８および光反射膜７９を形成する光
吸収膜・光反射膜形成工程と、図１１（Ｆ）に示すよう
に半導体膜２０に急速加熱処理を施す急速加熱処理工程
とを行い、しかる後に残りの工程を進める。このため本
発明では、高濃度ソース・ドレイン領域１２２に導入し
た不純物を急速加熱処理工程によって短時間で活性化で
きる。また、急速加熱処理工程によって活性化する際
に、すでに半導体膜２０の表面に光吸収膜７８および光
反射膜７９を形成してあるので、アークランプからの光
は光吸収膜７８において吸収され、その熱は半導体膜２
０の効率よく伝わる。それに加えて、光吸収膜７８を透
過した光は光反射膜７９を介して半導体膜２０に集光さ
れる。それ故、半導体膜２０（高濃度ソース・ドレイン
領域１２２）を効率よく処理できる。しかも、光吸収膜
７８および光反射膜７９は基板１０の表面全体に形成さ
れているため、各半導体膜２０は均一に処理される。ま
た急速加熱処理によってゲート絶縁膜１３が緻密化して
その膜質が向上するとともに、先に行った結晶化工程と
の相乗効果により半導体膜２０の膜質も向上する。
およびソース・ドレイン領域１２を形成するための半導
体膜２０を形成した以降、半導体膜２０の上層側にゲー
ト電極を形成する前に、図１１（Ｂ）に示すように半導
体膜２０に高濃度の不純物を導入する高濃度不純物導入
工程と、図１１（Ｅ）に示すようにゲート絶縁膜１３の
表面側に光吸収膜７８および光反射膜７９を形成する光
吸収膜・光反射膜形成工程と、図１１（Ｆ）に示すよう
に半導体膜２０に急速加熱処理を施す急速加熱処理工程
とを行い、しかる後に残りの工程を進める。このため本
発明では、高濃度ソース・ドレイン領域１２２に導入し
た不純物を急速加熱処理工程によって短時間で活性化で
きる。また、急速加熱処理工程によって活性化する際
に、すでに半導体膜２０の表面に光吸収膜７８および光
反射膜７９を形成してあるので、アークランプからの光
は光吸収膜７８において吸収され、その熱は半導体膜２
０の効率よく伝わる。それに加えて、光吸収膜７８を透
過した光は光反射膜７９を介して半導体膜２０に集光さ
れる。それ故、半導体膜２０（高濃度ソース・ドレイン
領域１２２）を効率よく処理できる。しかも、光吸収膜
７８および光反射膜７９は基板１０の表面全体に形成さ
れているため、各半導体膜２０は均一に処理される。ま
た急速加熱処理によってゲート絶縁膜１３が緻密化して
その膜質が向上するとともに、先に行った結晶化工程と
の相乗効果により半導体膜２０の膜質も向上する。
【００８３】本発明では光吸収膜７８および光反射膜７
９のいずれについても導電性を有する膜を用いているの
で、急速加熱処理工程を行った以降、光吸収膜７８およ
び光反射膜７９をパターニングしてゲート電極を形成す
る。すなわち図１２（Ａ）に示すように、急速加熱処理
工程を終えた後に、光反射膜７９の表面にレジストマス
ク９２を形成し、図１２（Ｂ）に示すように光吸収膜７
８および光反射膜７９の双方をパターニングしてゲート
電極１５を形成する（ゲート電極形成工程）。しかる後
に図１２（Ｃ）に示すように、ゲート電極１５をマスク
として半導体膜２０に低濃度のリンイオンを導入する
（低濃度不純物導入工程）。その結果、ソース・ドレイ
ン領域１２のうちゲート電極１５の端部に対峙する部分
に低濃度ソース・ドレイン領域１２１を備えるＬＤＤ構
造のＴＦＴが形成される。これに対して、上記の低濃度
不純物導入工程を省略すれば、オフセットゲート構造の
ＴＦＴを形成できる。このように構成したＴＦＴでは、
アルミニウム膜（光反射膜７９）をゲート電極１５の一
部として使用しているが、それが接しているのは、高濃
度のリンをドープしたシリコン膜（光吸収膜７８）であ
るため、オーミック接続する状態にある。それ故、光反
射膜７９と光吸収膜７８との接触抵抗が低いので、冗長
配線として十分に機能する。
９のいずれについても導電性を有する膜を用いているの
で、急速加熱処理工程を行った以降、光吸収膜７８およ
び光反射膜７９をパターニングしてゲート電極を形成す
る。すなわち図１２（Ａ）に示すように、急速加熱処理
工程を終えた後に、光反射膜７９の表面にレジストマス
ク９２を形成し、図１２（Ｂ）に示すように光吸収膜７
８および光反射膜７９の双方をパターニングしてゲート
電極１５を形成する（ゲート電極形成工程）。しかる後
に図１２（Ｃ）に示すように、ゲート電極１５をマスク
として半導体膜２０に低濃度のリンイオンを導入する
（低濃度不純物導入工程）。その結果、ソース・ドレイ
ン領域１２のうちゲート電極１５の端部に対峙する部分
に低濃度ソース・ドレイン領域１２１を備えるＬＤＤ構
造のＴＦＴが形成される。これに対して、上記の低濃度
不純物導入工程を省略すれば、オフセットゲート構造の
ＴＦＴを形成できる。このように構成したＴＦＴでは、
アルミニウム膜（光反射膜７９）をゲート電極１５の一
部として使用しているが、それが接しているのは、高濃
度のリンをドープしたシリコン膜（光吸収膜７８）であ
るため、オーミック接続する状態にある。それ故、光反
射膜７９と光吸収膜７８との接触抵抗が低いので、冗長
配線として十分に機能する。
【００８４】本発明において図１２（Ｃ）に示すよう
に、同じ基板１０の上に容量素子Ｃａｐも構成する場合
には、容量素子Ｃａｐの下層側電極４１（半導体膜４
０）、誘電体膜および上層側電極４２をそれぞれＴＦＴ
の高濃度ソース・ドレイン領域１２２（半導体膜２
０）、ゲート絶縁膜１３、およびゲート電極１５（光吸
収膜７８および光反射膜７９）と同時形成する。この場
合には、容量素子Ｃａｐの側に対しても、図１１（Ｅ）
に示す光吸収膜・光反射膜形成工程ではゲート絶縁膜１
３（誘電体膜）の表面側に光吸収膜７８および光反射膜
７９を形成し、図１１（Ｆ）に示す急速熱処理工程では
下層側電極４１を構成する半導体膜４０にも急速加熱処
理を行う。
に、同じ基板１０の上に容量素子Ｃａｐも構成する場合
には、容量素子Ｃａｐの下層側電極４１（半導体膜４
０）、誘電体膜および上層側電極４２をそれぞれＴＦＴ
の高濃度ソース・ドレイン領域１２２（半導体膜２
０）、ゲート絶縁膜１３、およびゲート電極１５（光吸
収膜７８および光反射膜７９）と同時形成する。この場
合には、容量素子Ｃａｐの側に対しても、図１１（Ｅ）
に示す光吸収膜・光反射膜形成工程ではゲート絶縁膜１
３（誘電体膜）の表面側に光吸収膜７８および光反射膜
７９を形成し、図１１（Ｆ）に示す急速熱処理工程では
下層側電極４１を構成する半導体膜４０にも急速加熱処
理を行う。
【００８５】なお、上記の形態では、光反射膜７９とし
てアルミニウム膜を用いたので、それを光吸収膜７８と
ともにパターニングしてゲート電極１５を形成したが、
光吸収膜７８および光反射膜７９の電気的抵抗が高い場
合には、急速加熱処理工程を行った以降、ゲート電極１
５を形成する前に、光吸収膜７８および光反射膜７９を
除去する光反射膜除去工程と、ゲート絶縁膜１３の表面
に導電膜を形成する導電膜形成工程とを行い、この導電
膜をパターニングしてゲート電極１５を形成してもよ
い。また、急速加熱処理工程を行った以降、ゲート電極
１５を形成する前に、光吸収膜７８および光反射膜７９
の表面に導電膜を形成する導電膜形成工程を行い、しか
る後にこの導電膜、光吸収膜７８および光反射膜７７を
パターニングしてゲート電極１７を形成してもよい。
てアルミニウム膜を用いたので、それを光吸収膜７８と
ともにパターニングしてゲート電極１５を形成したが、
光吸収膜７８および光反射膜７９の電気的抵抗が高い場
合には、急速加熱処理工程を行った以降、ゲート電極１
５を形成する前に、光吸収膜７８および光反射膜７９を
除去する光反射膜除去工程と、ゲート絶縁膜１３の表面
に導電膜を形成する導電膜形成工程とを行い、この導電
膜をパターニングしてゲート電極１５を形成してもよ
い。また、急速加熱処理工程を行った以降、ゲート電極
１５を形成する前に、光吸収膜７８および光反射膜７９
の表面に導電膜を形成する導電膜形成工程を行い、しか
る後にこの導電膜、光吸収膜７８および光反射膜７７を
パターニングしてゲート電極１７を形成してもよい。
【００８６】
【実施例】本発明の実施例として液晶表示装置における
駆動回路内蔵型のアクティブマトリクス基板上にＴＦＴ
および容量素子（保持容量）を形成していく例を説明す
る。
駆動回路内蔵型のアクティブマトリクス基板上にＴＦＴ
および容量素子（保持容量）を形成していく例を説明す
る。
【００８７】［アクティブマトリクス基板の構成］図１
３は、液晶表示装置の構成を模式的に示すブロック図で
ある。
３は、液晶表示装置の構成を模式的に示すブロック図で
ある。
【００８８】図１３（ａ）に示すように、液晶表示装置
は、そのアクティブマトリクス基板上に、信号線９０お
よび走査線９１で区画形成された画素領域を有し、そこ
には、画素用ＴＦＴを介して画像信号が入力される液晶
セルの液晶容量９４が存在する。信号線９０に対して
は、シフトレジスタ８４、レベルシフタ８５、ビデオラ
イン８７、アナログスイッチ８６を備えるデータドライ
バ部８２（駆動回路）がアクティブマトリクス基板上に
形成されている。走査線９１に対しては、シフトレジス
タ８８およびレベルシフタ８９を備える走査ドライバ部
８３（駆動回路）がアクティブマトリクス基板上に形成
されている。
は、そのアクティブマトリクス基板上に、信号線９０お
よび走査線９１で区画形成された画素領域を有し、そこ
には、画素用ＴＦＴを介して画像信号が入力される液晶
セルの液晶容量９４が存在する。信号線９０に対して
は、シフトレジスタ８４、レベルシフタ８５、ビデオラ
イン８７、アナログスイッチ８６を備えるデータドライ
バ部８２（駆動回路）がアクティブマトリクス基板上に
形成されている。走査線９１に対しては、シフトレジス
タ８８およびレベルシフタ８９を備える走査ドライバ部
８３（駆動回路）がアクティブマトリクス基板上に形成
されている。
【００８９】画素領域には、前段の走査線９１との間に
容量素子Ｃａｐ（保持容量）が形成され、この容量素子
Ｃａｐは、液晶セル（液晶容量９４）での電荷の保持特
性を高める機能を有している。
容量素子Ｃａｐ（保持容量）が形成され、この容量素子
Ｃａｐは、液晶セル（液晶容量９４）での電荷の保持特
性を高める機能を有している。
【００９０】容量素子Ｃａｐでは、図１３（ｂ）に示す
ように、画素用ＴＦＴ１０を形成するための半導体膜と
同時形成された半導体膜を導電化したものを下層側電極
４１とし、この下層側電極４１に対して、ゲート電極１
５と同時形成された前段の走査線９１から張り出した上
層側電極４２が重なった状態にある。なお、容量素子Ｃ
ａｐは、各画素領域において前段の走査線９１との間に
構成されているが、ゲート電極と同時形成されるのであ
れば専用の容量線との間に構成してもよい。
ように、画素用ＴＦＴ１０を形成するための半導体膜と
同時形成された半導体膜を導電化したものを下層側電極
４１とし、この下層側電極４１に対して、ゲート電極１
５と同時形成された前段の走査線９１から張り出した上
層側電極４２が重なった状態にある。なお、容量素子Ｃ
ａｐは、各画素領域において前段の走査線９１との間に
構成されているが、ゲート電極と同時形成されるのであ
れば専用の容量線との間に構成してもよい。
【００９１】このように構成したアクティブマトリクス
基板では、駆動回路部においてＣＭＯＳ回路を構成する
Ｎ型の駆動回路用ＴＦＴ、およびＰ型の駆動回路用ＴＦ
Ｔと、各画素に構成されるアクティブ素子としてのＮ型
の画素用ＴＦＴと、各画素に構成される容量素子Ｃａｐ
は、いずれも同じ基板上に形成されることになる。そこ
で、各素子を形成するための各工程を互いに援用してい
くことが好ましい。また、いずれのＴＦＴもＬＤＤ構造
またはオフセットゲート構造として形成することが好ま
しい。駆動回路用ＴＦＴをＬＤＤ構造またはオフセット
ゲート構造として形成すると、その耐電圧が向上する
分、チャネル長を短くできるので、寄生容量の影響など
を抑えることができる。画素用ＴＦＴをＬＤＤ構造また
はオフセットゲート構造として形成すると、そのオフリ
ーク電流が低減する分、画像表示の品位が向上する。
基板では、駆動回路部においてＣＭＯＳ回路を構成する
Ｎ型の駆動回路用ＴＦＴ、およびＰ型の駆動回路用ＴＦ
Ｔと、各画素に構成されるアクティブ素子としてのＮ型
の画素用ＴＦＴと、各画素に構成される容量素子Ｃａｐ
は、いずれも同じ基板上に形成されることになる。そこ
で、各素子を形成するための各工程を互いに援用してい
くことが好ましい。また、いずれのＴＦＴもＬＤＤ構造
またはオフセットゲート構造として形成することが好ま
しい。駆動回路用ＴＦＴをＬＤＤ構造またはオフセット
ゲート構造として形成すると、その耐電圧が向上する
分、チャネル長を短くできるので、寄生容量の影響など
を抑えることができる。画素用ＴＦＴをＬＤＤ構造また
はオフセットゲート構造として形成すると、そのオフリ
ーク電流が低減する分、画像表示の品位が向上する。
【００９２】［ＴＦＴの製造方法］このような構造のア
クティブマトリクス基板の製造方法を図１４ないし図１
７を参照して説明する。
クティブマトリクス基板の製造方法を図１４ないし図１
７を参照して説明する。
【００９３】まず図１４（Ａ）に示すようにガラス製の
基板１０に対してＴＥＯＳ（テトラエトキシシラン）や
酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により
厚さが約２０００オングストロームのシリコン酸化膜か
らなる下地保護膜１１を形成する。次に基板１０の温度
を３５０℃に設定して、下地保護膜１１の表面にプラズ
マＣＶＤ法により厚さが約６００オングストロームのア
モルファスのシリコン膜からなる半導体膜２００を形成
する。次にアモルファスのシリコン膜からなる半導体膜
２００に対して、レーザアニールまたは固相成長法など
の結晶化工程を行い、半導体膜２００をポリシリコン膜
にまで結晶化しておく。
基板１０に対してＴＥＯＳ（テトラエトキシシラン）や
酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により
厚さが約２０００オングストロームのシリコン酸化膜か
らなる下地保護膜１１を形成する。次に基板１０の温度
を３５０℃に設定して、下地保護膜１１の表面にプラズ
マＣＶＤ法により厚さが約６００オングストロームのア
モルファスのシリコン膜からなる半導体膜２００を形成
する。次にアモルファスのシリコン膜からなる半導体膜
２００に対して、レーザアニールまたは固相成長法など
の結晶化工程を行い、半導体膜２００をポリシリコン膜
にまで結晶化しておく。
【００９４】レーザアニール法では、図１５に示すよう
に、エキシマレーザのビーム長が４００ｍｍのラインビ
ームＬＡ（レーザ光）を用い、その出力強度はたとえば
２００ｍＪ／ｃｍ2 である。ラインビームについてはそ
の幅方向におけるレーザ強度のピーク値の９０％に相当
する部分が各領域毎に重なるようにラインビームＬＡを
走査していく。
に、エキシマレーザのビーム長が４００ｍｍのラインビ
ームＬＡ（レーザ光）を用い、その出力強度はたとえば
２００ｍＪ／ｃｍ2 である。ラインビームについてはそ
の幅方向におけるレーザ強度のピーク値の９０％に相当
する部分が各領域毎に重なるようにラインビームＬＡを
走査していく。
【００９５】次に図１４（Ｂ）に示すように、ポリシリ
コン膜となった半導体膜２０をフォトリソグラフィ技術
を用いてパターニングし、島状の半導体膜２０Ａ、２０
Ｂ、２０Ｃ、４０を形成する。半導体膜２０Ａ、２０
Ｂ、２０Ｃ、４０は、それぞれＰ型の駆動回路用ＴＦ
Ｔ、Ｎ型の駆動回路用ＴＦＴ、画素用ＴＦＴ、容量素子
Ｃａｐを構成するための半導体膜である。これまでの工
程を行う間に、ＴＦＴのしきい値を調整することを目的
に低濃度の不純物を導入しておくことがある（チャネル
ドープ工程）。
コン膜となった半導体膜２０をフォトリソグラフィ技術
を用いてパターニングし、島状の半導体膜２０Ａ、２０
Ｂ、２０Ｃ、４０を形成する。半導体膜２０Ａ、２０
Ｂ、２０Ｃ、４０は、それぞれＰ型の駆動回路用ＴＦ
Ｔ、Ｎ型の駆動回路用ＴＦＴ、画素用ＴＦＴ、容量素子
Ｃａｐを構成するための半導体膜である。これまでの工
程を行う間に、ＴＦＴのしきい値を調整することを目的
に低濃度の不純物を導入しておくことがある（チャネル
ドープ工程）。
【００９６】次に図１４（Ｃ）に示すように、島状の半
導体膜２０Ａ、２０Ｂ、２０Ｃ、４０の表面に対して、
ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原
料ガスとしてプラズマＣＶＤ法により厚さが約１０００
オングストロームのシリコン酸化膜からなるゲート絶縁
膜１３を形成する（ゲート絶縁膜形成工程）。
導体膜２０Ａ、２０Ｂ、２０Ｃ、４０の表面に対して、
ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原
料ガスとしてプラズマＣＶＤ法により厚さが約１０００
オングストロームのシリコン酸化膜からなるゲート絶縁
膜１３を形成する（ゲート絶縁膜形成工程）。
【００９７】次に図１４（Ｄ）に示すように、Ｐ型の駆
動回路用ＴＦＴの形成予定領域全体を覆うとともに、Ｎ
型の駆動回路用ＴＦＴおよび画素用ＴＦＴのゲート電極
形成予定領域をやや広めに覆うレジストマスク９１Ｂを
形成し、この状態で半導体膜２０Ｂ、２０Ｃ、４０に対
してリンイオン（Ｎ型不純物）を約２×１０15ｃｍ-2の
ドーズ量で導入する（高濃度Ｎ型不純物導入工程）。そ
の結果、半導体膜２０Ｂ、２０Ｃのうちリンイオンが打
ち込まれた領域は、高濃度ソース・ドレイン領域１２２
Ｂ、１２２Ｃとなる。また、半導体膜４０は容量素子Ｃ
ａｐの下層側電極４１となる。
動回路用ＴＦＴの形成予定領域全体を覆うとともに、Ｎ
型の駆動回路用ＴＦＴおよび画素用ＴＦＴのゲート電極
形成予定領域をやや広めに覆うレジストマスク９１Ｂを
形成し、この状態で半導体膜２０Ｂ、２０Ｃ、４０に対
してリンイオン（Ｎ型不純物）を約２×１０15ｃｍ-2の
ドーズ量で導入する（高濃度Ｎ型不純物導入工程）。そ
の結果、半導体膜２０Ｂ、２０Ｃのうちリンイオンが打
ち込まれた領域は、高濃度ソース・ドレイン領域１２２
Ｂ、１２２Ｃとなる。また、半導体膜４０は容量素子Ｃ
ａｐの下層側電極４１となる。
【００９８】次に図１４（Ｅ）に示すように、Ｎ型の駆
動回路用ＴＦＴ、画素用ＴＦＴ、および容量素子Ｃａｐ
の形成予定領域全体を覆うとともに、Ｐ型の駆動回路用
ＴＦＴのゲート電極形成予定領域をやや広めに覆うレジ
ストマスク９１Ｂを形成し、この状態で半導体膜２０Ａ
に対してボロンイオン（Ｐ型不純物）を約２×１０15cm
-2のドーズ量で導入する（高濃度Ｐ型不純物導入工
程）。その結果、半導体膜２０Ａのうちボロンイオンが
打ち込まれた領域は、高濃度ソース・ドレイン領域１２
２Ａとなる。
動回路用ＴＦＴ、画素用ＴＦＴ、および容量素子Ｃａｐ
の形成予定領域全体を覆うとともに、Ｐ型の駆動回路用
ＴＦＴのゲート電極形成予定領域をやや広めに覆うレジ
ストマスク９１Ｂを形成し、この状態で半導体膜２０Ａ
に対してボロンイオン（Ｐ型不純物）を約２×１０15cm
-2のドーズ量で導入する（高濃度Ｐ型不純物導入工
程）。その結果、半導体膜２０Ａのうちボロンイオンが
打ち込まれた領域は、高濃度ソース・ドレイン領域１２
２Ａとなる。
【００９９】次に図１４（Ｆ）に示すように、高濃度の
リンイオンを含むアモルファスのシリコン膜からなる光
吸収膜７１を形成する。
リンイオンを含むアモルファスのシリコン膜からなる光
吸収膜７１を形成する。
【０１００】次に図１４（Ｇ）に示すように、半導体膜
２０Ａ、２０Ｂ、２０Ｃ、４０にアークランプを用いた
急速加熱処理を行い、半導体膜２０Ａ、２０Ｂ、２０
Ｃ、４０に導入した不純物を活性化する（急速加熱処理
工程）。このとき、アークランプからの光は、基板１０
の表面側および裏面側の双方から照射される。
２０Ａ、２０Ｂ、２０Ｃ、４０にアークランプを用いた
急速加熱処理を行い、半導体膜２０Ａ、２０Ｂ、２０
Ｃ、４０に導入した不純物を活性化する（急速加熱処理
工程）。このとき、アークランプからの光は、基板１０
の表面側および裏面側の双方から照射される。
【０１０１】この急速加熱処理工程では、たとえば、図
１６に示す急速加熱処理装置を用いる。この急速加熱処
理装置では、図１６（Ａ）に示すように、基板１０の搬
送方向（矢印Ｘの方向）の上流側から下流側に向かっ
て、第１の予熱ゾーン２、第２の予熱ゾーン３、第３の
予熱ゾーン４、アニールゾーン５、およびクーリングゾ
ーン６が設けられている。第１ないし第３の予熱ゾーン
２、３、４にはヒータが設けられてる。アニールゾーン
５にはそこに搬送されてくる基板１０にエネルギー光を
照射するためのアークランプ５Ａ、５Ｂと、そのリフレ
クタ５Ｃ、５Ｄが配置されている。本例では、シリコン
膜からなる半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０にエ
ネルギー光が効率よく吸収されるように、光源としてア
ークランプ５Ａ、５Ｂを用いている。このように構成し
た急速加熱処理装置では１６（Ｂ）に示すように、基板
１０に対するエネルギー光の照射領域は幅が一定である
ため、基板１０の搬送速度によって基板１０に対する加
熱時間が規定される。また、基板１０の温度プロファイ
ルは、図１６（Ｃ）に示すように、アニールゾーン５に
おいて急速に温度上昇し、アニールゾーン５の出口付近
でピーク温度Ｐに達するので、アニールゾーン５の出口
付近の最高温度をアニール温度として管理することにな
る。
１６に示す急速加熱処理装置を用いる。この急速加熱処
理装置では、図１６（Ａ）に示すように、基板１０の搬
送方向（矢印Ｘの方向）の上流側から下流側に向かっ
て、第１の予熱ゾーン２、第２の予熱ゾーン３、第３の
予熱ゾーン４、アニールゾーン５、およびクーリングゾ
ーン６が設けられている。第１ないし第３の予熱ゾーン
２、３、４にはヒータが設けられてる。アニールゾーン
５にはそこに搬送されてくる基板１０にエネルギー光を
照射するためのアークランプ５Ａ、５Ｂと、そのリフレ
クタ５Ｃ、５Ｄが配置されている。本例では、シリコン
膜からなる半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０にエ
ネルギー光が効率よく吸収されるように、光源としてア
ークランプ５Ａ、５Ｂを用いている。このように構成し
た急速加熱処理装置では１６（Ｂ）に示すように、基板
１０に対するエネルギー光の照射領域は幅が一定である
ため、基板１０の搬送速度によって基板１０に対する加
熱時間が規定される。また、基板１０の温度プロファイ
ルは、図１６（Ｃ）に示すように、アニールゾーン５に
おいて急速に温度上昇し、アニールゾーン５の出口付近
でピーク温度Ｐに達するので、アニールゾーン５の出口
付近の最高温度をアニール温度として管理することにな
る。
【０１０２】このようにして急速加熱処理工程を終えた
後は、図１７（Ａ）に示すように光吸収膜７１の表面に
対して窒素を含有するα構造のタンタル膜からなる導電
膜７３をスパッタ法により形成する（導電膜形成工
程）。
後は、図１７（Ａ）に示すように光吸収膜７１の表面に
対して窒素を含有するα構造のタンタル膜からなる導電
膜７３をスパッタ法により形成する（導電膜形成工
程）。
【０１０３】次に図１７（Ｂ）に示すように、導電膜７
３の表面にレジストマスク９２を形成し、図１７（Ｃ）
に示すように光吸収膜７１および導電膜７３をパターニ
ングし、各ＴＦＴのゲート電極１５、および容量素子Ｃ
ａｐの上層側電極４２を形成する（ゲート電極形成工
程）。
３の表面にレジストマスク９２を形成し、図１７（Ｃ）
に示すように光吸収膜７１および導電膜７３をパターニ
ングし、各ＴＦＴのゲート電極１５、および容量素子Ｃ
ａｐの上層側電極４２を形成する（ゲート電極形成工
程）。
【０１０４】次に図１７（Ｄ）に示すように、Ｐ型の駆
動回路用ＴＦＴの形成予定領域全体を覆うレジストマス
ク９３Ａを形成した後、基板１０の温度が３５０℃の条
件下で、水素ガスで希釈されたホスフィン（ＰＨ3 ）な
どを用いて低濃度のリンイオン（Ｎ型不純物）を約１×
１０13ｃｍ-2のドーズ量で導入する（低濃度Ｎ型不純物
導入工程）。半導体膜２０Ｂ、２０Ｃには水素イオンも
約２×１０13ｃｍ-2のドーズ量で導入される。不純物が
導入されなかった部分がチャネル領域１７Ｂ、１７Ｃと
なる。その結果、同一の基板１０上にＮ型の駆動回路用
ＴＦＴ、およびＮ型の画素用ＴＦＴとが構成され、これ
らのＴＦＴは、ソース・ドレイン領域１２Ｂ、１２Ｃの
うちゲート電極１５の端部に対峙する部分に低濃度ソー
ス・ドレイン領域１２１Ｂ、１２１Ｃを備えるＬＤＤ構
造となる。このような低濃度Ｎ型不純物の導入工程を省
略すれば、Ｎ型の駆動回路用ＴＦＴ、およびＮ型の画素
用ＴＦＴはオフセットゲート構造となる。
動回路用ＴＦＴの形成予定領域全体を覆うレジストマス
ク９３Ａを形成した後、基板１０の温度が３５０℃の条
件下で、水素ガスで希釈されたホスフィン（ＰＨ3 ）な
どを用いて低濃度のリンイオン（Ｎ型不純物）を約１×
１０13ｃｍ-2のドーズ量で導入する（低濃度Ｎ型不純物
導入工程）。半導体膜２０Ｂ、２０Ｃには水素イオンも
約２×１０13ｃｍ-2のドーズ量で導入される。不純物が
導入されなかった部分がチャネル領域１７Ｂ、１７Ｃと
なる。その結果、同一の基板１０上にＮ型の駆動回路用
ＴＦＴ、およびＮ型の画素用ＴＦＴとが構成され、これ
らのＴＦＴは、ソース・ドレイン領域１２Ｂ、１２Ｃの
うちゲート電極１５の端部に対峙する部分に低濃度ソー
ス・ドレイン領域１２１Ｂ、１２１Ｃを備えるＬＤＤ構
造となる。このような低濃度Ｎ型不純物の導入工程を省
略すれば、Ｎ型の駆動回路用ＴＦＴ、およびＮ型の画素
用ＴＦＴはオフセットゲート構造となる。
【０１０５】次に図１７（Ｅ）に示すように、Ｎ型の駆
動回路用ＴＦＴ、Ｎ型の画素用ＴＦＴ、および容量素子
Ｃａｐを覆うレジストマスク９３Ｂを形成した後、基板
１０の温度が３５０℃の条件下で、水素ガスで希釈され
たジボラン（Ｂ2 Ｈ6 ）などを用いて低濃度のボロンイ
オン（Ｐ型不純物）を約１×１０13ｃｍ-2のドーズ量で
導入する（低濃度Ｐ型不純物導入工程）。半導体膜２０
Ａには水素イオンも約２×１０13ｃｍ-2のドーズ量で導
入される。不純物が導入されなかった部分がチャネル領
域１７Ａとなる。その結果、基板１０上にＰ型の駆動回
路用ＴＦＴが構成され、このＴＦＴは、ソース・ドレイ
ン領域１２Ａのうちゲート電極１５の端部に対峙する部
分に低濃度ソース・ドレイン領域１２１Ａを備えるＬＤ
Ｄ構造となる。このような低濃度Ｐ型不純物の導入工程
を省略すれば、Ｐ型の駆動回路用ＴＦＴはオフセットゲ
ート構造を有することになる。このように構成したいず
れのＴＦＴもＬＤＤ構造あるいはオフセットゲート構造
であれば、セルフアライン構造のＴＦＴに比較してオフ
リーク電流が著しく小さい。また、いずれのＴＦＴもセ
ルフアライン構造のＴＦＴに比較して耐電圧が高いの
で、チャネル長を短くすることができる。
動回路用ＴＦＴ、Ｎ型の画素用ＴＦＴ、および容量素子
Ｃａｐを覆うレジストマスク９３Ｂを形成した後、基板
１０の温度が３５０℃の条件下で、水素ガスで希釈され
たジボラン（Ｂ2 Ｈ6 ）などを用いて低濃度のボロンイ
オン（Ｐ型不純物）を約１×１０13ｃｍ-2のドーズ量で
導入する（低濃度Ｐ型不純物導入工程）。半導体膜２０
Ａには水素イオンも約２×１０13ｃｍ-2のドーズ量で導
入される。不純物が導入されなかった部分がチャネル領
域１７Ａとなる。その結果、基板１０上にＰ型の駆動回
路用ＴＦＴが構成され、このＴＦＴは、ソース・ドレイ
ン領域１２Ａのうちゲート電極１５の端部に対峙する部
分に低濃度ソース・ドレイン領域１２１Ａを備えるＬＤ
Ｄ構造となる。このような低濃度Ｐ型不純物の導入工程
を省略すれば、Ｐ型の駆動回路用ＴＦＴはオフセットゲ
ート構造を有することになる。このように構成したいず
れのＴＦＴもＬＤＤ構造あるいはオフセットゲート構造
であれば、セルフアライン構造のＴＦＴに比較してオフ
リーク電流が著しく小さい。また、いずれのＴＦＴもセ
ルフアライン構造のＴＦＴに比較して耐電圧が高いの
で、チャネル長を短くすることができる。
【０１０６】次にフォーミングガス中（１％〜１０％の
酸素ガスを含有するアルゴンガス）中で熱処理を行い、
低濃度ソース・ドレイン領域１２１Ａ、１２１Ｂ、１２
１Ｃに導入した低濃度の不純物を活性化した後、図１７
（Ｆ）に示すように、ＴＥＯＳ（テトラエトキシシラ
ン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法
により厚さが約５０００オングストロームのシリコン酸
化膜からなる層間絶縁膜５１を形成する。それ以降の工
程については、図示を省略するが、層間絶縁膜５１にコ
ンタクトホールを形成し、しかる後にソース電極および
画素電極をそれぞれ形成する。
酸素ガスを含有するアルゴンガス）中で熱処理を行い、
低濃度ソース・ドレイン領域１２１Ａ、１２１Ｂ、１２
１Ｃに導入した低濃度の不純物を活性化した後、図１７
（Ｆ）に示すように、ＴＥＯＳ（テトラエトキシシラ
ン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法
により厚さが約５０００オングストロームのシリコン酸
化膜からなる層間絶縁膜５１を形成する。それ以降の工
程については、図示を省略するが、層間絶縁膜５１にコ
ンタクトホールを形成し、しかる後にソース電極および
画素電極をそれぞれ形成する。
【０１０７】このように本例のアクティブマトリクス基
板の製造方法では、高濃度ソース・ドレイン領域１２２
Ａ、１２２Ｂ、１２２Ｃ、および容量素子Ｃａｐの下層
側電極４１に導入されている不純物を急速加熱処理工程
によって活性化するため、長い時間のかかる炉内での熱
処理を行う必要がない。また、急速加熱処理工程は、炉
内での熱処理に比較して高温になる分、熱処理の効果が
高い。この場合でも基板１０は局部的に加熱されていく
だけであるので、基板１０には割れや歪みなどが発生し
ない。
板の製造方法では、高濃度ソース・ドレイン領域１２２
Ａ、１２２Ｂ、１２２Ｃ、および容量素子Ｃａｐの下層
側電極４１に導入されている不純物を急速加熱処理工程
によって活性化するため、長い時間のかかる炉内での熱
処理を行う必要がない。また、急速加熱処理工程は、炉
内での熱処理に比較して高温になる分、熱処理の効果が
高い。この場合でも基板１０は局部的に加熱されていく
だけであるので、基板１０には割れや歪みなどが発生し
ない。
【０１０８】特に本例では急速加熱処理工程によって不
純物を活性化する際には、半導体膜２０の表面側（ゲー
ト絶縁膜１３の表面）に光吸収膜７１を形成してあるの
で、アークランプからの光は光吸収膜７１において吸収
され、その熱は半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０
に効率よく伝わる。それ故、各半導体膜を効率よく加熱
できる。しかも、光吸収膜７１は基板１０の表面全体に
形成されているため、パターニング後の半導体膜２０
Ａ、２０Ｂ、２０Ｃ、４０に急速加熱処理を行うといっ
ても各半導体膜はパターン密度の影響を受けることなく
均一に処理される。また急速加熱処理によってゲート絶
縁膜１３は焼き締めされて緻密化し、かつゲート絶縁膜
１３ではシリコン原子と酸素原子との結合は弱くて不安
定な状態から強くて安定な状態となる。しかもゲート絶
縁膜１３では禁制帯中の電子やホールに対するトラップ
準位が減少する。それ故、各ＴＦＴの耐電圧が高い。
純物を活性化する際には、半導体膜２０の表面側（ゲー
ト絶縁膜１３の表面）に光吸収膜７１を形成してあるの
で、アークランプからの光は光吸収膜７１において吸収
され、その熱は半導体膜２０Ａ、２０Ｂ、２０Ｃ、４０
に効率よく伝わる。それ故、各半導体膜を効率よく加熱
できる。しかも、光吸収膜７１は基板１０の表面全体に
形成されているため、パターニング後の半導体膜２０
Ａ、２０Ｂ、２０Ｃ、４０に急速加熱処理を行うといっ
ても各半導体膜はパターン密度の影響を受けることなく
均一に処理される。また急速加熱処理によってゲート絶
縁膜１３は焼き締めされて緻密化し、かつゲート絶縁膜
１３ではシリコン原子と酸素原子との結合は弱くて不安
定な状態から強くて安定な状態となる。しかもゲート絶
縁膜１３では禁制帯中の電子やホールに対するトラップ
準位が減少する。それ故、各ＴＦＴの耐電圧が高い。
【０１０９】さらに急速加熱処理によって半導体膜２０
Ａ、２０Ｂ、２０Ｃ、４０の膜質も向上する。すなわ
ち、先に行った結晶化工程によって半導体膜中に生じる
ストレスはこの急速加熱処理工程で解放され、結晶の完
全性が高まる。併せて結晶粒と結晶粒との間にわずかに
存在する非結晶部分を結晶化させるため、半導体膜の結
晶化率が高まる。また、微小結晶は再結晶化して大きな
結晶に成長し、結晶粒界が減少する。それ故、各ＴＦＴ
のオン電流特性などといった電気的特性が向上する。
Ａ、２０Ｂ、２０Ｃ、４０の膜質も向上する。すなわ
ち、先に行った結晶化工程によって半導体膜中に生じる
ストレスはこの急速加熱処理工程で解放され、結晶の完
全性が高まる。併せて結晶粒と結晶粒との間にわずかに
存在する非結晶部分を結晶化させるため、半導体膜の結
晶化率が高まる。また、微小結晶は再結晶化して大きな
結晶に成長し、結晶粒界が減少する。それ故、各ＴＦＴ
のオン電流特性などといった電気的特性が向上する。
【０１１０】［その他の実施例］なお、上記実施例は図
３および図４を参照して説明した本発明の実施の形態２
に対応するものであるが、急速加熱処理工程の前に光吸
収膜または光反射膜、あるいはそれら双方を形成してお
き、これらのいずれの種類の膜を形成したかによって、
急速加熱処理工程以降の工程を、本発明の実施の形態
１、３、４、５に対応する工程に入れ替えてもよい。
３および図４を参照して説明した本発明の実施の形態２
に対応するものであるが、急速加熱処理工程の前に光吸
収膜または光反射膜、あるいはそれら双方を形成してお
き、これらのいずれの種類の膜を形成したかによって、
急速加熱処理工程以降の工程を、本発明の実施の形態
１、３、４、５に対応する工程に入れ替えてもよい。
【０１１１】なお、上記実施例では液晶表示装置のアク
ティブマトリクス基板の製造方法を例に説明したが、Ｔ
ＦＴを備える集積回路であればいずれの形態のものに本
発明を適用してもよい。
ティブマトリクス基板の製造方法を例に説明したが、Ｔ
ＦＴを備える集積回路であればいずれの形態のものに本
発明を適用してもよい。
【０１１２】
【発明の効果】以上説明したように、本発明に係る集積
回路（アクティブマトリクス基板）の製造方法では、高
濃度の不純物を導入した半導体膜を急速加熱処理工程に
よって活性化するため、長い時間のかかる炉内での熱処
理を行う必要がない。また、急速加熱処理工程は、炉内
での熱処理に比較して高温になる分、熱処理の効果が高
い。この場合でも基板は局部的に加熱されていくだけで
あるので、基板には割れや歪みなどが発生しない。ま
た、本発明では急速加熱処理工程によって不純物を活性
化する際には、ゲート絶縁膜の表面に光吸収膜または光
反射膜を形成してあるので、アークランプからの光によ
って半導体膜は効率よく加熱される。しかも、光吸収膜
または光反射膜は基板表面の全体に形成されているた
め、パターニング後の半導体膜に急速加熱処理を行うと
いっても各半導体膜はパターン密度の影響を受けること
なく均一に処理される。
回路（アクティブマトリクス基板）の製造方法では、高
濃度の不純物を導入した半導体膜を急速加熱処理工程に
よって活性化するため、長い時間のかかる炉内での熱処
理を行う必要がない。また、急速加熱処理工程は、炉内
での熱処理に比較して高温になる分、熱処理の効果が高
い。この場合でも基板は局部的に加熱されていくだけで
あるので、基板には割れや歪みなどが発生しない。ま
た、本発明では急速加熱処理工程によって不純物を活性
化する際には、ゲート絶縁膜の表面に光吸収膜または光
反射膜を形成してあるので、アークランプからの光によ
って半導体膜は効率よく加熱される。しかも、光吸収膜
または光反射膜は基板表面の全体に形成されているた
め、パターニング後の半導体膜に急速加熱処理を行うと
いっても各半導体膜はパターン密度の影響を受けること
なく均一に処理される。
【０１１３】また急速加熱処理によってゲート絶縁膜は
焼き締めされて緻密化し、かつゲート絶縁膜ではシリコ
ン原子と酸素原子との結合は弱くて不安定な状態から強
くて安定な状態となる。しかもゲート絶縁膜では禁制帯
中の電子やホールに対するトラップ準位が減少するの
で、ＴＦＴの耐電圧などが向上する。
焼き締めされて緻密化し、かつゲート絶縁膜ではシリコ
ン原子と酸素原子との結合は弱くて不安定な状態から強
くて安定な状態となる。しかもゲート絶縁膜では禁制帯
中の電子やホールに対するトラップ準位が減少するの
で、ＴＦＴの耐電圧などが向上する。
【０１１４】さらに急速加熱処理の前に結晶化工程を行
う場合にには半導体膜の膜質も向上する。すなわち、先
に行った結晶化工程によって半導体膜中に生じるストレ
スはこの急速加熱処理工程で解放され、結晶の完全性が
高まる。併せて結晶粒と結晶粒との間にわずかに存在す
る非結晶部分を結晶化させるため、半導体膜の結晶化率
が高まる。また、微小結晶は再結晶化して大きな結晶に
成長し、結晶粒界を減少させる。
う場合にには半導体膜の膜質も向上する。すなわち、先
に行った結晶化工程によって半導体膜中に生じるストレ
スはこの急速加熱処理工程で解放され、結晶の完全性が
高まる。併せて結晶粒と結晶粒との間にわずかに存在す
る非結晶部分を結晶化させるため、半導体膜の結晶化率
が高まる。また、微小結晶は再結晶化して大きな結晶に
成長し、結晶粒界を減少させる。
【図１】本発明の実施の形態１に係る集積回路の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図２】本発明の実施の形態１に係る集積回路の製造方
法において、図１に示す工程に続いて行う各工程を示す
工程断面図である。
法において、図１に示す工程に続いて行う各工程を示す
工程断面図である。
【図３】本発明の実施の形態２に係る集積回路の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図４】本発明の実施の形態２に係る集積回路の製造方
法において、図３に示す工程に続いて行う各工程を示す
工程断面図である。
法において、図３に示す工程に続いて行う各工程を示す
工程断面図である。
【図５】本発明の実施の形態３に係る集積回路の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図６】本発明の実施の形態３に係る集積回路の製造方
法において、図５に示す工程に続いて行う各工程を示す
工程断面図である。
法において、図５に示す工程に続いて行う各工程を示す
工程断面図である。
【図７】本発明の実施の形態３に係る別の集積回路の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図８】本発明の実施の形態３に係る別の集積回路の製
造方法において、図７に示す工程に続いて行う各工程を
示す工程断面図である。
造方法において、図７に示す工程に続いて行う各工程を
示す工程断面図である。
【図９】本発明の実施の形態４に係る別の集積回路の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１０】本発明の実施の形態４に係る別の集積回路の
製造方法において、図９に示す工程に続いて行う各工程
を示す工程断面図である。
製造方法において、図９に示す工程に続いて行う各工程
を示す工程断面図である。
【図１１】本発明の実施の形態５に係る別の集積回路の
製造方法を示す工程断面図である。
製造方法を示す工程断面図である。
【図１２】本発明の実施の形態５に係る別の集積回路の
製造方法において、図１１に示す工程に続いて行う各工
程を示す工程断面図である。
製造方法において、図１１に示す工程に続いて行う各工
程を示す工程断面図である。
【図１３】（ａ）は、液晶表示装置のアクティブマトリ
クス基板の説明図、（ｂ）は、その容量素子の構造を示
す説明図である。
クス基板の説明図、（ｂ）は、その容量素子の構造を示
す説明図である。
【図１４】本発明を適用したアクティブマトリクス基板
の製造方法の一例を示す工程断面図である。
の製造方法の一例を示す工程断面図である。
【図１５】図１４に示すアクティブマトリクス基板の製
造方法において行う結晶化工程の様子を示す説明図であ
る。
造方法において行う結晶化工程の様子を示す説明図であ
る。
【図１６】図１４に示すアクティブマトリクス基板の製
造方法において行う急速加熱処理工程の様子を示す説明
図である。
造方法において行う急速加熱処理工程の様子を示す説明
図である。
【図１７】本発明を適用したアクティブマトリクス基板
の製造方法の一例において、図１４に示す工程に続いて
行う各工程を示す工程断面図である。
の製造方法の一例において、図１４に示す工程に続いて
行う各工程を示す工程断面図である。
【図１８】従来の集積回路の製造方法を示す工程断面図
である。
である。
【図１９】従来の集積回路の製造方法において、図１８
に示す工程に続いて行う各工程を示す工程断面図であ
る。
に示す工程に続いて行う各工程を示す工程断面図であ
る。
１０・・・基板 １２・・・ソース・ドレイン領域 １７・・・チャネル領域 １３・・・ゲート絶縁膜 １５・・・ゲート電極 ２０、４０、２００・・・半導体膜 ４１・・・容量素子の下層側電極 ４２・・・容量素子の上層側電極 ７０、７１、７４、７５、７６、７８・・・光吸収膜 ７２、７３・・・導電膜 ７７、７９・・・光反射膜 Ｃａｐ・・・容量素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１７Ａ ６２７Ｆ
Claims (25)
- 【請求項１】 基板の表面側においてゲート電極に対し
てゲート絶縁膜を介して対峙するチャネル領域、および
該チャネル領域に接続する高濃度ソース・ドレイン領域
を備える薄膜トランジスタを有する集積回路の製造方法
において、前記高濃度ソース・ドレイン領域を形成する
ための半導体膜を形成した以降、該半導体膜の上層側に
前記ゲート電極を形成する前に、 前記半導体膜に高濃度不純物を導入する高濃度不純物導
入工程と、 前記半導体膜の表面に形成した前記ゲート絶縁膜の表面
に光吸収膜を形成する光吸収膜形成工程と、 前記半導体膜に急速加熱処理を施す急速加熱処理工程と
を行うことを特徴とする集積回路の製造方法。 - 【請求項２】 基板の表面側においてゲート電極に対し
てゲート絶縁膜を介して対峙するチャネル領域、および
該チャネル領域に接続する高濃度ソース・ドレイン領域
を備える薄膜トランジスタを有する集積回路の製造方法
において、前記高濃度ソース・ドレイン領域を形成する
ための半導体膜を形成した後、該半導体膜を結晶化する
結晶化工程を行い、該結晶化工程を行った以降、該半導
体膜の上層側に前記ゲート電極を形成する前に、 前記半導体膜に高濃度不純物を導入する高濃度不純物導
入工程と、 前記半導体膜の表面に形成した前記ゲート絶縁膜の表面
に光吸収膜を形成する光吸収膜形成工程と、 前記半導体膜に急速加熱処理を施す急速加熱処理工程と
を行うことを特徴とする集積回路の製造方法。 - 【請求項３】 請求項１または２において、前記高濃度
不純物導入工程では、前記薄膜トランジスタがオフセッ
トゲート構造となるように前記半導体膜のうち前記ゲー
ト電極の端部に対峙する部分を避けて高濃度不純物を導
入することを特徴とする集積回路の製造方法。 - 【請求項４】 請求項１または２において、前記高濃度
不純物導入工程では、前記薄膜トランジスタがＬＤＤ構
造となるように前記半導体膜のうち前記ゲート電極の端
部に対峙する部分を避けて高濃度不純物を導入し、 前記ゲート電極を形成した以降に、前記ゲート電極をマ
スクとして前記半導体膜に対して低濃度不純物を導入す
る低濃度不純物導入工程を行うことを特徴とする集積回
路の製造方法。 - 【請求項５】 請求項１ないし４のいずれかにおいて、
前記急速加熱処理工程を行った以降、前記ゲート電極を
形成する前に、前記光吸収膜を除去する光吸収膜除去工
程と、前記ゲート絶縁膜の表面に導電膜を形成する導電
膜形成工程とを行い、 しかる後に前記導電膜をパターニングして前記ゲート電
極を形成することを特徴とする集積回路の製造方法。 - 【請求項６】 請求項１ないし４のいずれかにおいて、
前記光吸収膜として導電性を有する膜を用いるととも
に、前記急速加熱処理工程を行った以降、前記ゲート電
極を形成する前に、前記光吸収膜の表面に導電膜を形成
する導電膜形成工程を行い、 しかる後に前記導電膜および前記光吸収膜をパターニン
グして前記ゲート電極を形成することを特徴とする集積
回路の製造方法。 - 【請求項７】 請求項１ないし４のいずれかにおいて、
前記光吸収膜として導電性を有する膜を用い、前記急速
加熱処理工程を行った以降、前記光吸収膜をパターニン
グして前記ゲート電極を形成することを特徴とする集積
回路の製造方法。 - 【請求項８】 請求項１ないし７のいずれかにおいて、
前記基板上に、前記高濃度ソース・ドレイン領域と同時
形成された下層側電極、前記ゲート絶縁膜と同時形成さ
れた誘電体膜、および前記ゲート電極と同時形成された
上層側電極を備える容量素子を形成するにあたっては、 該容量素子の側に対しても、前記光吸収膜形成工程では
前記誘電体膜の表面側に光吸収膜を形成し、前記急速熱
処理工程では前記下層側電極を構成する半導体膜に急速
加熱処理を施すことを特徴とする集積回路の製造方法。 - 【請求項９】 基板の表面側においてゲート電極に対し
てゲート絶縁膜を介して対峙するチャネル領域、および
該チャネル領域に接続する高濃度ソース・ドレイン領域
を備える薄膜トランジスタを有する集積回路の製造方法
において、前記高濃度ソース・ドレイン領域を形成する
ための半導体膜を形成した以降、該半導体膜の上層側に
前記ゲート電極を形成する前に、 前記半導体膜に高濃度不純物を導入する高濃度不純物導
入工程と、 前記半導体膜の表面に形成した前記ゲート絶縁膜の表面
に光反射膜を形成する光反射膜形成工程と、 前記基板の裏面側から光照射を行って前記半導体膜に急
速加熱処理を施す急速加熱処理工程とを行うことを特徴
とする集積回路の製造方法。 - 【請求項１０】 基板の表面側においてゲート電極に対
してゲート絶縁膜を介して対峙するチャネル領域、およ
び該チャネル領域に接続する高濃度ソース・ドレイン領
域を備える薄膜トランジスタを有する集積回路の製造方
法において、前記高濃度ソース・ドレイン領域を形成す
るための半導体膜を形成した後、該半導体膜を結晶化す
る結晶化工程を行い、該結晶化工程を行った以降、該半
導体膜の上層側に前記ゲート電極を形成する前に、 前記半導体膜に高濃度不純物を導入する高濃度不純物導
入工程と、 前記半導体膜の表面に形成した前記ゲート絶縁膜の表面
に光反射膜を形成する光反射膜形成工程と、 前記基板の裏面側から光照射を行って前記半導体膜に急
速加熱処理を施す急速加熱処理工程とを行うことを特徴
とする集積回路の製造方法。 - 【請求項１１】 請求項９または１０において、前記高
濃度不純物導入工程では、前記薄膜トランジスタがオフ
セットゲート構造となるように前記半導体膜のうち前記
ゲート電極の端部に対峙する部分を避けて高濃度不純物
を導入することを特徴とする集積回路の製造方法。 - 【請求項１２】 請求項９または１０において、前記高
濃度不純物導入工程では、前記薄膜トランジスタがＬＤ
Ｄ構造となるように前記半導体膜のうち前記ゲート電極
の端部に対峙する部分を避けて高濃度不純物を導入し、 前記ゲート電極を形成した以降に、前記ゲート電極をマ
スクとして前記半導体膜に対して低濃度不純物を導入す
る低濃度不純物導入工程を行うことを特徴とする集積回
路の製造方法。 - 【請求項１３】 請求項９ないし１２のいずれかにおい
て、前記急速加熱処理工程を行った以降、前記ゲート電
極を形成する前に、前記光反射膜を除去する光反射膜除
去工程と、前記ゲート絶縁膜の表面に導電膜を形成する
導電膜形成工程とを行い、 しかる後に前記導電膜をパターニングして前記ゲート電
極を形成することを特徴とする集積回路の製造方法。 - 【請求項１４】 請求項９ないし１２のいずれかにおい
て、前記光反射膜として導電性を有する膜を用いるとと
もに、前記急速加熱処理工程を行った以降、前記ゲート
電極を形成する前に、前記光反射膜の表面に導電膜を形
成する導電膜形成工程を行い、 しかる後に前記導電膜および前記光反射膜をパターニン
グして前記ゲート電極を形成することを特徴とする集積
回路の製造方法。 - 【請求項１５】 請求項９ないし１２のいずれかにおい
て、前記光反射膜として導電性を有する膜を用い、前記
急速加熱処理工程を行った以降、前記光反射膜をパター
ニングして前記ゲート電極を形成することを特徴とする
集積回路の製造方法。 - 【請求項１６】 請求項９ないし１５のいずれかにおい
て、前記基板上に、前記高濃度ソース・ドレイン領域と
同時形成された下層側電極、前記ゲート絶縁膜と同時形
成された誘電体膜、および前記ゲート電極と同時形成さ
れた上層側電極を備える容量素子を形成するにあたって
は、 該容量素子の側に対しても、前記光反射膜形成工程では
前記誘電体膜の表面側に光反射膜を形成し、前記急速熱
処理工程では前記下層側電極を構成する半導体膜に急速
加熱処理を施すことを特徴とする集積回路の製造方法。 - 【請求項１７】 基板の表面側においてゲート電極に対
してゲート絶縁膜を介して対峙するチャネル領域、およ
び該チャネル領域に接続する高濃度ソース・ドレイン領
域を備える薄膜トランジスタを有する集積回路の製造方
法において、前記高濃度ソース・ドレイン領域を形成す
るための半導体膜を形成した以降、該半導体膜の上層側
に前記ゲート電極を形成する前に、 前記半導体膜に高濃度不純物を導入する高濃度不純物導
入工程と、 前記半導体膜の表面に形成した前記ゲート絶縁膜の表面
に光吸収膜および光反射膜を順次形成する光吸収膜・光
反射膜形成工程と、 前記基板の裏面側から光照射を行って前記半導体膜に急
速加熱処理を施す急速加熱処理工程とを行うことを特徴
とする集積回路の製造方法。 - 【請求項１８】 基板の表面側においてゲート電極に対
してゲート絶縁膜を介して対峙するチャネル領域、およ
び該チャネル領域に接続する高濃度ソース・ドレイン領
域を備える薄膜トランジスタを有する集積回路の製造方
法において、前記高濃度ソース・ドレイン領域を形成す
るための半導体膜を形成した後、該半導体膜を結晶化す
る結晶化工程を行い、該結晶化工程を行った以降、該半
導体膜の上層側に前記ゲート電極を形成する前に、 前記半導体膜に高濃度不純物を導入する高濃度不純物導
入工程と、 前記半導体膜の表面に形成した前記ゲート絶縁膜の表面
に光吸収膜および光反射膜を順次形成する光吸収膜・光
反射膜形成工程と、 前記基板の裏面側から光照射を行って前記半導体膜に急
速加熱処理を施す急速加熱処理工程とを行うことを特徴
とする集積回路の製造方法。 - 【請求項１９】 請求項１７または１８において、前記
高濃度不純物導入工程では、前記薄膜トランジスタがオ
フセットゲート構造となるように前記半導体膜のうち前
記ゲート電極の端部に対峙する部分を避けて高濃度不純
物を導入することを特徴とする集積回路の製造方法。 - 【請求項２０】 請求項１８または１９において、前記
高濃度不純物導入工程では、前記薄膜トランジスタがＬ
ＤＤ構造となるように前記半導体膜のうち前記ゲート電
極の端部に対峙する部分を避けて高濃度不純物を導入
し、 前記ゲート電極を形成した以降に、前記ゲート電極をマ
スクとして前記半導体膜に対して低濃度不純物を導入す
る低濃度不純物導入工程を行うことを特徴とする集積回
路の製造方法。 - 【請求項２１】 請求項１７ないし２０のいずれかにお
いて、前記急速加熱処理工程を行った以降、前記ゲート
電極を形成する前に、前記光吸収膜および前記光反射膜
を除去する光吸収膜・反射膜除去工程と、前記ゲート絶
縁膜の表面に導電膜を形成する導電膜形成工程とを行
い、 しかる後に前記導電膜をパターニングして前記ゲート電
極を形成することを特徴とする集積回路の製造方法。 - 【請求項２２】 請求項１７ないし２０のいずれかにお
いて、前記光吸収膜および前記光反射膜として導電性を
有する膜を用いるとともに、前記急速加熱処理工程を行
った以降、前記ゲート電極を形成する前に、前記光反射
膜の表面に導電膜を形成する導電膜形成工程を行い、 しかる後に前記導電膜、前記光反射膜、および前記光吸
収膜をパターニングして前記ゲート電極を形成すること
を特徴とする集積回路の製造方法。 - 【請求項２３】 請求項１７ないし２０のいずれかにお
いて、前記光吸収膜および前記光反射膜として導電性を
有する膜を用い、前記急速加熱処理工程を行った以降、
前記光吸収膜および前記光反射膜をパターニングして前
記ゲート電極を形成することを特徴とする集積回路の製
造方法。 - 【請求項２４】 請求項１７ないし２３のいずれかにお
いて、前記基板上に、前記高濃度ソース・ドレイン領域
と同時形成された下層側電極、前記ゲート絶縁膜と同時
形成された誘電体膜、および前記ゲート電極と同時形成
された上層側電極を備える容量素子を形成するにあたっ
ては、 該容量素子の側に対しても、前記光吸収膜・光反射膜形
成工程では前記誘電体膜の表面側に前記光吸収膜および
前記反射膜を形成し、前記急速熱処理工程では前記下層
側電極を構成する半導体膜に急速加熱処理を施すことを
特徴とする集積回路の製造方法。 - 【請求項２５】 請求項１ないし２４のいずれかに規定
する集積回路の製造方法を用いたことを特徴とする液晶
表示装置用のアクティブマトリクス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18250896A JP3840697B2 (ja) | 1996-07-11 | 1996-07-11 | 半導体装置の製造方法、アクティブマトリクス基板の製造方法、および液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18250896A JP3840697B2 (ja) | 1996-07-11 | 1996-07-11 | 半導体装置の製造方法、アクティブマトリクス基板の製造方法、および液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1026772A true JPH1026772A (ja) | 1998-01-27 |
| JP3840697B2 JP3840697B2 (ja) | 2006-11-01 |
Family
ID=16119534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18250896A Expired - Lifetime JP3840697B2 (ja) | 1996-07-11 | 1996-07-11 | 半導体装置の製造方法、アクティブマトリクス基板の製造方法、および液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3840697B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332256A (ja) * | 1999-03-12 | 2000-11-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US6396077B1 (en) * | 1999-12-13 | 2002-05-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device provided with conductive layer and liquid crystal display |
| JP2004119406A (ja) * | 2002-09-20 | 2004-04-15 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法並びに熱処理方法 |
| JP2004134760A (ja) * | 2002-08-29 | 2004-04-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、並びに熱処理方法 |
| WO2004095546A1 (en) * | 2003-03-26 | 2004-11-04 | Advanced Micro Devices, Inc. | Method of adjusting the absorptivity of integrated circuits prior to rapid thermal processing |
| KR100475053B1 (ko) * | 2001-12-20 | 2005-03-10 | 삼성전자주식회사 | 트랜지스터를 이용하는 발진기 및 그의 제조방법 |
| JP2005294704A (ja) * | 2004-04-02 | 2005-10-20 | Nec Electronics Corp | 半導体装置の製造方法 |
| US7091114B2 (en) | 2002-04-16 | 2006-08-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7605023B2 (en) | 2002-08-29 | 2009-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for a semiconductor device and heat treatment method therefor |
-
1996
- 1996-07-11 JP JP18250896A patent/JP3840697B2/ja not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332256A (ja) * | 1999-03-12 | 2000-11-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US6396077B1 (en) * | 1999-12-13 | 2002-05-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device provided with conductive layer and liquid crystal display |
| KR100475053B1 (ko) * | 2001-12-20 | 2005-03-10 | 삼성전자주식회사 | 트랜지스터를 이용하는 발진기 및 그의 제조방법 |
| US7091114B2 (en) | 2002-04-16 | 2006-08-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2004134760A (ja) * | 2002-08-29 | 2004-04-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、並びに熱処理方法 |
| US7605023B2 (en) | 2002-08-29 | 2009-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for a semiconductor device and heat treatment method therefor |
| JP2004119406A (ja) * | 2002-09-20 | 2004-04-15 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法並びに熱処理方法 |
| US7323368B2 (en) | 2002-09-20 | 2008-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device and heat treatment method |
| US7608492B2 (en) | 2002-09-20 | 2009-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device and heat treatment method |
| WO2004095546A1 (en) * | 2003-03-26 | 2004-11-04 | Advanced Micro Devices, Inc. | Method of adjusting the absorptivity of integrated circuits prior to rapid thermal processing |
| US7223615B2 (en) | 2003-03-26 | 2007-05-29 | Advanced Micro Devices, Inc. | High emissivity capacitor structure |
| JP2005294704A (ja) * | 2004-04-02 | 2005-10-20 | Nec Electronics Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3840697B2 (ja) | 2006-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3305961B2 (ja) | 多結晶シリコン薄膜トランジスタの製造方法 | |
| US6323069B1 (en) | Method of manufacturing a thin film transistor using light irradiation to form impurity regions | |
| US6613613B2 (en) | Thin film type monolithic semiconductor device | |
| JP3254072B2 (ja) | 半導体装置の作製方法 | |
| US5624851A (en) | Process of fabricating a semiconductor device in which one portion of an amorphous silicon film is thermally crystallized and another portion is laser crystallized | |
| US6500704B1 (en) | Semiconductor device, display device and method of fabricating the same | |
| KR100333153B1 (ko) | 반도체장치제작방법 | |
| US7800178B2 (en) | Semiconductor device and method for manufacturing the same | |
| CN101743629B (zh) | 具备薄膜晶体管的半导体装置及其制造方法 | |
| JP4802364B2 (ja) | 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び半導体層の抵抗制御方法 | |
| KR20020089355A (ko) | 반도체층의 도핑 방법, 박막 반도체 소자의 제조 방법, 및박막 반도체 소자 | |
| JP3840697B2 (ja) | 半導体装置の製造方法、アクティブマトリクス基板の製造方法、および液晶表示装置の製造方法 | |
| JP3402030B2 (ja) | 薄膜半導体装置製造方法 | |
| JP4209619B2 (ja) | 半導体装置の作製方法 | |
| JP3107345B2 (ja) | 半導体装置の製造方法 | |
| JPH0951100A (ja) | 半導体装置の製造方法 | |
| JP3134910B2 (ja) | 半導体装置の作製方法および液晶ディスプレイ用集積回路の作製方法 | |
| JP3765936B2 (ja) | 半導体装置の作製方法 | |
| JPH08316487A (ja) | 薄膜半導体装置の製造方法 | |
| JP3330923B2 (ja) | 半導体回路の作製方法 | |
| JPH1197708A (ja) | 半導体装置およびその作製方法 | |
| JP3765975B2 (ja) | 半導体装置 | |
| JP3859516B2 (ja) | 半導体装置の製造方法 | |
| JP3330922B2 (ja) | 半導体回路の作製方法 | |
| JP2004214546A (ja) | トランジスタの製造方法、トランジスタ、半導体集積回路、表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050914 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051220 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060524 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060718 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060731 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130818 Year of fee payment: 7 |
|
| EXPY | Cancellation because of completion of term |