JPH10268253A - 基準電圧生成回路 - Google Patents
基準電圧生成回路Info
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- JPH10268253A JPH10268253A JP7380597A JP7380597A JPH10268253A JP H10268253 A JPH10268253 A JP H10268253A JP 7380597 A JP7380597 A JP 7380597A JP 7380597 A JP7380597 A JP 7380597A JP H10268253 A JPH10268253 A JP H10268253A
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Abstract
(57)【要約】
【課題】 ＤＣレベルの微調整が可能であり、かつ、ソ
ースドライバ回路の入力インピーダンスの変化の影響を
考慮することなく抵抗の設定を容易に行うことができる
基準電圧生成回路を提供する。 【解決手段】 液晶表示装置を駆動するために設けられ
るソースドライバ回路への基準電圧を発生する基準電圧
生成回路であって、２つのオペアンプたる第１のオペア
ンプ３ａおよび第２のオペアンプ３ｂと、該２つのオペ
アンプの入力端子にそれぞれ設けられたオフセット調整
用の可変抵抗たる第１の可変抵抗５ａおよび第２の可変
抵抗５ｂと、前記２つのオペアンプの入力端子間に接続
された複数の抵抗たる第１の抵抗１１、第２の抵抗１
２......第ｎ−２の抵抗ｉ−２および第ｎ−１の抵抗ｉ
−１とからなる。
ースドライバ回路の入力インピーダンスの変化の影響を
考慮することなく抵抗の設定を容易に行うことができる
基準電圧生成回路を提供する。 【解決手段】 液晶表示装置を駆動するために設けられ
るソースドライバ回路への基準電圧を発生する基準電圧
生成回路であって、２つのオペアンプたる第１のオペア
ンプ３ａおよび第２のオペアンプ３ｂと、該２つのオペ
アンプの入力端子にそれぞれ設けられたオフセット調整
用の可変抵抗たる第１の可変抵抗５ａおよび第２の可変
抵抗５ｂと、前記２つのオペアンプの入力端子間に接続
された複数の抵抗たる第１の抵抗１１、第２の抵抗１
２......第ｎ−２の抵抗ｉ−２および第ｎ−１の抵抗ｉ
−１とからなる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置を駆
動するために設けられるソースドライバ回路への基準電
圧を発生する基準電圧生成回路に関する。さらに詳しく
は、高精細な液晶表示装置を駆動する際に、常に所望の
値の基準電圧を発生することが可能な基準電圧生成回路
に関する。
動するために設けられるソースドライバ回路への基準電
圧を発生する基準電圧生成回路に関する。さらに詳しく
は、高精細な液晶表示装置を駆動する際に、常に所望の
値の基準電圧を発生することが可能な基準電圧生成回路
に関する。
【０００２】
【従来の技術】従来の液晶表示装置は、ソースドライバ
回路から出力された電気信号によって駆動する。前記ソ
ースドライバ回路から出力される電気信号は、基準電圧
生成回路において生成された複数のレベルの基準電圧か
ら所定の大きさの基準電圧がソースドライバ回路に供給
されることによりえられる。
回路から出力された電気信号によって駆動する。前記ソ
ースドライバ回路から出力される電気信号は、基準電圧
生成回路において生成された複数のレベルの基準電圧か
ら所定の大きさの基準電圧がソースドライバ回路に供給
されることによりえられる。
【０００３】通常、液晶表示装置において、長時間同じ
表示を出力した状態にすると液晶におけるヤキツキが起
こってしまう。たとえば、ソースドライバ回路の入力イ
ンピーダンス、または基準電圧生成回路への入力信号の
電圧が変動し、すべてのレベルの基準電圧がある一定の
値分変化すると、液晶表示装置の表示が常に白表示また
は黒表示側にかたよりヤキツキが起こる。したがって、
白表示のための基準電圧と黒表示のための基準電圧との
ＤＣレベルを微調整できるようにする必要がある。
表示を出力した状態にすると液晶におけるヤキツキが起
こってしまう。たとえば、ソースドライバ回路の入力イ
ンピーダンス、または基準電圧生成回路への入力信号の
電圧が変動し、すべてのレベルの基準電圧がある一定の
値分変化すると、液晶表示装置の表示が常に白表示また
は黒表示側にかたよりヤキツキが起こる。したがって、
白表示のための基準電圧と黒表示のための基準電圧との
ＤＣレベルを微調整できるようにする必要がある。
【０００４】図４は、従来の基準電圧生成回路の一例を
示す回路図である。図４において、１は第１の入力端
子、２は第２の入力端子、１１、１２......ｉ−２およ
びｉ−１は、第１の抵抗、第２の抵抗......第ｎ−２の
抵抗および第ｎ−１の抵抗、１０１、１０２......ｊ−
１およびｊは、第１の出力端子、第２の出力端子......
第ｎ−１の出力端子および第ｎの出力端子を示す（ｎは
自然数であり、ｎ＝ｉ−１０、ｎ＝ｊ−１００とす
る）。従来の基準電圧生成回路は、直列に接続された第
１の抵抗１１、第２の抵抗１２......第ｎ−２の抵抗ｉ
−２および第ｎ−１の抵抗ｉ−１からなる。さらに、第
１の抵抗１１は、第１の入力端子１および第１の出力端
子１０１間に接続され、第ｎ−１の抵抗ｉ−１は、第２
の入力端子２および第ｎの出力端子ｊ間に接続される。
また、第２の出力端子１０２、第３の出力端子（図示せ
ず）......第ｎ−２の出力端子（図示せず）および第ｎ
−１の出力端子ｊ−１は、第１の抵抗１１、第２の抵抗
１２......第ｎ−２の抵抗および第ｎ−１の抵抗間にそ
れぞれ接続される。
示す回路図である。図４において、１は第１の入力端
子、２は第２の入力端子、１１、１２......ｉ−２およ
びｉ−１は、第１の抵抗、第２の抵抗......第ｎ−２の
抵抗および第ｎ−１の抵抗、１０１、１０２......ｊ−
１およびｊは、第１の出力端子、第２の出力端子......
第ｎ−１の出力端子および第ｎの出力端子を示す（ｎは
自然数であり、ｎ＝ｉ−１０、ｎ＝ｊ−１００とす
る）。従来の基準電圧生成回路は、直列に接続された第
１の抵抗１１、第２の抵抗１２......第ｎ−２の抵抗ｉ
−２および第ｎ−１の抵抗ｉ−１からなる。さらに、第
１の抵抗１１は、第１の入力端子１および第１の出力端
子１０１間に接続され、第ｎ−１の抵抗ｉ−１は、第２
の入力端子２および第ｎの出力端子ｊ間に接続される。
また、第２の出力端子１０２、第３の出力端子（図示せ
ず）......第ｎ−２の出力端子（図示せず）および第ｎ
−１の出力端子ｊ−１は、第１の抵抗１１、第２の抵抗
１２......第ｎ−２の抵抗および第ｎ−１の抵抗間にそ
れぞれ接続される。
【０００５】第１の入力端子１および第２の入力端子２
には、互いに異なる大きさの電圧の信号が入力される。
第１の出力端子１０１、第２の出力端子１０２......第
ｎ−１の出力端子ｊ−１および第ｎの出力端子ｊから
は、第１の基準電圧、第２の基準電圧......第ｎ−１の
基準電圧および第ｎの基準電圧の電気信号が出力され
る。本明細書においては、第１の基準電圧を上位の基準
電圧とし、第ｎの基準電圧を下位の基準電圧とする。上
位の基準電圧および下位の基準電圧は、それぞれ基準電
圧生成回路で生成される基準電圧の最大値または最小値
である。さらに、上位の基準電圧および下位の基準電圧
は液晶表示装置を白表示または黒表示にする大きさの電
圧である。たとえば、上位の基準電圧によって液晶表示
装置が白表示になるばあいは下位の基準電圧によって液
晶表示装置が白表示になり、下位の基準電圧によって液
晶表示装置が白表示になるばあいは上位の基準電圧によ
って液晶表示装置が白表示になる。図４に示される基準
電圧生成回路によれば、ｎ段階にレベルが分かれた基準
電圧をうることができる。
には、互いに異なる大きさの電圧の信号が入力される。
第１の出力端子１０１、第２の出力端子１０２......第
ｎ−１の出力端子ｊ−１および第ｎの出力端子ｊから
は、第１の基準電圧、第２の基準電圧......第ｎ−１の
基準電圧および第ｎの基準電圧の電気信号が出力され
る。本明細書においては、第１の基準電圧を上位の基準
電圧とし、第ｎの基準電圧を下位の基準電圧とする。上
位の基準電圧および下位の基準電圧は、それぞれ基準電
圧生成回路で生成される基準電圧の最大値または最小値
である。さらに、上位の基準電圧および下位の基準電圧
は液晶表示装置を白表示または黒表示にする大きさの電
圧である。たとえば、上位の基準電圧によって液晶表示
装置が白表示になるばあいは下位の基準電圧によって液
晶表示装置が白表示になり、下位の基準電圧によって液
晶表示装置が白表示になるばあいは上位の基準電圧によ
って液晶表示装置が白表示になる。図４に示される基準
電圧生成回路によれば、ｎ段階にレベルが分かれた基準
電圧をうることができる。
【０００６】
【発明が解決しようとする課題】従来の基準電圧生成回
路は前述のような構成となっているので、基準電圧生成
回路への入力信号の電圧値やソースドライバ回路の入力
インピーダンスが変化したばあい、所定の基準電圧をう
ることができなくなる。したがって、第１の基準電圧お
よび第ｎの基準電圧のＤＣレベルが変化し、液晶表示装
置においてヤキツキが起こりやすくなるという問題が生
じる。
路は前述のような構成となっているので、基準電圧生成
回路への入力信号の電圧値やソースドライバ回路の入力
インピーダンスが変化したばあい、所定の基準電圧をう
ることができなくなる。したがって、第１の基準電圧お
よび第ｎの基準電圧のＤＣレベルが変化し、液晶表示装
置においてヤキツキが起こりやすくなるという問題が生
じる。
【０００７】本発明はかかる問題を解決し、ＤＣレベル
の微調整が可能であり、かつ、ソースドライバ回路の入
力インピーダンスの変化の影響を考慮することなく抵抗
の設定を容易に行うことができる基準電圧生成回路を提
供することを目的とする。
の微調整が可能であり、かつ、ソースドライバ回路の入
力インピーダンスの変化の影響を考慮することなく抵抗
の設定を容易に行うことができる基準電圧生成回路を提
供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の基準電圧生成回
路は、液晶表示装置を駆動するために設けられるソース
ドライバ回路への基準電圧を発生する基準電圧生成回路
であって、２つのオペアンプと、該２つのオペアンプの
入力端子にそれぞれ設けられたオフセット調整用の可変
抵抗と、前記２つのオペアンプの入力端子間に接続され
た複数の抵抗とからなるものである。
路は、液晶表示装置を駆動するために設けられるソース
ドライバ回路への基準電圧を発生する基準電圧生成回路
であって、２つのオペアンプと、該２つのオペアンプの
入力端子にそれぞれ設けられたオフセット調整用の可変
抵抗と、前記２つのオペアンプの入力端子間に接続され
た複数の抵抗とからなるものである。
【０００９】また、前記２つのオペアンプの各出力端子
に、さらにオペアンプが接続されるものである。
に、さらにオペアンプが接続されるものである。
【００１０】さらに、前記２つのオペアンプの出力端子
と、複数の抵抗の互いの接続部とに前記基準電圧生成回
路の出力端子が設けられ、該基準電圧生成回路の出力端
子に、さらにオペアンプが接続されるものである。
と、複数の抵抗の互いの接続部とに前記基準電圧生成回
路の出力端子が設けられ、該基準電圧生成回路の出力端
子に、さらにオペアンプが接続されるものである。
【００１１】また、前記複数の抵抗は直列に接続されて
いるものである。
いるものである。
【００１２】さらに、前記基準電圧のレベルがｎ段階に
分かれているとき、前記複数の抵抗の数はｎ−１個であ
る。
分かれているとき、前記複数の抵抗の数はｎ−１個であ
る。
【００１３】また、前記基準電圧の最大値および最小値
は、液晶表示装置を白表示および黒表示にする大きさの
電圧である。
は、液晶表示装置を白表示および黒表示にする大きさの
電圧である。
【００１４】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の基準電圧生成回路の実施の形態について説明する。
明の基準電圧生成回路の実施の形態について説明する。
【００１５】実施の形態１．図１は本発明の基準電圧生
成回路の一実施の形態を示す回路図である。図１におい
て、１は第１の入力端子、２は第２の入力端子、３ａは
上位の基準電圧を生成するための第１のオペアンプ、３
ｂは下位の基準電圧を生成するための第２のオペアン
プ、１１、１２......ｉ−２およびｉ−１は、第１の抵
抗、第２の抵抗......第ｎ−２の抵抗および第ｎ−１の
抵抗、１０１、１０２......ｊ−１およびｊは、第１の
出力端子、第２の出力端子......第ｎ−１の出力端子お
よび第ｎの出力端子を示す（ｎは自然数であり、ｎ＝ｉ
−１０、ｎ＝ｊ−１００とする）。さらに、４ａは第１
の入力端子１から入力される第１の入力信号から第１の
オペアンプ３ａによって上位の基準電圧を生成するため
の第１の上位抵抗、４ｂは第２の入力端子２から入力さ
れる第２の入力信号から第２のオペアンプ３ｂによって
下位の基準電圧を生成するための第２の上位抵抗、５ａ
は第１のオペアンプ３ａのオフセットを調整するための
第１の可変抵抗、５ｂは第２のオペアンプ３ｂのオフセ
ットを調整するための第２の可変抵抗、６ａは第１の可
変抵抗の電圧ノイズを抑えるための第１のコンデンサ、
６ｂは第２の可変抵抗の電圧ノイズを抑えるための第２
のコンデンサ、７ａは第１のオペアンプ３ａに接続され
た電源と同じ電圧値になっている箇所、７ｂは第２のオ
ペアンプ３ｂに接続された電源と同じ電圧値になってい
る箇所を示す。
成回路の一実施の形態を示す回路図である。図１におい
て、１は第１の入力端子、２は第２の入力端子、３ａは
上位の基準電圧を生成するための第１のオペアンプ、３
ｂは下位の基準電圧を生成するための第２のオペアン
プ、１１、１２......ｉ−２およびｉ−１は、第１の抵
抗、第２の抵抗......第ｎ−２の抵抗および第ｎ−１の
抵抗、１０１、１０２......ｊ−１およびｊは、第１の
出力端子、第２の出力端子......第ｎ−１の出力端子お
よび第ｎの出力端子を示す（ｎは自然数であり、ｎ＝ｉ
−１０、ｎ＝ｊ−１００とする）。さらに、４ａは第１
の入力端子１から入力される第１の入力信号から第１の
オペアンプ３ａによって上位の基準電圧を生成するため
の第１の上位抵抗、４ｂは第２の入力端子２から入力さ
れる第２の入力信号から第２のオペアンプ３ｂによって
下位の基準電圧を生成するための第２の上位抵抗、５ａ
は第１のオペアンプ３ａのオフセットを調整するための
第１の可変抵抗、５ｂは第２のオペアンプ３ｂのオフセ
ットを調整するための第２の可変抵抗、６ａは第１の可
変抵抗の電圧ノイズを抑えるための第１のコンデンサ、
６ｂは第２の可変抵抗の電圧ノイズを抑えるための第２
のコンデンサ、７ａは第１のオペアンプ３ａに接続され
た電源と同じ電圧値になっている箇所、７ｂは第２のオ
ペアンプ３ｂに接続された電源と同じ電圧値になってい
る箇所を示す。
【００１６】なお、図１に示される基準電圧生成回路で
は、ｎ−１個の抵抗（第１の抵抗１１、第２の抵抗１
２......第ｎ−２の抵抗ｉ−２および第ｎ−１の抵抗ｉ
−１）が直列に接続されるので、基準電圧生成回路で生
成される基準電圧のレベルはｎ段階にわかれる。すなわ
ち、互いに大きさの異なるｎ種類の基準電圧が生成され
る。
は、ｎ−１個の抵抗（第１の抵抗１１、第２の抵抗１
２......第ｎ−２の抵抗ｉ−２および第ｎ−１の抵抗ｉ
−１）が直列に接続されるので、基準電圧生成回路で生
成される基準電圧のレベルはｎ段階にわかれる。すなわ
ち、互いに大きさの異なるｎ種類の基準電圧が生成され
る。
【００１７】つぎに、図１に示される基準電圧生成回路
の動作について説明する。まず、第１の入力信号が第１
の入力端子１から第１の上位抵抗４ａを介して第１のオ
ペアンプ３ａに入力される。ついで、第１の可変抵抗５
ａによって第１のオペアンプ３ａのオフセット調整を行
い、第１の出力端子１０１から出力される電気信号の電
圧が所定の値（上位の基準電圧）になるように調整す
る。
の動作について説明する。まず、第１の入力信号が第１
の入力端子１から第１の上位抵抗４ａを介して第１のオ
ペアンプ３ａに入力される。ついで、第１の可変抵抗５
ａによって第１のオペアンプ３ａのオフセット調整を行
い、第１の出力端子１０１から出力される電気信号の電
圧が所定の値（上位の基準電圧）になるように調整す
る。
【００１８】つづいて、第２の入力信号が第２の入力端
子２から第２の上位抵抗４ｂを介して第２のオペアンプ
３ｂに入力される。ついで、第２の可変抵抗５ｂによっ
て第２のオペアンプ３ｂのオフセット調整を行い、第ｎ
の出力端子ｊから出力される電気信号の電圧が所定の値
（下位の基準電圧）になるように調整する。
子２から第２の上位抵抗４ｂを介して第２のオペアンプ
３ｂに入力される。ついで、第２の可変抵抗５ｂによっ
て第２のオペアンプ３ｂのオフセット調整を行い、第ｎ
の出力端子ｊから出力される電気信号の電圧が所定の値
（下位の基準電圧）になるように調整する。
【００１９】前述のように第１のオペアンプ３ａおよび
第２のオペアンプ３ｂのオフセット調整を行うことによ
り、第２の出力端子１０２、第３の出力端子（図示せ
ず）......第ｎ−２の出力端子（図示せず）および第ｎ
−１の出力端子ｊ−１から出力される電気信号の電圧を
所定の値（第２の基準電圧、第３の基準電圧......第ｎ
−２の基準電圧および第ｎ−１の基準電圧）にすること
ができる。
第２のオペアンプ３ｂのオフセット調整を行うことによ
り、第２の出力端子１０２、第３の出力端子（図示せ
ず）......第ｎ−２の出力端子（図示せず）および第ｎ
−１の出力端子ｊ−１から出力される電気信号の電圧を
所定の値（第２の基準電圧、第３の基準電圧......第ｎ
−２の基準電圧および第ｎ−１の基準電圧）にすること
ができる。
【００２０】実施の形態２．つぎに、図面を参照しなが
ら本発明の基準電圧生成回路の実施の形態２について説
明する。図２は本発明の基準電圧生成回路の他の実施の
形態を示す回路図である。図２において、図１と同一の
部分は同じ符号を用いて示した。さらに、８ａは第３の
オペアンプ、８ｂは第４のオペアンプを示す。
ら本発明の基準電圧生成回路の実施の形態２について説
明する。図２は本発明の基準電圧生成回路の他の実施の
形態を示す回路図である。図２において、図１と同一の
部分は同じ符号を用いて示した。さらに、８ａは第３の
オペアンプ、８ｂは第４のオペアンプを示す。
【００２１】図１に示される基準電圧生成回路に対する
本実施の形態における基準電圧生成回路の違いは、第１
のオペアンプ３ａの出力端子に第３のオペアンプ８ａを
接続し、第２のオペアンプ３ｂの出力端子に第４のオペ
アンプ８ｂを接続したことである。したがって、第１の
抵抗１１は、第３のオペアンプ８ａの出力端子に接続さ
れ、第ｎ−１の抵抗ｉ−１は、第４のオペアンプ８ｂの
出力端子に接続される。
本実施の形態における基準電圧生成回路の違いは、第１
のオペアンプ３ａの出力端子に第３のオペアンプ８ａを
接続し、第２のオペアンプ３ｂの出力端子に第４のオペ
アンプ８ｂを接続したことである。したがって、第１の
抵抗１１は、第３のオペアンプ８ａの出力端子に接続さ
れ、第ｎ−１の抵抗ｉ−１は、第４のオペアンプ８ｂの
出力端子に接続される。
【００２２】前記第３のオペアンプ８ａおよび第４のオ
ペアンプ８ｂを設けることにより、第１のオペアンプ３
ａおよび第２のオペアンプ３ｂから出力された電気信号
をバッファリングすることができ、電圧を安定させるこ
とによって抵抗の設定を容易にすることができる。した
がって、第１の抵抗１１、第２の抵抗１２......第ｎ−
２の抵抗ｉ−２および第ｎ−１の抵抗ｉ−１の値の設定
が容易にできる。
ペアンプ８ｂを設けることにより、第１のオペアンプ３
ａおよび第２のオペアンプ３ｂから出力された電気信号
をバッファリングすることができ、電圧を安定させるこ
とによって抵抗の設定を容易にすることができる。した
がって、第１の抵抗１１、第２の抵抗１２......第ｎ−
２の抵抗ｉ−２および第ｎ−１の抵抗ｉ−１の値の設定
が容易にできる。
【００２３】実施の形態３．つぎに、図面を参照しなが
ら本発明の基準電圧生成回路の実施の形態３について説
明する。図３は本発明の基準電圧生成回路のさらに他の
実施の形態を示す回路図である。図３において、図２と
同一の部分は同じ符号を用いて示した。さらに、１００
１、１００２......ｋ−１およびｋは第５のオペアン
プ、第６のオペアンプ......第ｎ＋３のオペアンプおよ
び第ｎ＋４のオペアンプを示す（なお、ｎ＝ｋ−１００
０である）。
ら本発明の基準電圧生成回路の実施の形態３について説
明する。図３は本発明の基準電圧生成回路のさらに他の
実施の形態を示す回路図である。図３において、図２と
同一の部分は同じ符号を用いて示した。さらに、１００
１、１００２......ｋ−１およびｋは第５のオペアン
プ、第６のオペアンプ......第ｎ＋３のオペアンプおよ
び第ｎ＋４のオペアンプを示す（なお、ｎ＝ｋ−１００
０である）。
【００２４】図２に示される基準電圧生成回路に対する
本実施の形態における基準電圧生成回路の違いは、第３
のオペアンプ８ａおよび第４のオペアンプ８ｂの出力端
子と、第１の抵抗１１、第２の抵抗１２......第ｎ−２
の抵抗ｉ−２および第ｎ−１の抵抗ｉ−１の互いの接続
部とに、第５のオペアンプ１００１、第６のオペアンプ
１００２......第ｎ＋３のオペアンプｋ−１および第ｎ
＋４のオペアンプｋがそれぞれ接続されることである。
本実施の形態における基準電圧生成回路の違いは、第３
のオペアンプ８ａおよび第４のオペアンプ８ｂの出力端
子と、第１の抵抗１１、第２の抵抗１２......第ｎ−２
の抵抗ｉ−２および第ｎ−１の抵抗ｉ−１の互いの接続
部とに、第５のオペアンプ１００１、第６のオペアンプ
１００２......第ｎ＋３のオペアンプｋ−１および第ｎ
＋４のオペアンプｋがそれぞれ接続されることである。
【００２５】前記第５のオペアンプ１００１、第６のオ
ペアンプ１００２......第ｎ＋３のオペアンプｋ−１お
よび第ｎ＋４のオペアンプｋによって、第３のオペアン
プ８ａおよび第４のオペアンプ８ｂの出力端子、ならび
に第ｎ−２の抵抗ｉ−２および第ｎ−１の抵抗ｉ−１の
互いの接続部から出力された電気信号をバッファリング
することができる。したがって、基準電圧生成回路の出
力端子（第１の出力端子１０１、第２の出力端子１０
２......第ｎ−１の出力端子ｊ−１および第ｎの出力端
子ｊ）に接続されるソースドライバ回路の入力インピー
ダンスを考慮する必要がなく、第１の抵抗１１、第２の
抵抗１２......第ｎ−２の抵抗ｉ−２および第ｎ−１の
抵抗ｉ−１の値の設定が容易にできる。
ペアンプ１００２......第ｎ＋３のオペアンプｋ−１お
よび第ｎ＋４のオペアンプｋによって、第３のオペアン
プ８ａおよび第４のオペアンプ８ｂの出力端子、ならび
に第ｎ−２の抵抗ｉ−２および第ｎ−１の抵抗ｉ−１の
互いの接続部から出力された電気信号をバッファリング
することができる。したがって、基準電圧生成回路の出
力端子（第１の出力端子１０１、第２の出力端子１０
２......第ｎ−１の出力端子ｊ−１および第ｎの出力端
子ｊ）に接続されるソースドライバ回路の入力インピー
ダンスを考慮する必要がなく、第１の抵抗１１、第２の
抵抗１２......第ｎ−２の抵抗ｉ−２および第ｎ−１の
抵抗ｉ−１の値の設定が容易にできる。
【００２６】
【発明の効果】本発明によれば、可変抵抗を用いること
により、入力信号の電圧の変動を考慮してオフセット調
整を行うことができ、所定の大きさの基準電圧を高い精
度でうることができる。
により、入力信号の電圧の変動を考慮してオフセット調
整を行うことができ、所定の大きさの基準電圧を高い精
度でうることができる。
【００２７】さらに、第３のオペアンプおよび第４のオ
ペアンプを設けることにより、第１の抵抗、第２の抵
抗......第ｎ−２の抵抗および第ｎ−１の抵抗の値の設
定が容易にできる。
ペアンプを設けることにより、第１の抵抗、第２の抵
抗......第ｎ−２の抵抗および第ｎ−１の抵抗の値の設
定が容易にできる。
【００２８】また、第５のオペアンプ、第６のオペアン
プ......第ｎ＋３のオペアンプおよび第ｎ＋４のオペア
ンプを設けることにより、基準電圧生成回路の出力端子
に接続される回路の入力インピーダンスを考慮せずに、
第１の抵抗１１、第２の抵抗１２......第ｎ−２の抵抗
ｉ−２および第ｎ−１の抵抗ｉ−１の値の設定を容易に
することができる。
プ......第ｎ＋３のオペアンプおよび第ｎ＋４のオペア
ンプを設けることにより、基準電圧生成回路の出力端子
に接続される回路の入力インピーダンスを考慮せずに、
第１の抵抗１１、第２の抵抗１２......第ｎ−２の抵抗
ｉ−２および第ｎ−１の抵抗ｉ−１の値の設定を容易に
することができる。
【図１】本発明の基準電圧生成回路の一実施の形態を示
す回路図である。
す回路図である。
【図２】本発明の基準電圧生成回路の他の実施の形態を
示す回路図である。
示す回路図である。
【図３】本発明の基準電圧生成回路のさらに他の実施の
形態を示す回路図である。
形態を示す回路図である。
【図４】従来の基準電圧生成回路の一例を示す回路図で
ある。
ある。
１ 第１の入力端子 ２ 第２の入力端子 ３ａ 第１のオペアンプ ３ｂ 第２のオペアンプ ５ａ 第１の可変抵抗 ５ｂ 第２の可変抵抗 ８ａ 第３のオペアンプ ８ｂ 第４のオペアンプ １１、１２......ｉ−２、ｉ−１ 第１の抵抗、第２の
抵抗...... 第ｎ−２の抵抗および第ｎ−１の抵抗 １０１、１０２......ｊ−１およびｊ 第１の出力端
子、第２の出力端子......第ｎ−１の出力端子および第
ｎの出力端子 １００１、１００２......ｋ−１およびｋ 第５のオペ
アンプ、第６のオペアンプ......第ｎ＋３のオペアンプ
および第ｎ＋４のオペアンプ
抵抗...... 第ｎ−２の抵抗および第ｎ−１の抵抗 １０１、１０２......ｊ−１およびｊ 第１の出力端
子、第２の出力端子......第ｎ−１の出力端子および第
ｎの出力端子 １００１、１００２......ｋ−１およびｋ 第５のオペ
アンプ、第６のオペアンプ......第ｎ＋３のオペアンプ
および第ｎ＋４のオペアンプ
Claims (6)
- 【請求項１】 液晶表示装置を駆動するために設けられ
るソースドライバ回路への基準電圧を発生する基準電圧
生成回路であって、 ２つのオペアンプと、該２つのオペアンプの入力端子に
それぞれ設けられたオフセット調整用の可変抵抗と、前
記２つのオペアンプの入力端子間に接続された複数の抵
抗とからなる基準電圧生成回路。 - 【請求項２】 前記２つのオペアンプの各出力端子に、
さらに他のオペアンプが接続される請求項１記載の基準
電圧生成回路。 - 【請求項３】 前記他のオペアンプの出力端子と、複数
の抵抗の互いの接続部とに前記基準電圧生成回路の出力
端子が設けられ、該基準電圧生成回路の出力端子に、さ
らにオペアンプが接続される請求項２記載の基準電圧生
成回路。 - 【請求項４】 前記複数の抵抗は直列に接続されている
請求項１記載の基準電圧生成回路。 - 【請求項５】 前記基準電圧のレベルがｎ段階に分かれ
ているとき、前記複数の抵抗の数はｎ−１個である請求
項１記載の基準電圧生成回路。 - 【請求項６】 前記基準電圧の最大値および最小値は、
液晶表示装置を白表示および黒表示にする大きさの電圧
である請求項１記載の基準電圧生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7380597A JPH10268253A (ja) | 1997-03-26 | 1997-03-26 | 基準電圧生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7380597A JPH10268253A (ja) | 1997-03-26 | 1997-03-26 | 基準電圧生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10268253A true JPH10268253A (ja) | 1998-10-09 |
Family
ID=13528762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7380597A Pending JPH10268253A (ja) | 1997-03-26 | 1997-03-26 | 基準電圧生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10268253A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563739B1 (ko) * | 1998-12-01 | 2006-06-16 | 삼성전자주식회사 | 액정표시장치의 그레이 전압 발생 장치 |
| JP2007219200A (ja) * | 2006-02-17 | 2007-08-30 | Nec Electronics Corp | 表示装置、データドライバ、及び表示パネル駆動方法 |
| JP2009048539A (ja) * | 2007-08-22 | 2009-03-05 | Seiko Instruments Inc | 可変分圧回路及び磁気センサ回路 |
-
1997
- 1997-03-26 JP JP7380597A patent/JPH10268253A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563739B1 (ko) * | 1998-12-01 | 2006-06-16 | 삼성전자주식회사 | 액정표시장치의 그레이 전압 발생 장치 |
| JP2007219200A (ja) * | 2006-02-17 | 2007-08-30 | Nec Electronics Corp | 表示装置、データドライバ、及び表示パネル駆動方法 |
| JP2009048539A (ja) * | 2007-08-22 | 2009-03-05 | Seiko Instruments Inc | 可変分圧回路及び磁気センサ回路 |
| US7956598B2 (en) | 2007-08-22 | 2011-06-07 | Seiko Instruments Inc. | Voltage dividing circuit and magnetic sensor circuit |
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