JPH10269694A - ディスク再生装置の信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】アクセス時間の向上を図れる信号処理回路を提
供する。 【解決手段】通常再生時には、回転速度計測回路１０７
でディスクからの再生信号に基づいてスピンドルの回転
速度を検出し、基準速度に対する速度エラーを０にする
ような制御信号Ｓ１０７をＶＣＯ１１６にその制御電圧
として与え、その発振出力をＶＣＯ１２４を含む第１の
ＰＬＬ回路の基準周波数としてディジタルＰＬＬ回路１
２５で周波数および位相の制御を行いつつ再生クロック
を発生し、アクセス時には、コントローラ３０の制御に
基づきスイッチ回路１１７，１１８によりＶＣＯ１１６
への制御信号を位相比較器１１５の出力信号Ｓ１１５に
切り換え、ＶＣＯ１１６、位相比較器１１５，ＬＰＦ２
３等を含む逓倍のＰＬＬ回路を構成して、ＶＣＯ１１５
の発振周波数が、コントローラ３０でアクセス情報に基
づいて予測されるアクセス先における再生速度に追従す
るようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＤ（コンパクト
ディスク）やＭＤ（ミニディスク）と称されるディジタ
ル・オーディオ・ディスク等の情報記録ディスク（以
下、単にディスクと称する）を再生するディスクプレー
ヤ等のディスク再生装置の信号処理回路に関する。

【０００２】

【従来の技術】ディジタル・オーディオ・ディスク、た
とえばＣＤ方式のディスクでは、ＥＦＭ（Eight to Fou
rteen Modulation) と呼ばれる変調方式が採られてい
る。このＥＦＭ信号を復調する際には、ディスクから読
み取ったＲＦ信号を波形整形することによって得られる
２値のパルス列信号に基づいてクロック（以下、再生ク
ロックと称する）を生成し、この再生クロックを用いて
復調処理が行われる。この再生クロックの生成には、一
般的に、ＰＬＬ（Phase Locked Loop)回路が用いられて
いる。

【０００３】近年、このＰＬＬ回路についても、発振周
波数が広範囲に亘る周波数帯域で使用可能であることが
要求されてきている。たとえば現在、ＣＤ−ＲＯＭ市場
はより高速再生化へ進んでおり、ＣＤ−ＲＯＭ用の信号
処理ＬＳＩ（たとえばＤＳＰ）では、１倍速からより高
速再生を実現する超高速のｎ倍速、たとえば１６倍速や
２４倍速等まで対応可能なものが要求されている。ＣＤ
−ＲＯＭ用信号処理ＬＳＩでは、必要な発振周波数を得
るためには、最大発振周波数に高い電圧制御発振器（Ｖ
ＣＯ；Voltage Controlled Oscillator ）を内蔵する必
要がある。

【０００４】図７は、上述した再生クロックの生成に用
いられるＰＬＬ回路の基本的な構成例を示すブロック図
である。図７において、クリスタル発振子４１の発振周
波数（たとえば１６．９３４４ＭＨｚ９はプリスケーラ
４２で１／Ｍ（Ｍは整数）に分周され、位相比較器４３
の一入力となる。位相比較器４３は、ＶＣＯ４４の発振
周波数をプリスケーラ４５で１／Ｎ（Ｎは整数）に分周
して得られる周波数信号を他入力とし、両周波数信号の
位相を比較しその位相差信号を出力する。この位相差信
号は、ローパスフィルタ（ＬＰＦ）４６を経てＶＣＯ４
４の制御電圧となる。ＶＣＯ４４は、この制御電圧に応
じて発振周波数が変化する。このＶＣＯ４４の発振出力
は、最終的に得る再生クロックＰＬＬＣＫのＬ（整数）
倍の基準クロックとして導出されるとともに、プリスケ
ーラ４５を経て位相比較器４３の他入力となる。この回
路構成では、位相比較器４３の２つの入力信号の位相が
一致するように回路が動作し、その結果、２つの入力信
号の周波数も一致することになる。

【０００５】なお、クリスタル発振子４１の発振周波数
１６．９３４４ＭＨｚはサンプリング周波数ｆｓをＣＤ
方式と同じ周波数、すなわち４４．１ｋＨｚとした場
合、３８４×ｆｓとなる。さらに、再生クロックＰＬＬ
ＣＫの周波数を４．３２１８ＭＨｚとすると、４．３２
１８ＭＨｚはＣＤ方式でＥＦＭ信号をＰＷＭ変調すると
きのチャネルクロック周波数であり、この３周期から１
１周期まで１周期ステップでＥＦＭ信号はＰＷＭ変調さ
れている。

【０００６】このチャネルクロックのＬ倍の周波数を持
つ基準クロックは、ディジタルＰＬＬ回路５２に与えら
れる。このディジタルＰＬＬ回路５２は、周波数エラー
計測回路４７、ローパスフィルタ４８、位相エラー計測
回路４９、加算器５０およびディジタルＶＣＯ５１から
なり、基準クロックに基づいて再生クロックＰＬＬＣＫ
を発生するとともに、この再生クロックＰＬＬＣＫに対
するＥＦＭ信号の周波数エラーおよび位相エラーを検出
し、その周波数エラーおよび位相エラーに基づいて再生
クロックＰＬＬＣＫの周波数および位相を制御する構成
となっている。ここで、ＥＦＭ信号は、ディスクから読
み取られたＲＦ信号が波形整形によって２値化されて得
られる信号である。この２値化信号は、チャネルクロッ
クの周期をＴとすると、ｎＴ（但し、ｎは３〜１１の整
数）で変化する信号である。

【０００７】ところで、このディジタルＰＬＬ回路５２
は、各倍速の基準周波数に対して±５％のキャプチャレ
ンジを有する。図８は、このディジタルＰＬＬ回路５２
の１倍速、２倍速、３倍速および４倍速の各動作速度時
のキャプチャレンジを示す図である。

【０００８】ここでたとえばディスクから読み出したＲ
Ｆ信号の周期を計測するための再生クロックＰＬＬＣＫ
（１倍速の時、４．３２１８ＭＨｚ）で考えると、ディ
ジタルＰＬＬ回路が有するキャプチャレンジは、次式で
与えられる。

【０００９】

【数１】 ４．３２１８ＭＨｚ×０．９５≦ＰＬＬＣＫ≦４．３２１８ＭＨｚ×１．０５ …（１）

【００１０】したがって、上述した構成では、ディスク
の回転がこの範囲以外の時、ＰＬＬはロックせず、±５
％に入るまで待たなければならなかった。すなわち、図
８に示すように、１倍速（４．３２１８ＭＨｚ±５
％）、２倍速（８．６４３６ＭＨｚ±５％）、４倍速
（１７．２８７２ＭＨｚ±５％）といったように、固定
の基準周波数から±５％の範囲内でＰＬＬがロックし、
それ以外の範囲でロックしない（図中、PLL Unlocck で
示す範囲）。

【００１１】このような特性を有する図７の回路では、
たとえば屋外でのＣＤプレーヤの使用状態において、デ
ィスクの回転方向又は反回転方向にプレーヤ本体を回転
させた場合、回転運動の慣性のためピックアップとの相
対速度が大きくずれることにより、スピンドルの回転速
度が目標速度より大きくずれ、キャプチャー／ロックレ
ンジ±ｆの中に入らなくなるため、ＰＬＬのロックが外
れ、音楽が途絶えるなど、回転性外乱に弱く、また、高
速アクセスに弱い等の不利益があった。

【００１２】そこで、出願人は、基準周波数をディスク
の回転速度に追従させた信号処理回路を提案した（特願
平６−２９１４５９号）。この回路は、図９に示すよう
に、回転速度計測回路５３で、ＥＦＭ信号に基づいてス
ピンドルモータの回転速度を検出し、基準速度に対する
速度エラーを０にする制御信号を発生し、この制御信号
を、ローパスフィルタ５４で高い周波数成分をカットし
てＶＣＯ５５にその制御電圧として供給する。そして、
アナログＰＬＬ回路４０に基準周波数を与える手段とし
てＶＣＯ５５を用い、このＶＣＯ５５に対してスピンド
ルの回転速度の基準速度に対する速度エラーに応じた制
御電圧を与える一方、このＶＣＯ５５によって与えられ
る発振周波数に基づいてアナログＰＬＬ回路４０で基準
クロックＰＬＬＣＫ×Ｌを発生するとともに、この基準
クロックに基づいてディジタルＰＬＬ回路５２で再生ク
ロックＰＬＬＣＫを発生するように構成されている。

【００１３】この回路では、ＶＣＯ５５およびアナログ
ＰＬＬ回路４０内のＶＣＯ４４共にスピンドルの回転数
に比例して発振周波数が変化することになる。すなわ
ち、回転が遅くなれば基準周波数は低くなり、速くなれ
ば高くなる。このように、基準周波数が回転速度に追従
することと、ディジタルＰＬＬ回路５２が基準周波数に
対して±５％のキャプチャレンジを有することで、図１
０に示すように、システム全体として非常に広いキャプ
チャレンジのＰＬＬ回路を実現でき、いかなる回転速度
でも追従可能となった。

【００１４】その結果、たとえば屋外でのディスクプレ
ーヤの使用状態において、ディスクの回転方向または反
回転方向にプレーヤ本体を回転させた場合とか、アクセ
ス時に大きなトラックジャンプが発生した場合等、スピ
ンドルの回転速度が目標値に対して大きくずれるような
場合であっても、ＰＬＬのロックが殆ど外れることがな
いため、常にデータを読むことができるとともに、高速
アクセルが可能となるという利点を有する。

【００１５】

【発明が解決しようとする課題】ところが、図９のいわ
ゆるワイドキャプチャシステムを採用した回路では、ア
クセス等でＰＬＬが一旦外れると、図１１に示すよう
に、ＶＣＯ５５を制御するための回転速度計測回路５３
の出力信号Ｓ５３はハイレベル（Ｈ）またはローレベル
（Ｌ）の意味のない信号となる。このため、後段のＬＰ
Ｆ５４の出力信号Ｓ５４の波形は、過渡期間を経てハイ
レベルまたはローレベルに固定となる。この信号Ｓ５４
はＶＣＯ５５の制御電圧であるが、この制御電圧がハイ
レベルまたはローレベルに固定となると、ＶＣＯ５５の
発振周波数としては最小もしくは最大となる。図９に回
路では、この発振クロックが内部のマスタクロックとな
るため、所望する発振周波数とかけ離れた位置からＰＬ
Ｌの引き込み動作に入ることになる。一方、ここで使用
されるＬＰＦ５４の時定数が大きいことも重なって、図
１１に示すようにＶＣＯ５５の発振周波数が所望の値に
達するのにｍｓオーダの長い時間が必要であった。すな
わち、ピックアップが目的のトラックへ着地してからＰ
ＬＬの引き込みが終了しロックするまでに時間がかかっ
ていた。これを解決するため、マイコン等からトラバー
ス中にパルスを注入して回転追従ＰＬＬ回路のＶＣＯの
発振周波数を制御する構成がとられていたが、ＬＳＩの
固体差や使用環境によるＶＣＯの特性変化が大きく、一
概に制御することは困難であった。

【００１６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回転性外乱や高速アクセスに強
いことはもとより、アクセス時間の向上を図れるディス
ク再生装置の信号処理回路を提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、ディスクからの再生信号に同期した再生
クロックを生成し、この再生クロックに基づいて前記再
生信号に対する信号処理を行うディスク再生装置の信号
処理回路であって、前記再生信号に基づいてスピンドル
の回転速度を検出し、基準速度に対する速度エラーに応
じた第１の制御信号を発生する回転速度計測手段と、所
定周波数の第１の基準クロックを発生する第１の発振手
段と、前記第１または第２の制御信号に応じて発振周波
数が変化する第２の発振手段と、前記第１の発振手段に
よる第１の基準クロックと前記第２の発振手段の発振信
号との位相差を検出し、検出結果に応じた前記第２の制
御信号を発生する位相比較手段と、前記第２の発振手段
の発振周波数に基づいて所定周波数の第２の基準クロッ
クを発生する第１のＰＬＬ回路と、前記第２の基準クロ
ックに基づいて前記再生クロックを発生し、この再生ク
ロックに対する前記再生信号の周波数エラーおよび位相
エラーを検出し、その周波数エラーおよび位相エラーに
基づいて前記再生クロックの周波数および位相を制御す
る第２のＰＬＬ回路と、再生時には前記回転速度計測手
段による第１の制御信号を前記第２の発振手段に入力さ
せ、アクセス時には前記位相比較手段による第２の制御
信号を前記第２の発振手段に入力させる制御信号切換手
段とを有する。

【００１８】また、本発明では、前記制御手段は、第３
の制御信号に基づいて前記第２の発振手段と前記回転速
度計測手段による第１の制御信号の出力ラインまたは前
記位相比較手段との接続切り換えを行うスイッチ手段
と、再生またはアクセスの動作モードに応じて前記第３
の制御信号を出力する制御手段とを有する。

【００１９】また、本発明では、前記第２の発振手段の
発振出力を可変分周比にて分周して前記位相比較手段に
入力させる分周手段を有し、前記制御手段は、少なくと
もアクセス時に前記分周手段の分周比を設定する。前記
制御手段は、アクセス情報に基づいてアクセス先におけ
る再生速度を予測し、予測速度に応じて前記分周手段の
分周比を設定する。

【００２０】また、本発明では、前記スイッチ手段は、
アクセス時に前記位相比較手段の出力信号を反転させて
前記第２の発振手段に入力させる反転回路を有する。

【００２１】また、前記制御信号切換手段と前記第２の
発振手段との間に所定の時定数に設定されたローパスフ
ィルタを有する。

【００２２】本発明の信号処理回路によれば、回転速度
計測手段は、ディスクからの再生信号に基づいてスピン
ドルの回転速度を検出し、基準速度に対する速度エラー
を０にするような第１の制御信号を、第２の発振手段た
とえばＶＣＯにその制御電圧として与える。これによ
り、第２の発振手段はディスクの回転数に比例して発振
周波数が変化する。この第２の発振手段の発振周波数は
第１のＰＬＬ回路の基準周波数となる。第１のＰＬＬ回
路は、この基準周波数に基づいて基準クロックを発生
し、第２のＰＬＬ回路はこの基準クロックに基づいて周
波数および位相の制御を行いつつ再生クロックを発生す
る。

【００２３】一方、アクセス時には、たとえば制御手段
の制御に基づきスイッチ手段により第２の発振手段への
制御信号が第１の制御信号から位相比較手段による第２
の制御信号に切り換えられる。すなわち、アクセス時に
は第１および第２の発振手段、位相比較手段、あるいは
これらに加えて可変分周手段やＬＰＦにより逓倍のＰＬ
Ｌ回路が構成される。これにより、第２の発振手段の発
振周波数が、たとえば制御手段で、アクセス情報に基づ
いて予測されるアクセス先における再生速度に追従する
ようになる。したがって、目標トラックへの到達（着
地）後のＰＬＬの引き込み時間が短縮される。

【００２４】

【発明の実施の形態】以下、たとえばＣＤプレーヤに適
用された本発明の実施形態について図面を参照しつつ詳
細に説明する。なお、本発明は、ＣＤプレーヤへの適用
に限定されるものではなく、ＭＤプレーヤなどディスク
プレーヤ全般に適用し得るものである。

【００２５】図１は、本発明が適用されるＣＤプレーヤ
の制御系の一実施例を示すブロック構成図である。図１
のＣＤプレーヤは、ディスク（ＣＤ）１、スピンドルモ
ータ２、光学式ピックアップ（以下、単にピックアップ
と称する）３、Ｉ（電流）／Ｖ（電圧）アンプ８、ＲＦ
イコライズ回路９、ＤＳＰ(Digital Signal Processor)
回路１０、光学系サーボ信号処理回路２０、クリスタル
発振子２１、ＬＰＦ（ローパスフィルタ）２２，２３、
アンプ２４、ドライバ２５、およびコントローラ３０に
より構成されている。

【００２６】図１において、ディスク（ＣＤ）１はスピ
ンドルモータ２によって回転駆動され、その記録情報は
光学式ピックアップ（以下、単にピックアップと称す
る）３によって読み取られる。ピックアップ３は、レー
ザダイオード４、このレーザダイオード４から発せられ
るレーザ光ビームをディスク１の信号記録面上に情報読
取用光スポットとして集束させる対物レンズ５、ディス
ク１からの反射光ビームの進行方向を変える偏光ビーム
スプリッタ６、この反射光ビームを受光するフォトディ
テクタ７等によって構成され、スレッド送りモータ（図
示せず）を駆動源としてディスク半径方向において移動
自在に設けられている。

【００２７】ピックアップ３にはさらに、図示しない
が、ディスク１の記録トラックに対して情報読取用光ス
ポットをディスク半径方向において移動させるトラッキ
ングアクチュエータと、対物レンズ５のその光軸方向に
おいて移動させるフォーカスアクチュエータとが内蔵さ
れている。このピックアップ３の出力信号は、Ｉ／Ｖア
ンプ８で電流信号から電圧信号に変換され、さらにＲＦ
イコライズ回路９で波形整形された後、ＤＳＰ回路１０
に供給される。

【００２８】ＤＳＰ回路１０は、ＰＬＬアシンメトリ補
正回路１０１、ＥＦＭ復調回路１０２、サブコード復調
回路１０３、ＲＡＭ１０４、エラー訂正回路１０５、デ
・インターリーブ回路１０６、回転速度計測回路１０
７、発振器（ＯＳＣ）１０８、プリスケーラ１０９，１
１０，１１１，１１２，１１３，１１４，１２０，１２
１，１２２、位相比較器１１５（ＰＣ２），１２３（Ｐ
Ｃ１）、ＶＣＯ１１６，１２４、スイッチ回路１１７，
１１８，１１９、および第２のＰＬＬ回路としてのディ
ジタルＰＬＬ回路１２５により構成されている。また、
位相比較器１２３（ＰＣ１）、ＶＣＯ１２４、ＬＰＦ２
３、およびプリスケーラ１２０〜１２２により第１のＰ
ＬＬ回路が構成される。

【００２９】ＰＬＬアシンメトリ補正回路１０１は、ア
シンメトリ(asymmetry) の補正を行い、２値のＥＦＭ信
号を得る。ここで、アシンメトリとは、ＲＦ信号のアイ
パターンの中心が振幅の中心からずれる状態を言う。Ｐ
ＬＬアシンメトリ補正回路１０１は、２値の信号エッジ
に基づいて再生クロックＰＬＬＣＫを生成するＰＬＬ回
路を内蔵している。

【００３０】ＥＦＭ復調回路１０２は、ＰＬＬアシンメ
トリ補正回路１０１で得られたＥＦＭ信号を復調する。
ＥＦＭ復調後のデータはサブコード処理回路１３３に供
給されるとともに、一端ＲＡＭ１０４に格納される。サ
ブコード処理回路１０３は、フレーム同期信号のすぐ後
ろに入っている時間情報としてのサブコードを復調し、
コントローラ３０に供給する。エラー訂正回路１０５
は、エラー訂正・検出用のパリティに基づいて一端ＲＡ
Ｍ１０４に格納されたＥＦＭ復調後のデータのエラー訂
正を行う。デ・インターリーブ回路１０６は、ＣＩＲＣ
(Cross Interleave Reed-SolomonCode)のインターリー
ブを解き、Ｌ／Ｒｃｈのオーディオ信号として出力する
とともに、回転速度計測回路１０７に供給する。

【００３１】回転速度計測回路１０７は、ＥＦＭ信号に
基づいてスピンドルモータ２（以下、単にスピンドルと
称する）の回転速度を検出し、基準速度に対する速度エ
ラーを０にする制御信号（第２の制御信号）Ｓ１０７を
発生し、スイッチ回路１１７および１１９に出力する。

【００３２】発振器１０８は、クリスタル発振子２１の
高精度の発振出力（周波数１６．９３４４ＭＨｚ）に基
づいたクロック信号（第１の基準クロック）Ｓ１０８を
発生する。プリスケーラ１０９は、発振器１０８による
クロック信号Ｓ１０８の周波数を１／２に分周する。プ
リスケーラ１１０は、プリスケーラ１０９で１／２に分
周された発振器１０８によるクロック信号Ｓ１０８の周
波数をさらに１／３２に分周し、位相比較器１１１に供
給する。

【００３３】プリスケーラ１１１は、ＶＣＯ１１６の出
力信号（第２の基準クロック）Ｓ１１６の周波数をコン
トローラ３０からの制御信号ＫＳＬ０，ＫＳＬ１の指示
に従って設定される整数Ｋ（たとえば１，２，４，８）
に基づいて１／Ｋに分周し、プリスケーラ１１１および
１２０に供給する。プリスケーラ１１２は、プリスケー
ラ１１１で１／Ｋに分周されたＶＣＯ１１６の出力信号
Ｓ１１６の周波数をさらに１／２に分周する。プリスケ
ーラ１１３は、プリスケーラ１１２で１／２に分周され
た信号の周波数を、コントローラ３０からの制御信号Ｖ
ＰＣＴＬ０，ＶＰＣＴＬ１の指示に従って設定される整
数Ｌ（たとえば１，２，３，４）に基づいて１／Ｌに分
周する。プリスケーラ１１４は、プリスケーラ１１３で
１／Ｌに分周された信号の周波数を、コントローラ３０
からの８ビットの制御信号ＶＰ０〜ＶＰ７で設定される
整数ＶＰＣＴＬ０，ＶＰＣＴＬ１の指示に従って設定さ
れる整数Ｌ（たとえばｎ（１〜２５６）に基づいて１／
ｎに分周し、位相比較器１１５に供給する。

【００３４】位相比較器１１５は、発振器１０８の出力
信号Ｓ１０８の周波数を１／６４に分周した信号をリフ
ァレンス側の入力（Ｒｅｆ）、ＶＣＯ１１６の発振周波
数を１／Ｋ×１／２×１／Ｌ×１／ｎをバリアブル側の
入力（Ｖａｒ）として、両入力信号の周波数信号の位相
を比較することによりその位相差信号（第２の制御信
号）Ｓ１１５をスイッチ回路１１７および１１９に出力
する。位相差信号Ｓ１１５は、リファレンス側に対して
バリアブル側の周波数が低い場合にはハイレベル（Ｈ）
で出力され、高い場合にはローレベル（Ｌ）で出力さ
れ、等しいときはハイインピーダンス（ＨｉＺ）で出力
される。

【００３５】ＶＣＯ１１６は、端子ＶＰＣＯとＶＣＴＬ
間に接続された抵抗素子２２１およびキャパシタＣ２２
１からなる外付けのＬＰＦ２２で高い周波数成分がカッ
トされた、回転速度計測回路１０７の出力信号Ｓ１０７
または位相比較器１１５の出力信号Ｓ１１５を制御電圧
として受けて、制御電圧に応じた周波数で発振する。こ
のＶＣＯ１１６の発振周波数は、トラバース以外の通常
動作時にはディスク１の回転速度に追従し、トラバース
時には後述するコントローラ３０の制御に基づきピック
アップ３の着地位置（目標トラック）の周波数、換言す
れば目標トラックにおけるあらかじめ予測した再生速度
に追従する。

【００３６】スイッチ回路１１７は、２つの入力端子
ａ，ｂと１つの出力端子ｃを有している。入力端子ａは
回転速度計測回路１０７の信号Ｓ１０７の出力ラインに
接続され、入力端子ｂは位相比較器１１５の信号Ｓ１１
５の出力ラインに接続されており、コントローラ３０か
らの制御信号ＩＣＡＰがハイレベルの場合（トラバース
以外の通常動作時）は出力端子ｃに入力端子ａを接続
し、コントローラ３０からの制御信号ＩＣＡＰがローレ
ベルの場合（トラバース時）は出力端子ｃに入力端子ｂ
を接続する。なお、出力端子ｃはスイッチ回路１１８に
接続されている。

【００３７】スイッチ回路１１８は、２つの入力端子
ａ，ｂと１つの出力端子ｃを有している。入力端子ａは
反転回路１１８Ａを介してスイッチ回路１１７の出力端
子ｃに接続され、入力端子ｂはスイッチ回路１１７の出
力端子ｃに直接接続されており、コントローラ３０から
の制御信号ＩＮＶ．ＶＰＣＯがローレベルの場合（トラ
バース以外の通常動作時）は出力端子ｃに入力端子ｂを
接続し、コントローラ３０からの制御信号ＩＮＶ．ＶＰ
ＣＯがハイレベルの場合（トラバース時）は出力端子ｃ
に入力端子ａを接続する。なお、出力端子ｃは外部端子
ＶＰＣＯに接続されている。

【００３８】スイッチ回路１１９は、２つの入力端子
ａ，ｂと１つの出力端子ｃを有している。入力端子ａは
回転速度計測回路１０７の信号Ｓ１０７の出力ラインに
接続され、入力端子ｂは位相比較器１１５の信号Ｓ１１
５の出力ラインに接続されており、コントローラ３０か
らの制御信号ＳＰＤＣにより出力端子ｃとの接続状態が
切り換えられるが、通常、制御信号ＳＰＤＣはローレベ
ルで供給され、出力端子ｃに入力端子ｂを接続する。な
お、出力端子ｃは外部端子ＭＤＰを介してアンプ２４の
入力端子に接続されている。

【００３９】プリスケーラ１２０は、プリスケーラ１１
１で１／Ｋに分周されたＶＣＯ１１６の出力信号Ｓ１１
６の周波数をさらに１／Ｍに分周する。プリスケーラ１
２１は、ＶＣＯ１２４の出力信号Ｓ１２４の周波数をコ
ントローラ３０からの制御信号ＫＳＬ２，ＫＳＬ３の指
示に従って設定される整数Ｋ（たとえば１，２，４，
８）に基づいて１／Ｋに分周し、プリスケーラ１２２お
よびディジタルＰＬＬ回路１２５に供給する。プリスケ
ーラ１２２は、プリスケーラ１２１で１／Ｋに分周され
たＶＣＯ１２４の出力信号Ｓ１２４の周波数をさらに１
／Ｎに分周する。

【００４０】位相比較器１２３は、ＶＣＯ１１６の出力
信号Ｓ１１６の周波数を１／Ｋ×１／Ｍに分周した信号
をリファレンス側の入力（Ｒｅｆ）、ＶＣＯ１２４の発
振周波数を１／Ｋ×１／Ｎに分周した信号をバリアブル
側の入力（Ｖａｒ）として、両入力信号の周波数信号の
位相を比較することによりその位相差信号Ｓ１２３を外
部端子ＰＣＯを介して外付けのＬＰＦ２３に出力する。

【００４１】ＶＣＯ１２４は、ＬＰＦ２３で高い周波数
成分がカットされた位相比較器１２３の出力信号Ｓ１２
３を制御電圧として受けて、制御電圧に応じた周波数で
発振する。

【００４２】なお、ＬＰＦ２３は、外付けの抵抗素子Ｒ
２３１〜Ｒ２３３およびキャパシタＣ２３１，Ｃ２３
２、並びにＤＳＰ回路１０内部のオペアンプ１２６を備
えたアクティブフィルタにより構成されている。

【００４３】以上の構成において、トラバース以外の通
常動作時には、コントローラ３０の制御の下、回転速度
計測回路１０７の出力信号Ｓ１０７がスイッチ回路１１
７，１１８を通り、ＬＰＦ２２で高い周波数成分がカッ
トされて制御電圧としてＶＣＯ１１６に供給され、この
ＶＣＯ１１６の出力信号Ｓ１１６が、プリスケーラ１１
１，１２０，１２１、位相比較器１２３、ＬＰＦ２３、
およびＶＣＯ１２４で構成されるアナログＰＬＬ回路に
供給され、プリスケーラ１２１の出力信号がディジタル
ＰＬＬ回路１２５に供給される。すなわち、トラバース
以外の通常動作時には、図９に示すワイドキャプチャシ
ステムを採用した回路と等価な回路が構成される。な
お、ディジタルＰＬＬ回路１２５は、図９に示す回路５
２と同様に構成されることから、ここではその詳細な説
明は省略する。

【００４４】これに対して、トラバース時には、コント
ローラ３０の制御の下、位相比較器１１５の出力信号Ｓ
１１５がスイッチ回路１１７，１１８を通り、ＬＰＦ２
２で高い周波数成分がカットされて制御電圧としてＶＣ
Ｏ１１６に供給される。すなわち、トラバース時には、
図２に示すように、発振器１０８、プリスケーラ１１１
〜１１４、位相比較器１１５、スイッチ回路１１７，１
１８、ＬＰＦ２２、およびＶＣＯ１１６で構成される完
全に独立した逓倍のアナログＰＬＬ回路が構成される。
そして、この逓倍のアナログＰＬＬ回路によって、ＶＣ
Ｏ１１６の発振周波数が、コントローラ３０によりプリ
スケーラ１１３，１１４の分周値が制御されて、ピック
アップ３の着地位置の周波数（目標トラックの再生速
度）に追従するように制御される。

【００４５】なお、トラバース時に構成される図２に示
す逓倍のアナログＰＬＬ回路においては、位相比較器１
１５から出力される位相差信号Ｓ１１５は、上述したよ
うにリファレンス側に対してバリアブル側の周波数が低
い場合にはハイレベル（Ｈ）で出力され、高い場合には
ローレベル（Ｌ）で出力され、等しいときはハイインピ
ーダンス（ＨｉＺ）で出力される。このとき、ＶＣＯ１
１６の発振周波数は、外部端子ＶＣＴＬの電位が高い程
低くなり、電位が低い程高くなる。このため、図２に示
すように単なる逓倍のアナログＰＬＬ回路として使用す
る場合、極性を反転する必要があることから、制御信号
ＩＮＶ．ＶＰＣＯがハイレベルに設定されるトラバース
時には、スイッチ回路１１８で位相比較器１１５の出力
信号Ｓ１１５のレベルを反転回路１１８Ａで反転させて
いる。

【００４６】実際には、位相比較器１１５の出力信号Ｓ
１１５は、２本の信号ＶＣＯＨ，ＶＣＯＬとして出力さ
れることから、単なるインバータで反転させる構成では
なく、スイッチ回路１１８は、たとえば図３に示すよう
な回路構成が採られる。

【００４７】具体的には、図３に示すように、３個のイ
ンバータＩＮＶ１〜ＩＮＶ３、４個の２入力アンドゲー
トＡＮＤ１〜ＡＮＤ４、２個の２入力オアゲートＯＲ
１，ＯＲ２、ｐチャネルＭＯＳトランジスタＰＴ１、お
よびｎＭＯＳトランジスタＮＴ１により構成される。

【００４８】アンドゲートＡＮＤ１の一方の入力端子が
位相比較器１１５の信号ＶＣＯＨの出力ラインに接続さ
れ、他方の入力端子がインバータＩＮＶ１を介して制御
信号ＩＮＶ．ＶＰＣＯの入力ラインに接続されている。
アンドゲートＡＮＤ２の一方の入力端子がインバータＩ
ＮＶ２を介して位相比較器１１５の信号ＶＣＯＬの出力
ラインに接続され、他方の入力端子が制御信号ＩＮＶ．
ＶＰＣＯの入力ラインに接続されている。アンドゲート
ＡＮＤ３の一方の入力端子が位相比較器１１５の信号Ｖ
ＣＯＬの出力ラインに接続され、他方の入力端子がイン
バータＩＮＶ１を介して制御信号ＩＮＶ．ＶＰＣＯの入
力ラインに接続されている。アンドゲートＡＮＤ４の一
方の入力端子がインバータＩＮＶ３を介して位相比較器
１１５の信号ＶＣＯＨの出力ラインに接続され、他方の
入力端子が制御信号ＩＮＶ．ＶＰＣＯの入力ラインに接
続されている。アンドゲートＡＮＤ１，ＡＮＤ２の出力
端子がオアゲートＯＲ１の入力端子にそれぞれ接続さ
れ、アンドゲートＡＮＤ３，ＡＮＤ４の出力端子がオア
ゲートＯＲ２の入力端子にそれぞれ接続されている。そ
して、電源電圧Ｖddの供給ラインと接地ラインとの間に
ｐチャネルＭＯＳトランジスタＰＴ１およびｎＭＯＳト
ランジスタＮＴ１が直列に接続されており、オアゲート
ＯＲ１の出力端子がｐチャネルＭＯＳトランジスタＰＴ
１のゲート電極に接続され、オアゲートＯＲ２の出力端
子がｎチャネルＭＯＳトランジスタＮＴ１のゲート電極
に接続され、ｐチャネルＭＯＳトランジスタＰＴ１およ
びｎＭＯＳトランジスタＮＴ１のドレイン同士の接続点
が外部端子ＶＰＣＯに接続されている。

【００４９】図４は、位相比較器１１５の出力信号ＶＣ
ＯＨ，ＶＣＯＬと図３の構成を有するスイッチ回路１１
８を適用した場合の外部端子ＶＰＣＯからの出力状態と
の関係を示す図である。図４に示すように、制御信号Ｉ
ＮＶ．ＶＰＣＯがハイレベル（Ｈ）であるトラバース時
には、位相比較器１１５の出力信号ＶＣＯＨ，ＶＣＯＬ
が共に論理「０」の場合にはローレベル（Ｌ）、信号Ｖ
ＣＯＨが論理「０」、信号ＶＣＯＬが論理「１」の場合
には出力禁止状態（実際はあり得ない）、信号ＶＣＯＨ
が論理「１」、信号ＶＣＯＬが論理「０」の場合にはハ
イインピーダンス（ＨｉＺ）状態、信号ＶＣＯＨ，ＶＣ
ＯＬが共に論理「１」の場合にはハイレベル（Ｈ）とな
る。

【００５０】なお、光学系サーボ信号処理回路２０は、
ピックアップ３の動作に関連する各サーボ系、すなわち
情報読取用光スポットをディスク１の記録トラックに追
従させるためのトラッキングサーボ系、当該光スポット
をディスク１の信号記録面上に常に集束させるためのフ
ォーカスサーボ系およびピックアップ３のディスク半径
方向における位置制御をなすためのスレッドサーボ系を
制御するためのものである。

【００５１】コントローラ３０は、システム全体の制御
を行うとともに、サブコード処理回路１０３による時間
情報としてのサブコードを受けて、アクセス動作である
トラバース以外の通常動作時には、信号ＩＣＡＰをハイ
レベルでスイッチ回路１１７に出力し、信号ＩＮＶ．Ｖ
ＰＣＯをローレベルでスイッチ回路１１８に出力し、ま
た、プリスケーラ１１１、１２１の分周値の制御等を行
う。また、トラバース時には、信号ＩＣＡＰをローレベ
ルでスイッチ回路１１７に出力し、信号ＩＮＶ．ＶＰＣ
Ｏをハイレベルでスイッチ回路１１８に出力するととも
に、サブコード、アドレス情報ＡＤＲ等に基づいて、ト
ラバース中にＶＣＯ１１６の発振周波数をピックアップ
３の着地位置の周波数、すなわち目標トラックの再生速
度にあらかじめ制御すべく、分周値を制御する制御信号
ＶＰＣＴＬ０，ＣＰＣＴＬ１０を所定の値でプリスケー
ラ１１３に出力し、制御信号ＶＰ０〜ＶＰ７を所定の値
でプリスケーラ１１４に出力する。

【００５２】以下に、トラバース時のコントローラ３０
におけるＶＣＯ１１６の発振周波数の予測方法について
説明する。近年、ＣＤ−ＲＯＭドライバでは、スピンド
ル２をＣＡＶ（Constant AngularVelocity ／角速度一
定）で制御する方法が主流になりつつある。ＣＬＶ（Co
nstant Linear Velocity／線速度一定）でプリマスター
ドされたディスク１をＣＡＶで制御した場合、ディスク
１の内周と外周とでＥＦＭの転送レートは変化する。具
体的には、最内周を１（絶対時間で０分のポイント）と
すると最外周では役２．５倍（絶対時間で７４分のポイ
ント）となる。ＶＣＯ１１６の発振周波数は、ＥＦＭの
転送レート（相対速度）に比例するので、アクセス先が
ディスク１のどの位置かで、ピックアップ３の着地後の
再生速度の予測を行うことが可能であり、ＶＣＯ１１６
の発振周波数に換算することもできる。ここで、スピン
ドル２の相対速度をＲとすると、プリスケーラ１１４の
分周値ｎ（ＶＰ０〜ＶＰ７）およびプリスケーラ１１３
の分周値Ｌ（ＶＰＣＴＬ０，１）と相対速度Ｒとの間に
は、次の関係式が成り立つ（倍速モード設定時）。

【００５３】

【数２】 Ｒ＝〔（２５６−ｎ）／３２〕×２×（Ｌ＋１） ｎ＝２５６−〔３２Ｒ／２（Ｌ＋１）〕 …（２）

【００５４】次に、トラバース時（予測時）のコントロ
ーラ３０の動作例を図５のフローチャートを参照しつつ
説明する。今、ディスク１のあるポイントを１０倍速で
再生していたとする。ここで、アクセス命令が入力され
て、飛び先の絶対時間がＡ分だと仮定する。この場合、
まずコントローラ３０は絶対時間Ａ分のポイントが何倍
速（Ｒ）になるかを計算する（Ｓ１）。なお、計算する
構成とする代わりに、テーブルを持っていて一意に決定
するように構成することも可能である。Ｒが求めること
ができたならば、次に、プリスケーラ１１４の分周値ｎ
を計算し、計算値に応じて８ビットの制御信号ＶＰ０〜
ＶＰ７を設定する（Ｓ２）。そして、ＶＣＯ制御モード
（トラバース制御モード）に切り換えて、制御信号ＩＣ
ＡＰをローレベルでスイッチ回路１１７に出力するとと
もに、制御信号ＩＮＶ．ＶＰＣＯをハイレベルでスイッ
チ回路１１８に出力する（Ｓ３）。これにより、図２に
示すような、発振器１０８、プリスケーラ１１１〜１１
４、位相比較器１１５、スイッチ回路１１７，１１８、
ＬＰＦ２２、およびＶＣ１１６で構成される完全に独立
した逓倍のアナログＰＬＬ回路が構成される。

【００５５】また、ＶＣＯ制御モード（トラバース制御
モード）に切り換えた上で、ＤＳＰ回路１０のプリスケ
ーラ１１４に計算値に応じて設定された制御信号ＶＰ０
〜ＶＰ７を出力する（Ｓ４）。その後は、通常のトラッ
クジャンプルーチンを使用して、Ａ分のポイントヘトラ
バースさせる（Ｓ５）。そして、ＶＣＯ制御モード（ト
ラバース制御モード）から通常動作モードに切り換え
て、制御信号ＩＣＡＰをハイレベルでスイッチ回路１１
７に出力するとともに、制御信号ＩＮＶ．ＶＰＣＯをロ
ーレベルでスイッチ回路１１８に出力する（Ｓ６）。こ
れにより、図２に示すような、独立した逓倍のアナログ
ＰＬＬ回路の構成ではなく、回転速度計測回路１０７の
出力信号Ｓ１０７がＬＰＦ２２を介してＶＣＯ１１６の
制御電圧として供給され、ＶＣＯ１１６の発振周波数
は、ディスク１の回転速度に追従するようになり、広い
キャプチャレンジのＰＬＬ回路が実現され、通常の再生
動作が行われる。

【００５６】図６に、図１の回路のアクセス時の外部端
子ＶＰＣＯ，ＶＣＴＬにおける位相比較器の出力信号の
状態を示す。図６からわかるように、本実施例に係る信
号処理回路にあっては、目標トラックへの到達（着地）
後のＰＬＬの引き込み時間が短縮される。

【００５７】以上説明したように、本実施例によれば、
通常再生時には、回転速度計測回路１０７で、ディスク
からの再生信号に基づいてスピンドルの回転速度を検出
し、基準速度に対する速度エラーを０にするような第１
の制御信号Ｓ１０７を、第２の発振手段としてのＶＣＯ
１１６にその制御電圧として与え、その発振出力をＶＣ
Ｏ１２４を含む第１のＰＬＬ回路の基準周波数として、
第２のＰＬＬ回路としてのディジタルＰＬＬ回路１２５
で周波数および位相の制御を行いつつ再生クロックを発
生し、一方、アクセス時には、たとえばコントローラ３
０の制御に基づきスイッチ回路１１７，１１８によりＶ
ＣＯ１１６への制御信号を位相比較器１１５の出力信号
Ｓ１１５に切り換え、ＶＣＯ１１６、位相比較器１１
５，ＬＰＦ２３等を含む逓倍のＰＬＬ回路を構成して、
ＶＣＯ１１５の発振周波数が、コントローラ３０でアク
セス情報に基づいて予測されるアクセス先における再生
速度に追従するようにしたので、回転性外乱や高速アク
セスに強いことはもとより、ＬＳＩの固体差、温度変化
に影響されない制御を行うことができ、目標トラックへ
の到達（着地）後のＰＬＬの引き込み時間を短縮でき、
アクセス時間の高速化を図ることができる。また、たと
えばＣＤ−ＤＡでは、ＥＳＰ等で音つなぎのためにアク
セスし、ターゲットからバッファリングを行うが、その
開始時間が速くなり、その結果、パフォーマンスの向上
を図れる利点がある。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
回転性外乱や高速アクセスに強いことはもとより、アク
セス時間を短縮実現でき、またＬＳＩの固体差、温度変
化に影響されない制御を行うことができる。また、たと
えばＣＤ−ＤＡでは、ＥＳＰ等で音つなぎのためにアク
セスし、ターゲットからバッファリングを行うが、その
開始時間が速くなり、その結果、パフォーマンスの向上
を図れる利点がある。

【図面の簡単な説明】

【図１】本発明が適用されるＣＤプレーヤの制御系の一
実施例を示すブロック構成図である。

【図２】アクセス時に構成される逓倍のＰＬＬ回路を示
す図である。

【図３】本発明に係る反転回路の一例を示す回路図であ
る。

【図４】本発明が適用されるＣＤプレーヤの制御系の第
２の実施形態を示す構成図である。

【図５】アクセス時のコントローラの制御動作を説明す
るためのフローチャートである。

【図６】図１の回路のアクセス時の外部端子ＶＰＣＯ，
ＶＣＴＬにおける位相比較器の出力信号の状態を示す図
である。

【図７】第１の従来例を示すブロック図である。

【図８】図７の回路のディジタルＰＬＬ回路の１，２，
３，４倍速時のキャプチャレンジを説明するための図で
ある。

【図９】第２の従来例を示すブロック図である。

【図１０】図９の回路のディジタルＰＬＬ回路のキャプ
チャレンジを説明するための図である。

【図１１】図９の回路のアクセス時の回転速度計測回路
およびローパスフィルタの出力信号の状態を示す図であ
る。

【符号の説明】

１…ディスク、２…スピンドルモータ、３…ピックアッ
プ、１０…ＤＳＰ回路、１０１…ＰＬＬアシンメトリ補
正回路、１０２…ＥＦＭ復調回路、１０３…サブコード
処理回路、１０４…ＲＡＭ，１０５…エラー訂正回路、
１０６…デ・インターリーブ回路、１０７…回転速度計
測回路、１０８…発振器（ＯＳＣ）、１０９，１１０，
１１１，１１２，１１３，１１４，１２０，１２１，１
２２…プリスケーラ、１１５（ＰＣ２），１２３（ＰＣ
１）…位相比較器、１１６，１２４…ＶＣＯ、１１７，
１１８，１１９…スイッチ回路、１２５…ディジタルＰ
ＬＬ回路、２０…光学系サーボ信号処理回路、２２，２
３…ローパスフィルタ（ＬＰＦ）、３０…コントロー
ラ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ディスクからの再生信号に同期した再生
   クロックを生成し、この再生クロックに基づいて前記再
   生信号に対する信号処理を行うディスク再生装置の信号
   処理回路であって、 前記再生信号に基づいてスピンドルの回転速度を検出
   し、基準速度に対する速度エラーに応じた第１の制御信
   号を発生する回転速度計測手段と、 所定周波数の第１の基準クロックを発生する第１の発振
   手段と、 前記第１または第２の制御信号に応じて発振周波数が変
   化する第２の発振手段と、 前記第１の発振手段による第１の基準クロックと前記第
   ２の発振手段の発振信号との位相差を検出し、検出結果
   に応じた前記第２の制御信号を発生する位相比較手段
   と、 前記第２の発振手段の発振周波数に基づいて所定周波数
   の第２の基準クロックを発生する第１のＰＬＬ回路と、 前記第２の基準クロックに基づいて前記再生クロックを
   発生し、この再生クロックに対する前記再生信号の周波
   数エラーおよび位相エラーを検出し、その周波数エラー
   および位相エラーに基づいて前記再生クロックの周波数
   および位相を制御する第２のＰＬＬ回路と、 再生時には前記回転速度計測手段による第１の制御信号
   を前記第２の発振手段に入力させ、アクセス時には前記
   位相比較手段による第２の制御信号を前記第２の発振手
   段に入力させる制御信号切換手段とを有するディクス再
   生装置の信号処理回路。
2. 【請求項２】 前記制御手段は、第３の制御信号に基づ
   いて前記第２の発振手段と前記回転速度計測手段による
   第１の制御信号の出力ラインまたは前記位相比較手段と
   の接続切り換えを行うスイッチ手段と、 再生またはアクセスの動作モードに応じて前記第３の制
   御信号を出力する制御手段とを有する請求項１記載のデ
   ィスク再生装置の信号処理回路。
3. 【請求項３】 前記第２の発振手段の発振出力を可変分
   周比にて分周して前記位相比較手段に入力させる分周手
   段を有し、 前記制御手段は、少なくともアクセス時に前記分周手段
   の分周比を設定する請求項２記載のディスク再生装置の
   信号処理回路。
4. 【請求項４】 前記制御手段は、アクセス情報に基づい
   てアクセス先における再生速度を予測し、予測速度に応
   じて前記分周手段の分周比を設定する請求項３記載のデ
   ィスク再生装置の信号処理回路。
5. 【請求項５】 前記スイッチ手段は、アクセス時に前記
   位相比較手段の出力信号を反転させて前記第２の発振手
   段に入力させる反転回路を有する請求項２記載のディス
   ク再生装置の信号処理回路。
6. 【請求項６】 前記制御信号切換手段と前記第２の発振
   手段との間に所定の時定数に設定されたローパスフィル
   タを有する請求項１記載のディスク再生装置の信号処理
   回路。