JPH10270364A

JPH10270364A - 半導体成膜方法

Info

Publication number: JPH10270364A
Application number: JP7722697A
Authority: JP
Inventors: Takashi Yano; 尚矢野
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1997-03-28
Filing date: 1997-03-28
Publication date: 1998-10-09
Anticipated expiration: 2017-03-28
Also published as: JP3201970B2

Abstract

(57)【要約】【課題】生産性の低下を招くことなく、成膜される半
導体薄膜の膜厚の均一化とパーティクルの低減とを実現
できるようにする。【解決手段】ポリシリコン膜成膜工程ＳＴ２ａにおい
て、サセプタに所定の半導体基板を保持した後、温度を
６６０℃に設定し、モノシラン及びフォスフィンを反応
室に導入して、該半導体基板の主面上に膜厚が１５０ｎ
ｍのポリシリコン膜を成膜する。ポリシリコン膜を成膜
した後、サセプタエッチング除去工程ＳＴ２ｂにおい
て、塩化水素を用いて温度が約１１５０℃で５０秒間の
エッチングを行なうことにより、サセプタに付着した反
応生成物を除去する。ここで、ポリシリコン膜成膜工程
ＳＴ２ａ及びサセプタエッチング除去工程ＳＴ２ｂを５
０回繰り返して１サイクルとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体薄膜の成膜
方法に関し、特に、枚葉式ポリシリコン膜の成膜方法に
関する。

【０００２】

【従来の技術】従来の半導体成膜方法を図面を参照しな
がら説明する。

【０００３】図７は従来の枚葉式の半導体成膜方法を示
すフローチャートである。図７に示すように、第１に、
反応室の壁面に付着した不要な反応生成物に対して、塩
化水素（ＨＣｌ）を用いて温度が約１１５０℃で９００
秒間のエッチングを行なって該反応生成物を除去する。

【０００４】第２に、成膜されるポリシリコンの膜厚が
安定するように、ジクロロシラン（ＳｉＨ₂ Ｃｌ₂ ）を
用いて温度が約９５０℃で５４０秒間の、さらに、モノ
シラン（ＳｉＨ₄ ）及びフォスフィン（ＰＨ₃ ）を用い
て温度が６６０℃で１８６０秒間の合計２４００秒間
の、反応室の内部に設けられた基板保持体であるサセプ
タに対してポリシリコン膜のコーティングを行なう。

【０００５】第３に、温度を６６０℃に設定し、モノシ
ラン（ＳｉＨ₄ ）及びフォスフィン（ＰＨ₃ ）を用い
て、１枚の半導体基板の主面に膜厚が１５０ｎｍのポリ
シリコン膜を成膜し、半導体基板の合計枚数が２００枚
になるまで連続して成膜する。製造の都合上、半導体基
板５０枚が１単位の場合は、該１単位を４回まで連続し
てポリシリコン膜を成膜する。

【０００６】第４に、反応室の壁面に付着したポリシリ
コン膜を除去するため、該ポリシリコン膜に対して、塩
化水素（ＨＣｌ）を用いて温度が約１１５０℃で９００
秒間のエッチングを行なう。

【０００７】以下、第２から第４までの各ステップを１
サイクルとして繰り返す。

【０００８】

【発明が解決しようとする課題】しかしながら、前記従
来の半導体成膜方法は、成膜対象であるポリシリコン膜
の膜厚が安定しないという問題とパーティクルの発生が
多いという問題とを有している。このため、半導体デバ
イスの歩留りが低下する事態を招いていた。

【０００９】本発明は、前記従来の問題を一挙に解決
し、生産性の低下を招くことなく、成膜される半導体薄
膜の膜厚の均一化とパーティクルの低減とを実現できる
ようにすることを目的とする。

【００１０】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体基板上のポリシリコン膜の成膜
と、反応室の内部に設けられたサセプタに対する不要生
成物のエッチング除去とを１枚の半導体基板ごとに繰り
返し、さらに、所定枚数のポリシリコン膜を成膜した後
に、反応室の壁面の不要生成物のエッチング除去を行な
うものである。

【００１１】具体的に請求項１の発明が講じた解決手段
は、枚葉式により半導体基板にポリシリコン膜を成膜す
る半導体成膜方法を対象とし、反応室の内部に設けられ
たサセプタの基板保持面に保持された半導体基板にポリ
シリコン膜を成膜するポリシリコン膜成膜工程と、前記
ポリシリコン膜成膜工程の後に、エッチングにより前記
サセプタに付着した反応生成物を除去する第１のエッチ
ング除去工程と、エッチングにより前記反応室の壁面に
付着した反応生成物を除去する第２のエッチング除去工
程とを備えている構成とするものである。

【００１２】請求項１の構成により、１枚の半導体基板
にポリシリコン膜を成膜するたびごとに、第１のエッチ
ング除去工程において、反応室内部に設けられたサセプ
タに付着する反応生成物をエッチング除去するため、サ
セプタの熱輻射により半導体基板の温度を測定するパイ
ロメータの基板温度の読み取り誤差が低減される。ま
た、所定枚数のポリシリコン膜を成膜した後に、第２の
エッチング除去工程において、さらに、反応室の壁面全
体に付着した反応生成物のエッチング除去を行なうた
め、ポリシリコン膜成膜ごとに行なうエッチング除去に
必要な時間を短縮できる。

【００１３】請求項２の発明は、請求項１の構成に、前
記ポリシリコン膜成膜工程は、減圧ＣＶＤ法を用いてポ
リシリコン膜を成膜する工程を含み、前記第２のエッチ
ング除去工程の所要時間は、前記反応室の真空度を保持
するためのロードロック室の真空引き時間よりも短い構
成を付加するものである。

【００１４】請求項３の発明は、請求項１の構成に、前
記ポリシリコン膜成膜工程は、減圧ＣＶＤ法を用いてポ
リシリコン膜を成膜する工程を含み、前記第２のエッチ
ング除去工程の所要時間は、前記反応室の真空度を保持
するためのロードロック室の大気開放時間よりも短い構
成を付加するものである。

【００１５】

【発明の実施の形態】本発明の一実施形態を図面を参照
しながら説明する。

【００１６】図１は本発明の一実施形態に係る半導体成
膜方法を実現するための枚葉式ポリシリコン成膜装置に
おける反応室を示す概略構成図である。図１に示すよう
に、石英よりなるアッパードーム１０ａとロアードーム
１０ｂとからなる反応室１０の内部には、ＳｉＣコート
されたカーボンよりなるサセプタ１１ａが設けられてい
る。サセプタ１１ａの基板保持面の周縁部には、ＳｉＣ
コートされたカーボンよりなり高さが３ｍｍのサセプタ
ピン１１ｂが設けられ、半導体基板２０は該サセプタピ
ン１１ｂを介してサセプタ１１ａに保持される。サセプ
タ１１ａの基板保持面の裏面には、基板保持面の中心で
且つ該基板保持面に対して垂直に回転軸１１ｃが設けら
れており、該回転軸１１ｃが回転することにより、サセ
プタ１１ａの基板保持面は回転軸１１ｃに対して垂直な
面内で回転することができる。

【００１７】反応室１０の周囲には、サセプタ１１ａ及
び該サセプタ１１ａに保持されている半導体基板２０を
所定の温度に保温するランプ１２，１２，…が設けられ
ている。

【００１８】ロアードーム１０ｂを介してサセプタ１１
ａの裏面を臨む位置には、サセプタ１１ａの輻射率（エ
ミシビティ）を測定するパイロメータ１３が設けられて
おり、測定された輻射率に応じてランプ１２の出力が制
御される。

【００１９】ジクロロシラン（ＳｉＨ₂ Ｃｌ₂ ）、モノ
シラン（ＳｉＨ₄ ）、フォスフィン（ＰＨ₃ ）又は塩化
水素（ＨＣｌ）等のガスは、図１の左方向から反応室１
０の内部に導入され、右方向に排気される。半導体基板
２０及びサセプタ１１ａは回転速度が８ｒｐｍで回転さ
れることにより、ポリシリコン膜の膜厚の面内均一性を
向上させている。

【００２０】図２は本発明の一実施形態に係る半導体成
膜方法を示すフローチャートである。図１に示すよう
に、まず、反応室初期エッチング除去工程ＳＴ１におい
て、反応室１０の壁面及びサセプタ１１ａに付着した反
応生成物に対して、塩化水素（ＨＣｌ）を用いて温度が
約１１５０℃で５０秒間のエッチングを行なうことによ
り該反応生成物を除去する。

【００２１】次に、ポリシリコン膜成膜工程ＳＴ２ａに
おいて、サセプタ１１ａのサセプタピン１１ｂに所定の
半導体基板２０を保持した後、温度を６６０℃に設定
し、モノシラン（ＳｉＨ₄ ）及びフォスフィン（ＰＨ
₃ ）を反応室１０に導入して該半導体基板２０の主面上
に膜厚が１５０ｎｍのポリシリコン膜を成膜する。

【００２２】ポリシリコン膜を成膜した後、第１のエッ
チング除去工程としてのサセプタエッチング除去工程Ｓ
Ｔ２ｂにおいて、塩化水素（ＨＣｌ）を用いて温度が約
１１５０℃で５０秒間のエッチングを行なうことによ
り、サセプタ１１ａに付着した反応生成物を除去する。
ここでは、ポリシリコン膜成膜工程ＳＴ２ａ及びサセプ
タエッチング除去工程ＳＴ２ｂを５０回繰り返すことに
より１サイクルとする。なお、反応室１０の内壁面に付
着した反応生成物も同時に除去されることは自明であ
る。

【００２３】次に、第２のエッチング除去工程としての
反応室内壁面エッチング除去工程ＳＴ３において、１サ
イクル分の半導体基板２０を処理した後、反応室１０の
内壁面全体に対して、塩化水素（ＨＣｌ）を用いて温度
が約１１５０℃で５００秒間のエッチングを行なうこと
により、反応室１０の壁面に付着した反応生成物を除去
する。なお、サセプタ１１ａに付着した反応生成物も同
時に除去されることは自明である。

【００２４】本実施形態は以下に述べるような特徴を有
しており、従来のポリシリコン膜の成膜方法による成膜
結果のデータと比較しながら、その効果を順次説明す
る。

【００２５】まず、図３は本実施形態に係るポリシリコ
ン膜の成膜方法を用いて得られる膜厚再現性を表わすグ
ラフであり、図８は従来のポリシリコン膜の成膜方法を
用いて得られる膜厚再現性を表わすグラフである。ここ
で、横軸はウエハ枚数を示し縦軸は膜厚を示す。

【００２６】図８は反応室の内部に設けられたサセプタ
に対してポリシリコン膜のコーティングを行なった後
の、１／４サイクルに相当する５０枚分の従来の膜厚デ
ータを表わしている。図８に示すように、成膜開始から
５枚程度まではポリシリコン膜の膜厚が上昇し、その
後、徐々に膜厚が減少している。５０枚の半導体基板間
のバラツキは、±４．４７％と大きく、ポリシリコン膜
の膜厚が安定していないことが分かる。開始直後のポリ
シリコン膜の膜厚上昇は、サセプタ裏面に成膜されるポ
リシリコン膜の膜厚がまだ小さく、パイロメータによる
読み取り値が安定していないためであると推測される。
また、その後、ポリシリコン膜厚が徐々に減少するの
は、サセプタ裏面にポリシリコン膜が徐々に成膜されて
サセプタ裏面からの熱輻射が減少し、その結果、半導体
基板表面の温度が低下するためであると推測される。

【００２７】従来の方法のように、２００枚の半導体基
板に連続してポリシリコン膜を成膜した後、反応室の内
壁面等に付着する反応生成物を除去する方法では、反応
室の内部のサセプタに付着するポリシリコン膜が時間と
共に徐々に変化するため、ポリシリコン膜の膜厚の安定
化を図ることは困難である。

【００２８】一方、図３に示すように、本実施形態に係
る成膜方法により得られる１サイクル分の５０枚の膜厚
データによると、５０枚の半導体基板間のバラツキは±
０．４５％であって、非常に安定している。サセプタエ
ッチング除去工程ＳＴ２ｂにおいて、１枚の半導体基板
上にポリシリコン膜を成膜する度ごとに、エッチングを
行なうため、反応室内部のサセプタに付着するポリシリ
コン膜が除去されて、ポリシリコン膜の膜厚が安定する
と考えられる。

【００２９】次に、図４は本実施形態に係るポリシリコ
ン膜の成膜方法を用いた場合のパーティクル発生数を表
わすグラフであり、図９は従来のポリシリコン膜の成膜
方法を用いた場合のパーティクル発生数を表わすグラフ
である。ここで、横軸はウエハ枚数を示し縦軸はパーテ
ィクル発生数を示す。

【００３０】図９は従来の３サイクル分（＝半導体基板
６００枚分）のパーティクル発生数を示し、ウエハＮ
Ｏ．０は反応室の内壁面の反応生成物のエッチング除去
及びポリシリコン・コ−ティングの直後を示し、ウエハ
ＮＯ．１，５１，１０１，１５１は反応室壁面の該エッ
チング除去及び該ポリシリコン・コーティング後に処理
された半導体基板の枚数を示す。図９に示すように、反
応室内部のサセプタに対するポリシリコン・コーティン
グの後に、特に多くのパーティクルが発生していること
が分かる。反応室の内部に残留したジクロロシラン（Ｓ
ｉＨ₂ Ｃｌ₂ ）が半導体基板表面に吸着し、ポリシリコ
ン膜の異常成長を引き起こしているためであると推測さ
れる。ジクロロシラン（ＳｉＨ₂ Ｃｌ₂ ）を用いず、モ
ノシラン（ＳｉＨ₄ ）及びフォスフィン（ＰＨ₃ ）だけ
を用いて、サセプタのポリシリコン・コーティングを行
なう方法も考えられるが、該ポリシリコン・コーティン
グに必要な時間が非常に長くなり、生産性が低下すると
いう問題が生じる。

【００３１】一方、図４は本実施形態に係る成膜方法の
１２サイクル分（＝半導体基板６００枚分）のパーティ
クル発生数を示す。１２サイクルは、従来の方法の３サ
イクル分に当たる。図４において、ウエハＮＯ．０は反
応室壁面の反応生成物のエッチング除去の直後を示し、
ウエハＮＯ．１は反応室壁面の該エッチング除去の直後
に処理された半導体基板の枚数を示す。図４に示すよう
に、パーティクル発生数が非常に少なく、成膜された膜
質が安定していることが分かる。また、膜厚の安定化を
図るための、従来行なわれているサセプタへのポリシリ
コン・コーティングが不要となり、パーティクル発生の
要因であるジクロロシラン（ＳｉＨ₂ Ｃｌ₂ ）ガスを用
いないため、パーティクル発生数が減少すると考えられ
る。

【００３２】以下、本実施形態に係るポリシリコン膜の
成膜方法における動作タイミングを説明する。

【００３３】図５は本実施形態に係るポリシリコン膜の
成膜方法と半導体基板の流れとの関係を示すチャート図
である。図５に示すように、１サイクル分の５０枚の半
導体基板にポリシリコン膜を成膜し終わった後、工程Ｓ
Ｔ３に示すように、反応室の内壁面等にエッチング除去
を５００秒間行なっているが、工程ＳＴ１０に示す、反
応室の真空度を保持するためのロードロック室（＝真空
予備室）の６００秒間の大気解放と同時期に行なわれる
ため、工程ＳＴ３に起因するスループットの低下は全く
生じないことが分かる。

【００３４】むしろ、１サイクル分の半導体基板にポリ
シリコン膜を成膜した後、工程ＳＴ３に示す反応室内壁
面のエッチング除去を行なうため、工程ＳＴ２ｂに示
す、スループットを決定する要因となるサセプタに対す
るエッチング除去を必要最低限の時間で行なうことがで
きる。

【００３５】すなわち、工程ＳＴ２ｂに示す、１枚の半
導体基板を処理するごとに行なわれるエッチング除去の
みで反応室壁面の全体にわたるエッチング除去を行な
い、工程ＳＴ３を全く行なわないとすると、工程ＳＴ２
ｂの所要時間は９３秒となる。従って、本実施形態のよ
うに、１サイクル分のポリシリコン膜を成膜した後にも
工程ＳＴ３に示す反応室壁面全体に対するエッチング除
去を併用する場合には、工程ＳＴ２ｂの所要時間を５０
秒にまで短縮することができる。

【００３６】図６に示すように、従来の成膜方法を用い
て得られる成膜のスループットと本実施形態に係る成膜
方法を用いて得られる成膜のスループットとの比較を行
なうと、従来の成膜方法によるスループットは１１．５
枚／ｈｒであり、本実施形態を用いた場合のスループッ
トは１２．７枚／ｈｒである。従って、本実施形態の方
が成膜のスループットが向上することが分かる。

【００３７】なお、本実施形態においては、５０枚の半
導体基板にポリシリコン膜を成膜した後に、図５の工程
ＳＴ３に示す反応室内壁面に対するエッチング除去を行
なうようにしているが、これに限らず、１／２サイクル
である２５枚の半導体基板にポリシリコン膜を成膜した
後に、反応室内壁面のエッチング除去を行なっても、同
様の効果を得られることは明らかである。

【００３８】また、工程ＳＴ１０に示すロードロック室
の大気開放中に、工程ＳＴ３に示す反応室内壁面に対す
るエッチング除去を行なっているが、これに限らず、工
程ＳＴ５に示すロードロック室の真空引き中に実施して
も、同様の効果を得られる。

【００３９】また、工程ＳＴ１０に示すロードロック室
の大気開放中にのみ、工程ＳＴ３に示す反応室内壁面に
対するエッチング除去を行なっているが、工程ＳＴ５に
示すロードロック室の真空引き中と工程ＳＴ１０に示す
大気開放中とに分割して行なっても同様の効果を得られ
る。

【００４０】また、工程ＳＴ３に示す反応室内壁面に対
するエッチング除去を５００秒間で１回の割合で行なっ
ているが、これに限らず、数回に分割して行なっても同
様の効果を得られることは明らかである。

【００４１】また、反応室内壁面における反応生成物に
対するエッチング除去用のガスとして、塩化水素（ＨＣ
Ｌ）を用いたが、これに限らず、三フッ化塩素（ＣｌＦ
₃ ）等のエッチングガスを用いても、同様の効果を得ら
れることはいうまでもない。

【００４２】

【発明の効果】請求項１の発明に係る半導体成膜方法に
よると、１枚の半導体基板にポリシリコン膜を成膜する
たびごとに、その後の第１のエッチング除去工程におい
て、反応室の内部に設けられたサセプタに付着する反応
生成物をエッチング除去するため、サセプタの熱輻射に
より半導体基板の温度を測定するパイロメータの基板温
度の読み取り誤差が低減される。その結果、半導体基板
の温度が安定するため、ポリシリコン膜厚の均一化を図
ることができる。これにより、従来、ポリシリコン膜厚
の膜厚を安定させるために必要であった反応室壁面のポ
リシリコンのコーティングが不要となるため、ジクロロ
シランに起因するパーティクルの発生を抑制できる。そ
の結果、成膜の膜質が向上するので、半導体デバイスの
歩留りが向上する。

【００４３】さらに、所定枚数のポリシリコン膜を成膜
した後に、第２のエッチング除去工程において、反応室
の壁面に付着した反応生成物のエッチング除去を行なう
ため、ポリシリコン膜の成膜ごとに行なうエッチング除
去に必要な時間を短縮することができるので、生産性の
低下を招くことはない。

【００４４】請求項２の発明に係る半導体成膜方法によ
ると、減圧ＣＶＤ法を用いてポリシリコン膜の成膜を行
なう場合に、第２のエッチング除去工程の所要時間は、
ロードロック室の真空引き時間よりも短いため、該反応
室エッチング除去工程を行なってもスループットが低下
しない。

【００４５】請求項３の発明に係る半導体成膜方法によ
ると、減圧ＣＶＤ法を用いてポリシリコン膜の成膜を行
なう場合に、第２のエッチング除去工程の所要時間は、
ロードロック室の大気開放時間よりも短いため、該反応
室エッチング除去工程を行なってもスループットが低下
しない。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る半導体成膜方法を実
現するための枚葉式ポリシリコン成膜装置における反応
室を示す概略構成図である。

【図２】本発明の一実施形態に係る半導体成膜方法を示
すフローチャートである。

【図３】本発明の一実施形態に係る半導体成膜方法を用
いた場合の膜厚再現性を表わすグラフである。

【図４】本発明の一実施形態に係る半導体成膜方法を用
いた場合のパーティクル発生数を表わすグラフである。

【図５】本発明の一実施形態に係る半導体成膜方法と半
導体基板の流れとの関係を示すチャート図である。

【図６】本実施形態に係る半導体成膜方法を用いた場合
の成膜のスループットと従来の成膜方法を用いた場合の
成膜のスループットとを示す図である。

【図７】従来の半導体成膜方法を示すフローチャートで
ある。

【図８】従来の半導体成膜方法を用いた場合の膜厚再現
性を表わすグラフである。

【図９】従来の半導体成膜方法を用いた場合のパーティ
クル発生数を表わすグラフである。

【符号の説明】

１０反応室１０ａアッパードーム１０ｂロアードーム１１ａサセプタ１１ｂサセプタピン１１ｃ回転軸１２ランプ１３パイロメータ２０半導体基板ＳＴ１反応室初期エッチング除去工程ＳＴ２ａポリシリコン膜成膜工程ＳＴ２ｂサセプタエッチング除去工程ＳＴ３反応室内壁面エッチング除去工程ＳＴ５ロードロック室真空引き工程ＳＴ１０ロードロック室大気解放工程

Claims

【特許請求の範囲】

【請求項１】枚葉式により半導体基板にポリシリコン
膜を成膜する半導体成膜方法であって、反応室の内部に設けられたサセプタの基板保持面に保持
された半導体基板にポリシリコン膜を成膜するポリシリ
コン膜成膜工程と、前記ポリシリコン膜成膜工程の後に、エッチングにより
前記サセプタに付着した反応生成物を除去する第１のエ
ッチング除去工程と、エッチングにより前記反応室の壁面に付着した反応生成
物を除去する第２のエッチング除去工程とを備えている
ことを特徴とする半導体成膜方法。
【請求項２】前記ポリシリコン膜成膜工程は、減圧Ｃ
ＶＤ法を用いてポリシリコン膜を成膜する工程を含み、前記第２のエッチング除去工程の所要時間は、前記反応
室の真空度を保持するためのロードロック室の真空引き
時間よりも短いことを特徴とする請求項１に記載の半導
体成膜方法。
【請求項３】前記ポリシリコン膜成膜工程は、減圧Ｃ
ＶＤ法を用いてポリシリコン膜を成膜する工程を含み、前記第２のエッチング除去工程の所要時間は、前記反応
室の真空度を保持するためのロードロック室の大気開放
時間よりも短いことを特徴とする請求項１に記載の半導
体成膜方法。