JPH10270519A - 半導体装置の評価方法 - Google Patents
半導体装置の評価方法Info
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- JPH10270519A JPH10270519A JP7001497A JP7001497A JPH10270519A JP H10270519 A JPH10270519 A JP H10270519A JP 7001497 A JP7001497 A JP 7001497A JP 7001497 A JP7001497 A JP 7001497A JP H10270519 A JPH10270519 A JP H10270519A
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Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の絶縁膜のダメージの程度を容易
に短時間で評価することができ、その精度が優れた半導
体装置の評価方法を提供する。 【解決手段】 基板と、基板上に形成された絶縁膜と、
絶縁膜の上に形成された電極とを有するＭＯＳキャパシ
タに対して、ＬＳＩの製造工程としてのプラズマ処理を
施す。次に、プラズマ処理が終了したＭＯＳキャパシタ
のＩＶ（電流−電圧）特性を測定する。そして、ＭＯＳ
キャパシタのＦＮトンネル電流が発生する電圧よりも低
い電圧をこのＭＯＳキャパシタに印加し、その電極から
基板に流れるリーク電流を測定する。このリーク電流の
大きさは、プラズマ処理により絶縁膜が受けたダメージ
の程度に比例するので、そのダメージの程度を評価する
ことができる。そして、この結果により、半導体装置を
プラズマ処理した場合の絶縁破壊ダメージの程度を評価
する。
に短時間で評価することができ、その精度が優れた半導
体装置の評価方法を提供する。 【解決手段】 基板と、基板上に形成された絶縁膜と、
絶縁膜の上に形成された電極とを有するＭＯＳキャパシ
タに対して、ＬＳＩの製造工程としてのプラズマ処理を
施す。次に、プラズマ処理が終了したＭＯＳキャパシタ
のＩＶ（電流−電圧）特性を測定する。そして、ＭＯＳ
キャパシタのＦＮトンネル電流が発生する電圧よりも低
い電圧をこのＭＯＳキャパシタに印加し、その電極から
基板に流れるリーク電流を測定する。このリーク電流の
大きさは、プラズマ処理により絶縁膜が受けたダメージ
の程度に比例するので、そのダメージの程度を評価する
ことができる。そして、この結果により、半導体装置を
プラズマ処理した場合の絶縁破壊ダメージの程度を評価
する。
Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩ等の半導体装
置を製造する際のプラズマ処理中において発生する絶縁
膜（シリコン酸化膜）のダメージを評価する方法に関
し、特に、短時間で、連続したダメージの大小を容易に
評価することができる半導体装置の評価方法に関する。
置を製造する際のプラズマ処理中において発生する絶縁
膜（シリコン酸化膜）のダメージを評価する方法に関
し、特に、短時間で、連続したダメージの大小を容易に
評価することができる半導体装置の評価方法に関する。
【０００２】
【従来の技術】近時、ＬＳＩのエッチング工程、レジス
ト除去工程及びイオン注入工程等のプラズマ処理におい
て、チャージアップ現象によって絶縁膜（シリコン酸化
膜：ＳｉＯ2）が破壊したり、ダメージを受けたりする
ことが問題となっている。
ト除去工程及びイオン注入工程等のプラズマ処理におい
て、チャージアップ現象によって絶縁膜（シリコン酸化
膜：ＳｉＯ2）が破壊したり、ダメージを受けたりする
ことが問題となっている。
【０００３】図７（ａ）はプラズマ処理中における基板
表面のプラズマ電位の分布を示すグラフ図と、このプラ
ズマ処理により発生する基板中の電流の流れを示す模式
図であり、（ｂ）は基板の一部を拡大して示す断面図で
ある。図７（ａ）に示すように、シリコン基板２２に種
々のプラズマ処理を施す場合、先ず、基板２２を基体２
１の上に配置し、これをプラズマ処理装置のチャンバ１
５内に設けられた支持台１６の上に配置する。なお、支
持台１６は接地されており、基体２１はシリコン基板２
２にＲＦバイアス電圧を印加するための電源１７に接続
されている。従って、電源１７によって基体２１にＲＦ
バイアス電圧を印加すると、シリコン基板２２にもＲＦ
バイアス電圧が印加される。
表面のプラズマ電位の分布を示すグラフ図と、このプラ
ズマ処理により発生する基板中の電流の流れを示す模式
図であり、（ｂ）は基板の一部を拡大して示す断面図で
ある。図７（ａ）に示すように、シリコン基板２２に種
々のプラズマ処理を施す場合、先ず、基板２２を基体２
１の上に配置し、これをプラズマ処理装置のチャンバ１
５内に設けられた支持台１６の上に配置する。なお、支
持台１６は接地されており、基体２１はシリコン基板２
２にＲＦバイアス電圧を印加するための電源１７に接続
されている。従って、電源１７によって基体２１にＲＦ
バイアス電圧を印加すると、シリコン基板２２にもＲＦ
バイアス電圧が印加される。
【０００４】図７（ｂ）に示すように、シリコン基板２
２には、例えば、その上にゲート絶縁膜２３が形成され
ており、このゲート絶縁膜２３の上には、複数の上部電
極２４が形成されている。なお、ゲート絶縁膜２３は上
部電極２４の下方において、他の部分よりも薄い膜厚で
形成されている。
２には、例えば、その上にゲート絶縁膜２３が形成され
ており、このゲート絶縁膜２３の上には、複数の上部電
極２４が形成されている。なお、ゲート絶縁膜２３は上
部電極２４の下方において、他の部分よりも薄い膜厚で
形成されている。
【０００５】このように構成された基板２２に対してプ
ラズマ処理を施すと、図７（ａ）のグラフ図に示すよう
に、基板２２の表面のプラズマ電位が不均一になる。こ
れにより、電荷が電極２４からシリコン基板２２の内部
を伝わり、プラズマ電位の高い場所から低い場所に移動
する。その結果、矢印２５に示す方向に、上部電極２４
から、その下方の薄いゲート絶縁膜２３を通じて基板２
２に電流が流れて、チャージアップダメージが発生す
る。
ラズマ処理を施すと、図７（ａ）のグラフ図に示すよう
に、基板２２の表面のプラズマ電位が不均一になる。こ
れにより、電荷が電極２４からシリコン基板２２の内部
を伝わり、プラズマ電位の高い場所から低い場所に移動
する。その結果、矢印２５に示す方向に、上部電極２４
から、その下方の薄いゲート絶縁膜２３を通じて基板２
２に電流が流れて、チャージアップダメージが発生す
る。
【０００６】このような絶縁膜のダメージを評価する方
法として、ＭＯＳ（Metal-Oxide-Semiconductor）キャ
パシタ構造を有するデバイスの電流−電圧特性を測定す
る方法（ＩＶ測定法）がある（Hyungcheol Shinら、「M
odeling Oxide Thickness Dependence of Charging Dam
age by Plasma Processing」IEEE ELECTRON DEVICE LET
TERS, VOL.14, NO.11, (1993), pp.509-511、水谷ら、
「プラズマプロセスによるＳｉＯ2／Ｓｉの照射損
傷」、応用物理、第５９巻、第１１号 、(1990)、pp.14
96-1501）。図８は従来のＩＶ測定法において使用する
ＭＯＳキャパシタ構造を示す断面図である。半導体基板
（Semiconductor）２６の上に酸化膜（Oxide）２７が形
成されており、その上に電極（Metal）２８が選択的に
形成されることによりＭＯＳキャパシタ２９が構成され
ている。なお、酸化膜２７は、電極２８の下方におい
て、他の部分よりも薄く形成されている。
法として、ＭＯＳ（Metal-Oxide-Semiconductor）キャ
パシタ構造を有するデバイスの電流−電圧特性を測定す
る方法（ＩＶ測定法）がある（Hyungcheol Shinら、「M
odeling Oxide Thickness Dependence of Charging Dam
age by Plasma Processing」IEEE ELECTRON DEVICE LET
TERS, VOL.14, NO.11, (1993), pp.509-511、水谷ら、
「プラズマプロセスによるＳｉＯ2／Ｓｉの照射損
傷」、応用物理、第５９巻、第１１号 、(1990)、pp.14
96-1501）。図８は従来のＩＶ測定法において使用する
ＭＯＳキャパシタ構造を示す断面図である。半導体基板
（Semiconductor）２６の上に酸化膜（Oxide）２７が形
成されており、その上に電極（Metal）２８が選択的に
形成されることによりＭＯＳキャパシタ２９が構成され
ている。なお、酸化膜２７は、電極２８の下方におい
て、他の部分よりも薄く形成されている。
【０００７】このように構成されたＭＯＳキャパシタ２
９を利用するＩＶ測定法とは、ＭＯＳキャパシタ２９に
印加する電圧を徐々に増加させて、電極２８から基板２
６に流れる電流値を測定することによって絶縁膜のダメ
ージを評価する方法であり、単純な構造のデバイスを使
用して測定することができ、その測定方法が簡単であ
る。
９を利用するＩＶ測定法とは、ＭＯＳキャパシタ２９に
印加する電圧を徐々に増加させて、電極２８から基板２
６に流れる電流値を測定することによって絶縁膜のダメ
ージを評価する方法であり、単純な構造のデバイスを使
用して測定することができ、その測定方法が簡単であ
る。
【０００８】図９は縦軸に電流をとり、横軸に電圧をと
って、一般的なＩＶ特性の例を示すグラフ図である。図
９に示すように、ＭＯＳキャパシタ２９の電極２８に印
加する電圧を増加させると、リーク電流３０ａが発生す
る。このリーク電流３０ａは、ある電圧値に達するまで
は電圧値の増加に伴って若干増加する。そして、ある電
圧値を超えると、ＦＮトンネル電流３０ｂが流れ始め
る。このＦＮトンネル電流とは、絶縁膜（酸化膜２７）
に大きな電圧（電界）が印加された場合に、トンネル現
象によって電子が絶縁膜の電導帯に移動し、電流が流れ
る現象のことである。
って、一般的なＩＶ特性の例を示すグラフ図である。図
９に示すように、ＭＯＳキャパシタ２９の電極２８に印
加する電圧を増加させると、リーク電流３０ａが発生す
る。このリーク電流３０ａは、ある電圧値に達するまで
は電圧値の増加に伴って若干増加する。そして、ある電
圧値を超えると、ＦＮトンネル電流３０ｂが流れ始め
る。このＦＮトンネル電流とは、絶縁膜（酸化膜２７）
に大きな電圧（電界）が印加された場合に、トンネル現
象によって電子が絶縁膜の電導帯に移動し、電流が流れ
る現象のことである。
【０００９】その後、更にＭＯＳキャパシタ２９の電極
２８に印加する電圧を増加させると、例えば、約１２
（ＭＶ／ｃｍ）の電圧の印加によって不可逆な絶縁破壊
３０ｃが発生する。ＩＶ測定法においては、ＦＮトンネ
ル電流が流れる領域で、所定の電流値（例えば５（ｍＡ
／ｃｍ2））に達したときの電圧値（ＧＯＩ電圧）を測
定することにより、絶縁膜のダメージを評価することが
できる。
２８に印加する電圧を増加させると、例えば、約１２
（ＭＶ／ｃｍ）の電圧の印加によって不可逆な絶縁破壊
３０ｃが発生する。ＩＶ測定法においては、ＦＮトンネ
ル電流が流れる領域で、所定の電流値（例えば５（ｍＡ
／ｃｍ2））に達したときの電圧値（ＧＯＩ電圧）を測
定することにより、絶縁膜のダメージを評価することが
できる。
【００１０】他に、絶縁膜のダメージを評価する方法と
して、ＭＯＳキャパシタにの電極に定電流のストレスを
印加して、絶縁破壊に至るまでの時間（注入電荷量）を
測定する方法（ＱBD測定法）がある（K.Erigutiら、「Q
uantitative Evaluation ofGate Oxide Damage during
Plasma Processing Using Antenna-Structure Capacito
rs」、Jpn.J.Appl.Phys., Vol.33, Part 1, No.1A, (19
94), pp.83-87 ）。
して、ＭＯＳキャパシタにの電極に定電流のストレスを
印加して、絶縁破壊に至るまでの時間（注入電荷量）を
測定する方法（ＱBD測定法）がある（K.Erigutiら、「Q
uantitative Evaluation ofGate Oxide Damage during
Plasma Processing Using Antenna-Structure Capacito
rs」、Jpn.J.Appl.Phys., Vol.33, Part 1, No.1A, (19
94), pp.83-87 ）。
【００１１】図１０は縦軸に電圧をとり、横軸に時間を
とって、プラズマ処理前のデバイスと、プラズマ処理後
のデバイスとの絶縁破壊に至るまでの時間の比較を示す
グラフ図である。図１０においては、プラズマ処理前の
デバイスが絶縁破壊するまでの時間をＴ0とし、プラズ
マ処理後のデバイスが絶縁破壊するまでの時間をＴ1と
している。ＭＯＳキャパシタに一定の電圧を印加したと
きに、電極から基板に流れる電流をＩ、破壊までの時間
をＴとすると、ＱBDはＩ×Ｔによって算出することがで
きる。
とって、プラズマ処理前のデバイスと、プラズマ処理後
のデバイスとの絶縁破壊に至るまでの時間の比較を示す
グラフ図である。図１０においては、プラズマ処理前の
デバイスが絶縁破壊するまでの時間をＴ0とし、プラズ
マ処理後のデバイスが絶縁破壊するまでの時間をＴ1と
している。ＭＯＳキャパシタに一定の電圧を印加したと
きに、電極から基板に流れる電流をＩ、破壊までの時間
をＴとすると、ＱBDはＩ×Ｔによって算出することがで
きる。
【００１２】更に、ＥＥＰＲＯＭ（Electrically Erasa
ble Programable Read-Only-Memory）又はＭＮＯＳ（Me
tal-Nitride-Oxide-Semiconductor）構造デバイスの静
電容量−電圧を測定する方法（ＣＶ測定法）も公知であ
る（K.Hashimotoら、「QUANTITATIVE EVALUATION OF CH
ARGE-UP DAMAGE BY USING CURRENT SENSITIVE MOS DIOD
ES」、Proceeding of 13th Dry Process Symposium, (1
991), pp.93-97 ）。図１１は従来のＣＶ測定法におい
て使用するＭＮＯＳ構造のデバイスを示す断面図であ
る。半導体基板（Semiconductor）３１の上に酸化膜（O
xide）３２が形成されており、その上に窒化膜３３が形
成されている。そして、この窒化膜３３の上に電極（Me
tal）３４が選択的に形成されることにより、ＭＮＯＳ
構造デバイス３５が構成されている。なお、酸化膜３２
は電極３４の下方において、他の部分よりも薄く形成さ
れている。
ble Programable Read-Only-Memory）又はＭＮＯＳ（Me
tal-Nitride-Oxide-Semiconductor）構造デバイスの静
電容量−電圧を測定する方法（ＣＶ測定法）も公知であ
る（K.Hashimotoら、「QUANTITATIVE EVALUATION OF CH
ARGE-UP DAMAGE BY USING CURRENT SENSITIVE MOS DIOD
ES」、Proceeding of 13th Dry Process Symposium, (1
991), pp.93-97 ）。図１１は従来のＣＶ測定法におい
て使用するＭＮＯＳ構造のデバイスを示す断面図であ
る。半導体基板（Semiconductor）３１の上に酸化膜（O
xide）３２が形成されており、その上に窒化膜３３が形
成されている。そして、この窒化膜３３の上に電極（Me
tal）３４が選択的に形成されることにより、ＭＮＯＳ
構造デバイス３５が構成されている。なお、酸化膜３２
は電極３４の下方において、他の部分よりも薄く形成さ
れている。
【００１３】このように構成されたＭＮＯＳ構造デバイ
ス３５を利用したＣＶ測定法は、プラズマ処理中に受け
たチャージアップ電圧を凍結して、Ｃ−Ｖ（静電容量−
電圧）を測定することにより絶縁膜のダメージを評価す
る方法である。
ス３５を利用したＣＶ測定法は、プラズマ処理中に受け
たチャージアップ電圧を凍結して、Ｃ−Ｖ（静電容量−
電圧）を測定することにより絶縁膜のダメージを評価す
る方法である。
【００１４】更にまた、このＭＮＯＳ構造デバイス等を
使用したＣＶ測定において、そのしきい値電圧のシフト
を測定する方法も使用されている（Hyungcheol Shin
ら、「Spatial Distributions of Thin Oxide Charging
in Reactive Ion Etcher and MERIE Etcher」、IEEE E
LECTRON DEVICE LETTERS, VOL.14, NO.2, (1993), pp.8
8-90 ）。
使用したＣＶ測定において、そのしきい値電圧のシフト
を測定する方法も使用されている（Hyungcheol Shin
ら、「Spatial Distributions of Thin Oxide Charging
in Reactive Ion Etcher and MERIE Etcher」、IEEE E
LECTRON DEVICE LETTERS, VOL.14, NO.2, (1993), pp.8
8-90 ）。
【００１５】
【発明が解決しようとする課題】しかしながら、上述の
絶縁膜のダメージを測定する方法には、以下に示す問題
点がある。例えば、一般的にＦＮトンネル領域における
ＩＶ特性は、プラズマダメージの初期には殆ど変化せ
ず、ダメージの最終段階で急激に変化して絶縁破壊に至
る。この場合、測定されるＧＯＩ電圧は健常値又は零付
近（絶縁破壊の状態）の値となり、中間の値を示すこと
がない。従って、ＩＶ測定法においては、絶縁膜のダメ
ージの大きさはGoodとNo-Goodとの２段階のみで判断す
ることになり、中間のダメージ及びダメージの連続的な
大小関係を評価することは困難である。
絶縁膜のダメージを測定する方法には、以下に示す問題
点がある。例えば、一般的にＦＮトンネル領域における
ＩＶ特性は、プラズマダメージの初期には殆ど変化せ
ず、ダメージの最終段階で急激に変化して絶縁破壊に至
る。この場合、測定されるＧＯＩ電圧は健常値又は零付
近（絶縁破壊の状態）の値となり、中間の値を示すこと
がない。従って、ＩＶ測定法においては、絶縁膜のダメ
ージの大きさはGoodとNo-Goodとの２段階のみで判断す
ることになり、中間のダメージ及びダメージの連続的な
大小関係を評価することは困難である。
【００１６】また、ＱBD測定法においては、各デバイス
のＱBD値には統計的な分布があるので、各デバイスの絶
縁膜におけるダメージの大小を直接評価することは困難
である。更に、評価精度を向上させるためには、測定す
るために必要な時間が著しく長くなるという問題点があ
る。
のＱBD値には統計的な分布があるので、各デバイスの絶
縁膜におけるダメージの大小を直接評価することは困難
である。更に、評価精度を向上させるためには、測定す
るために必要な時間が著しく長くなるという問題点があ
る。
【００１７】更にまた、ＣＶ測定法においては、トラン
ジスタ等の実際の半導体装置に形成されたデバイスが受
けるダメージは、注入された電荷量に依存するので、Ｃ
Ｖ測定の結果と、実際の半導体装置に形成されたデバイ
スが受けるダメージとを直接対比させることができな
い。即ち、例えばプラズマ照射時間の長さと、絶縁膜の
ダメージの大きさとを対比させて評価することができな
い。更に、このＣＶ測定法では、デバイスはプラズマ処
理中に印加された最大のチャージアップ電圧を記憶する
ことになるので、プラズマが時間によって変化する場合
等には、正確に絶縁膜のダメージを評価することはでき
ない。
ジスタ等の実際の半導体装置に形成されたデバイスが受
けるダメージは、注入された電荷量に依存するので、Ｃ
Ｖ測定の結果と、実際の半導体装置に形成されたデバイ
スが受けるダメージとを直接対比させることができな
い。即ち、例えばプラズマ照射時間の長さと、絶縁膜の
ダメージの大きさとを対比させて評価することができな
い。更に、このＣＶ測定法では、デバイスはプラズマ処
理中に印加された最大のチャージアップ電圧を記憶する
ことになるので、プラズマが時間によって変化する場合
等には、正確に絶縁膜のダメージを評価することはでき
ない。
【００１８】本発明はかかる問題点に鑑みてなされたも
のであって、半導体装置の絶縁膜のダメージの程度を容
易に短時間で評価することができ、その評価精度が優れ
た半導体装置の評価方法を提供することを目的とする。
のであって、半導体装置の絶縁膜のダメージの程度を容
易に短時間で評価することができ、その評価精度が優れ
た半導体装置の評価方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明に係る半導体装置
の評価方法は、半導体基板と、この半導体基板の上に形
成された絶縁膜と、この絶縁膜の上に形成された電極と
を有するＭＯＳキャパシタをプラズマ処理した後、前記
ＭＯＳキャパシタの電流−電圧特性におけるＦＮトンネ
ル電流が生じる電圧よりも低い電圧を前記ＭＯＳキャパ
シタに与えて発生するリーク電流を測定し、半導体装置
をプラズマ処理した場合の前記半導体装置の絶縁破壊ダ
メージの程度を前記ＭＯＳキャパシタのリーク電流によ
り評価することを特徴とする。
の評価方法は、半導体基板と、この半導体基板の上に形
成された絶縁膜と、この絶縁膜の上に形成された電極と
を有するＭＯＳキャパシタをプラズマ処理した後、前記
ＭＯＳキャパシタの電流−電圧特性におけるＦＮトンネ
ル電流が生じる電圧よりも低い電圧を前記ＭＯＳキャパ
シタに与えて発生するリーク電流を測定し、半導体装置
をプラズマ処理した場合の前記半導体装置の絶縁破壊ダ
メージの程度を前記ＭＯＳキャパシタのリーク電流によ
り評価することを特徴とする。
【００２０】本発明においては、ＭＯＳキャパシタの電
流−電圧特性において、ＦＮトンネル電流が生じる電圧
よりも低い電圧をＭＯＳキャパシタに与えて、そのとき
に発生するリーク電流を測定する。本発明における電圧
測定領域のリーク電流の大きさは、ＭＯＳキャパシタの
絶縁膜が受けたダメージの大きさに依存すると共に、ダ
メージの大小によって連続的に変化するものである。従
って、これにより、ＭＯＳキャパシタの絶縁膜のダメー
ジの程度を高精度に評価することができる。そして、半
導体装置をプラズマ処理した場合のこの半導体装置の絶
縁破壊ダメージの程度をリーク電流の値によって評価す
ることができる。
流−電圧特性において、ＦＮトンネル電流が生じる電圧
よりも低い電圧をＭＯＳキャパシタに与えて、そのとき
に発生するリーク電流を測定する。本発明における電圧
測定領域のリーク電流の大きさは、ＭＯＳキャパシタの
絶縁膜が受けたダメージの大きさに依存すると共に、ダ
メージの大小によって連続的に変化するものである。従
って、これにより、ＭＯＳキャパシタの絶縁膜のダメー
ジの程度を高精度に評価することができる。そして、半
導体装置をプラズマ処理した場合のこの半導体装置の絶
縁破壊ダメージの程度をリーク電流の値によって評価す
ることができる。
【００２１】また、本発明においては、ＭＯＳキャパシ
タの電流−電圧特性を利用するので、単純な構造のデバ
イスにより、簡単に半導体装置を評価することができ、
その測定時間は、従来の測定法と比較して著しく短縮す
ることができる。
タの電流−電圧特性を利用するので、単純な構造のデバ
イスにより、簡単に半導体装置を評価することができ、
その測定時間は、従来の測定法と比較して著しく短縮す
ることができる。
【００２２】前記ＭＯＳキャパシタは、前記絶縁膜の膜
厚が１０乃至３００Åであり、前記電極が前記絶縁膜の
面積の１乃至１００００００倍の面積を有するものであ
って、前記リーク電流を測定する電圧は、前記ＭＯＳキ
ャパシタの絶縁破壊電圧の５乃至７０％の電圧であるこ
とが好ましい。
厚が１０乃至３００Åであり、前記電極が前記絶縁膜の
面積の１乃至１００００００倍の面積を有するものであ
って、前記リーク電流を測定する電圧は、前記ＭＯＳキ
ャパシタの絶縁破壊電圧の５乃至７０％の電圧であるこ
とが好ましい。
【００２３】一般的に使用される半導体装置の絶縁膜
は、通常１０乃至３００Åの膜厚を有するので、本発明
においては、評価する対象となる半導体装置の絶縁膜の
膜厚と同様の膜厚を有するＭＯＳキャパシタを使用する
ことが好ましい。また、絶縁膜の面積に対する電極の面
積比（アンテナ比）についても、通常の半導体装置のア
ンテナ比に対応させて、本発明においてはＭＯＳキャパ
シタのアンテナ比を１乃至１００００００倍とすること
が好ましい。
は、通常１０乃至３００Åの膜厚を有するので、本発明
においては、評価する対象となる半導体装置の絶縁膜の
膜厚と同様の膜厚を有するＭＯＳキャパシタを使用する
ことが好ましい。また、絶縁膜の面積に対する電極の面
積比（アンテナ比）についても、通常の半導体装置のア
ンテナ比に対応させて、本発明においてはＭＯＳキャパ
シタのアンテナ比を１乃至１００００００倍とすること
が好ましい。
【００２４】更に、リーク電流を測定する電圧が、ＭＯ
Ｓキャパシタの絶縁破壊電圧の５％未満であると、絶縁
膜が受けたダメージの程度を高精度に評価することが困
難になる。一方、測定電圧がＭＯＳキャパシタの絶縁破
壊電圧の７０％を超えると、ＦＮトンネル電流が発生し
始めるので、測定電圧におけるリーク電流値が接近し、
絶縁膜のダメージの程度を高精度に評価することが困難
になる。従って、本発明においては、ＭＯＳキャパシタ
の絶縁破壊電圧の５乃至７０％の電圧でリーク電流を測
定することが望ましい。
Ｓキャパシタの絶縁破壊電圧の５％未満であると、絶縁
膜が受けたダメージの程度を高精度に評価することが困
難になる。一方、測定電圧がＭＯＳキャパシタの絶縁破
壊電圧の７０％を超えると、ＦＮトンネル電流が発生し
始めるので、測定電圧におけるリーク電流値が接近し、
絶縁膜のダメージの程度を高精度に評価することが困難
になる。従って、本発明においては、ＭＯＳキャパシタ
の絶縁破壊電圧の５乃至７０％の電圧でリーク電流を測
定することが望ましい。
【００２５】なお、本発明においては、絶縁膜の絶縁破
壊ダメージの程度の評価結果により、前記プラズマ処理
の適正条件を設計することができる。
壊ダメージの程度の評価結果により、前記プラズマ処理
の適正条件を設計することができる。
【００２６】このように、プラズマ処理中のチャージア
ップ電圧を測定することにより半導体装置を評価するの
ではなく、チャージアップにより発生した絶縁膜のダメ
ージを直接評価するので、実際に使用する半導体装置が
有する絶縁膜が受けるダメージと対比することが容易と
なる。従って、このダメージの程度によって、半導体装
置にプラズマ処理を施す場合のプラズマ処理条件を適切
に設定することができる。
ップ電圧を測定することにより半導体装置を評価するの
ではなく、チャージアップにより発生した絶縁膜のダメ
ージを直接評価するので、実際に使用する半導体装置が
有する絶縁膜が受けるダメージと対比することが容易と
なる。従って、このダメージの程度によって、半導体装
置にプラズマ処理を施す場合のプラズマ処理条件を適切
に設定することができる。
【００２７】
【発明の実施の形態】以下、本発明に係る半導体装置の
評価方法について、添付の図面を参照して説明する。図
１は本実施例に係る半導体装置の評価方法において使用
するＭＯＳキャパシタ構造を示す断面図である。また、
図２（ａ）はチップが形成されたウエハを示す平面図で
あり、（ｂ）はこのチップを拡大して示す平面図であ
る。
評価方法について、添付の図面を参照して説明する。図
１は本実施例に係る半導体装置の評価方法において使用
するＭＯＳキャパシタ構造を示す断面図である。また、
図２（ａ）はチップが形成されたウエハを示す平面図で
あり、（ｂ）はこのチップを拡大して示す平面図であ
る。
【００２８】先ず、図２（ａ）に示すように、例えば、
８インチウエハ７の全面に複数のチップ６を形成し、評
価用ウエハを作製する。これらの各チップ６にはＭＯＳ
キャパシタ構造を有するデバイスが形成されている。本
実施例において使用するデバイスのＭＯＳキャパシタ構
造を以下に説明する。図１に示すように、下部電極とし
てのｐ型シリコン基板１の表面にフィールド絶縁膜２が
選択的に形成されており、これにより、素子領域が区画
されている。また、区画された素子領域の表面に、フィ
ールド絶縁膜２よりも薄い膜厚（例えば、９０Åの膜
厚）でゲート絶縁膜３が形成されている。更に、ゲート
酸化膜３の上には、ポリシリコンからなる上部電極４が
形成されている。このようにして、ＭＯＳキャパシタ構
造が構成されている。
８インチウエハ７の全面に複数のチップ６を形成し、評
価用ウエハを作製する。これらの各チップ６にはＭＯＳ
キャパシタ構造を有するデバイスが形成されている。本
実施例において使用するデバイスのＭＯＳキャパシタ構
造を以下に説明する。図１に示すように、下部電極とし
てのｐ型シリコン基板１の表面にフィールド絶縁膜２が
選択的に形成されており、これにより、素子領域が区画
されている。また、区画された素子領域の表面に、フィ
ールド絶縁膜２よりも薄い膜厚（例えば、９０Åの膜
厚）でゲート絶縁膜３が形成されている。更に、ゲート
酸化膜３の上には、ポリシリコンからなる上部電極４が
形成されている。このようにして、ＭＯＳキャパシタ構
造が構成されている。
【００２９】本実施例においては、図２（ｂ）に示すよ
うに、面積が異なる分離された複数の電極が形成される
ようにポリシリコン膜を加工して上部電極４を形成し、
これにより、各評価デバイスＡ、Ｂ、Ｃ、Ｄ及びＥを１
つのチップ６上に形成した。即ち、上部電極（アンテ
ナ）４の面積と、絶縁膜のゲート部分（ゲート酸化膜
３）の面積との比（アンテナ比）を変化させることによ
り、種々の条件でプラズマ処理を施したデバイスを想定
した。各評価デバイスのアンテナ比を下記表１に示す。
うに、面積が異なる分離された複数の電極が形成される
ようにポリシリコン膜を加工して上部電極４を形成し、
これにより、各評価デバイスＡ、Ｂ、Ｃ、Ｄ及びＥを１
つのチップ６上に形成した。即ち、上部電極（アンテ
ナ）４の面積と、絶縁膜のゲート部分（ゲート酸化膜
３）の面積との比（アンテナ比）を変化させることによ
り、種々の条件でプラズマ処理を施したデバイスを想定
した。各評価デバイスのアンテナ比を下記表１に示す。
【００３０】
【表１】
【００３１】次に、上記ウエハ７にＬＳＩの製造工程と
してのプラズマ処理（エッチング、レジスト除去及びイ
オン注入等）を施す。本実施例においては、ウエハ７を
プラズマエッチング装置に設置し、これを所定の条件
（ガス種、ガス圧力、高周波プラズマ電力及びバイアス
電極）でエッチング処理した。また、エッチング時間
は、上部電極４の膜厚の半分がエッチングされる時間に
設定した。
してのプラズマ処理（エッチング、レジスト除去及びイ
オン注入等）を施す。本実施例においては、ウエハ７を
プラズマエッチング装置に設置し、これを所定の条件
（ガス種、ガス圧力、高周波プラズマ電力及びバイアス
電極）でエッチング処理した。また、エッチング時間
は、上部電極４の膜厚の半分がエッチングされる時間に
設定した。
【００３２】次いで、エッチングが終了したウエハをプ
ローバ評価装置に設置し、各デバイスのＩＶ（電流−電
圧）特性を測定する。図３はウエハ７上の１つのチップ
６における各デバイスのＩＶ特性を示すグラフ図であ
る。図３中の記号は各デバイス記号を示す。また、Ｆは
プラズマ処理を施していないウエハのデバイスを示す。
プラズマ処理の条件が一定である場合、各デバイスのゲ
ート絶縁膜３が受けるチャージアップダメージの大きさ
は、アンテナ面積（アンテナ比）に比例することが公知
である。従って、本実施例においては、異なる条件でプ
ラズマ処理が施されて、異なる大きさのチャージアップ
ダメージを受けた絶縁膜のＩＶ特性を評価した結果と同
様となる。
ローバ評価装置に設置し、各デバイスのＩＶ（電流−電
圧）特性を測定する。図３はウエハ７上の１つのチップ
６における各デバイスのＩＶ特性を示すグラフ図であ
る。図３中の記号は各デバイス記号を示す。また、Ｆは
プラズマ処理を施していないウエハのデバイスを示す。
プラズマ処理の条件が一定である場合、各デバイスのゲ
ート絶縁膜３が受けるチャージアップダメージの大きさ
は、アンテナ面積（アンテナ比）に比例することが公知
である。従って、本実施例においては、異なる条件でプ
ラズマ処理が施されて、異なる大きさのチャージアップ
ダメージを受けた絶縁膜のＩＶ特性を評価した結果と同
様となる。
【００３３】図３に示すように、デバイスＡは低電圧の
印加によって大きな電流が流れている。これは、デバイ
スＡのゲート絶縁膜が、既に絶縁破壊を起こしているこ
とを示している。また、デバイスＢ乃至Ｅは絶縁破壊を
起こしていないが、ＦＮトンネル電流よりも低い電圧で
リーク電流が発生している。更に、デバイスＦはリーク
電流が発生していない。
印加によって大きな電流が流れている。これは、デバイ
スＡのゲート絶縁膜が、既に絶縁破壊を起こしているこ
とを示している。また、デバイスＢ乃至Ｅは絶縁破壊を
起こしていないが、ＦＮトンネル電流よりも低い電圧で
リーク電流が発生している。更に、デバイスＦはリーク
電流が発生していない。
【００３４】図４は縦軸にリーク電流値をとり、横軸に
アンテナ比をとって、各デバイスに発生するリーク電流
値を示すグラフ図である。即ち、図４は各デバイスのゲ
ート絶縁膜に１０Ｖの電圧を印加した場合のリーク電流
値をアンテナ比に対して示したものである。図４に示す
ように、リーク電流値はアンテナ比の大きさ、即ち、チ
ャージアップによるダメージ量に比例して大きくなって
いる。
アンテナ比をとって、各デバイスに発生するリーク電流
値を示すグラフ図である。即ち、図４は各デバイスのゲ
ート絶縁膜に１０Ｖの電圧を印加した場合のリーク電流
値をアンテナ比に対して示したものである。図４に示す
ように、リーク電流値はアンテナ比の大きさ、即ち、チ
ャージアップによるダメージ量に比例して大きくなって
いる。
【００３５】一方、ＦＮトンネル領域では、図３に示す
ように、デバイスＢ乃至Ｅは、デバイスＦと殆ど同一の
ＩＶ特性を有している。従って、ＧＯＩ電圧を測定する
ことによって絶縁膜のダメージを評価する従来の技術で
は、デバイスＢ乃至Ｅが受けたダメージの程度を評価す
ることはできず、絶縁破壊を起こしたデバイスＡ（No-g
ood）と絶縁破壊を起こしていないデバイスＢ乃至Ｆ（G
ood）との２段階で判定されるのみとなる。更に、デバ
イスＢ乃至Ｅは、絶縁膜のダメージを受けていないデバ
イスＦと同一のダメージなし（Good）と判断されるの
で、ダメージの検出精度も低い。
ように、デバイスＢ乃至Ｅは、デバイスＦと殆ど同一の
ＩＶ特性を有している。従って、ＧＯＩ電圧を測定する
ことによって絶縁膜のダメージを評価する従来の技術で
は、デバイスＢ乃至Ｅが受けたダメージの程度を評価す
ることはできず、絶縁破壊を起こしたデバイスＡ（No-g
ood）と絶縁破壊を起こしていないデバイスＢ乃至Ｆ（G
ood）との２段階で判定されるのみとなる。更に、デバ
イスＢ乃至Ｅは、絶縁膜のダメージを受けていないデバ
イスＦと同一のダメージなし（Good）と判断されるの
で、ダメージの検出精度も低い。
【００３６】本実施例においては、図４に示すように、
デバイスＢ乃至ＥとデバイスＦとの違いを明確に評価す
ることができると共に、デバイスＢ乃至Ｅの間のダメー
ジの程度も判断することができる。従って、デバイスが
受けたチャージアップダメージを、連続したダメージの
変化として高精度に評価することができる。従って、例
えば、種々の条件でＭＯＳキャパシタにプラズマ処理を
施した場合の絶縁膜のダメージの程度を評価することに
より、実際の半導体装置の製造工程におけるプラズマ処
理条件を適切に設定することができる。
デバイスＢ乃至ＥとデバイスＦとの違いを明確に評価す
ることができると共に、デバイスＢ乃至Ｅの間のダメー
ジの程度も判断することができる。従って、デバイスが
受けたチャージアップダメージを、連続したダメージの
変化として高精度に評価することができる。従って、例
えば、種々の条件でＭＯＳキャパシタにプラズマ処理を
施した場合の絶縁膜のダメージの程度を評価することに
より、実際の半導体装置の製造工程におけるプラズマ処
理条件を適切に設定することができる。
【００３７】なお、前述の如く、プラズマ処理条件が一
定であるとき、絶縁膜のダメージの程度はアンテナ比に
比例し、デバイスの構造には依存しないので、本実施例
に示すように、単純な三層構造の評価デバイスを使用し
て絶縁膜のダメージの程度を評価することができる。但
し、評価デバイスの構造は、図１に示す構造に限定され
ず、本発明においては、種々のＭＯＳキャパシタ構造を
有する評価デバイスを使用することができる。
定であるとき、絶縁膜のダメージの程度はアンテナ比に
比例し、デバイスの構造には依存しないので、本実施例
に示すように、単純な三層構造の評価デバイスを使用し
て絶縁膜のダメージの程度を評価することができる。但
し、評価デバイスの構造は、図１に示す構造に限定され
ず、本発明においては、種々のＭＯＳキャパシタ構造を
有する評価デバイスを使用することができる。
【００３８】図５及び図６は本発明に係る半導体装置の
評価方法において使用することができる評価デバイスの
構造例を示す断面図である。図５及び６に示すデバイス
において、図１と同一物には同一符号を付して、その詳
細な説明は省略する。
評価方法において使用することができる評価デバイスの
構造例を示す断面図である。図５及び６に示すデバイス
において、図１と同一物には同一符号を付して、その詳
細な説明は省略する。
【００３９】図５に示す評価デバイスは、図１に示す上
部電極４を加工する前のポリシリコン膜８の上に、フォ
トレジスト９が選択的に形成されたものである。また、
図６に示す評価デバイスは、上部電極４及びフィールド
酸化膜２を含む表面全面に層間絶縁膜１０が形成されて
おり、この層間絶縁膜１０は、ゲート絶縁膜３に整合す
る領域にコンタクトホール１０ａが設けられていて、更
に、層間絶縁膜１０の上に、コンタクトホール１０ａを
埋める金属膜１１が形成されたものである。
部電極４を加工する前のポリシリコン膜８の上に、フォ
トレジスト９が選択的に形成されたものである。また、
図６に示す評価デバイスは、上部電極４及びフィールド
酸化膜２を含む表面全面に層間絶縁膜１０が形成されて
おり、この層間絶縁膜１０は、ゲート絶縁膜３に整合す
る領域にコンタクトホール１０ａが設けられていて、更
に、層間絶縁膜１０の上に、コンタクトホール１０ａを
埋める金属膜１１が形成されたものである。
【００４０】このように構成された評価デバイスによっ
ても、図１に示す評価デバイスと同様に、絶縁膜のダメ
ージの程度を評価することができる。
ても、図１に示す評価デバイスと同様に、絶縁膜のダメ
ージの程度を評価することができる。
【００４１】また、本実施例においては、プラズマエッ
チング装置を使用してエッチング処理時におけるチャー
ジアップダメージを測定したが、本発明においては、そ
の他のプラズマ処理、例えば、レジスト除去（アッシン
グ）装置又はイオン注入装置を使用したレジスト除去時
又はイオン注入時におけるチャージアップダメージを測
定することができる。
チング装置を使用してエッチング処理時におけるチャー
ジアップダメージを測定したが、本発明においては、そ
の他のプラズマ処理、例えば、レジスト除去（アッシン
グ）装置又はイオン注入装置を使用したレジスト除去時
又はイオン注入時におけるチャージアップダメージを測
定することができる。
【００４２】更に、本実施例においては、零電圧からダ
メージを受けていないＭＯＳキャパシタが絶縁破壊する
電圧まで各デバイスに電圧を印加し、そのデバイスのＩ
Ｖ特性によって各デバイスの特性を評価した。しかし、
本発明においては、ＭＯＳキャパシタのＦＮトンネル電
流が発生する電圧よりも小さな所定の電圧、例えば１０
Ｖの電圧を印加した場合に発生するリーク電流のみを測
定してもよい。この電圧は、例えば、ＭＯＳキャパシタ
の絶縁破壊電圧の５乃至７０％の範囲で設定することが
できる。このようにすることにより、測定時間を著しく
短縮することができる。
メージを受けていないＭＯＳキャパシタが絶縁破壊する
電圧まで各デバイスに電圧を印加し、そのデバイスのＩ
Ｖ特性によって各デバイスの特性を評価した。しかし、
本発明においては、ＭＯＳキャパシタのＦＮトンネル電
流が発生する電圧よりも小さな所定の電圧、例えば１０
Ｖの電圧を印加した場合に発生するリーク電流のみを測
定してもよい。この電圧は、例えば、ＭＯＳキャパシタ
の絶縁破壊電圧の５乃至７０％の範囲で設定することが
できる。このようにすることにより、測定時間を著しく
短縮することができる。
【００４３】
【発明の効果】以上詳述したように、本発明によれば、
ＭＯＳキャパシタを使用して、このＭＯＳキャパシタの
電流−電圧特性におけるＦＮトンネル電流が生じる電圧
よりも低い電圧をＭＯＳキャパシタに印加して、発生す
るリーク電流を測定するので、ＭＯＳキャパシタの絶縁
膜のダメージの程度を高精度に評価することができ、こ
のリーク電流の値により、半導体装置をプラズマ処理し
た場合の前記半導体装置の絶縁破壊ダメージの程度を高
精度に評価することができる。また、本発明において使
用するＭＯＳキャパシタは単純な構造であるので、その
評価方法が簡単になると共に、その評価時間を著しく短
縮することができる。
ＭＯＳキャパシタを使用して、このＭＯＳキャパシタの
電流−電圧特性におけるＦＮトンネル電流が生じる電圧
よりも低い電圧をＭＯＳキャパシタに印加して、発生す
るリーク電流を測定するので、ＭＯＳキャパシタの絶縁
膜のダメージの程度を高精度に評価することができ、こ
のリーク電流の値により、半導体装置をプラズマ処理し
た場合の前記半導体装置の絶縁破壊ダメージの程度を高
精度に評価することができる。また、本発明において使
用するＭＯＳキャパシタは単純な構造であるので、その
評価方法が簡単になると共に、その評価時間を著しく短
縮することができる。
【００４４】また、ＭＯＳキャパシタの絶縁膜及びアン
テナ比を適切に設定すると共に、リーク電流を測定する
電圧を適切に選択すると、実際の半導体装置に厳密に対
比させることができると共に、ダメージの評価精度を向
上させることができる。
テナ比を適切に設定すると共に、リーク電流を測定する
電圧を適切に選択すると、実際の半導体装置に厳密に対
比させることができると共に、ダメージの評価精度を向
上させることができる。
【００４５】更に、絶縁膜の絶縁破壊ダメージの程度の
評価結果により、前記プラズマ処理の条件を選択する
と、実際の半導体装置の製造工程におけるプラズマ処理
条件を適切に設計することができる。
評価結果により、前記プラズマ処理の条件を選択する
と、実際の半導体装置の製造工程におけるプラズマ処理
条件を適切に設計することができる。
【図１】本実施例に係る半導体装置の評価方法において
使用するＭＯＳキャパシタ構造を示す断面図である。
使用するＭＯＳキャパシタ構造を示す断面図である。
【図２】（ａ）はチップが形成されたウエハを示す平面
図であり、（ｂ）はこのチップを拡大して示す平面図で
ある。
図であり、（ｂ）はこのチップを拡大して示す平面図で
ある。
【図３】ウエハ７上の１つのチップ６における各デバイ
スのＩＶ特性を示すグラフ図である。
スのＩＶ特性を示すグラフ図である。
【図４】縦軸にリーク電流値をとり、横軸にアンテナ比
をとって、各デバイスに発生するリーク電流値を示すグ
ラフ図である。
をとって、各デバイスに発生するリーク電流値を示すグ
ラフ図である。
【図５】本発明に係る半導体装置の評価方法において使
用することができる評価デバイスの構造例を示す断面図
である。
用することができる評価デバイスの構造例を示す断面図
である。
【図６】本発明に係る半導体装置の評価方法において使
用することができる評価デバイスの他の構造例を示す断
面図である。
用することができる評価デバイスの他の構造例を示す断
面図である。
【図７】（ａ）はプラズマ処理中における基板表面のプ
ラズマ電位の分布を示すグラフ図と、このプラズマ処理
により発生する基板中の電流の流れを示す模式図であ
り、（ｂ）は基板の一部を拡大して示す断面図である。
ラズマ電位の分布を示すグラフ図と、このプラズマ処理
により発生する基板中の電流の流れを示す模式図であ
り、（ｂ）は基板の一部を拡大して示す断面図である。
【図８】従来のＩＶ測定法において使用するＭＯＳキャ
パシタ構造を示す断面図である。
パシタ構造を示す断面図である。
【図９】縦軸に電流をとり、横軸に電圧をとって、一般
的なＩＶ特性の例を示すグラフ図である。
的なＩＶ特性の例を示すグラフ図である。
【図１０】縦軸に電圧をとり、横軸に時間をとって、プ
ラズマ処理前のデバイスと、プラズマ処理後のデバイス
との絶縁破壊に至るまでの時間の比較を示すグラフ図で
ある。
ラズマ処理前のデバイスと、プラズマ処理後のデバイス
との絶縁破壊に至るまでの時間の比較を示すグラフ図で
ある。
【図１１】従来のＣＶ測定法において使用するＭＮＯＳ
構造のデバイスを示す断面図である。
構造のデバイスを示す断面図である。
１、２２、２６、３１；基板 ２；フィールド絶縁膜 ３、２３；ゲート絶縁膜 ４、２４；上部電極 ６；チップ ７；ウエハ ８；ポリシリコン膜 ９；フォトレジスト １０；層間絶縁膜 １１；金属膜 ２１；基体 ２８、３４；電極 ２９；ＭＯＳキャパシタ ３０ａ；リーク電流 ３０ｂ；ＦＮトンネル電流 ３０ｃ；絶縁破壊 ３２；酸化膜 ３３；窒化膜 ３５；ＭＮＯＳ構造デバイス Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ；デバイス
Claims (3)
- 【請求項１】 半導体基板と、この半導体基板の上に形
成された絶縁膜と、この絶縁膜の上に形成された電極と
を有するＭＯＳキャパシタをプラズマ処理した後、前記
ＭＯＳキャパシタの電流−電圧特性におけるＦＮトンネ
ル電流が生じる電圧よりも低い電圧を前記ＭＯＳキャパ
シタに与えて発生するリーク電流を測定し、半導体装置
をプラズマ処理した場合の前記半導体装置の絶縁破壊ダ
メージの程度を前記ＭＯＳキャパシタのリーク電流によ
り評価することを特徴とする半導体装置の評価方法。 - 【請求項２】 前記ＭＯＳキャパシタは、前記絶縁膜の
膜厚が１０乃至３００Åであり、前記電極が前記絶縁膜
の面積の１乃至１００００００倍の面積を有するもので
あって、前記リーク電流を測定する電圧は、前記ＭＯＳ
キャパシタの絶縁破壊電圧の５乃至７０％の電圧である
ことを特徴とする請求項１に記載の半導体装置の評価方
法。 - 【請求項３】 前記絶縁膜の絶縁破壊ダメージの程度の
評価結果により、前記プラズマ処理の適正条件を設計す
ることを特徴とする請求項１又は２に記載の半導体装置
の評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07001497A JP3642146B2 (ja) | 1997-03-24 | 1997-03-24 | 半導体装置の評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07001497A JP3642146B2 (ja) | 1997-03-24 | 1997-03-24 | 半導体装置の評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270519A true JPH10270519A (ja) | 1998-10-09 |
| JP3642146B2 JP3642146B2 (ja) | 2005-04-27 |
Family
ID=13419342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07001497A Expired - Lifetime JP3642146B2 (ja) | 1997-03-24 | 1997-03-24 | 半導体装置の評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3642146B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10239869A1 (de) * | 2002-08-29 | 2004-03-18 | Infineon Technologies Ag | Verbesserung der dielektrischen Eigenschaften von Schichten aus High-k-Materialien durch Plasmabehandlung |
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