JPH10270564A

JPH10270564A - 半導体集積回路装置の製造方法

Info

Publication number: JPH10270564A
Application number: JP9076018A
Authority: JP
Inventors: Yasuo Kamiya; 泰夫神谷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-03-27
Filing date: 1997-03-27
Publication date: 1998-10-09

Abstract

(57)【要約】（修正有）【課題】デザインルールが異なるマクロを埋め込む場合
の論理シミュレーションをより容易とする。【解決手段】内部に論理回路が形成されたマクロ１６の
入力端子に接続されたマクロ内セルの入力端子について
の第一の遅延パラメータＰ１及び、マクロの出力端子に
接続されたマクロ内セルの出力端子についての第二の遅
延パラメータＰ３を求めるキャラクタライズ工程並び
に、第一の遅延パラメータＰ１を入力端子ＩＮの遅延パ
ラメータとし、第二の遅延パラメータＰ３を出力端子Ｏ
ＵＴの遅延パラメータとするマクロ１６の遅延パラメー
タ、複数のセル（２０〜３５）の遅延パラメータ、及び
全体論理回路のネットリストにしたがって、全体論理回
路の遅延時間データを求める工程に基づき、求めた全体
論理回路の遅延時間データとマクロ内の遅延時間データ
とを合体し、その合体された遅延時間データにしたがっ
て全体論理回路の論理シミュレーションを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
製造方法に関し、特に半導体ウエハへの製造の前に行わ
れる設計工程の中の論理シミュレーションの方法に関す
る。

【０００２】

【従来の技術】半導体集積回路は、高集積化の一途をた
どっている。そして、ゲートアレイ、埋込み型ゲートア
レイ、スタンダードセル等のＡＳＩＣ（Application Sp
ecificIntegrated Circuit ）は、それに伴って更に複
雑化している。

【０００３】通常のＡＳＩＣの設計では、あるデザイン
ルールの下にデザインされた複数のセルやマクロセルの
論理データ、それに対するパターンデータ等の物理デー
タをライブラリ化して、そのライブラリであらかじめ提
供されたセルやマクロセルを利用して論理設計を行う。
従って、その論理設計後に行われる遅延時間の演算工程
や論理シミュレーション工程では、そのデザインルール
の下に提供された演算ツールや論理シミュレーションツ
ールが利用される。

【０００４】以上の様なデータライブラリやプログラム
ツールを利用したデザインオートメーションにより半導
体集積回路が設計され、その動作確認が行われる。その
後、その設計データに従って実際のチップを形成するた
めの実パターンの設計が行われ、半導体ウエハへの実際
の製造工程へと進められる。

【０００５】

【発明が解決しようとする課題】しかしながら、近年に
おいて、第三者のデザインルールの下に設計された大規
模のマクロをチップ内に埋め込んだＡＳＩＣの手法が提
案されてきた。すなわち、提供されたライブラリ内のセ
ルやマクロセル（大規模なセル）だけでなく、全く異な
るデザインルールのもとに設計された、例えばＡＬＵ、
ＣＰＵさらにＭＰＵ等の大規模なマクロも、同じチップ
内に埋め込んで利用する手法である。かかる大規模なマ
クロは、ＡＳＩＣのベンダーから通常のセルと共にライ
ブラリ内に登録して提供される場合もあれば、顧客側で
入手した第三者のマクロをライブラリ内の通常のセルと
混在して使用する場合もある。

【０００６】市場において一定の評価を受けて準標準化
したマクロ等は、むしろ頻繁に使用されるであろうし、
市場で評価を受けていなくとも、顧客の設計工数を節約
する為に既存のマクロや第三者が設計したマクロ等を使
用したい要求がある。

【０００７】その場合、チップ全体の動作の確認を行う
論理シミュレーションをどのようにして行うかは大きな
問題である。特に、論理シミュレーションを行う為に必
要な回路網内の遅延時間の計算工程では、デザインルー
ルが異なるマクロと通常のセルとのマージ（融合または
合体）をどのように行うかは深刻な問題である。

【０００８】単純な方法としては、サードパーティのマ
クロの内部のセル全てについて、それぞれの遅延パラメ
ータを求めるキャラクタライズ工程を最初から行い、そ
のキャラクタライズされた遅延パラメータを利用して、
チップ全体の遅延時間の計算工程を行うことが考えられ
る。しかし、大規模なマクロ内の全てのセルに対して、
１からキャラクタライズ工程を施していく方法は、途方
もなく工数を要するものであり、既存の第三者のマクロ
を利用する目的に整合しない。従って、上記問題を解決
する方法が期待されている。

【０００９】そこで、本発明の目的は、上記問題点を解
決し、少ない工数でマクロを有するＡＳＩＣのチップレ
ベルでの論理シミュレーションを行う方法を提供するこ
とにある。

【００１０】更に、本発明の目的は、マクロを有するＡ
ＳＩＣに対して少ない工数で行うことができる論理シミ
ュレーション工程を有する半導体集積回路の製造方法を
提供することにある。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、複数のセルを有するチップ内に内部に
論理回路が形成されたマクロを埋め込んだ半導体集積回
路装置の製造方法において、前記マクロの入力端子に接
続されたマクロ内セルの入力端子についての第一の遅延
パラメータと、該マクロの出力端子に接続されたマクロ
内セルの出力端子についての第二の遅延パラメータとを
求めるキャラクタライズ工程と、前記第一の遅延パラメ
ータを入力端子の遅延パラメータとし、前記第二の遅延
パラメータを出力端子の遅延パラメータとする前記マク
ロの当該遅延パラメータと、前記複数のセルの遅延パラ
メータと、該複数のセルとマクロによって構成される全
体論理回路の接続データにしたがって、該全体論理回路
の遅延時間データを求める工程と、該求めた全体論理回
路の遅延時間データと前記マクロ内の遅延時間データと
を合体し、その合体された遅延時間データにしたがって
前記全体論理回路の論理シミュレーションを行う工程と
を有することを特徴とする。

【００１２】複数のセルとは異なるデザインルールのも
とに設計されたマクロをチップ内に埋め込む時、マクロ
がもつ遅延時間データと、マクロを通常のセルとみなし
て求めた全体の論理回路の遅延時間データとを合体する
ことで、チップ全体の遅延時間データを少ない工数で求
めることができる。したがって、それを利用した論理シ
ミュレーション工程を短手番で行うことができる。デザ
インルールが異なっていても、ＩＥＥＥにより標準化さ
れたＳＤＦ（Standard Delay Format ）により記述され
た遅延時間データであれば互換性を有するので、上記合
体が可能になる。但し、マクロの入力端子と出力端子に
おける遅延時間については、キャラクタライズ工程で遅
延パラメータを求め、それを利用して全体論理回路内で
の遅延時間が求められる。

【００１３】より具体的には、上記の第一の遅延パラメ
ータが入力スルーレートに依存するパラメータであり、
論理回路による該入力スルーレートと前記第一の遅延パ
ラメータとから入力遅延時間が求められる。

【００１４】また、上記の第二の遅延パラメータが出力
の負荷容量に依存するパラメータであり、論理回路によ
る該負荷容量と前記第二の遅延パラメータとから出力遅
延時間が求められる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。

【００１６】図１は、本発明の実施の形態例の半導体集
積回路の製造工程のフローチャート図である。このフロ
ーチャート例では、最初に論理ライブラリ内にあらかじ
め登録されているセル等を使用してチップ全体の論理設
計を行う（Ｓ１０）。この時、本実施の形態例では、論
理ライブラリ内の通常のセルに加えて、サードパーティ
から提供されるマクロも同時に利用される。このマクロ
は、既に論理設計、論理シミュレーションを経て実際の
マスクパターンのレベルまで設計が終了している。この
論理設計の結果、論理回路の回路網についてのネットリ
ストが作成される。

【００１７】次に、設計された論理回路に対して、回路
網内の遅延時間の計算が行われる（Ｓ１１）。この遅延
時間は、例えば、回路網内に設けられたセルの入力端子
での遅延時間、セル自身の遅延時間、出力端子での遅延
時間等を含む。一般に、入力端子での遅延時間は、その
前段のセルの駆動能力と配線容量により求められる入力
スルーレートに依存して求められる。また、出力端子で
の遅延時間は、その後段のセルまでの配線の負荷容量や
セルの入力端子の容量等の駆動容量に依存して求められ
る。従って、論理ライブラリ内に登録されているセルに
は、入力スルーレートへの依存を示す遅延パラメータ
と、出力負荷への依存を示す遅延パラメータとがキャラ
クタライズデータとして与えられている。

【００１８】従って、工程Ｓ１０で求めたネットリスト
と遅延パラメータに基づいて、回路網内の遅延時間が計
算される（Ｓ１１）。この遅延時間は、ＩＥＥＥにより
標準化されているＳＤＦ（Standard Delay Format ）に
従って記述されることが好ましい。このＳＤＦは、異な
るデザインルールで形成された論理回路であっても、回
路網内での遅延時間を標準化された構文で標準化された
遅延時間によって表現することができる。従って、ＳＤ
Ｆに従って記述された遅延時間のデータに対して、種々
の論理シミュレーションプログラムを使用することがで
きる。

【００１９】次に、各セルの論理機能（Ｆｕｎｃｔｉｏ
ｎ）、ＳＤＦによる遅延時間データ及びテストパターン
を使用して、論理シミュレーションが行われる（Ｓ１
２）。この論理シミュレーションでは、所定のテストパ
ターンを入力した時に期待した出力パターンが期待した
タイミングで出力されるか否か等の論理回路の動作が正
常に行われることが確認される。

【００２０】論理シミュレーション工程にて、一応論理
回路として正常に動作することが確認されると、チップ
上の各セルや配線についてのレイアウト工程が行われる
（Ｓ１３）。

【００２１】そして、再度そのレイアウトに基づいて上
記した遅延時間計算（Ｓ１４）と論理シミュレーション
（Ｓ１５）とが行われ、再度チップ上のレイアウト状態
での動作確認が行われる。それが終了すると、いよいよ
半導体ウエハへの製造工程に進む（Ｓ１６）。

【００２２】以上が、半導体集積回路の製造工程の概略
である。そこで、マクロを有するＡＳＩＣの論理シミュ
レーションを行うための上記した遅延時間計算を説明す
る前に、一般的な通常セルのキャラクタライズ、遅延パ
ラメータ、通常セルのデータ例、及び論理回路のネット
リストと遅延時間計算について、以下簡単に説明する。

【００２３】［通常セルのデータ例］図２は、通常のセ
ルのデータ構造の例を示す図である。この例では、セル
Ｘのデータ構造である。セルＸの属性データは、セルが
有する論理機能（Function)のデータ、遅延パラメータ
Ｐ１，ｔ２，Ｐ３、入力端子の容量と出力端子の容量を
少なくとも有する。ここで遅延パラメータＰ１，ｔ２，
Ｐ３について説明する。

【００２４】［通常セルのキャラクタライズと遅延パラ
メータ］図３は、通常セルのキャラクタライズを説明す
る為の図である。図３には、セルＸの例が示されてい
る。セルＸの論理機能は例えばフリップフロップであっ
たり、論理積、論理和または排他的論理和等である。こ
のセルＸは、入力端子での入力スルーレートＴｓｉｎに
依存した入力端子での遅延時間と、セル自身が有する遅
延時間ｔ２と、セルの駆動能力と駆動される負荷容量Ｃ
Ｌに依存した出力端子での遅延時間等を有する。

【００２５】入力スルーレートＴｓｉｎは、例えば入力
信号の立ち上がりの傾きであり、前段のセルの出力駆動
能力と配線等の負荷容量に依存する。この傾きが急峻で
あれば入力スルーレートは小さく、入力端子での遅延時
間は短くなる。負荷容量ＣＬは、出力端子と次段のセル
までの配線等に付加される容量である。

【００２６】セルＸの入力端子での遅延時間は、上記し
た入力スルーレートＴｓｉｎに依存し、一般に入力スル
ーレートが小さければ遅延時間は短くなる。そこで、セ
ルＸの入力端子に遅延パラメータＰ１を与えて、論理回
路が設計されてその論理回路から入力スルーレートが与
えられると、その遅延パラメータＰ１と入力スルーレー
トＴｓｉｎから入力端子での遅延時間ｔ１が求められ
る。従って、セルＸの属性データとして遅延パラメータ
Ｐ１が与えられる。

【００２７】また、セルＸの出力端子での遅延時間は、
上記した負荷容量ＣＬに依存し、一般に負荷容量ＣＬが
大きいと遅延時間は長くなる。そこで、セルＸの出力端
子に遅延パラメータＰ３を与えて、論理回路が設計され
てその論理回路から負荷容量ＣＬが与えられると、その
遅延パラメータＰ３と負荷容量ＣＬから出力端子での遅
延時間ｔ３が求められる。

【００２８】図４は、遅延パラメータと論理回路の入力
スルーレートと負荷容量から遅延時間が求められること
を説明する図である。上記した通り、セルＸの属性デー
タのうち、遅延パラメータ（Ｐ１，ｔ２，Ｐ３）を論理
ライブラリから抽出し、論理回路から与えられる入力ス
ルーレートＴｓｉｎと負荷容量ＣＬに従って、入力端子
の遅延時間ｔ１、セル自身の遅延時間ｔ２、そして出力
端子の遅延時間ｔ３が求められる。この求められた遅延
時間は、上述のＳＤＦに従って記述される。

【００２９】図３において説明した遅延パラメータは、
セルＸのキャラクタライズ工程にて求められる。このキ
ャラクタライズ工程は、例えばメタソフト社製のＨｓｐ
ｉｃｅ（商品名）等のｓｐｉｃｅシュミレータにより行
われる。このシュミレータでは、セルを構成するトラン
ジスタの特性パラメータとそのトランジスタの接続関係
を示すネットリストを与えることにより、上記遅延パラ
メータＰ１，Ｐ３が求められる。より具体的には、与え
られたトランジスタの特性パラメータとネットリストを
もとに、例えば入力スルーレートＴｓｉｎを変化させた
時の入力端子の遅延時間から入力端子の遅延パラメータ
Ｐ１が求められる。また、出力端子に接続される負荷容
量ＣＬを変化させた時の出力端子の遅延時間から出力端
子の遅延パラメータＰ３が求められる。

【００３０】通常セルは、論理ライブラリに登録される
に際し、あらかじめそのセルについてのトランジスタの
特性パラメータとネットリストを与えてｓｐｉｃｅシュ
ミレータにより遅延パラメータ（Ｐ１、ｔ２、Ｐ３）が
求められる。この遅延パラメータは、上記した通りセル
の属性データとして与えられる。

【００３１】［ネットリスト］図５は、論理回路の例を
示す図である。そして、図６は、図５に示した論理回路
のネットリストの例を示す図である。図５に示した論理
回路の例では、セルＸとセルＹとが論理回路の入力端子
Ａ，Ｂと出力端子Ｃとの間に図示される通り接続され
る。セルＸは、入力端子（ｐｏｒｔ）ａ、出力端子ｂを
有し、セルＹは、入力端子ａ，ｂ、出力端子ｃを有す
る。そして、それらを配線Ｎｅｔ−１〜Ｎｅｔ−４が接
続する。

【００３２】図５に示した論理回路の例に対して、ネッ
トリストは、例えば図６の如く記述される。すなわち、
入力端子と出力端子のポート（Ｐｏｒｔ）は、Ａ，Ｂ，
Ｃからなり、それらのポートｐＡ，ｐＢ、ｐＣと各セル
の入力端子と出力端子とがＸｐａ、Ｙｐｂ等の様に記述
される。そして、それぞれの配線Ｎｅｔ−１〜Ｎｅｔ−
４が図示される通り記述される。この例では、それぞれ
の配線の両端のポート名が記述される。このネットリス
トは、論理設計（図１中のＳ１０）が終了すると論理回
路の属性データとなる。

【００３３】上記の説明により理解される様に、先ずセ
ルのキャラクタライズ工程により遅延パラメータが求め
られて、それがセルの属性データとして登録される。そ
して、論理設計の結果、論理回路のネットリストが形成
される。そのネットリストから各セルに対して入力スル
ーレートと負荷容量とが求められる。そして、遅延パラ
メータとそれらの入力スルーレート及び負荷容量とか
ら、論理回路の遅延時間が求められる。そして、セルの
論理機能と上記求めた遅延時間（ＳＤＦのフォーマッ
ト）のデータをもとにして、論理シミュレーションが行
われる。

【００３４】［マクロ付きＡＳＩＣ］図７は、マクロ付
きのＡＳＩＣのチップ全体の構成例を示す図である。こ
の例は、チップ１０内にゲートアレイの固まりＳＯＧ
（Sea of Gates）１４とメモリのセル１２そして第三者
から提供されたマクロ１６が形成される。チップ１０の
周辺には、入出力セル１８が複数設けられる。

【００３５】この様に、チップ内に第三者から提供され
たマクロ１６が混在する場合に、上記してきた論理シミ
ュレーション工程に必要な遅延時間演算をいかにして行
うかが問題となる。すなわち、異なる設計思想のもとに
作成されたマクロでは、そのマクロ内のセルについての
遅延パラメータを得ることができないので、各セルの遅
延パラメータとマクロのネットリストからの入力スルー
レート及び負荷容量を利用した遅延時間演算を行うこと
ができない。

【００３６】図８は、本実施の形態例による論理シミュ
レーション工程を説明する為のマクロと通常のセルが混
在した構成を示す図である。この例では、マクロ１６内
には、マクロの入力端子ＩＮ１、ＩＮ２，ＩＮ３にそれ
ぞれ接続される内部のセル１６１，１６２，１６３を有
する。また、マクロの出力端子ＯＵＴ４，ＯＵＴ５，Ｏ
ＵＴ６にそれぞれ接続される内部のセル１６４，１６
５，１６６を有する。更に、マクロ１６内には、内部の
セル１６７，１６８，１６９を有する。図８に示した実
線と破線は接続例である。次に、ゲートアレイ１４内に
は、通常のセル２０〜３５を有する。これらを結ぶ破線
の配線は、単なる一例に過ぎない。

【００３７】図８に示された構成は、図１の全体の論理
設計の工程（Ｓ１０）を終えた時点で得られている。従
って、この構成はマクロ１６を含めたネットリストによ
り記述される。

【００３８】上記した様に、このマクロ１６内のセル１
６１〜１６９についてのキャラクタライズされた遅延パ
ラメータを知ることは通常不可能である。そこで、セル
それぞれのトランジスタの特性パラメータとネットリス
トを利用してＳｐｉｃｅシュミレータを利用して、全て
の内部のセルのキャラクタライズすることが考えられ
る。その結果、例えば、図９に示されたように、マクロ
１６内のセル１６１〜１６９もゲートアレイ１４内のセ
ル２０〜３５も同様のレベルにして、それらの遅延パラ
メータと全てのセルのネットリストを利用して、チップ
１０内の遅延時間を演算で求めることができる。しかし
ながら、マクロ１６はそれ自身膨大な数のセルを有する
ので、上記のマクロ内部の全てのセル１６１〜１６９の
キャラクタライズを行うことは、膨大な工数を要するこ
とになり、現実的でない。

【００３９】そこで、本実施の形態例では、マクロ１６
の内部をブラックボックスと見なし、マクロ１６を通常
のセルと同等のセルとして扱うことにより、論理シミュ
レーションに必要な遅延時間の演算工程の工数を大幅に
減らす。

【００４０】マクロは、第三者から提供されるものであ
るので、その内部のセルの遅延パラメータを得ることは
できない。たとえ、その遅延パラメータを得ることがで
きたとしても、その遅延パラメータは異なるデザインル
ールのもとでのデータであり、通常のセルの遅延パラメ
ータとの間では整合性はない。しかしながら、マクロは
既に論理シミュレーションによりその動作が確認され、
マスクパターンまで完成したある種のＬＳＩである。従
って、マクロの属性データとしてＳＤＦに従った遅延時
間が提供可能である。

【００４１】このマクロのＳＤＦによる遅延時間のデー
タと、ゲートアレイ１４内の通常セルの論理回路から演
算されるＳＤＦによる遅延時間のデータとを合体あるい
はマージさせることで、論理シミュレーションに必要な
チップ全体の遅延時間の演算工程の工数を大幅に減らす
ことができる。

【００４２】図１０は、マクロの属性データの例を示す
図である。この例では、マクロ内のネットリスト、マク
ロ内の回路網の遅延時間をＳＤＦに基づいて記述したデ
ータ、内部のセルの論理機能（Ｆｕｎｃｔｉｏｎ）、内
部セルのトランジスタのデータ、そして、マクロの実パ
ターンを属性データとして有する。このＳＤＦに従う遅
延時間のデータは、通常セルによる論理回路内の遅延時
間をＳＤＦに従って記述したデータと整合する。このＳ
ＤＦは、遅延時間の記述フォーマットとしてＩＥＥＥに
より標準化されているからである。

【００４３】従って、マクロ１６内のＳＤＦによる遅延
時間と、ゲートアレイ１４内の通常セルの論理回路のＳ
ＤＦによる遅延時間とを合体させる。その場合、図８に
示した通り、チップ内にマクロ１６がゲートアレイ１４
内の通常セルと混在すると、マクロ１６の入力端子ＩＮ
１，ＩＮ２，ＩＮ３への入力スルーレートＴｓｉｎは、
チップ全体の論理回路を設計しなければ得ることができ
ない。すなわち、入力スルーレートは、その前段のセル
２０，２１，２２とそれらとの間の配線の負荷容量など
に依存するからである。同様に、マクロ１６の出力端子
ＯＵＴ４〜６への負荷容量ＣＬも同様に、チップ全体の
論理回路を設計しなければ得ることができない。つま
り、出力端子の負荷容量ＣＬは後段のセルとの間の配線
長等に依存するからである。

【００４４】従って、マクロ１６の入力端子と出力端子
での遅延時間は、ゲートアレイ内の論理回路に依存する
ので、マクロの属性データとして与えられるＳＤＦによ
る遅延時間のデータをそのまま使用することはできな
い。

【００４５】そこで、本実施の形態例では、マクロ１６
内のセルのうち、入力端子と出力端子に接続されるセル
１６１〜１６６の入力端子１６１ａ〜１６３ａと出力端
子１６４ｂ〜１６６ｂの遅延パラメータだけを、Ｓｐｉ
ｃｅシュミレータを利用してキャラクタライズ工程によ
り求める。入力側のセル１６１〜１６３の入力端子の遅
延パラメータだけでよく、そのセル１６１〜１６３の自
身の遅延時間や出力の遅延パラメータを求める必要はな
い。同様に、出力側のセル１６４〜１６６の出力端子の
遅延パラメータだけでよい。従って、これらのキャラク
タライズ工程はそれほどの工数を要しない。

【００４６】その様にして求めた入力側のセル１６１〜
１６３の入力端子の遅延パラメータを、マクロ１６の入
力端子ＩＮ１〜ＩＮ３の遅延パラメータとして与える。
同様に、出力側のセル１６４〜１６６の出力端子の遅延
パラメータを、マクロ１６の出力端子ＯＵＴ４〜６の遅
延パラメータとして与える。

【００４７】図１１は、マクロ１６をセルとして取り扱
った時のチップ内の論理回路を示す図である。上記の通
り、マクロ１６の入力端子ＩＮ１〜３と出力端子ＯＵＴ
４〜６に遅延パラメータＰ１１，Ｐ１２，Ｐ１３，Ｐ３
４，Ｐ３５，Ｐ３６を与えて、内部をブラックボックス
化している。そして、ゲートアレイ１４内の通常のセル
２０〜３５には、それぞれ遅延パラメータＰ１，Ｐ３が
論理ライブラリから抽出される。かかる論理回路の構成
において、そのネットリストからそれぞれの入力スルー
レートＴｓｉｎと容量負荷ＣＬを求め、所定の遅延時間
演算プログラムにより、各セルの入力端子での遅延時間
ｔ１、出力端子での遅延時間ｔ３を求めることができ
る。

【００４８】そして、チップ内での遅延時間のデータと
マクロ内での遅延時間のデータをマージすることで、チ
ップ全体の遅延時間のデータを求めることができる。た
だし、その時に、上記で求めたマクロ１６の入力端子Ｉ
Ｎ１〜３での遅延時間を、再度マクロ１６の入力側のセ
ル１６１〜１６３の入力端子１６１ａ〜１６３ａでの遅
延時間として与える必要がある。同様に、上記で求めた
マクロ１６の出力端子ＯＵＴ４〜６での遅延時間を、再
度マクロ１６の出力側のセル１６４〜１６６の出力端子
１６４ｂ〜１６６ｂでの遅延時間として与える。すなわ
ち、マクロ１６のＳＤＦによる遅延時間のデータに、そ
れらの遅延時間のデータを加えるのである。

【００４９】そこで、留意すべき点は、マクロ１６のＳ
ＤＦによる遅延時間のデータを生成する工程で、入力段
のセル１６１〜１６３の入力端子１６１ａ〜１６３ａに
対する入力スルーレートＴｓｉｎをゼロにして演算して
おくことが必要である。同様に、出力段のセル１６４〜
１６６の出力端子１６４ｂ〜１６６ｂに対する負荷容量
ＣＬもゼロにして演算しておくことが必要である。即
ち、入力段のセル１６１〜１６３の遅延時間のデータ
は、例えば（０，ｔ２，ｔ３）となり、出力段のセル１
６４〜１６６の遅延時間のデータは、例えば、（ｔ１，
ｔ２，０）となる。

【００５０】こうすることで、上記のチップ全体で遅延
時間を演算してマクロ１６の入力端子と出力端子にそれ
ぞれ求めた遅延時間ｔ１１，ｔ１２，ｔ１３、ｔ３４，
ｔ３５，ｔ３６を、対応するセルの入力端子１６１ａ〜
１６３ａと出力端子１６４ｂ〜１６６ｂの遅延時間とし
て与えても、遅延時間が重複することが避けられる。即
ち、セル１６１〜１６６の遅延時間のデータは、例え
ば、セル１６１＝（ｔ１１，ｔ２，ｔ３）セル１６２＝（ｔ１２，ｔ２，ｔ３）セル１６３＝（ｔ１３，ｔ２，ｔ３）セル１６４＝（ｔ１，ｔ２，ｔ３４）セル１６５＝（ｔ１，ｔ２，ｔ３５）セル１６６＝（ｔ１，ｔ２，ｔ３６）となる。

【００５１】図１２は、上記説明した、マクロを有する
チップの論理回路の論理シミュレーションまでの工程を
示すフローチャート図である。即ち、図１における工程
Ｓ１０から工程Ｓ１２までのフローチャートである。或
いは、図１における工程Ｓ１４とＳ１５のフローチャー
トでもある。

【００５２】先ず、マクロが埋め込まれたチップ全体の
論理設計が行われる（Ｓ２０）。図８に示された論理回
路の設計である。この結果、チップ内の論理回路のネッ
トリストが作成される。尚、通常セル２０〜３５の論理
機能と遅延パラメータ等は、あらかじめ論理ライブラリ
に登録されている。更に、マクロ１６のデータはマクロ
と共に与えられる。このデータには、図１０に示したＳ
ＤＦによる遅延時間データ等を有する。ただし、この遅
延時間データは、入力側のセルの入力端子では入力スル
ーレートがゼロとして求めたものが好ましい。更に、遅
延時間データは、出力側のセルの出力端子では負荷容量
がゼロとして求めたものが好ましい。

【００５３】次に、マクロ１６を通常セルと同等に取り
扱う為に、最低限必要な入出力端子のキャラクタライズ
を行う（Ｓ２１）。即ち、入力端子ＩＮの入力スルーレ
ート依存についての遅延パラメータＰ１と、出力端子Ｏ
ＵＴの負荷容量ＣＬ依存についての遅延パラメータＰ３
とを求める。このキャラクタライズ工程は、入力端子に
接続される内部のセル１６１〜１６２の入力端子につい
て、Ｓｐｉｃｅシミュレータにより遅延パラメータを求
め、更に、出力端子に接続される内部のセル１６４〜１
６６の出力端子についてもＳｐｉｃｅシミュレータによ
り遅延パラメータを求めることで行われる。

【００５４】そして、マクロ１６を内部の構造をブラッ
クボックス化し、入出力端子に上記の求めた遅延パラメ
ータＰ１，Ｐ３を与えて、他の通常セルと同等の取り扱
って、チップ全体の論理回路内の遅延時間の演算を行う
（Ｓ２２）。その結果、ＳＤＦに従う遅延時間データが
得られる。この遅延時間の演算は、チップ全体の論理回
路のネットリスト、通常セルの登録済み遅延パラメー
タ、マクロ１６の入出力端子の遅延パラメータ等を使用
して行われる。

【００５５】次に、工程Ｓ２３において、マクロ１６の
ＳＤＦによる遅延時間データに、工程Ｓ２２で求めたマ
クロの入出力端子の遅延時間のデータを、入力側の内部
セル１６１〜１６３の入力端子の遅延時間及び出力側の
内部セル１６４〜１６６の出力端子の遅延時間として与
える。そして、チップ全体のＳＤＦによる遅延時間デー
タとマクロのＳＤＦによる遅延時間データとをマージ
（合体）させる（Ｓ２４）。

【００５６】その後、チップ全体のネットリスト、通常
セルの論理機能、マクロ内のネットリスト、内部セルの
論理機能と上記の合体させた遅延時間データとを利用し
て、論理シミュレーションを行う（Ｓ２５）。この論理
シミュレーションは、例えば、ＶｅｒｉｌｏｇーＸＬＬ
（ＣＡＤＥＮＣＥ社商品名）等のシミュレーションプロ
グラムにより行われる。

【００５７】上記した工程Ｓ２４において、埋め込まれ
たマクロの遅延時間データと、チップ内の通常セルの論
理回路のＳＤＦによる遅延時間データとをマージした。
しかしながら、第三者から提供されるマクロの設計工程
が完了している場合と、完了していない場合とが考えら
れる。特に、一部のマクロの設計工程が未完了の場合
は、そのマクロの設計工程が完了するまで、マクロ内の
遅延時間データが与えられない。

【００５８】この場合、全てのマクロの遅延時間データ
が与えられるまで、チップ全体の論理シミュレーション
工程を待機させると、結局全体の製造工程に長期間を要
することになる。そこで、マクロ内の遅延時間データを
求める場合、実際のレイアウトが完了している場合は、
その実レイアウトに従って求めた遅延時間データを使用
するが、実レイアウトが完成していないマクロに対して
は、仮想配線に従って求めた遅延時間データが利用され
る。その結果、マクロの設計工程とチップ全体の設計工
程とを平行に行うことができ、製造工程を短くすること
ができる。

【００５９】また、チップ内に埋め込まれる複数のマク
ロのＳＤＦによる遅延時間データが、所定の規定電源電
圧で求められている場合に、チップ内に埋め込まれた状
態でそれと異なる電源電圧がマクロに与えられる場合が
ある。その様な場合は、規定電源での遅延時間データ
に、電源電圧の割合に応じた係数を積算することによ
り、チップ内の電源電圧での遅延時間データを求めるこ
とができる。電源電圧以外に、内部クロックの周波数等
が異なる場合も、同様にマクロと共に与えられたＳＤＦ
による遅延時間データを修正することが望ましい。

【００６０】図１３は、上記のＬＳＩの設計システムの
全体構成図である。この設計システムを利用して、図１
２の各工程が実行される。或いは、図１の工程Ｓ１０か
らＳ１５までの各工程が実行される。

【００６１】このシステムでは、ＣＰＵ１０に、論理ラ
イブラリを格納したファイル１１，物理ライブラリを格
納したファイル１２、設計された回路データを格納する
ファイル１３，テストパターンを格納したファイル１
４、そしてレイアウトデータが格納されたファイル１５
が接続される。更に、設計の為のツールとして、キャラ
クタライズの為のＳｐｉｃｅシミュレータのプログラ
ム、遅延時間計算プログラム、論理シミュレーションプ
ログラム、レイアウトプログラム等がファイル１６に格
納される。

【００６２】物理ライブラリ１１には、通常セルやマク
ロセルの論理機能、各遅延パラメータ、各端子容量など
の属性データが登録される。物理ライブラリ１２には、
各セルの回路パターンが登録される。また、論理ライブ
ラリに登録されたセルを使用して論理回路が設計される
と、その設計されたネットリスト等の回路データがファ
イル１４に格納される。テストパターンは論理シミュレ
ーションにおいて使用される入力データのパターン及び
その出力データなどである。

【００６３】そして、マスクデータを有するレイアウト
データを使用して、チップ内の実際の回路のレイアウト
を設計することができる。

【００６４】

【発明の効果】以上説明した通り、本発明によれば、第
三者から提供されるデザインルールが異なるマクロを埋
め込むゲートアレイ等のＡＳＩＣにおいて、マクロのＳ
ＤＦに従う遅延時間データを利用することにより、論理
シミュレーションを少ない工数で行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態例の半導体集積回路の製造
工程のフローチャート図である。

【図２】通常のセルのデータ構造の例を示す図である。

【図３】通常セルのキャラクタライズを説明する為の図
である。

【図４】遅延パラメータと論理回路の入力スルーレート
と負荷容量から遅延時間が求められることを説明する図
である。

【図５】論理回路の例を示す図である。

【図６】図５に示した論理回路のネットリストの例を示
す図である。

【図７】マクロ付きのＡＳＩＣのチップ全体の構成例を
示す図である。

【図８】本実施の形態例による論理シミュレーション工
程を説明する為のマクロと通常のセルが混在した構成を
示す図である。

【図９】本実施の形態例による論理シミュレーション工
程を説明する為のマクロと通常のセルが混在した構成を
示す図である。

【図１０】マクロの属性データの例を示す図である。

【図１１】マクロ１６をセルとして取り扱った時のチッ
プ内の論理回路を示す図である。

【図１２】マクロを有するチップの論理回路の論理シミ
ュレーションまでの工程を示すフローチャート図であ
る。

【図１３】ＬＳＩの設計システムの全体構成図である。

【符号の説明】

１０チップ１４複数のセル領域１６マクロＰ１，Ｐ３遅延パラメータｔ１，ｔ３遅延時間ＩＮマクロの入力端子ＯＵＴマクロの出力端子

Claims

【特許請求の範囲】

【請求項１】複数のセルを有するチップ内に内部に論理
回路が形成されたマクロを埋め込んだ半導体集積回路装
置の製造方法において、前記マクロの入力端子に接続されたマクロ内セルの入力
端子についての第一の遅延パラメータと、該マクロの出
力端子に接続されたマクロ内セルの出力端子についての
第二の遅延パラメータとを求めるキャラクタライズ工程
と、前記第一の遅延パラメータを入力端子の遅延パラメータ
とし、前記第二の遅延パラメータを出力端子の遅延パラ
メータとする前記マクロの当該遅延パラメータと、前記
複数のセルの遅延パラメータと、該複数のセルとマクロ
によって構成される全体論理回路の接続データにしたが
って、該全体論理回路の遅延時間データを求める工程
と、該求めた全体論理回路の遅延時間データと前記マクロ内
の遅延時間データとを合体し、その合体された遅延時間
データにしたがって前記全体論理回路の論理シミュレー
ションを行う工程とを有することを特徴とする半導体集
積回路装置の製造方法。
【請求項２】請求項１において、前記第一の遅延パラメータが入力スルーレートに依存す
るパラメータであり、論理回路による該入力スルーレー
トと前記第一の遅延パラメータとから入力遅延時間が求
められることを特徴とする半導体集積回路装置の製造方
法。
【請求項３】請求項１において、前記第二の遅延パラメータが出力の負荷容量に依存する
パラメータであり、論理回路による該負荷容量と前記第
二の遅延パラメータとから出力遅延時間が求められるこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項４】複数のセルを有するチップ内に内部に論理
回路が形成され内部の遅延時間データが与えられたマク
ロを埋め込んだ半導体集積回路装置の製造方法におい
て、前記マクロの入力端子に接続された入力側マクロ内セル
の入力端子についての入力スルーレートに依存する第一
の遅延パラメータと、該マクロの出力端子に接続された
出力側マクロ内セルの出力端子についての出力負荷容量
に依存する第二の遅延パラメータとを求めるキャラクタ
ライズ工程と、前記第一の遅延パラメータを前記入力端子の遅延パラメ
ータとし、前記第二の遅延パラメータを前記出力端子の
遅延パラメータとする前記マクロの当該遅延パラメータ
と、前記複数のセルの遅延パラメータと、該複数のセル
とマクロによって構成される全体論理回路の接続データ
にしたがって、前記マクロの入力端子と出力端子の遅延
時間データと前記複数のセルの遅延時間データを含む該
全体論理回路の遅延時間データを求める工程と、前記マクロ内の遅延時間データに、前記マクロの入力端
子と出力端子の遅延時間データを、それぞれ前記入力側
マクロ内セルの入力端子の遅延時間データ及び前記出力
側マクロ内セルの出力端子の遅延時間データとして与え
る工程と、該求めた全体論理回路の遅延時間データと前記マクロ内
の遅延時間データとを合体する工程と、その合体された遅延時間データにしたがって前記全体論
理回路の論理シミュレーションを行う工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項５】請求項４において、前記マクロ内の遅延時間データ及び前記全体論理回路の
遅延時間データは共に、ＳＤＦ（Standard Delay Forma
t ）にしたがって記述されていることを特徴とする半導
体集積回路装置の製造方法。
【請求項６】請求項４において、前記マクロ内の遅延時間データは、前記入力側マクロ内
セルの入力端子への入力スルーレートがゼロとして、及
び前記出力側マクロ内セルの出力端子への負荷容量がゼ
ロとして求めら、当該マクロに予め与えられることを特
徴とする半導体集積回路装置の製造方法。
【請求項７】請求項４において、前記遅延時間を求める工程において、前記複数のセルが
入力スルーレートに依存する第一の遅延パラメータと出
力容量負荷に依存する第二の遅延パラメータとを少なく
とも有し、前記全体論理回路に従うそれぞれの入力スルーレートと
前記セルの第一の遅延パラメータ及び前記マクロの入力
端子の遅延パラメータから、該セル及びマクロの入力端
子の遅延時間を求め、前記全体論理回路に従うそれぞれの負荷容量と前記セル
の第二の遅延パラメータ及び前記マクロの出力端子の遅
延パラメータから、該セル及びマクロの出力端子の遅延
時間を求めることを特徴とする半導体集積回路装置の製
造方法。
【請求項８】請求項４において、前記マクロを複数有し、それぞれのマクロに与えられた
遅延時間データを前記全体論理回路内での該マクロの電
源電圧に応じて補正することを特徴とする半導体集積回
路装置の製造方法。
【請求項９】請求項４において、前記マクロと前記複数のセルとが異なるデザインルール
で論理設計されていることを特徴とする半導体集積回路
装置の製造方法。