JPH10270640A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 入力保護回路のチップレイアウト面積を低減
しかつサージ耐性を改善する。 【解決手段】 パッド（ＰＤ）に電気的に結合される入
力保護回路（ＩＰＣ）上層に、その少なくとも一部を覆
うように導電線１を配設する。この導電線（１）は、十
分に広い幅を有しており、入力保護回路から発生した熱
を分散させて吸収する。入力保護回路と導電線の平面レ
イアウトが重なり合う領域を有するため、この入力保護
回路のチップレイアウト面積を実効的に低減することが
でき、また、保護回路の熱破壊が防止されサージ大勢が
耐性される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、特に外部からのサージ電圧から内部回路を保
護するための保護回路に関する。より特定的には、チッ
プ面積の低減およびサージ耐性改善のための入力保護回
路のレイアウトに関する。

【０００２】

【従来の技術】ＭＯＳトランジスタ（絶縁ゲート型電界
効果トランジスタ）を構成要素とする半導体集積回路装
置（ＭＯＳ集積回路装置）においては、外部からの信号
を受ける入力トランジスタのゲート絶縁膜は、その高速
動作性のため（しきい値電圧の絶対値を小さくするた
め）比較的薄くされている。このような薄いゲート絶縁
膜を有するＭＯＳトランジスタは、静電気の放電より、
ゲート絶縁膜が破壊される。たとえば、シリコン酸化膜
の耐圧は、約７・１０⁶ Ｖ／ｃｍである。したがって、
膜厚１０ｎｍのゲート酸化膜（シリコン酸化膜）は、７
Ｖの電圧が印加されると絶縁破壊を生じる。このような
大きな入力電圧の源は、人体、パッケージ挿入装置、テ
スト装置、システム動作途中および雷などである。たと
えば、人間の体から発生される静電気をモデルとする場
合、この静電気の放電により、電流のピーク値が数アン
ペアにも到達する場合がある。このような静電気による
過渡的高電圧（サージ電圧）が内部回路に伝わるのを防
止するために、入力保護回路が設けられる。

【０００３】図１４は、従来の入力保護回路の構成の一
例を示す図である。図１４において、入力保護回路ＩＰ
Ｃは、パッドＰＤとノードＮＡの間に接続される抵抗素
子Ｒ１と、ノードＮＡとノードＮＢの間に接続される抵
抗素子Ｒ２と、ノードＮＡと接地ノードＧＮＤの間に接
続されかつそのゲートが接地ノードＧＮＤに接続される
フィールド絶縁膜をチャネル領域に有するフィールドト
ランジスタＦＴと、ノードＮＢと接地ノードＧＮＤの間
に接続されかつそのゲートが接地ノードＧＮＤに接続さ
れるｎチャネルＭＯＳトランジスタＩＦを含む。このＭ
ＯＳトランジスタＩＦのゲート絶縁膜は、通常のＭＯＳ
トランジスタのそれと同じである。パッドＰＤは、ボン
ディングワイヤＢＷを介して外部端子を構成するフレー
ムリードＦＬに接続される。

【０００４】ノードＮＢ上に与えられる信号電位に応答
して動作する内部回路ＩＮＣは、一例として、ｐチャネ
ルＭＯＳトランジスタＰＱとｎチャネルＭＯＳトランジ
スタＮＱで構成されるＣＭＯＳインバータを入力初段に
含む。ｐチャネルＭＯＳトランジスタＰＱのソースが電
源ノードＶＣＣに接続され、ｎチャネルＭＯＳトランジ
スタＮＱのソースが接地ノードＧＮＤに接続される。

【０００５】抵抗素子Ｒ１は、この入力保護回路ＩＰＣ
へ流れ込むサージ電流を制限する。フィールドトランジ
スタＦＴは、ノードＮＡの電圧レベルが所定電圧レベル
以上となるとアバランシェブレークダウンまたはパンチ
スルーにより導通し、このノードＮＡに伝達されたサー
ジ電圧を接地ノードＧＮＤへ高速で放電する。

【０００６】抵抗素子Ｒ２は、抵抗素子Ｒ１よりも大き
な抵抗値を有し、このフィールドトランジスタＦＴがサ
ージ電圧を放電している間、ノードＮＡのサージ電圧が
ノードＮＢに伝達されるのを防止する機能を備える。

【０００７】ＭＯＳトランジスタＩＦは、２つの機能を
備える。１つは、ノードＮＢに、小さな負の異常サージ
電圧が伝達されると導通し、接地ノードＧＮＤ上の接地
電圧ＧＮＤ（ノードとその上の電圧を同じ符号で示す）
をノードＮＢに伝達し、この負のサージ電圧を吸収す
る。このＭＯＳトランジスタＩＦは、また、パッドＰＤ
とフレームリードＦＬが正常に接続されているか否かを
判定する場合にも用いられる。フレームリードＦＬに負
のバイアス電圧を印加し、ノードＮＢを負電圧レベルに
設定すると、このＭＯＳトランジスタＩＦが導通し、接
地ノードＧＮＤから内部ノードＮＢ、パッドＰＤを介し
てフレームリードＦＬへ電流が流れる。この電流を外部
で検出することにより、ボンディングワイヤＢＷが正確
に接続されているか否かを識別することができる。この
ＭＯＳトランジスタＩＦにおいては、大きなサージ電圧
は印加されず、ノードＮＢの負電圧レベルを−Ｖｔｈレ
ベルにクランプする機能を備える。ここで、Ｖｔｈは、
ＭＯＳトランジスタＩＦのしきい値電圧を示す。

【０００８】図１５は、図１４に示すフィールドトラン
ジスタＦＴの断面構造を概略的に示す図である。図１５
において、フィールドトランジスタＦＴは、Ｐ型半導体
基板領域１００表面に、互いに間をおいて形成される高
濃度Ｎ型不純物領域１０２および１０４と、これらの不
純物領域１０２および１０４の間に形成されるフィール
ド絶縁膜（ＬＯＣＯＳ膜）１０６を含む。Ｎ型不純物領
域１０２および１０４は、その外周に沿って形成される
フィールド絶縁膜（ＬＯＣＯＳ膜）１０８ａおよび１０
８ｂにより他の素子と分離される。

【０００９】この図１５に示すフィールドトランジスタ
ＦＴの構成において、不純物領域１０２がノードＮＡに
接続され、不純物領域１０４が接地ノードＧＮＤに接続
される。フィールド絶縁膜１０６上にゲート電極層１０
７が形成され、このゲート電極層１０７がＮ型不純物領
域１０４に電気的に接続されている。

【００１０】ノードＮＡに過渡的高電圧サージが印加さ
れた場合、Ｎ型不純物領域１０２の電位が高くなり、こ
のＮ型不純物領域１０２とＰ型半導体基板領域１００が
強い逆バイアス状態とされる。Ｎ型不純物領域へ印加さ
れる高電圧により、空乏層が広がり不純物領域１０２、
基板領域１００および不純物領域１０４を、それぞれコ
レクタ、ベースおよびエミッタとするｎｐｎ構造ラテラ
ル寄生バイポーラトランジスタがパンチスルー現象を起
こして導通し、このノードＮＡに印加された高電圧が不
純物領域１０２、基板領域１００および不純物領域１０
４を介して接地ノードＧＮＤに伝達されて、この接地電
圧供給源により高電圧サージが吸収される。この寄生バ
イポーラトランジスタは導通時、また不純物領域１０２
と基板領域１００の間に形成される接合に降伏現象（ア
バランシェブレークダウン）を起こし、この不純物領域
１０２から基板領域１００へ電流が流れ、ノードＮＡに
印加された高電圧サージが基板領域１００を介して形成
される（基板領域１００は、通常接地電位または負電位
などの所定電位レベルにバイアスされている）。

【００１１】入力保護回路を信号入力パッドに対して設
けることにより、このパッドＰＤに高電圧サージが印加
されても、内部回路ＩＮＣへ高電圧サージが伝達され
ず、その内部構成要素であるＭＯＳトランジスタＰＱお
よびＮＱのゲート酸化膜が破壊されるのを防止すること
を図る。

【００１２】図１６は、図１４および図１５に示すフィ
ールドトランジスタの平面レイアウトを概略的に示す図
である。図１６において、フィールドトランジスタは、
Ｎ型不純物領域１０２が矩形形状に形成される。このＮ
型不純物領域１０２を取囲むように、フィールド絶縁膜
１０６が形成され、さらに、このフィールド絶縁膜１０
６を取囲むように、Ｎ型不純物領域１０４が形成され
る。この図１６に示すフィールドトランジスタの構成に
おいて、フィールド絶縁膜１０６の幅が、フィールドト
ランジスタのチャネル長さに対応し、このフィールド絶
縁膜１０６の内周の長さおよび外周の長さの平均が、フ
ィールドトランジスタのチャネル幅に対応する。

【００１３】したがって、この図１６に示す平面レイア
ウトを用いれば、フィールドトランジスタのチャネル幅
Ｗとチャネル長の比Ｌを十分に大きくすることができ、
フィールドトランジスタＦＴの電流駆動力が十分大きく
され、高速でサージ電圧を吸収することができる。

【００１４】この入力保護回路においては、高電圧サー
ジを高速で吸収するとともに、安定にこの入力保護回路
を動作させるため、種々の工夫がなされている。

【００１５】図１７は、入力保護回路の平面レイアウト
を概略的に示す図である。図１７において、拡散抵抗ま
たはポリシリコン抵抗で構成される抵抗素子Ｒ１は、コ
ンタクト孔１２２および１２４を介してその上層の第１
層アルミニウム配線層に形成される導電線１１２および
１１４にそれぞれ接続される。この導電線１１２および
１１４は、抵抗素子１２が形成される領域上部において
分離されている。導電線１１２は、スルーホール１２０
を介して第２層アルミニウム配線層に形成される導電線
１１０に接続される。この導電線１１０は、パッドＰＤ
に接続される。一方、導電線１１４は、コの字形状を有
し、フィールドトランジスタの不純物領域１０２および
１０４を横切るように延在して配置される。この導電線
１１４は、不純物領域１０２とコンタクト孔１２８ａお
よび１２８ｂを介して電気的に接続される。不純物領域
１０４は、この導電線１１４と平行に配設される第１層
アルミニウム層に形成される導電線１１６とコンタクト
孔１２６を介して電気的に接続される。この導電線１１
６と、導電線１１４に関して対向して、第１層アルミニ
ウム配線層に形成される導電線１１８が形成される。こ
の導電線１１８は、コンタクト孔１３０を介して不純物
領域１０４に電気的に接続され、またスルーホール１３
２を介して図示しない上層の第２層アルミニウム配線層
に形成される接地線に接続される。導電線１１４および
１１６はフィールド絶縁膜上にわたって延在し、フィー
ルドトランジスタのゲート電極としても作用する。

【００１６】この導電線１１４は、このフィールドトラ
ンジスタ通過後、その端部において、コンタクト孔１３
４を介してポリシリコンまたは拡散層に形成される抵抗
素子Ｒ２の一方端に電気的に接続される。この抵抗素子
Ｒ２の他方端は、第１層アルミニウム配線層に構成され
る導電線１３８にコンタクト孔１３６を介して接続され
る。導電線１３８は、図示しないＭＯＳトランジスタＩ
Ｆのゲートおよびドレインならびに内部回路のＭＯＳト
ランジスタのゲートに電気的に接続される。

【００１７】図１８は、図１７に示す線１７Ａ−１７
Ａ′に沿った断面構造を概略的に示す図である。図１８
において、フィールドトランジスタは、半導体基板領域
１００上に間をおいて形成される不純物領域１０２およ
び１０４と、これらの不純物領域１０２および１０４の
間に形成されるフィールド絶縁膜１０６を含む。不純物
領域１０４は、コンタクト孔１３０を介して導電線１１
８に接続される。この導電線１１８はフィールド絶縁膜
１０６上にまで延在し、かつ、コンタクト孔１３２を介
して図１７には示さない第２層アルミニウム層で構成さ
れる導電線に接続される。

【００１８】不純物領域１０２は、互いに離れて形成さ
れるコンタクト孔１２８ａおよび１２８ｂを介して導電
線１１４に電気的に接続される。不純物領域１０４は、
コンタクト孔１２６を介して、第１層アルミニウム配線
層に形成される導電線１１６に形成される。

【００１９】この図１７および図１８に示す構成におい
て、コンタクト孔１２２、１２４、１２６、１２８ａお
よび１２８ｂ、および１３０、１３４および１３６の形
状は、そのエッジが丸くされている。このコンタクト孔
のエッジを丸くすることにより、コンタクト孔エッジ部
における電界集中を防止し、このコンタクト孔エッジ部
における高電界の発生およびコンタクト孔エッジ部にお
ける電流の集中を防止し、またこの高電界による電流
が、局所的に集中して加速されてＰＮ接合を破壊するの
を防止する。また、同様にスルーホール１２０および１
３２もそのエッジが丸くされており、そのエッジ部にお
ける高電界集中により電子が加速され、アルミニウムマ
イグレーション等が生じ配線の溶断が発生するのを防止
する。さらに、これらのコンタクト孔およびスルーホー
ルは十分その面積が広くされており、電流が広い面積に
わたって分散して流れるようにし、電力集中による発熱
による配線溶断が生じるのを防止する。さらに、導電線
１１０、１１２、１１４の幅は十分広くされており、抵
抗素子Ｒ１の幅も十分大きくされており、電流が集中し
て、発熱によるこれらの溶断が発生するのを防止する。

【００２０】さらに、不純物領域１０２および１４０も
その面積が十分大きくされ、またそれらに対するコンタ
クト孔１２６，１２８ａおよび１２８ｂならびに１３０
の面積も十分大きくされており、この不純物領域１０２
および１０４ならびにそれらのコンタクト孔部に電力集
中が生じるのを防止する。さらに、不純物領域１０２と
導電線１１４とは、２つのコンタクト孔１２８ａおよび
１２８ｂを介して電気的に接続するこにとより、等価的
にコンタクト孔の面積を大きくし、電流集中が生じるの
を防止する。

【００２１】さらに、また不純物領域１０４および１０
２は、そのフィールド絶縁膜１０６に面する部分におい
てエッジ部は丸くされており、このフィールド絶縁膜に
接する部分において高電界が発生し、フィールド絶縁膜
が劣化するのを防止する。

【００２２】この入力保護回路において、上述のよう
に、高電圧サージにより入力保護回路自体が破壊される
のを防止するために、（ｉ）電力消費が局所的に集中す
るのを防止する、および（ii）電界集中が生じるのを防
止するなどの対策がとられており、またこの入力保護回
路が高電圧サージに対し高速で応答するために、フィー
ルドトランジスタのチャネル長とチャネル幅の比および
抵抗素子Ｒ２の抵抗値などが最適な値に定められてい
る。

【００２３】

【発明が解決しようとする課題】図１９は、入力保護回
路部における電源配線および信号配線のレイアウトを概
略的に示す図である。図１９においては、パッドＰＤが
半導体チップの中央領域に配置されるＬＯＣ（リード・
オン・チップ）構造のパッド配置に対する配線レイアウ
トが一例として示される。

【００２４】図１９において、パッドＰＤの一方側に、
幅の広い金属配線１４０ａおよび１４０ｂが配設され、
これらの金属配線１４０ａおよび１４０ｂの間に、幅の
狭い金属配線１４２ａおよび１４２ｂが配置される。金
属配線１４０ｂは、抵抗素子Ｒ２上層に形成される。

【００２５】パッドＰＤの他方側に同様、幅の狭い、信
号を伝達するための金属配線１４２ｃ〜１４２ｆが配置
され、さらに、幅の広い金属配線１４０ｃが配置され
る。これらの幅の広い金属配線１４０ａ、１４０ｂおよ
び１４０ｃは、たとえば電源電圧を伝達する電源線また
は接地電圧を伝達する接地線である。

【００２６】パッドＰＤに高電圧サージが印加された場
合、抵抗素子Ｒ１およびフィールドトランジスタＦＴに
はたとえば数アンペアの大きな電流が流れる。したがっ
て抵抗素子Ｒ１の抵抗およびこのフィールドトランジス
タＦＴのコンタクト部（不純物領域とアルミニウム導電
層との接続部および不純物領域と基板領域の間のＰＮ接
合部）において、ジュール熱が発生する。大きな電流が
流れるため、この発熱により、上層の金属配線が溶断さ
れる可能性がある。したがって、図１９に示すように、
入力保護回路の抵抗素子Ｒ１およびフィールドトランジ
スタＦＴ上層には、金属配線は配置されない。金属配線
１４０ｂ下に、抵抗素子Ｒ２が配置される。この場合、
抵抗素子Ｒ２は、先に抵抗素子Ｒ１およびフィールドト
ランジスタＦＴにより大電流が吸収されており、大きな
電流は流れず、その発熱量は小さい。抵抗素子Ｒ２上層
に金属配線１４０ｂを配設することにより、この抵抗素
子Ｒ２の実効的なチップ占有面積を低減する。

【００２７】一方、このフィールドトランジスタＦＴお
よび抵抗素子Ｒ１上に配線を配置することができないた
め、できるだけ、この入力保護回路のフィールドトラン
ジスタＦＴおよび抵抗素子Ｒ１のチップ占有面積を低減
するために、抵抗素子Ｒ１とフィールドトランジスタＦ
Ｔとを接続する導電線１１４をＬ字形状とし、パッドＰ
Ｄ、抵抗素子Ｒ１およびフィールドトランジスタＦＴ
を、一列に整列して配置する。これにより、入力保護回
路の実効的チップ占有面積の低減を図る（配線領域を出
来るだけ広く確保する）。

【００２８】この入力保護回路は、吸収すべき高電圧サ
ージのエネルギの最小値は、絶対的に定められており
（たとえば人体からの放電の場合、２０００Ｖの高電圧
サージ）、レイアウト面積を縮小するのは困難である。
特に、高電圧サージ印加時にこの入力保護回路内におい
て電力消費が集中するのを避けるために、抵抗素子Ｒ１
の線幅、フィールドトランジスタの不純物領域の面積お
よびコンタクト部の面積の最小値が半導体チップサイズ
と独立に定められる。また、前述のようにこの入力保護
回路においては、電界集中および電力集中を避けるため
に種々のレイアウト上の工夫がなされており、この入力
保護回路のレイアウトを変更するのも容易ではない。

【００２９】入力保護回路の面積が、半導体チップ面積
に占める割合が増加し、パターンの微細化に対して、ま
すますこの入力保護回路のチップ面積に対する占有面積
の割合が増加してきている。

【００３０】この入力保護回路の占有面積をできるだけ
低減するために、図１９に示すように、パッドＰＤと抵
抗素子Ｒ１およびフィールドトランジスタＦＴを整列し
て配置し、配線配置可能領域を出来るだけ広くする。こ
の整列方向に沿ってパッドが整列して配置されており、
この領域においては通常、配線は配置されないためであ
る（パッドＰＤに対しボンディングワイヤが接続され
る）。

【００３１】また、入力保護回路上層に、金属配線を配
設することができないため、配線面積を低減するための
効率的なレイアウトを実現することができず、配線占有
面積を低減することができなくなる問題が生じる。

【００３２】図２０は、複数のパッドに対する入力保護
回路の配置を示す図である。図２０において、パッドＰ
Ｄａ〜ＰＤｎが整列して配置される。パッドＰＤａ〜Ｐ
Ｄｎそれぞれに対して入力保護回路ＩＰＣａ〜ＩＰＣｎ
が設けられる。これらの入力保護回路ＩＰＣａ〜ＩＰＣ
ｎにそれぞれ対応して入力回路ＩＮＣａ〜ＩＮＣｎが設
けられる。高集積化のためには、入力回路ＩＮＣａ〜Ｉ
ＮＣｎは、その構成要素のトランジスタが微細化され
る。一方、入力保護回路ＩＰＣａ〜ＩＰＣｎは、その構
成要素は、入力回路ＩＮＣａ〜ＩＮＣｎの微細化に従っ
て微細化することができず、その絶対的なサイズが決め
られている。このパッドＰＤａ〜ＰＤｎの数が大きくな
ると入力保護回路ＩＰＣａ〜ＩＰＣｎが半導体チップ上
で占める面積の割合が大きくなり、チップサイズ低減に
対する障害となる。また、このような入力パッドＰＤａ
〜ＰＤｎの数が増加すると、応じて入力保護回路ＩＰＣ
ａ〜ＩＰＣｎの数も増加し、配線を配置することのでき
ない領域が増加し、配線レイアウト面積を低減すること
ができず、配線のレイアウト面積を効率的に低減するこ
とができなくなる。

【００３３】それゆえ、この発明の目的は、チップ面積
を効率的に低減することのできる保護回路を備える半導
体集積回路装置を提供することである。

【００３４】この発明の他の目的は、効率的に配線レイ
アウト面積を低減することのできる半導体集積回路装置
を提供することである。

【００３５】

【課題を解決するための手段】この発明に係る半導体集
積回路装置は、要約すれば、入力保護回路などの保護回
路上層に、幅の十分広い金属配線を配置するように構成
したものである。

【００３６】すなわち、請求項１に係る半導体集積回路
装置は、外部端子に電気的に接続されるパッドと、この
パッドに結合され、このパッドに生じる所定電圧レベル
以上の高電圧を吸収するための保護回路と、この保護回
路上層にこの保護回路の少なくとも一部を覆うように形
成される導電線とを備える。

【００３７】請求項２に係る半導体集積回路装置は、請
求項１の保護回路が、パッドに結合される一方端を有す
る抵抗素子と、この抵抗素子の他方端に結合され、抵抗
素子を介して与えられる電圧の絶対値が所定レベル以上
となると導通し、抵抗素子の他方端を所定レベルの電圧
を供給する基準電圧源に接続する高電圧導通素子とを含
む。導電線は、少なくともこの高電圧導通素子の一部を
覆うように配置される。

【００３８】請求項３に係る半導体集積回路装置は、請
求項２の導電線が、抵抗素子および高電圧導通素子両者
を覆うように配設される。

【００３９】請求項４に係る半導体集積回路装置は、請
求項２の導電線が、抵抗素子の一部および高電圧導通素
子全体を覆うように配置される。

【００４０】請求項５に係る半導体集積回路装置は、請
求項２の導電線が、抵抗素子の一部および高電圧導通素
子を覆うように配置される第１の導電配線と、この第１
の導電配線と平行にかつ隙間をおいて配置され、抵抗素
子の残りの部分の少なくとも一部を覆うように配置され
る第２の導電配線を含む。

【００４１】請求項６に係る半導体集積回路装置は、請
求項２の導電線が、高電圧導通素子を覆うように配置さ
れる第１の導電配線と、この第１の導電配線と平行にか
つ間をおいて配置され、抵抗素子の一部を覆うように配
置される第２の導電配線を含む。

【００４２】請求項７に係る半導体集積回路装置は、請
求項２の導電線が、高電圧導通素子の一部を覆うように
形成される第１の導電配線と、この第１の導電配線と平
行にかつ隙間をおいて形成され、高電圧導通素子の残り
の少なくとも一部分を覆うように形成される第２の導電
配線とを含む。

【００４３】請求項８に係る半導体集積回路装置は、請
求項１または２の導電線が、熱伝導特性の優れた金属配
線である。

【００４４】請求項９に係る半導体集積回路装置は、請
求項８の金属配線がアルミニウム配線である。

【００４５】請求項１０に係る半導体集積回路装置は、
請求項１または２の導電線が、電源電圧を伝達する電源
線である。

【００４６】請求項１１に係る半導体集積回路装置は、
請求項１または２の導電線が、接地電圧を伝達する接地
線である。

【００４７】請求項１２に係る半導体集積回路装置は、
請求項１または２の装置が、各々が同一材料で形成さ
れ、かつ各々が異なる層に形成される複数の導電配線を
含む。導電線はこれら複数の導電配線の最上層に形成さ
れる導電配線である。

【００４８】請求項１３に係る半導体集積回路装置は、
請求項１から１２のいずれかの装置においてパッドが、
外部からの信号を受ける入力パッドである。

【００４９】請求項１４に係る半導体集積回路装置は、
請求項１から１２のいずれかの装置においてパッドが、
信号を入出力するための入出力パッドである。

【００５０】パッドに生じる高電圧サージを吸収するた
めの保護回路の少なくとも一部を上層に形成される導電
層で覆うように構成したため、導電線を、この保護回路
上層に配設することが可能となり、導電線のレイアウト
を効率的に行ない、レイアウト面積を低減することがで
きる。

【００５１】また、導電線下層に保護回路が配置される
ため、保護回路の占有面積は、導電線に覆われる部分が
導電線レイアウト面積に隠れることになり、保護回路の
チップ占有面積を見かけ上小さくすることができる。

【００５２】また、上層の導電線は、保護回路の発熱を
吸収することにより、保護回路に対し冷却作用を及ぼ
し、保護回路が生じた熱により破壊されるのを防止する
ことができ、サージ耐性の優れた保護回路を実現するこ
とができる。

【００５３】

【発明の実施の形態】

［実施の形態１］図１（Ａ）は、この発明の実施の形態
１に従う半導体集積回路装置の要部の構成を示す図であ
る。図１（Ａ）において、パッドＰＤに隣接して入力保
護回路ＩＰＣが配置される。入力保護回路ＩＰＣの上層
にこの入力保護回路ＩＰＣの少なくとも一部を覆うよう
に導電線としての金属配線１が配置される。この金属配
線１は、たとえば電源線または接地線であり、十分広い
幅（たとえば１０μｍ）を有している。またこの金属配
線１は、入力保護回路ＩＰＣの構成要素を相互接続する
配線層（第１層アルミニウム配線）よりも上層の配線層
に形成されていればよく、この金属配線１は、たとえば
第２層アルミニウム配線層で構成され、高い熱伝導率を
有している。

【００５４】入力保護回路ＩＰＣはたとえば第２層アル
ミニウム配線層で構成される導電線２を介してパッドＰ
Ｄに接続される。

【００５５】図１（Ｂ）に示すように、半導体基板領域
３表面に入力保護回路形成領域４が設けられ、この領域
４に入力保護回路が形成される。パッドＰＤに、高電圧
サージが印加され、入力保護回路ＩＰＣにこの大きな高
電圧サージによる電流が流れジュール熱により、熱が発
生した場合、上層の金属配線１で吸収する（分散させて
吸収する）。

【００５６】この金属配線１は、電源線または接地線な
どであり、十分広い幅を有しており、この入力保護回路
形成領域４に生じた熱を分散して冷却することができ
る。この入力保護回路形成領域４において発生する熱を
上層の金属配線１で分散冷却することにより、入力保護
回路において生じた熱を効率的に放出することができ、
入力保護回路の放熱性を改善することができ、応じて入
力保護回路における発熱による抵抗素子またはＰＮ接合
の特性劣化による破壊を防止することができ、確実に高
電圧サージを吸収することができ、サージ耐性に優れた
入力保護回路を実現することができる。

【００５７】また入力保護回路ＩＰＣの少なくとも一部
を覆うように上層に金属配線１を配設することにより
（図１（Ａ）参照）この入力保護回路ＩＰＣの配置面積
を、金属配線１の配置面積とを共用することができ、半
導体チップ上の入力保護回路の占有面積を実効的に低減
することができる。また、金属配線１は、入力保護回路
ＩＰＣ上層に配設することが可能となり、この金属配線
１のレイアウトの自由度が大きくなり、金属配線１のレ
イアウト面積を効率的に低減することができる。

【００５８】また、この金属配線は十分広い幅を有して
おり、入力保護回路ＩＰＣにおいて発熱が生じても、こ
の金属配線１は熱伝導率が高く、効率的に熱を分散して
冷却するため、入力保護回路ＩＰＣからの熱による金属
配線１の溶断の問題は全く生じない。

【００５９】以上のように、この発明の実施の形態１に
従えば、入力保護回路上層に少なくとも入力保護回路の
一部を覆うように熱伝導率の優れた幅の広い金属配線を
配置しているため、効率的にこの入力保護回路において
高電圧サージにより生じた熱を分散して冷却することが
でき、サージ耐性の優れた入力保護回路を実現すること
ができる。また、上層の金属配線は入力保護回路の少な
くとも一部を覆うように配置されるため、従来に比べて
この入力保護回路のチップ占有面積を金属配線により覆
われている部分を等価的に低減することができ、入力保
護回路のチップ上レイアウト面積を低減することがで
き、応じてチップ面積を低減することができる。

【００６０】［実施の形態２］図２は、この発明の実施
の形態２に従う入力保護回路のレイアウトを概略的に示
す図である。図２において、この入力保護回路は、抵抗
素子Ｒ１と、フィールドトランジスタＦＴを含む。抵抗
素子Ｒ１の一方端はコンタクト孔１２２を介してたとえ
ば第１層アルミニウム配線である導電線１２に接続され
る。この導電線１２は、また、スルーホール１２０を介
してこの導電線１２と直交するように配設される第２層
アルミニウム配線層に形成される導電線１１０に接続れ
さる。導電線１１０はパッドＰＤに電気的に接続され
る。

【００６１】抵抗素子Ｒ１の他方端は、コンタクト孔１
２４を介して第１層アルミニウム配線層で構成される導
電線１４に接続される。この導電線１４は、抵抗素子Ｒ
１と直交する方向に延在するように配置される。

【００６２】この導電線１４は、フィールドトランジス
タＦＴの不純物領域１０２に２つのコンタクト孔１２８
ａおよび１２８ｂを介して電気的に接続され、かつさら
に延在して抵抗素子Ｒ２の一方端にコンタクト孔１３４
を介して接続される。

【００６３】フィールドトランジスタＦＴにおいて、こ
の不純物領域１０２を取囲むように形成される不純物領
域１０４は、コンタクト孔１２６を介して第１層アルミ
ニウム配線層で構成される導電線１１６に接続される。
この不純物領域１０４は、コンタクト孔１３０を介して
第１層アルミニウム配線層に形成される導電線１１８に
接続される。この導電線１１８は、スルーホール１３２
を介して接地線に接続される。導電線１１６および１１
８は、導電線１４を介して対向して配置される。これら
の導電線１１６および１１８はそれぞれ不純物領域１０
２および１０４の間に形成されるフィールド絶縁膜上に
わたって形成され、このフィールドトランジスタＦＴの
ゲート電極として作用する。

【００６４】抵抗素子Ｒ２の他方端はコンタクト孔１３
６を介して第１層アルミニウム配線層に形成される導電
線１３８に接続される。この導電線１３８は図示しない
ＩＦトランジスタおよび入力回路に接続される。

【００６５】この抵抗素子Ｒ２およびフィールドトラン
ジスタＦＴおよび抵抗素子Ｒ１の一部（特にコンタクト
孔部１２４部分）を覆うように、第２層アルミニウム配
線層に形成される接地線１０が配設される。この接地線
１０に隣接して、抵抗素子Ｒ１の残りの部分の（特にコ
ンタクト孔１２２の部分）を覆うように、第２層アルミ
ニウム配線層に形成されるたとえば電源電圧を伝達する
電源線である導電配線１１が配置される。

【００６６】フィールドトランジスタＦＴの平面レイア
ウトは先の図１７に示すフィールドトランジスタＦＴの
それと同じである。抵抗素子Ｒ１の各パラメータも図１
７に示す抵抗素子Ｒ１のそれと同じである。単に、抵抗
素子Ｒ１の延在方向と直交する方向に導電線１４が配置
され、抵抗素子Ｒ１とフィールドトランジスタ形成領域
がほぼＬ字形状を形成するように配置される点が異な
る。これにより、従来のフィールドトランジスタＦＴお
よび抵抗素子Ｒ１のレイアウトパターンを変更すること
なく入力保護回路を配設することができる。フィールド
トランジスタＦＴおよび抵抗素子Ｒ１の一部を覆うよう
に上層に導電配線１０および１１を配設することによ
り、この入力保護回路と導電配線１０および１１とを重
ね合せて配置することができ、入力保護回路のチップ上
のレイアウト面積を実効的に低減することができる。

【００６７】また、これらのフィールドトランジスタＦ
Ｔおよび抵抗素子Ｒ１上層に幅の十分広い接地線１２ま
たは導電配線１１を配設することにより、これらのフィ
ールドトランジスタＦＴおよび抵抗素子Ｒ１において生
じた熱をこれらの導電配線１０および１１で効率的に吸
収することができる（導電配線１０および１１は熱伝導
率の高いアルミニウム配線である）。したがって、これ
らの入力保護回路の発熱を効率的に放散することがで
き、安定に入力保護回路を動作させることができる。ま
た、導電配線１０および１１はたとえば１０μｍ以上の
幅の広い配線でありまた広い距離にわたって延在してお
り、発生した熱を分散して吸収することができ、入力保
護回路（フィールドトランジスタＦＴおよび抵抗素子Ｒ
１）の発熱により溶断することはない。

【００６８】また、この図２に示す配置においては、導
電配線１１および１０の間に、隙間が設けられている。
しかしながら、抵抗素子Ｒ１のコンタクト孔部１２２お
よび１２４はその上層の導電配線１１および１０により
完全に覆われている。したがってこのコンタクト孔部１
２２および１２４におけるコンタクト抵抗による発熱を
確実に吸収することができ、また抵抗素子Ｒ１のほぼ大
部分が導電配線１０および１１に覆われているため、抵
抗素子Ｒ１の発生する熱を効率的にこれらの導電配線１
０および１１により吸収することができる。またこの導
電配線１０および１１の間の隙間は、これらが別配線の
ために生じるが、この隙間を積極的に利用することによ
り、後に説明するが、抵抗素子Ｒ１で生じた熱がこれら
の導電配線に吸収される前に内部で閉じ込められる（熱
のこもり）のを防止し、確実にこの吸収されずに残った
熱を放出することが可能となり、効率的な冷却を実現す
ることができる。

【００６９】なお、パッドＰＤに関して導電配線１０お
よび１１と対向して配置する導電配線１２は、第２層ア
ルミニウム配線層に形成されるが、パッドＰＤがＬＯＣ
構造で半導体チップ中央部に配置されている状態を一例
として示すために配置されている。この導電配線１２下
に、図示しない別のパッドに接続される入力保護回路が
配置されてもよい。

【００７０】パッドＰＤが半導体チップの外部周辺部に
沿って配置される「周辺パッド」配置の場合には、この
導電配線１２は設けられない。

【００７１】図３は、図２に示す線２Ａ−２Ａ′に沿っ
た断面構造を概略的に示す図である。図３において、半
導体基板領域１００の表面に、間をおいて不純物領域１
０２および１０４が形成される。不純物領域１０２およ
び１０４の間にフィールド絶縁膜１０６が形成される。
この不純物領域１０２上に、コンタクト孔１２８ａおよ
び１２８ｂを介してこれに接続される導電線１４が形成
される。この導電線１４と同一層に、不純物領域１０４
に接続される導電配線１１６および１１８が形成され
る。これらの導電配線１１６および１１８はそれぞれコ
ンタクト孔１２６および１３０を介して不純物領域１０
４に接続される。

【００７２】不純物領域１０４は、図２に示すように１
つの不純物領域であり、したがって導電配線１１６およ
び１１８は電気的に接続される。これらの導電配線１１
６および１１８は、フィールド絶縁膜１０６上にわたっ
て延在し、フィールドトランジスタＦＴのゲート電極と
しても機能する。この導電配線１１６、１４、および１
１８上層にこれらを覆うように、第２層アルミニウム配
線層に形成される導電配線１０が形成される。この導電
配線１０は、接地電圧を伝達する接地線である。この接
地線１０は、スルーホール１３２を介して導電配線１１
８に接続される。接地線１０は、安定に接地電圧を供給
するためその幅は十分に広くされている。

【００７３】この図３に示すように、導電配線１０とし
て接地線１０を用いた場合、フィールドトランジスタＦ
Ｔのゲートおよび不純物領域ソース領域（不純物領域１
０４）へ接地電圧を与えるための接地線１０をこのフィ
ールドトランジスタＦＴ上層に配置することができる。
したがって、別の部分に設けられた接地線から接地電圧
をこれらの不純物領域１０４に与える必要がなく、配線
を効率的に行なうことができ、配線レイアウト面積が低
減される。

【００７４】以上のように、この発明の実施の形態２に
従えば、入力保護回路の抵抗素子およびフィールドトラ
ンジスタ全体をほぼ覆うようにその上層に幅の広い導電
線を配置しているため、入力保護回路のチップ上レイア
ウト面積を実効的に削減することができ、チップ面積を
低減することができる。また、この上層の導電配線１０
および１１は、十分に幅の広いまた高い熱伝導率を有す
るたとえばアルミニウム配線であり、放熱性および耐溶
断性についての問題は何ら生じず、確実に、この入力保
護回路から発生した熱を分散して冷却することができ
る。この入力保護回路の熱を効率的に上層の放電配線に
より吸収（冷却）することにより、入力保護回路部の温
度上昇が抑制され、高電圧サージ印加時において入力保
護回路において大電流により発生した熱により抵抗素子
またはＰＮ接合が破壊されるのを防止することができ、
サージ耐性の優れた入力保護回路を実現することができ
る。

【００７５】また、この上層の導電配線として接地線を
用いることにより、フィールドトランジスタに対し容易
に接地電圧を供給することができ、効率的な配線レイア
ウトを実現することができる。

【００７６】［実施の形態３］図４は、この発明の実施
の形態３に従う半導体集積回路装置の要部の構成を概略
的に示す図である。図４においては、フィールドトラン
ジスタの部分の断面構造を概略的に示す。この発明の実
施の形態３における平面レイアウトは図２に示すものと
同じである。この発明の実施の形態３においては、フィ
ールドトランジスタの金属ゲートを構成する導電線１１
８がスルーホール１３２を介して第２層アルミニウム配
線で構成される導電線２０に接続される。この導電線２
０は、別の図示しない部分において、接地線に電気的に
接続される。

【００７７】この発明の実施の形態３において、さら
に、フィールドトランジスタ全体を覆うように、第３層
アルミニウム配線層に形成される導電線２５が形成され
る。導電線２５は、電源電圧を伝達する電源線であって
もよく、また接地電圧を伝達する接地線であってもよ
い。十分な幅および熱分散のための長さを有していれば
よい。

【００７８】図４に示すように３層金属配線構造におい
ても、最上層の第３層に形成されるアルミニウム配線は
電源線または接地線であり、十分な幅および長さを有し
ており、実施の形態２と同様の効果を奏する。

【００７９】［変更例］図５は、この発明の実施の形態
３の変更例の構成を概略的に示す図である。図５におい
ては、半導体基板領域３の表面部に形成される入力保護
回路形成領域４０を覆うように、十分に幅の広い高い熱
伝導率を有するたとえばアルミニウム配線などの導電線
３０が配置される。この導電線３０は、多層金属配線構
造のＭＯＳ集積回路における最上層の金属配線である。
多金属配線構造において最上層の金属配線は、通常電源
線または接地線として用いられ、十分な幅を有してい
る。このような３層以上の多層金属配線の場合において
も、最上層の十分に幅の広くかつ熱伝導率の優れた金属
配線（たとえばアルミニウム配線）３０を入力保護回路
形成領域４を覆うようにその上層に形成するこにとよ
り、入力保護回路で生じた熱を効率的に吸収し、入力保
護回路の効率的な冷却を行なうことができる。

【００８０】以上のように、この発明の実施の形態３に
従えば、入力保護回路を覆うように、第３層以上の上層
の幅の広い金属配線を配置しているため、入力保護回路
からの熱を効率的に吸収して冷却することができる。

【００８１】また、実施の形態２と同様の効果をも得る
ことができる。 ［実施の形態４］図６は、この発明の実施の形態４に従
う半導体集積回路装置の要部の構成を概略的に示す図で
ある。図６に示す構成においては、抵抗素子Ｒ１上層に
形成されるたとえば第２層アルミニウム配線層に形成さ
れる導電線３２は、抵抗素子Ｒ１の一部を覆うように形
成される。抵抗素子Ｒ１の導電線１２にコンタクト孔１
２２を介して接続される領域近傍は、この導電線には覆
われない。抵抗素子Ｒ１のコンタクト孔１２４およびそ
の近傍部分が導電線３２により覆われる。他の構成は、
図２に示す構成と同じであり、対応する部分は同一参照
番号を付す。ただし、図６においては、フィールドトラ
ンジスタＦＴに対しては、図面の煩雑化を避けるため
に、参照符号は示していない。このフィールドトランジ
スタＦＴおよび抵抗素子Ｒ２は、実施の形態２と同様、
たとえば第２層アルミニウム配線層に形成される導電線
１０により覆われる。

【００８２】図７は、図６に示す抵抗素子Ｒ１の線６Ａ
−６Ａ′に沿った断面構造を概略的に示す図である。図
７において、入力保護回路形成領域４表面に、絶縁膜３
３を介してたとえばポリシリコンで形成される抵抗素子
Ｒ１が形成される。この抵抗素子Ｒ１の一方端はコンタ
クト孔１２２を介して導電線１２に電気的に接続され、
抵抗素子Ｒ１の他方端はコンタクト孔１２４を介して導
電線４に電気的に接続される。このコンタクト孔１２４
およびその近傍領域上層に、導電線３２が配設される。
この導電線３２は、抵抗素子Ｒ１全体を覆ってはいな
い。抵抗素子Ｒ１において高電圧サージにより大電流が
流れて熱が発生する。この発生した熱が上層の導電線３
２により分散冷却される前に、発生した熱が閉込められ
て（この熱は次いで導電線３２により分散冷却され
る）、抵抗素子Ｒ１を効率的に冷却することができない
のを防止するため、抵抗素子Ｒ１上層に導電線３２が形
成されてない部分３５を設ける。この空隙部分３５を介
して、抵抗素子Ｒ１から発生した熱を放出し、抵抗素子
Ｒ１からの熱が、導電線３２により冷やされて冷却され
る前に閉込められるのを防止する。これにより、熱のこ
もりを防止し、効率的に抵抗素子Ｒ１を、空隙部分３５
からの熱放出および導電線３２による分散冷却により効
率的に冷却することができる。

【００８３】なお、図７に示す構成において、抵抗素子
Ｒ１はポリシリコン抵抗で構成されているが、この抵抗
素子Ｒ１は、不純物領域を用いる拡散抵抗で構成されて
もよい。

【００８４】以上のように、この発明の実施の形態４に
従えば、パッドＰＤに電気的に接続される抵抗素子の一
部のみを覆うように上層に導電線を配設しているため、
抵抗素子から発生した熱が上層の導電層により分散して
冷却される前に閉込められてこもってしまうのを防止す
ることができ、効率的な冷却を実現することができる。

【００８５】［実施の形態５］図８は、この発明の実施
の形態５に従う半導体集積回路装置の要部の構成を概略
的に示す図である。図８に示す構成においては、フィー
ルドトランジスタＦＴを覆うように、たとえば第２層ア
ルミニウム配線層に形成される導電線４０および４２が
互いに隙間をおいてかつ平行に配置される。これらの導
電線４０および４２は、フィールドトランジスタＦＴの
一部（コンタクト孔部１２８ｂ領域）を覆ってはない
（その間隙部分が広くされている）。抵抗素子Ｒ１はそ
の上層には、導電層は設けられていない。他の構成は、
図２に示す構成と同じであり、対応する部分には同一参
照番号を付す。このフィールドトランジスタＦＴ上層に
２つの互いに平行にかつ間をおいて導電線４０および４
２を配置する。特に発熱量の多いコンタクト孔１２８
ａ，１２８ｂの領域で隙間を広くする。先の実施の形態
４と同様、フィールドトランジスタＦＴを完全に導電線
で覆った場合に生じる熱のこもりを抑制し、効率的な熱
の放出を実現する。

【００８６】図９は、図８に示す線８Ａ−８Ａ′に沿っ
た断面構造を概略的に示す図である。図９に示す断面構
造において、図３に示す断面構造と対応する部分には同
一参照番号を付す。

【００８７】図９においては、導電線４０が接地電圧を
伝達する接地線の場合が一例として示される。コンタク
ト孔１３０を介して不純物領域１０４に接続される導電
線１１８は、スルーホール１３２を介してその上層の導
電線４０に接続される。この導電線４０は、導電線１１
８および導電線１４の一部を覆うように形成される。こ
のフィールドトランジスタのコンタクト孔１２８ａの部
分は、導電層４０により覆われている。

【００８８】一方、導電線１１６上層に配設される導電
線４２は、導電線１１６のみを覆うように形成される。
この導電線４２は、コンタクト孔１２６の部分を覆って
はいるが、導電線１４は覆ってはいない。したがってこ
の導電線４０および４２の間の領域４５を介して、フィ
ールドトランジスタＦＴにおいて、高電圧サージ印加時
に発生した大電流により生じる熱を効率的に排出するこ
とができる。すなわち、導電線で完全に覆った場合に生
じる可能性のある分散冷却前の熱のこもりを抑制し、こ
もった熱を領域４５を介して効率的に放出する。残りの
熱は、導電線４０および４２により、効率的に分散され
冷却される。抵抗素子Ｒ１からの熱は、その上層へ従来
と同様にして放出される。

【００８９】以上のように、この発明の実施の形態５に
従えば、フィールドトランジスタの一部領域を覆わない
ようにその上層に導電線を配設しているため、導電線を
完全にフィールドトランジスタを覆うように配置した場
合に生じる分散冷却前の熱のこもりを効率的に抑制する
ことができ、効率的に上層の導電線によりこのフィール
ドトランジスタにより生じた熱を吸収して冷却すること
ができる。

【００９０】［実施の形態６］図１０は、この発明の実
施の形態６に従う半導体集積回路装置の要部の構成を概
略的に示す図である。図１０において、パッドＰＤＱの
一方側に、導電線５０および５２が互いに隙間をおいて
平行に配置され、かつパッドＰＤＱの他方側に、導電線
５４および５６が互いに平行に配置される。導電線５０
および５２下部には、フィールドトランジスタＦＴが形
成される。このフィールドトランジスタＦＴは、領域４
５上部には導電線５０および５２が設けられておらず、
この領域４５は熱放出用空隙領域となっている。すなわ
ち、コンタクト孔１２８ａの領域上層には導電線５０お
よび５２は設けられていない。コンタクト孔１２８ｂ上
層には、導電線５０が配置されている。

【００９１】このフィールドトランジスタＦＴおよびそ
の上層の導電線５０および５２の配置関係は図８に示す
ものと同じである。ただし、この図１０に示す構成にお
いてはフィールドトランジスタＦＴに対しては、抵抗素
子Ｒ２は接続されていない。

【００９２】パッドＰＤＱは、第２層アルミニウム配線
層の導電線５８に接続される。この導電線５８はスルー
ホール６０を介して第１層アルミニウム配線層の導電線
６２に電気的に接続される。この導電線６２はコンタク
ト孔６４を介して抵抗素子Ｒ１の一方端に接続される。
抵抗素子Ｒ１の他方端はコンタクト孔６６を介して図の
垂直方向に延びる第１層アルミニウム配線層で構成され
る導電線６８に接続される。導電線６８は、フィールド
トランジスタＦＴ方向に延在して、フィールドトランジ
スタＦＴのコンタクト孔１２８ａおよび１２８ｂを介し
てその不純物領域に電気的に接続される。

【００９３】この導電線６８は、さらに、反対方向にも
延在して、導電線５４および５６下にまで延在する。導
電線５４は接地電圧を伝達する接地線であり、導電線５
６は電源電圧を伝達する電源線である。この導電線５４
下部に、出力回路に含まれるｎチャネルＭＯＳトランジ
スタ形成領域７０が配設される。電源電圧Ｖｃｃを伝達
する電源線５６下部には、この出力回路に含まれるｐチ
ャネルＭＯＳトランジスタを形成するトランジスタ形成
領域７２が配設される。出力回路に含まれる出力トラン
ジスタを電源線となる導電線５６および接地線となる導
電線５４下部に配置することにより、この出力回路の大
きな駆動力を有する出力トランジスタの占有面積を実効
的に低減する。

【００９４】ｎチャネルＭＯＳトランジスタ形成領域７
０においては、導電線５４の延在方向に沿って延在する
コンタクト孔７５、ゲート電極７７およびコンタクト孔
７９が順次この順に配置される。コンタクト孔７５は、
このｎチャネルＭＯＳトランジスタ形成領域７０のソー
ス不純物領域を第１層アルミニウム配線層で形成される
導電線８３に電気的に接続する。ゲート電極７７は、第
１層ポリシリコン配線層で形成される導電線８０に形成
される。この導電線８０は、ｐチャネルＭＯＳトランジ
スタ７２形成領域にわたって延在し、第１層アルミニウ
ム配線層８２に接続される。この第１層アルミニウム配
線層８２は、図示しない内部回路に電気的に接続され。
コンタクト孔７９は、このｎチャネルＭＯＳトランジス
タ形成領域７０の不純物領域を導電線６８に電気的に接
続する。導電線８３は、コンタクト孔７０を介して上層
の導電線５４に接続される。

【００９５】ｐチャネルＭＯＳトランジスタ形成領域７
２においては、コンタクト孔８５、ゲート電極８６、お
よびコンタクト孔８７がこの順に配設される。コンタク
ト孔８５は、このｐチャネルＭＯＳトランジスタ形成領
域の不純物領域（ソース領域）を上層の第１層アルミニ
ウム配線層で形成される導電線８８に電気的に接続す
る。この導電線８８は、コンタクト孔７９を介して上層
の電源線となる導電線５６に電気的に接続される。

【００９６】ゲート電極層８６は、導電線８０に電気的
に接続される。コンタクト孔８７は、このｐチャネルＭ
ＯＳトランジスタ形成領域７２の不純物領域（ドレイン
領域）を導電線６８に接続する。

【００９７】図１１は、図１０に示す保護回路の電気的
等価回路を示す図である。図１１において、ＤＱパッド
ＰＤＱは、抵抗素子Ｒ１を介して導電線６８に電気的に
結合される。この導電線６８は、一方側でデータの入出
力を行なうための入出力回路９０に接続され、他方端
で、フィールドトランジスタＦＴの一方導通端子（ドレ
イン）に接続される。この入出力回路９０は、図１０に
示す出力用のＭＯＳトランジスタ（７０および７２）を
含む。この入出力回路９０上にわたって電源線および接
地線が配設される。フィールドトランジスタＦＴ上層に
は、図１０に示す導電線５０および５２がフィールドト
ランジスタＦＴを覆うように（一部の隙間をもって）配
設される。ＤＱパッドＰＤＱは、入出力回路９０と、デ
ータ信号の授受を行なう。

【００９８】この図１０および図１１に示すように、パ
ッドがデータ信号の入出力を行なうＤＱパッドの場合に
おいても、抵抗素子Ｒ１およびフィールドトランジスタ
ＦＴを配置することにより、入出力回路９０を外部から
の高電圧サージから保護することができる。

【００９９】また、実施の形態５と同様、フィールドト
ランジスタＦＴを覆うように導電線を上層に配置するこ
とにより、このフィールドトランジスタＦＴにおいて生
じた熱を効率的に放散させることができる。またこのと
き、フィールドトランジスタＦＴが完全に覆われていな
い（空隙領域４５）ため、上層の導電線により熱が冷却
される前にこもるのを抑制し、効率的な放熱を行なうこ
とができる。また、フィールドトランジスタが導電線５
０および５２の下部に配置されているため、このフィー
ルドトランジスタのチップ上レイアウト面積を削減する
ことができる。

【０１００】［実施の形態７］図１２は、この発明の実
施の形態７に従う半導体集積回路装置の要部の構成を概
略的に示す図である。図１２において、入力保護回路Ｉ
ＰＣ上層に、導電線９１および９３が互いに平行に配設
される。この入力保護回路ＩＰＣは、その全体が完全に
覆われてもよく、またその一部のみが覆われてもよい。
入力保護回路ＩＰＣは、パッドＰＤに電気的に接続され
る。導電線９１は電源電圧ＶＣＣを受ける電源パッド９
２に接続され、導電線９３は、接地電圧ＧＮＤを受ける
接地パッド９４に電気的に接続される。パッドＰＤ、９
２および９４は、整列して配置される。これらのパッド
ＰＤ、９２および９４は、半導体チップ中央部に配置さ
れる「ＬＯＣ構造」を有してもよく、また半導体チップ
の外部周辺に沿って配置される「周辺パッド」配置であ
ってもよい。

【０１０１】この図１２に示すように、導電線９１およ
び９３を、それぞれ電源パッド９２および接地パッド９
４に電気的に接続することにより、電源パッド９２およ
び接地パッド９４からの電源線９１および接地線９３
を、入力保護回路形成領域上にわたって延在して配置す
ることができ、これらの電源線９１および接地線９３の
レイアウト面積を実効的に低減することができる。

【０１０２】なお、この図１２に示すパッド配置におい
て、電源パッド９２と接地パッド９４は、パッドＰＤに
関して対向して配置されてもよい。

【０１０３】以上のように、この発明の実施の形態７に
従えば、電源パッドおよび接地パッドに接続する電源線
および接地線を入力保護回路上にわたって延在して配置
するように構成しているため、これらの電源線および接
地線のレイアウトが容易となるとともに、レイアウト面
積を低減することができる。また、入力保護回路からの
熱を吸収するための余分の導電線を用いる必要がなく、
何ら製造プロセスおよび配線レイアウト面積を増加させ
るとなく容易に入力保護回路からの熱を冷却することが
できる。

【０１０４】［実施の形態８］図１３は、この発明の実
施の形態８に従う半導体集積回路装置の要部の構成を概
略的に示す図である。この図１３に示す配置において
は、パッド９５に接続される導電線９６が、入力保護回
路ＩＰＣ上層に延在して配置される。この導電線９６
は、入力保護回路ＩＰＣ上層上部分で幅が広くされる被
覆部分９７と、入力保護回路ＩＰＣと異なる領域におい
て、他の回路へ所定の電圧を伝達する通常幅部分９８を
含む。この図１３に示す配置において、１つの導電線９
６において、入力保護回路ＩＰＣ上層部分においてその
幅が広くされた部分９７を設けている。この幅広部分９
７を設けておくことにより、導電線９６のみがこの入力
保護回路ＩＰＣ近傍において配置されている場合におい
ても、容易にこの入力保護回路ＩＰＣ上層にこの入力保
護回路ＩＰＣの少なくとも一部分を覆うように導電線を
配設することができ、配線レイアウトを複雑化すること
なく容易に入力保護回路ＩＰＣからの熱を吸収すること
のできる熱吸収層を配置することができる。

【０１０５】また、この図１２および図１３に示す配置
において、入力保護回路ＩＰＣ近傍にパッド９２、９４
および９５が設けられる構成において、入力保護回路Ｉ
ＰＣからの熱をパッド９２、９４および９５部分へ伝達
し、このパッド部分から熱を放散させることができ、効
率的に入力保護回路ＩＰＣからの熱を放散させることが
できる。

【０１０６】なお、上記実施の形態１から７において入
力保護回路ＩＰＣ上層に２つの導電線が平行に配設され
ているが、これらの２つに平行に配設される導電線は、
別々の電圧を伝達する配線、すなわち電源線および接地
線でなく、同じ電圧を伝達する導電線であってもよい。
すなわち、たとえば電源線または接地線のみが互いに平
行に配置され、これらが別々の回路部分（たとえばデー
タ入出力部分および制御信号入力部分）へ電圧を与える
電源配置であっても入力保護回路ＩＰＣ上層に、この入
力保護回路の少なくとも一部を覆うように配線が配置さ
れる限り同様の効果を得ることができる。

【０１０７】

【発明の効果】以上のように、この発明に従えば、十分
幅の広い金属配線下に入力保護回路を配置するようにし
ているため、この入力保護回路からの熱を上層の金属配
線により常に放熱することがてき、またこの金属配線と
入力保護回路とが平面的に見て重ねるように配置される
ため、この保護回路のレイアウト面積を実効的に低減す
ることができる。

【０１０８】すなわち、請求項１に係る発明に従えば、
パッドに結合され、このパッドに与えられる高電圧を吸
収するための保護回路上層に、この保護回路の少なくと
も一部を覆うように導電線を形成しているため、この保
護回路において生じた熱を上層の導電線で吸収すること
ができ、保護回路の熱特性を改善することができ、サー
ジ耐性の優れた保護回路を実現することができる。ま
た、導電線と保護回路とが平面的に見て重なり合うよう
に配置されるため、保護回路のレイアウト面積を実効的
に低減することができる。

【０１０９】請求項２に係る発明に従えば、抵抗素子お
よび高電圧導通素子を含む保護回路の高電圧導通素子の
少なくとも一部を覆うように導電線を配置しているた
め、この高電圧導通素子からの熱を導電線で効果的に冷
却することができるとともに、高電圧導通素子のレイア
ウト面積を実効的に低減させることができる。

【０１１０】請求項３に係る発明に従えば、抵抗素子お
よび高電圧導通素子両者を覆うように導電線を配置して
いるため、これらの抵抗素子および高電圧導通素子両者
からの熱を冷却することができ、それらの抵抗素子およ
び高電圧導通素子の熱破壊を効果的に抑制することがで
きる。また、抵抗素子および高電圧導通素子両者を覆う
ように導電線を配置しているため、これらの抵抗素子お
よび高電圧導通素子のレイアウト面積を実効的に低減す
ることができる。

【０１１１】請求項４に係る発明に従えば、抵抗素子の
一部および高電圧導通素子を覆うように導電線を配置し
ているため、抵抗素子部において、上層導電線において
熱が冷却される前に熱がこもるのを抑制することがで
き、効率的に入力保護回路部分の発生する熱を冷却する
ことができる。

【０１１２】請求項５に係る発明に従えば、抵抗素子の
一部および高電圧導通素子を覆うように第１の導電線を
配置しかつこの第１の導電配線と平行にかつ隙間をおい
て抵抗素子の残りの部分の少なくとも一部を覆うように
第２の導電線を配置しているため、導電線の幅が抵抗素
子および高電圧導通素子両者を覆うのに十分でない場合
においても、確実に、これらの抵抗素子および高電圧導
通素子上層に導電線を配置することができる。また、第
１の導電配線と第２の導電配線の間に隙間を設けること
により、抵抗素子部において空隙の部分が熱放散部分と
して作用し、熱のこもりを抑制することができる。ま
た、抵抗素子および高電圧導通素子を第１および第２の
導電配線のレイアウトに合せて配置位置を設定すること
により、配線レイアウトを変更する必要がなく、効率的
な配線レイアウトを実現することができ、また入力保護
回路部分のチップ占有面積を実効的に低減することがで
きる。

【０１１３】請求項６に係る発明に従えば、高電圧導通
素子を第１の導電配線で覆いかつ抵抗素子の一部をこの
第１の導電配線と平行に配設される第２の導電配線で覆
うようにしているため、抵抗素子部における熱のこもり
を抑制することができる。

【０１１４】請求項７に係る発明に従えば、高電圧導通
素子上層に、隙間をおいて平行に第１および第２の導電
配線を配置しているため、この高電圧導通素子部におい
て、導電線により完全に覆った場合に生じる熱のこもり
を抑制することができ、効率的に熱の放出を行なうこと
ができる。

【０１１５】請求項８に係る発明に従えば、導電線を熱
伝導特性の優れた金属配線で構成したため、効率的に入
力保護回路部分から発生した熱を導電線にわたって分散
させて冷却させることができる。

【０１１６】請求項９に係る発明に従えば、金属配線は
アルミニウム配線で形成しているため、導電線として、
別の配線材料を用いる必要がなく、電源線または接地線
を導電線として利用することができ、製造プロセスを増
加させることなく容易に熱吸収用の導電線を配設するこ
とができる。

【０１１７】請求項１０に係る発明に従えば、導電線
が、電源電圧を伝達する電源線であり、この電源線下に
入力保護回路部分を配置することにより、入力保護回路
部分のチップレイアウト面積を実効的に低減することが
できるとともに、電源線を入力保護回路部上にわたって
延在させることができ、この電源線のレイアウトが容易
となる。

【０１１８】請求項１１に係る発明に従えば、導電線は
接地電圧を伝達する接地線であり、電源線の場合と同
様、入力保護回路部分のチップレイアウト面積および接
地線レイアウトの容易化を実現することができる。さら
に、この接地線は、高電圧導通素子に電気的に接続する
ことにより、別の部分から接地線を高電圧導通素子に接
続させる必要がなく、高電圧導通素子のコンタクト部に
対する配線レイアウトが容易となり、また配線面積が低
減される。

【０１１９】請求項１２に係る発明に従えば、この導電
線は、多層配線の最上層の導電配線で形成しており、幅
の広い最上層導電配線を用いて、効率的に入力保護回路
部分からの熱を分散させて冷却することができる。

【０１２０】請求項１３に係る発明に従えば、パッド
は、入力パッドであり、サージ耐性の優れた、かつチッ
プレイアウト面積の低減された入力保護回路を実現する
ことができる。

【０１２１】請求項１４に係る発明に従えば、パッド
は、信号を入出力する入出力パッドであり、入出力回路
に対する、サージ耐性の優れたかつチップレイアウト面
積の低減された保護回路を実現することができる。

【図面の簡単な説明】

【図１】 （Ａ）および（Ｂ）は、この発明の実施の形
態１に従う半導体集積回路装置の要部の構成を概略的に
示す図である。

【図２】 この発明の実施の形態２に従う半導体集積回
路装置の要部の構成を概略的に示す図である。

【図３】 図２に示す、２Ａ−２Ａ′に沿った断面構造
を概略的に示す図である。

【図４】 この発明の実施の形態３に従う半導体集積回
路装置のフィールドトランジスタ部の断面構造を概略的
に示す図である。

【図５】 発明の実施の形態３の変更例の構成を概略的
に示す図である。

【図６】 この発明の実施の形態４に従う半導体集積回
路装置の要部の構成を概略的に示す図である。

【図７】 図６の線６Ａ−６Ａ′に従った断面構造を概
略的に示す図である。

【図８】 この発明の実施の形態５に従う半導体集積回
路装置の要部の構成を概略的に示す図である。

【図９】 図８に示す線８Ａ−８Ａ′に沿った断面構造
を概略的に示す図である。

【図１０】 この発明の実施の形態６に従う半導体集積
回路装置の要部の構成を概略的に示す図である。

【図１１】 図１０に示す半導体集積回路装置の電気的
等価回路を概略的に示す図である。

【図１２】 この発明の実施の形態７に従う半導体集積
回路装置の要部の構成を概略的に示す図である。

【図１３】 この発明の実施の形態８に従う半導体集積
回路装置の要部の構成を概略的に示す図である。

【図１４】 従来の入力保護回路の構成を概略的に示す
図である。

【図１５】 図１４に示すフィールドトランジスタの断
面構造を概略的に示す図である。

【図１６】 図１４に示すフィールドトランジスタの平
面レイアウトを概略的に示す図である。

【図１７】 従来の入力保護回路の平面レイアウトを概
略的に示す図である。

【図１８】 図１７に示す線１７Ａ−１７Ａ′に沿った
断面構造を概略的に示す図である。

【図１９】 従来の半導体集積回路装置における配線レ
イアウトを概略的に示す図である。

【図２０】 従来の半導体集積回路装置の問題点を説明
するための図である。

【符号の説明】

ＰＤ パッド、ＩＰＣ 入力保護回路、１ 導電線、３
半導体基板領域、４入力保護回路形成領域、ＦＴ フ
ィールドトランジスタ、Ｒ１，Ｒ２ 抵抗素子、１０，
１１ 導電線、２５，３０，３２，４０，４２ 導電
線、４５ 隙間領域、５０，５２ 導電線、ＰＤＱ パ
ッド、９１，９３，９６ 導電線。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年５月２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項２

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】請求項８

【補正方法】変更

【補正内容】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正内容】

【０００２】

【従来の技術】ＭＯＳトランジスタ（絶縁ゲート型電界
効果トランジスタ）を構成要素とする半導体集積回路装
置（ＭＯＳ集積回路装置）においては、外部からの信号
を受ける入力トランジスタのゲート絶縁膜は、その高速
動作性のため（しきい値電圧の絶対値を小さくするた
め）比較的薄くされている。このような薄いゲート絶縁
膜を有するＭＯＳトランジスタは、静電気の放電によ
り、ゲート絶縁膜が破壊される。たとえば、シリコン酸
化膜の耐圧は、約７・１０⁶ Ｖ／ｃｍである。したがっ
て、膜厚１０ｎｍのゲート酸化膜（シリコン酸化膜）
は、７Ｖの電圧が印加されると絶縁破壊を生じる。この
ような大きな入力電圧の源は、人体、パッケージ挿入装
置、テスト装置、システム動作途中および雷などであ
る。たとえば、人間の体から発生される静電気をモデル
とする場合、この静電気の放電により、電流のピーク値
が数アンペアにも到達する場合がある。このような静電
気による過渡的高電圧（サージ電圧）が内部回路に伝わ
るのを防止するために、入力保護回路が設けられる。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正内容】

【０００３】図１４は、従来の入力保護回路の構成の一
例を示す図である。図１４において、入力保護回路ＩＰ
Ｃは、パッドＰＤとノードＮＡの間に接続される抵抗素
子Ｒ１と、ノードＮＡとノードＮＢの間に接続される抵
抗素子Ｒ２と、ノードＮＡと接地ノードＧＮＤの間に接
続されかつそのゲートが接地ノードＧＮＤに接続される
フィールド絶縁膜をゲート酸化膜に有するフィールドト
ランジスタＦＴと、ノードＮＢと接地ノードＧＮＤの間
に接続されかつそのゲートが接地ノードＧＮＤに接続さ
れるｎチャネルＭＯＳトランジスタＩＦを含む。このＭ
ＯＳトランジスタＩＦのゲート絶縁膜は、通常のＭＯＳ
トランジスタのそれと同じである。パッドＰＤは、ボン
ディングワイヤＢＷを介して外部端子を構成するフレー
ムリードＦＬに接続される。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】図１７は、入力保護回路の平面レイアウト
を概略的に示す図である。図１７において、拡散抵抗ま
たはポリシリコン抵抗で構成される抵抗素子Ｒ１は、コ
ンタクト孔１２２および１２４を介してその上層の第１
層アルミニウム配線層に形成される導電線１１２および
１１４にそれぞれ接続される。この導電線１１２および
１１４は、抵抗素子Ｒ１が形成される領域上部において
分離されている。導電線１１２は、スルーホール１２０
を介して第２層アルミニウム配線層に形成される導電線
１１０に接続される。この導電線１１０は、パッドＰＤ
に接続される。一方、導電線１１４は、フィールドトラ
ンジスタの不純物領域１０２および１０４を横切るよう
に延在して配置される。この導電線１１４は、不純物領
域１０２とコンタクト孔１２８ａおよび１２８ｂを介し
て電気的に接続される。不純物領域１０４は、この導電
線１１４と平行に配設される第１層アルミニウム層に形
成される導電線１１６とコンタクト孔１２６を介して電
気的に接続される。この導電線１１６と、導電線１１４
に関して対向して、第１層アルミニウム配線層に形成さ
れる導電線１１８が形成される。この導電線１１８は、
コンタクト孔１３０を介して不純物領域１０４に電気的
に接続され、またスルーホール１３２を介して図示しな
い上層の第２層アルミニウム配線層に形成される接地線
に接続される。導電線１１４および１１８はフィールド
絶縁膜上にわたって延在し、フィールドトランジスタの
ゲート電極としても作用する。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】この導電線１１４は、このフィールドトラ
ンジスタ通過後、その端部において、コンタクト孔１３
４を介してポリシリコンまたは拡散層に形成される抵抗
素子Ｒ２の一方端に電気的に接続される。この抵抗素子
Ｒ２の他方端は、第１層アルミニウム配線層に構成され
る導電線１３８にコンタクト孔１３６を介して接続され
る。導電線１３８は、図示しないＭＯＳトランジスタＩ
Ｆのドレインならびに内部回路のＭＯＳトランジスタの
ゲートに電気的に接続される。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】さらに、不純物領域１０２および１０４も
その面積が十分大きくされ、またそれらに対するコンタ
クト孔１２６，１２８ａおよび１２８ｂならびに１３０
の面積も十分大きくされており、この不純物領域１０２
および１０４ならびにそれらのコンタクト孔部に電力集
中が生じるのを防止する。さらに、不純物領域１０２と
導電線１１４とは、２つのコンタクト孔１２８ａおよび
１２８ｂを介して電気的に接続するこにとより、等価的
にコンタクト孔の面積を大きくし、電流集中が生じるの
を防止する。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００３７

【補正方法】変更

【補正内容】

【００３７】請求項２に係る半導体集積回路装置は、請
求項１の保護回路が、パッドに結合される一方端を有す
る抵抗素子と、この抵抗素子の他方端に結合され、抵抗
素子を介して与えられる電圧の絶対値が所定レベル以上
となると導通し、抵抗素子の他方端を基準電圧源に接続
する高電圧導通素子とを含む。導電線は、少なくともこ
の高電圧導通素子の一部を覆うように配置される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 有本 和民 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (14)

【特許請求の範囲】
1. 【請求項１】 外部端子に電気的に接続されるパッド、 前記パッドに結合され、前記パッドに印加される絶対値
   が所定値以上の高電圧を吸収するための保護回路、およ
   び前記保護回路上層に、前記保護回路の少なくとも一部
   を覆うように形成される導電線を備える、半導体集積回
   路装置。
2. 【請求項２】 前記保護回路は、 前記パッドに結合される一方端を有する抵抗素子と、 前記抵抗素子の他方端に結合され、前記抵抗素子を介し
   て与えられる電圧の絶対値が所定レベル以上となると導
   通し、前記抵抗素子の他方端を所定の電圧レベルの電圧
   を供給する基準電圧源に接続する高電圧導通素子とを含
   み、 前記導電線は、少なくとも前記高電圧導通素子の一部を
   覆うように配置される、請求項１記載の半導体集積回路
   装置。
3. 【請求項３】 前記導電線は、前記抵抗素子および前記
   高電圧導通素子両者を覆うように配置される、請求項２
   記載の半導体集積回路装置。
4. 【請求項４】 前記導電線は、前記抵抗素子の一部およ
   び前記高電圧導通素子全体を覆うように配置される、請
   求項２記載の半導体集積回路装置。
5. 【請求項５】 前記導電線は、 前記抵抗素子の一部および前記高電圧導通素子を覆うよ
   うに配置される第１の導電配線と、 前記第１の導電配線と平行にかつ隙間をおいて配置さ
   れ、前記抵抗素子の残りの部分の少なくとも一部を覆う
   ように配置される第２の導電配線を含む、請求項２記載
   の半導体集積回路装置。
6. 【請求項６】 前記導電線は、 前記高電圧導通素子を覆うように配置される第１の導電
   配線と、 前記第１の導電配線と平行にかつ間をおいて配置され、
   前記抵抗素子の一部を覆うように配置される第２の導電
   配線を含む、請求項２記載の半導体集積回路装置。
7. 【請求項７】 前記導電線は、 前記高電圧導通素子の一部を覆うように配置される第１
   の導電配線と、 前記第１の導電配線と平行にかつ隙間をおいて形成さ
   れ、前記高電圧導通素子の残りの少なくとも一部分を覆
   うように配置される第２の導電配線とを含む、請求項２
   記載の半導体集積回路装置。
8. 【請求項８】 前記導電線は、熱吸伝達性の優れた金属
   配線である、請求項１または２記載の半導体集積回路装
   置。
9. 【請求項９】 前記金属配線は、アルミニウム配線であ
   る、請求項８記載の半導体集積回路装置。
10. 【請求項１０】 前記導電線は、電源電圧を伝達する電
    源線である、請求項１または２記載の半導体集積回路装
    置。
11. 【請求項１１】 前記導電線は、接地電圧を伝達する接
    地線である、請求項１または２記載の半導体集積回路装
    置。
12. 【請求項１２】 前記半導体集積回路装置は、各々が同
    一材料で形成され、かつ各々が異なる層に形成される複
    数の導電配線を含み、前記導電線は前記複数の導電配線
    の最上層に形成される導電配線である、請求項１または
    ２記載の半導体集積回路装置。
13. 【請求項１３】 前記パッドは、外部からの信号を受け
    る入力パッドである、請求項１から１２のいずれかに記
    載の半導体集積回路装置。
14. 【請求項１４】 前記パッドは、信号を入出力するため
    の入出力パッドである、請求項１から１２のいずれかに
    記載の半導体集積回路装置。