JPH10270701A - 薄膜トランジスタおよびその製法 - Google Patents
薄膜トランジスタおよびその製法Info
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 最大の電子移動度がえられる成膜プロセスを
適用してＴＦＴを製造でき、かつ、しきい値電圧が成膜
プロセスに影響されないＴＦＴの構造および製法を提供
する。 【解決手段】 本発明の薄膜トランジスタは、絶縁性基
板と、該絶縁性基板上に形成されたゲート電極となる第
１の導電膜と、該第１の導電膜上に形成されたゲート絶
縁膜となる第１の絶縁膜と、該第１の絶縁膜上に形成さ
れたノンドープ半導体層と、該ノンドープ半導体層のソ
ース領域およびドレイン領域に形成されたｎ型の不純物
層と、該不純物層上に形成されたソース電極およびドレ
イン電極となる第２の導電膜とを有してなる薄膜トラン
ジスタであって、前記ノンドープ半導体層が成膜条件の
異なる多層膜から構成されてなる。
適用してＴＦＴを製造でき、かつ、しきい値電圧が成膜
プロセスに影響されないＴＦＴの構造および製法を提供
する。 【解決手段】 本発明の薄膜トランジスタは、絶縁性基
板と、該絶縁性基板上に形成されたゲート電極となる第
１の導電膜と、該第１の導電膜上に形成されたゲート絶
縁膜となる第１の絶縁膜と、該第１の絶縁膜上に形成さ
れたノンドープ半導体層と、該ノンドープ半導体層のソ
ース領域およびドレイン領域に形成されたｎ型の不純物
層と、該不純物層上に形成されたソース電極およびドレ
イン電極となる第２の導電膜とを有してなる薄膜トラン
ジスタであって、前記ノンドープ半導体層が成膜条件の
異なる多層膜から構成されてなる。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタお
よびその製法、さらに詳しくは、アクティブマトリクス
型液晶表示装置に使用される、半導体内電子移動度の向
上によりオン電流が向上された薄膜トランジスタおよび
その製法に関する。
よびその製法、さらに詳しくは、アクティブマトリクス
型液晶表示装置に使用される、半導体内電子移動度の向
上によりオン電流が向上された薄膜トランジスタおよび
その製法に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置に
使用されるスイッチング素子、いわゆる薄膜トランジス
タ（thin film transistor、以下、ＴＦＴという）はそ
れぞれの画素に電荷を蓄積させ、または画素に蓄積され
た電荷を掃き出させることにより、画素に印加される電
圧を調整し、画素電極と対向電極とのあいだに挟まれた
液晶の配向を変化させ、表示を行なわせる役目を担って
いる。アクティブマトリクス型液晶表示装置に使用され
るＴＦＴには、バックライト光によるＴＦＴ特性劣化防
止の観点からゲート電極が最下層に位置する逆スタガー
構造が多く採用されている。またＴＦＴに使用される半
導体層には、ＤＲＡＭなどのデバイスに使用されている
結晶シリコンと異なり、アモルファスシリコン（非晶質
シリコン）が使用されている。
使用されるスイッチング素子、いわゆる薄膜トランジス
タ（thin film transistor、以下、ＴＦＴという）はそ
れぞれの画素に電荷を蓄積させ、または画素に蓄積され
た電荷を掃き出させることにより、画素に印加される電
圧を調整し、画素電極と対向電極とのあいだに挟まれた
液晶の配向を変化させ、表示を行なわせる役目を担って
いる。アクティブマトリクス型液晶表示装置に使用され
るＴＦＴには、バックライト光によるＴＦＴ特性劣化防
止の観点からゲート電極が最下層に位置する逆スタガー
構造が多く採用されている。またＴＦＴに使用される半
導体層には、ＤＲＡＭなどのデバイスに使用されている
結晶シリコンと異なり、アモルファスシリコン（非晶質
シリコン）が使用されている。
【０００３】図７は従来技術の例としてのチャネルエッ
チ型ＴＦＴ（ＣＥ−ＴＦＴ）の断面構造説明図である。
図７において、１はゲート電極であり、２はゲート絶縁
膜であり、３はチャネル層であり、６はチャネル領域で
あり、２１は絶縁性基板である。
チ型ＴＦＴ（ＣＥ−ＴＦＴ）の断面構造説明図である。
図７において、１はゲート電極であり、２はゲート絶縁
膜であり、３はチャネル層であり、６はチャネル領域で
あり、２１は絶縁性基板である。
【０００４】従来のＣＥ−ＴＦＴの製法について、図を
用いて詳細に説明する。図８および図９は、従来のＣＥ
−ＴＦＴの工程断面説明図である。図８および図９にお
いて、４はｎ型半導体層であり、５ａはソース電極であ
り、５ｂはドレイン電極であり、７はパッシベーション
膜である。ソース電極５ａは、２層５１および５２から
なる構造を有するソース電極であり、ドレイン電極５ｂ
は、２層５３および５４からなる構造を有するドレイン
電極である。
用いて詳細に説明する。図８および図９は、従来のＣＥ
−ＴＦＴの工程断面説明図である。図８および図９にお
いて、４はｎ型半導体層であり、５ａはソース電極であ
り、５ｂはドレイン電極であり、７はパッシベーション
膜である。ソース電極５ａは、２層５１および５２から
なる構造を有するソース電極であり、ドレイン電極５ｂ
は、２層５３および５４からなる構造を有するドレイン
電極である。
【０００５】まず、ガラス基板上にスパッタ法によりゲ
ート電極１となるクロム膜を厚さ約３００ｎｍ堆積させ
る（図８の（ａ）参照）。つぎに、ゲート絶縁膜２とな
るシリコン窒化膜（ＳｉＮｘ）、チャネル層３となるア
モルファスシリコン層、ｎ型にドーピングされたｎ型半
導体層４であるアモルファスシリコン層をプラズマＣＶ
Ｄ（chemical vapor deposition）法により連続的に成
膜する。それぞれの層の膜厚としては、ゲート絶縁膜２
は３００〜４００ｎｍ、チャネル層３であるアモルファ
スシリコン層は２００〜４００ｎｍ、ｎ型半導体層４で
あるｎ型にドーピングされたアモルファスシリコン層は
５０〜１００ｎｍである（図８の（ｂ）参照）。つぎ
に、チャネル層３となるアモルファスシリコン層と、ｎ
型半導体層としてｎ型にドーピングされたアモルファス
シリコン層とをドライエッチ法を用いて島状にパターニ
ングする（図８の（ｃ）参照）。
ート電極１となるクロム膜を厚さ約３００ｎｍ堆積させ
る（図８の（ａ）参照）。つぎに、ゲート絶縁膜２とな
るシリコン窒化膜（ＳｉＮｘ）、チャネル層３となるア
モルファスシリコン層、ｎ型にドーピングされたｎ型半
導体層４であるアモルファスシリコン層をプラズマＣＶ
Ｄ（chemical vapor deposition）法により連続的に成
膜する。それぞれの層の膜厚としては、ゲート絶縁膜２
は３００〜４００ｎｍ、チャネル層３であるアモルファ
スシリコン層は２００〜４００ｎｍ、ｎ型半導体層４で
あるｎ型にドーピングされたアモルファスシリコン層は
５０〜１００ｎｍである（図８の（ｂ）参照）。つぎ
に、チャネル層３となるアモルファスシリコン層と、ｎ
型半導体層としてｎ型にドーピングされたアモルファス
シリコン層とをドライエッチ法を用いて島状にパターニ
ングする（図８の（ｃ）参照）。
【０００６】つぎに、ソース電極５ａおよびドレイン電
極５ｂを形成する。前述したように、ソース電極５ａお
よびドレイン電極５ｂは、いずれも２層構造（ソース電
極５ａは、５１および５２の２層構造、ドレイン電極５
ｂは５３、５４の２層構造）からなるので、まず、下層
の５１および５３としてクロム膜をスパッタ法により堆
積させ、つぎに上層の５２および５４としてアルミニウ
ム膜をスパッタ法により堆積させる。そののち、写真製
版によりパターニングし、不要部分として、堆積された
アルミニウム膜およびクロム膜のうち、チャネル領域６
に相当する部分の膜をエッチングにより除去する（図９
の（ｄ）参照）。
極５ｂを形成する。前述したように、ソース電極５ａお
よびドレイン電極５ｂは、いずれも２層構造（ソース電
極５ａは、５１および５２の２層構造、ドレイン電極５
ｂは５３、５４の２層構造）からなるので、まず、下層
の５１および５３としてクロム膜をスパッタ法により堆
積させ、つぎに上層の５２および５４としてアルミニウ
ム膜をスパッタ法により堆積させる。そののち、写真製
版によりパターニングし、不要部分として、堆積された
アルミニウム膜およびクロム膜のうち、チャネル領域６
に相当する部分の膜をエッチングにより除去する（図９
の（ｄ）参照）。
【０００７】つぎに、ソース電極およびドレイン電極の
あいだのｎ型アモルファスシリコン層を完全に除去する
ためにドライエッチ法によりエッチングを行う。このと
き、オーバーエッチングによりチャネル層としてのアモ
ルファスシリコン層の一部もエッチングされる。オーバ
ーエッチングの量としては厚さで５０〜１００ｎｍであ
る（図９の（ｅ）参照）。最後にパッシベーション膜７
を窒化シリコン膜により形成し、チャネルエッチ型ＴＦ
Ｔ（ＣＥ−ＴＦＴ）が作製される（図９の（ｆ）参
照）。
あいだのｎ型アモルファスシリコン層を完全に除去する
ためにドライエッチ法によりエッチングを行う。このと
き、オーバーエッチングによりチャネル層としてのアモ
ルファスシリコン層の一部もエッチングされる。オーバ
ーエッチングの量としては厚さで５０〜１００ｎｍであ
る（図９の（ｅ）参照）。最後にパッシベーション膜７
を窒化シリコン膜により形成し、チャネルエッチ型ＴＦ
Ｔ（ＣＥ−ＴＦＴ）が作製される（図９の（ｆ）参
照）。
【０００８】
【発明が解決しようとする課題】アクティブマトリクス
型液晶表示装置に関する製品化技術の流れには大画面
化、高精細化がある。これらの製品化技術の流れは、１
画素に対する選択時間の短縮化を意味している。そのた
めＴＦＴに対しては、より短時間での画素内へ電荷の蓄
積、掃出が要求される。この要求を満足させるためには
単位時間内にＴＦＴに流れる電流量を増加させる必要が
ある。電流が電子電流成分からなるとしたばあい、電流
量の目安となる導電率σは σ＝ｑｎμ（１／Ω・ｃｍ） （１） で表わされる。ここでｑは電子の電荷量１．６０２×１
０-19Ｃであり、ｎは立方センチメートルあたりの電子
密度であり、μは電子の移動度（ｃｍ2／Ｖ・ｓｅｃ）
（以下、単に移動度ともいう）である。（１）式より、
電流を増加させるためには電子密度ｎ、移動度μを大き
くする必要があることがわかる。このうち、移動度μ
は、基板やＴＦＴの内部で電流が流れる際、その基板や
ＴＦＴとして用いられている材料の結晶状態に強く依存
する。材料の結晶状態は製造プロセスから受ける影響に
も強く依存する。たとえばＤＲＡＭ（dynamic random a
ccessmemory）を作製するためには基板として結晶シリ
コンが使用され、またプロセスとして、不純物拡散温度
および膜シンター温度として６００℃以上という高温プ
ロセスが適用される。したがって、結晶シリコン中では
結晶の乱れが少なく、シリコン中の電子の走行を考える
と散乱などによる移動障害は小さいので移動度は大き
い。この結果、結晶シリコンにおける基板内部の電子移
動度としては約１４００ｃｍ2／Ｖ・ｓｅｃの高移動度
がえられる。
型液晶表示装置に関する製品化技術の流れには大画面
化、高精細化がある。これらの製品化技術の流れは、１
画素に対する選択時間の短縮化を意味している。そのた
めＴＦＴに対しては、より短時間での画素内へ電荷の蓄
積、掃出が要求される。この要求を満足させるためには
単位時間内にＴＦＴに流れる電流量を増加させる必要が
ある。電流が電子電流成分からなるとしたばあい、電流
量の目安となる導電率σは σ＝ｑｎμ（１／Ω・ｃｍ） （１） で表わされる。ここでｑは電子の電荷量１．６０２×１
０-19Ｃであり、ｎは立方センチメートルあたりの電子
密度であり、μは電子の移動度（ｃｍ2／Ｖ・ｓｅｃ）
（以下、単に移動度ともいう）である。（１）式より、
電流を増加させるためには電子密度ｎ、移動度μを大き
くする必要があることがわかる。このうち、移動度μ
は、基板やＴＦＴの内部で電流が流れる際、その基板や
ＴＦＴとして用いられている材料の結晶状態に強く依存
する。材料の結晶状態は製造プロセスから受ける影響に
も強く依存する。たとえばＤＲＡＭ（dynamic random a
ccessmemory）を作製するためには基板として結晶シリ
コンが使用され、またプロセスとして、不純物拡散温度
および膜シンター温度として６００℃以上という高温プ
ロセスが適用される。したがって、結晶シリコン中では
結晶の乱れが少なく、シリコン中の電子の走行を考える
と散乱などによる移動障害は小さいので移動度は大き
い。この結果、結晶シリコンにおける基板内部の電子移
動度としては約１４００ｃｍ2／Ｖ・ｓｅｃの高移動度
がえられる。
【０００９】一方、アクティブマトリクス型液晶表示装
置に使用されるＴＦＴはガラス基板上に作製され、適用
されるプロセスもガラス基板の融点に制限されるのでＣ
ＶＤ法による成膜も４００℃以下という低温プロセスを
用いざるをえない。この理由により、ガラス基板上に成
膜される半導体層はアモルファスシリコン（非晶質シリ
コン）の状態である。この結果、走行電子は、原子の配
列乱れ、電子の局在準位などにより散乱、トラップ（捕
獲）されるために大きな移動度をうることは困難とな
る。
置に使用されるＴＦＴはガラス基板上に作製され、適用
されるプロセスもガラス基板の融点に制限されるのでＣ
ＶＤ法による成膜も４００℃以下という低温プロセスを
用いざるをえない。この理由により、ガラス基板上に成
膜される半導体層はアモルファスシリコン（非晶質シリ
コン）の状態である。この結果、走行電子は、原子の配
列乱れ、電子の局在準位などにより散乱、トラップ（捕
獲）されるために大きな移動度をうることは困難とな
る。
【００１０】したがって、アモルファスシリコンの基板
内部での電子移動度は約１０ｃｍ2／Ｖ・ｓｅｃという
非常に小さい値となる。ただし、アモルファスシリコン
の内部での移動度は成膜条件により変動しやすく、また
ＴＦＴ特性パラメーターの一つであるしきい値電圧（Ｖ
th）とも関係している。しきい値電圧（Ｖth）とは、あ
るドレイン電圧を印加した状態でゲート電圧を上げた際
に電流が流れるが、この電流が流れたときのゲート電圧
をいう。従来技術においては、電流量を増加させて移動
度を上昇させることのできる成膜プロセスをＴＦＴの作
製に適用する際、しきい値電圧が変動するという問題が
あった。さらに、移動度向上のために局在準位を少なく
することは、しきい値電圧を低下させ、とくにバックチ
ャネル側のしきい値電圧を低下させるので、電流が流
れ、オフ電流が増加するという問題があった。
内部での電子移動度は約１０ｃｍ2／Ｖ・ｓｅｃという
非常に小さい値となる。ただし、アモルファスシリコン
の内部での移動度は成膜条件により変動しやすく、また
ＴＦＴ特性パラメーターの一つであるしきい値電圧（Ｖ
th）とも関係している。しきい値電圧（Ｖth）とは、あ
るドレイン電圧を印加した状態でゲート電圧を上げた際
に電流が流れるが、この電流が流れたときのゲート電圧
をいう。従来技術においては、電流量を増加させて移動
度を上昇させることのできる成膜プロセスをＴＦＴの作
製に適用する際、しきい値電圧が変動するという問題が
あった。さらに、移動度向上のために局在準位を少なく
することは、しきい値電圧を低下させ、とくにバックチ
ャネル側のしきい値電圧を低下させるので、電流が流
れ、オフ電流が増加するという問題があった。
【００１１】本発明は、この問題に対して、最大移動度
がえられる成膜プロセスを適用してＴＦＴを製造でき、
かつ、しきい値電圧が成膜プロセスに影響されないＴＦ
Ｔの構造および製法を提供することを課題とする。
がえられる成膜プロセスを適用してＴＦＴを製造でき、
かつ、しきい値電圧が成膜プロセスに影響されないＴＦ
Ｔの構造および製法を提供することを課題とする。
【００１２】
【課題を解決するための手段】前述の問題を解決するた
めに本発明では半導体層の形成において成膜条件の異な
る半導体層を複数層成膜化し、ゲート絶縁膜に接する半
導体層の電子の局在準位密度（以下、単に局在準位密度
ともいう）とバックチャネル側近傍の半導体層の局在準
位密度を異ならせることが特徴であり、これにより所望
のしきい値電圧Ｖthをえながら、移動度を向上させ、良
好な電圧−電流特性を持つＴＦＴをうることができる。
めに本発明では半導体層の形成において成膜条件の異な
る半導体層を複数層成膜化し、ゲート絶縁膜に接する半
導体層の電子の局在準位密度（以下、単に局在準位密度
ともいう）とバックチャネル側近傍の半導体層の局在準
位密度を異ならせることが特徴であり、これにより所望
のしきい値電圧Ｖthをえながら、移動度を向上させ、良
好な電圧−電流特性を持つＴＦＴをうることができる。
【００１３】本発明の適用により電子が走行するゲート
絶縁膜近傍の半導体層中には局在準位が少ないので、電
子の局在準位によるトラップ（捕獲）が少なくなり、高
い移動度がえられる。また、バックチャネル側半導体層
には局在準位が多い半導体層を適用することによりバッ
クチャネル側の寄生ＴＦＴのしきい値電圧が高くなるの
で、オフ電流の増加などのＴＦＴ特性劣化現象は見られ
ない。これにより移動度の向上による電流−電圧特性が
改善され、しきい値電圧やオフ特性に影響を与えること
なく、ＴＦＴの電流量を増加させることが可能となり、
大画面化、高精細化されたアクティブマトリクス液晶表
示装置に有効なＴＦＴをうることが可能である。
絶縁膜近傍の半導体層中には局在準位が少ないので、電
子の局在準位によるトラップ（捕獲）が少なくなり、高
い移動度がえられる。また、バックチャネル側半導体層
には局在準位が多い半導体層を適用することによりバッ
クチャネル側の寄生ＴＦＴのしきい値電圧が高くなるの
で、オフ電流の増加などのＴＦＴ特性劣化現象は見られ
ない。これにより移動度の向上による電流−電圧特性が
改善され、しきい値電圧やオフ特性に影響を与えること
なく、ＴＦＴの電流量を増加させることが可能となり、
大画面化、高精細化されたアクティブマトリクス液晶表
示装置に有効なＴＦＴをうることが可能である。
【００１４】本発明にかかわる薄膜トランジスタは、絶
縁性基板と、該絶縁性基板上に形成されたゲート電極と
なる第１の導電膜と、該第１の導電膜上に形成されたゲ
ート絶縁膜となる第１の絶縁膜と、該第１の絶縁膜上に
形成されたノンドープ半導体層と、該ノンドープ半導体
層のソース領域およびドレイン領域に形成されたｎ型半
導体層と、該ｎ型半導体層上に形成されたソース電極お
よびドレイン電極となる第２の導電膜とを有してなる薄
膜トランジスタであって、前記ノンドープ半導体層が成
膜条件の異なる多層膜からなる。
縁性基板と、該絶縁性基板上に形成されたゲート電極と
なる第１の導電膜と、該第１の導電膜上に形成されたゲ
ート絶縁膜となる第１の絶縁膜と、該第１の絶縁膜上に
形成されたノンドープ半導体層と、該ノンドープ半導体
層のソース領域およびドレイン領域に形成されたｎ型半
導体層と、該ｎ型半導体層上に形成されたソース電極お
よびドレイン電極となる第２の導電膜とを有してなる薄
膜トランジスタであって、前記ノンドープ半導体層が成
膜条件の異なる多層膜からなる。
【００１５】本発明にかかわる他の薄膜トランジスタ
は、絶縁性基板と、該絶縁性基板上に形成されたゲート
電極となる第１の導電膜と、該第１の導電膜上に形成さ
れたゲート絶縁膜となる第１の絶縁膜と、該第１の絶縁
膜上に形成されたノンドープ半導体層と、該ノンドープ
半導体層上のソース領域およびドレイン領域に形成され
たｎ型半導体層と、該ｎ型半導体層上に形成されたソー
ス電極およびドレイン電極となる第２の導電膜とを有し
てなる薄膜トランジスタであって、前記ノンドープ半導
体層が２層構造であり、かつ、前記ゲート絶縁膜に接す
る側のノンドープ半導体層中の局在準位密度が、前記ゲ
ート絶縁膜に接しない側のノンドープ半導体層中の局在
準位密度よりも低い薄膜トランジスタである。
は、絶縁性基板と、該絶縁性基板上に形成されたゲート
電極となる第１の導電膜と、該第１の導電膜上に形成さ
れたゲート絶縁膜となる第１の絶縁膜と、該第１の絶縁
膜上に形成されたノンドープ半導体層と、該ノンドープ
半導体層上のソース領域およびドレイン領域に形成され
たｎ型半導体層と、該ｎ型半導体層上に形成されたソー
ス電極およびドレイン電極となる第２の導電膜とを有し
てなる薄膜トランジスタであって、前記ノンドープ半導
体層が２層構造であり、かつ、前記ゲート絶縁膜に接す
る側のノンドープ半導体層中の局在準位密度が、前記ゲ
ート絶縁膜に接しない側のノンドープ半導体層中の局在
準位密度よりも低い薄膜トランジスタである。
【００１６】本発明にかかわるさらに他の薄膜トランジ
スタは、絶縁性基板と、該絶縁性基板上に形成されたゲ
ート電極となる第１の導電膜と、該第１の導電膜上に形
成されたゲート絶縁膜となる第１の絶縁膜と、該第１の
絶縁膜上に形成されたノンドープ半導体層と、該ノンド
ープ半導体層上に形成された、パターニングされたエッ
チングストッパー膜となる第２の絶縁膜と、該エッチン
グストッパー膜上および前記ノンドープ半導体層上に形
成されたｎ型半導体層と、該ｎ型半導体層上に形成され
たソース電極およびドレイン電極となる第２の導電膜と
を有する薄膜トランジスタであって、前記ノンドープ半
導体層が成膜条件の異なる多層膜からなる。
スタは、絶縁性基板と、該絶縁性基板上に形成されたゲ
ート電極となる第１の導電膜と、該第１の導電膜上に形
成されたゲート絶縁膜となる第１の絶縁膜と、該第１の
絶縁膜上に形成されたノンドープ半導体層と、該ノンド
ープ半導体層上に形成された、パターニングされたエッ
チングストッパー膜となる第２の絶縁膜と、該エッチン
グストッパー膜上および前記ノンドープ半導体層上に形
成されたｎ型半導体層と、該ｎ型半導体層上に形成され
たソース電極およびドレイン電極となる第２の導電膜と
を有する薄膜トランジスタであって、前記ノンドープ半
導体層が成膜条件の異なる多層膜からなる。
【００１７】本発明にかかわるさらに他の薄膜トランジ
スタは、絶縁性基板と、該絶縁性基板上に形成されたゲ
ート電極となる第１の導電膜と、該第１の導電膜上に形
成されたゲート絶縁膜となる第１の絶縁膜と、該第１の
絶縁膜上に形成されたノンドープ半導体層と、該ノンド
ープ半導体層上にパターニングされたエッチングストッ
パー膜となる第２の絶縁膜と、該エッチングストッパー
膜上および前記ノンドープ半導体層上に形成されたｎ型
半導体層と、該ｎ型半導体層上に形成されたソース電極
およびドレイン電極となる第２の導電膜とを有する薄膜
トランジスタであって、前記ノンドープ半導体層が２層
構造であり、かつ、前記ゲート絶縁膜に接する側のノン
ドープ半導体層中の局在準位密度が前記ゲート絶縁膜に
接しない側のノンドープ半導体層中の局在準位密度より
も低い薄膜トランジスタである。
スタは、絶縁性基板と、該絶縁性基板上に形成されたゲ
ート電極となる第１の導電膜と、該第１の導電膜上に形
成されたゲート絶縁膜となる第１の絶縁膜と、該第１の
絶縁膜上に形成されたノンドープ半導体層と、該ノンド
ープ半導体層上にパターニングされたエッチングストッ
パー膜となる第２の絶縁膜と、該エッチングストッパー
膜上および前記ノンドープ半導体層上に形成されたｎ型
半導体層と、該ｎ型半導体層上に形成されたソース電極
およびドレイン電極となる第２の導電膜とを有する薄膜
トランジスタであって、前記ノンドープ半導体層が２層
構造であり、かつ、前記ゲート絶縁膜に接する側のノン
ドープ半導体層中の局在準位密度が前記ゲート絶縁膜に
接しない側のノンドープ半導体層中の局在準位密度より
も低い薄膜トランジスタである。
【００１８】本発明にかかわる薄膜トランジスタの製法
は、前記絶縁性基板上に前記第１の導電膜を形成し、該
第１の導電膜上に前記第１の絶縁膜を形成し、該第１の
絶縁膜上に前記ノンドープ半導体層を形成し、該ノンド
ープ半導体層を形成する際に、前記ゲート絶縁膜に接す
る前記ノンドープ半導体層の形成条件と、バックチャネ
ル側に接するノンドープ半導体層の形成条件とを異なら
せかつ該ノンドープ半導体層中の局在準位密度を変化さ
せて該ノンドープ半導体層を形成し、該ノンドープ半導
体層中のソース領域およびドレイン領域に前記ｎ型半導
体層を形成し、さらに、該ｎ型半導体層上に前記第２の
導電膜を形成する製法である。
は、前記絶縁性基板上に前記第１の導電膜を形成し、該
第１の導電膜上に前記第１の絶縁膜を形成し、該第１の
絶縁膜上に前記ノンドープ半導体層を形成し、該ノンド
ープ半導体層を形成する際に、前記ゲート絶縁膜に接す
る前記ノンドープ半導体層の形成条件と、バックチャネ
ル側に接するノンドープ半導体層の形成条件とを異なら
せかつ該ノンドープ半導体層中の局在準位密度を変化さ
せて該ノンドープ半導体層を形成し、該ノンドープ半導
体層中のソース領域およびドレイン領域に前記ｎ型半導
体層を形成し、さらに、該ｎ型半導体層上に前記第２の
導電膜を形成する製法である。
【００１９】本発明にかかわる他の薄膜トランジスタの
製法は、前記絶縁性基板上に前記第１の導電膜を形成
し、該第１の導電膜上に前記第１の絶縁膜を形成し、該
第１の絶縁膜上に前記ノンドープ半導体層を形成し、該
ノンドープ半導体層の形成の際に、前記ゲート絶縁膜に
接するノンドープ半導体層の形成条件と、バックチャネ
ル側に接するノンドープ半導体層の形成条件とを異なら
せかつ該ノンドープ半導体層中の局在準位密度を変化さ
せて該ノンドープ半導体層を形成し、該ノンドープ半導
体層上に前記第２の絶縁膜を形成したのちパターニング
して前記エッチングストッパー膜を形成し、該エッチン
グストッパー膜上および前記ノンドープ半導体層上に前
記ｎ型半導体層を形成し、さらに、該ｎ型半導体層上に
前記第２の導電膜を形成する製法である。
製法は、前記絶縁性基板上に前記第１の導電膜を形成
し、該第１の導電膜上に前記第１の絶縁膜を形成し、該
第１の絶縁膜上に前記ノンドープ半導体層を形成し、該
ノンドープ半導体層の形成の際に、前記ゲート絶縁膜に
接するノンドープ半導体層の形成条件と、バックチャネ
ル側に接するノンドープ半導体層の形成条件とを異なら
せかつ該ノンドープ半導体層中の局在準位密度を変化さ
せて該ノンドープ半導体層を形成し、該ノンドープ半導
体層上に前記第２の絶縁膜を形成したのちパターニング
して前記エッチングストッパー膜を形成し、該エッチン
グストッパー膜上および前記ノンドープ半導体層上に前
記ｎ型半導体層を形成し、さらに、該ｎ型半導体層上に
前記第２の導電膜を形成する製法である。
【００２０】
【発明の実施の形態】以下、添付図面を用いて本発明の
実施の形態について詳細に説明する。
実施の形態について詳細に説明する。
【００２１】実施の形態１．図１は、本発明にかかわる
ＣＥ−ＴＦＴの説明図であり、図１の（ａ）は平面説明
図であり、図１の（ｂ）は図１の（ａ）のＡ−Ａ線での
断面構造を示した断面構造説明図である。図２および図
３は、図１に示した構造のＣＥ−ＴＦＴの作製方法を示
す工程断面説明図である。図１、図２および図３におい
て、１は第１の導電膜であるゲート電極であり、２は第
１の絶縁膜であるゲート絶縁膜であり、３はノンドープ
半導体層であるチャネル層であり、４はｎ型の不純物半
導体層としてｎ型に不純物ドーピングされた半導体層で
あるｎ型半導体層であり、５ａはソース電極であり、５
ｂはドレイン電極であり、５ａおよび５ｂは第２の導電
膜をパターニングによって形成するものであり、７は第
２の絶縁膜であるパッシベーション膜であり、２１は絶
縁性基板である。２層からなるチャネル層３は、ゲート
絶縁膜に接する側の局在準位密度の低い半導体層３ａ
と、ゲート絶縁膜に接しない側のノンドープ半導体層で
ある局在準位密度の高い半導体層３ｂとの２層によって
構成される。ソース電極５ａは、２層５１および５２か
らなる構造のソース電極であり、ドレイン電極５ｂは、
２層５３および５４からなる構造のドレイン電極であ
る。
ＣＥ−ＴＦＴの説明図であり、図１の（ａ）は平面説明
図であり、図１の（ｂ）は図１の（ａ）のＡ−Ａ線での
断面構造を示した断面構造説明図である。図２および図
３は、図１に示した構造のＣＥ−ＴＦＴの作製方法を示
す工程断面説明図である。図１、図２および図３におい
て、１は第１の導電膜であるゲート電極であり、２は第
１の絶縁膜であるゲート絶縁膜であり、３はノンドープ
半導体層であるチャネル層であり、４はｎ型の不純物半
導体層としてｎ型に不純物ドーピングされた半導体層で
あるｎ型半導体層であり、５ａはソース電極であり、５
ｂはドレイン電極であり、５ａおよび５ｂは第２の導電
膜をパターニングによって形成するものであり、７は第
２の絶縁膜であるパッシベーション膜であり、２１は絶
縁性基板である。２層からなるチャネル層３は、ゲート
絶縁膜に接する側の局在準位密度の低い半導体層３ａ
と、ゲート絶縁膜に接しない側のノンドープ半導体層で
ある局在準位密度の高い半導体層３ｂとの２層によって
構成される。ソース電極５ａは、２層５１および５２か
らなる構造のソース電極であり、ドレイン電極５ｂは、
２層５３および５４からなる構造のドレイン電極であ
る。
【００２２】図１の（ｂ）に示す断面構造を有するＴＦ
Ｔの作製方法についてプロセスフローにしたがい、順に
図２の（ａ）〜（ｃ）および図３の（ｄ）〜（ｆ）を用
いて説明する。絶縁性基板２１としてのガラス基板上に
第１の導電膜として低抵抗かつ高融点の金属、たとえば
クロムなどからなる膜をスパッタ法により成膜する。つ
ぎに写真製版によりパターンを形成し、エッチングによ
りゲート電極１を形成する（図２の（ａ））。
Ｔの作製方法についてプロセスフローにしたがい、順に
図２の（ａ）〜（ｃ）および図３の（ｄ）〜（ｆ）を用
いて説明する。絶縁性基板２１としてのガラス基板上に
第１の導電膜として低抵抗かつ高融点の金属、たとえば
クロムなどからなる膜をスパッタ法により成膜する。つ
ぎに写真製版によりパターンを形成し、エッチングによ
りゲート電極１を形成する（図２の（ａ））。
【００２３】つぎに、ゲート絶縁膜２、チャネル層３と
なるイントリンシックなアモルファスシリコン（ｉ−ａ
−Ｓｉ：Ｈ）の層をプラズマＣＶＤ法により、順に連続
的に成膜する（図２の（ｂ））。このプラズマＣＶＤ法
によるイントリンシックなアモルファスシリコン層の成
膜においては、ゲート絶縁膜に接する側の半導体層とバ
ックチャネル側の半導体層の成膜条件を異ならせて成膜
し、局在準位密度の低い半導体層３ａおよび局在準位密
度の高い半導体層３ｂを形成する。ここで、バックチャ
ネルとは、チャネル層のうち、ゲート絶縁膜と接してお
らず、かつ、ソース電極およびドレイン電極とも接して
いない部分をいう。
なるイントリンシックなアモルファスシリコン（ｉ−ａ
−Ｓｉ：Ｈ）の層をプラズマＣＶＤ法により、順に連続
的に成膜する（図２の（ｂ））。このプラズマＣＶＤ法
によるイントリンシックなアモルファスシリコン層の成
膜においては、ゲート絶縁膜に接する側の半導体層とバ
ックチャネル側の半導体層の成膜条件を異ならせて成膜
し、局在準位密度の低い半導体層３ａおよび局在準位密
度の高い半導体層３ｂを形成する。ここで、バックチャ
ネルとは、チャネル層のうち、ゲート絶縁膜と接してお
らず、かつ、ソース電極およびドレイン電極とも接して
いない部分をいう。
【００２４】成膜条件を異ならせる方法としては成膜パ
ラメータであるＳｉＨ4（シラン）とＨ2（水素）の流量
比、成膜圧力、およびｒｆ ｐｏｗｅｒを変化させる必
要がある。たとえばＳｉＨ4／Ｈ2流量比が１、成膜圧力
が１ｍｂａｒ、ｒｆ ｐｏｗｅｒが３０Ｗとしたとき
は、成膜速度としては１００Å／ｍｉｎとなる。局在準
位密度の高低は、ダングリングボンド数の大小に対応し
ているので、成膜後に、ＥＳＲ(electron spin resonan
ce)法でダングリングボンド数の測定を行うと約１．５
×１０16／ｃｍ3という結果がえられる。また、ＳｉＨ4
／Ｈ2流量比が１／３、成膜圧力が２ｍｂａｒ、ｒｆ
ｐｏｗｅｒが１２０Ｗとしたときは成膜速度としては４
００Å／ｍｉｎとなる。成膜後に、ＥＳＲ法により、ダ
ングリングボンド数の測定を行なうと約２．０×１０16
／ｃｍ3という結果がえられる。
ラメータであるＳｉＨ4（シラン）とＨ2（水素）の流量
比、成膜圧力、およびｒｆ ｐｏｗｅｒを変化させる必
要がある。たとえばＳｉＨ4／Ｈ2流量比が１、成膜圧力
が１ｍｂａｒ、ｒｆ ｐｏｗｅｒが３０Ｗとしたとき
は、成膜速度としては１００Å／ｍｉｎとなる。局在準
位密度の高低は、ダングリングボンド数の大小に対応し
ているので、成膜後に、ＥＳＲ(electron spin resonan
ce)法でダングリングボンド数の測定を行うと約１．５
×１０16／ｃｍ3という結果がえられる。また、ＳｉＨ4
／Ｈ2流量比が１／３、成膜圧力が２ｍｂａｒ、ｒｆ
ｐｏｗｅｒが１２０Ｗとしたときは成膜速度としては４
００Å／ｍｉｎとなる。成膜後に、ＥＳＲ法により、ダ
ングリングボンド数の測定を行なうと約２．０×１０16
／ｃｍ3という結果がえられる。
【００２５】このように成膜条件を異ならせることによ
って、局在準位密度が低く（ダングリングボンド数の小
さい）、かつ、成膜速度が小さいイントリンシックなア
モルファスシリコン層をゲート絶縁膜と接する側に局在
準位密度の低い半導体層３ａとして形成し、つぎに局在
準位密度が高く（ダングリングボンド数の大きい）、か
つ、成膜速度が大きいイントリンシックなアモルファス
シリコン層を局在準位密度の高い半導体層３ｂとして２
層目に形成する。このときの膜厚構成は、ゲート絶縁膜
は４００ｎｍであり、イントリンシックなアモルファス
シリコン層は１００ｎｍ程度である。さらに、イントリ
ンシックなアモルファスシリコン層の膜厚に関しては、
電子が走行するチャネル領域のみを局在準位密度が低く
高移動度がえられる膜にすればよいので、局在準位密度
の低い層と高い層との膜厚比は、たとえば局在準位密度
の低い半導体層をゲート絶縁膜と接する側に２００Å、
その上層に局在準位密度の高い半導体層を８００Åとす
る組み合わせで形成すればよい。
って、局在準位密度が低く（ダングリングボンド数の小
さい）、かつ、成膜速度が小さいイントリンシックなア
モルファスシリコン層をゲート絶縁膜と接する側に局在
準位密度の低い半導体層３ａとして形成し、つぎに局在
準位密度が高く（ダングリングボンド数の大きい）、か
つ、成膜速度が大きいイントリンシックなアモルファス
シリコン層を局在準位密度の高い半導体層３ｂとして２
層目に形成する。このときの膜厚構成は、ゲート絶縁膜
は４００ｎｍであり、イントリンシックなアモルファス
シリコン層は１００ｎｍ程度である。さらに、イントリ
ンシックなアモルファスシリコン層の膜厚に関しては、
電子が走行するチャネル領域のみを局在準位密度が低く
高移動度がえられる膜にすればよいので、局在準位密度
の低い層と高い層との膜厚比は、たとえば局在準位密度
の低い半導体層をゲート絶縁膜と接する側に２００Å、
その上層に局在準位密度の高い半導体層を８００Åとす
る組み合わせで形成すればよい。
【００２６】つぎに、写真製版を行い、チャネル層であ
るアモルファスシリコン層を島状にエッチングする（図
２の（ｃ））。つぎにソース電極およびドレイン電極５
ｂとなる第２の導電膜として、アルミニウムの膜および
クロムの膜をスパッタ法により順に堆積させて２層から
なる膜を形成する。写真製版により電極パターンを形成
し、アルミニウム膜およびクロム膜のエッチングを行う
（図３の（ｄ））。このエッチングを行うに際してはク
ロムとアモルファシシリコンとの反応によりクロムシリ
サイド（ＣｒＳｉｘ）の膜が微量ながら形成される。ク
ロムシリサイドの膜は、ソース電極とドレイン電極との
あいだでショートの原因となる可能性があるため、さら
にドライエッチ法により、このクロムシリサイド膜の除
去を行う（図３の（ｅ））。このようにして、ソース電
極が形成されるソース領域およびドレイン電極が形成さ
れるドレイン領域にそれぞれの電極が形成される。
るアモルファスシリコン層を島状にエッチングする（図
２の（ｃ））。つぎにソース電極およびドレイン電極５
ｂとなる第２の導電膜として、アルミニウムの膜および
クロムの膜をスパッタ法により順に堆積させて２層から
なる膜を形成する。写真製版により電極パターンを形成
し、アルミニウム膜およびクロム膜のエッチングを行う
（図３の（ｄ））。このエッチングを行うに際してはク
ロムとアモルファシシリコンとの反応によりクロムシリ
サイド（ＣｒＳｉｘ）の膜が微量ながら形成される。ク
ロムシリサイドの膜は、ソース電極とドレイン電極との
あいだでショートの原因となる可能性があるため、さら
にドライエッチ法により、このクロムシリサイド膜の除
去を行う（図３の（ｅ））。このようにして、ソース電
極が形成されるソース領域およびドレイン電極が形成さ
れるドレイン領域にそれぞれの電極が形成される。
【００２７】このドライエッチ法ではクロムシリサイド
膜とアモルファスシリコン膜との選択比は充分高いの
で、アモルファスシリコン層が大きくエッチングされる
ことはなく、従来例のＴＦＴのばあいよりも薄膜化され
ているアモルファスシリコン層の特性に大きく影響する
ことはない。さらにパッシベーション膜７となるシリコ
ン窒化膜をプラズマＣＶＤ法により厚さ５００ｎｍ程度
堆積させてＣＥ−ＴＦＴが完成する（図３の（ｆ））。
膜とアモルファスシリコン膜との選択比は充分高いの
で、アモルファスシリコン層が大きくエッチングされる
ことはなく、従来例のＴＦＴのばあいよりも薄膜化され
ているアモルファスシリコン層の特性に大きく影響する
ことはない。さらにパッシベーション膜７となるシリコ
ン窒化膜をプラズマＣＶＤ法により厚さ５００ｎｍ程度
堆積させてＣＥ−ＴＦＴが完成する（図３の（ｆ））。
【００２８】このようにして、本実施の形態にかかわる
ＣＥ−ＴＦＴは、チャネル層３すなわち、ノンドープ半
導体層が、成膜条件の異なる２層構造を有している。こ
こで成膜条件の異なる膜は、複数の層からなる多層膜と
することもでき、２層の膜を作製するばあいと同様に、
プラズマＣＶＤ法により条件を連続的に変えて下層側か
ら順に局在準位密度が高くなるように中間の膜を形成し
て成膜すればよい。
ＣＥ−ＴＦＴは、チャネル層３すなわち、ノンドープ半
導体層が、成膜条件の異なる２層構造を有している。こ
こで成膜条件の異なる膜は、複数の層からなる多層膜と
することもでき、２層の膜を作製するばあいと同様に、
プラズマＣＶＤ法により条件を連続的に変えて下層側か
ら順に局在準位密度が高くなるように中間の膜を形成し
て成膜すればよい。
【００２９】このような成膜条件においては、ゲート絶
縁膜に接する側のノンドープ半導体層中の局在準位密度
は、ゲート絶縁膜に接しない側のノンドープ半導体層中
の局在準位密度よりも低い。
縁膜に接する側のノンドープ半導体層中の局在準位密度
は、ゲート絶縁膜に接しない側のノンドープ半導体層中
の局在準位密度よりも低い。
【００３０】実施の形態２．実施の形態１ではチャネル
エッチ型ＴＦＴについて示した。本実施の形態ではエッ
チングストッパー型ＴＦＴ（ＥＳ−ＴＦＴ）について図
を用いて説明する。図４は本発明にかかわるＥＳ−ＴＦ
Ｔの断面構造説明図であり、図５および図６は、図４に
示したＥＳ−ＴＦＴの作製方法を示す工程断面説明図で
ある。図４、図５および図６において、８は第２の絶縁
膜をパターニングして形成するエッチングストッパー膜
であり、その他、図１、図２および図３に示した各部分
と同じ部分にはそれぞれ同一の符号を付して示す。
エッチ型ＴＦＴについて示した。本実施の形態ではエッ
チングストッパー型ＴＦＴ（ＥＳ−ＴＦＴ）について図
を用いて説明する。図４は本発明にかかわるＥＳ−ＴＦ
Ｔの断面構造説明図であり、図５および図６は、図４に
示したＥＳ−ＴＦＴの作製方法を示す工程断面説明図で
ある。図４、図５および図６において、８は第２の絶縁
膜をパターニングして形成するエッチングストッパー膜
であり、その他、図１、図２および図３に示した各部分
と同じ部分にはそれぞれ同一の符号を付して示す。
【００３１】図４の断面構造図のＴＦＴ作製方法につい
てプロセスフローにしたがい、順に図５の（ａ）〜
（ｃ）および図６の（ｄ）〜（ｅ）を用いて説明する。
てプロセスフローにしたがい、順に図５の（ａ）〜
（ｃ）および図６の（ｄ）〜（ｅ）を用いて説明する。
【００３２】まず、絶縁性基板２１としてのガラス基板
上に第１の導電膜として低抵抗かつ高融点の金属である
クロム膜をスパッタ法により成膜する。つぎに写真製版
によりパターンを形成し、エッチングによりゲート電極
１を形成する（図５の（ａ））。
上に第１の導電膜として低抵抗かつ高融点の金属である
クロム膜をスパッタ法により成膜する。つぎに写真製版
によりパターンを形成し、エッチングによりゲート電極
１を形成する（図５の（ａ））。
【００３３】つぎに、ゲート絶縁膜２、チャネル層３と
なるイントリンシックなアモルファスシリコン（ｉ−ａ
−Ｓｉ：Ｈ）の層、エッチングストッパー膜８となるシ
リコン窒化膜をプラズマＣＶＤ法により連続的に順に成
膜する。このプラズマＣＶＤ法によるイントリンシック
なアモルファスシリコン層の成膜においては、ゲート絶
縁膜に接する側の半導体層とバックチャネル側の半導体
層の成膜条件を異ならせて成膜し、局在準位密度の低い
半導体層３ａおよび局在準位密度の高い半導体層３ｂを
形成する。成膜条件および膜厚については実施の形態１
に示した方法および構造と同じでよい。
なるイントリンシックなアモルファスシリコン（ｉ−ａ
−Ｓｉ：Ｈ）の層、エッチングストッパー膜８となるシ
リコン窒化膜をプラズマＣＶＤ法により連続的に順に成
膜する。このプラズマＣＶＤ法によるイントリンシック
なアモルファスシリコン層の成膜においては、ゲート絶
縁膜に接する側の半導体層とバックチャネル側の半導体
層の成膜条件を異ならせて成膜し、局在準位密度の低い
半導体層３ａおよび局在準位密度の高い半導体層３ｂを
形成する。成膜条件および膜厚については実施の形態１
に示した方法および構造と同じでよい。
【００３４】つぎに、写真製版を行ってパターニング
し、エッチングストッパー膜８となるシリコン窒化膜を
エッチングする（図５の（ｃ））。つぎにｎ型に不純物
ドーピングされたｎ型半導体層４をプラズマＣＶＤ法に
より堆積させる。このときのｎ型半導体層４の膜厚は５
００Å程度である。さらにソース電極およびドレイン電
極となる第２の導電膜として、アルミニウム膜およびク
ロム膜をスパッタ法により順に堆積させて２層からなる
膜を形成する（図６の（ｄ））。写真製版により電極パ
ターンを形成し、アルミニウム膜およびクロム膜のエッ
チングを行う。このエッチングではアルミニウム膜およ
びクロム膜のみエッチングされ、ｎ型半導体層４のエッ
チングは行われない。
し、エッチングストッパー膜８となるシリコン窒化膜を
エッチングする（図５の（ｃ））。つぎにｎ型に不純物
ドーピングされたｎ型半導体層４をプラズマＣＶＤ法に
より堆積させる。このときのｎ型半導体層４の膜厚は５
００Å程度である。さらにソース電極およびドレイン電
極となる第２の導電膜として、アルミニウム膜およびク
ロム膜をスパッタ法により順に堆積させて２層からなる
膜を形成する（図６の（ｄ））。写真製版により電極パ
ターンを形成し、アルミニウム膜およびクロム膜のエッ
チングを行う。このエッチングではアルミニウム膜およ
びクロム膜のみエッチングされ、ｎ型半導体層４のエッ
チングは行われない。
【００３５】つぎに、アルミニウム膜およびクロム膜を
マスクとしてｎ型半導体層およびイントリンシックなア
モルファスシリコン層のエッチングを行う（図６の
（ｅ））。このようにして、本実施の形態にかかわるＥ
Ｓ−ＴＦＴは、ノンドープ半導体層上に第２の絶縁膜と
してパターニングされたエッチングストッパー膜を有し
ており、ノンドープ半導体層が成膜条件の異なる２層か
ら構成されている。ここで成膜条件の異なる膜は、複数
の層からなる多層膜とすることもでき、２層の膜を作製
するばあいと同様に、プラズマＣＶＤ法により条件を連
続的に変えて下層側から順に局在準位密度が高くなるよ
うに中間の膜を形成して成膜すればよい。
マスクとしてｎ型半導体層およびイントリンシックなア
モルファスシリコン層のエッチングを行う（図６の
（ｅ））。このようにして、本実施の形態にかかわるＥ
Ｓ−ＴＦＴは、ノンドープ半導体層上に第２の絶縁膜と
してパターニングされたエッチングストッパー膜を有し
ており、ノンドープ半導体層が成膜条件の異なる２層か
ら構成されている。ここで成膜条件の異なる膜は、複数
の層からなる多層膜とすることもでき、２層の膜を作製
するばあいと同様に、プラズマＣＶＤ法により条件を連
続的に変えて下層側から順に局在準位密度が高くなるよ
うに中間の膜を形成して成膜すればよい。
【００３６】このような成膜条件において、ゲート絶縁
膜に接する側のノンドープ半導体層中の局在準位密度
は、ゲート絶縁膜に接しない側のノンドープ半導体層中
の局在準位密度よりも低い。
膜に接する側のノンドープ半導体層中の局在準位密度
は、ゲート絶縁膜に接しない側のノンドープ半導体層中
の局在準位密度よりも低い。
【００３７】本発明の実施の形態のうち、実用上最も好
ましい実施の形態は、実施の形態１に基づいて、ノンド
ープ半導体層を２層化した形態である。かかる形態にお
いては、絶縁性基板はガラス基板からなることが、製造
コストが低いので好ましい。ゲート電極はクロムからな
ることが、低抵抗であり、かつ、容易に加工できるので
好ましい。ゲート絶縁膜は、窒化シリコンからなること
が、高誘電率であるので好ましい。ノンドープ半導体層
は、アモルファスシリコンからなることが、膜質が制御
しやすいので好ましい。ｎ型半導体層は、リンをドープ
したアモルファスシリコンからなることが低抵抗である
ので好ましい。ソース電極およびドレイン電極は、アル
ミニウムからなることが低抵抗であるので好ましい。パ
ッシベーション膜は、窒化シリコンからなることが、リ
ーク電流が小さいので好ましい。
ましい実施の形態は、実施の形態１に基づいて、ノンド
ープ半導体層を２層化した形態である。かかる形態にお
いては、絶縁性基板はガラス基板からなることが、製造
コストが低いので好ましい。ゲート電極はクロムからな
ることが、低抵抗であり、かつ、容易に加工できるので
好ましい。ゲート絶縁膜は、窒化シリコンからなること
が、高誘電率であるので好ましい。ノンドープ半導体層
は、アモルファスシリコンからなることが、膜質が制御
しやすいので好ましい。ｎ型半導体層は、リンをドープ
したアモルファスシリコンからなることが低抵抗である
ので好ましい。ソース電極およびドレイン電極は、アル
ミニウムからなることが低抵抗であるので好ましい。パ
ッシベーション膜は、窒化シリコンからなることが、リ
ーク電流が小さいので好ましい。
【００３８】
【発明の効果】以上、詳述したように本発明にかかわる
薄膜トランジスタにおいては、ノンドープ半導体層を多
層化することにより、それぞれの層に役割をもたせるこ
とが可能となる。すなわち、電流を流したい領域には局
在準位密度の低い膜を成膜し、かつ電流を抑制したい領
域には局在準位密度の高い膜を成膜することにより、高
いオン電流、低いオフ電流をうることができる。また、
本発明にかかわる薄膜トランジスタにおいてはチャネル
層となるアモルファスシリコン層を多層化して、ゲート
絶縁膜に接する膜に対しては局在準位密度が低く高移動
度がえられる膜を成膜し、順に局在準位密度が高くなる
ように中間の膜を形成し、その上層に局在準位密度が高
くバックチャネル側のしきい値電圧Ｖthが大きくなるよ
うな膜を成膜した構成にしたので低電圧で高電流がえら
れる。その結果、画素への充電特性が改善された充電不
良による表示特性劣化を抑制することが可能となった。
薄膜トランジスタにおいては、ノンドープ半導体層を多
層化することにより、それぞれの層に役割をもたせるこ
とが可能となる。すなわち、電流を流したい領域には局
在準位密度の低い膜を成膜し、かつ電流を抑制したい領
域には局在準位密度の高い膜を成膜することにより、高
いオン電流、低いオフ電流をうることができる。また、
本発明にかかわる薄膜トランジスタにおいてはチャネル
層となるアモルファスシリコン層を多層化して、ゲート
絶縁膜に接する膜に対しては局在準位密度が低く高移動
度がえられる膜を成膜し、順に局在準位密度が高くなる
ように中間の膜を形成し、その上層に局在準位密度が高
くバックチャネル側のしきい値電圧Ｖthが大きくなるよ
うな膜を成膜した構成にしたので低電圧で高電流がえら
れる。その結果、画素への充電特性が改善された充電不
良による表示特性劣化を抑制することが可能となった。
【図１】本発明の一実施の形態にかかわるＴＦＴを用い
たアクティブマトリクス型液晶表示装置の一画素の説明
図である。
たアクティブマトリクス型液晶表示装置の一画素の説明
図である。
【図２】本発明の一実施の形態にかかわるＴＦＴの製作
過程を示す工程断面説明図である。
過程を示す工程断面説明図である。
【図３】本発明の一実施の形態にかかわるＴＦＴの製作
過程を示す工程断面説明図である。
過程を示す工程断面説明図である。
【図４】本発明の他の実施の形態にかかわるＴＦＴを用
いたアクティブマトリクス型液晶表示装置の一画素の断
面説明図である。
いたアクティブマトリクス型液晶表示装置の一画素の断
面説明図である。
【図５】本発明の他の実施の形態にかかわるＴＦＴの製
作過程を示す工程断面説明図である。
作過程を示す工程断面説明図である。
【図６】本発明の他の実施の形態にかかわるＴＦＴの製
作過程を示す工程断面説明図である。
作過程を示す工程断面説明図である。
【図７】従来のチャネルエッチ型ＴＦＴの断面説明図で
ある。
ある。
【図８】従来のチャネルエッチ型ＴＦＴの製作過程を示
す工程断面説明図である。
す工程断面説明図である。
【図９】従来のチャネルエッチ型ＴＦＴの製作過程を示
す工程断面説明図である。
す工程断面説明図である。
１ ゲート電極 ２ ゲート絶縁膜 ３ チャネル層 ３ａ 局在準位密度の低い半導体層 ３ｂ 局在準位密度の高い半導体層 ４ ｎ型半導体層 ６ チャネル領域 ７ パッシベーション膜 ８ エッチングストッパー膜
Claims (6)
- 【請求項１】 絶縁性基板と、該絶縁性基板上に形成さ
れたゲート電極となる第１の導電膜と、該第１の導電膜
上に形成されたゲート絶縁膜となる第１の絶縁膜と、該
第１の絶縁膜上に形成されたノンドープ半導体層と、該
ノンドープ半導体層のソース領域およびドレイン領域に
形成されたｎ型半導体層と、該ｎ型半導体層上に形成さ
れたソース電極およびドレイン電極となる第２の導電膜
とを有してなる薄膜トランジスタであって、前記ノンド
ープ半導体層が成膜条件の異なる多層膜からなる薄膜ト
ランジスタ。 - 【請求項２】 絶縁性基板と、該絶縁性基板上に形成さ
れたゲート電極となる第１の導電膜と、該第１の導電膜
上に形成されたゲート絶縁膜となる第１の絶縁膜と、該
第１の絶縁膜上に形成されたノンドープ半導体層と、該
ノンドープ半導体層上のソース領域およびドレイン領域
に形成されたｎ型半導体層と、該ｎ型半導体層上に形成
されたソース電極およびドレイン電極となる第２の導電
膜とを有してなる薄膜トランジスタであって、前記ノン
ドープ半導体層が２層構造であり、かつ、前記ゲート絶
縁膜に接する側のノンドープ半導体層中の局在準位密度
が、前記ゲート絶縁膜に接しない側のノンドープ半導体
層中の局在準位密度よりも低い薄膜トランジスタ。 - 【請求項３】 絶縁性基板と、該絶縁性基板上に形成さ
れたゲート電極となる第１の導電膜と、該第１の導電膜
上に形成されたゲート絶縁膜となる第１の絶縁膜と、該
第１の絶縁膜上に形成されたノンドープ半導体層と、該
ノンドープ半導体層上に形成された、パターニングされ
たエッチングストッパー膜となる第２の絶縁膜と、該エ
ッチングストッパー膜上および前記ノンドープ半導体層
上に形成されたｎ型半導体層と、該ｎ型半導体層上に形
成されたソース電極およびドレイン電極となる第２の導
電膜とを有する薄膜トランジスタであって、前記ノンド
ープ半導体層が成膜条件の異なる多層膜からなる薄膜ト
ランジスタ。 - 【請求項４】 絶縁性基板と、該絶縁性基板上に形成さ
れたゲート電極となる第１の導電膜と、該第１の導電膜
上に形成されたゲート絶縁膜となる第１の絶縁膜と、該
第１の絶縁膜上に形成されたノンドープ半導体層と、該
ノンドープ半導体層上にパターニングされたエッチング
ストッパー膜となる第２の絶縁膜と、該エッチングスト
ッパー膜上および前記ノンドープ半導体層上に形成され
たｎ型半導体層と、該半導体層上に形成されたソース電
極およびドレイン電極となる第２の導電膜とを有する薄
膜トランジスタであって、前記ノンドープ半導体層が２
層構造であり、かつ前記ゲート絶縁膜に接する側のノン
ドープ半導体層中の局在準位密度が前記ゲート絶縁膜に
接しない側のノンドープ半導体層中の局在準位密度より
も低い薄膜トランジスタ。 - 【請求項５】 請求項１記載の薄膜トランジスタの製法
であって、前記絶縁性基板上に前記第１の導電膜を形成
し、該第１の導電膜上に前記第１の絶縁膜を形成し、該
第１の絶縁膜上に前記ノンドープ半導体層を形成し、該
ノンドープ半導体層を形成する際に、前記ゲート絶縁膜
に接するノンドープ半導体層の形成条件と、バックチャ
ネル側に接するノンドープ半導体層の形成条件とを異な
らせかつ該ノンドープ半導体層中の局在準位密度を変化
させて該ノンドープ半導体層を形成し、該ノンドープ半
導体層中のソース領域およびドレイン領域に前記ｎ型半
導体層を形成し、さらに、該ｎ型半導体層上に前記第２
の導電膜を形成する薄膜トランジスタの製法。 - 【請求項６】 請求項３記載の薄膜トランジスタの製法
であって、前記絶縁性基板上に前記第１の導電膜を形成
し、該第１の導電膜上に前記第１の絶縁膜を形成し、該
第１の絶縁膜上に前記ノンドープ半導体層を形成し、該
ノンドープ半導体層の形成の際に、前記ゲート絶縁膜に
接するノンドープ半導体層の形成条件と、バックチャネ
ル側に接するノンドープ半導体層の形成条件とを異なら
せかつ該ノンドープ半導体層中の局在準位密度を変化さ
せて該ノンドープ半導体層を形成し、該ノンドープ半導
体層上に前記第２の絶縁膜を形成したのちパターニング
して前記エッチングストッパー膜を形成し、該エッチン
グストッパー膜上および前記ノンドープ半導体層上に前
記ｎ型半導体層を形成し、さらに、該ｎ型半導体層上に
前記第２の導電膜を形成する薄膜トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7629897A JPH10270701A (ja) | 1997-03-27 | 1997-03-27 | 薄膜トランジスタおよびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7629897A JPH10270701A (ja) | 1997-03-27 | 1997-03-27 | 薄膜トランジスタおよびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270701A true JPH10270701A (ja) | 1998-10-09 |
Family
ID=13601469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7629897A Pending JPH10270701A (ja) | 1997-03-27 | 1997-03-27 | 薄膜トランジスタおよびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270701A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010802A (ja) * | 2006-06-26 | 2008-01-17 | Tatung Co | 低ホットキャリア効果を具えた半導体構造 |
| JP2009038354A (ja) * | 2007-07-06 | 2009-02-19 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| JP2009038353A (ja) * | 2007-07-06 | 2009-02-19 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| JP2009177138A (ja) * | 2007-12-03 | 2009-08-06 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置 |
| JP2010114179A (ja) * | 2008-11-05 | 2010-05-20 | Hitachi Displays Ltd | 表示装置および表示装置の製造方法 |
| JP2010212328A (ja) * | 2009-03-09 | 2010-09-24 | Casio Computer Co Ltd | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| WO2012172617A1 (ja) * | 2011-06-17 | 2012-12-20 | パナソニック株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| WO2013061574A1 (ja) * | 2011-10-28 | 2013-05-02 | パナソニック株式会社 | 薄膜半導体装置 |
| US8841673B2 (en) | 2011-06-30 | 2014-09-23 | Panasonic Corporation | Thin-film transistor device and method for manufacturing thin-film transistor device |
| JP2014212346A (ja) * | 2007-10-05 | 2014-11-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JPWO2012172617A1 (ja) * | 2011-06-17 | 2015-02-23 | パナソニック株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| JP2018201044A (ja) * | 2007-07-27 | 2018-12-20 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP2024028741A (ja) * | 2008-06-17 | 2024-03-05 | 株式会社半導体エネルギー研究所 | 半導体装置及び表示装置 |
-
1997
- 1997-03-27 JP JP7629897A patent/JPH10270701A/ja active Pending
Cited By (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010802A (ja) * | 2006-06-26 | 2008-01-17 | Tatung Co | 低ホットキャリア効果を具えた半導体構造 |
| JP2020034918A (ja) * | 2007-07-06 | 2020-03-05 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US10712625B2 (en) | 2007-07-06 | 2020-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| TWI694295B (zh) * | 2007-07-06 | 2020-05-21 | 日商半導體能源研究所股份有限公司 | 液晶顯示裝置 |
| JP2009038354A (ja) * | 2007-07-06 | 2009-02-19 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| JP2020034917A (ja) * | 2007-07-06 | 2020-03-05 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP2019194700A (ja) * | 2007-07-06 | 2019-11-07 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US12066730B2 (en) | 2007-07-06 | 2024-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| TWI666500B (zh) * | 2007-07-06 | 2019-07-21 | 日商半導體能源研究所股份有限公司 | 液晶顯示裝置 |
| US8462286B2 (en) | 2007-07-06 | 2013-06-11 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US10338447B2 (en) | 2007-07-06 | 2019-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US9188825B2 (en) | 2007-07-06 | 2015-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US11726378B2 (en) | 2007-07-06 | 2023-08-15 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US8842230B2 (en) | 2007-07-06 | 2014-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US11194207B2 (en) | 2007-07-06 | 2021-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| TWI663458B (zh) * | 2007-07-06 | 2019-06-21 | 日商半導體能源研究所股份有限公司 | 液晶顯示裝置 |
| US10678107B2 (en) | 2007-07-06 | 2020-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US9766526B2 (en) | 2007-07-06 | 2017-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| JP2015073106A (ja) * | 2007-07-06 | 2015-04-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2009038353A (ja) * | 2007-07-06 | 2009-02-19 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| TWI696027B (zh) * | 2007-07-06 | 2020-06-11 | 日商半導體能源研究所股份有限公司 | 液晶顯示裝置 |
| JP2017215616A (ja) * | 2007-07-06 | 2017-12-07 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP2018141995A (ja) * | 2007-07-06 | 2018-09-13 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP2018151638A (ja) * | 2007-07-06 | 2018-09-27 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP2018201044A (ja) * | 2007-07-27 | 2018-12-20 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP2014212346A (ja) * | 2007-10-05 | 2014-11-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US8558236B2 (en) | 2007-12-03 | 2013-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2009177138A (ja) * | 2007-12-03 | 2009-08-06 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置 |
| JP2024028741A (ja) * | 2008-06-17 | 2024-03-05 | 株式会社半導体エネルギー研究所 | 半導体装置及び表示装置 |
| US12361906B2 (en) | 2008-06-17 | 2025-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device, and electronic device |
| JP2010114179A (ja) * | 2008-11-05 | 2010-05-20 | Hitachi Displays Ltd | 表示装置および表示装置の製造方法 |
| JP2010212328A (ja) * | 2009-03-09 | 2010-09-24 | Casio Computer Co Ltd | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| US8766260B2 (en) | 2011-06-17 | 2014-07-01 | Panasonic Corporation | Thin-film transistor and method for manufacturing thin-film transistor |
| JPWO2012172617A1 (ja) * | 2011-06-17 | 2015-02-23 | パナソニック株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| CN102959712A (zh) * | 2011-06-17 | 2013-03-06 | 松下电器产业株式会社 | 薄膜晶体管以及薄膜晶体管的制造方法 |
| WO2012172617A1 (ja) * | 2011-06-17 | 2012-12-20 | パナソニック株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| US8841673B2 (en) | 2011-06-30 | 2014-09-23 | Panasonic Corporation | Thin-film transistor device and method for manufacturing thin-film transistor device |
| JPWO2013061574A1 (ja) * | 2011-10-28 | 2015-04-02 | パナソニック株式会社 | 薄膜半導体装置 |
| US8796692B2 (en) | 2011-10-28 | 2014-08-05 | Panasonic Corporation | Thin-film semiconductor device and method for fabricating thin-film semiconductor device |
| WO2013061574A1 (ja) * | 2011-10-28 | 2013-05-02 | パナソニック株式会社 | 薄膜半導体装置 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040921 |