JPH10271002A - 発振制御装置 - Google Patents
発振制御装置Info
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- JPH10271002A JPH10271002A JP9068465A JP6846597A JPH10271002A JP H10271002 A JPH10271002 A JP H10271002A JP 9068465 A JP9068465 A JP 9068465A JP 6846597 A JP6846597 A JP 6846597A JP H10271002 A JPH10271002 A JP H10271002A
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/104—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional signal from outside the loop for setting or controlling a parameter in the loop
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Rotational Drive Of Disk (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 電圧制御発振手段のＣ／Ｎを改善し、製造ば
らつき及び温度による特性変化を補正して、電圧制御発
振手段を含む位相同期ループの使用環境に適合した発振
動作を可能とした発振制御装置を提供することを目的と
する。 【解決手段】 制御電圧検出部１０５がＶＣＯ１０３に
供給される制御電圧Ｖｃの電位を検出する。制御部１０
６は、制御電圧検出部１０５による検出結果ＶＭＲ及び
所望の発振周波数に基づき、ＶＣＯ１０３の使用環境や
ＶＣＯ１０３自体の製造ばらつきを認識し、該認識に応
じてＶＣＯ１０３が備える複数の発振周波数帯域から最
適な発振周波数帯域を選択し、制御信号ＣＢによってＶ
ＣＯ１０３を該選択された発振周波数帯域に設定する。
また、分周器１０４の分周比は制御信号ＣＤにより選択
設定される。
らつき及び温度による特性変化を補正して、電圧制御発
振手段を含む位相同期ループの使用環境に適合した発振
動作を可能とした発振制御装置を提供することを目的と
する。 【解決手段】 制御電圧検出部１０５がＶＣＯ１０３に
供給される制御電圧Ｖｃの電位を検出する。制御部１０
６は、制御電圧検出部１０５による検出結果ＶＭＲ及び
所望の発振周波数に基づき、ＶＣＯ１０３の使用環境や
ＶＣＯ１０３自体の製造ばらつきを認識し、該認識に応
じてＶＣＯ１０３が備える複数の発振周波数帯域から最
適な発振周波数帯域を選択し、制御信号ＣＢによってＶ
ＣＯ１０３を該選択された発振周波数帯域に設定する。
また、分周器１０４の分周比は制御信号ＣＤにより選択
設定される。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御発振手段
を備えた発振制御装置に係り、特に、電圧制御発振手段
のＣ／Ｎを改善し、電圧制御発振手段の製造ばらつきや
温度による特性変化に依存せず、使用環境に適合した発
振動作を可能とした発振制御装置に関する。
を備えた発振制御装置に係り、特に、電圧制御発振手段
のＣ／Ｎを改善し、電圧制御発振手段の製造ばらつきや
温度による特性変化に依存せず、使用環境に適合した発
振動作を可能とした発振制御装置に関する。
【０００２】
【従来の技術】近年、電子機器の複雑化及び多用途化等
に伴い、多方面で使用されている電子機器において周波
数シンセサイザ、サーボ系の速度制御、或いは検波・復
調等に利用されている位相同期ループ（以下、ＰＬＬ；
Phase-Locked Loopという）回路についても、発振周波
数が広範囲に亘る周波数帯域で使用可能であることが要
求されてきている。
に伴い、多方面で使用されている電子機器において周波
数シンセサイザ、サーボ系の速度制御、或いは検波・復
調等に利用されている位相同期ループ（以下、ＰＬＬ；
Phase-Locked Loopという）回路についても、発振周波
数が広範囲に亘る周波数帯域で使用可能であることが要
求されてきている。
【０００３】例えば現在、ＣＤ−ＲＯＭ市場はより高速
再生化へ進んでおり、ＣＤ−ＲＯＭ用の信号処理ＬＳＩ
では、１倍速からより高速再生を実現する超高速のｎ倍
速、例えば１６倍速等まで対応可能なものが要求されて
いる。ＣＤ−ＲＯＭ用の信号処理ＬＳＩでは、必要な発
振周波数を得るための手段としてＰＬＬ回路を内部に構
成しているが、高速再生を実現するためには、最大発振
周波数の高い電圧制御発振器（以下、ＶＣＯ；Voltage
Controlled Oscillatorという）を内蔵しなければなら
ない。
再生化へ進んでおり、ＣＤ−ＲＯＭ用の信号処理ＬＳＩ
では、１倍速からより高速再生を実現する超高速のｎ倍
速、例えば１６倍速等まで対応可能なものが要求されて
いる。ＣＤ−ＲＯＭ用の信号処理ＬＳＩでは、必要な発
振周波数を得るための手段としてＰＬＬ回路を内部に構
成しているが、高速再生を実現するためには、最大発振
周波数の高い電圧制御発振器（以下、ＶＣＯ；Voltage
Controlled Oscillatorという）を内蔵しなければなら
ない。
【０００４】この場合、ｎ倍速時に必要な発振周波数ｆ
ｎは、以下の式で求めることができる。
ｎは、以下の式で求めることができる。
【数１】 ｆｎ＝４．３２１８×６×ｎ［ＭＨｚ］ （１） 即ち、オーディオ再生を目的とした１倍速再生では、Ｐ
ＬＬ回路内部のＶＣＯに要求される発振周波数は約２５
［ＭＨｚ］であり、また、１６倍速のＣＤ−ＲＯＭ用信
号処理で必要となる発振周波数は約４１５［ＭＨｚ］で
ある。つまり、１倍速から１６倍速を動作させるために
は、ＶＣＯの制御電圧を電源電位ＶｓｓからＶｄｄの間
で変化させた場合に、発振周波数を２５［ＭＨｚ］から
４１５［ＭＨｚ］とする信号を出力するように構成しな
ければならない。
ＬＬ回路内部のＶＣＯに要求される発振周波数は約２５
［ＭＨｚ］であり、また、１６倍速のＣＤ−ＲＯＭ用信
号処理で必要となる発振周波数は約４１５［ＭＨｚ］で
ある。つまり、１倍速から１６倍速を動作させるために
は、ＶＣＯの制御電圧を電源電位ＶｓｓからＶｄｄの間
で変化させた場合に、発振周波数を２５［ＭＨｚ］から
４１５［ＭＨｚ］とする信号を出力するように構成しな
ければならない。
【０００５】図１４には、ＰＬＬ回路を備えた発振制御
装置における、ＰＬＬ回路内のＶＣＯの制御電圧Ｖｃ
［Ｖ］に対する発振周波数ｆ［ＭＨｚ］の特性を示す。
同図に示すように、電源電位Ｖｄｄ＝５［Ｖ］のとき
に、１倍速に要求される発振周波数Ｆ１＝２５［ＭＨ
ｚ］を出力する場合の制御電圧Ｖｃに対する発振周波数
ｆａの特性における勾配Δｆａ／ΔＶｃは、１６倍速に
要求される発振周波数Ｆ１６＝４１５［ＭＨｚ］を出力
する場合の制御電圧Ｖｃに対する発振周波数ｆｂの特性
における勾配Δｆｂ／ΔＶｃと比較して、
装置における、ＰＬＬ回路内のＶＣＯの制御電圧Ｖｃ
［Ｖ］に対する発振周波数ｆ［ＭＨｚ］の特性を示す。
同図に示すように、電源電位Ｖｄｄ＝５［Ｖ］のとき
に、１倍速に要求される発振周波数Ｆ１＝２５［ＭＨ
ｚ］を出力する場合の制御電圧Ｖｃに対する発振周波数
ｆａの特性における勾配Δｆａ／ΔＶｃは、１６倍速に
要求される発振周波数Ｆ１６＝４１５［ＭＨｚ］を出力
する場合の制御電圧Ｖｃに対する発振周波数ｆｂの特性
における勾配Δｆｂ／ΔＶｃと比較して、
【数２】 Δｆａ／ΔＶｃ ＜ Δｆｂ／ΔＶｃ （２） の関係があり、ＶＣＯに要求される発振周波数が広範囲
になる程、制御電圧Ｖｃに対する発振周波数ｆの特性に
おける勾配Δｆ／ΔＶｃが急峻となり、微小な制御電圧
の変化ΔＶｃに対する周波数変化量Δｆが大きくなる。
これにより、微小な基板ノイズが無視できなくなり、い
くら設計者がノイズを低減しても電子機器のプレイアビ
リティは改善されないという事態となる。
になる程、制御電圧Ｖｃに対する発振周波数ｆの特性に
おける勾配Δｆ／ΔＶｃが急峻となり、微小な制御電圧
の変化ΔＶｃに対する周波数変化量Δｆが大きくなる。
これにより、微小な基板ノイズが無視できなくなり、い
くら設計者がノイズを低減しても電子機器のプレイアビ
リティは改善されないという事態となる。
【０００６】また、現在のプロセスでは、電源電位Ｖｄ
ｄ＝３．３［Ｖ］が主流となりつつあるが、この場合に
も同様に、図１４に示すように、１倍速に要求される発
振周波数Ｆ１＝２５［ＭＨｚ］を出力する場合の制御電
圧Ｖｃに対する発振周波数ｆｃの特性における勾配Δｆ
ｃ／ΔＶｃは、１６倍速に要求される発振周波数Ｆ１６
＝４１５［ＭＨｚ］を出力する場合の制御電圧Ｖｃに対
する発振周波数ｆｄの特性における勾配Δｆｄ／ΔＶｃ
と比較して、
ｄ＝３．３［Ｖ］が主流となりつつあるが、この場合に
も同様に、図１４に示すように、１倍速に要求される発
振周波数Ｆ１＝２５［ＭＨｚ］を出力する場合の制御電
圧Ｖｃに対する発振周波数ｆｃの特性における勾配Δｆ
ｃ／ΔＶｃは、１６倍速に要求される発振周波数Ｆ１６
＝４１５［ＭＨｚ］を出力する場合の制御電圧Ｖｃに対
する発振周波数ｆｄの特性における勾配Δｆｄ／ΔＶｃ
と比較して、
【数３】 Δｆｃ／ΔＶｃ ＜ Δｆｄ／ΔＶｃ （３） の関係があり、しかも、電源電位Ｖｄｄ＝５［Ｖ］のと
きに比べて更に急峻な勾配となっている。このように、
微小な基板ノイズが無視できず、ノイズを低減しても電
子機器のプレイアビリティが改善されないという事態
は、今後製造プロセスが進んでいくに従って電源電位が
低くなるため、より顕著なものとなっていくと考えられ
る。
きに比べて更に急峻な勾配となっている。このように、
微小な基板ノイズが無視できず、ノイズを低減しても電
子機器のプレイアビリティが改善されないという事態
は、今後製造プロセスが進んでいくに従って電源電位が
低くなるため、より顕著なものとなっていくと考えられ
る。
【０００７】また、ＶＣＯには温度変化による特性の変
化があり、常温時の発振周波数に対して信号処理ＬＳＩ
の推奨動作温度の下限および上限では発振周波数の変動
が大きい。以上のような温度による特性劣化に加えて、
更にＶＣＯの製造ばらつきをも含めて考慮する場合に、
最もクリティカルな条件で発振周波数を得るためには、
ＶＣＯ単体としては更に高い発振周波数帯域を狙って設
計する必要がある。このため、ＶＣＯの上記の制御電圧
対発振周波数特性の勾配はより急峻となり、Ｃ／Ｎが悪
化する事態となる。
化があり、常温時の発振周波数に対して信号処理ＬＳＩ
の推奨動作温度の下限および上限では発振周波数の変動
が大きい。以上のような温度による特性劣化に加えて、
更にＶＣＯの製造ばらつきをも含めて考慮する場合に、
最もクリティカルな条件で発振周波数を得るためには、
ＶＣＯ単体としては更に高い発振周波数帯域を狙って設
計する必要がある。このため、ＶＣＯの上記の制御電圧
対発振周波数特性の勾配はより急峻となり、Ｃ／Ｎが悪
化する事態となる。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
発振制御装置においては、発振周波数を広範囲に亘る周
波数帯域での使用という近年のニーズに対応すべくＶＣ
Ｏの発振周波数を広範囲とした場合、制御電圧対発振周
波数特性における勾配が急峻で、微小な制御電圧の変化
に対する周波数変化量が大きくなる。これにより、微小
な基板ノイズが無視できなくなり、いくら設計者がノイ
ズを低減しても電子機器のプレイアビリティは改善され
ないという事情があった。
発振制御装置においては、発振周波数を広範囲に亘る周
波数帯域での使用という近年のニーズに対応すべくＶＣ
Ｏの発振周波数を広範囲とした場合、制御電圧対発振周
波数特性における勾配が急峻で、微小な制御電圧の変化
に対する周波数変化量が大きくなる。これにより、微小
な基板ノイズが無視できなくなり、いくら設計者がノイ
ズを低減しても電子機器のプレイアビリティは改善され
ないという事情があった。
【０００９】また、上記事情は、今後製造プロセスが進
んでいくに従って電源電位が低くなるため、より顕著な
ものとなっていくと考えられ、また更に、ＶＣＯの温度
による特性劣化や製造ばらつきを考慮した場合、更に高
い発振周波数帯域を狙って設計する必要があることか
ら、ＶＣＯの制御電圧対発振周波数特性の勾配はより急
峻となり、Ｃ／Ｎが悪化するという事情があった。
んでいくに従って電源電位が低くなるため、より顕著な
ものとなっていくと考えられ、また更に、ＶＣＯの温度
による特性劣化や製造ばらつきを考慮した場合、更に高
い発振周波数帯域を狙って設計する必要があることか
ら、ＶＣＯの制御電圧対発振周波数特性の勾配はより急
峻となり、Ｃ／Ｎが悪化するという事情があった。
【００１０】本発明は、上記従来の事情に鑑みてなされ
たものであって、電圧制御発振手段を備えた発振制御装
置において、電圧制御発振手段のＣ／Ｎを改善し、製造
ばらつき及び温度による特性変化を補正して、電圧制御
発振手段を含む位相同期ループの使用環境に適合した発
振動作を可能とし、更には、該位相同期ループが適用さ
れる電子機器のプレイアビリティを向上させる発振制御
装置を提供することを目的としている。
たものであって、電圧制御発振手段を備えた発振制御装
置において、電圧制御発振手段のＣ／Ｎを改善し、製造
ばらつき及び温度による特性変化を補正して、電圧制御
発振手段を含む位相同期ループの使用環境に適合した発
振動作を可能とし、更には、該位相同期ループが適用さ
れる電子機器のプレイアビリティを向上させる発振制御
装置を提供することを目的としている。
【００１１】また、本発明の他の目的は、電圧制御発振
手段または電圧制御発振手段を含む位相同期ループが適
用される電子機器の稼働中におけるリアルタイムで高速
な発振周波数の制御を可能とし、また、該電子機器の動
作を制御するマイクロプロセッサ等における制御プログ
ラムのソフトウェア設計をより容易にすることである。
手段または電圧制御発振手段を含む位相同期ループが適
用される電子機器の稼働中におけるリアルタイムで高速
な発振周波数の制御を可能とし、また、該電子機器の動
作を制御するマイクロプロセッサ等における制御プログ
ラムのソフトウェア設計をより容易にすることである。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明の発振制御装置は、制御電圧により発振周波
数が制御され、部分的な重なりを持つ複数の発振周波数
帯域を備える電圧制御発振手段と、前記電圧制御発振手
段へ供給される制御電圧の電位を検出する制御電圧検出
手段と、前記制御電圧検出手段による検出結果及び所望
の発振周波数に基づき、前記電圧制御発振手段の発振周
波数帯域を選択して設定する制御手段とを具備するもの
である。
に、本発明の発振制御装置は、制御電圧により発振周波
数が制御され、部分的な重なりを持つ複数の発振周波数
帯域を備える電圧制御発振手段と、前記電圧制御発振手
段へ供給される制御電圧の電位を検出する制御電圧検出
手段と、前記制御電圧検出手段による検出結果及び所望
の発振周波数に基づき、前記電圧制御発振手段の発振周
波数帯域を選択して設定する制御手段とを具備するもの
である。
【００１３】また、本発明の発振制御装置は、前記電圧
制御発振手段の出力信号を設定された分周比で分周する
分周手段を具備し、前記制御手段は、前記制御電圧検出
手段による検出結果及び所望の発振周波数に基づき、前
記電圧制御発振手段の発振周波数帯域を選択して設定
し、前記分周手段の分周比を設定するものである。
制御発振手段の出力信号を設定された分周比で分周する
分周手段を具備し、前記制御手段は、前記制御電圧検出
手段による検出結果及び所望の発振周波数に基づき、前
記電圧制御発振手段の発振周波数帯域を選択して設定
し、前記分周手段の分周比を設定するものである。
【００１４】また、本発明の発振制御装置は、前記制御
電圧検出手段は、前記電圧制御発振手段へ供給される制
御電圧の電位と所定の上限値及び下限値との比較を行
い、前記制御手段は、前記制御電圧の電位が前記所定の
上限値より大きい、または、前記制御電圧の電位が前記
所定の下限値より小さい場合に、前記電圧制御発振手段
の発振周波数帯域の選択、或いは、前記分周手段の分周
比を変更設定するものである。
電圧検出手段は、前記電圧制御発振手段へ供給される制
御電圧の電位と所定の上限値及び下限値との比較を行
い、前記制御手段は、前記制御電圧の電位が前記所定の
上限値より大きい、または、前記制御電圧の電位が前記
所定の下限値より小さい場合に、前記電圧制御発振手段
の発振周波数帯域の選択、或いは、前記分周手段の分周
比を変更設定するものである。
【００１５】また、本発明の発振制御装置は、前記制御
手段は、前記電圧制御発振手段の発振周波数帯域の選択
を、該発振周波数帯域における前記所望の発振周波数よ
り高域の周波数マージンまたは前記所望の発振周波数よ
り低域の周波数マージンを考慮して行うものである。
手段は、前記電圧制御発振手段の発振周波数帯域の選択
を、該発振周波数帯域における前記所望の発振周波数よ
り高域の周波数マージンまたは前記所望の発振周波数よ
り低域の周波数マージンを考慮して行うものである。
【００１６】また、本発明の発振制御装置は、制御電圧
により発振周波数が制御され、部分的な重なりを持つ複
数の発振周波数帯域を備える複数の電圧制御発振手段
と、前記複数の電圧制御発振手段へそれぞれ供給される
制御電圧の電位を検出する制御電圧検出手段と、前記制
御電圧検出手段による検出結果及び所望の発振周波数に
基づき、前記複数の電圧制御発振手段の発振周波数帯域
をそれぞれ選択して設定する制御手段とを具備するもの
である。
により発振周波数が制御され、部分的な重なりを持つ複
数の発振周波数帯域を備える複数の電圧制御発振手段
と、前記複数の電圧制御発振手段へそれぞれ供給される
制御電圧の電位を検出する制御電圧検出手段と、前記制
御電圧検出手段による検出結果及び所望の発振周波数に
基づき、前記複数の電圧制御発振手段の発振周波数帯域
をそれぞれ選択して設定する制御手段とを具備するもの
である。
【００１７】また、本発明の発振制御装置は、前記複数
の電圧制御発振手段の出力信号をそれぞれ設定された分
周比で分周する複数の分周手段を具備し、前記制御手段
は、前記制御電圧検出手段による検出結果及び所望の発
振周波数に基づき、前記複数の電圧制御発振手段の発振
周波数帯域をそれぞれ選択して設定し、前記複数の分周
手段の分周比をそれぞれ設定するものである。
の電圧制御発振手段の出力信号をそれぞれ設定された分
周比で分周する複数の分周手段を具備し、前記制御手段
は、前記制御電圧検出手段による検出結果及び所望の発
振周波数に基づき、前記複数の電圧制御発振手段の発振
周波数帯域をそれぞれ選択して設定し、前記複数の分周
手段の分周比をそれぞれ設定するものである。
【００１８】また、本発明の発振制御装置は、前記制御
電圧検出手段は、前記複数の電圧制御発振手段へそれぞ
れ供給される制御電圧の電位と所定の上限値及び下限値
との比較を行い、前記制御手段は、それぞれの電圧制御
発振手段について、前記制御電圧の電位が前記所定の上
限値より大きい、または、前記制御電圧の電位が前記所
定の下限値より小さい場合に、該電圧制御発振手段の発
振周波数帯域の選択、或いは、前記分周手段の分周比を
変更設定するものである。
電圧検出手段は、前記複数の電圧制御発振手段へそれぞ
れ供給される制御電圧の電位と所定の上限値及び下限値
との比較を行い、前記制御手段は、それぞれの電圧制御
発振手段について、前記制御電圧の電位が前記所定の上
限値より大きい、または、前記制御電圧の電位が前記所
定の下限値より小さい場合に、該電圧制御発振手段の発
振周波数帯域の選択、或いは、前記分周手段の分周比を
変更設定するものである。
【００１９】また、本発明の発振制御装置は、前記制御
手段は、前記電圧制御発振手段の発振周波数帯域のそれ
ぞれの選択を、該発振周波数帯域における前記所望の発
振周波数より高域の周波数マージンまたは前記所望の発
振周波数より低域の周波数マージンを考慮して行うもの
である。
手段は、前記電圧制御発振手段の発振周波数帯域のそれ
ぞれの選択を、該発振周波数帯域における前記所望の発
振周波数より高域の周波数マージンまたは前記所望の発
振周波数より低域の周波数マージンを考慮して行うもの
である。
【００２０】また、本発明の発振制御装置は、前記制御
電圧検出手段は、前記複数の電圧制御発振手段へそれぞ
れ供給される制御電圧を時分割に入力して該制御電圧の
電位を検出するものである。
電圧検出手段は、前記複数の電圧制御発振手段へそれぞ
れ供給される制御電圧を時分割に入力して該制御電圧の
電位を検出するものである。
【００２１】更に、本発明の発振制御装置は、前記制御
手段に、プログラマブルな論理回路を含むものである。
手段に、プログラマブルな論理回路を含むものである。
【００２２】本発明の発振制御装置では、電圧制御発振
手段が部分的な重なりを持つ複数の発振周波数帯域を備
えているので、電圧制御発振手段の発振周波数を広範囲
な周波数帯域で使用可能としても、個々の発振周波数帯
域における制御電圧対発振周波数特性の勾配は小さいの
で、微小な制御電圧の変化に対する周波数変化量を抑制
でき、これにより、微小な基板ノイズを無視することが
でき、電圧制御発振手段を含む位相同期ループが適用さ
れる電子機器のプレイアビリティを向上させることがで
きる。
手段が部分的な重なりを持つ複数の発振周波数帯域を備
えているので、電圧制御発振手段の発振周波数を広範囲
な周波数帯域で使用可能としても、個々の発振周波数帯
域における制御電圧対発振周波数特性の勾配は小さいの
で、微小な制御電圧の変化に対する周波数変化量を抑制
でき、これにより、微小な基板ノイズを無視することが
でき、電圧制御発振手段を含む位相同期ループが適用さ
れる電子機器のプレイアビリティを向上させることがで
きる。
【００２３】また、本発明の発振制御装置では、制御電
圧検出手段による制御電圧の電位検出結果及び所望の発
振周波数に基づいて使用環境や電圧制御発振手段自体の
製造ばらつきを認識し、電圧制御発振手段の発振周波数
帯域及び分周手段の分周比を選択設定するので、電圧制
御発振手段の製造ばらつき及び温度による特性変化を補
正して、電圧制御発振手段または電圧制御発振手段を含
む位相同期ループの使用環境に適合した発振動作を可能
とし、電圧制御発振手段のＣ／Ｎを改善することができ
る。
圧検出手段による制御電圧の電位検出結果及び所望の発
振周波数に基づいて使用環境や電圧制御発振手段自体の
製造ばらつきを認識し、電圧制御発振手段の発振周波数
帯域及び分周手段の分周比を選択設定するので、電圧制
御発振手段の製造ばらつき及び温度による特性変化を補
正して、電圧制御発振手段または電圧制御発振手段を含
む位相同期ループの使用環境に適合した発振動作を可能
とし、電圧制御発振手段のＣ／Ｎを改善することができ
る。
【００２４】また、本発明の発振制御装置では、複数の
電圧制御発振手段がそれぞれ部分的な重なりを持つ複数
の発振周波数帯域を備えているので、電圧制御発振手段
の発振周波数を広範囲な周波数帯域で使用可能として
も、個々の発振周波数帯域における制御電圧対発振周波
数特性の勾配は小さいので、微小な制御電圧の変化に対
する周波数変化量を抑制でき、これにより、微小な基板
ノイズを無視することができ、電圧制御発振手段を含む
位相同期ループが適用される電子機器のプレイアビリテ
ィを向上させることができる。
電圧制御発振手段がそれぞれ部分的な重なりを持つ複数
の発振周波数帯域を備えているので、電圧制御発振手段
の発振周波数を広範囲な周波数帯域で使用可能として
も、個々の発振周波数帯域における制御電圧対発振周波
数特性の勾配は小さいので、微小な制御電圧の変化に対
する周波数変化量を抑制でき、これにより、微小な基板
ノイズを無視することができ、電圧制御発振手段を含む
位相同期ループが適用される電子機器のプレイアビリテ
ィを向上させることができる。
【００２５】また、本発明の発振制御装置では、制御電
圧検出手段による各電圧制御発振手段への制御電圧の電
位検出結果及び各所望の発振周波数に基づいて、それぞ
れの電圧制御発振手段の使用環境や電圧制御発振手段自
体の製造ばらつきを認識し、それぞれの電圧制御発振手
段の発振周波数帯域及び分周手段の分周比を選択設定す
るので、各電圧制御発振手段の製造ばらつき及び温度に
よる特性変化を補正して、電圧制御発振手段または電圧
制御発振手段を含む位相同期ループの使用環境に適合し
た発振動作を可能とし、電圧制御発振手段のＣ／Ｎを改
善することができる。
圧検出手段による各電圧制御発振手段への制御電圧の電
位検出結果及び各所望の発振周波数に基づいて、それぞ
れの電圧制御発振手段の使用環境や電圧制御発振手段自
体の製造ばらつきを認識し、それぞれの電圧制御発振手
段の発振周波数帯域及び分周手段の分周比を選択設定す
るので、各電圧制御発振手段の製造ばらつき及び温度に
よる特性変化を補正して、電圧制御発振手段または電圧
制御発振手段を含む位相同期ループの使用環境に適合し
た発振動作を可能とし、電圧制御発振手段のＣ／Ｎを改
善することができる。
【００２６】また、本発明の発振制御装置では、制御電
圧検出手段において、電圧制御発振手段へ供給される制
御電圧の電位と所定の上限値及び下限値との比較を行
い、例えば、制御電圧の電位が所定の上限値より大きい
場合には、制御手段は、電圧制御発振手段の発振周波数
帯域をより高い周波数帯をカバーする発振周波数帯域に
変更設定するか、或いは、分周手段の分周比を変更設定
してより高い周波数をカバーできるようにする。また、
制御電圧の電位が所定の下限値より小さい場合には、制
御手段は、電圧制御発振手段の発振周波数帯域をより低
い周波数帯をカバーする発振周波数帯域に変更設定する
か、或いは、分周手段の分周比を変更設定してより低い
周波数をカバーできるようにする。このように、制御電
圧検出手段の検出結果に基づいて電圧制御発振手段の使
用環境や電圧制御発振手段自体の製造ばらつきを認識
し、該認識に応じて電圧制御発振手段の発振周波数帯域
及び分周手段の分周比の選択を変更設定するので、電圧
制御発振手段の製造ばらつき及び温度による特性変化を
補正して、電圧制御発振手段のＣ／Ｎを改善することが
できる。
圧検出手段において、電圧制御発振手段へ供給される制
御電圧の電位と所定の上限値及び下限値との比較を行
い、例えば、制御電圧の電位が所定の上限値より大きい
場合には、制御手段は、電圧制御発振手段の発振周波数
帯域をより高い周波数帯をカバーする発振周波数帯域に
変更設定するか、或いは、分周手段の分周比を変更設定
してより高い周波数をカバーできるようにする。また、
制御電圧の電位が所定の下限値より小さい場合には、制
御手段は、電圧制御発振手段の発振周波数帯域をより低
い周波数帯をカバーする発振周波数帯域に変更設定する
か、或いは、分周手段の分周比を変更設定してより低い
周波数をカバーできるようにする。このように、制御電
圧検出手段の検出結果に基づいて電圧制御発振手段の使
用環境や電圧制御発振手段自体の製造ばらつきを認識
し、該認識に応じて電圧制御発振手段の発振周波数帯域
及び分周手段の分周比の選択を変更設定するので、電圧
制御発振手段の製造ばらつき及び温度による特性変化を
補正して、電圧制御発振手段のＣ／Ｎを改善することが
できる。
【００２７】尚、本発明の発振制御装置では、例えば、
所望の発振周波数が複数の発振周波数帯域によってカバ
ーされる場合には、制御手段は、電圧制御発振手段の発
振周波数帯域の選択を、該発振周波数帯域における所望
の発振周波数より高域の周波数マージンまたは所望の発
振周波数より低域の周波数マージンを考慮して行うの
で、簡単な制御シーケンスで選択制御を行うことができ
る。
所望の発振周波数が複数の発振周波数帯域によってカバ
ーされる場合には、制御手段は、電圧制御発振手段の発
振周波数帯域の選択を、該発振周波数帯域における所望
の発振周波数より高域の周波数マージンまたは所望の発
振周波数より低域の周波数マージンを考慮して行うの
で、簡単な制御シーケンスで選択制御を行うことができ
る。
【００２８】また、本発明の発振制御装置では、制御電
圧検出手段により複数の電圧制御発振手段にそれぞれ供
給される制御電圧の電位を検出する場合には、該制御電
圧を時分割に入力して該制御電圧の電位を検出する。こ
れにより、電圧制御発振手段の個数に関係なく、制御電
圧検出手段を実現するハードウェアを１個のだけ具備す
ればよく、より少ないハードウェア量で装置を構成する
ことができる。
圧検出手段により複数の電圧制御発振手段にそれぞれ供
給される制御電圧の電位を検出する場合には、該制御電
圧を時分割に入力して該制御電圧の電位を検出する。こ
れにより、電圧制御発振手段の個数に関係なく、制御電
圧検出手段を実現するハードウェアを１個のだけ具備す
ればよく、より少ないハードウェア量で装置を構成する
ことができる。
【００２９】更に、本発明の発振制御装置では、制御手
段における電圧制御発振手段の発振周波数帯域及び分周
手段の分周比の選択設定を、ＰＬＡ（Programmable Log
ic Array）、ＦＰＧＡ（Field Programmable Gate Arra
y）等のプログラマブルな論理回路で実現する。これに
より、電圧制御発振手段または電圧制御発振手段を含む
位相同期ループが適用される電子機器の稼働中における
リアルタイムで高速な発振周波数の制御が可能となり、
また、該電子機器の動作を制御するマイクロプロセッサ
等における制御プログラムにおいて、電圧制御発振手段
の発振周波数帯域及び分周手段の分周比を最適化する制
御シーケンスやコマンド転送等のステップが不要となる
ので、該電子機器のソフトウェア設計が容易となる。
段における電圧制御発振手段の発振周波数帯域及び分周
手段の分周比の選択設定を、ＰＬＡ（Programmable Log
ic Array）、ＦＰＧＡ（Field Programmable Gate Arra
y）等のプログラマブルな論理回路で実現する。これに
より、電圧制御発振手段または電圧制御発振手段を含む
位相同期ループが適用される電子機器の稼働中における
リアルタイムで高速な発振周波数の制御が可能となり、
また、該電子機器の動作を制御するマイクロプロセッサ
等における制御プログラムにおいて、電圧制御発振手段
の発振周波数帯域及び分周手段の分周比を最適化する制
御シーケンスやコマンド転送等のステップが不要となる
ので、該電子機器のソフトウェア設計が容易となる。
【００３０】
【発明の実施の形態】以下、本発明の発振制御装置の実
施の形態について、〔第１実施例〕、〔第２実施例〕の
順に図面を参照して詳細に説明する。
施の形態について、〔第１実施例〕、〔第２実施例〕の
順に図面を参照して詳細に説明する。
【００３１】〔第１実施例〕図１は本発明の第１実施例
に係る発振制御装置の基本的な構成図である。同図にお
いて、本実施例の発振制御装置は、位相比較器１０１、
ローパスフィルタ（以下、ＬＰＦ；Low Pass Filterと
いう）１０２、電圧制御発振器（以下、ＶＣＯ；Voltag
e Controlled Oscillatorという）１０３、分周器１０
４、制御電圧検出部１０５及び制御部１０６を備えて構
成されている。
に係る発振制御装置の基本的な構成図である。同図にお
いて、本実施例の発振制御装置は、位相比較器１０１、
ローパスフィルタ（以下、ＬＰＦ；Low Pass Filterと
いう）１０２、電圧制御発振器（以下、ＶＣＯ；Voltag
e Controlled Oscillatorという）１０３、分周器１０
４、制御電圧検出部１０５及び制御部１０６を備えて構
成されている。
【００３２】ここで、位相比較器１０１、ＬＰＦ１０
２、ＶＣＯ１０３及び分周器１０４は位相同期ループ
（以下、ＰＬＬ；Phase-Locked Loopという）回路を形
成しており、この系に入力信号Ｖｉが加わると、位相比
較器１０１において該入力信号Ｖｉと分周器１０４の出
力である内部クロックＩＣＫの周波数と位相差に対応す
る誤差電圧が発生する。この誤差電圧はＬＰＦ１０２に
より高域成分が除去されてＶＣＯ１０３の制御電圧Ｖｃ
となり、入力信号Ｖｉと内部クロックＩＣＫの周波数差
が小さくなるようにＶＣＯ１０３を制御する。この動作
を繰り返した後、ＶＣＯ１０３の周波数と入力信号Ｖｉ
の周波数とが一致してロック状態となる。
２、ＶＣＯ１０３及び分周器１０４は位相同期ループ
（以下、ＰＬＬ；Phase-Locked Loopという）回路を形
成しており、この系に入力信号Ｖｉが加わると、位相比
較器１０１において該入力信号Ｖｉと分周器１０４の出
力である内部クロックＩＣＫの周波数と位相差に対応す
る誤差電圧が発生する。この誤差電圧はＬＰＦ１０２に
より高域成分が除去されてＶＣＯ１０３の制御電圧Ｖｃ
となり、入力信号Ｖｉと内部クロックＩＣＫの周波数差
が小さくなるようにＶＣＯ１０３を制御する。この動作
を繰り返した後、ＶＣＯ１０３の周波数と入力信号Ｖｉ
の周波数とが一致してロック状態となる。
【００３３】以上がＰＬＬ回路の基本的動作であるが、
本実施例の発振制御装置の第１の特徴として、ＶＣＯ１
０３が部分的な重なりを持つ複数の発振周波数帯域を備
え、制御部１０６からの制御信号ＣＢによって一の発振
周波数帯域を選択設定可能となっており、また、分周器
１０４の分周比も制御部１０６からの制御信号ＣＤによ
って選択設定可能となっていることが挙げられる。
本実施例の発振制御装置の第１の特徴として、ＶＣＯ１
０３が部分的な重なりを持つ複数の発振周波数帯域を備
え、制御部１０６からの制御信号ＣＢによって一の発振
周波数帯域を選択設定可能となっており、また、分周器
１０４の分周比も制御部１０６からの制御信号ＣＤによ
って選択設定可能となっていることが挙げられる。
【００３４】また、本実施例の発振制御装置の第２の特
徴としては、制御電圧検出部１０５によりＶＣＯ１０３
に供給される制御電圧Ｖｃの電位を検出し、制御部１０
６により、制御電圧検出部１０５による検出結果ＶＭＲ
及び適用される電子機器の所望の発振周波数に基づい
て、ＶＣＯ１０３の発振周波数帯域及び分周器１０４の
分周比を選択設定可能となっていることが挙げられる。
徴としては、制御電圧検出部１０５によりＶＣＯ１０３
に供給される制御電圧Ｖｃの電位を検出し、制御部１０
６により、制御電圧検出部１０５による検出結果ＶＭＲ
及び適用される電子機器の所望の発振周波数に基づい
て、ＶＣＯ１０３の発振周波数帯域及び分周器１０４の
分周比を選択設定可能となっていることが挙げられる。
【００３５】ＰＬＬ回路の各構成要素の具体的構成につ
いては、上記第１及び第２の特徴を具備することを除い
ては特に限定されない。また、制御電圧制御部１０５を
実現する構成手段としては、例えば、制御電圧Ｖｃの電
位を検出してそのまま出力するもの、或いは、制御電圧
Ｖｃの電位と所定の上限値及び下限値との比較を行い、
これらの大小関係を出力するもの、等が考えられる。何
れの構成とするかは、制御部１０６を実現する構成手段
との兼ね合いで最適なものを選択すればよい。
いては、上記第１及び第２の特徴を具備することを除い
ては特に限定されない。また、制御電圧制御部１０５を
実現する構成手段としては、例えば、制御電圧Ｖｃの電
位を検出してそのまま出力するもの、或いは、制御電圧
Ｖｃの電位と所定の上限値及び下限値との比較を行い、
これらの大小関係を出力するもの、等が考えられる。何
れの構成とするかは、制御部１０６を実現する構成手段
との兼ね合いで最適なものを選択すればよい。
【００３６】また、制御部１０６を実現する構成手段と
しては、マイクロプロセッサ等のＣＰＵとする構成や、
ＶＣＯ１０３の発振周波数帯域及び分周器１０４の分周
比の選択ロジックを、ＰＬＡ、ＦＰＧＡ等のプログラマ
ブルな論理回路で実現する構成等が考えられる。例え
ば、プログラマブルな論理回路による構成とすれば、Ｐ
ＬＬ回路が適用される電子機器の稼働中におけるリアル
タイムで高速な発振周波数の制御が可能となり、また、
該電子機器の動作を制御するマイクロプロセッサ等にお
ける制御プログラムに、電圧制御発振手段の発振周波数
帯域及び分周手段の分周比を最適化する制御シーケンス
が不要となるので、該電子機器のソフトウェア設計が容
易となるという効果も得られる。
しては、マイクロプロセッサ等のＣＰＵとする構成や、
ＶＣＯ１０３の発振周波数帯域及び分周器１０４の分周
比の選択ロジックを、ＰＬＡ、ＦＰＧＡ等のプログラマ
ブルな論理回路で実現する構成等が考えられる。例え
ば、プログラマブルな論理回路による構成とすれば、Ｐ
ＬＬ回路が適用される電子機器の稼働中におけるリアル
タイムで高速な発振周波数の制御が可能となり、また、
該電子機器の動作を制御するマイクロプロセッサ等にお
ける制御プログラムに、電圧制御発振手段の発振周波数
帯域及び分周手段の分周比を最適化する制御シーケンス
が不要となるので、該電子機器のソフトウェア設計が容
易となるという効果も得られる。
【００３７】次に、本実施例の発振制御装置において行
われる、ＶＣＯ１０３の発振周波数帯域の選択設定及び
分周器１０４の分周比の選択設定について説明する。
われる、ＶＣＯ１０３の発振周波数帯域の選択設定及び
分周器１０４の分周比の選択設定について説明する。
【００３８】先ず、制御電圧検出部１０５がＶＣＯ１０
３に供給される制御電圧Ｖｃの電位を検出する。次に、
制御部１０６は、制御電圧検出部１０５による検出結果
ＶＭＲ及びＰＬＬ回路が適用される電子機器の所望の発
振周波数に基づき、ＶＣＯ１０３の使用環境（使用温度
等）やＶＣＯ１０３自体の製造ばらつきを認識し、該認
識に応じてＶＣＯ１０３が備える複数の発振周波数帯域
から最適な発振周波数帯域を選択し、制御信号ＣＢによ
ってＶＣＯ１０３を該選択された発振周波数帯域に設定
する。また、分周器１０４の分周比についても、ＶＣＯ
１０３の発振周波数帯域の選択設定とは別に、内部クロ
ックＩＣＫが所望の発振周波数となるように、制御信号
ＣＤにより選択設定される。
３に供給される制御電圧Ｖｃの電位を検出する。次に、
制御部１０６は、制御電圧検出部１０５による検出結果
ＶＭＲ及びＰＬＬ回路が適用される電子機器の所望の発
振周波数に基づき、ＶＣＯ１０３の使用環境（使用温度
等）やＶＣＯ１０３自体の製造ばらつきを認識し、該認
識に応じてＶＣＯ１０３が備える複数の発振周波数帯域
から最適な発振周波数帯域を選択し、制御信号ＣＢによ
ってＶＣＯ１０３を該選択された発振周波数帯域に設定
する。また、分周器１０４の分周比についても、ＶＣＯ
１０３の発振周波数帯域の選択設定とは別に、内部クロ
ックＩＣＫが所望の発振周波数となるように、制御信号
ＣＤにより選択設定される。
【００３９】また、制御電圧検出部１０５を制御電圧Ｖ
ｃの電位と所定の上限値及び下限値との比較を行う構成
とすれば、制御部１０６におけるＶＣＯ１０３の発振周
波数帯域及び分周器１０４の分周比の選択設定は、次の
ようにして行われる。即ち、制御電圧Ｖｃの電位が上限
値より大きい場合には、制御部１０６は、ＶＣＯ１０３
の発振周波数帯域をより高い周波数帯をカバーする発振
周波数帯域に変更設定するか、或いは、分周器１０４の
分周比を１／Ｋから１／２Ｋと変更設定するなどしてよ
り高い周波数をカバーできるようにする。また、制御電
圧Ｖｃの電位が下限値より小さい場合には、制御部１０
６は、ＶＣＯ１０３の発振周波数帯域をより低い周波数
帯をカバーする発振周波数帯域に変更設定するか、或い
は、分周器１０４の分周比を変更設定してより低い周波
数をカバーできるようにする。
ｃの電位と所定の上限値及び下限値との比較を行う構成
とすれば、制御部１０６におけるＶＣＯ１０３の発振周
波数帯域及び分周器１０４の分周比の選択設定は、次の
ようにして行われる。即ち、制御電圧Ｖｃの電位が上限
値より大きい場合には、制御部１０６は、ＶＣＯ１０３
の発振周波数帯域をより高い周波数帯をカバーする発振
周波数帯域に変更設定するか、或いは、分周器１０４の
分周比を１／Ｋから１／２Ｋと変更設定するなどしてよ
り高い周波数をカバーできるようにする。また、制御電
圧Ｖｃの電位が下限値より小さい場合には、制御部１０
６は、ＶＣＯ１０３の発振周波数帯域をより低い周波数
帯をカバーする発振周波数帯域に変更設定するか、或い
は、分周器１０４の分周比を変更設定してより低い周波
数をカバーできるようにする。
【００４０】尚、ＶＣＯ１０３の発振周波数帯域の選択
の際に、所望の発振周波数が複数の発振周波数帯域によ
ってカバーされる場合には、制御部１０６は、該発振周
波数帯域における所望の発振周波数より高域の周波数マ
ージンまたは所望の発振周波数より低域の周波数マージ
ンを考慮して行う。このように、選択制御は、ＣＰＵに
おける簡単な制御プログラム、或いは、より簡単なプロ
グラマブルロジックで行うことができる。
の際に、所望の発振周波数が複数の発振周波数帯域によ
ってカバーされる場合には、制御部１０６は、該発振周
波数帯域における所望の発振周波数より高域の周波数マ
ージンまたは所望の発振周波数より低域の周波数マージ
ンを考慮して行う。このように、選択制御は、ＣＰＵに
おける簡単な制御プログラム、或いは、より簡単なプロ
グラマブルロジックで行うことができる。
【００４１】以上のように、本実施例の発振制御装置で
は、ＶＣＯ１０３が部分的な重なりを持つ複数の発振周
波数帯域を備えているので、ＶＣＯ１０３の発振周波数
を広範囲な周波数帯域で使用可能としても、個々の発振
周波数帯域における制御電圧対発振周波数特性の勾配は
小さいので、微小な制御電圧の変化に対する周波数変化
量を抑制でき、これにより、微小な基板ノイズを無視す
ることができ、電圧制御発振手段を含む位相同期ループ
が適用される電子機器のプレイアビリティを向上させる
ことができる。
は、ＶＣＯ１０３が部分的な重なりを持つ複数の発振周
波数帯域を備えているので、ＶＣＯ１０３の発振周波数
を広範囲な周波数帯域で使用可能としても、個々の発振
周波数帯域における制御電圧対発振周波数特性の勾配は
小さいので、微小な制御電圧の変化に対する周波数変化
量を抑制でき、これにより、微小な基板ノイズを無視す
ることができ、電圧制御発振手段を含む位相同期ループ
が適用される電子機器のプレイアビリティを向上させる
ことができる。
【００４２】また、本実施例の発振制御装置では、制御
電圧検出部１０５による制御電圧Ｖｃの電位検出結果Ｖ
ＭＲ及び適用される電子機器の所望の発振周波数に基づ
いて、ＶＣＯ１０３の使用環境（使用温度等）やＶＣＯ
１０３自体の製造ばらつきを認識し、該認識に応じてＶ
ＣＯ１０３の発振周波数帯域及び分周器１０４の分周比
を選択設定するので、製造ばらつき及び温度による特性
変化を補正して、使用環境に適合した発振動作を可能と
し、ＶＣＯ１０３のＣ／Ｎを改善することができる。
電圧検出部１０５による制御電圧Ｖｃの電位検出結果Ｖ
ＭＲ及び適用される電子機器の所望の発振周波数に基づ
いて、ＶＣＯ１０３の使用環境（使用温度等）やＶＣＯ
１０３自体の製造ばらつきを認識し、該認識に応じてＶ
ＣＯ１０３の発振周波数帯域及び分周器１０４の分周比
を選択設定するので、製造ばらつき及び温度による特性
変化を補正して、使用環境に適合した発振動作を可能と
し、ＶＣＯ１０３のＣ／Ｎを改善することができる。
【００４３】〔第２実施例〕次に、図２は本発明の第２
実施例に係る発振制御装置の基本的な構成図である。同
図において、本実施例の発振制御装置は、第１位相比較
器１０１、第１ＬＰＦ１０２、第１ＶＣＯ１０３及び第
１分周器１０４を含む第１ＰＬＬ回路、第２位相比較器
２０１、第２ＬＰＦ２０２、第２ＶＣＯ２０３及び第２
分周器２０４を含む第２ＰＬＬ回路、制御電圧検出部２
０５、第１制御部１０６、並びに、第２制御部２０６を
備えて構成されている。
実施例に係る発振制御装置の基本的な構成図である。同
図において、本実施例の発振制御装置は、第１位相比較
器１０１、第１ＬＰＦ１０２、第１ＶＣＯ１０３及び第
１分周器１０４を含む第１ＰＬＬ回路、第２位相比較器
２０１、第２ＬＰＦ２０２、第２ＶＣＯ２０３及び第２
分周器２０４を含む第２ＰＬＬ回路、制御電圧検出部２
０５、第１制御部１０６、並びに、第２制御部２０６を
備えて構成されている。
【００４４】第１ＰＬＬ回路及び第２ＰＬＬ回路の系に
それぞれ第１入力信号Ｖｉ１及び第２入力信号Ｖｉ２が
加わると、第１位相比較器１０１及び第２位相比較器２
０１のそれぞれにおいて、該第１入力信号Ｖｉ１及び第
２入力信号Ｖｉ２と、第１分周器１０４及び第２分周器
２０４のそれぞれの出力である第１内部クロックＩＣＫ
１及び第２内部クロックＩＣＫ２との周波数と位相差に
対応する誤差電圧が発生する。これらの誤差電圧は、そ
れぞれ第１ＬＰＦ１０２及び第２ＬＰＦ２０２により高
域成分が除去されて、それぞれが第１ＶＣＯ１０３の第
１制御電圧Ｖｃ１及び第２ＶＣＯ２０３の第２制御電圧
Ｖｃ２となり、第１入力信号Ｖｉ１及び第２入力信号Ｖ
ｉ２と第１内部クロックＩＣＫ１及び第２内部クロック
ＩＣＫ２とのそれぞれの周波数差が小さくなるように第
１ＶＣＯ１０３及び第２ＶＣＯ２０３を制御する。第１
ＰＬＬ回路及び第２ＰＬＬ回路のそれぞれの系におい
て、以上の動作を繰り返した後、第１ＶＣＯ１０３及び
第２ＶＣＯ２０３の周波数と第１入力信号Ｖｉ１及び第
２入力信号Ｖｉ２の周波数とがそれぞれ一致してロック
状態となる。
それぞれ第１入力信号Ｖｉ１及び第２入力信号Ｖｉ２が
加わると、第１位相比較器１０１及び第２位相比較器２
０１のそれぞれにおいて、該第１入力信号Ｖｉ１及び第
２入力信号Ｖｉ２と、第１分周器１０４及び第２分周器
２０４のそれぞれの出力である第１内部クロックＩＣＫ
１及び第２内部クロックＩＣＫ２との周波数と位相差に
対応する誤差電圧が発生する。これらの誤差電圧は、そ
れぞれ第１ＬＰＦ１０２及び第２ＬＰＦ２０２により高
域成分が除去されて、それぞれが第１ＶＣＯ１０３の第
１制御電圧Ｖｃ１及び第２ＶＣＯ２０３の第２制御電圧
Ｖｃ２となり、第１入力信号Ｖｉ１及び第２入力信号Ｖ
ｉ２と第１内部クロックＩＣＫ１及び第２内部クロック
ＩＣＫ２とのそれぞれの周波数差が小さくなるように第
１ＶＣＯ１０３及び第２ＶＣＯ２０３を制御する。第１
ＰＬＬ回路及び第２ＰＬＬ回路のそれぞれの系におい
て、以上の動作を繰り返した後、第１ＶＣＯ１０３及び
第２ＶＣＯ２０３の周波数と第１入力信号Ｖｉ１及び第
２入力信号Ｖｉ２の周波数とがそれぞれ一致してロック
状態となる。
【００４５】以上が第１ＰＬＬ回路及び第２ＰＬＬ回路
の基本的動作であるが、本実施例の発振制御装置の第１
の特徴として、第１ＶＣＯ１０３及び第２ＶＣＯ２０３
がそれぞれ部分的な重なりを持つ複数の発振周波数帯域
を備え、第１制御部１０６及び第２制御部２０６からの
制御信号ＣＢ１及びＣＢ２によって、それぞれ一の発振
周波数帯域を選択設定可能となっており、また、第１分
周器１０４及び第２分周器２０４のそれぞれの分周比
も、第１制御部１０６及び第２制御部２０６からの制御
信号ＣＤ１及びＣＤ２によって、それぞれ選択設定可能
となっていることが挙げられる。
の基本的動作であるが、本実施例の発振制御装置の第１
の特徴として、第１ＶＣＯ１０３及び第２ＶＣＯ２０３
がそれぞれ部分的な重なりを持つ複数の発振周波数帯域
を備え、第１制御部１０６及び第２制御部２０６からの
制御信号ＣＢ１及びＣＢ２によって、それぞれ一の発振
周波数帯域を選択設定可能となっており、また、第１分
周器１０４及び第２分周器２０４のそれぞれの分周比
も、第１制御部１０６及び第２制御部２０６からの制御
信号ＣＤ１及びＣＤ２によって、それぞれ選択設定可能
となっていることが挙げられる。
【００４６】また、本実施例の発振制御装置の第２の特
徴としては、制御電圧検出部１０５により、第１ＶＣＯ
１０３及び第２ＶＣＯ２０３にそれぞれ供給される第１
制御電圧Ｖｃ１及び第２制御電圧Ｖｃ２の電位をそれぞ
れ検出し、第１制御部１０６及び第２制御部２０６によ
り、制御電圧検出部１０５による検出結果ＶＭＲ１及び
ＶＭＲ２、並びに、適用される電子機器の所望の発振周
波数に基づいて、第１ＶＣＯ１０３及び第２ＶＣＯ２０
３の発振周波数帯域、並びに、第１分周器１０４及び第
２分周器２０４の分周比をそれぞれ選択設定可能となっ
ていることが挙げられる。
徴としては、制御電圧検出部１０５により、第１ＶＣＯ
１０３及び第２ＶＣＯ２０３にそれぞれ供給される第１
制御電圧Ｖｃ１及び第２制御電圧Ｖｃ２の電位をそれぞ
れ検出し、第１制御部１０６及び第２制御部２０６によ
り、制御電圧検出部１０５による検出結果ＶＭＲ１及び
ＶＭＲ２、並びに、適用される電子機器の所望の発振周
波数に基づいて、第１ＶＣＯ１０３及び第２ＶＣＯ２０
３の発振周波数帯域、並びに、第１分周器１０４及び第
２分周器２０４の分周比をそれぞれ選択設定可能となっ
ていることが挙げられる。
【００４７】次に、図３に本実施例の発振制御装置の概
略的な構成図を示す。図３に示す本実施例の発振制御装
置は、従来の技術の説明においても例示したＣＤ−ＲＯ
Ｍ用の信号処理ＬＳＩに適用したものである。尚、本実
施例のＣＤ−ＲＯＭ用の信号処理ＬＳＩ３００は、可変
速再生を実現するために位相同期ループ（ＰＬＬ回路）
を２個内蔵した構成となっている。
略的な構成図を示す。図３に示す本実施例の発振制御装
置は、従来の技術の説明においても例示したＣＤ−ＲＯ
Ｍ用の信号処理ＬＳＩに適用したものである。尚、本実
施例のＣＤ−ＲＯＭ用の信号処理ＬＳＩ３００は、可変
速再生を実現するために位相同期ループ（ＰＬＬ回路）
を２個内蔵した構成となっている。
【００４８】また、本実施例の発振制御装置の図３に示
す構成は、図２における第１ＰＬＬ回路、第２ＰＬＬ回
路、制御電圧検出部２０５、第１制御部１０６及び第２
制御部２０６を、ＣＤ−ＲＯＭ用の信号処理ＬＳＩ３０
０の内部に構成して実現し（但し、第１ＬＰＦ１０２及
び第２ＬＰＦ２０２は外付け）、更に、該信号処理ＬＳ
Ｉ３００等の適用される電子機器（ＣＤ−ＲＯＭドライ
バ等）を構成する各要素の動作を制御するマイクロプロ
セッサ等のＣＰＵ３５０を備えて構成したものである。
す構成は、図２における第１ＰＬＬ回路、第２ＰＬＬ回
路、制御電圧検出部２０５、第１制御部１０６及び第２
制御部２０６を、ＣＤ−ＲＯＭ用の信号処理ＬＳＩ３０
０の内部に構成して実現し（但し、第１ＬＰＦ１０２及
び第２ＬＰＦ２０２は外付け）、更に、該信号処理ＬＳ
Ｉ３００等の適用される電子機器（ＣＤ−ＲＯＭドライ
バ等）を構成する各要素の動作を制御するマイクロプロ
セッサ等のＣＰＵ３５０を備えて構成したものである。
【００４９】信号処理ＬＳＩ３００は、第１ＰＬＬ回路
について、第１位相比較器１０１を第１位相比較器（図
中、第１ＰＣ；Phase Comparaterと記載）３１１に、第
１ＶＣＯ１０３を第１ＶＣＯ３１３に、第１分周器１０
４を第１分周器３１４にそれぞれ置き換え、また第２Ｐ
ＬＬ回路について、第２位相比較器２０１を第２位相比
較器（図中、第２ＰＣと記載）３２１に、第２ＶＣＯ２
０３を第２ＶＣＯ３２３に、第２分周器２０４を第２分
周器３２４にそれぞれ置き換え、第１ＰＬＬ回路及び第
２ＰＬＬ回路の第１位相比較器３１１及び第２位相比較
器３２１の前段に、それぞれプリスケーラ分周器３１
５，３１６及び３２５，３２６を具備した構成である。
について、第１位相比較器１０１を第１位相比較器（図
中、第１ＰＣ；Phase Comparaterと記載）３１１に、第
１ＶＣＯ１０３を第１ＶＣＯ３１３に、第１分周器１０
４を第１分周器３１４にそれぞれ置き換え、また第２Ｐ
ＬＬ回路について、第２位相比較器２０１を第２位相比
較器（図中、第２ＰＣと記載）３２１に、第２ＶＣＯ２
０３を第２ＶＣＯ３２３に、第２分周器２０４を第２分
周器３２４にそれぞれ置き換え、第１ＰＬＬ回路及び第
２ＰＬＬ回路の第１位相比較器３１１及び第２位相比較
器３２１の前段に、それぞれプリスケーラ分周器３１
５，３１６及び３２５，３２６を具備した構成である。
【００５０】また、第１ＬＰＦ１０２は、信号処理ＬＳ
Ｉ３００に外付けの抵抗３１７及び３１８、並びに、容
量素子３１９を備えたラグフィルタで構成している。即
ち、第１位相比較器３１１の出力を外部端子を介して抵
抗３１７の一端に接続し、抵抗３１７の他端と抵抗３１
８の一端と容量素子３１９の一端とをそれぞれ接続し、
容量素子３１９の他端を第２電源電位Ｖｄｄに接続し、
抵抗３１８の他端を第１電源電位Ｖｓｓ（接地電位ＧＮ
Ｄ）に接続し、抵抗３１７，３１８及び容量素子３１９
の接続点を外部端子を介して第１ＶＣＯ３１３の入力と
した構成である。
Ｉ３００に外付けの抵抗３１７及び３１８、並びに、容
量素子３１９を備えたラグフィルタで構成している。即
ち、第１位相比較器３１１の出力を外部端子を介して抵
抗３１７の一端に接続し、抵抗３１７の他端と抵抗３１
８の一端と容量素子３１９の一端とをそれぞれ接続し、
容量素子３１９の他端を第２電源電位Ｖｄｄに接続し、
抵抗３１８の他端を第１電源電位Ｖｓｓ（接地電位ＧＮ
Ｄ）に接続し、抵抗３１７，３１８及び容量素子３１９
の接続点を外部端子を介して第１ＶＣＯ３１３の入力と
した構成である。
【００５１】また、第２ＬＰＦ２０２も第１ＬＰＦ１０
２と同様に、信号処理ＬＳＩ３００に外付けの抵抗３２
７及び３２８、並びに、容量素子３２９を備えたラグフ
ィルタで構成している。即ち、第２位相比較器３２１の
出力を外部端子を介して抵抗３２７の一端に接続し、抵
抗３２７の他端と抵抗３２８の一端と容量素子３２９の
一端とをそれぞれ接続し、容量素子３２９の他端を第２
の電源電位Ｖｄｄに接続し、抵抗３２８の他端を第１電
源電位Ｖｓｓに接続し、抵抗３２７，３２８及び容量素
子３２９の接続点を外部端子を介して第２ＶＣＯ３２３
の入力とした構成である。
２と同様に、信号処理ＬＳＩ３００に外付けの抵抗３２
７及び３２８、並びに、容量素子３２９を備えたラグフ
ィルタで構成している。即ち、第２位相比較器３２１の
出力を外部端子を介して抵抗３２７の一端に接続し、抵
抗３２７の他端と抵抗３２８の一端と容量素子３２９の
一端とをそれぞれ接続し、容量素子３２９の他端を第２
の電源電位Ｖｄｄに接続し、抵抗３２８の他端を第１電
源電位Ｖｓｓに接続し、抵抗３２７，３２８及び容量素
子３２９の接続点を外部端子を介して第２ＶＣＯ３２３
の入力とした構成である。
【００５２】更に、図３に示す信号処理ＬＳＩ３００
は、図２における制御電圧検出部２０５を制御電圧検出
部３３０に、第１制御部１０６を第１制御部３３１に、
第２制御部２０６を第２制御部３３２にそれぞれ置き換
え、更に、ビジー信号生成部３３３、インタフェース部
３３４及び転送信号生成部３３５を備えた構成である。
は、図２における制御電圧検出部２０５を制御電圧検出
部３３０に、第１制御部１０６を第１制御部３３１に、
第２制御部２０６を第２制御部３３２にそれぞれ置き換
え、更に、ビジー信号生成部３３３、インタフェース部
３３４及び転送信号生成部３３５を備えた構成である。
【００５３】また、ＣＰＵ３５０から信号処理ＬＳＩ３
００に供給される制御信号として、第１ＶＣＯ３１３の
発振周波数帯域を選択設定する制御信号ＣＢ１ｃ、第２
ＶＣＯ３２３の発振周波数帯域を選択設定する制御信号
ＣＢ２ｃ、第１分周器３１４の分周比１／Ｋ１を選択設
定する制御信号ＣＤ１ｃ、第２分周器３２４の分周比１
／Ｋ２を選択設定する制御信号ＣＤ２ｃ、並びに、制御
電圧検出部３３０における第１制御電圧Ｖｃ１及び第２
制御電圧Ｖｃ２の電位検出結果と比較を行うための上限
値及び下限値を設定する制御信号ＬＩＭｃがあり、これ
らの制御信号は、ＣＰＵ３５０が発行する信号処理ＬＳ
Ｉ３００の制御コマンドの制御コードとして供給され
る。尚、図３では、理解のし易さのために、これらの信
号群がＣＰＵ３５０から信号処理ＬＳＩ３００にパラレ
ル転送される如く描かれているが、実際には、ＣＰＵ３
５０及び信号処理ＬＳＩ３００間のインタフェース信号
の本数を削減するため、ＣＰＵ３５０から信号処理ＬＳ
Ｉ３００にシリアル転送され、信号処理ＬＳＩ３００内
部の図示しないシリアル／パラレル変換器によってパラ
レル信号に変換された後、制御すべき各構成要素に供給
される構成としている。
００に供給される制御信号として、第１ＶＣＯ３１３の
発振周波数帯域を選択設定する制御信号ＣＢ１ｃ、第２
ＶＣＯ３２３の発振周波数帯域を選択設定する制御信号
ＣＢ２ｃ、第１分周器３１４の分周比１／Ｋ１を選択設
定する制御信号ＣＤ１ｃ、第２分周器３２４の分周比１
／Ｋ２を選択設定する制御信号ＣＤ２ｃ、並びに、制御
電圧検出部３３０における第１制御電圧Ｖｃ１及び第２
制御電圧Ｖｃ２の電位検出結果と比較を行うための上限
値及び下限値を設定する制御信号ＬＩＭｃがあり、これ
らの制御信号は、ＣＰＵ３５０が発行する信号処理ＬＳ
Ｉ３００の制御コマンドの制御コードとして供給され
る。尚、図３では、理解のし易さのために、これらの信
号群がＣＰＵ３５０から信号処理ＬＳＩ３００にパラレ
ル転送される如く描かれているが、実際には、ＣＰＵ３
５０及び信号処理ＬＳＩ３００間のインタフェース信号
の本数を削減するため、ＣＰＵ３５０から信号処理ＬＳ
Ｉ３００にシリアル転送され、信号処理ＬＳＩ３００内
部の図示しないシリアル／パラレル変換器によってパラ
レル信号に変換された後、制御すべき各構成要素に供給
される構成としている。
【００５４】また、信号処理ＬＳＩ３００からＣＰＵ３
５０に対して供給される信号としては、第１ＶＣＯ３１
３及び第２ＶＣＯ３２３の発振周波数帯域を選択設定す
る制御信号、並びに、第１分周器３１４及び第２分周器
３２４の分周比を選択設定する制御信号など、信号処理
ＬＳＩ３００内部で生成した制御信号をインタフェース
部３３４によりパラレル／シリアル変換したシリアル転
送信号＄８ＯＵＴ、該シリアル転送に使用されるクロッ
ク信号ＣＫＯＵＴ及びラッチ信号ＸＬＴＯＵＴ、並び
に、信号処理ＬＳＩ３００内部の各構成要素を上記内部
で生成した制御信号によって制御する旨を示すビジー信
号ＢＵＳＹがある。
５０に対して供給される信号としては、第１ＶＣＯ３１
３及び第２ＶＣＯ３２３の発振周波数帯域を選択設定す
る制御信号、並びに、第１分周器３１４及び第２分周器
３２４の分周比を選択設定する制御信号など、信号処理
ＬＳＩ３００内部で生成した制御信号をインタフェース
部３３４によりパラレル／シリアル変換したシリアル転
送信号＄８ＯＵＴ、該シリアル転送に使用されるクロッ
ク信号ＣＫＯＵＴ及びラッチ信号ＸＬＴＯＵＴ、並び
に、信号処理ＬＳＩ３００内部の各構成要素を上記内部
で生成した制御信号によって制御する旨を示すビジー信
号ＢＵＳＹがある。
【００５５】次に、信号処理ＬＳＩ３００内部の各構成
部分について、その基本的動作、特性または詳細な回路
構成を示してそれぞれの機能を説明する。
部分について、その基本的動作、特性または詳細な回路
構成を示してそれぞれの機能を説明する。
【００５６】図３において、先ず第１ＰＬＬ回路では、
プリスケーラ分周器３１５に第１入力信号Ｖｉ１が加わ
ると、第１位相比較器３１１において該第１入力信号Ｖ
ｉ１とプリスケーラ分周器３１６を介して供給される第
１内部クロックＩＣＫ１の周波数と位相差に対応する誤
差電圧が発生する。この誤差電圧は第１ＬＰＦにより高
域成分が除去され、第１ＶＣＯ３１３の発振周波数を制
御する第１制御電圧Ｖｃ１となり、第１入力信号Ｖｉ１
と第１内部クロックＩＣＫ１の周波数差が小さくなるよ
うに第１ＶＣＯ３１３を制御する。この動作を繰り返し
た後、第１ＶＣＯ３１３の周波数と第１入力信号Ｖｉ１
の周波数とが一致してロック状態となる。
プリスケーラ分周器３１５に第１入力信号Ｖｉ１が加わ
ると、第１位相比較器３１１において該第１入力信号Ｖ
ｉ１とプリスケーラ分周器３１６を介して供給される第
１内部クロックＩＣＫ１の周波数と位相差に対応する誤
差電圧が発生する。この誤差電圧は第１ＬＰＦにより高
域成分が除去され、第１ＶＣＯ３１３の発振周波数を制
御する第１制御電圧Ｖｃ１となり、第１入力信号Ｖｉ１
と第１内部クロックＩＣＫ１の周波数差が小さくなるよ
うに第１ＶＣＯ３１３を制御する。この動作を繰り返し
た後、第１ＶＣＯ３１３の周波数と第１入力信号Ｖｉ１
の周波数とが一致してロック状態となる。
【００５７】また、第２ＰＬＬ回路においても同様に、
プリスケーラ分周器３２５に第２入力信号Ｖｉ２が加わ
ると、第２位相比較器３２１において該第２入力信号Ｖ
ｉ２とプリスケーラ分周器３２６を介して供給される第
２内部クロックＩＣＫ２の周波数と位相差に対応する誤
差電圧が発生する。この誤差電圧は第２ＬＰＦにより高
域成分が除去され、第２ＶＣＯ３２３の発振周波数を制
御する第２制御電圧Ｖｃ２となり、第２入力信号Ｖｉ２
と第２内部クロックＩＣＫ２の周波数差が小さくなるよ
うに第２ＶＣＯ３２３を制御する。この動作を繰り返し
た後、第２ＶＣＯ３１３の周波数と第２入力信号Ｖｉ２
の周波数とが一致してロック状態となる。
プリスケーラ分周器３２５に第２入力信号Ｖｉ２が加わ
ると、第２位相比較器３２１において該第２入力信号Ｖ
ｉ２とプリスケーラ分周器３２６を介して供給される第
２内部クロックＩＣＫ２の周波数と位相差に対応する誤
差電圧が発生する。この誤差電圧は第２ＬＰＦにより高
域成分が除去され、第２ＶＣＯ３２３の発振周波数を制
御する第２制御電圧Ｖｃ２となり、第２入力信号Ｖｉ２
と第２内部クロックＩＣＫ２の周波数差が小さくなるよ
うに第２ＶＣＯ３２３を制御する。この動作を繰り返し
た後、第２ＶＣＯ３１３の周波数と第２入力信号Ｖｉ２
の周波数とが一致してロック状態となる。
【００５８】第１ＰＬＬ回路における第１ＶＣＯ３１３
は、図４に示すように、第１制御電圧Ｖｃ１のＶｓｓか
らＶｄｄ（３．３［Ｖ］）までの変化に対して発振周波
数が部分的な重なりを持つ帯域Ａ，帯域Ｂ，帯域Ｃ及び
帯域Ｄの４つの発振周波数帯域を備えている。ここで、
第１ＶＣＯ３１３の帯域Ａ，帯域Ｂ，帯域Ｃ及び帯域Ｄ
の発振周波数帯域は、ＣＰＵ３５０からの制御信号ＣＢ
１ｃまたは第１制御部３３１で生成される制御信号Ｖ１
ＳＬ０，Ｖ１ＳＬ１によって一の発振周波数帯域が選択
設定される。
は、図４に示すように、第１制御電圧Ｖｃ１のＶｓｓか
らＶｄｄ（３．３［Ｖ］）までの変化に対して発振周波
数が部分的な重なりを持つ帯域Ａ，帯域Ｂ，帯域Ｃ及び
帯域Ｄの４つの発振周波数帯域を備えている。ここで、
第１ＶＣＯ３１３の帯域Ａ，帯域Ｂ，帯域Ｃ及び帯域Ｄ
の発振周波数帯域は、ＣＰＵ３５０からの制御信号ＣＢ
１ｃまたは第１制御部３３１で生成される制御信号Ｖ１
ＳＬ０，Ｖ１ＳＬ１によって一の発振周波数帯域が選択
設定される。
【００５９】また、第２ＰＬＬ回路における第２ＶＣＯ
３２３は、図５に示すように、第２制御電圧Ｖｃ２のＶ
ｓｓからＶｄｄ（３．３［Ｖ］）までの変化に対して発
振周波数が部分的な重なりを持つ帯域Ａ２及び帯域Ｂ２
の２つの発振周波数帯域を備えている。ここで、第２Ｖ
ＣＯ３２３の帯域Ａ２及び帯域Ｂ２の発振周波数帯域
は、ＣＰＵ３５０からの制御信号ＣＢ２ｃまたは第２制
御部３３２で生成される制御信号Ｖ２ＳＬによって一の
発振周波数帯域が選択設定される。
３２３は、図５に示すように、第２制御電圧Ｖｃ２のＶ
ｓｓからＶｄｄ（３．３［Ｖ］）までの変化に対して発
振周波数が部分的な重なりを持つ帯域Ａ２及び帯域Ｂ２
の２つの発振周波数帯域を備えている。ここで、第２Ｖ
ＣＯ３２３の帯域Ａ２及び帯域Ｂ２の発振周波数帯域
は、ＣＰＵ３５０からの制御信号ＣＢ２ｃまたは第２制
御部３３２で生成される制御信号Ｖ２ＳＬによって一の
発振周波数帯域が選択設定される。
【００６０】また、第１分周器３１４における分周比１
／Ｋ１についても、ＣＰＵ３５０からの制御信号ＣＤ１
ｃまたは第１制御部３３１で生成される制御信号ＫＳＬ
２，ＫＳＬ３によって、１／１，１／２，１／４，１／
８と選択設定可能であり、第１ＶＣＯ３１３の発振周波
数帯域の選択設定とは別に、第１ＰＬＬ回路としてより
細かい設定が可能となっている。
／Ｋ１についても、ＣＰＵ３５０からの制御信号ＣＤ１
ｃまたは第１制御部３３１で生成される制御信号ＫＳＬ
２，ＫＳＬ３によって、１／１，１／２，１／４，１／
８と選択設定可能であり、第１ＶＣＯ３１３の発振周波
数帯域の選択設定とは別に、第１ＰＬＬ回路としてより
細かい設定が可能となっている。
【００６１】また、第２分周器３２４における分周比１
／Ｋ２についても、ＣＰＵ３５０からの制御信号ＣＤ２
ｃまたは第２制御部３３２で生成される制御信号ＫＳＬ
０，ＫＳＬ１によって、１／１，１／２，１／４，１／
８と選択設定可能であり、第２ＶＣＯ３２３の発振周波
数帯域の選択設定とは別に、第２ＰＬＬ回路としてより
細かい設定が可能となっている。
／Ｋ２についても、ＣＰＵ３５０からの制御信号ＣＤ２
ｃまたは第２制御部３３２で生成される制御信号ＫＳＬ
０，ＫＳＬ１によって、１／１，１／２，１／４，１／
８と選択設定可能であり、第２ＶＣＯ３２３の発振周波
数帯域の選択設定とは別に、第２ＰＬＬ回路としてより
細かい設定が可能となっている。
【００６２】次に、図６は、信号処理ＬＳＩ３００内の
制御電圧制御部３３０及びビジー信号生成部３３３の詳
細な回路構成図である。図６において、制御電圧制御部
３３０は、アナログスイッチ４０１、Ａ／Ｄ変換器４０
２、圧縮器４０３、マグニチュードコンパレータ４０
４、第１上限判定レジスタ４０５、第１下限判定レジス
タ４０６、第２上限判定レジスタ４０７、第２下限判定
レジスタ４０８、第１上限値レジスタ４１１、第１下限
値レジスタ４１２、第２上限値レジスタ４１３、第２下
限値レジスタ４１４、及びセレクタ４１５を備えて構成
されている。
制御電圧制御部３３０及びビジー信号生成部３３３の詳
細な回路構成図である。図６において、制御電圧制御部
３３０は、アナログスイッチ４０１、Ａ／Ｄ変換器４０
２、圧縮器４０３、マグニチュードコンパレータ４０
４、第１上限判定レジスタ４０５、第１下限判定レジス
タ４０６、第２上限判定レジスタ４０７、第２下限判定
レジスタ４０８、第１上限値レジスタ４１１、第１下限
値レジスタ４１２、第２上限値レジスタ４１３、第２下
限値レジスタ４１４、及びセレクタ４１５を備えて構成
されている。
【００６３】先ず、アナログスイッチ４０１では、第１
ＶＣＯ３１３への第１制御電圧Ｖｃ１及び第２ＶＣＯ３
２３への第２制御電圧Ｖｃ２を、制御信号ＣＳＷにより
時分割に切り換えて入力する。このように２つの制御電
圧Ｖｃ１及びＶｃ２を時分割で入力して電位検出するよ
うにすることにより、１個の制御電圧検出のための構成
のみを具備すればよく、より少ないハードウェア量とす
ることができる。
ＶＣＯ３１３への第１制御電圧Ｖｃ１及び第２ＶＣＯ３
２３への第２制御電圧Ｖｃ２を、制御信号ＣＳＷにより
時分割に切り換えて入力する。このように２つの制御電
圧Ｖｃ１及びＶｃ２を時分割で入力して電位検出するよ
うにすることにより、１個の制御電圧検出のための構成
のみを具備すればよく、より少ないハードウェア量とす
ることができる。
【００６４】アナログスイッチ４０１を介して入力され
た制御電圧Ｖｃ１またはＶｃ２は、Ａ／Ｄ変換器４０２
でアナログ信号からデジタル信号に変換される。使用す
るＡ／Ｄ変換器４０２がｐビットの場合、第１電源電位
Ｖｓｓから第２電源電位Ｖｄｄの範囲を２ｐステップで
分割することとなる。この場合、ＬＳＢ（Least Signif
icant Bit）の重みを電圧換算するとＶｄｄ／２ｐ
［Ｖ］となる。
た制御電圧Ｖｃ１またはＶｃ２は、Ａ／Ｄ変換器４０２
でアナログ信号からデジタル信号に変換される。使用す
るＡ／Ｄ変換器４０２がｐビットの場合、第１電源電位
Ｖｓｓから第２電源電位Ｖｄｄの範囲を２ｐステップで
分割することとなる。この場合、ＬＳＢ（Least Signif
icant Bit）の重みを電圧換算するとＶｄｄ／２ｐ
［Ｖ］となる。
【００６５】この変換されたｐビットのデジタル信号
は、更に、圧縮器４０３により、ｑビットのデジタルデ
ータにビット圧縮される。このビット圧縮によって、後
段に続く論理回路を圧縮したビット分だけ簡略化するこ
とができ、ハードウェア量の削減に貢献できる。尚、本
実施例の構成のように圧縮器４０３を具備するか或いは
具備しないかは、Ａ／Ｄ変換器４０２の分解能で決定す
ればよく、Ａ／Ｄ変換器４０２の分解能が電位検出に要
求される精度よりも高い場合に具備して構成すればよ
い。
は、更に、圧縮器４０３により、ｑビットのデジタルデ
ータにビット圧縮される。このビット圧縮によって、後
段に続く論理回路を圧縮したビット分だけ簡略化するこ
とができ、ハードウェア量の削減に貢献できる。尚、本
実施例の構成のように圧縮器４０３を具備するか或いは
具備しないかは、Ａ／Ｄ変換器４０２の分解能で決定す
ればよく、Ａ／Ｄ変換器４０２の分解能が電位検出に要
求される精度よりも高い場合に具備して構成すればよ
い。
【００６６】ＶＣＯの発振限界は周波数の低側及び高側
の両サイドで存在する。これは、ＶＣＯの制御電圧で
は、それぞれ第２電源電位Ｖｄｄに近い高側電位及び第
１電源電位Ｖｓｓに近い低側電位に対応することにな
る。従って、制御電圧の電位検出からＶＣＯの発振周波
数帯域及び分周器の分周比の選択設定の変更をするか否
かの判断を行うためには、リファレンスデータとして制
御電圧の上限値及び下限値を予め設定しておき、これら
リファレンスデータと検出した電位との比較を行えばよ
い。
の両サイドで存在する。これは、ＶＣＯの制御電圧で
は、それぞれ第２電源電位Ｖｄｄに近い高側電位及び第
１電源電位Ｖｓｓに近い低側電位に対応することにな
る。従って、制御電圧の電位検出からＶＣＯの発振周波
数帯域及び分周器の分周比の選択設定の変更をするか否
かの判断を行うためには、リファレンスデータとして制
御電圧の上限値及び下限値を予め設定しておき、これら
リファレンスデータと検出した電位との比較を行えばよ
い。
【００６７】即ち、第１上限値レジスタ４１１及び第１
下限値レジスタ４１２には、それぞれ第１ＶＣＯ３１３
に対する第１制御電圧Ｖｃ１の上限値及び下限値が設定
され、第２上限値レジスタ４１３及び第２下限値レジス
タ４１４には、それぞれ第２ＶＣＯ３２３に対する第２
制御電圧Ｖｃ２の上限値及び下限値が設定される。尚、
これらレジスタ４１１〜４１４の値は、ＣＰＵ３５０が
発行する信号処理ＬＳＩ３００の制御コマンドによる制
御信号ＬＩＭｃ（図６中、それぞれＬＩＭ１Ｈ、ＬＩＭ
１Ｌ、ＬＩＭ２Ｈ及びＬＩＭ２Ｌ）によって供給され
る。
下限値レジスタ４１２には、それぞれ第１ＶＣＯ３１３
に対する第１制御電圧Ｖｃ１の上限値及び下限値が設定
され、第２上限値レジスタ４１３及び第２下限値レジス
タ４１４には、それぞれ第２ＶＣＯ３２３に対する第２
制御電圧Ｖｃ２の上限値及び下限値が設定される。尚、
これらレジスタ４１１〜４１４の値は、ＣＰＵ３５０が
発行する信号処理ＬＳＩ３００の制御コマンドによる制
御信号ＬＩＭｃ（図６中、それぞれＬＩＭ１Ｈ、ＬＩＭ
１Ｌ、ＬＩＭ２Ｈ及びＬＩＭ２Ｌ）によって供給され
る。
【００６８】セレクタ４１５は、アナログスイッチ４０
１において第１制御信号Ｖｃ１が選択されている時は、
選択信号ＣＳＥＬの選択制御により、第１上限値レジス
タ４１１及び第１下限値レジスタ４１２の出力を順次選
択してマグニチュードコンパレータ４０４に供給する。
マグニチュードコンパレータ４０４では、第１上限値及
び第１下限値と第１制御信号Ｖｃ１の検出結果である圧
縮されたデジタル値とをそれぞれ比較する。これらの比
較結果は、第１上限判定レジスタ４０５及び第１下限判
定レジスタ４０６に、それぞれイネーブル信号ＥＮ１Ｈ
及びＥＮ１Ｌのタイミング制御でセットされる。
１において第１制御信号Ｖｃ１が選択されている時は、
選択信号ＣＳＥＬの選択制御により、第１上限値レジス
タ４１１及び第１下限値レジスタ４１２の出力を順次選
択してマグニチュードコンパレータ４０４に供給する。
マグニチュードコンパレータ４０４では、第１上限値及
び第１下限値と第１制御信号Ｖｃ１の検出結果である圧
縮されたデジタル値とをそれぞれ比較する。これらの比
較結果は、第１上限判定レジスタ４０５及び第１下限判
定レジスタ４０６に、それぞれイネーブル信号ＥＮ１Ｈ
及びＥＮ１Ｌのタイミング制御でセットされる。
【００６９】また、セレクタ４１５は、アナログスイッ
チ４０１において第２制御信号Ｖｃ２が選択されている
時は、選択信号ＣＳＥＬの選択制御により、第２上限値
レジスタ４１３及び第２下限値レジスタ４１４の出力を
順次選択してマグニチュードコンパレータ４０４に供給
する。マグニチュードコンパレータ４０４では、第２上
限値及び第２下限値と第２制御信号Ｖｃ２の検出結果で
ある圧縮されたデジタル値とをそれぞれ比較する。これ
らの比較結果は、第２上限判定レジスタ４０７及び第２
下限判定レジスタ４０８に、それぞれイネーブル信号Ｅ
Ｎ２Ｈ及びＥＮ２Ｌのタイミング制御でセットされる。
チ４０１において第２制御信号Ｖｃ２が選択されている
時は、選択信号ＣＳＥＬの選択制御により、第２上限値
レジスタ４１３及び第２下限値レジスタ４１４の出力を
順次選択してマグニチュードコンパレータ４０４に供給
する。マグニチュードコンパレータ４０４では、第２上
限値及び第２下限値と第２制御信号Ｖｃ２の検出結果で
ある圧縮されたデジタル値とをそれぞれ比較する。これ
らの比較結果は、第２上限判定レジスタ４０７及び第２
下限判定レジスタ４０８に、それぞれイネーブル信号Ｅ
Ｎ２Ｈ及びＥＮ２Ｌのタイミング制御でセットされる。
【００７０】図７は、本実施例の発振制御装置におい
て、制御電圧の検出電位と上限値及び下限値とからＶＣ
Ｏの発振周波数帯域及び分周器の分周比の選択設定の変
更をするか否かの判断を行う場合の概念的規則を説明す
る説明図である。
て、制御電圧の検出電位と上限値及び下限値とからＶＣ
Ｏの発振周波数帯域及び分周器の分周比の選択設定の変
更をするか否かの判断を行う場合の概念的規則を説明す
る説明図である。
【００７１】図７（ａ）は、第１ＰＬＬ回路に関するも
のであり、第１制御電圧Ｖｃ１の検出電位が第１上限値
を越える場合には、第１ＶＣＯ３１３の発振周波数帯域
または第１分周器３１４の分周比を、発振周波数が１段
速くなるように選択設定を変更し、また、第１制御電圧
Ｖｃ１の検出電位が第１下限値を下回る場合には、第１
ＶＣＯ３１３の発振周波数帯域または第１分周器３１４
の分周比を、発振周波数が１段遅くなるように選択設定
を変更し、更に、それ以外の場合には、第１ＶＣＯ３１
３の発振周波数帯域または第１分周器３１４の分周比を
変更せずそのまま（ホールド）とする。
のであり、第１制御電圧Ｖｃ１の検出電位が第１上限値
を越える場合には、第１ＶＣＯ３１３の発振周波数帯域
または第１分周器３１４の分周比を、発振周波数が１段
速くなるように選択設定を変更し、また、第１制御電圧
Ｖｃ１の検出電位が第１下限値を下回る場合には、第１
ＶＣＯ３１３の発振周波数帯域または第１分周器３１４
の分周比を、発振周波数が１段遅くなるように選択設定
を変更し、更に、それ以外の場合には、第１ＶＣＯ３１
３の発振周波数帯域または第１分周器３１４の分周比を
変更せずそのまま（ホールド）とする。
【００７２】従って、第１上限判定レジスタ４０５に
は、第１制御信号Ｖｃ１の検出電位が第１上限値よりも
大きい場合には”１”がセットされ、小さい場合には”
０”がセットされる。また、第１下限判定レジスタ４０
６には、第１制御信号Ｖｃ１の検出電位が第１下限値よ
りも大きい場合には”０”がセットされ、小さい場合に
は”１”がセットされることとなる。
は、第１制御信号Ｖｃ１の検出電位が第１上限値よりも
大きい場合には”１”がセットされ、小さい場合には”
０”がセットされる。また、第１下限判定レジスタ４０
６には、第１制御信号Ｖｃ１の検出電位が第１下限値よ
りも大きい場合には”０”がセットされ、小さい場合に
は”１”がセットされることとなる。
【００７３】また図７（ｂ）は、第２ＰＬＬ回路に関す
るものであり、同様にして、第２制御電圧Ｖｃ２の検出
電位が第２上限値を越える場合には、第２ＶＣＯ３２３
の発振周波数帯域または第２分周器３２４の分周比を、
発振周波数が１段速くなるように選択設定を変更し、ま
た、第２制御電圧Ｖｃ２の検出電位が第２下限値を下回
る場合には、第２ＶＣＯ３２３の発振周波数帯域または
第２分周器３２４の分周比を、発振周波数が１段遅くな
るように選択設定を変更し、更に、それ以外の場合に
は、第２ＶＣＯ３１３の発振周波数帯域または第２分周
器３２４の分周比を変更せずそのまま（ホールド）とす
る。
るものであり、同様にして、第２制御電圧Ｖｃ２の検出
電位が第２上限値を越える場合には、第２ＶＣＯ３２３
の発振周波数帯域または第２分周器３２４の分周比を、
発振周波数が１段速くなるように選択設定を変更し、ま
た、第２制御電圧Ｖｃ２の検出電位が第２下限値を下回
る場合には、第２ＶＣＯ３２３の発振周波数帯域または
第２分周器３２４の分周比を、発振周波数が１段遅くな
るように選択設定を変更し、更に、それ以外の場合に
は、第２ＶＣＯ３１３の発振周波数帯域または第２分周
器３２４の分周比を変更せずそのまま（ホールド）とす
る。
【００７４】従って、第２上限判定レジスタ４０７に
は、第２制御信号Ｖｃ２の検出電位が第２上限値よりも
大きい場合には”１”がセットされ、小さい場合には”
０”がセットされる。また、第２下限判定レジスタ４０
８には、第２制御信号Ｖｃ２の検出電位が第２下限値よ
りも大きい場合には”０”がセットされ、小さい場合に
は”１”がセットされることとなる。
は、第２制御信号Ｖｃ２の検出電位が第２上限値よりも
大きい場合には”１”がセットされ、小さい場合には”
０”がセットされる。また、第２下限判定レジスタ４０
８には、第２制御信号Ｖｃ２の検出電位が第２下限値よ
りも大きい場合には”０”がセットされ、小さい場合に
は”１”がセットされることとなる。
【００７５】次に、図６において、ビジー信号生成部３
３３は、更新検出部４０９及びビジーフラグレジスタ４
１０を備えて構成され、また、更新検出部４０９は、フ
ラグレジスタ４２１〜４２４、排他的論理和ゲート回路
４２５〜４２８、及び４入力論理和ゲート回路４２９を
備えた構成である。
３３は、更新検出部４０９及びビジーフラグレジスタ４
１０を備えて構成され、また、更新検出部４０９は、フ
ラグレジスタ４２１〜４２４、排他的論理和ゲート回路
４２５〜４２８、及び４入力論理和ゲート回路４２９を
備えた構成である。
【００７６】即ち、更新検出部４０９においては、第１
上限判定レジスタ４０５、第１下限判定レジスタ４０
６、第２上限判定レジスタ４０７及び第２下限判定レジ
スタ４０８の何れか１つでも”１”になったか否かを検
出し、何れか１つが”１”になっていれば”１”となる
信号を出力する。ビジーフラグレジスタ４１０は、更新
検出部４０９の出力信号の立ち上がりでセットされ、後
述のラッチ信号ＸＬＴＯＵＴの立ち下がりでリセットさ
れる。このビジーフラグレジスタ４１０の出力がビジー
信号ＢＵＳＹであり、該ビジー信号ＢＵＳＹが有効（”
Ｈ”レベル）である時、第１ＶＣＯ３１３及び第２ＶＣ
Ｏ３２３の発振周波数帯域並びに第１分周器３１４及び
第２分周器３２４の分周比の選択設定を、信号処理ＬＳ
Ｉ３００内部の第１制御部３３１及び第２制御部３３２
によって行っていることを示す。尚、ビジー信号ＢＵＳ
ＹはＣＰＵ３５０に対して通知される。
上限判定レジスタ４０５、第１下限判定レジスタ４０
６、第２上限判定レジスタ４０７及び第２下限判定レジ
スタ４０８の何れか１つでも”１”になったか否かを検
出し、何れか１つが”１”になっていれば”１”となる
信号を出力する。ビジーフラグレジスタ４１０は、更新
検出部４０９の出力信号の立ち上がりでセットされ、後
述のラッチ信号ＸＬＴＯＵＴの立ち下がりでリセットさ
れる。このビジーフラグレジスタ４１０の出力がビジー
信号ＢＵＳＹであり、該ビジー信号ＢＵＳＹが有効（”
Ｈ”レベル）である時、第１ＶＣＯ３１３及び第２ＶＣ
Ｏ３２３の発振周波数帯域並びに第１分周器３１４及び
第２分周器３２４の分周比の選択設定を、信号処理ＬＳ
Ｉ３００内部の第１制御部３３１及び第２制御部３３２
によって行っていることを示す。尚、ビジー信号ＢＵＳ
ＹはＣＰＵ３５０に対して通知される。
【００７７】次に、図８は、信号処理ＬＳＩ３００内の
第１制御部３３１及び第２制御部３３２周辺の回路構成
図である。同図において、第１制御部３３１は第１ＰＬ
Ａ５０１によって、第２制御部３３２は第２ＰＬＡ５０
２によってそれぞれ実現されている。また、第１ＰＬＡ
５０１及び第２ＰＬＡ５０２の出力段にはそれぞれ第１
セレクタ５０３及び第２セレクタ５０４を具備して、更
に、第１セレクタ５０３及び第２セレクタ５０４によっ
て選択された結果は、それぞれ第１レジスタ５０５及び
第２レジスタ５０６に保持される構成である。
第１制御部３３１及び第２制御部３３２周辺の回路構成
図である。同図において、第１制御部３３１は第１ＰＬ
Ａ５０１によって、第２制御部３３２は第２ＰＬＡ５０
２によってそれぞれ実現されている。また、第１ＰＬＡ
５０１及び第２ＰＬＡ５０２の出力段にはそれぞれ第１
セレクタ５０３及び第２セレクタ５０４を具備して、更
に、第１セレクタ５０３及び第２セレクタ５０４によっ
て選択された結果は、それぞれ第１レジスタ５０５及び
第２レジスタ５０６に保持される構成である。
【００７８】第１ＰＬＡ５０１は、現在の第１ＶＣＯ３
１３の発振周波数帯域及び第１分周器３１４の分周比の
選択設定と、制御電圧検出部３３０による第１制御電圧
Ｖｃ１の検出結果とに基づいて、次に設定すべき第１Ｖ
ＣＯ３１３の発振周波数帯域及び第１分周器３１４の分
周比の選択設定を得る。即ち、第１ＶＣＯ３１３の発振
周波数帯域の選択制御信号Ｖ１ＳＬ０，Ｖ１ＳＬ１と、
第１分周器３１４の分周比の選択制御信号ＫＳＬ２，Ｋ
ＳＬ３と、第１上限判定レジスタ４０５の出力ＲＥＧ１
Ｈ及び第１下限判定レジスタ４０６の出力ＲＥＧ１Ｌと
を入力信号として、新たな第１ＶＣＯ３１３の発振周波
数帯域の選択制御信号Ｖ１ＳＬ０，Ｖ１ＳＬ１及び第１
分周器３１４の分周比の選択制御信号ＫＳＬ２，ＫＳＬ
３を出力信号として得る。
１３の発振周波数帯域及び第１分周器３１４の分周比の
選択設定と、制御電圧検出部３３０による第１制御電圧
Ｖｃ１の検出結果とに基づいて、次に設定すべき第１Ｖ
ＣＯ３１３の発振周波数帯域及び第１分周器３１４の分
周比の選択設定を得る。即ち、第１ＶＣＯ３１３の発振
周波数帯域の選択制御信号Ｖ１ＳＬ０，Ｖ１ＳＬ１と、
第１分周器３１４の分周比の選択制御信号ＫＳＬ２，Ｋ
ＳＬ３と、第１上限判定レジスタ４０５の出力ＲＥＧ１
Ｈ及び第１下限判定レジスタ４０６の出力ＲＥＧ１Ｌと
を入力信号として、新たな第１ＶＣＯ３１３の発振周波
数帯域の選択制御信号Ｖ１ＳＬ０，Ｖ１ＳＬ１及び第１
分周器３１４の分周比の選択制御信号ＫＳＬ２，ＫＳＬ
３を出力信号として得る。
【００７９】図９は、第１ＰＬＡ５０１においてプログ
ラムされる論理機能を説明する説明図である。図７
（ａ）の規則に従って、第１制御信号Ｖｃ１の検出電位
が第１上限値よりも大きい場合（ＲＥＧ１Ｈ＝１）に
は、第１ＶＣＯ３１３の発振周波数帯域または第１分周
器３１４の分周比を、発振周波数帯域Ａ，Ｂ，Ｃ，Ｄの
範囲または分周比１／１，１／２，１／４，１／８の範
囲で、発振周波数が１段速くなるように選択設定を変更
し、第１制御信号Ｖｃ１の検出電位が第１下限値よりも
小さい場合（ＲＥＧ１Ｌ＝１）には、第１ＶＣＯ３１３
の発振周波数帯域または第１分周器３１４の分周比を、
発振周波数帯域Ａ，Ｂ，Ｃ，Ｄの範囲または分周比１／
１，１／２，１／４，１／８の範囲で、発振周波数が１
段遅くなるように選択設定を変更し、また、それ以外の
場合、並びに、更に１段速く或いは１段遅く設定変更で
きない場合には、第１ＶＣＯ３１３の発振周波数帯域ま
たは第１分周器３１４の分周比を変更せず、そのまま
（ホールド）とする論理となっている。
ラムされる論理機能を説明する説明図である。図７
（ａ）の規則に従って、第１制御信号Ｖｃ１の検出電位
が第１上限値よりも大きい場合（ＲＥＧ１Ｈ＝１）に
は、第１ＶＣＯ３１３の発振周波数帯域または第１分周
器３１４の分周比を、発振周波数帯域Ａ，Ｂ，Ｃ，Ｄの
範囲または分周比１／１，１／２，１／４，１／８の範
囲で、発振周波数が１段速くなるように選択設定を変更
し、第１制御信号Ｖｃ１の検出電位が第１下限値よりも
小さい場合（ＲＥＧ１Ｌ＝１）には、第１ＶＣＯ３１３
の発振周波数帯域または第１分周器３１４の分周比を、
発振周波数帯域Ａ，Ｂ，Ｃ，Ｄの範囲または分周比１／
１，１／２，１／４，１／８の範囲で、発振周波数が１
段遅くなるように選択設定を変更し、また、それ以外の
場合、並びに、更に１段速く或いは１段遅く設定変更で
きない場合には、第１ＶＣＯ３１３の発振周波数帯域ま
たは第１分周器３１４の分周比を変更せず、そのまま
（ホールド）とする論理となっている。
【００８０】また、第２ＰＬＡ５０２は、現在の第２Ｖ
ＣＯ３２３の発振周波数帯域及び第２分周器３２４の分
周比の選択設定と、制御電圧検出部３３０による第２制
御電圧Ｖｃ２の検出結果とに基づいて、次に設定すべき
第２ＶＣＯ３２３の発振周波数帯域及び第２分周器３２
４の分周比の選択設定を得る。即ち、第２ＶＣＯ３２３
の発振周波数帯域の選択制御信号Ｖ２ＳＬと、第２分周
器３２４の分周比の選択制御信号ＫＳＬ０，ＫＳＬ１
と、第２上限判定レジスタ４０７の出力ＲＥＧ２Ｈ及び
第２下限判定レジスタ４０８の出力ＲＥＧ２Ｌとを入力
信号として、新たな第２ＶＣＯ３２３の発振周波数帯域
の選択制御信号Ｖ２ＳＬ及び第２分周器３２４の分周比
の選択制御信号ＫＳＬ０，ＫＳＬ１を出力信号として得
る。
ＣＯ３２３の発振周波数帯域及び第２分周器３２４の分
周比の選択設定と、制御電圧検出部３３０による第２制
御電圧Ｖｃ２の検出結果とに基づいて、次に設定すべき
第２ＶＣＯ３２３の発振周波数帯域及び第２分周器３２
４の分周比の選択設定を得る。即ち、第２ＶＣＯ３２３
の発振周波数帯域の選択制御信号Ｖ２ＳＬと、第２分周
器３２４の分周比の選択制御信号ＫＳＬ０，ＫＳＬ１
と、第２上限判定レジスタ４０７の出力ＲＥＧ２Ｈ及び
第２下限判定レジスタ４０８の出力ＲＥＧ２Ｌとを入力
信号として、新たな第２ＶＣＯ３２３の発振周波数帯域
の選択制御信号Ｖ２ＳＬ及び第２分周器３２４の分周比
の選択制御信号ＫＳＬ０，ＫＳＬ１を出力信号として得
る。
【００８１】図１０は、第２ＰＬＡ５０２においてプロ
グラムされる論理機能を説明する説明図である。図７
（ｂ）の規則に従って、第２制御信号Ｖｃ２の検出電位
が第２上限値よりも大きい場合（ＲＥＧ２Ｈ＝１）に
は、第２ＶＣＯ３２３の発振周波数帯域または第２分周
器３２４の分周比を、発振周波数帯域Ａ２，Ｂ２の範囲
または分周比１／１，１／２，１／４，１／８の範囲
で、発振周波数が１段速くなるように選択設定を変更
し、第２制御信号Ｖｃ２の検出電位が第２下限値よりも
小さい場合（ＲＥＧ２Ｌ＝１）には、第２ＶＣＯ３２３
の発振周波数帯域または第２分周器３２４の分周比を、
発振周波数帯域Ａ２，Ｂ２の範囲または分周比１／１，
１／２，１／４，１／８の範囲で、発振周波数が１段遅
くなるように選択設定を変更し、また、それ以外の場
合、並びに、更に１段速く或いは１段遅く設定変更でき
ない場合には、第２ＶＣＯ３２３の発振周波数帯域また
は第２分周器３２４の分周比を変更せず、そのまま（ホ
ールド）とする論理となっている。
グラムされる論理機能を説明する説明図である。図７
（ｂ）の規則に従って、第２制御信号Ｖｃ２の検出電位
が第２上限値よりも大きい場合（ＲＥＧ２Ｈ＝１）に
は、第２ＶＣＯ３２３の発振周波数帯域または第２分周
器３２４の分周比を、発振周波数帯域Ａ２，Ｂ２の範囲
または分周比１／１，１／２，１／４，１／８の範囲
で、発振周波数が１段速くなるように選択設定を変更
し、第２制御信号Ｖｃ２の検出電位が第２下限値よりも
小さい場合（ＲＥＧ２Ｌ＝１）には、第２ＶＣＯ３２３
の発振周波数帯域または第２分周器３２４の分周比を、
発振周波数帯域Ａ２，Ｂ２の範囲または分周比１／１，
１／２，１／４，１／８の範囲で、発振周波数が１段遅
くなるように選択設定を変更し、また、それ以外の場
合、並びに、更に１段速く或いは１段遅く設定変更でき
ない場合には、第２ＶＣＯ３２３の発振周波数帯域また
は第２分周器３２４の分周比を変更せず、そのまま（ホ
ールド）とする論理となっている。
【００８２】尚、第１ＰＬＡ５０１及び第２ＰＬＡ５０
２において、所望の発振周波数が複数の発振周波数帯域
によってカバーされる場合には、ＶＣＯの発振周波数帯
域の選択を、該発振周波数帯域における所望の発振周波
数より高域の周波数マージンまたは所望の発振周波数よ
り低域の周波数マージンを考慮して行うようにしてい
る。これにより、簡単な制御シーケンスで選択制御を行
うことができるという効果も奏している。
２において、所望の発振周波数が複数の発振周波数帯域
によってカバーされる場合には、ＶＣＯの発振周波数帯
域の選択を、該発振周波数帯域における所望の発振周波
数より高域の周波数マージンまたは所望の発振周波数よ
り低域の周波数マージンを考慮して行うようにしてい
る。これにより、簡単な制御シーケンスで選択制御を行
うことができるという効果も奏している。
【００８３】次に、図１１は、信号処理ＬＳＩ３００内
のインタフェース部３３４の構成図である。インタフェ
ース部３３４は、信号処理ＬＳＩ３００からＣＰＵ３５
０に対して供給されるシリアル転送信号＄８ＯＵＴを出
力するパラレル／シリアル変換器５１０を具備して構成
されている。パラレル／シリアル変換器５１０は、第１
ＰＬＡ５０１で生成された第１ＶＣＯ３１３及び第２Ｖ
ＣＯ３２３の発振周波数帯域を選択設定する制御信号Ｖ
１ＳＬ０，Ｖ１ＳＬ１及びＶ２ＳＬ、並びに、第１分周
器３１４及び第２分周器３２４の分周比を選択設定する
制御信号ＫＳＬ２，ＫＳＬ３及びＫＳＬ０，ＫＳＬ１な
どを含む、本来ＣＰＵ３５０によって発行される制御コ
マンドの各制御コード信号をシリアル信号に変換する。
尚、パラレル／シリアル変換器５１０のロード端子ＸＬ
には、”Ｌ”レベルで有効の反転されたビジー信号ＢＵ
ＳＹＮが供給され、該反転ビジー信号ＢＵＳＹＮの立ち
下がりで入力のパラレル信号がロードされる。また、イ
ネーブル端子Ｅには、所定遅延時間を備える遅延素子５
１１を介してビジー信号ＢＵＳＹが供給される。
のインタフェース部３３４の構成図である。インタフェ
ース部３３４は、信号処理ＬＳＩ３００からＣＰＵ３５
０に対して供給されるシリアル転送信号＄８ＯＵＴを出
力するパラレル／シリアル変換器５１０を具備して構成
されている。パラレル／シリアル変換器５１０は、第１
ＰＬＡ５０１で生成された第１ＶＣＯ３１３及び第２Ｖ
ＣＯ３２３の発振周波数帯域を選択設定する制御信号Ｖ
１ＳＬ０，Ｖ１ＳＬ１及びＶ２ＳＬ、並びに、第１分周
器３１４及び第２分周器３２４の分周比を選択設定する
制御信号ＫＳＬ２，ＫＳＬ３及びＫＳＬ０，ＫＳＬ１な
どを含む、本来ＣＰＵ３５０によって発行される制御コ
マンドの各制御コード信号をシリアル信号に変換する。
尚、パラレル／シリアル変換器５１０のロード端子ＸＬ
には、”Ｌ”レベルで有効の反転されたビジー信号ＢＵ
ＳＹＮが供給され、該反転ビジー信号ＢＵＳＹＮの立ち
下がりで入力のパラレル信号がロードされる。また、イ
ネーブル端子Ｅには、所定遅延時間を備える遅延素子５
１１を介してビジー信号ＢＵＳＹが供給される。
【００８４】シリアル転送信号＄８ＯＵＴを信号処理Ｌ
ＳＩ３００からＣＰＵ３５０に対して供給する際には、
ＣＰＵ３５０側でシリアル転送信号＄８ＯＵＴを読み取
るためのクロック信号ＣＫＯＵＴとロードするためのラ
ッチ信号ＸＬＴＯＵＴが必要である。これらの転送信号
を生成するための転送信号生成部３３５の回路構成図を
図１２に示す。
ＳＩ３００からＣＰＵ３５０に対して供給する際には、
ＣＰＵ３５０側でシリアル転送信号＄８ＯＵＴを読み取
るためのクロック信号ＣＫＯＵＴとロードするためのラ
ッチ信号ＸＬＴＯＵＴが必要である。これらの転送信号
を生成するための転送信号生成部３３５の回路構成図を
図１２に示す。
【００８５】図１２において、クロック信号ＣＫＯＵＴ
を生成する部分回路としては、６ビットカウンタ５２
１、デコーダ５２２及び所定の遅延時間を備える遅延素
子５２４を備え、また、ラッチ信号ＸＬＴＯＵＴを生成
する部分回路としては、所定の遅延時間を備える遅延素
子５３１，５３２，５３３及び４入力ＡＮＤゲート回路
５３４からなる幅拡大回路５２３、並びに、遅延素子５
２５を備えて構成されている。
を生成する部分回路としては、６ビットカウンタ５２
１、デコーダ５２２及び所定の遅延時間を備える遅延素
子５２４を備え、また、ラッチ信号ＸＬＴＯＵＴを生成
する部分回路としては、所定の遅延時間を備える遅延素
子５３１，５３２，５３３及び４入力ＡＮＤゲート回路
５３４からなる幅拡大回路５２３、並びに、遅延素子５
２５を備えて構成されている。
【００８６】６ビットカウンタ５２１において、データ
入力には第２電源電位Ｖｄｄが、ロード端子ＸＬにはデ
コーダ５２２の出力が、端子Ｃｉには遅延素子５２４を
介してビジー信号ＢＵＳＹがそれぞれ供給されている。
即ち、ビジー信号ＢＵＳＹが立ち上がると、カウンタ５
２１はインクリメントされていき、デコーダ５２２にお
いて、カウンタ５２１の出力が４８Ｄ（添え字Ｄは１０
進数であることを示す）になったことが検出されると、
ロード端子ＸＬに”Ｈ”レベルのデコーダ５２２出力が
供給され、カウンタ５２１のデータ入力に全て”１”が
入力される。この間、カウンタ５２１出力のＬＳＢであ
るクロック信号ＣＫＯＵＴには、２４回のネガティブパ
ルスが出力される。また、ビジー信号ＢＵＳＹが”Ｌ”
レベルであるときは、クロック信号ＣＫＯＵＴは”Ｈ”
レベルで固定となる。
入力には第２電源電位Ｖｄｄが、ロード端子ＸＬにはデ
コーダ５２２の出力が、端子Ｃｉには遅延素子５２４を
介してビジー信号ＢＵＳＹがそれぞれ供給されている。
即ち、ビジー信号ＢＵＳＹが立ち上がると、カウンタ５
２１はインクリメントされていき、デコーダ５２２にお
いて、カウンタ５２１の出力が４８Ｄ（添え字Ｄは１０
進数であることを示す）になったことが検出されると、
ロード端子ＸＬに”Ｈ”レベルのデコーダ５２２出力が
供給され、カウンタ５２１のデータ入力に全て”１”が
入力される。この間、カウンタ５２１出力のＬＳＢであ
るクロック信号ＣＫＯＵＴには、２４回のネガティブパ
ルスが出力される。また、ビジー信号ＢＵＳＹが”Ｌ”
レベルであるときは、クロック信号ＣＫＯＵＴは”Ｈ”
レベルで固定となる。
【００８７】ラッチ信号ＸＬＴＯＵＴは、デコーダ５２
２が４８Ｄを検出したときに出力される”Ｌ”レベルと
なるロウパルスの”Ｌ”レベル区間を幅拡大回路５２３
によって引き延ばされ、遅延素子５２５の遅延時間だけ
遅延された信号として生成される。ラッチ信号ＸＬＴＯ
ＵＴは、図６に示すように、ビジー信号ＢＵＳＹを出力
するビジーフラグレジスタ４１０のリセット端子に供給
され、ラッチ信号ＸＬＴＯＵＴが”Ｌ”レベルに立ち下
がるとビジーフラグレジスタ４１０の内容がリセットさ
れ、信号処理ＬＳＩ３００内部で生成される制御信号に
よる発振周波数帯域及び分周比の選択設定のためのオー
トシーケンスは終了する。
２が４８Ｄを検出したときに出力される”Ｌ”レベルと
なるロウパルスの”Ｌ”レベル区間を幅拡大回路５２３
によって引き延ばされ、遅延素子５２５の遅延時間だけ
遅延された信号として生成される。ラッチ信号ＸＬＴＯ
ＵＴは、図６に示すように、ビジー信号ＢＵＳＹを出力
するビジーフラグレジスタ４１０のリセット端子に供給
され、ラッチ信号ＸＬＴＯＵＴが”Ｌ”レベルに立ち下
がるとビジーフラグレジスタ４１０の内容がリセットさ
れ、信号処理ＬＳＩ３００内部で生成される制御信号に
よる発振周波数帯域及び分周比の選択設定のためのオー
トシーケンスは終了する。
【００８８】以上説明したように、本実施例の発振制御
装置では、第１ＶＣＯ３１３及び第２ＶＣＯ３２３がそ
れぞれ部分的な重なりを持つ複数の発振周波数帯域を備
えているので、第１ＶＣＯ３１３及び第２ＶＣＯ３２３
の発振周波数を広範囲な周波数帯域で使用可能として
も、個々の発振周波数帯域における制御電圧対発振周波
数特性の勾配は小さいので、微小な制御電圧の変化に対
する周波数変化量を抑制でき、これにより、微小な基板
ノイズを無視することができ、適用される電子機器のプ
レイアビリティを向上させることができる。
装置では、第１ＶＣＯ３１３及び第２ＶＣＯ３２３がそ
れぞれ部分的な重なりを持つ複数の発振周波数帯域を備
えているので、第１ＶＣＯ３１３及び第２ＶＣＯ３２３
の発振周波数を広範囲な周波数帯域で使用可能として
も、個々の発振周波数帯域における制御電圧対発振周波
数特性の勾配は小さいので、微小な制御電圧の変化に対
する周波数変化量を抑制でき、これにより、微小な基板
ノイズを無視することができ、適用される電子機器のプ
レイアビリティを向上させることができる。
【００８９】また、本実施例の発振制御装置では、制御
電圧検出部３３０において、ＶＣＯへ供給される制御電
圧の電位と上限値及び下限値との比較を行い、制御電圧
の電位が所定の上限値より大きい場合には、ＶＣＯの発
振周波数帯域をより高い周波数帯をカバーする発振周波
数帯域に変更設定するか、或いは、分周器の分周比を変
更設定してより高い周波数をカバーできるようにする。
また、制御電圧の電位が下限値より小さい場合には、Ｖ
ＣＯの発振周波数帯域をより低い周波数帯をカバーする
発振周波数帯域に変更設定するか、或いは、分周器の分
周比を変更設定してより低い周波数をカバーできるよう
にする。このように、制御電圧検出部３３０の検出結果
に基づいてＶＣＯの使用環境やＶＣＯ自体の製造ばらつ
きを認識し、該認識に応じてＶＣＯの発振周波数帯域及
び分周器の分周比の選択を変更設定するので、ＶＣＯの
製造ばらつき及び温度による特性変化を補正して、ＶＣ
ＯのＣ／Ｎを改善することができる。
電圧検出部３３０において、ＶＣＯへ供給される制御電
圧の電位と上限値及び下限値との比較を行い、制御電圧
の電位が所定の上限値より大きい場合には、ＶＣＯの発
振周波数帯域をより高い周波数帯をカバーする発振周波
数帯域に変更設定するか、或いは、分周器の分周比を変
更設定してより高い周波数をカバーできるようにする。
また、制御電圧の電位が下限値より小さい場合には、Ｖ
ＣＯの発振周波数帯域をより低い周波数帯をカバーする
発振周波数帯域に変更設定するか、或いは、分周器の分
周比を変更設定してより低い周波数をカバーできるよう
にする。このように、制御電圧検出部３３０の検出結果
に基づいてＶＣＯの使用環境やＶＣＯ自体の製造ばらつ
きを認識し、該認識に応じてＶＣＯの発振周波数帯域及
び分周器の分周比の選択を変更設定するので、ＶＣＯの
製造ばらつき及び温度による特性変化を補正して、ＶＣ
ＯのＣ／Ｎを改善することができる。
【００９０】更に、本実施例の発振制御装置では、第１
制御部３３１及び第２制御部３３２におけるＶＣＯの発
振周波数帯域及び分周手段の分周比の選択設定を、第１
ＰＬＡ５０１及び第２ＰＬＡ５０２によるプログラマブ
ルな論理回路で実現している。これにより、ＶＣＯまた
はＶＣＯを含むＰＬＬ回路が適用される電子機器の稼働
中におけるリアルタイムで高速な発振周波数の制御が可
能となる。
制御部３３１及び第２制御部３３２におけるＶＣＯの発
振周波数帯域及び分周手段の分周比の選択設定を、第１
ＰＬＡ５０１及び第２ＰＬＡ５０２によるプログラマブ
ルな論理回路で実現している。これにより、ＶＣＯまた
はＶＣＯを含むＰＬＬ回路が適用される電子機器の稼働
中におけるリアルタイムで高速な発振周波数の制御が可
能となる。
【００９１】次に、本実施例の発振制御装置により行わ
れるＶＣＯの製造ばらつきと温度による特性変化の補正
について、詳細に考察する。ＶＣＯは製造ばらつきが大
きく、概ね標準品に対して±２５［％］程度の周波数特
性の差が生じる可能性がある。
れるＶＣＯの製造ばらつきと温度による特性変化の補正
について、詳細に考察する。ＶＣＯは製造ばらつきが大
きく、概ね標準品に対して±２５［％］程度の周波数特
性の差が生じる可能性がある。
【００９２】ここで、本実施例のＣＤ−ＲＯＭ用の信号
処理ＬＳＩ３００において、ｎ倍速再生時に第１ＶＣＯ
３１３及び第２ＶＣＯ３２３にそれぞれ要求される発振
周波数ｆ１及びｆ２は、以下の式で求めることができ
る。
処理ＬＳＩ３００において、ｎ倍速再生時に第１ＶＣＯ
３１３及び第２ＶＣＯ３２３にそれぞれ要求される発振
周波数ｆ１及びｆ２は、以下の式で求めることができ
る。
【数４】 ｆ１＝４．３２１８×６×ｎ［ＭＨｚ］ （４）
【数５】 ｆ２＝１６．９３４４÷２×ｎ［ＭＨｚ］ （５） 従って、１倍速再生時には第１ＶＣＯ３１３は２３．９
３０８［ＭＨｚ］、第２ＶＣＯ３２３は８．４６７２
［ＭＨｚ］となり、１６倍速再生時には第１ＶＣＯ３１
３は４１４．８９２８［ＭＨｚ］、第２ＶＣＯ３２３は
１３５．４７５２［ＭＨｚ］となる。
３０８［ＭＨｚ］、第２ＶＣＯ３２３は８．４６７２
［ＭＨｚ］となり、１６倍速再生時には第１ＶＣＯ３１
３は４１４．８９２８［ＭＨｚ］、第２ＶＣＯ３２３は
１３５．４７５２［ＭＨｚ］となる。
【００９３】第１ＶＣＯ３１３にのみに着目して後段の
第１分周器３１４の分周比を１／１固定で再生速度を考
えた場合、図４を参照すると、発振周波数帯域Ａから帯
域Ｄは、それぞれ、８倍速から２０倍速、４倍速から１
２倍速、２倍速から８倍速、０倍速（実際には、信号処
理ＬＳＩ３００の動作限界）から５倍速となる。以上
が、標準サンプルにおける周波数範囲と再生速度範囲の
対応であるが、図１３には、製造ばらつきを考慮した再
生速度範囲の変化を示す。
第１分周器３１４の分周比を１／１固定で再生速度を考
えた場合、図４を参照すると、発振周波数帯域Ａから帯
域Ｄは、それぞれ、８倍速から２０倍速、４倍速から１
２倍速、２倍速から８倍速、０倍速（実際には、信号処
理ＬＳＩ３００の動作限界）から５倍速となる。以上
が、標準サンプルにおける周波数範囲と再生速度範囲の
対応であるが、図１３には、製造ばらつきを考慮した再
生速度範囲の変化を示す。
【００９４】例えば、ＣＰＵ３５０により再生速度を常
に監視して、８倍速を境に、発振周波数帯域Ａ及び分周
比１／１の設定を発振周波数帯域Ｂ及び分周比１／１の
設定に切り換えるような制御プログラムを構成すると、
製造ばらつきによってＶＣＯの発振限界を超えてしまい
制御不能となるケースが出てくる。このため、再生速度
を監視することによって制御を行う場合には、製造ばら
つきを考慮に入れた制御プログラムを構成するしかな
い。しかしながら、この制御プログラムによる設定で
は、必然的に冗長な領域が存在してしまい、ＶＣＯを複
数の発振周波数帯域に分割したことによるデメリットが
生じることとなる。
に監視して、８倍速を境に、発振周波数帯域Ａ及び分周
比１／１の設定を発振周波数帯域Ｂ及び分周比１／１の
設定に切り換えるような制御プログラムを構成すると、
製造ばらつきによってＶＣＯの発振限界を超えてしまい
制御不能となるケースが出てくる。このため、再生速度
を監視することによって制御を行う場合には、製造ばら
つきを考慮に入れた制御プログラムを構成するしかな
い。しかしながら、この制御プログラムによる設定で
は、必然的に冗長な領域が存在してしまい、ＶＣＯを複
数の発振周波数帯域に分割したことによるデメリットが
生じることとなる。
【００９５】更に、ＶＣＯには温度特性変化があり、常
温時に対して信号処理ＬＳＩ３００の推奨動作温度の下
限および上限で発振周波数の変動が大きい。つまり、最
終的には、製造ばらつき及び温度特性変化の両者を考慮
しなければならないので、ＣＰＵ３５０による再生速度
の監視、並びに、制御プログラムによる発振周波数帯域
及び分周比の設定制御はより困難なものとなる。
温時に対して信号処理ＬＳＩ３００の推奨動作温度の下
限および上限で発振周波数の変動が大きい。つまり、最
終的には、製造ばらつき及び温度特性変化の両者を考慮
しなければならないので、ＣＰＵ３５０による再生速度
の監視、並びに、制御プログラムによる発振周波数帯域
及び分周比の設定制御はより困難なものとなる。
【００９６】これに対して、本実施例の発振制御装置で
は、第１ＶＣＯ３１３及び第２ＶＣＯ３２３の制御電圧
Ｖｃ１及びＶｃ２を、信号処理ＬＳＩ３００内で直接監
視して、発振周波数帯域及び分周比の設定を１段ずつ自
動的に変更していくので、ＶＣＯの製造ばらつき及び温
度特性変化を含んだ上での制御となり、ＶＣＯの特性変
化をもたらすパラメータによる影響を受けない。また更
に、ＣＰＵ３５０は再生速度を監視する必要がなくな
り、発振周波数帯域及び分周比の最適化、制御コマンド
転送などの一連の制御フローが無くなるので、ソフトウ
ェア設計のし易さについても寄与することができる。ま
た、再生速度とそれに見合う発振周波数帯域及び分周比
の設定を完全に分けて考えることが可能となり、信号処
理ＬＳＩ３００外で、直接スピンドルモータを制御して
も、ＰＬＬ回路は自動的に追従することができる。
は、第１ＶＣＯ３１３及び第２ＶＣＯ３２３の制御電圧
Ｖｃ１及びＶｃ２を、信号処理ＬＳＩ３００内で直接監
視して、発振周波数帯域及び分周比の設定を１段ずつ自
動的に変更していくので、ＶＣＯの製造ばらつき及び温
度特性変化を含んだ上での制御となり、ＶＣＯの特性変
化をもたらすパラメータによる影響を受けない。また更
に、ＣＰＵ３５０は再生速度を監視する必要がなくな
り、発振周波数帯域及び分周比の最適化、制御コマンド
転送などの一連の制御フローが無くなるので、ソフトウ
ェア設計のし易さについても寄与することができる。ま
た、再生速度とそれに見合う発振周波数帯域及び分周比
の設定を完全に分けて考えることが可能となり、信号処
理ＬＳＩ３００外で、直接スピンドルモータを制御して
も、ＰＬＬ回路は自動的に追従することができる。
【００９７】
【発明の効果】以上説明したように、本発明の発振制御
装置によれば、電圧制御発振手段のＣ／Ｎを改善し、製
造ばらつき及び温度による特性変化を補正して、電圧制
御発振手段を含む位相同期ループの使用環境に適合した
発振動作を可能とし、更には、該位相同期ループが適用
される電子機器のプレイアビリティを向上させることが
できる。
装置によれば、電圧制御発振手段のＣ／Ｎを改善し、製
造ばらつき及び温度による特性変化を補正して、電圧制
御発振手段を含む位相同期ループの使用環境に適合した
発振動作を可能とし、更には、該位相同期ループが適用
される電子機器のプレイアビリティを向上させることが
できる。
【００９８】また、本発明の発振制御装置によれば、電
圧制御発振手段または電圧制御発振手段を含む位相同期
ループが適用される電子機器の稼働中におけるリアルタ
イムで高速な発振周波数の制御を可能とし、また、該電
子機器の動作を制御するマイクロプロセッサ等における
制御プログラムのソフトウェア設計をより容易にするこ
とができる。
圧制御発振手段または電圧制御発振手段を含む位相同期
ループが適用される電子機器の稼働中におけるリアルタ
イムで高速な発振周波数の制御を可能とし、また、該電
子機器の動作を制御するマイクロプロセッサ等における
制御プログラムのソフトウェア設計をより容易にするこ
とができる。
【図１】本発明の第１実施例に係る発振制御装置の基本
的な構成図である。
的な構成図である。
【図２】本発明の第２実施例に係る発振制御装置の基本
的な構成図である。
的な構成図である。
【図３】第２実施例の発振制御装置の概略的な構成図で
ある。
ある。
【図４】第２実施例の第１ＶＣＯの制御電圧対発振周波
数の特性を例示する説明図である。
数の特性を例示する説明図である。
【図５】第２実施例の第２ＶＣＯの制御電圧対発振周波
数の特性を例示する説明図である。
数の特性を例示する説明図である。
【図６】第２実施例の信号処理ＬＳＩ内の制御電圧制御
部及びビジー信号生成部の詳細な回路構成図である。
部及びビジー信号生成部の詳細な回路構成図である。
【図７】第２実施例の発振制御装置において、制御電圧
の検出電位と上限値及び下限値とからＶＣＯの発振周波
数帯域及び分周器の分周比の選択設定の変更をするか否
かの判断を行う場合の概念的規則を説明する説明図であ
る。
の検出電位と上限値及び下限値とからＶＣＯの発振周波
数帯域及び分周器の分周比の選択設定の変更をするか否
かの判断を行う場合の概念的規則を説明する説明図であ
る。
【図８】第２実施例の信号処理ＬＳＩ内の第１制御部及
び第２制御部周辺の回路構成図である。
び第２制御部周辺の回路構成図である。
【図９】第２実施例の第１ＰＬＡにおいてプログラムさ
れる論理機能を説明する説明図である。
れる論理機能を説明する説明図である。
【図１０】第２実施例の第２ＰＬＡにおいてプログラム
される論理機能を説明する説明図である。
される論理機能を説明する説明図である。
【図１１】第２実施例の信号処理ＬＳＩ内のインタフェ
ース部の構成図である。
ース部の構成図である。
【図１２】第２実施例の信号処理ＬＳＩ内の転送信号生
成部の回路構成図である。
成部の回路構成図である。
【図１３】周波数範囲と再生速度範囲の対応において、
製造ばらつきを考慮した再生速度範囲の変化を示す説明
図表である。
製造ばらつきを考慮した再生速度範囲の変化を示す説明
図表である。
【図１４】従来のＶＣＯの制御電圧対発振周波数の特性
を示す説明図である。
を示す説明図である。
１０１，３１１…位相比較器，第１位相比較器、１０
２，３１３…ローパスフィルタ（ＬＰＦ；Low Pass Fil
ter），第１ＬＰＦ、１０３，３１３…電圧制御発振器
（ＶＣＯ；Voltage Controlled Oscillator）第１ＶＣ
Ｏ、１０４，３１４…分周器，第１分周器、１０５，２
０５，３３０…制御電圧検出部、１０６，３３１…制御
部，第１制御部、Ｖｉ…入力信号、Ｖｃ…制御電圧、Ｉ
ＣＫ…内部クロック、ＣＢ，ＣＤ…制御信号、ＶＭＲ…
検出結果、２０１，３２１…第２位相比較器、２０２，
３２２…第２ＬＰＦ、２０３，３２３…第２ＶＣＯ、２
０４，３２４…第２分周器、２０６，３３２…第２制御
部、Ｖｉ１…第１入力信号、Ｖｉ２…第２入力信号、Ｖ
ｃ１…第１制御電圧、Ｖｃ２…第２制御電圧、ＩＣＫ１
…第１内部クロック、ＩＣＫ２…第２内部クロック、Ｃ
Ｂ１，ＣＤ１，ＣＢ２，ＣＤ２…制御信号、ＣＢ１ｃ，
ＣＤ１ｃ，ＣＢ２ｃ，ＣＤ２ｃ…制御信号、ＶＭＲ１，
ＶＭＲ２…検出結果、３００…ＣＤ−ＲＯＭ用の信号処
理ＬＳＩ、３１５，３１６，３２５，３２６…プリスケ
ーラ分周器、３５０…ＣＰＵ（マイクロプロセッサ）、
Ｖｓｓ…第１の電源電位（接地電位）、Ｖｄｄ…第２の
電源電位、３１７，３１８，３２７，３２８…抵抗、３
１９，３２９…容量素子、３３３…ビジー信号生成部、
３３４…インタフェース部、３３５…転送信号生成部、
４０１…アナログスイッチ、４０２…Ａ／Ｄ変換器、４
０３…圧縮器、４０４…マグニチュードコンパレータ、
４０５…第１上限判定レジスタ、４０６…第１下限判定
レジスタ、４０７…第２上限判定レジスタ、４０８…第
２下限判定レジスタ、４１１…第１上限値レジスタ、４
１２…第１下限値レジスタ、４１３…第２上限値レジス
タ、４１４…第２下限値レジスタ、４１５…セレクタ、
ＣＳＷ…制御信号、ＣＳＥＬ…選択信号、ＬＩＭｃ（Ｌ
ＩＭ１Ｈ，ＬＩＭ１Ｌ，ＬＩＭ２Ｈ，ＬＩＭ２Ｌ）…制
御信号、ＥＮ１Ｈ，ＥＮ１Ｌ，ＥＮ２Ｈ，ＥＮ２Ｌ…イ
ネーブル信号、４０９…更新検出部、４１０…ビジーフ
ラグレジスタ、４２１〜４２４…フラグレジスタ、４２
５〜４２８…排他的論理和ゲート回路、４２９…４入力
論理和ゲート回路、ＸＬＴＯＵＴ…ラッチ信号、ＢＵＳ
Ｙ…ビジー信号、５０１…第１ＰＬＡ５０１、５０２…
第２ＰＬＡ５０２、５０３…第１セレクタ、５０４…第
２セレクタ、５０５…第１レジスタ、５０６…第２レジ
スタ、Ｖ１ＳＬ０，Ｖ１ＳＬ１…第１ＶＣＯの発振周波
数帯域の選択制御信号、ＫＳＬ２，ＫＳＬ３…第１分周
器の分周比の選択制御信号、ＲＥＧ１Ｈ…第１上限判定
レジスタの出力、ＲＥＧ１Ｌ…第１下限判定レジスタの
出力、Ｖ２ＳＬ…第２ＶＣＯの発振周波数帯域の選択制
御信号、ＫＳＬ０，ＫＳＬ１…第２分周器の分周比の選
択制御信号、ＲＥＧ２Ｈ…第２上限判定レジスタの出
力、ＲＥＧ２Ｌ…第２下限判定レジスタの出力、５１０
…パラレル／シリアル変換器、５１１…遅延素子、５２
１…６ビットカウンタ、５２２…デコーダ、５２３…幅
拡大回路、５２４，５２５，５３１，５３２，５３３…
遅延素子、５３４…４入力ＡＮＤゲート回路、ＣＫＯＵ
Ｔ…クロック信号。
２，３１３…ローパスフィルタ（ＬＰＦ；Low Pass Fil
ter），第１ＬＰＦ、１０３，３１３…電圧制御発振器
（ＶＣＯ；Voltage Controlled Oscillator）第１ＶＣ
Ｏ、１０４，３１４…分周器，第１分周器、１０５，２
０５，３３０…制御電圧検出部、１０６，３３１…制御
部，第１制御部、Ｖｉ…入力信号、Ｖｃ…制御電圧、Ｉ
ＣＫ…内部クロック、ＣＢ，ＣＤ…制御信号、ＶＭＲ…
検出結果、２０１，３２１…第２位相比較器、２０２，
３２２…第２ＬＰＦ、２０３，３２３…第２ＶＣＯ、２
０４，３２４…第２分周器、２０６，３３２…第２制御
部、Ｖｉ１…第１入力信号、Ｖｉ２…第２入力信号、Ｖ
ｃ１…第１制御電圧、Ｖｃ２…第２制御電圧、ＩＣＫ１
…第１内部クロック、ＩＣＫ２…第２内部クロック、Ｃ
Ｂ１，ＣＤ１，ＣＢ２，ＣＤ２…制御信号、ＣＢ１ｃ，
ＣＤ１ｃ，ＣＢ２ｃ，ＣＤ２ｃ…制御信号、ＶＭＲ１，
ＶＭＲ２…検出結果、３００…ＣＤ−ＲＯＭ用の信号処
理ＬＳＩ、３１５，３１６，３２５，３２６…プリスケ
ーラ分周器、３５０…ＣＰＵ（マイクロプロセッサ）、
Ｖｓｓ…第１の電源電位（接地電位）、Ｖｄｄ…第２の
電源電位、３１７，３１８，３２７，３２８…抵抗、３
１９，３２９…容量素子、３３３…ビジー信号生成部、
３３４…インタフェース部、３３５…転送信号生成部、
４０１…アナログスイッチ、４０２…Ａ／Ｄ変換器、４
０３…圧縮器、４０４…マグニチュードコンパレータ、
４０５…第１上限判定レジスタ、４０６…第１下限判定
レジスタ、４０７…第２上限判定レジスタ、４０８…第
２下限判定レジスタ、４１１…第１上限値レジスタ、４
１２…第１下限値レジスタ、４１３…第２上限値レジス
タ、４１４…第２下限値レジスタ、４１５…セレクタ、
ＣＳＷ…制御信号、ＣＳＥＬ…選択信号、ＬＩＭｃ（Ｌ
ＩＭ１Ｈ，ＬＩＭ１Ｌ，ＬＩＭ２Ｈ，ＬＩＭ２Ｌ）…制
御信号、ＥＮ１Ｈ，ＥＮ１Ｌ，ＥＮ２Ｈ，ＥＮ２Ｌ…イ
ネーブル信号、４０９…更新検出部、４１０…ビジーフ
ラグレジスタ、４２１〜４２４…フラグレジスタ、４２
５〜４２８…排他的論理和ゲート回路、４２９…４入力
論理和ゲート回路、ＸＬＴＯＵＴ…ラッチ信号、ＢＵＳ
Ｙ…ビジー信号、５０１…第１ＰＬＡ５０１、５０２…
第２ＰＬＡ５０２、５０３…第１セレクタ、５０４…第
２セレクタ、５０５…第１レジスタ、５０６…第２レジ
スタ、Ｖ１ＳＬ０，Ｖ１ＳＬ１…第１ＶＣＯの発振周波
数帯域の選択制御信号、ＫＳＬ２，ＫＳＬ３…第１分周
器の分周比の選択制御信号、ＲＥＧ１Ｈ…第１上限判定
レジスタの出力、ＲＥＧ１Ｌ…第１下限判定レジスタの
出力、Ｖ２ＳＬ…第２ＶＣＯの発振周波数帯域の選択制
御信号、ＫＳＬ０，ＫＳＬ１…第２分周器の分周比の選
択制御信号、ＲＥＧ２Ｈ…第２上限判定レジスタの出
力、ＲＥＧ２Ｌ…第２下限判定レジスタの出力、５１０
…パラレル／シリアル変換器、５１１…遅延素子、５２
１…６ビットカウンタ、５２２…デコーダ、５２３…幅
拡大回路、５２４，５２５，５３１，５３２，５３３…
遅延素子、５３４…４入力ＡＮＤゲート回路、ＣＫＯＵ
Ｔ…クロック信号。
Claims (11)
- 【請求項１】 制御電圧により発振周波数が制御され、
部分的な重なりを持つ複数の発振周波数帯域を備える電
圧制御発振手段と、 前記電圧制御発振手段へ供給される制御電圧の電位を検
出する制御電圧検出手段と、 前記制御電圧検出手段による検出結果及び所望の発振周
波数に基づき、前記電圧制御発振手段の発振周波数帯域
を選択して設定する制御手段と、 を有する発振制御装置。 - 【請求項２】 前記電圧制御発振手段の出力信号を設定
された分周比に分周する分周手段を有し、 前記制御手段は、前記制御電圧検出手段による検出結果
及び所望の発振周波数に基づき、前記電圧制御発振手段
の発振周波数帯域を選択して設定し、前記分周手段の分
周比を設定する請求項１記載の発振制御装置。 - 【請求項３】 前記制御電圧検出手段は、前記電圧制御
発振手段へ供給される制御電圧の電位と所定の上限値及
び下限値との比較を行い、 前記制御手段は、前記制御電圧の電位が前記所定の上限
値より大きい、または、前記制御電圧の電位が前記所定
の下限値より小さい場合に、前記電圧制御発振手段の発
振周波数帯域の選択、或いは、前記分周手段の分周比を
変更設定する請求項１記載の発振制御装置。 - 【請求項４】 前記制御手段は、前記電圧制御発振手段
の発振周波数帯域の選択を、該発振周波数帯域における
前記所望の発振周波数より高域の周波数マージンまたは
前記所望の発振周波数より低域の周波数マージンを考慮
して行う請求項１記載の発振制御装置。 - 【請求項５】 前記制御手段は、プログラマブルな論理
回路を含む請求項１記載の発振制御装置。 - 【請求項６】 制御電圧により発振周波数が制御され、
部分的な重なりを持つ複数の発振周波数帯域を備える複
数の電圧制御発振手段と、 前記複数の電圧制御発振手段へそれぞれ供給される制御
電圧の電位を検出する制御電圧検出手段と、 前記制御電圧検出手段による検出結果及び所望の発振周
波数に基づき、前記複数の電圧制御発振手段の発振周波
数帯域をそれぞれ選択して設定する制御手段とを有する
発振制御装置。 - 【請求項７】 前記複数の電圧制御発振手段の出力信号
をそれぞれ設定された分周比で分周する複数の分周手段
を有し、 前記制御手段は、前記制御電圧検出手段による検出結果
及び所望の発振周波数に基づき、前記複数の電圧制御発
振手段の発振周波数帯域をそれぞれ選択して設定し、前
記複数の分周手段の分周比をそれぞれ設定する請求項６
記載の発振制御装置。 - 【請求項８】 前記制御電圧検出手段は、前記複数の電
圧制御発振手段へそれぞれ供給される制御電圧の電位と
所定の上限値及び下限値との比較を行い、 前記制御手段は、それぞれの電圧制御発振手段につい
て、前記制御電圧の電位が前記所定の上限値より大き
い、または、前記制御電圧の電位が前記所定の下限値よ
り小さい場合に、該電圧制御発振手段の発振周波数帯域
の選択、或いは、前記分周手段の分周比を変更設定する
請求項６記載の発振制御装置。 - 【請求項９】 前記制御手段は、前記電圧制御発振手段
の発振周波数帯域のそれぞれの選択を、該発振周波数帯
域における前記所望の発振周波数より高域の周波数マー
ジンまたは前記所望の発振周波数より低域の周波数マー
ジンを考慮して行う請求項６記載の発振制御装置。 - 【請求項１０】 前記制御電圧検出手段は、前記複数の
電圧制御発振手段へそれぞれ供給される制御電圧を時分
割に入力して該制御電圧の電位を検出する請求項６記載
の発振制御装置。 - 【請求項１１】 前記制御手段は、プログラマブルな論
理回路を含む請求項６記載の発振制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9068465A JPH10271002A (ja) | 1997-03-21 | 1997-03-21 | 発振制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9068465A JPH10271002A (ja) | 1997-03-21 | 1997-03-21 | 発振制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10271002A true JPH10271002A (ja) | 1998-10-09 |
Family
ID=13374475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9068465A Pending JPH10271002A (ja) | 1997-03-21 | 1997-03-21 | 発振制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10271002A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1997
- 1997-03-21 JP JP9068465A patent/JPH10271002A/ja active Pending
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